JP3661664B2 - 炭化珪素半導体装置及びその製造方法 - Google Patents
炭化珪素半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP3661664B2 JP3661664B2 JP2002121807A JP2002121807A JP3661664B2 JP 3661664 B2 JP3661664 B2 JP 3661664B2 JP 2002121807 A JP2002121807 A JP 2002121807A JP 2002121807 A JP2002121807 A JP 2002121807A JP 3661664 B2 JP3661664 B2 JP 3661664B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon carbide
- carbide semiconductor
- semiconductor device
- region
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/01—Manufacture or treatment
- H10D12/031—Manufacture or treatment of IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
- H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
- H10D62/8325—Silicon carbide
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
- H10D64/01366—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the semiconductor being silicon carbide
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/035—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon carbide [SiC] technology
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P30/00—Ion implantation into wafers, substrates or parts of devices
- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
- H10P30/22—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping using masks
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素半導体を用いた電界効果トランジスタを有する炭化珪素半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来の炭化珪素を用いた電界効果トランジスタとしては、特開２０００−２９９４７５号公報に記載された「電界効果トランジスタ及びその製造方法」がある。
この従来技術においては、オフ状態では、逆バイアスをゲート領域にかけることにより、ゲート電極からチャネル領域に向かって空乏層を形成し、ソース領域からドレイン領域に向かうキャリアの流れを阻止することができる。
また、オン状態では、電流はドレイン電圧によって制御される。つまり、ドレイン電圧を高くしていくと、ピンチオフ電位となり、Ｐ型のウエル領域とドリフト領域との界面からドリフト領域に向かって空乏層が伸び、ドレイン電流が飽和する。
このようにして高電圧、高電流のスイッチング動作が可能なデバイスを提供するものである。
【０００３】
【発明が解決しようとする課題】
しかしながらかかる従来技術においては、ゲート電極とソース領域との間を電気的に絶縁しておく必要があり、セルの微細化に限界があり、面積で規格化したオン抵抗を十分に低減できないという問題があった。
また、ゲート電極と炭化珪素半導体との間で形成されるショットキー接合は、その特性がゲート電極を形成する金属の種類によって一義的に決まってしまうという課題があった。
また、この部分で高耐圧を得ることは難しく、そのような金属の中でも比較的高耐圧にするには、仕事関数の高いＮｉを金属として使う必要がある。Ｎｉの場合、エッチングが困難であり、リフトオフ等の手段を用いて電極を形成するため、微細化には不向きであるという問題があった。
本発明の目的は、素子の微細化が可能で、面積で規格化したオン抵抗を十分に低減できる炭化珪素半導体装置及びその製造方法を提供することにある。
また、製造方法が容易で、所望の障壁を持つショットキー接合を選択的に形成可能であり、高耐圧の炭化珪素半導体装置及びその製造方法を提供することにある。
【０００４】
【課題を解決するための手段】
上記課題を解決するため、本発明においては特許請求の範囲に記載するような構成をとる。
【０００５】
すなわち、請求項１記載の炭化珪素半導体装置は、第一導電型の炭化珪素半導体基体の第一主面側に形成された第二導電型のウエル領域を有し、該ウエル領域内部で第一主面側には第一導電型のソース領域を有し、該ソース領域に接続され、かつ前記ウエル領域の外側に至る第一導電型のチャネル領域を有し、該チャネル領域の表面に接するゲート電極が形成された炭化珪素半導体装置において、前記ゲート電極が炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にある半導体材料からなり、前記チャネル領域の底部と前記ウエル領域との間に他の領域が形成されていないことを特徴とする。
また、請求項２記載の炭化珪素半導体装置は、請求項１記載の炭化珪素半導体装置において、前記炭化珪素半導体基体は第一導電型で高濃度の炭化珪素基板と、該炭化珪素基板上に形成された第一導電型の炭化珪素エピタキシャル層とからなり、前記炭化珪素基板の第二主面側にはドレイン電極が形成され、前記炭化珪素半導体基体の第一主面側には前記ソース領域に接続されるソース電極を有することを特徴とする。
また、請求項３記載の炭化珪素半導体装置は、請求項１記載の炭化珪素半導体装置において、前記炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にある半導体材料が、シリコン、アモルファスシリコン、多結晶シリコンの少なくともいずれかであることを特徴とする。
また、請求項４記載の炭化珪素半導体装置は、請求項１または２記載の炭化珪素半導体装置において、前記ゲート電極が不純物を導入した多結晶シリコンからなり、該ゲート電極は局所的に不純物濃度が異なる領域を有し、該ゲート電極と前記ソース領域とが接する領域の不純物濃度が低いことを特徴とする。
また、請求項５記載の炭化珪素半導体装置は、請求項４記載の炭化珪素半導体装置において、前記第二導電型のウエル領域がソース電極に接続されていることを特徴とする。
また、請求項６記載の炭化珪素半導体装置は、請求項４記載の炭化珪素半導体装置において、前記第二導電型のウエル領域が制御端子として独立しており、前記ゲート電極がソース電極に接続されていることを特徴とする。
また、請求項７記載の炭化珪素半導体装置は、請求項４記載の炭化珪素半導体装置において、前記ゲート電極と前記第二導電型のウエル領域とが接続され、制御端子として独立していることを特徴とする。
また、請求項８記載の炭化珪素半導体装置の製造方法は、請求項１乃至７のいずれか記載の炭化珪素半導体装置において、前記炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にある半導体材料として多結晶シリコン膜を堆積する工程と、該多結晶シリコン膜に選択的なエッチングを行う工程と、該選択的にエッチングされた多結晶シリコン膜の第一主面側から不純物を導入する工程とを少なくとも含み、該不純物を導入する工程では、多結晶シリコン及び前記炭化珪素半導体基体に同時に不純物を導入することを特徴とする。
【００１３】
【発明の効果】
請求項１の炭化珪素半導体装置によれば、素子の微細化が可能で、面積で規格化したオン抵抗を十分に低減できる炭化珪素半導体装置が得られる。また、所望の障壁を持つショットキー接合を選択的に形成可能であり、高耐圧の炭化珪素半導体装置が得られる。
【００１４】
請求項２の炭化珪素半導体装置によれば、素子の微細化が可能で、面積で規格化したオン抵抗を十分に低減できる炭化珪素半導体装置が得られる。また、所望の障壁を持つショットキー接合を選択的に形成可能であり、高耐圧の炭化珪素半導体装置が得られる。
【００１５】
請求項３の炭化珪素半導体装置によれば、素子の微細化が可能で、面積で規格化したオン抵抗を十分に低減できる炭化珪素半導体装置が得られる。また、所望の障壁を持つショットキー接合を選択的に形成可能であり、高耐圧の炭化珪素半導体装置が得られる。
【００１６】
請求項４の炭化珪素半導体装置によれば、素子の微細化が可能で、面積で規格化したオン抵抗を十分に低減できる炭化珪素半導体装置が得られる。また、所望の障壁を持つショットキー接合を選択的に形成可能であり、高耐圧の炭化珪素半導体装置が得られる。
【００１７】
請求項５の炭化珪素半導体装置によれば、素子の微細化が可能で、面積で規格化したオン抵抗を十分に低減できる炭化珪素半導体装置が得られる。また、所望の障壁を持つショットキー接合を選択的に形成可能であり、高耐圧の炭化珪素半導体装置が得られる。
【００１８】
請求項６の炭化珪素半導体装置によれば、上記効果に加え、伝導度変調をかけることが可能となり、素子がオンしているときに、より低オン抵抗の炭化珪素半導体装置を提供できる。
【００１９】
請求項７の炭化珪素半導体装置によれば、上記効果に加え、伝導度変調をかけることが可能となり、素子がオンしているときに、より低オン抵抗の炭化珪素半導体装置を提供できる。
【００２０】
請求項８の炭化珪素半導体装置の製造方法によれば、微細加工が可能になるとともに、製造方法を簡略化できる。
【００２１】
【発明の実施の形態】
以下、図面を用いて本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
実施の形態１
本発明の実施の形態１について説明する。
図１は、本実施の形態１の炭化珪素半導体装置の断面構造図である。ここでは、単位セル２つ分を示している。実際には単位セルが多数並列接続されている。
【００２２】
まず、構成について説明する。
Ｎ型高濃度の炭化珪素半導体基板１の上には、Ｎ型低濃度の炭化珪素エピタキシャル領域２が形成されている。図では、炭化珪素半導体基板１の厚みは、見やすく表現してかいているが、実際には数１００μｍの厚みがある。エピタキシャル領域２の厚みは、数μｍから数十μｍ、不純物濃度としては１０１５〜１０１７ｃｍ−３程度である。このエピタキシャル領域２の表面側には、Ｐ型のウエル領域３ａ、３ｂが形成されている。これらのＰ型ウエル領域３ａ、３ｂの内部でかつ表面には、Ｎ型高濃度のソース領域４ａ〜４ｄが形成されている。また、これらのソース領域４ａ〜４ｄに囲まれるように、Ｐ型高濃度のウエルコンタクト領域５ａ、５ｂが形成されている。エピタキシャル領域２の表面で、ソース領域４ａ〜４ｄ、Ｐ型高濃度のウエルコンタクト領域５ａ、５ｂが形成されている領域以外の部分には、Ｎ型チャネル領域６ａ〜６ｃが形成されている。このチャネル領域６ａ〜６ｃの上部に接するように、ゲート電極８ａ〜８ｃが形成されている。ここで、ゲート電極８ａ〜８ｃは、不純物が導入された多結晶シリコン（ポリシリコン）からなる。本実施の形態１においては、この多結晶シリコン層の表面側から所望の濃度の不純物が導入され、チャネル領域６ａ〜６ｃとの間でショットキー接合を形成している。ソース領域４ａ〜４ｄに接する多結晶シリコン層の底部は、ほとんど不純物が導入されていない状態になっている。金属膜により形成されたソース電極１０は、ゲート電極８ａ〜８ｃとは電気的に絶縁を保つように、層間絶縁膜１１ａ〜１１ｃにより隔てられている。ソース電極１０は、ソース領域４ａ〜４ｄとオーミック接続されている。また、ソース電極１０は、同時にＰ型ウエル領域３ａ、３ｂの電位を固定するように、Ｐ型ウエルコンタクト領域５ａ、５ｂに接続されている。炭化珪素半導体基板１の裏面側において、金属膜からなるドレイン電極９がオーミック接続されている。
【００２３】
なお、本実施の形態１の炭化珪素半導体装置は、請求項１に対応する。すなわち、第一導電型の炭化珪素半導体基体（Ｎ型高濃度炭化珪素半導体基板１とその上のＮ型低濃度炭化珪素エピタキシャル領域２からなる）の第一主面側に形成された第二導電型のウエル領域（Ｐ型ウエル領域３ａ、３ｂ）を有し、該ウエル領域内部で第一主面側には第一導電型のソース領域（Ｎ型高濃度ソース領域４ａ〜４ｄ）を有し、該ソース領域に接続され、かつ前記ウエル領域の外側に至る第一導電型のチャネル領域（Ｎ型チャネル領域６ａ〜６ｃ）を有し、該チャネル領域の表面に接するゲート電極（８ａ〜８ｃ）が形成された炭化珪素半導体装置において、前記ゲート電極が炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にある半導体材料からなり、前記チャネル領域の底部と前記ウエル領域との間に他の領域が形成されていないことを特徴とする。
【００２４】
また、本実施の形態１の炭化珪素半導体装置は、請求項２にも対応する。すなわち、前記炭化珪素半導体基体は第一導電型で高濃度の炭化珪素基板（Ｎ型高濃度の炭化珪素半導体基板１）と、該炭化珪素基板上に形成された第一導電型の炭化珪素エピタキシャル層（Ｎ型低濃度炭化珪素エピタキシャル領域２）とからなり、前記炭化珪素基板の第二主面側にはドレイン電極（９）が形成され、前記炭化珪素半導体基体の第一主面側には前記ソース領域に接続されるソース電極（１０）を有することを特徴とする。
【００２５】
また、本実施の形態１の炭化珪素半導体装置は、請求項３にも対応する。すなわち、前記炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にある半導体材料が、シリコン、アモルファスシリコン、多結晶シリコンの少なくともいずれかであることを特徴とする（ここでは、多結晶シリコン）。
【００２６】
また、本実施の形態１の炭化珪素半導体装置は、請求項４にも対応する。すなわち、前記ゲート電極が不純物を導入した多結晶シリコンからなり、該ゲート電極は局所的に不純物濃度が異なる領域を有し、該ゲート電極と前記ソース領域とが接する領域の不純物濃度が低いことを特徴とする。
【００２７】
また、本実施の形態１の炭化珪素半導体装置は、請求項５にも対応する。すなわち、前記第二導電型のウエル領域が（Ｐ型高濃度ウエルコンタクト領域５ａ、５ｂを介して）ソース電極に接続されていることを特徴とする。
【００２８】
次に、本実施の形態１の動作について説明する。
まず、素子をオフの状態にするには、ゲート電極８の電位をソース電極１０の電位に等しくしておく。Ｎ型チャネル領域６ａ〜６ｃは、Ｐ型ウエル領域３ａ、３ｂとの間に存在する内蔵電位による空乏層によってピンチオフする。すると、ソース電極１０とドレイン電極９間の電流通路が閉じるため、素子はオフする。ドレイン電極９に高電圧が印加された状態では、さらにＮ型エピタキシャル領域２とＰ型ウエル領域３ａ、３ｂで形成されるＰＮ接合から空乏層が伸張し、高耐圧が保持される。ここで、ゲート電極８ａ〜８ｃの端部は、ソース領域４ａ〜４ｄに触れている。通常の金属であれば、このような構成にしてしまうとゲート電極８ａ〜８ｃ、ソース電極１０間が導通してしまう。本実施の形態１においては、ゲート電極８ａ〜８ｃに多結晶シリコンを適用しているため、局所的に不純物濃度を変えることが可能になる。つまり、ゲート電極８ａ〜８ｃの他の領域で高濃度に不純物が導入されていても、ソース領域４ａ〜４ｄと接する領域は、ほとんど不純物が導入されていない状態にすることが可能であり、そのような構成とすることで、例え多結晶シリコン層がソース領域４ａ〜４ｄと接触していたとしても電気的に非常に高抵抗な状態が保たれるので、等価的にゲート電極８ａ〜８ｃとソース領域４ａ〜４ｄが絶縁されていると言ってよい。また、ゲート電極８ａ〜８ｃに印加される電圧は、せいぜい十数Ｖ以下であり、十分に電圧を保持できる。
【００２９】
続いて、素子のオン状態では、ドレイン電極９にソース電極１０を基準にして高電圧が印加された状態で、ゲート電極８ａ〜８ｃの電位をソース電極１０の電位に対して正の電圧を印加する。すると、ゲート電極８ａ〜８ｃ直下のチャネル領域６ａ〜６ｃでは空乏層が後退し、電流通路ができる。電流は、ドレイン電極９、炭化珪素半導体基板１、炭化珪素エピタキシャル領域２を流れ、上記チャネル６ａ〜６ｃを経由してソース領域４ａ〜４ｄからソース電極１０へと流れる。
【００３０】
すなわち、ゲート電極８ａ〜８ｃがオフのときは、チャネル領域６ａ〜６ｃは、Ｐ型ウエル領域３ａ、３ｂとの接合部による空乏層でソース電極１０とドレイン電極９間がオフされる。多結晶シリコンからなるゲート電極８ａ〜８ｃは、その下面の不純物濃度が低く、電子が移動できない。また、ゲート電極８ａ〜８ｃがオンのときは、チャネル領域６ａ〜６ｃ内の空乏層が、ゲート電極８ａ〜８ｃからの電界によって消え、ソース電極１０とドレイン電極９間がオンされる。
【００３１】
本実施の形態１においては、ゲート電極８ａ〜８ｃがソース電極４ａ〜４ｄと接するように単位セルを非常に密に構成できる。そのため、素子の微細化が可能であり、面積で規格化した場合のオン抵抗が低減可能になるという効果がある。また、ゲート電極８ａ〜８ｃに多結晶シリコンを用いることで、炭化珪素との間の障壁を不純物の制御により変えられるため、素子のオフ性を向上させることが可能であり、ノーマリオフで高耐圧の炭化珪素電界効果型トランジスタが実現可能になる。
【００３２】
図２（ａ）〜（ｄ）、図３（ｅ）〜（ｇ）に、本実施の形態１における炭化珪素半導体装置の製造工程を示す。
図２（ａ）においては、Ｎ型高濃度の炭化珪素半導体基板１上に、炭化珪素からなるＮ型低濃度のエピタキシャル層２が形成される。
次に、図２（ｂ）では、エピタキシャル層２の表面側から選択的な不純物のイオン注入等によりＰ型ウエル領域３ａ、３ｂ、Ｎ型高濃度のソース領域４ａ〜４ｄ、Ｐ型高濃度のウエルコンタクト領域５ａ、５ｂが形成される。
引き続き、図２（ｃ）では、同様に不純物のイオン注入等により、Ｎ型チャネル領域６ａ〜６ｃが形成される。この後、炭化珪素内に導入された不純物を活性化するために、１５００〜１８００℃程度の高温で１０〜３０分程度アニール処理が行われる。
図２（ｄ）では、炭化珪素エピタキシャル領域２の表面を清浄化する工程の後、全面にゲート電極を形成するための多結晶シリコン層８が堆積される。多結晶シリコン層と炭化珪素半導体であるＮ型チャネル領域６ａ〜６ｃとの間では、所望の障壁を得ることが可能であり、そのために必要な不純物が多結晶シリコン層に導入される。この導入の方法としては、高濃度に不純物が含まれる材料を多結晶シリコン層の上に堆積し、熱処理により多結晶シリコン層内に不純物を導入する固相拡散でも構わないし、不純物を含むガス雰囲気からの気相拡散でも構わない。
図３（ｅ）では、ゲート電極８ａ〜８ｃとして必要な部分が残るように、フォトリソグラフィー等の工程を経て多結晶シリコン層が選択的にエッチングされる。この後、多結晶シリコン層と炭化珪素との緻密性を向上させる目的で、１０００℃程度の高温、短時間の熱処理（ＲＴＡ）を行っても構わない。
図３（ｆ）では、ゲート電極８ａ〜８ｃと、これから形成するソース電極（１０）との絶縁をとるために層間絶縁膜１１ａ〜１１ｃが形成される。層間絶縁膜１１ａ〜１１ｃは、これから形成するソース電極（１０）が炭化珪素と接触する部分、具体的には、ソース領域４ａ〜４ｄ、ウエルコンタクト領域５ａ、５ｂの上部がフォトリソグラフィー等の工程を経て選択的にエッチングされる。
その後、図３（ｇ）では、金属膜を蒸着する等の工程により、表面側にソース電極１０が、裏面側にドレイン電極９が形成され、本実施の形態１の構成が完成する。
【００３３】
以上説明したように、本実施の形態１における製造工程は、炭化珪素半導体の分野において通常用いられる工程が適用可能であり、特に難しい工程は何ら必要としない。本実施の形態１の製造方法においては、ソース領域４ａ〜４ｄとゲート電極８ａ〜８ｃとは、それぞれ別のフォトリソグラフィーの工程によりパターニングされている。多結晶シリコン層に導入する不純物がＮ型であれば、ゲート電極８ａ〜８ｃへの不純物導入と、ソース領域４ａ〜４ｄの形成を１回の不純物導入工程によりセルフアラインで形成可能である。具体的な製造工程を図４（ａ）〜（ｄ）、図５（ｅ）〜（ｇ）に示す。
基本的には、図２、図３の製造方法と同様であり、異なる部分のみ説明すると図４（ｂ）において、ソース領域４ａ〜４ｄを形成することなく、図４（ｄ）では、不純物導入を行わず、図４（ｅ）で多結晶シリコン層のパターニングを行った後に、多結晶シリコンに不純物を導入するときに、ソース領域となる領域に同時に不純物を導入し、ソース領域４ａ〜４ｄを形成するようにする。多結晶シリコン層を堆積した後でも、１２００℃までの熱処理が可能であり、ソース領域４ａ〜４ｄの活性化は、その後に１２００℃以下で行えば十分である。このような製造方法では、図２、図３の製造方法と同様に、素子の微細化が可能になるという効果がある。その上、ソース領域４ａ〜４ｄとゲート電極８ａ〜８ｃとの位置合わせの問題も無く、製造工程を簡素化でき、製造ばらつきに起因する特性のばらつきも低減できるという特別な効果もある。
なお、図２〜図５において、ウエルコンタクト領域５ａ、５ｂの大きさが変化している個所があるが、実際は変化しない。
【００３４】
なお、本実施の形態１の図４、図５に示す炭化珪素半導体装置の製造方法は、請求項８に対応する。すなわち、多結晶シリコン膜を堆積する工程（図４（ｄ）の多結晶シリコン層８の形成）と、該多結晶シリコン膜に選択的なエッチングを行う工程（図５（ｅ）のゲート電極８ａ〜８ｃの形成）と、該選択的にエッチングされた多結晶シリコン膜の第一主面側から不純物を導入する工程（図５（ｅ）のゲート電極８ａ〜８ｃへの不純物を導入とソース領域４ａ〜４ｄの形成）とを少なくとも含み、該不純物を導入する工程では、多結晶シリコン及び前記炭化珪素半導体基体に同時に不純物を導入することを特徴とする。
【００３５】
このような構成により、ゲート電極８ａ〜８ｃとソース領域４ａ〜４ｄに不純物を導入する工程を同時に行うことができる。このため、これらの領域間に製造上のマージンを設ける必要がなく、素子の微細化が可能となり、単位面積当たりのオン抵抗を下げることができる。
【００３６】
なお、本実施の形態１においては、ドレイン電極９が基板の裏面側に形成された炭化珪素半導体装置について説明したが、ドレイン電極が炭化珪素半導体基体の表面側にある横型デバイスの場合にも適用可能であり、同様な効果があることは言うまでも無い。
【００３７】
実施の形態２
本発明の実施の形態２について説明する。
図６は、本実施の形態２の炭化珪素半導体装置の断面構造図である。ここでは、単位セル２つ分を示している。実際には単位セルが多数並列接続されている。
【００３８】
まず、構成について説明する。
基本的な構成は、前記実施の形態１と同等である。異なる部分のみ説明すると、本実施の形態２においては、Ｐ型ウエルコンタクト領域（図１の５ａ、５ｂ）が形成されていない。Ｐ型ウエル領域３ａ、３ｂの電位は、紙面奥行き方向のＰウエル領域３ａ、３ｂの表面で別の端子として金属配線とオーミック接続されるものとする（図示省略）。
【００３９】
次に、本実施の形態２の動作について説明する。
基本的な動作は、前記実施の形態１と同等である。異なる部分のみ説明すると、Ｐ型ウエル領域３ａ、３ｂが別の端子として独立しているため、Ｐ型ウエル領域３ａ、３ｂを制御端子として使うことができる。具体的には、例えばゲート電極８ａ〜８ｃをソース電極１０に常時接続しておく。
素子をオフさせる場合には、Ｐ型ウエル領域３ａ、３ｂの端子をソース電極１０につなげておくと、Ｐ型ウエル領域３ａ、３ｂとＮ型チャネル領域６ａ〜６ｃとの間で空乏層が伸張し、チャネルがオフする。
素子をオンさせる場合には、ゲート電極８ａ〜８ｃはソース電極１０に接続したままで、Ｐ型ウエル領域３ａ、３ｂにソース電位に対して正の電圧を印加していく。すると、Ｐ型ウエル領域３ａ、３ｂからＮ型チャネル領域６ａ〜６ｃに向かって順方向にダイオードがバイアスされ、空乏層が後退し、チャネルを電流が通るようになる。このようにして、素子がオンする。また、さらにＰ型ウエル領域３ａ、３ｂに印加する電圧を上げていくと、今度はＰ型ウエル領域３ａ、３ｂから炭化珪素Ｎ型エピタキシャル領域６ａ〜６ｃヘキャリアが注入され、いわゆる伝導度変調が行われる。このように、Ｐ型ウエル領域３ａ、３ｂを制御電極として用いることにより、オン抵抗をさらに低減した高耐圧の炭化珪素電界効果トランジスタが形成可能になる。
【００４０】
また、図６に示した断面構造を持つ素子における他の使い方として、ゲート電極８ａ〜８ｃ、Ｐ型ウエル領域３ａ、３ｂの両方を制御電極として用いることも可能である。この場合には、Ｐ型ウエル領域３ａ、３ｂの端子をゲート電極８ａ〜８ｃと接続することでその構成が得られる。素子がオフの場合には、ゲート電極８ａ〜８ｃ、Ｐ型ウエル領域３ａ、３ｂの両方をソース電極１０に接続することで同様にチャネルが閉じる。また、素子をオンさせるときには、ソース電極１０に対してゲート電極８ａ〜８ｃ、Ｐ型ウエル領域３ａ、３ｂの両方に同時に正の電圧を印加することで、空乏層を後退させ、素子をオンすることが可能になる。
【００４１】
なお、本実施の形態２の炭化珪素半導体装置は、請求項６に対応する。すなわち、前記第二導電型のウエル領域（Ｐ型ウエル領域３ａ、３ｂ）が制御端子として独立しており、前記ゲート電極（８ａ〜８ｃ）がソース電極（１０）に接続されていることを特徴とする。
【００４２】
また、本実施の形態２の炭化珪素半導体装置は、請求項７にも対応可能であるする。すなわち、前記ゲート電極と前記第二導電型のウエル領域とが接続され、制御端子として独立していることを特徴とする。
【００４３】
このような構成により、前記実施の形態１による効果に加え、伝導度変調をかけることが可能となり、素子がオンしているときに、より低オン抵抗の炭化珪素半導体装置を提供できる。
【００４４】
本実施の形態２の製造方法に関しては、前記実施の形態１で説明したとおりであり、炭化珪素半導体装置の通常の製造工程をもって実現可能である。なお、本実施の形態２においては、ドレイン電極９が基板の裏面側に形成された炭化珪素半導体装置を説明したが、ドレイン電極が炭化珪素半導体基体の表面側にある横型デバイスの場合にも適用可能であり、同様な効果があることは言うまでも無い。
【００４５】
以上本発明を実施の形態に基づいて具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【図１】本発明の実施の形態１のデバイスの断面構造図である。
【図２】（ａ）〜（ｄ）は図１のデバイスの製造工程断面図である。
【図３】（ｅ）〜（ｇ）は図１のデバイスの製造工程断面図である。
【図４】（ａ）〜（ｄ）は図１のデバイスの別の製造工程断面図である。
【図５】（ｅ）〜（ｇ）は図１のデバイスの別の製造工程断面図である。
【図６】本発明の実施の形態２のデバイス断面構造図である。
【符号の説明】
１…Ｎ＋型炭化珪素基板
２…Ｎ−型炭化珪素エピタキシャル領域
３ａ、３ｂ…Ｐ型ウエル領域
４ａ〜４ｄ…Ｎ＋型ソース領域
５ａ、５ｂ…Ｐ＋型ウエルコンタクト領域
６ａ〜６ｃ…Ｎ型チャネル領域
８…多結晶シリコン層
８ａ〜８ｃ…ゲート電極
９…ドレイン電極
１０…ソース電極
１１ａ〜１１ｃ…層間絶縁膜
【発明の属する技術分野】
本発明は、炭化珪素半導体を用いた電界効果トランジスタを有する炭化珪素半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来の炭化珪素を用いた電界効果トランジスタとしては、特開２０００−２９９４７５号公報に記載された「電界効果トランジスタ及びその製造方法」がある。
この従来技術においては、オフ状態では、逆バイアスをゲート領域にかけることにより、ゲート電極からチャネル領域に向かって空乏層を形成し、ソース領域からドレイン領域に向かうキャリアの流れを阻止することができる。
また、オン状態では、電流はドレイン電圧によって制御される。つまり、ドレイン電圧を高くしていくと、ピンチオフ電位となり、Ｐ型のウエル領域とドリフト領域との界面からドリフト領域に向かって空乏層が伸び、ドレイン電流が飽和する。
このようにして高電圧、高電流のスイッチング動作が可能なデバイスを提供するものである。
【０００３】
【発明が解決しようとする課題】
しかしながらかかる従来技術においては、ゲート電極とソース領域との間を電気的に絶縁しておく必要があり、セルの微細化に限界があり、面積で規格化したオン抵抗を十分に低減できないという問題があった。
また、ゲート電極と炭化珪素半導体との間で形成されるショットキー接合は、その特性がゲート電極を形成する金属の種類によって一義的に決まってしまうという課題があった。
また、この部分で高耐圧を得ることは難しく、そのような金属の中でも比較的高耐圧にするには、仕事関数の高いＮｉを金属として使う必要がある。Ｎｉの場合、エッチングが困難であり、リフトオフ等の手段を用いて電極を形成するため、微細化には不向きであるという問題があった。
本発明の目的は、素子の微細化が可能で、面積で規格化したオン抵抗を十分に低減できる炭化珪素半導体装置及びその製造方法を提供することにある。
また、製造方法が容易で、所望の障壁を持つショットキー接合を選択的に形成可能であり、高耐圧の炭化珪素半導体装置及びその製造方法を提供することにある。
【０００４】
【課題を解決するための手段】
上記課題を解決するため、本発明においては特許請求の範囲に記載するような構成をとる。
【０００５】
すなわち、請求項１記載の炭化珪素半導体装置は、第一導電型の炭化珪素半導体基体の第一主面側に形成された第二導電型のウエル領域を有し、該ウエル領域内部で第一主面側には第一導電型のソース領域を有し、該ソース領域に接続され、かつ前記ウエル領域の外側に至る第一導電型のチャネル領域を有し、該チャネル領域の表面に接するゲート電極が形成された炭化珪素半導体装置において、前記ゲート電極が炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にある半導体材料からなり、前記チャネル領域の底部と前記ウエル領域との間に他の領域が形成されていないことを特徴とする。
また、請求項２記載の炭化珪素半導体装置は、請求項１記載の炭化珪素半導体装置において、前記炭化珪素半導体基体は第一導電型で高濃度の炭化珪素基板と、該炭化珪素基板上に形成された第一導電型の炭化珪素エピタキシャル層とからなり、前記炭化珪素基板の第二主面側にはドレイン電極が形成され、前記炭化珪素半導体基体の第一主面側には前記ソース領域に接続されるソース電極を有することを特徴とする。
また、請求項３記載の炭化珪素半導体装置は、請求項１記載の炭化珪素半導体装置において、前記炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にある半導体材料が、シリコン、アモルファスシリコン、多結晶シリコンの少なくともいずれかであることを特徴とする。
また、請求項４記載の炭化珪素半導体装置は、請求項１または２記載の炭化珪素半導体装置において、前記ゲート電極が不純物を導入した多結晶シリコンからなり、該ゲート電極は局所的に不純物濃度が異なる領域を有し、該ゲート電極と前記ソース領域とが接する領域の不純物濃度が低いことを特徴とする。
また、請求項５記載の炭化珪素半導体装置は、請求項４記載の炭化珪素半導体装置において、前記第二導電型のウエル領域がソース電極に接続されていることを特徴とする。
また、請求項６記載の炭化珪素半導体装置は、請求項４記載の炭化珪素半導体装置において、前記第二導電型のウエル領域が制御端子として独立しており、前記ゲート電極がソース電極に接続されていることを特徴とする。
また、請求項７記載の炭化珪素半導体装置は、請求項４記載の炭化珪素半導体装置において、前記ゲート電極と前記第二導電型のウエル領域とが接続され、制御端子として独立していることを特徴とする。
また、請求項８記載の炭化珪素半導体装置の製造方法は、請求項１乃至７のいずれか記載の炭化珪素半導体装置において、前記炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にある半導体材料として多結晶シリコン膜を堆積する工程と、該多結晶シリコン膜に選択的なエッチングを行う工程と、該選択的にエッチングされた多結晶シリコン膜の第一主面側から不純物を導入する工程とを少なくとも含み、該不純物を導入する工程では、多結晶シリコン及び前記炭化珪素半導体基体に同時に不純物を導入することを特徴とする。
【００１３】
【発明の効果】
請求項１の炭化珪素半導体装置によれば、素子の微細化が可能で、面積で規格化したオン抵抗を十分に低減できる炭化珪素半導体装置が得られる。また、所望の障壁を持つショットキー接合を選択的に形成可能であり、高耐圧の炭化珪素半導体装置が得られる。
【００１４】
請求項２の炭化珪素半導体装置によれば、素子の微細化が可能で、面積で規格化したオン抵抗を十分に低減できる炭化珪素半導体装置が得られる。また、所望の障壁を持つショットキー接合を選択的に形成可能であり、高耐圧の炭化珪素半導体装置が得られる。
【００１５】
請求項３の炭化珪素半導体装置によれば、素子の微細化が可能で、面積で規格化したオン抵抗を十分に低減できる炭化珪素半導体装置が得られる。また、所望の障壁を持つショットキー接合を選択的に形成可能であり、高耐圧の炭化珪素半導体装置が得られる。
【００１６】
請求項４の炭化珪素半導体装置によれば、素子の微細化が可能で、面積で規格化したオン抵抗を十分に低減できる炭化珪素半導体装置が得られる。また、所望の障壁を持つショットキー接合を選択的に形成可能であり、高耐圧の炭化珪素半導体装置が得られる。
【００１７】
請求項５の炭化珪素半導体装置によれば、素子の微細化が可能で、面積で規格化したオン抵抗を十分に低減できる炭化珪素半導体装置が得られる。また、所望の障壁を持つショットキー接合を選択的に形成可能であり、高耐圧の炭化珪素半導体装置が得られる。
【００１８】
請求項６の炭化珪素半導体装置によれば、上記効果に加え、伝導度変調をかけることが可能となり、素子がオンしているときに、より低オン抵抗の炭化珪素半導体装置を提供できる。
【００１９】
請求項７の炭化珪素半導体装置によれば、上記効果に加え、伝導度変調をかけることが可能となり、素子がオンしているときに、より低オン抵抗の炭化珪素半導体装置を提供できる。
【００２０】
請求項８の炭化珪素半導体装置の製造方法によれば、微細加工が可能になるとともに、製造方法を簡略化できる。
【００２１】
【発明の実施の形態】
以下、図面を用いて本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
実施の形態１
本発明の実施の形態１について説明する。
図１は、本実施の形態１の炭化珪素半導体装置の断面構造図である。ここでは、単位セル２つ分を示している。実際には単位セルが多数並列接続されている。
【００２２】
まず、構成について説明する。
Ｎ型高濃度の炭化珪素半導体基板１の上には、Ｎ型低濃度の炭化珪素エピタキシャル領域２が形成されている。図では、炭化珪素半導体基板１の厚みは、見やすく表現してかいているが、実際には数１００μｍの厚みがある。エピタキシャル領域２の厚みは、数μｍから数十μｍ、不純物濃度としては１０１５〜１０１７ｃｍ−３程度である。このエピタキシャル領域２の表面側には、Ｐ型のウエル領域３ａ、３ｂが形成されている。これらのＰ型ウエル領域３ａ、３ｂの内部でかつ表面には、Ｎ型高濃度のソース領域４ａ〜４ｄが形成されている。また、これらのソース領域４ａ〜４ｄに囲まれるように、Ｐ型高濃度のウエルコンタクト領域５ａ、５ｂが形成されている。エピタキシャル領域２の表面で、ソース領域４ａ〜４ｄ、Ｐ型高濃度のウエルコンタクト領域５ａ、５ｂが形成されている領域以外の部分には、Ｎ型チャネル領域６ａ〜６ｃが形成されている。このチャネル領域６ａ〜６ｃの上部に接するように、ゲート電極８ａ〜８ｃが形成されている。ここで、ゲート電極８ａ〜８ｃは、不純物が導入された多結晶シリコン（ポリシリコン）からなる。本実施の形態１においては、この多結晶シリコン層の表面側から所望の濃度の不純物が導入され、チャネル領域６ａ〜６ｃとの間でショットキー接合を形成している。ソース領域４ａ〜４ｄに接する多結晶シリコン層の底部は、ほとんど不純物が導入されていない状態になっている。金属膜により形成されたソース電極１０は、ゲート電極８ａ〜８ｃとは電気的に絶縁を保つように、層間絶縁膜１１ａ〜１１ｃにより隔てられている。ソース電極１０は、ソース領域４ａ〜４ｄとオーミック接続されている。また、ソース電極１０は、同時にＰ型ウエル領域３ａ、３ｂの電位を固定するように、Ｐ型ウエルコンタクト領域５ａ、５ｂに接続されている。炭化珪素半導体基板１の裏面側において、金属膜からなるドレイン電極９がオーミック接続されている。
【００２３】
なお、本実施の形態１の炭化珪素半導体装置は、請求項１に対応する。すなわち、第一導電型の炭化珪素半導体基体（Ｎ型高濃度炭化珪素半導体基板１とその上のＮ型低濃度炭化珪素エピタキシャル領域２からなる）の第一主面側に形成された第二導電型のウエル領域（Ｐ型ウエル領域３ａ、３ｂ）を有し、該ウエル領域内部で第一主面側には第一導電型のソース領域（Ｎ型高濃度ソース領域４ａ〜４ｄ）を有し、該ソース領域に接続され、かつ前記ウエル領域の外側に至る第一導電型のチャネル領域（Ｎ型チャネル領域６ａ〜６ｃ）を有し、該チャネル領域の表面に接するゲート電極（８ａ〜８ｃ）が形成された炭化珪素半導体装置において、前記ゲート電極が炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にある半導体材料からなり、前記チャネル領域の底部と前記ウエル領域との間に他の領域が形成されていないことを特徴とする。
【００２４】
また、本実施の形態１の炭化珪素半導体装置は、請求項２にも対応する。すなわち、前記炭化珪素半導体基体は第一導電型で高濃度の炭化珪素基板（Ｎ型高濃度の炭化珪素半導体基板１）と、該炭化珪素基板上に形成された第一導電型の炭化珪素エピタキシャル層（Ｎ型低濃度炭化珪素エピタキシャル領域２）とからなり、前記炭化珪素基板の第二主面側にはドレイン電極（９）が形成され、前記炭化珪素半導体基体の第一主面側には前記ソース領域に接続されるソース電極（１０）を有することを特徴とする。
【００２５】
また、本実施の形態１の炭化珪素半導体装置は、請求項３にも対応する。すなわち、前記炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にある半導体材料が、シリコン、アモルファスシリコン、多結晶シリコンの少なくともいずれかであることを特徴とする（ここでは、多結晶シリコン）。
【００２６】
また、本実施の形態１の炭化珪素半導体装置は、請求項４にも対応する。すなわち、前記ゲート電極が不純物を導入した多結晶シリコンからなり、該ゲート電極は局所的に不純物濃度が異なる領域を有し、該ゲート電極と前記ソース領域とが接する領域の不純物濃度が低いことを特徴とする。
【００２７】
また、本実施の形態１の炭化珪素半導体装置は、請求項５にも対応する。すなわち、前記第二導電型のウエル領域が（Ｐ型高濃度ウエルコンタクト領域５ａ、５ｂを介して）ソース電極に接続されていることを特徴とする。
【００２８】
次に、本実施の形態１の動作について説明する。
まず、素子をオフの状態にするには、ゲート電極８の電位をソース電極１０の電位に等しくしておく。Ｎ型チャネル領域６ａ〜６ｃは、Ｐ型ウエル領域３ａ、３ｂとの間に存在する内蔵電位による空乏層によってピンチオフする。すると、ソース電極１０とドレイン電極９間の電流通路が閉じるため、素子はオフする。ドレイン電極９に高電圧が印加された状態では、さらにＮ型エピタキシャル領域２とＰ型ウエル領域３ａ、３ｂで形成されるＰＮ接合から空乏層が伸張し、高耐圧が保持される。ここで、ゲート電極８ａ〜８ｃの端部は、ソース領域４ａ〜４ｄに触れている。通常の金属であれば、このような構成にしてしまうとゲート電極８ａ〜８ｃ、ソース電極１０間が導通してしまう。本実施の形態１においては、ゲート電極８ａ〜８ｃに多結晶シリコンを適用しているため、局所的に不純物濃度を変えることが可能になる。つまり、ゲート電極８ａ〜８ｃの他の領域で高濃度に不純物が導入されていても、ソース領域４ａ〜４ｄと接する領域は、ほとんど不純物が導入されていない状態にすることが可能であり、そのような構成とすることで、例え多結晶シリコン層がソース領域４ａ〜４ｄと接触していたとしても電気的に非常に高抵抗な状態が保たれるので、等価的にゲート電極８ａ〜８ｃとソース領域４ａ〜４ｄが絶縁されていると言ってよい。また、ゲート電極８ａ〜８ｃに印加される電圧は、せいぜい十数Ｖ以下であり、十分に電圧を保持できる。
【００２９】
続いて、素子のオン状態では、ドレイン電極９にソース電極１０を基準にして高電圧が印加された状態で、ゲート電極８ａ〜８ｃの電位をソース電極１０の電位に対して正の電圧を印加する。すると、ゲート電極８ａ〜８ｃ直下のチャネル領域６ａ〜６ｃでは空乏層が後退し、電流通路ができる。電流は、ドレイン電極９、炭化珪素半導体基板１、炭化珪素エピタキシャル領域２を流れ、上記チャネル６ａ〜６ｃを経由してソース領域４ａ〜４ｄからソース電極１０へと流れる。
【００３０】
すなわち、ゲート電極８ａ〜８ｃがオフのときは、チャネル領域６ａ〜６ｃは、Ｐ型ウエル領域３ａ、３ｂとの接合部による空乏層でソース電極１０とドレイン電極９間がオフされる。多結晶シリコンからなるゲート電極８ａ〜８ｃは、その下面の不純物濃度が低く、電子が移動できない。また、ゲート電極８ａ〜８ｃがオンのときは、チャネル領域６ａ〜６ｃ内の空乏層が、ゲート電極８ａ〜８ｃからの電界によって消え、ソース電極１０とドレイン電極９間がオンされる。
【００３１】
本実施の形態１においては、ゲート電極８ａ〜８ｃがソース電極４ａ〜４ｄと接するように単位セルを非常に密に構成できる。そのため、素子の微細化が可能であり、面積で規格化した場合のオン抵抗が低減可能になるという効果がある。また、ゲート電極８ａ〜８ｃに多結晶シリコンを用いることで、炭化珪素との間の障壁を不純物の制御により変えられるため、素子のオフ性を向上させることが可能であり、ノーマリオフで高耐圧の炭化珪素電界効果型トランジスタが実現可能になる。
【００３２】
図２（ａ）〜（ｄ）、図３（ｅ）〜（ｇ）に、本実施の形態１における炭化珪素半導体装置の製造工程を示す。
図２（ａ）においては、Ｎ型高濃度の炭化珪素半導体基板１上に、炭化珪素からなるＮ型低濃度のエピタキシャル層２が形成される。
次に、図２（ｂ）では、エピタキシャル層２の表面側から選択的な不純物のイオン注入等によりＰ型ウエル領域３ａ、３ｂ、Ｎ型高濃度のソース領域４ａ〜４ｄ、Ｐ型高濃度のウエルコンタクト領域５ａ、５ｂが形成される。
引き続き、図２（ｃ）では、同様に不純物のイオン注入等により、Ｎ型チャネル領域６ａ〜６ｃが形成される。この後、炭化珪素内に導入された不純物を活性化するために、１５００〜１８００℃程度の高温で１０〜３０分程度アニール処理が行われる。
図２（ｄ）では、炭化珪素エピタキシャル領域２の表面を清浄化する工程の後、全面にゲート電極を形成するための多結晶シリコン層８が堆積される。多結晶シリコン層と炭化珪素半導体であるＮ型チャネル領域６ａ〜６ｃとの間では、所望の障壁を得ることが可能であり、そのために必要な不純物が多結晶シリコン層に導入される。この導入の方法としては、高濃度に不純物が含まれる材料を多結晶シリコン層の上に堆積し、熱処理により多結晶シリコン層内に不純物を導入する固相拡散でも構わないし、不純物を含むガス雰囲気からの気相拡散でも構わない。
図３（ｅ）では、ゲート電極８ａ〜８ｃとして必要な部分が残るように、フォトリソグラフィー等の工程を経て多結晶シリコン層が選択的にエッチングされる。この後、多結晶シリコン層と炭化珪素との緻密性を向上させる目的で、１０００℃程度の高温、短時間の熱処理（ＲＴＡ）を行っても構わない。
図３（ｆ）では、ゲート電極８ａ〜８ｃと、これから形成するソース電極（１０）との絶縁をとるために層間絶縁膜１１ａ〜１１ｃが形成される。層間絶縁膜１１ａ〜１１ｃは、これから形成するソース電極（１０）が炭化珪素と接触する部分、具体的には、ソース領域４ａ〜４ｄ、ウエルコンタクト領域５ａ、５ｂの上部がフォトリソグラフィー等の工程を経て選択的にエッチングされる。
その後、図３（ｇ）では、金属膜を蒸着する等の工程により、表面側にソース電極１０が、裏面側にドレイン電極９が形成され、本実施の形態１の構成が完成する。
【００３３】
以上説明したように、本実施の形態１における製造工程は、炭化珪素半導体の分野において通常用いられる工程が適用可能であり、特に難しい工程は何ら必要としない。本実施の形態１の製造方法においては、ソース領域４ａ〜４ｄとゲート電極８ａ〜８ｃとは、それぞれ別のフォトリソグラフィーの工程によりパターニングされている。多結晶シリコン層に導入する不純物がＮ型であれば、ゲート電極８ａ〜８ｃへの不純物導入と、ソース領域４ａ〜４ｄの形成を１回の不純物導入工程によりセルフアラインで形成可能である。具体的な製造工程を図４（ａ）〜（ｄ）、図５（ｅ）〜（ｇ）に示す。
基本的には、図２、図３の製造方法と同様であり、異なる部分のみ説明すると図４（ｂ）において、ソース領域４ａ〜４ｄを形成することなく、図４（ｄ）では、不純物導入を行わず、図４（ｅ）で多結晶シリコン層のパターニングを行った後に、多結晶シリコンに不純物を導入するときに、ソース領域となる領域に同時に不純物を導入し、ソース領域４ａ〜４ｄを形成するようにする。多結晶シリコン層を堆積した後でも、１２００℃までの熱処理が可能であり、ソース領域４ａ〜４ｄの活性化は、その後に１２００℃以下で行えば十分である。このような製造方法では、図２、図３の製造方法と同様に、素子の微細化が可能になるという効果がある。その上、ソース領域４ａ〜４ｄとゲート電極８ａ〜８ｃとの位置合わせの問題も無く、製造工程を簡素化でき、製造ばらつきに起因する特性のばらつきも低減できるという特別な効果もある。
なお、図２〜図５において、ウエルコンタクト領域５ａ、５ｂの大きさが変化している個所があるが、実際は変化しない。
【００３４】
なお、本実施の形態１の図４、図５に示す炭化珪素半導体装置の製造方法は、請求項８に対応する。すなわち、多結晶シリコン膜を堆積する工程（図４（ｄ）の多結晶シリコン層８の形成）と、該多結晶シリコン膜に選択的なエッチングを行う工程（図５（ｅ）のゲート電極８ａ〜８ｃの形成）と、該選択的にエッチングされた多結晶シリコン膜の第一主面側から不純物を導入する工程（図５（ｅ）のゲート電極８ａ〜８ｃへの不純物を導入とソース領域４ａ〜４ｄの形成）とを少なくとも含み、該不純物を導入する工程では、多結晶シリコン及び前記炭化珪素半導体基体に同時に不純物を導入することを特徴とする。
【００３５】
このような構成により、ゲート電極８ａ〜８ｃとソース領域４ａ〜４ｄに不純物を導入する工程を同時に行うことができる。このため、これらの領域間に製造上のマージンを設ける必要がなく、素子の微細化が可能となり、単位面積当たりのオン抵抗を下げることができる。
【００３６】
なお、本実施の形態１においては、ドレイン電極９が基板の裏面側に形成された炭化珪素半導体装置について説明したが、ドレイン電極が炭化珪素半導体基体の表面側にある横型デバイスの場合にも適用可能であり、同様な効果があることは言うまでも無い。
【００３７】
実施の形態２
本発明の実施の形態２について説明する。
図６は、本実施の形態２の炭化珪素半導体装置の断面構造図である。ここでは、単位セル２つ分を示している。実際には単位セルが多数並列接続されている。
【００３８】
まず、構成について説明する。
基本的な構成は、前記実施の形態１と同等である。異なる部分のみ説明すると、本実施の形態２においては、Ｐ型ウエルコンタクト領域（図１の５ａ、５ｂ）が形成されていない。Ｐ型ウエル領域３ａ、３ｂの電位は、紙面奥行き方向のＰウエル領域３ａ、３ｂの表面で別の端子として金属配線とオーミック接続されるものとする（図示省略）。
【００３９】
次に、本実施の形態２の動作について説明する。
基本的な動作は、前記実施の形態１と同等である。異なる部分のみ説明すると、Ｐ型ウエル領域３ａ、３ｂが別の端子として独立しているため、Ｐ型ウエル領域３ａ、３ｂを制御端子として使うことができる。具体的には、例えばゲート電極８ａ〜８ｃをソース電極１０に常時接続しておく。
素子をオフさせる場合には、Ｐ型ウエル領域３ａ、３ｂの端子をソース電極１０につなげておくと、Ｐ型ウエル領域３ａ、３ｂとＮ型チャネル領域６ａ〜６ｃとの間で空乏層が伸張し、チャネルがオフする。
素子をオンさせる場合には、ゲート電極８ａ〜８ｃはソース電極１０に接続したままで、Ｐ型ウエル領域３ａ、３ｂにソース電位に対して正の電圧を印加していく。すると、Ｐ型ウエル領域３ａ、３ｂからＮ型チャネル領域６ａ〜６ｃに向かって順方向にダイオードがバイアスされ、空乏層が後退し、チャネルを電流が通るようになる。このようにして、素子がオンする。また、さらにＰ型ウエル領域３ａ、３ｂに印加する電圧を上げていくと、今度はＰ型ウエル領域３ａ、３ｂから炭化珪素Ｎ型エピタキシャル領域６ａ〜６ｃヘキャリアが注入され、いわゆる伝導度変調が行われる。このように、Ｐ型ウエル領域３ａ、３ｂを制御電極として用いることにより、オン抵抗をさらに低減した高耐圧の炭化珪素電界効果トランジスタが形成可能になる。
【００４０】
また、図６に示した断面構造を持つ素子における他の使い方として、ゲート電極８ａ〜８ｃ、Ｐ型ウエル領域３ａ、３ｂの両方を制御電極として用いることも可能である。この場合には、Ｐ型ウエル領域３ａ、３ｂの端子をゲート電極８ａ〜８ｃと接続することでその構成が得られる。素子がオフの場合には、ゲート電極８ａ〜８ｃ、Ｐ型ウエル領域３ａ、３ｂの両方をソース電極１０に接続することで同様にチャネルが閉じる。また、素子をオンさせるときには、ソース電極１０に対してゲート電極８ａ〜８ｃ、Ｐ型ウエル領域３ａ、３ｂの両方に同時に正の電圧を印加することで、空乏層を後退させ、素子をオンすることが可能になる。
【００４１】
なお、本実施の形態２の炭化珪素半導体装置は、請求項６に対応する。すなわち、前記第二導電型のウエル領域（Ｐ型ウエル領域３ａ、３ｂ）が制御端子として独立しており、前記ゲート電極（８ａ〜８ｃ）がソース電極（１０）に接続されていることを特徴とする。
【００４２】
また、本実施の形態２の炭化珪素半導体装置は、請求項７にも対応可能であるする。すなわち、前記ゲート電極と前記第二導電型のウエル領域とが接続され、制御端子として独立していることを特徴とする。
【００４３】
このような構成により、前記実施の形態１による効果に加え、伝導度変調をかけることが可能となり、素子がオンしているときに、より低オン抵抗の炭化珪素半導体装置を提供できる。
【００４４】
本実施の形態２の製造方法に関しては、前記実施の形態１で説明したとおりであり、炭化珪素半導体装置の通常の製造工程をもって実現可能である。なお、本実施の形態２においては、ドレイン電極９が基板の裏面側に形成された炭化珪素半導体装置を説明したが、ドレイン電極が炭化珪素半導体基体の表面側にある横型デバイスの場合にも適用可能であり、同様な効果があることは言うまでも無い。
【００４５】
以上本発明を実施の形態に基づいて具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【図１】本発明の実施の形態１のデバイスの断面構造図である。
【図２】（ａ）〜（ｄ）は図１のデバイスの製造工程断面図である。
【図３】（ｅ）〜（ｇ）は図１のデバイスの製造工程断面図である。
【図４】（ａ）〜（ｄ）は図１のデバイスの別の製造工程断面図である。
【図５】（ｅ）〜（ｇ）は図１のデバイスの別の製造工程断面図である。
【図６】本発明の実施の形態２のデバイス断面構造図である。
【符号の説明】
１…Ｎ＋型炭化珪素基板
２…Ｎ−型炭化珪素エピタキシャル領域
３ａ、３ｂ…Ｐ型ウエル領域
４ａ〜４ｄ…Ｎ＋型ソース領域
５ａ、５ｂ…Ｐ＋型ウエルコンタクト領域
６ａ〜６ｃ…Ｎ型チャネル領域
８…多結晶シリコン層
８ａ〜８ｃ…ゲート電極
９…ドレイン電極
１０…ソース電極
１１ａ〜１１ｃ…層間絶縁膜
Claims (8)
- 第一導電型の炭化珪素半導体基体の第一主面側に形成された第二導電型のウエル領域を有し、該ウエル領域内部で第一主面側には第一導電型のソース領域を有し、該ソース領域に接続され、かつ前記ウエル領域の外側に至る第一導電型のチャネル領域を有し、該チャネル領域の表面に接するゲート電極が形成された炭化珪素半導体装置において、前記ゲート電極が炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にある半導体材料からなり、前記チャネル領域の底部と前記ウエル領域との間に他の領域が形成されていないことを特徴とする炭化珪素半導体装置。
- 請求項１記載の炭化珪素半導体装置において、前記炭化珪素半導体基体は第一導電型で高濃度の炭化珪素基板と、該炭化珪素基板上に形成された第一導電型の炭化珪素エピタキシャル層とからなり、前記炭化珪素基板の第二主面側にはドレイン電極が形成され、前記炭化珪素半導体基体の第一主面側には前記ソース領域に接続されるソース電極を有することを特徴とする炭化珪素半導体装置。
- 請求項１記載の炭化珪素半導体装置において、前記炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にある半導体材料が、シリコン、アモルファスシリコン、多結晶シリコンの少なくともいずれかであることを特徴とする炭化珪素半導体装置。
- 請求項１または２記載の炭化珪素半導体装置において、前記ゲート電極が不純物を導入した多結晶シリコンからなり、該ゲート電極は局所的に不純物濃度が異なる領域を有し、該ゲート電極と前記ソース領域とが接する領域の不純物濃度が低いことを特徴とする炭化珪素半導体装置。
- 請求項４記載の炭化珪素半導体装置において、前記第二導電型のウエル領域がソース電極に接続されていることを特徴とする炭化珪素半導体装置。
- 請求項４記載の炭化珪素半導体装置において、前記第二導電型のウエル領域が制御端子として独立しており、前記ゲート電極がソース電極に接続されていることを特徴とする炭化珪素半導体装置。
- 請求項４記載の炭化珪素半導体装置において、前記ゲート電極と前記第二導電型のウエル領域とが接続され、制御端子として独立していることを特徴とする炭化珪素半導体装置。
- 請求項１乃至７のいずれか記載の炭化珪素半導体装置において、前記炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にある半導体材料として多結晶シリコン膜を堆積する工程と、該多結晶シリコン膜に選択的なエッチングを行う工程と、該選択的にエッチングされた多結晶シリコン膜の第一主面側から不純物を導入する工程とを少なくとも含み、該不純物を導入する工程では、多結晶シリコン及び前記炭化珪素半導体基体に同時に不純物を導入することを特徴とする炭化珪素半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002121807A JP3661664B2 (ja) | 2002-04-24 | 2002-04-24 | 炭化珪素半導体装置及びその製造方法 |
| US10/410,188 US6737677B2 (en) | 2002-04-24 | 2003-04-10 | Wide bandgap semiconductor device and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002121807A JP3661664B2 (ja) | 2002-04-24 | 2002-04-24 | 炭化珪素半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003318410A JP2003318410A (ja) | 2003-11-07 |
| JP3661664B2 true JP3661664B2 (ja) | 2005-06-15 |
Family
ID=29243602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002121807A Expired - Fee Related JP3661664B2 (ja) | 2002-04-24 | 2002-04-24 | 炭化珪素半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6737677B2 (ja) |
| JP (1) | JP3661664B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004311784A (ja) * | 2003-04-08 | 2004-11-04 | Fuji Xerox Co Ltd | 光検出装置、及びその実装方法 |
| JP2004311783A (ja) * | 2003-04-08 | 2004-11-04 | Fuji Xerox Co Ltd | 光検出装置、及びその実装方法 |
| US8133789B1 (en) | 2003-04-11 | 2012-03-13 | Purdue Research Foundation | Short-channel silicon carbide power mosfet |
| JP4974454B2 (ja) * | 2004-11-15 | 2012-07-11 | 株式会社豊田中央研究所 | 半導体装置 |
| JP5087818B2 (ja) * | 2005-03-25 | 2012-12-05 | 日亜化学工業株式会社 | 電界効果トランジスタ |
| KR100641063B1 (ko) * | 2005-08-26 | 2006-11-01 | 삼성전자주식회사 | 단결정 구조물 형성 방법 및 이를 이용한 반도체 장치의제조 방법 |
| US20070298586A1 (en) * | 2006-06-21 | 2007-12-27 | Nissan Motor Co., Ltd. | Method of manufacturing semiconductor device |
| US8035112B1 (en) | 2008-04-23 | 2011-10-11 | Purdue Research Foundation | SIC power DMOSFET with self-aligned source contact |
| KR101028800B1 (ko) * | 2009-05-08 | 2011-04-12 | 주식회사 하이닉스반도체 | 듀얼 게이트 불순물 도핑방법 및 이를 이용한 듀얼 게이트 형성방법 |
| JP5474068B2 (ja) * | 2009-07-24 | 2014-04-16 | 三菱電機株式会社 | 炭化珪素半導体装置の製造方法 |
| CN102782853A (zh) * | 2010-03-05 | 2012-11-14 | 第一太阳能有限公司 | 具有分级缓冲层的光伏器件 |
| JP2012064873A (ja) * | 2010-09-17 | 2012-03-29 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| JP2012099601A (ja) * | 2010-11-01 | 2012-05-24 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
| KR101261928B1 (ko) * | 2011-11-07 | 2013-05-08 | 현대자동차주식회사 | 실리콘 카바이드 쇼트키 베리어 다이오드의 제조방법 |
| CN103329275A (zh) * | 2011-11-17 | 2013-09-25 | 松下电器产业株式会社 | 薄膜半导体器件及其制造方法 |
| US9064887B2 (en) | 2012-09-04 | 2015-06-23 | Infineon Technologies Austria Ag | Field-effect semiconductor device and manufacturing method therefor |
| JP6189131B2 (ja) * | 2013-08-01 | 2017-08-30 | 株式会社東芝 | 半導体装置およびその製造方法 |
| CN110634949B (zh) * | 2018-06-22 | 2023-03-28 | 立锜科技股份有限公司 | 高压元件及其制造方法 |
| US11271566B2 (en) * | 2018-12-14 | 2022-03-08 | Integrated Device Technology, Inc. | Digital logic compatible inputs in compound semiconductor circuits |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5385853A (en) * | 1992-12-02 | 1995-01-31 | International Business Machines Corporation | Method of fabricating a metal oxide semiconductor heterojunction field effect transistor (MOSHFET) |
| JP2000299475A (ja) | 1999-02-12 | 2000-10-24 | Sumitomo Electric Ind Ltd | 電界効果トランジスタおよびその製造方法 |
-
2002
- 2002-04-24 JP JP2002121807A patent/JP3661664B2/ja not_active Expired - Fee Related
-
2003
- 2003-04-10 US US10/410,188 patent/US6737677B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20030201482A1 (en) | 2003-10-30 |
| JP2003318410A (ja) | 2003-11-07 |
| US6737677B2 (en) | 2004-05-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3661664B2 (ja) | 炭化珪素半導体装置及びその製造方法 | |
| JP7786512B2 (ja) | 半導体装置 | |
| US10707341B2 (en) | Semiconductor device | |
| US7768078B2 (en) | Power semiconductor device having improved performance and method | |
| CN102138217B (zh) | 具有不同材料的栅极结构的功率mosfet | |
| JPH10107285A (ja) | 電界効果によって制御可能な縦形半導体デバイス及びその製造方法 | |
| JP5687127B2 (ja) | 半導体装置およびその製造方法 | |
| WO2011007387A1 (ja) | 電力用半導体装置およびその製造方法 | |
| WO2014083771A1 (ja) | 半導体素子及びその製造方法 | |
| JP7755242B2 (ja) | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 | |
| JP2012094920A (ja) | 半導体装置 | |
| JPH07131007A (ja) | 半導体装置 | |
| JP3963151B2 (ja) | 炭化珪素半導体装置 | |
| JP2005101147A (ja) | 半導体装置及びその製造方法 | |
| JP6337725B2 (ja) | 半導体装置 | |
| CN101233618B (zh) | 半导体装置及其制造方法 | |
| JP4128117B2 (ja) | 半導体装置 | |
| JP3664147B2 (ja) | 炭化珪素半導体装置 | |
| JP7843145B2 (ja) | 半導体装置及びその製造方法 | |
| JP3210146B2 (ja) | 半導体装置 | |
| JP2021150451A (ja) | 半導体装置 | |
| US12256563B2 (en) | Superjunction semiconductor device having reduced source area | |
| JP2005085872A (ja) | 半導体素子及びその製造方法 | |
| JP2008103392A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP5167592B2 (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20031210 |
|
| A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20040316 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040406 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040604 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041019 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041220 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20041220 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050301 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050314 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090401 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090401 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100401 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110401 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120401 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130401 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130401 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140401 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |