JP3662699B2

JP3662699B2 - Manufacturing method of semiconductor integrated circuit device

Info

Publication number: JP3662699B2
Application number: JP00043197A
Authority: JP
Inventors: 信博小西; 祐一郎田熊; 秀文伊藤; 真一郎三谷; 剛木村
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1997-01-06
Filing date: 1997-01-06
Publication date: 2005-06-22
Anticipated expiration: 2017-01-06
Also published as: JPH10199838A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造方法および製造装置に関し、特に、上下に位置する配線の間に設けられる層間絶縁膜の表面を平坦に加工するＣＭＰ（Chemical Mechanical Polishing ；化学的機械研磨）に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
高速化および高集積化が進む半導体集積回路装置において、配線の多層化は必須の技術となっている。しかしながら、上記多層配線技術は、上下に位置する配線の間に設けられる層間絶縁膜のステップカバレージ不良に起因した上層の配線と下層の配線との間の接続不良、または上層の配線の断線不良などを生じ、半導体集積回路装置の信頼度の低下を引き起こしている。このような不良を防ぐため、多層配線技術では、上記層間絶縁膜の表面の平坦化が必要とされている。
【０００３】
一方、半導体集積回路装置の高集積化に伴い、リソグラフィ技術における焦点深度は小さくなる傾向にある。このため、半導体チップ全体の段差を焦点深度以下に抑えることのできる平坦化技術が必要となっており、多層配線技術においてもチップレベルでの平坦化が望まれている。そこで、層間絶縁膜の表面の平坦化には、主に、チップレベルで平坦化を実現することのできるＣＭＰ法が採用されている。
【０００４】
このＣＭＰ法は、まず、ウエハキャリアに半導体ウエハを装着した後、この半導体ウエハ上の研磨対象膜の表面を研磨定盤に接着した研磨パッドに接触させると同時に半導体ウエハを加圧し、次いで、スラリ（研磨剤）を供給しながらウエハキャリアおよび研磨定盤をそれぞれ回転させて半導体ウエハ上の研磨対象膜の表面を研磨パッドで研磨して平坦化する方法である。
【０００５】
通常、ＣＭＰ法によるスループットの低下を防ぐために、酸化セシウム入り多孔質ポリウレタン単層によって構成される弾性率が１０００ｋｇ／ｃｍ²の研磨パッドを用いて、半導体ウエハに加わる圧力（ウエハ加圧力）５００ｇ／ｃｍ²、半導体ウエハの回転数（ウエハ回転数）２０ｒｐｍ、研磨定盤の回転数（定盤回転数）３０ｒｐｍの研磨条件で、研磨対象膜の表面は研磨される。上記研磨条件によれば、約３分間で直径５インチの半導体ウエハ上に堆積された層間絶縁膜の表面を平坦に加工することが可能である。表１に従来の上記研磨条件をまとめる。
【０００６】
なお、日経マグロウヒル社発行「日経マイクロデバイス」１９９３年２月１日号、Ｐ５５〜Ｐ５６にはウェステック・システムズ社（Westech Systems, Inc. ）製のＣＭＰ装置が記載されている。
【０００７】
【発明が解決しようとする課題】
しかしながら、前記研磨条件で半導体ウエハ上に堆積された層間絶縁膜の表面を研磨すると、以下の問題が生じることを本発明者は見い出した。
【０００８】
すなわち、半導体ウエハ上の層間絶縁膜の表面を研磨パッドに接触させると、層間絶縁膜の表面の凸部に圧力が集中する。ところが、前記研磨条件は半導体ウエハの全面が研磨パッドに接触することを前提に設定されているため、研磨条件から予測される圧力よりも大きな圧力が層間絶縁膜の表面の凸部に集中して、層間絶縁膜の下方に形成された配線に大きな圧力が加わり、この配線が破壊されてしまう。
【０００９】
以下に、層間絶縁膜の表面をＣＭＰ法によって研磨した際に本発明者が見い出した下層の配線の断線または欠け現象について説明する。
【００１０】
半導体ウエハの第１の配線の上層に第１の層間絶縁膜を介して第２の配線が形成され、さらに、この第２の配線上に第２の層間絶縁膜が形成されている。上記第２の配線は第１の層間絶縁膜に設けられたスルーホールを通じて第１の配線に接続されており、例えば上層タングステン膜、アルミニム合金膜および下層タングステン膜からなる積層膜によって構成されている。上記第２の層間絶縁膜は、例えばプラズマＣＶＤ（Chemical Vapor Deposition ）法によって半導体基板上に堆積され、その表面は第２の配線の影響で凸形状をなしている。このときの研磨条件を表１に示す。
【００１１】
【表１】

【００１２】
表１に示す研磨条件で上記第２の層間絶縁膜の表面をＣＭＰ法によって研磨すると、第２の層間絶縁膜の表面の凸部に圧力が集中し、この集中した圧力によってスルーホールの底部の第２の配線に強い圧力が加わり、スルーホール内の第２の配線が断線し、さらに、スルーホールと接する第１の配線に欠けが生じた。
【００１３】
本発明の目的は、ＣＭＰ法を用いた半導体集積回路装置の製造工程での製造歩留まりを向上することのできる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。すなわち、
（１）本発明の半導体集積回路装置の製造方法は、ウエハ上の上層の配線と下層の配線との間に位置する第１の層間絶縁膜に形成されたスルーホールにより前記上層の配線と前記下層の配線とが接続され、前記上層の配線の上に形成された第２の層間絶縁膜の表面をＣＭＰ法によって平坦に加工する工程において、前記上層または下層の配線に加わる圧力が前記上層または下層の配線を構成する金属材料の引っ張り破断強度以下となる研磨条件で前記第２の層間絶縁膜の表面を初期研磨し、次いで、前記第２の層間絶縁膜の表面を平坦化研磨するものである。
【００１６】
（２）前記（１）の半導体集積回路装置の製造方法において、ウエハ加圧力、研磨パッドの弾性率、ウエハ回転数、定盤回転数のうち少なくとも１つの研磨条件で、前記初期研磨における前記上層または下層の配線に加わる圧力が前記上層または下層の配線を構成する金属材料の引っ張り破断強度以下となるように設定されるものである。
【００１７】
上記した手段によれば、前記初期研磨において前記第２の層間絶縁膜の表面の凸部に圧力が集中しても、前記上層または下層の配線に加わる圧力は前記上層または下層の配線を構成する金属材料の引っ張り破断強度以下であるので、前記上層または下層の配線は破壊されにくくなる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１９】
なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
（実施の形態１）
図１は本実施の形態１のＣＭＰ装置ＣＭ₁の断面図である。
【００２１】
半導体ウエハ１は、ウエハキャリア２に保持され、第１の研磨定盤３上に接着された研磨パッド４によってその表面が研磨される。上記ウエハキャリア２は半導体ウエハ１の加圧が可能であり、さらに、自転機能を有する。第１の研磨定盤３上の研磨パッド４は弾性率が１０００ｋｇ／ｃｍ²の硬質単層で構成され、研磨中は第１の研磨定盤３の上方から研磨剤５が供給される。
【００２２】
なお、ウエハキャリア２は、例えば直径５インチの半導体ウエハ１を保持、加圧することのできる構造とし、第１の研磨定盤３の直径は、例えば６００ｍｍである。
【００２３】
次に、図２を用いて本実施の形態１における上記ＣＭＰ装置ＣＭ₁を用いた多層配線の製造方法を説明する。
【００２４】
まず、半導体基板８上に半導体素子（図示せず）を形成した後、絶縁膜９の上部に半導体素子に接続される第１層目の配線１０が形成される。この第１層目の配線１０は、例えばタングステン膜によって構成されている。次に、半導体基板８上に例えばプラズマＣＶＤ法による酸化シリコン膜の堆積＋ＳＯＧ（Spin On Glass ）膜の塗布およびエッチバック＋プラズマＣＶＤ法による酸化シリコン膜の堆積によって３層構造の第１の層間絶縁膜１１を形成した後、後に形成される第２層目の配線１３と第１層目の配線１０とを接続するためのスルーホール１２を第１の層間絶縁膜１１に形成する。
【００２５】
次いで、半導体基板８上に下層タングステン膜１３ａ、アルミニウム合金膜１３ｂおよび上層タングステン膜１３ｃを順次堆積し、これらの積層膜によって構成される第２層目の配線１３を形成する。下層タングステン膜１３ａはスパッタリング法およびＣＶＤ法によって順次堆積され、アルニミウム合金膜１３ｂおよび上層タングステン膜１３ｃは、それぞれスパッタリング法によって堆積される。この後、半導体基板８上にＴＥＯＳ（Tetra Ethyl Ortho Silicate；Ｓｉ（ＯＣ₂Ｈ₅）₄）をソースとしたプラズマＣＶＤ法によって、酸化シリコン膜からなる第２の層間絶縁膜１４を堆積する。この際、図２に示すように、第２層目の配線１３の形状の影響で、第２の層間絶縁膜１４の表面は凸形状をなしている。
【００２６】
次に、図１に示したＣＭＰ装置ＣＭ₁を用いて、第２の層間絶縁膜１４の表面を研磨する。研磨は初期研磨と本研磨とに分けて行われる。すなわち、初期研磨において、第１層目の配線１０または第２層目の配線１３に強い圧力を加えることなく、第２の層間絶縁膜１４の表面を加工した後、本研磨を行う。
【００２７】
ところで、半導体ウエハの全面に占める層間絶縁膜の凸部の表面積の割合をｒ％、本研磨のウエハ加圧力をｐｇ／ｃｍ²とすると、ウエハ加圧力が（ｒ×ｐ）／１００ｇ／ｃｍ²以下であれば、下層の配線に加わる圧力は、下層の配線を構成する金属材料の引っ張り破断強度以下となる。
【００２８】
従って、本実施の形態１の場合、本研磨のウエハ加圧力は５００ｇ／ｃｍ²、第２の層間絶縁膜１４の凸部の表面積の割合は最大５０％であるので、ウエハ加圧力が２５０ｇ／ｃｍ²以下であれば、第１層目の配線１０または第２層目の配線１３に加わる圧力を第１層目の配線１０または第２層目の配線１３を構成するタングステン膜またはアルミニウム合金膜の引っ張り破断強度以下とすることが可能である。これより、本実施の形態１での初期研磨のウエハ加圧力は２００ｇ／ｃｍ²に設定される。
【００２９】
そこで、まず、ウエハ加圧力２００ｇ／ｃｍ²で第２の層間絶縁膜１４の表面を初期研磨する。この初期研磨の時間は、例えば１分である。次いで、ウエハ加圧力５００ｇ／ｃｍ²で第２の層間絶縁膜１４の表面を本研磨して、第２の層間絶縁膜１４の表面を平坦に加工する。この本研磨の時間は、例えば２分である。この際、初期研磨および本研磨でのウエハ回転数は２０ｒｐｍ、定盤回転数は３０ｒｐｍである。表２に本実施の形態１の研磨条件をまとめて示す。
【００３０】
【表２】

【００３１】
その後、図示はしないが、半導体基板８上に第３層目の配線およびパッシベーション膜を順次形成することによって、多層配線を形成する。
【００３２】
本実施の形態１によれば、初期研磨のウエハ加圧力を第１層目の配線１０または第２層目の配線１３を構成するタングステン膜またはアルミニウム合金膜の引っ張り破断強度よりも小さく設定することによって、初期研磨に生じやすい第１層目の配線１０の欠けや第２層目の配線１３の断線を防ぐことができる。
【００３３】
（実施の形態２）
図３は本実施の形態２のＣＭＰ装置ＣＭ₂の断面図を示す。
【００３４】
半導体ウエハ１はウエハキャリア２に保持され、第１の研磨定盤３上に接着された研磨パッド４および第２の研磨定盤６上に接着された研磨パッド７によってその表面が平坦化される。
【００３５】
上記ウエハキャリア２は半導体ウエハ１の加圧が可能であり、さらに、自転機能を有すると共に、第１の研磨定盤３と第２の研磨定盤６の間を往復動できる機能を有している。第１の研磨定盤３上の研磨パッド４は弾性率が１０００ｋｇ／ｃｍ²の硬質単層で構成され、第２の研磨定盤６上の研磨パッド７は弾性率が３００ｋｇ／ｃｍ²の軟質単層で構成されている。研磨中は第１の研磨定盤３および第２の研磨定盤６の上方からそれぞれ研磨剤５が供給される。
【００３６】
なお、ウエハキャリア２は、例えば直径５インチの半導体ウエハ１を保持、加圧することのできる構造とし、第１の研磨定盤３および第２の研磨定盤６の直径は、例えば６００ｍｍである。
【００３７】
次に、本実施の形態２における上記ＣＭＰ装置ＣＭ₂を用いた多層配線の製造方法を示す。なお、多層配線の構造は、前記実施の形態１の前記図２で示した構造と同じであり、第２の層間絶縁膜１４の表面の研磨方法を以下に説明する。
【００３８】
弾性率が５００ｋｇ／ｃｍ²以下の軟質単層で構成される研磨パッド７を用いることによって、第１層目の配線１０または第２層目の配線１３に加わる圧力を第１層目の配線１０または第２層目の配線１３を構成するタングステン膜またはアルミニウム合金膜の引っ張り破断強度以下とすることが可能となる。従って、まず、第２の研磨定盤６上の弾性率が３００ｋｇ／ｃｍ²の軟質単層で構成される研磨パッド７によって第２の層間絶縁膜１４の表面を研磨する（初期研磨）。この初期研磨の時間は、例えば１分である。
【００３９】
次いで、半導体ウエハ１を保持しているウエハキャリア２を第２の研磨定盤６から第１の研磨定盤３へ移動した後、第１の研磨定盤３上の弾性力が１０００ｋｇ／ｃｍ²の硬質単層によって構成される研磨パッド４によって第２の層間絶縁膜１４の表面を研磨する（本研磨）。この本研磨の時間は、例えば２分である。
【００４０】
この際、初期研磨および本研磨共に、ウエハ加圧力は５００ｇ／ｃｍ²、ウエハ回転数は２０ｒｐｍ、定盤回転数は３０ｒｐｍである。表３に本実施の形態２の研磨条件をまとめて示す。
【００４１】
【表３】

【００４２】
本実施の形態２によれば、初期研磨に弾性率が３００ｋｇ／ｃｍ²の軟質単層で構成された研磨パッド７を用いることによって、初期研磨に生じやすい第１層目の配線１０の欠けや第２層目の配線１３の断線を防ぐことができる。
【００４３】
（実施の形態３）
図４に、前記実施の形態１の前記図２に示した第１層目の配線１０と第２層目の配線１３との間の導通歩留まりとウエハ回転数および定盤回転数との関係を示す。ＣＭＰ装置には前記実施の形態１の前記図１に示したＣＭＰ装置ＣＭ₁を用い、弾性率１０００ｋｇ／ｃｍ²の硬質単層で構成された研磨パッド４によって、前記図２に示した第２の層間絶縁膜１４の表面を研磨した際の導通歩留まりを示している。ウエハ加圧力は５００ｇ／ｃｍ²である。
【００４４】
図示のように、ウエハ回転数および定盤回転数が共に１０ｒｐｍ以下であれば、第１層目の配線１０と第２層目の配線１３との間の導通歩留まりは１００％であるが、ウエハ回転数および定盤回転数が１５ｒｐｍ以上では回転数の増加に伴って導通歩留まりは低下する。
【００４５】
そこで、前記図１に示したＣＭＰ装置ＣＭ₁を用いて、前記図２に示した第２の層間絶縁膜１４の表面を平坦化する際、まず、ウエハ回転数１０ｒｐｍおよび定盤回転数１０ｒｐｍで第２の層間絶縁膜１４の表面を研磨し（初期研磨）、次いで、ウエハ回転数３０ｒｐｍおよび定盤回転数２０ｒｐｍで第２の層間絶縁膜１４の表面を研磨する（本研磨）。表４に本実施の形態３の研磨条件をまとめて示す。
【００４６】
【表４】

【００４７】
本実施の形態３によれば、初期研磨のウエハ回転数および定盤回転数を共に１０ｒｐｍ以下とすることによって、初期研磨に生じやすい第１層目の配線１０の欠けや第２層目の配線１３の断線を防ぐことができる。
【００４８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４９】
例えば、前記実施の形態では、第２の層間絶縁膜を構成する酸化シリコン膜をプラズマＣＶＤ法によって形成したが、その他の方法、例えば、バイアススパッタリング法、バイアスＥＣＲ（Electron Cyclotron Resonance）法または塗布法などによって形成してもよい。
【００５０】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００５１】
本発明によれば、上下に位置する配線の間に設けられる層間絶縁膜の表面の平坦化にＣＭＰ法を用いても、この層間絶縁膜の下方の配線が破壊されにくいので、半導体集積回路装置の製造歩留まりを向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態で用いられるＣＭＰ装置の模式図を示す要部断面図である。
【図２】本発明の一実施の形態を説明するための半導体集積回路装置の多層配線を示す半導体基板の要部断面図である。
【図３】本発明の他の実施の形態で用いられるＣＭＰ装置の模式図を示す要部断面図である。
【図４】本発明者が検討したＣＭＰ装置のウエハ回転数および定盤回転数と上下に位置する配線間の導通歩留まりとの関係を示すグラフ図である。
【符号の説明】
１半導体ウエハ
２ウエハキャリア
３第１の研磨定盤
４研磨パッド
５研磨剤
６第２の研磨定盤
７研磨パッド
８半導体基板
９絶縁膜
１０第１層目の配線
１１第１の層間絶縁膜
１２スルーホール
１３第２層目の配線
１３ａ下層タングステン膜
１３ｂアルミニウム合金膜
１３ｃ上層タングステン膜
１４第２の層間絶縁膜[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method and apparatus for manufacturing a semiconductor integrated circuit device, and more particularly, to CMP (Chemical Mechanical Polishing) for processing a surface of an interlayer insulating film provided between wirings positioned above and below flatly. It is related to effective technology when applied.
[0002]
[Prior art]
In a semiconductor integrated circuit device that is increasing in speed and integration, multilayering of wiring is an indispensable technique. However, the above multi-layer wiring technology is such that the connection between the upper layer wiring and the lower layer wiring due to the step coverage failure of the interlayer insulating film provided between the upper and lower wirings, or the disconnection failure of the upper layer wiring, etc. As a result, the reliability of the semiconductor integrated circuit device is lowered. In order to prevent such a defect, in the multilayer wiring technique, the surface of the interlayer insulating film needs to be flattened.
[0003]
On the other hand, as the semiconductor integrated circuit device is highly integrated, the depth of focus in the lithography technique tends to decrease. For this reason, a flattening technique capable of suppressing the level difference of the entire semiconductor chip below the depth of focus is required, and flattening at the chip level is also desired in the multilayer wiring technique. Therefore, the CMP method capable of realizing planarization at the chip level is mainly used for planarizing the surface of the interlayer insulating film.
[0004]
In this CMP method, a semiconductor wafer is first mounted on a wafer carrier, and then the surface of the film to be polished on the semiconductor wafer is brought into contact with a polishing pad bonded to a polishing surface plate, and simultaneously the semiconductor wafer is pressurized, and then the slurry is pressed. In this method, the wafer carrier and the polishing surface plate are rotated while supplying (polishing agent), and the surface of the film to be polished on the semiconductor wafer is polished with a polishing pad to be flattened.
[0005]
Usually, in order to prevent a decrease in throughput due to the CMP method, a pressure applied to a semiconductor wafer (wafer pressing force) of 500 g / cm using a polishing pad having a modulus of elasticity of 1000 kg / cm ² constituted by a porous polyurethane single layer containing cesium oxide. The surface of the film to be polished is polished under the polishing conditions of cm ² , semiconductor wafer rotation speed (wafer rotation speed) 20 rpm, and polishing surface plate rotation speed (plate rotation speed) 30 rpm. According to the above polishing conditions, it is possible to process the surface of the interlayer insulating film deposited on the semiconductor wafer having a diameter of 5 inches in about 3 minutes. Table 1 summarizes the conventional polishing conditions.
[0006]
Note that “Nikkei Microdevice” issued on February 1, 1993 issued by Nikkei McGraw-Hill, P55 to P56, describes a CMP apparatus manufactured by Westech Systems, Inc.
[0007]
[Problems to be solved by the invention]
However, the present inventors have found that the following problems occur when the surface of the interlayer insulating film deposited on the semiconductor wafer is polished under the above polishing conditions.
[0008]
That is, when the surface of the interlayer insulating film on the semiconductor wafer is brought into contact with the polishing pad, the pressure concentrates on the convex portion on the surface of the interlayer insulating film. However, since the polishing conditions are set on the assumption that the entire surface of the semiconductor wafer is in contact with the polishing pad, a pressure larger than the pressure predicted from the polishing conditions is concentrated on the convex portions on the surface of the interlayer insulating film. A large pressure is applied to the wiring formed below the interlayer insulating film, and the wiring is destroyed.
[0009]
Hereinafter, the disconnection or chipping phenomenon of the lower layer wiring found by the present inventor when the surface of the interlayer insulating film is polished by the CMP method will be described.
[0010]
A second wiring is formed over the first wiring of the semiconductor wafer via a first interlayer insulating film, and a second interlayer insulating film is further formed on the second wiring. The second wiring is connected to the first wiring through a through hole provided in the first interlayer insulating film, and is constituted by, for example, a laminated film composed of an upper tungsten film, an aluminum alloy film, and a lower tungsten film. . The second interlayer insulating film is deposited on the semiconductor substrate by, for example, a plasma CVD (Chemical Vapor Deposition) method, and the surface has a convex shape due to the influence of the second wiring. Table 1 shows the polishing conditions at this time.
[0011]
[Table 1]

[0012]
When the surface of the second interlayer insulating film is polished by the CMP method under the polishing conditions shown in Table 1, pressure concentrates on the convex portion of the surface of the second interlayer insulating film, and the concentrated pressure causes the bottom of the through hole to be A strong pressure was applied to the second wiring, the second wiring in the through hole was disconnected, and the first wiring in contact with the through hole was chipped.
[0013]
An object of the present invention is to provide a technique capable of improving a manufacturing yield in a manufacturing process of a semiconductor integrated circuit device using a CMP method.
[0014]
The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
[0015]
[Means for Solving the Problems]
Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows. That is,
(1) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, the upper layer wiring and the upper layer wiring are formed by through holes formed in the first interlayer insulating film located between the upper layer wiring and the lower layer wiring on the wafer. lower wiring and is connected, in the step of machining flat the surface of the second interlayer insulating film formed on the upper wiring by CMP, pressure applied to the upper or lower layer wiring is the upper layer or The surface of the second interlayer insulating film is initially polished under polishing conditions that are less than or equal to the tensile breaking strength of the metal material constituting the lower layer wiring, and then the surface of the second interlayer insulating film is planarized and polished. is there.
[0016]
(2) In the method of manufacturing a semiconductor integrated circuit device according to (1), the upper layer in the initial polishing is performed under at least one polishing condition among a wafer pressing force, a polishing pad elastic modulus, a wafer rotation speed, and a surface plate rotation speed. or in which the pressure applied to the lower wiring is set to be equal to or less than the tensile rupture strength of the metal material constituting the upper layer or the lower wiring.
[0017]
According to the above means, even concentrated pressure on the convex portion of the surface of the second interlayer insulating film in the initial polishing, pressure applied to the top or bottom layer of the wiring constituting the upper layer or the lower wiring Since it is below the tensile breaking strength of the metal material, the upper layer or lower layer wiring is not easily broken.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0019]
Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof is omitted.
[0020]
(Embodiment 1)
FIG. 1 is a sectional view of a CMP apparatus CM _{1 according to} the _first embodiment.
[0021]
The surface of the semiconductor wafer 1 is polished by a polishing pad 4 held on a wafer carrier 2 and bonded onto a first polishing surface plate 3. The wafer carrier 2 can pressurize the semiconductor wafer 1 and has a rotation function. The polishing pad 4 on the first polishing surface plate 3 is composed of a hard single layer having an elastic modulus of 1000 kg / cm ² , and the polishing agent 5 is supplied from above the first polishing surface plate 3 during polishing.
[0022]
The wafer carrier 2 has a structure capable of holding and pressing the semiconductor wafer 1 having a diameter of 5 inches, for example, and the diameter of the first polishing surface plate 3 is, for example, 600 mm.
[0023]
Next, a method for manufacturing a multilayer wiring using the CMP apparatus CM _{1 according} to the _first embodiment will be described with reference to FIG.
[0024]
First, after forming a semiconductor element (not shown) on the semiconductor substrate 8, a first layer wiring 10 connected to the semiconductor element is formed on the insulating film 9. The first-layer wiring 10 is made of, for example, a tungsten film. Next, a first interlayer insulation having a three-layer structure is formed on the semiconductor substrate 8 by, for example, deposition of a silicon oxide film by plasma CVD method + application of SOG (Spin On Glass) film and etch back + silicon oxide film deposition by plasma CVD method. After the film 11 is formed, a through hole 12 for connecting a second-layer wiring 13 and a first-layer wiring 10 to be formed later is formed in the first interlayer insulating film 11.
[0025]
Next, a lower layer tungsten film 13a, an aluminum alloy film 13b, and an upper layer tungsten film 13c are sequentially deposited on the semiconductor substrate 8 to form a second layer wiring 13 constituted by these laminated films. The lower tungsten film 13a is sequentially deposited by sputtering and CVD, and the aluminum alloy film 13b and the upper tungsten film 13c are deposited by sputtering. After that, a second interlayer insulating film 14 made of a silicon oxide film is deposited on the semiconductor substrate 8 by plasma CVD using TEOS (Tetra Ethyl Ortho Silicate; Si (OC ₂ H ₅ ) ₄ ) as a source. At this time, as shown in FIG. 2, the surface of the second interlayer insulating film 14 has a convex shape due to the influence of the shape of the wiring 13 in the second layer.
[0026]
Next, the surface of the second interlayer insulating film 14 is polished using the CMP apparatus CM ₁ shown in FIG. Polishing is performed by dividing into initial polishing and main polishing. That is, in the initial polishing, the surface of the second interlayer insulating film 14 is processed without applying a strong pressure to the first-layer wiring 10 or the second-layer wiring 13, and then the main polishing is performed.
[0027]
By the way, assuming that the ratio of the surface area of the convex portion of the interlayer insulating film to the entire surface of the semiconductor wafer is r% and the wafer pressing force of this polishing is pg / cm ² , the wafer pressing force is (r × p) / 100 g / cm ^2. If it is below, the pressure applied to the lower layer wiring is less than or equal to the tensile breaking strength of the metal material constituting the lower layer wiring.
[0028]
Accordingly, in the case of the first embodiment, the wafer pressing force for the main polishing is 500 g / cm ² and the ratio of the surface area of the convex portion of the second interlayer insulating film 14 is 50% at the maximum, so the wafer pressing force is 250 g / cm ² . If it is less than cm ² , the pressure applied to the first-layer wiring 10 or the second-layer wiring 13 is applied to the tungsten film or the aluminum alloy film constituting the first-layer wiring 10 or the second-layer wiring 13. It is possible to make it below the tensile breaking strength. Thus, the wafer pressing force for initial polishing in the first embodiment is set to 200 g / cm ² .
[0029]
Therefore, first, the surface of the second interlayer insulating film 14 is initially polished with a wafer pressure of 200 g / cm ² . The initial polishing time is, for example, 1 minute. Next, the surface of the second interlayer insulating film 14 is finally polished at a wafer pressure of 500 g / cm ² to process the surface of the second interlayer insulating film 14 flat. This polishing time is, for example, 2 minutes. At this time, the wafer rotation speed in initial polishing and main polishing is 20 rpm, and the surface plate rotation speed is 30 rpm. Table 2 summarizes the polishing conditions of the first embodiment.
[0030]
[Table 2]

[0031]
Thereafter, although not shown, a multilayer wiring is formed by sequentially forming a third layer wiring and a passivation film on the semiconductor substrate 8.
[0032]
According to the first embodiment, the initial polishing wafer pressure is set smaller than the tensile breaking strength of the tungsten film or the aluminum alloy film constituting the first-layer wiring 10 or the second-layer wiring 13. Thus, the chipping of the first layer wiring 10 and the disconnection of the second layer wiring 13 that are likely to occur in the initial polishing can be prevented.
[0033]
(Embodiment 2)
FIG. 3 is a cross-sectional view of the CMP apparatus CM _{2 according to} the _second embodiment.
[0034]
The semiconductor wafer 1 is held by a wafer carrier 2 and its surface is flattened by a polishing pad 4 bonded on the first polishing surface plate 3 and a polishing pad 7 bonded on the second polishing surface plate 6. .
[0035]
The wafer carrier 2 can pressurize the semiconductor wafer 1, has a rotation function, and can reciprocate between the first polishing surface plate 3 and the second polishing surface plate 6. Yes. The polishing pad 4 on the first polishing surface plate 3 is composed of a hard single layer having an elastic modulus of 1000 kg / cm ² , and the polishing pad 7 on the second polishing surface plate 6 is a soft material having an elastic modulus of 300 kg / cm ² . It consists of a single layer. During polishing, the abrasive 5 is supplied from above the first polishing surface plate 3 and the second polishing surface plate 6.
[0036]
The wafer carrier 2 has a structure capable of holding and pressing the semiconductor wafer 1 having a diameter of 5 inches, for example, and the diameters of the first polishing surface plate 3 and the second polishing surface plate 6 are, for example, 600 mm.
[0037]
Next, a method for manufacturing a multilayer wiring using the CMP apparatus CM ₂ in the second embodiment. The structure of the multilayer wiring is the same as that shown in FIG. 2 of the first embodiment, and the method for polishing the surface of the second interlayer insulating film 14 will be described below.
[0038]
By using the polishing pad 7 composed of a soft single layer having an elastic modulus of 500 kg / cm ² or less, the pressure applied to the first-layer wiring 10 or the second-layer wiring 13 is applied to the first-layer wiring 10. Or it becomes possible to make it below the tensile breaking strength of the tungsten film or aluminum alloy film which comprises the wiring 13 of the 2nd layer. Therefore, first, the surface of the second interlayer insulating film 14 is polished by the polishing pad 7 formed of a soft single layer having an elastic modulus of 300 kg / cm ² on the second polishing surface plate 6 (initial polishing). The initial polishing time is, for example, 1 minute.
[0039]
Next, after the wafer carrier 2 holding the semiconductor wafer 1 is moved from the second polishing surface plate 6 to the first polishing surface plate 3, the elastic force on the first polishing surface plate 3 is 1000 kg / cm ^2. The surface of the second interlayer insulating film 14 is polished by the polishing pad 4 composed of the hard single layer (main polishing). This polishing time is, for example, 2 minutes.
[0040]
At this time, in both initial polishing and main polishing, the wafer pressing force is 500 g / cm ² , the wafer rotation speed is 20 rpm, and the surface plate rotation speed is 30 rpm. Table 3 summarizes the polishing conditions of the second embodiment.
[0041]
[Table 3]

[0042]
According to the second embodiment, by using the polishing pad 7 composed of a soft single layer having an elastic modulus of 300 kg / cm ² for the initial polishing, the first layer wiring 10 that is likely to occur in the initial polishing is not damaged. The disconnection of the second layer wiring 13 can be prevented.
[0043]
(Embodiment 3)
FIG. 4 shows the relationship between the conduction yield between the first-layer wiring 10 and the second-layer wiring 13 shown in FIG. 2 of the first embodiment, the wafer rotation speed, and the surface plate rotation speed. Show. The CMP apparatus CM ₁ shown in FIG. 1 of the first embodiment is used as the CMP apparatus, and the polishing pad 4 formed of a hard single layer having an elastic modulus of 1000 kg / cm ² is used as the ^second CMP shown in FIG. The conduction yield when the surface of the interlayer insulating film 14 is polished is shown. The wafer pressure is 500 g / cm ² .
[0044]
As shown in the figure, when both the wafer rotation speed and the surface plate rotation speed are 10 rpm or less, the conduction yield between the first layer wiring 10 and the second layer wiring 13 is 100%. When the rotational speed and the platen rotational speed are 15 rpm or more, the conduction yield decreases as the rotational speed increases.
[0045]
Therefore, when the CMP apparatus CM ₁ shown in FIG. 1 is used to flatten the surface of the second interlayer insulating film 14 shown in FIG. 2, first, the wafer rotation speed is 10 rpm and the platen rotation speed is 10 rpm. The surface of the second interlayer insulating film 14 is polished (initial polishing), and then the surface of the second interlayer insulating film 14 is polished at a wafer rotation speed of 30 rpm and a platen rotation speed of 20 rpm (main polishing). Table 4 summarizes the polishing conditions of the third embodiment.
[0046]
[Table 4]

[0047]
According to the third embodiment, by setting both the wafer rotation speed and the surface plate rotation speed for initial polishing to 10 rpm or less, the first layer wiring 10 that is likely to occur in initial polishing or the second layer wiring is likely to occur. 13 disconnection can be prevented.
[0048]
As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
[0049]
For example, in the above-described embodiment, the silicon oxide film constituting the second interlayer insulating film is formed by the plasma CVD method, but other methods such as a bias sputtering method, a bias ECR (Electron Cyclotron Resonance) method, or a coating method are used. You may form by.
[0050]
【The invention's effect】
The effects obtained by the representative ones of the inventions disclosed by the present application will be briefly described as follows.
[0051]
According to the present invention, even if the CMP method is used to planarize the surface of the interlayer insulating film provided between the upper and lower wirings, the wiring under the interlayer insulating film is not easily destroyed. The production yield can be improved.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of an essential part showing a schematic view of a CMP apparatus used in an embodiment of the present invention.
FIG. 2 is a cross-sectional view of a main part of a semiconductor substrate showing a multilayer wiring of a semiconductor integrated circuit device for explaining an embodiment of the present invention;
FIG. 3 is a cross-sectional view of an essential part showing a schematic view of a CMP apparatus used in another embodiment of the present invention.
FIG. 4 is a graph showing the relationship between the wafer rotation speed and surface plate rotation speed of the CMP apparatus examined by the present inventors and the conduction yield between wirings positioned above and below.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Semiconductor wafer 2 Wafer carrier 3 1st polishing surface plate 4 Polishing pad 5 Polishing agent 6 2nd polishing surface plate 7 Polishing pad 8 Semiconductor substrate 9 Insulating film 10 1st layer wiring 11 1st interlayer insulating film 12 Through hole 13 Second layer wiring 13a Lower tungsten film 13b Aluminum alloy film 13c Upper tungsten film 14 Second interlayer insulating film

Claims

The upper layer wiring and the lower layer wiring are connected by a through hole formed in the first interlayer insulating film located between the upper layer wiring and the lower layer wiring on the wafer rotating at a predetermined number of revolutions , The surface of the second interlayer insulating film formed on the upper layer wiring and having a convex portion is pressed against a polishing pad attached to a surface plate rotating at a predetermined number of rotations to be flattened by a chemical mechanical polishing method. A method of manufacturing a semiconductor integrated circuit device to be processed,
A step of initially polishing the surface of the second interlayer insulating film in polishing conditions where the pressure applied to the top or bottom layer of the wiring is less than the tensile rupture strength of the metal material constituting the upper layer or the lower layer wiring,
Then, planarizing and polishing the surface of the second interlayer insulating film ,
Considering that the surface of the second interlayer insulating film has the convex portion as the polishing condition, the pressure applied to the wafer, the elastic modulus of the polishing pad, the rotational speed of the wafer, and the rotation of the surface plate A method for manufacturing a semiconductor integrated circuit device , wherein at least one of the numbers is set differently between the planarization polishing and the initial polishing .

The method of manufacturing a semiconductor integrated circuit device according to claim 1,
A method of manufacturing a semiconductor integrated circuit device , wherein a pressure applied to the wafer is changed between the initial polishing and the flattening polishing .

The method of manufacturing a semiconductor integrated circuit device according to claim 2,
Wherein r% a ratio of the surface area of the convex portion of the second interlayer insulating film occupying the entire surface of the wafer, if the pressure to the wafer during the planarization polishing was pg / cm ^2, at the initial polishing A method of manufacturing a semiconductor integrated circuit device, wherein the pressure applied to the wafer is set to (r × p) / 100 g / cm ² or less.

In the manufacturing method of the semiconductor integrated circuit device according to claim 3 ,
A method of manufacturing a semiconductor integrated circuit device, wherein a pressure applied to the wafer during the initial polishing is 300 g / cm ² or less.

The method of manufacturing a semiconductor integrated circuit device according to claim 1,
A method of manufacturing a semiconductor integrated circuit device, wherein the elastic modulus of the polishing pad is changed between the initial polishing and the planarization polishing.

In the manufacturing method of the semiconductor integrated circuit device according to claim 5 ,
A method of manufacturing a semiconductor integrated circuit device, wherein an elastic modulus of the polishing pad at the initial polishing is 500 kg / cm ² or less.

The method of manufacturing a semiconductor integrated circuit device according to claim 1,
A method of manufacturing a semiconductor integrated circuit device, wherein the number of rotations of the wafer and the number of rotations of the surface plate are changed between the initial polishing and the planarization polishing.

In the manufacturing method of the semiconductor integrated circuit device according to claim 7 ,
The method of manufacturing a semiconductor integrated circuit device, characterized by the following 10rpm rotation speed of the rotational speed and the surface plate of the wafer during the initial polishing.