JP3662817B2 - 不揮発性半導体メモリ装置及びそれのプログラム方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体メモリ装置及びそれのプログラム方法に関するもので、具体的には基板電圧バウンシングを最小化してプログラムディスターブ（ｐｒｏｇｒａｍ ｄｉｓｔｕｒｂ）及びアンダプログラム（ｕｎｄｅｒ ｐｒｏｇｒａｍ）を防止することができるＮＡＮＤ型フラッシュメモリ装置及びそれのプログラム方法に関するものである。
【０００２】
【従来の技術】
図１は従来のＮＡＮＤ型フラッシュメモリ装置の回路図を示す。従来のフラッシュメモリ装置は複数のメモリブロックＢＬＫ１〜ＢＬＫｉに分離されたアレイを含む。フラッシュメモリ装置においては、複数のビットラインＢＬ１〜ＢＬｊがメモリブロックＢＬＫ１〜ＢＬＫｉを通じて並列に配列されている。各メモリブロックＢＬＫ１〜ＢＬＫｉには、ビットラインＢＬ１〜ＢＬｊに各々対応する複数のストリングが設けられる。各メモリブロックＢＬＫ１〜ＢＬＫｉに設けられた各ストリングは第１ストリング選択トランジスタＳＴ１、第２ストリング選択トランジスタＳＴ２、そして第１ストリング選択トランジスタＳＴ１のソースと第２ストリング選択トランジスタＳＴ２のドレインの間に直列接続された複数の、例えば、１６個のフラッシュＥＥＰＲＯＭセルトランジスタＭ１〜Ｍ１６で構成される。各ストリングの第１ストリング選択トランジスタＳＴ１のドレインは対応するビットラインに接続され、第２ストリング選択トランジスタＳＴ２のソースは共通ソースラインＣＳＬ（又は共通信号ライン）に接続される。各ストリング内の第１ストリング選択トランジスタＳＴ１のゲートは第１ストリング選択ラインＳＳＬ１に共通に接続され、第２ストリング選択トランジスタＳＴ２のゲートは第２ストリング選択ラインＳＳＬ２に共通に接続される。各ストリングのフラッシュＥＥＰＲＯＭセルトランジスタの制御ゲートはワードラインＷＬ１〜ＷＬ１６のうち対応するワードラインに共通に接続される。各ビットラインＢＬ１〜ＢＬｊはページバッファ回路１０に電気的に接続される。周知のように、ページバッファ回路は各ビットラインＢＬ１〜ＢＬｊに対応する複数のページバッファ（図示せず）からなる。各ページバッファはラッチ（図示せず）を有する。
【０００３】
続いて図１を参照すると、従来のＮＡＮＤ型フラッシュメモリ装置は複数のブロック選択制御回路２０＿１〜２０＿ｉを含み、このブロック選択制御回路２０＿１〜２０＿ｉはメモリブロックＢＬＫ１〜ＢＬＫｉの各々に対応するように配列されている。ブロック選択制御回路２０＿１〜２０＿ｉの各々はブロック選択アドレスに応答してブロック選択信号ＢＳＥＬを発生するブロック選択信号発生器２２と図１に図示されたように接続された複数の選択トランジスタＢＴ１〜ＢＴ１８（スイッチ部に対応する）で構成され、トランジスタＢＴ１〜ＢＴ１８はブロック選択信号ＢＳＥＬに応答して同時にターンオン／オフされる。ブロック選択信号発生器２２はこの分野で熟練した者によく知られたようなブロック選択デコーダとして機能する。ワードラインデコーダとして機能する駆動回路３０に接続された複数の駆動ラインＳＳ１、ＣＧ１〜ＣＧ１６そしてＳＳ２はブロック選択制御回路２０＿１〜２０＿ｉを通じて並列に配列されている。即ち、駆動ラインＳＳ１、ＣＧ１〜ＣＧ１６そしてＳＳ２はブロック選択制御回路２０＿１〜２０＿ｉによって共有される。
【０００４】
プログラムされるＥＥＰＲＯＭセルトランジスタを有するメモリブロックＢＬＫ１を選択するためには、選択されたメモリブロックＢＬＫ１に対応するブロック選択信号ＢＳＥＬ１がハイに活性化される。これによって、ブロック選択制御回路２０＿１（選択されたメモリブロックに対応する）の選択トランジスタＢＴ１〜ＢＴ１８が同時にターンオンされる。一方、非選択のメモリブロックＢＬＫ２〜ＢＬＫｉに対応するブロック選択信号ＢＳＥＬ２〜ＢＳＥＬｉは非活性化され、ブロック選択制御回路２０＿２〜２０＿ｉの選択トランジスタＢＴ１〜ＢＴ１８はターンオフされる。結果的に、選択されたメモリブロックＢＬＫ１の第１ストリング選択ラインＳＳＬ１、ワードラインＷＬ１〜ＷＬ１６そして第２ストリング選択ラインＳＳＬ２は対応する駆動ラインＳＳ１、ＣＧ１〜ＣＧ１６そしてＳＳ２に電気的に接続され、非選択のメモリブロックＢＬＫ２〜ＢＬＫｉ各々のラインＳＳＬ１、ＷＬ１〜ＷＬ１６そしてＳＳＬ２はフローティングされる。
【０００５】
図２は従来のＮＡＮＤ型フラッシュメモリ装置のプログラム動作を説明するためのタイミング図である。従来のＮＡＮＤ型フラッシュメモリ装置のプログラム動作が図２により以下のように説明される。
【０００６】
図２に図示されたように、プログラムサイクルはビットラインセットアップ区間、プログラム区間、リカバリ区間（又は放電区間）、そして検証区間で構成される。ビットラインセットアップ区間の前に、まず、プログラムデータ即ち、プログラムされるセルに対しては“０”を、そしてプログラムが禁止されるセルに対しては“１”をページバッファ回路１０の全てのラッチにロードする。そして、メモリブロックＢＬＫ１が選択されると、ブロック選択信号ＢＳＥＬ１がブロック選択信号発生器２２によって活性化され、その結果選択されたメモリブロックＢＬＫ１の第１ストリング選択ラインＳＳＬ１、ワードラインＷＬ１〜ＷＬ１６そして第２ストリング選択ラインＳＳＬ２が対応する選択トランジスタＢＴ１〜ＢＴ１８を通じて対応する駆動ラインＳＳ１、ＣＧ１〜ＣＧ１６そしてＳＳ２に各々電気的に接続される。
【０００７】
次に、ビットラインＢＬ１〜ＢＬｊがビットラインセットアップ区間でロードされたプログラムデータによって電源電圧ＶＣＣ又は接地電圧ＶＳＳに充電される。例えば、プログラムされるＥＥＰＲＯＭセルトランジスタに接続されたビットラインは接地電圧ＶＳＳに充電され、プログラムが禁止されたＥＥＰＲＯＭセルトランジスタに接続されたビットラインは電源電圧ＶＣＣに充電される。そして、選択されたメモリブロックＢＬＫ１の第１ストリング選択ラインＳＳＬ１は電源電圧ＶＣＣに充電されるように対応する駆動ラインＳＳ１に接続され、第２ストリング選択ラインＳＳＬ２は接地電圧ＶＳＳに充電されるように対応する駆動ラインＳＳ２に接続される。この時選択されたメモリブロックＢＬＫ１のワードラインＷＬ１〜ＷＬ１６は各々接地電圧ＶＳＳレベルに維持され、非選択のメモリブロックＢＬＫ２〜ＢＬＫｉのワードラインＷＬ１〜ＷＬ１６は図２に図示されたようにフローティングされる。
【０００８】
プログラム区間で、選択されたメモリブロックＢＬＫ１の選択ワードラインＷＬ１は駆動ラインＣＧ１及び選択トランジスタＢＴ２を通じてプログラム電圧Ｖｐｇｍ（例えば、１５．５Ｖ〜２０Ｖ）に設定され、非選択ワードラインＷＬ２〜ＷＬ１６の各々は対応する駆動ライン及び選択トランジスタを通じてパス電圧Ｖｐａｓｓ（例えば、１０Ｖ）に設定される。接地電圧ＶＳＳに充電された各々のビットラインに接続されたＥＥＰＲＯＭセルトランジスタはドレイン側でＥＥＰＲＯＭセルトランジスタのフローティングゲートにホットエレクトロンのＦ−Ｎトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ）が起こるのに十分なバイアス条件が満足されているからプログラムされる。
【０００９】
一方、電源電圧ＶＣＣに各々充電されたビットラインに接続されたＥＥＰＲＯＭセルトランジスタはプログラムが禁止される。具体的には、プログラムが禁止されるＥＥＰＲＯＭセルトランジスタと関連したビットライン及び第１ストリング選択トランジスタＳＴ１のゲートが電源電圧ＶＣＣに設定されているから、第１ストリング選択トランジスタＳＴ１のソースは約ＶＣＣ−Ｖｔｈの電位［ＶｔｈはトランジスタＳＴ１のスレッショルド電圧］に駆動される。でも、一旦第１ストリング選択トランジスタＳＴ１のソースが約ＶＣＣ−Ｖｔｈの電位に到達すると、第１ストリング選択トランジスタＳＴ１はターンオフ（又はシャットオフされる。トランジスタＳＴ１がシャットオフされると、ＥＥＰＲＯＭセルトランジスタＭ１〜Ｍ１６のソース、ドレイン及びチャンネル領域は電源電圧ＶＣＣに充電されたビットラインと電気的に分離されフローティング状態となる。その上、ＥＥＰＲＯＭセルトランジスタＭ１〜Ｍ１６のソース、ドレイン及びチャンネル領域が各ワードラインＷＬ１〜ＷＬ１６に容量的に接続されるから、各々のパス及びプログラム電圧Ｖｐａｓｓ及びＶｐｇｍが制御ゲートに印加され、ソース、ドレイン及びチャンネル領域の電位は増加又はブースティングされる。このブースティング効果によって、Ｖｐａｓｓ及びＶｐｇｍの十分なゲート電位がＥＥＰＲＯＭセルトランジスタＭ１〜Ｍ１６の制御ゲート及びチャンネル領域間に形成されなくて、その結果Ｆ−Ｎトンネリングによって“ホットエレクトロン”がＥＥＰＲＯＭセルトランジスタＭ１〜Ｍ１６のフローティングゲートに注入されることによって生じる不必要なプログラムの可能性はない。
【００１０】
このプログラム禁止動作に関連した詳細な説明はＵ．Ｓ．Ｐａｔｅｎｔ Ｎｏ．５，６７７，８７３に“ＭＥＴＨＯＤ ＯＦ ＰＲＯＧＲＡＭＭＩＮＧ ＦＬＡＳＨ ＥＥＰＲＯＭ ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴ ＭＥＭＯＲＹＤＥＶＩＣＥＳ ＴＯ ＰＲＥＶＥＮＴ ＩＮＡＤＶＥＲＴＥＮＴ ＰＲＯＧＲＡＭＭＩＮＧ ＯＦ ＮＯＮＤＥＳＩＧＮＡＴＥＤ ＮＡＮＤ ＭＥＭＯＲＹＣＥＬＬＳ ＴＨＥＲＥＩＮ”という題目で開示されており、リファレンスに含まれる。
【００１１】
ＥＥＰＲＯＭセルトランジスタが要求される目標スレッショルド電圧を有するかの可否を判別するための段階が実行される前に、選択されたメモリブロックＢＬＫ１のワードラインＷＬ１〜ＷＬ１６及びビットラインＢＬ１〜ＢＬｊ上の電圧はリカバリ（放電）区間の間に接地電圧ＶＳＳレベルまで放電される。そのような放電動作は検証区間の間に不必要なプログラムを防止するために実行される。ＥＥＰＲＯＭセルトランジスタのスレッショルド電圧が要求される目標スレッショルド電圧に到達する時、それに対応するページバッファラッチは検証区間で電源電圧ＶＣＣに設定される。一方、ＥＥＰＲＯＭセルトランジスタのスレッショルド電圧が要求されるスレッショルド電圧より低い時、それに対応するページバッファラッチは接地電圧ＶＳＳに続けて設定される。以上で説明されたプログラムサイクル（セットアップ／プログラム／リカバリ／検証）はページバッファのラッチが全て検証区間で電源電圧ＶＣＣに設定される時まで反復される。反復されるプログラムサイクルの間にプログラム電圧Ｖｐｇｍは１５．５Ｖから２０Ｖまで順次に増加され、これは“インクリメンタルステップパルスプログラムスキム”（ｉｎｃｒｅａｍｅｎｔａｌ ｓｔｅｐ ｐｕｌｓｅ ｐｒｏｇｒａｍｍｉｎｇ（ＩＳＰＰ）ｓｃｈｅｍｅ）と呼ばれる。
【００１２】
【発明が解決しようとする課題】
プログラムサイクルが反復されることによって、プログラムされるＥＥＰＲＯＭセルトランジスタのスレッショルド電圧は図３に図示されたように０．７Ｖ〜１．３Ｖ以内に分布される。従来のＮＡＮＤ型フラッシュメモリ装置によると、プログラム処理されたＥＥＰＲＯＭセルトランジスタのスレッッショルド電圧が目標スレッショルド電圧より低い領域に又は高い領域に移動する。前者は“アンダプログラム”（ｕｎｄｅｒ ｐｒｏｇｒａｍ）と呼ばれ、後者は“プログラムディスターブ”（ｐｒｏｇｒａｍ ｄｉｓｔｕｒｂ）と呼ばれる。アンダプログラム及びプログラムディスターブの主な原因は基板電圧ＶBがバウンスされるからであり、これは参照図面により以下のように詳細に説明される。
【００１３】
プログラムされるＥＥＰＲＯＭセルトランジスタに接続されたビットラインが電源電圧ＶＣＣに充電される時、即ち、ビットラインセットアップ区間初期に、接地電圧ＶＳＳの基板電圧ＶBは図４に図示されたように電圧ＶUP1ほど瞬間的に増加する。図４はプログラムサイクルで基板電圧ＶBの変化を示す図面である。これはビットラインＢＬが図５に図示されたＰ型基板（ポケットＰウェル）に容量的に接続されるからであり、図５はビットラインに沿って切断した断面図である。電圧ＶUP1はビットラインＢＬとＰ型基板の間の総キャパシタンスＣA対基板キャパシタンスＣB（即ち、ポケットＰウェルとＮウェル（図示せず）の接合キャパシタンスを意味する）のカップリング比によって決定される。電圧ＶUP1は次のように表現される。
【数１】
【００１４】
数式で、ビットラインとＰ型基板の間の総キャパシタンスＣAはＣA1＋ＣA2＋ＣA3である。キャパシタンスＣA1はビットラインＢＬが接続されたｎ+領域とＰ型基板の間の接合キャパシタンスを示し、キャパシタンスＣA2はビットラインＢＬとワードラインＷＬ（又はＥＥＰＲＯＭセルトランジスタの制御ゲート）の間のキャパシタンスＣA21とワードラインＷＬとＰ型基板の間のキャパシタンスＣA22を合わせたキャパシタンスを示し、キャパシタンスＣA3はビットラインＢＬとＰ型基板の間のダイレクトキャパシタンスを示す。ここで、キャパシタンスＣA1は全てメモリブロックＢＬＫ１〜ＢＬＫｉに存在する。一方、キャパシタンスＣA2は選択されたメモリブロックには存在しなく、それはストリング選択ラインＳＳＬ１及びＳＳＬ２及びワードラインＷＬ１〜ＷＬ１６が各々一定した電圧レベル（例えば、ＶＣＣ、Ｖｐａｓｓ及びＶＳＳ）に維持されるからである。即ち、一定した電圧レベルに各々維持されるラインＳＳＬ１、ＷＬ１〜ＷＬ１６、そしてＳＳＬ２による遮蔽効果が生じるからである。でも、キャパシタンスＣA2は非選択のメモリブロックには存在し、これはストリング選択ラインＳＳＬ１及びＳＳＬ２及びワードラインＷＬ１〜ＷＬ１６がプログラムサイクルの間にフローティング状態に各々維持されるからである。
【００１５】
この分野で熟練した者によく知られたように、隣接したストリング間の電気的な絶縁のためのフィールド酸化膜は、隣接したストリングのｎ+領域（ＥＥＰＲＯＭセルトランジスタのソース／ドレイン領域）とフィールド酸化膜上部に配列される導電ライン（即ち、ワードライン）と共に寄生フィールドトランジスタを構成する。具体的には、ワードライン方向に沿って切断された断面の一部を示す図６を参照すると、ワードラインＷＬは寄生フィールドトランジスタのゲート電極に作用し、ワードラインＷＬ下部のフィールド酸化膜（ＳｉＯ2 ）はゲート酸化膜に作用し、ｎ+領域（隣接したストリングのＥＥＰＲＯＭセルトランジスタのソース／ドレイン領域）は寄生フィールドトランジスタのソース及びドレインに作用する。そのような寄生フィールドトランジスタのチャンネル領域は図６に図示されたようにソース（ｎ+領域）及びドレイン（ｎ+領域）の間に存在する。寄生フィールドトランジスタのスレッショルド電圧を超過する電圧がワードラインＷＬに印加されると、寄生チャンネル領域の反転が生じ、その結果隣接したｎ+領域の間に漏洩電流経路が形成される。結局、隣接したｎ+領域間の絶縁損失を避けるためには、そのような寄生フィールドトランジスタのスレッショルド電圧ＶTFをどのような可能な動作電圧よりもより大きくすべきである。
【００１６】
この分野で熟練した者によく知られたように、基板電圧ＶBの変化によって、金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のスレッショルド電圧Ｖthはボディ効果（又は基板バイアス効果）による基板電圧ＶB変化に比例して変化し、これは次のようである。
【数２】
【００１７】
電圧ＶUPほど増加した基板電圧ＶBがプログラム区間初期に電圧ＶUP2に維持されるからＶSB＝−ＶUP2、寄生フィールドトランジスタのスレッショルド電圧ＶTFは基板電圧ＶBの変化に比例して減少する。
【００１８】
寄生フィールドトランジスタのスレッショルド電圧ＶTFがワードラインＷＬ上のプログラム電圧Ｖｐｇｍ（例えば、１５．５Ｖ〜２０Ｖ）より低い場合、寄生フィールドトランジスタのチャンネル領域が反転され、その結果プログラムが禁止されたＥＥＰＲＯＭセルトランジスタのチャンネル領域に集まった（ブースティングされた）電荷が寄生フィールドトランジスタのチャンネルを通じて抜け出す。だから、ＥＥＰＲＯＭセルトランジスタがプログラムされることを防止するためのチャンネルブースティング効果が低下し、その結果プログラムが禁止されたＥＥＰＲＯＭセルトランジスタがソフトプログラムされる。従って、プログラムが禁止されたＥＥＰＲＯＭセルトランジスタのスレッショルド電圧が図３に図示されたように目標スレッショルド電圧分布より高い領域に移動する。即ち、プログラムディスターブが惹起される。
【００１９】
各ビットラインＢＬ１〜ＢＬｊ上の電圧がリカバリ区間初期に放電される時、図４で分かるように、基板電圧ＶBは前で説明された容量性カップリングによって電圧Ｖdown1ほど低くなる。図４に図示されたように、リカバリ区間で増加した基板電圧ＶBが検証区間初期に接地電圧ＶＳＳより低い電圧Ｖdown2に維持されるから、プログラムされるＥＥＰＲＯＭセルトランジスタスレッショルド電圧はボディ効果によってまるで増加したかのように見える。このような場合、例えば、十分にプログラムされなくても、プログラムされるＥＥＰＲＯＭセルトランジスタは検証区間でオフセルに判別される。従って、プログラムされるＥＥＰＲＯＭセルトランジスタスレッショルド電圧は図３に図示されたように目標スレッショルド電圧分布より低い領域に移動する。即ち、アンダプログラムが惹起される。
【００２０】
本発明は上記の点に鑑みなされたもので、その目的は基板電圧バウンシングを最小化してアンダプログラム及びプログラムディスターブを防止することができる不揮発性半導体メモリ装置及びそれのプログラム方法を提供することにある。
【００２１】
【課題を解決するための手段】
本発明の第1の不揮発性半導体メモリ装置は、各々が行及び列のマトリックス形態に配列された複数個のメモリセルを含む複数個のメモリブロックと、このメモリブロックに各々対応し、各々がプログラムサイクルの間に対応するメモリブロックの前記行を対応する駆動ラインに接続する複数個のブロック選択制御回路と、前記プログラムサイクルのビットラインセットアップ区間とリカバリ区間の間に前記メモリブロック各々の行が前記対応する駆動ラインと接続されるように前記ブロック選択制御回路を制御するコントローラとを含み、前記メモリブロック各々の行は前記プログラムサイクルのビットラインセットアップ区間およびリカバリ区間の間に所定の電圧に各々設定されることを特徴とする。
【００２２】
本発明の第2の不揮発性半導体メモリ装置は、各々が行及び列のマトリックス形態に配列された複数個のメモリセルを含む複数個のメモリブロックと、このメモリブロックに各々対応する複数個のブロック選択制御回路とを有し、前記ブロック選択制御回路の各々は、プログラムサイクルの間に対応するメモリブロックを選択するためのブロック選択信号を発生するブロック選択信号発生器と、前記ブロック選択信号に応答して前記対応するメモリブロックの行を対応する駆動ラインと接続するスイッチ部を駆動し、前記プログラムサイクルのビットラインセットアップ及びリカバリ区間の間に前記メモリブロック各々の行が前記対応する駆動ラインと接続されるように前記ブロック選択信号発生器を同時に活性化させるコントローラとを含み、前記メモリブロックの各々の行は前記プログラムサイクルのビットラインセットアップ及びリカバリ区間の間に所定の電圧に各々設定されることを特徴とする。
【００２３】
本発明の不揮発性半導体メモリ装置のプログラム方法は、複数本のビットライン、複数本のワードライン及び、前記ワードラインと前記ビットラインのマトリックス形態に配列された複数個のメモリセルを含む複数個のメモリブロックと、このメモリブロックに各々対応し対応するメモリブロックのワードラインを対応する駆動ラインと接続する複数個のブロック選択制御回路とを有する不揮発性半導体メモリ装置のプログラム方法において、前記ビットラインにプログラムされるデータを各々ローディングする段階と、前記データを選択されたメモリブロックにプログラムする段階と、前記ビットライン上の電圧を放電する段階とを含み、前記メモリブロックの各々のワードラインは前記ローディング及び放電段階で所定電圧に各々設定されるように前記対応する駆動ラインと電気的に接続されることを特徴とする。
【００２４】
上記のような本発明によると、全てのメモリブロックの行（ワードライン）はプログラムサイクルのビットラインセットアップ及びリカバリ区間で所定の電圧（例えば、電源電圧、接地電圧又は電源と接地電圧の間の中間電圧）に設定され、その結果、ビットライン電圧が遷移される時生じる基板電圧のバウンシングが最小化される。
【００２５】
【発明の実施の形態】
本発明の好ましい実施の形態が図面を参照して以下詳細に説明される。図７は本発明による不揮発性半導体メモリ装置の実施の形態としてＮＡＮＤ型フラッシュメモリ装置を示す図である。図７で、図１の構成要素と同一の構成要素は同一の参照番号を付すことにより説明は省略される。
【００２６】
図７のＮＡＮＤ型フラッシュメモリ装置はブロック選択制御回路２０＿１〜２０＿ｉのブロック選択信号発生器２２を制御するための回路１００が追加される点で図１のＮＡＮＤ型フラッシュメモリ装置と異なる。発生器２２を制御するための回路１００（以後、コントローラと呼ばれる）はビットラインセットアップ及びリカバリ区間の間に全てのブロック選択信号発生器２２を同時に活性化させるための制御信号ＣＴＬを発生する。これはブロック選択信号ＢＳＥＬ１〜ＢＳＥＬ＿ｉが同時に活性化されるようにし、その結果として、各メモリブロックＢＬＫ１〜ＢＬＫｉの第１ストリング選択ラインＳＳＬ１、ワードラインＷＬ１〜ＷＬ１６そして第２ストリング選択ラインＳＳＬ２が対応する選択トランジスタＢＴ１〜ＢＴ１８を通じて対応する駆動ラインＳＳ１、ＣＧ１〜ＣＧ１６そしてＳＳ２に各々電気的に接続される。ビットラインセットアップ及びリカバリ区間の間、駆動ラインＳＳ１は電源電圧ＶＣＣに設定され、駆動ラインＣＧ１〜ＣＧ１６及びＳＳ２は接地電圧ＶＳＳに選定される。したがって、非選択のメモリブロックの全てのワードラインＷＬ１〜ＷＬ１６はビットラインセットアップ及びリカバリ区間の間にフローティング状態の代わりに接地電圧ＶＳＳに設定される。コントローラ１００は、ブロック選択制御回路２０＿１〜２０＿ｉの各々の内部に設けることもできる。
【００２７】
図８は本発明によるプログラム動作を説明するためのタイミング図である。本発明のプログラム動作が図面を参照して以下詳細に説明される。
【００２８】
既に説明されたように、プログラムサイクルはビットラインセットアップ区間、プログラム区間、リカバリ（放電）区間、検証区間に分離される。ビットラインセットアップ区間前に、プログラムセルに対しては“０”のプログラムデータをそしてプログラムが禁止されたセルに対しては“１” のプログラムデータをページバッファ回路１０の全てのラッチに各々ロードする。
【００２９】
図８に図示されたように、コントローラ１００からの制御信号ＣＴＬはビットラインセットアップ区間でロジックローレベルからロジックハイレベルに遷移する。これによって、メモリブロックＢＬＫ１〜ＢＬＫｉに各々対応するブロック選択信号ＢＳＥＬ１〜ＢＳＥＬｉがハイに活性化され、その結果各ブロック選択制御回路２０＿１〜２０＿ｉの選択トランジスタＢＴ１〜ＢＴ１８が同時にターンオンされる。結果的に、各メモリブロックＢＬＫ１〜ＢＬＫｉの第１ストリング選択ラインＳＳＬ１は電源電圧ＶＣＣに充電されるように対応する駆動ラインＳＳ１に接続され、第２ストリング選択ラインＳＳＬ２は接地電圧ＶＳＳに充電されるように対応する駆動ラインＳＳ２に接続され、ワードラインＷＬ１〜ＷＬ１６は接地電圧ＶＳＳに各々充電されるように対応する駆動ラインＣＧ１〜ＣＧ１６に接続される。一方、前で説明された条件下で、ビットラインセットアップ区間で、ビットラインＢＬ１〜ＢＬｊはページバッファ回路１０にロードされたプログラムデータによって電源電圧ＶＣＣ又は接地電圧ＶＳＳに各々充電される。
【００３０】
プログラム区間に進入する前に、図８に図示されたように、制御信号ＣＴＬはロジックハイレベルＶＣＣからロジックローレベルＶＳＳに遷移する。以後、選択されたメモリブロックの選択ワードラインは駆動回路３０からのプログラム電圧Ｖｐｇｍに設定され非選択ワードラインは駆動回路３０からのパス電圧Ｖｐｓｓに各々設定される。一方、非選択のメモリブロックの全てのワードラインＷＬ１〜ＷＬ１６はフローティング状態に設定され、これは非選択のメモリブロックに対応する選択トランジスタＢＴ１〜ＢＴ１８が制御信号ＣＴＬのハイ−ロウ遷移によってターンオフされるからである。プログラム区間で、選択ワードラインに接続されたＥＥＰＲＯＭセルトランジスタは従来のＮＡＮＤ型フラッシュメモリ装置と同一の方法でプログラムされ、またはプログラムが禁止される。
【００３１】
次に、プログラムされたＥＥＰＲＯＭセルトランジスタが要求される目標スレッショルド電圧を有するかの可否を判別するための段階が実行される前、選択されたメモリブロックワードラインＷＬ１〜ＷＬ１６及びビットラインＢＬ１〜ＢＬｊ上の電圧がリカバリ区間の間に接地電圧ＶＳＳレベルまで放電される。
【００３２】
ビットラインセットアップ区間と同じように、制御信号ＣＴＬはリカバリ区間の進入時ロジックローレベルからロジックハイレベルに遷移し、その結果メモリブロックＢＬＫ１〜ＢＬＫｉに各々対応するブロック選択信号ＢＳＥＬ１〜ＢＳＥＬｉがハイに活性化される。これによって、ブロック選択制御回路２０＿１〜２０＿ｉの選択トランジスタＢＴ１〜ＢＴ１８が同時にターンオンされる。結果的に、各メモリブロックＢＬＫ１〜ＢＬＫｉの第１ストリング選択ラインＳＳＬ１は電源電圧ＶＣＣに充電されるように対応する駆動ラインＳＳ１に接続され、第２ストリング選択ラインＳＳＬ２は接地電圧ＶＳＳに充電されるように対応する駆動ラインＳＳ２に接続され、ワードラインＷＬ１〜ＷＬ１６は接地電圧ＶＳＳに各々充電されるように対応する駆動ラインＣＧ１〜ＣＧ１６に接続される。
【００３３】
続いて、検証区間に進入する前、図８に図示されたように、制御信号ＣＴＬはロジックハイレベルからロジックローレベルに遷移する。以後、選択されたメモリブロックの選択ワードラインは駆動回路３０からの検証電圧Ｖｖｅｒｉｆｙ（例えば、０．７Ｖ）に設定され非選択ワードラインは駆動回路３０からの読出し電圧Ｖｒｅａｄ（例えば、４．５Ｖ）に各々設定される。一方、非選択のメモリブロックの全てのワードラインＷＬ１〜ＷＬ１６はフローティング状態に設定され、これは非選択のメモリブロックに対応する選択トランジスタＢＴ１〜ＢＴ１８が制御信号ＣＴＬのハイ−ロウ遷移によってターンオフされるからである。検証区間で、ＥＥＰＲＯＭセルトランジスタが要求される目標スレッショルド電圧に到達したかの可否が従来のＮＡＮＤ型フラッシュメモリ装置と同一の方法で判別される。以上で説明されたプログラムサイクルは全てページバッファラッチが検証区間で電源電圧ＶＣＣに設定される時まで反復される。
【００３４】
この実施の形態において、プログラム電圧Ｖｐｇｍは反復されるプログラムサイクルの間に１５．５Ｖから２０Ｖまで順次に増加される（インクリメンタルステップパルスプログラミングスキム）。そして、ビットラインセットアップ及びリカバリ区間の間、メモリブロックＢＬＫ１〜ＢＬＫｉのワードラインＷＬ１〜ＷＬ１６が接地電圧ＶＳＳの代わりに電源電圧ＶＣＣ又は中間電圧に充電されることができることはこの分野で熟練した者には自明である。
【００３５】
以上のように本発明のＮＡＮＤ型フラッシュメモリ装置によると、ビットラインセットアップ及びリカバリ区間の間に非選択のメモリブロックワードラインＷＬ１〜ＷＬ１６を接地電圧ＶＳＳに、第１ストリング選択ラインＳＳＬ１を電源電圧ＶＣＣに、そして第２ストリング選択ラインＳＳＬ２を接地電圧ＶＳＳに設定することで、キャパシタンスＣA2は非選択のメモリブロックのストリング選択ラインＳＳＬ１及びＳＳＬ２そしてワードラインＷＬ１〜ＷＬ１６の遮蔽効果（ｓｈｉｅｌｄｉｎｇ ｅｆｆｅｃｔ）によって完全に除去される（即ち、キャパシタンスＣA21は非選択のメモリブロックに接続されるワードラインＷＬ１〜ＷＬ１６に接地電圧が接続されるため殆ど無視できる程度に小さくなる）。また、キャパシタンスＣA3はやはりストリング選択ラインＳＳＬ１及びＳＳＬ２そしてワードラインＷＬ１〜ＷＬ１６の遮蔽効果によって殆ど無視できる程度に減少する。その上、基板キャパシタンスＣBはキャパシタンスＣA22が加わるから増加する。
【００３６】
結果的に、前で説明された数式で分かるように、総キャパシタンスＣAが減少し基板キャパシタンスＣBが増加するから、ビットラインと基板との間のカップリングによって増加する電圧ＶUP1は図４に図示されたように電圧Ｖup3まで低くなる。ゆえに、図６に図示された寄生フィールドトランジスタのスレッショルド電圧ＶTFがワードライン電圧（例えば、プログラム又はパス電圧）より低くなるように減少することを充分抑制することができ、その結果、プログラムディスターブを防止することができる。同様に、ビットラインと基板との間のカップリングによって低くなる電圧Ｖdown1は図４に図示されたように電圧Ｖdown3まで減少する。ゆえに、十分にプログラムされないＥＥＰＲＯＭセルトランジスタスレッショルド電圧が目標スレッショルド電圧に到達したように見えることを防止することができ、その結果アンダプログラムを防止することできる。
【００３７】
【発明の効果】
以上のように本発明によれば、ビットラインセットアップ及びリカバリ区間の間、全てのメモリブロックのワードラインを任意の電圧（例えば、接地電圧、電源電圧、又は中間電圧）に設定することで、基板電圧が瞬間的に高まることを充分抑制することができる。したがって、基板電圧のバウンシングによって生じるアンダプログラム及びプログラムディスターブを防止することができる。
【図面の簡単な説明】
【図１】従来のＮＡＮＤ型フラッシュメモリ装置を示す図。
【図２】従来のＮＡＮＤ型フラッシュメモリ装置のプログラム動作を説明するためのタイミング図。
【図３】オンセル及びオフセルのスレッショルド電圧分布を示す図。
【図４】プログラムサイクルでの基板電圧の変化を示す図。
【図５】ビットライン方向に沿って切断されたＮＡＮＯ型フラッシュメモリ装置の断面図。
【図６】ワードライン方向に沿って切断されたＮＡＮＯ型フラッシュメモリ装置の断面図。
【図７】本発明の実施の形態としてＮＡＮＤ型フラッシュメモリ装置を示す図。
【図８】本発明の実施の形態のプログラム動作を説明するためのタイミング図。
【符号の説明】
ＢＬＫ１〜ＢＬＫｉ メモリブロック
ＢＬ１〜ＢＬｊ ビットライン
ＷＬ１〜ＷＬ１６ ワードライン
Ｍ１〜Ｍ１６ フラッシュＥＥＰＲＯＭセルトランジスタ
２０＿１〜２０＿ｉ ブロック選択制御回路
２２ ブロック選択信号発生器
ＢＳＥＬ１ ブロック選択信号
ＣＧ１〜ＣＧ１６ 駆動ライン
１００ コントローラ
ＣＴＬ 制御信号
【発明の属する技術分野】
本発明は不揮発性半導体メモリ装置及びそれのプログラム方法に関するもので、具体的には基板電圧バウンシングを最小化してプログラムディスターブ（ｐｒｏｇｒａｍ ｄｉｓｔｕｒｂ）及びアンダプログラム（ｕｎｄｅｒ ｐｒｏｇｒａｍ）を防止することができるＮＡＮＤ型フラッシュメモリ装置及びそれのプログラム方法に関するものである。
【０００２】
【従来の技術】
図１は従来のＮＡＮＤ型フラッシュメモリ装置の回路図を示す。従来のフラッシュメモリ装置は複数のメモリブロックＢＬＫ１〜ＢＬＫｉに分離されたアレイを含む。フラッシュメモリ装置においては、複数のビットラインＢＬ１〜ＢＬｊがメモリブロックＢＬＫ１〜ＢＬＫｉを通じて並列に配列されている。各メモリブロックＢＬＫ１〜ＢＬＫｉには、ビットラインＢＬ１〜ＢＬｊに各々対応する複数のストリングが設けられる。各メモリブロックＢＬＫ１〜ＢＬＫｉに設けられた各ストリングは第１ストリング選択トランジスタＳＴ１、第２ストリング選択トランジスタＳＴ２、そして第１ストリング選択トランジスタＳＴ１のソースと第２ストリング選択トランジスタＳＴ２のドレインの間に直列接続された複数の、例えば、１６個のフラッシュＥＥＰＲＯＭセルトランジスタＭ１〜Ｍ１６で構成される。各ストリングの第１ストリング選択トランジスタＳＴ１のドレインは対応するビットラインに接続され、第２ストリング選択トランジスタＳＴ２のソースは共通ソースラインＣＳＬ（又は共通信号ライン）に接続される。各ストリング内の第１ストリング選択トランジスタＳＴ１のゲートは第１ストリング選択ラインＳＳＬ１に共通に接続され、第２ストリング選択トランジスタＳＴ２のゲートは第２ストリング選択ラインＳＳＬ２に共通に接続される。各ストリングのフラッシュＥＥＰＲＯＭセルトランジスタの制御ゲートはワードラインＷＬ１〜ＷＬ１６のうち対応するワードラインに共通に接続される。各ビットラインＢＬ１〜ＢＬｊはページバッファ回路１０に電気的に接続される。周知のように、ページバッファ回路は各ビットラインＢＬ１〜ＢＬｊに対応する複数のページバッファ（図示せず）からなる。各ページバッファはラッチ（図示せず）を有する。
【０００３】
続いて図１を参照すると、従来のＮＡＮＤ型フラッシュメモリ装置は複数のブロック選択制御回路２０＿１〜２０＿ｉを含み、このブロック選択制御回路２０＿１〜２０＿ｉはメモリブロックＢＬＫ１〜ＢＬＫｉの各々に対応するように配列されている。ブロック選択制御回路２０＿１〜２０＿ｉの各々はブロック選択アドレスに応答してブロック選択信号ＢＳＥＬを発生するブロック選択信号発生器２２と図１に図示されたように接続された複数の選択トランジスタＢＴ１〜ＢＴ１８（スイッチ部に対応する）で構成され、トランジスタＢＴ１〜ＢＴ１８はブロック選択信号ＢＳＥＬに応答して同時にターンオン／オフされる。ブロック選択信号発生器２２はこの分野で熟練した者によく知られたようなブロック選択デコーダとして機能する。ワードラインデコーダとして機能する駆動回路３０に接続された複数の駆動ラインＳＳ１、ＣＧ１〜ＣＧ１６そしてＳＳ２はブロック選択制御回路２０＿１〜２０＿ｉを通じて並列に配列されている。即ち、駆動ラインＳＳ１、ＣＧ１〜ＣＧ１６そしてＳＳ２はブロック選択制御回路２０＿１〜２０＿ｉによって共有される。
【０００４】
プログラムされるＥＥＰＲＯＭセルトランジスタを有するメモリブロックＢＬＫ１を選択するためには、選択されたメモリブロックＢＬＫ１に対応するブロック選択信号ＢＳＥＬ１がハイに活性化される。これによって、ブロック選択制御回路２０＿１（選択されたメモリブロックに対応する）の選択トランジスタＢＴ１〜ＢＴ１８が同時にターンオンされる。一方、非選択のメモリブロックＢＬＫ２〜ＢＬＫｉに対応するブロック選択信号ＢＳＥＬ２〜ＢＳＥＬｉは非活性化され、ブロック選択制御回路２０＿２〜２０＿ｉの選択トランジスタＢＴ１〜ＢＴ１８はターンオフされる。結果的に、選択されたメモリブロックＢＬＫ１の第１ストリング選択ラインＳＳＬ１、ワードラインＷＬ１〜ＷＬ１６そして第２ストリング選択ラインＳＳＬ２は対応する駆動ラインＳＳ１、ＣＧ１〜ＣＧ１６そしてＳＳ２に電気的に接続され、非選択のメモリブロックＢＬＫ２〜ＢＬＫｉ各々のラインＳＳＬ１、ＷＬ１〜ＷＬ１６そしてＳＳＬ２はフローティングされる。
【０００５】
図２は従来のＮＡＮＤ型フラッシュメモリ装置のプログラム動作を説明するためのタイミング図である。従来のＮＡＮＤ型フラッシュメモリ装置のプログラム動作が図２により以下のように説明される。
【０００６】
図２に図示されたように、プログラムサイクルはビットラインセットアップ区間、プログラム区間、リカバリ区間（又は放電区間）、そして検証区間で構成される。ビットラインセットアップ区間の前に、まず、プログラムデータ即ち、プログラムされるセルに対しては“０”を、そしてプログラムが禁止されるセルに対しては“１”をページバッファ回路１０の全てのラッチにロードする。そして、メモリブロックＢＬＫ１が選択されると、ブロック選択信号ＢＳＥＬ１がブロック選択信号発生器２２によって活性化され、その結果選択されたメモリブロックＢＬＫ１の第１ストリング選択ラインＳＳＬ１、ワードラインＷＬ１〜ＷＬ１６そして第２ストリング選択ラインＳＳＬ２が対応する選択トランジスタＢＴ１〜ＢＴ１８を通じて対応する駆動ラインＳＳ１、ＣＧ１〜ＣＧ１６そしてＳＳ２に各々電気的に接続される。
【０００７】
次に、ビットラインＢＬ１〜ＢＬｊがビットラインセットアップ区間でロードされたプログラムデータによって電源電圧ＶＣＣ又は接地電圧ＶＳＳに充電される。例えば、プログラムされるＥＥＰＲＯＭセルトランジスタに接続されたビットラインは接地電圧ＶＳＳに充電され、プログラムが禁止されたＥＥＰＲＯＭセルトランジスタに接続されたビットラインは電源電圧ＶＣＣに充電される。そして、選択されたメモリブロックＢＬＫ１の第１ストリング選択ラインＳＳＬ１は電源電圧ＶＣＣに充電されるように対応する駆動ラインＳＳ１に接続され、第２ストリング選択ラインＳＳＬ２は接地電圧ＶＳＳに充電されるように対応する駆動ラインＳＳ２に接続される。この時選択されたメモリブロックＢＬＫ１のワードラインＷＬ１〜ＷＬ１６は各々接地電圧ＶＳＳレベルに維持され、非選択のメモリブロックＢＬＫ２〜ＢＬＫｉのワードラインＷＬ１〜ＷＬ１６は図２に図示されたようにフローティングされる。
【０００８】
プログラム区間で、選択されたメモリブロックＢＬＫ１の選択ワードラインＷＬ１は駆動ラインＣＧ１及び選択トランジスタＢＴ２を通じてプログラム電圧Ｖｐｇｍ（例えば、１５．５Ｖ〜２０Ｖ）に設定され、非選択ワードラインＷＬ２〜ＷＬ１６の各々は対応する駆動ライン及び選択トランジスタを通じてパス電圧Ｖｐａｓｓ（例えば、１０Ｖ）に設定される。接地電圧ＶＳＳに充電された各々のビットラインに接続されたＥＥＰＲＯＭセルトランジスタはドレイン側でＥＥＰＲＯＭセルトランジスタのフローティングゲートにホットエレクトロンのＦ−Ｎトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ）が起こるのに十分なバイアス条件が満足されているからプログラムされる。
【０００９】
一方、電源電圧ＶＣＣに各々充電されたビットラインに接続されたＥＥＰＲＯＭセルトランジスタはプログラムが禁止される。具体的には、プログラムが禁止されるＥＥＰＲＯＭセルトランジスタと関連したビットライン及び第１ストリング選択トランジスタＳＴ１のゲートが電源電圧ＶＣＣに設定されているから、第１ストリング選択トランジスタＳＴ１のソースは約ＶＣＣ−Ｖｔｈの電位［ＶｔｈはトランジスタＳＴ１のスレッショルド電圧］に駆動される。でも、一旦第１ストリング選択トランジスタＳＴ１のソースが約ＶＣＣ−Ｖｔｈの電位に到達すると、第１ストリング選択トランジスタＳＴ１はターンオフ（又はシャットオフされる。トランジスタＳＴ１がシャットオフされると、ＥＥＰＲＯＭセルトランジスタＭ１〜Ｍ１６のソース、ドレイン及びチャンネル領域は電源電圧ＶＣＣに充電されたビットラインと電気的に分離されフローティング状態となる。その上、ＥＥＰＲＯＭセルトランジスタＭ１〜Ｍ１６のソース、ドレイン及びチャンネル領域が各ワードラインＷＬ１〜ＷＬ１６に容量的に接続されるから、各々のパス及びプログラム電圧Ｖｐａｓｓ及びＶｐｇｍが制御ゲートに印加され、ソース、ドレイン及びチャンネル領域の電位は増加又はブースティングされる。このブースティング効果によって、Ｖｐａｓｓ及びＶｐｇｍの十分なゲート電位がＥＥＰＲＯＭセルトランジスタＭ１〜Ｍ１６の制御ゲート及びチャンネル領域間に形成されなくて、その結果Ｆ−Ｎトンネリングによって“ホットエレクトロン”がＥＥＰＲＯＭセルトランジスタＭ１〜Ｍ１６のフローティングゲートに注入されることによって生じる不必要なプログラムの可能性はない。
【００１０】
このプログラム禁止動作に関連した詳細な説明はＵ．Ｓ．Ｐａｔｅｎｔ Ｎｏ．５，６７７，８７３に“ＭＥＴＨＯＤ ＯＦ ＰＲＯＧＲＡＭＭＩＮＧ ＦＬＡＳＨ ＥＥＰＲＯＭ ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴ ＭＥＭＯＲＹＤＥＶＩＣＥＳ ＴＯ ＰＲＥＶＥＮＴ ＩＮＡＤＶＥＲＴＥＮＴ ＰＲＯＧＲＡＭＭＩＮＧ ＯＦ ＮＯＮＤＥＳＩＧＮＡＴＥＤ ＮＡＮＤ ＭＥＭＯＲＹＣＥＬＬＳ ＴＨＥＲＥＩＮ”という題目で開示されており、リファレンスに含まれる。
【００１１】
ＥＥＰＲＯＭセルトランジスタが要求される目標スレッショルド電圧を有するかの可否を判別するための段階が実行される前に、選択されたメモリブロックＢＬＫ１のワードラインＷＬ１〜ＷＬ１６及びビットラインＢＬ１〜ＢＬｊ上の電圧はリカバリ（放電）区間の間に接地電圧ＶＳＳレベルまで放電される。そのような放電動作は検証区間の間に不必要なプログラムを防止するために実行される。ＥＥＰＲＯＭセルトランジスタのスレッショルド電圧が要求される目標スレッショルド電圧に到達する時、それに対応するページバッファラッチは検証区間で電源電圧ＶＣＣに設定される。一方、ＥＥＰＲＯＭセルトランジスタのスレッショルド電圧が要求されるスレッショルド電圧より低い時、それに対応するページバッファラッチは接地電圧ＶＳＳに続けて設定される。以上で説明されたプログラムサイクル（セットアップ／プログラム／リカバリ／検証）はページバッファのラッチが全て検証区間で電源電圧ＶＣＣに設定される時まで反復される。反復されるプログラムサイクルの間にプログラム電圧Ｖｐｇｍは１５．５Ｖから２０Ｖまで順次に増加され、これは“インクリメンタルステップパルスプログラムスキム”（ｉｎｃｒｅａｍｅｎｔａｌ ｓｔｅｐ ｐｕｌｓｅ ｐｒｏｇｒａｍｍｉｎｇ（ＩＳＰＰ）ｓｃｈｅｍｅ）と呼ばれる。
【００１２】
【発明が解決しようとする課題】
プログラムサイクルが反復されることによって、プログラムされるＥＥＰＲＯＭセルトランジスタのスレッショルド電圧は図３に図示されたように０．７Ｖ〜１．３Ｖ以内に分布される。従来のＮＡＮＤ型フラッシュメモリ装置によると、プログラム処理されたＥＥＰＲＯＭセルトランジスタのスレッッショルド電圧が目標スレッショルド電圧より低い領域に又は高い領域に移動する。前者は“アンダプログラム”（ｕｎｄｅｒ ｐｒｏｇｒａｍ）と呼ばれ、後者は“プログラムディスターブ”（ｐｒｏｇｒａｍ ｄｉｓｔｕｒｂ）と呼ばれる。アンダプログラム及びプログラムディスターブの主な原因は基板電圧ＶBがバウンスされるからであり、これは参照図面により以下のように詳細に説明される。
【００１３】
プログラムされるＥＥＰＲＯＭセルトランジスタに接続されたビットラインが電源電圧ＶＣＣに充電される時、即ち、ビットラインセットアップ区間初期に、接地電圧ＶＳＳの基板電圧ＶBは図４に図示されたように電圧ＶUP1ほど瞬間的に増加する。図４はプログラムサイクルで基板電圧ＶBの変化を示す図面である。これはビットラインＢＬが図５に図示されたＰ型基板（ポケットＰウェル）に容量的に接続されるからであり、図５はビットラインに沿って切断した断面図である。電圧ＶUP1はビットラインＢＬとＰ型基板の間の総キャパシタンスＣA対基板キャパシタンスＣB（即ち、ポケットＰウェルとＮウェル（図示せず）の接合キャパシタンスを意味する）のカップリング比によって決定される。電圧ＶUP1は次のように表現される。
【数１】
数式で、ビットラインとＰ型基板の間の総キャパシタンスＣAはＣA1＋ＣA2＋ＣA3である。キャパシタンスＣA1はビットラインＢＬが接続されたｎ+領域とＰ型基板の間の接合キャパシタンスを示し、キャパシタンスＣA2はビットラインＢＬとワードラインＷＬ（又はＥＥＰＲＯＭセルトランジスタの制御ゲート）の間のキャパシタンスＣA21とワードラインＷＬとＰ型基板の間のキャパシタンスＣA22を合わせたキャパシタンスを示し、キャパシタンスＣA3はビットラインＢＬとＰ型基板の間のダイレクトキャパシタンスを示す。ここで、キャパシタンスＣA1は全てメモリブロックＢＬＫ１〜ＢＬＫｉに存在する。一方、キャパシタンスＣA2は選択されたメモリブロックには存在しなく、それはストリング選択ラインＳＳＬ１及びＳＳＬ２及びワードラインＷＬ１〜ＷＬ１６が各々一定した電圧レベル（例えば、ＶＣＣ、Ｖｐａｓｓ及びＶＳＳ）に維持されるからである。即ち、一定した電圧レベルに各々維持されるラインＳＳＬ１、ＷＬ１〜ＷＬ１６、そしてＳＳＬ２による遮蔽効果が生じるからである。でも、キャパシタンスＣA2は非選択のメモリブロックには存在し、これはストリング選択ラインＳＳＬ１及びＳＳＬ２及びワードラインＷＬ１〜ＷＬ１６がプログラムサイクルの間にフローティング状態に各々維持されるからである。
【００１５】
この分野で熟練した者によく知られたように、隣接したストリング間の電気的な絶縁のためのフィールド酸化膜は、隣接したストリングのｎ+領域（ＥＥＰＲＯＭセルトランジスタのソース／ドレイン領域）とフィールド酸化膜上部に配列される導電ライン（即ち、ワードライン）と共に寄生フィールドトランジスタを構成する。具体的には、ワードライン方向に沿って切断された断面の一部を示す図６を参照すると、ワードラインＷＬは寄生フィールドトランジスタのゲート電極に作用し、ワードラインＷＬ下部のフィールド酸化膜（ＳｉＯ2 ）はゲート酸化膜に作用し、ｎ+領域（隣接したストリングのＥＥＰＲＯＭセルトランジスタのソース／ドレイン領域）は寄生フィールドトランジスタのソース及びドレインに作用する。そのような寄生フィールドトランジスタのチャンネル領域は図６に図示されたようにソース（ｎ+領域）及びドレイン（ｎ+領域）の間に存在する。寄生フィールドトランジスタのスレッショルド電圧を超過する電圧がワードラインＷＬに印加されると、寄生チャンネル領域の反転が生じ、その結果隣接したｎ+領域の間に漏洩電流経路が形成される。結局、隣接したｎ+領域間の絶縁損失を避けるためには、そのような寄生フィールドトランジスタのスレッショルド電圧ＶTFをどのような可能な動作電圧よりもより大きくすべきである。
【００１６】
この分野で熟練した者によく知られたように、基板電圧ＶBの変化によって、金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のスレッショルド電圧Ｖthはボディ効果（又は基板バイアス効果）による基板電圧ＶB変化に比例して変化し、これは次のようである。
【数２】
電圧ＶUPほど増加した基板電圧ＶBがプログラム区間初期に電圧ＶUP2に維持されるからＶSB＝−ＶUP2、寄生フィールドトランジスタのスレッショルド電圧ＶTFは基板電圧ＶBの変化に比例して減少する。
【００１８】
寄生フィールドトランジスタのスレッショルド電圧ＶTFがワードラインＷＬ上のプログラム電圧Ｖｐｇｍ（例えば、１５．５Ｖ〜２０Ｖ）より低い場合、寄生フィールドトランジスタのチャンネル領域が反転され、その結果プログラムが禁止されたＥＥＰＲＯＭセルトランジスタのチャンネル領域に集まった（ブースティングされた）電荷が寄生フィールドトランジスタのチャンネルを通じて抜け出す。だから、ＥＥＰＲＯＭセルトランジスタがプログラムされることを防止するためのチャンネルブースティング効果が低下し、その結果プログラムが禁止されたＥＥＰＲＯＭセルトランジスタがソフトプログラムされる。従って、プログラムが禁止されたＥＥＰＲＯＭセルトランジスタのスレッショルド電圧が図３に図示されたように目標スレッショルド電圧分布より高い領域に移動する。即ち、プログラムディスターブが惹起される。
【００１９】
各ビットラインＢＬ１〜ＢＬｊ上の電圧がリカバリ区間初期に放電される時、図４で分かるように、基板電圧ＶBは前で説明された容量性カップリングによって電圧Ｖdown1ほど低くなる。図４に図示されたように、リカバリ区間で増加した基板電圧ＶBが検証区間初期に接地電圧ＶＳＳより低い電圧Ｖdown2に維持されるから、プログラムされるＥＥＰＲＯＭセルトランジスタスレッショルド電圧はボディ効果によってまるで増加したかのように見える。このような場合、例えば、十分にプログラムされなくても、プログラムされるＥＥＰＲＯＭセルトランジスタは検証区間でオフセルに判別される。従って、プログラムされるＥＥＰＲＯＭセルトランジスタスレッショルド電圧は図３に図示されたように目標スレッショルド電圧分布より低い領域に移動する。即ち、アンダプログラムが惹起される。
【００２０】
本発明は上記の点に鑑みなされたもので、その目的は基板電圧バウンシングを最小化してアンダプログラム及びプログラムディスターブを防止することができる不揮発性半導体メモリ装置及びそれのプログラム方法を提供することにある。
【００２１】
【課題を解決するための手段】
本発明の第1の不揮発性半導体メモリ装置は、各々が行及び列のマトリックス形態に配列された複数個のメモリセルを含む複数個のメモリブロックと、このメモリブロックに各々対応し、各々がプログラムサイクルの間に対応するメモリブロックの前記行を対応する駆動ラインに接続する複数個のブロック選択制御回路と、前記プログラムサイクルのビットラインセットアップ区間とリカバリ区間の間に前記メモリブロック各々の行が前記対応する駆動ラインと接続されるように前記ブロック選択制御回路を制御するコントローラとを含み、前記メモリブロック各々の行は前記プログラムサイクルのビットラインセットアップ区間およびリカバリ区間の間に所定の電圧に各々設定されることを特徴とする。
【００２２】
本発明の第2の不揮発性半導体メモリ装置は、各々が行及び列のマトリックス形態に配列された複数個のメモリセルを含む複数個のメモリブロックと、このメモリブロックに各々対応する複数個のブロック選択制御回路とを有し、前記ブロック選択制御回路の各々は、プログラムサイクルの間に対応するメモリブロックを選択するためのブロック選択信号を発生するブロック選択信号発生器と、前記ブロック選択信号に応答して前記対応するメモリブロックの行を対応する駆動ラインと接続するスイッチ部を駆動し、前記プログラムサイクルのビットラインセットアップ及びリカバリ区間の間に前記メモリブロック各々の行が前記対応する駆動ラインと接続されるように前記ブロック選択信号発生器を同時に活性化させるコントローラとを含み、前記メモリブロックの各々の行は前記プログラムサイクルのビットラインセットアップ及びリカバリ区間の間に所定の電圧に各々設定されることを特徴とする。
【００２３】
本発明の不揮発性半導体メモリ装置のプログラム方法は、複数本のビットライン、複数本のワードライン及び、前記ワードラインと前記ビットラインのマトリックス形態に配列された複数個のメモリセルを含む複数個のメモリブロックと、このメモリブロックに各々対応し対応するメモリブロックのワードラインを対応する駆動ラインと接続する複数個のブロック選択制御回路とを有する不揮発性半導体メモリ装置のプログラム方法において、前記ビットラインにプログラムされるデータを各々ローディングする段階と、前記データを選択されたメモリブロックにプログラムする段階と、前記ビットライン上の電圧を放電する段階とを含み、前記メモリブロックの各々のワードラインは前記ローディング及び放電段階で所定電圧に各々設定されるように前記対応する駆動ラインと電気的に接続されることを特徴とする。
【００２４】
上記のような本発明によると、全てのメモリブロックの行（ワードライン）はプログラムサイクルのビットラインセットアップ及びリカバリ区間で所定の電圧（例えば、電源電圧、接地電圧又は電源と接地電圧の間の中間電圧）に設定され、その結果、ビットライン電圧が遷移される時生じる基板電圧のバウンシングが最小化される。
【００２５】
【発明の実施の形態】
本発明の好ましい実施の形態が図面を参照して以下詳細に説明される。図７は本発明による不揮発性半導体メモリ装置の実施の形態としてＮＡＮＤ型フラッシュメモリ装置を示す図である。図７で、図１の構成要素と同一の構成要素は同一の参照番号を付すことにより説明は省略される。
【００２６】
図７のＮＡＮＤ型フラッシュメモリ装置はブロック選択制御回路２０＿１〜２０＿ｉのブロック選択信号発生器２２を制御するための回路１００が追加される点で図１のＮＡＮＤ型フラッシュメモリ装置と異なる。発生器２２を制御するための回路１００（以後、コントローラと呼ばれる）はビットラインセットアップ及びリカバリ区間の間に全てのブロック選択信号発生器２２を同時に活性化させるための制御信号ＣＴＬを発生する。これはブロック選択信号ＢＳＥＬ１〜ＢＳＥＬ＿ｉが同時に活性化されるようにし、その結果として、各メモリブロックＢＬＫ１〜ＢＬＫｉの第１ストリング選択ラインＳＳＬ１、ワードラインＷＬ１〜ＷＬ１６そして第２ストリング選択ラインＳＳＬ２が対応する選択トランジスタＢＴ１〜ＢＴ１８を通じて対応する駆動ラインＳＳ１、ＣＧ１〜ＣＧ１６そしてＳＳ２に各々電気的に接続される。ビットラインセットアップ及びリカバリ区間の間、駆動ラインＳＳ１は電源電圧ＶＣＣに設定され、駆動ラインＣＧ１〜ＣＧ１６及びＳＳ２は接地電圧ＶＳＳに選定される。したがって、非選択のメモリブロックの全てのワードラインＷＬ１〜ＷＬ１６はビットラインセットアップ及びリカバリ区間の間にフローティング状態の代わりに接地電圧ＶＳＳに設定される。コントローラ１００は、ブロック選択制御回路２０＿１〜２０＿ｉの各々の内部に設けることもできる。
【００２７】
図８は本発明によるプログラム動作を説明するためのタイミング図である。本発明のプログラム動作が図面を参照して以下詳細に説明される。
【００２８】
既に説明されたように、プログラムサイクルはビットラインセットアップ区間、プログラム区間、リカバリ（放電）区間、検証区間に分離される。ビットラインセットアップ区間前に、プログラムセルに対しては“０”のプログラムデータをそしてプログラムが禁止されたセルに対しては“１” のプログラムデータをページバッファ回路１０の全てのラッチに各々ロードする。
【００２９】
図８に図示されたように、コントローラ１００からの制御信号ＣＴＬはビットラインセットアップ区間でロジックローレベルからロジックハイレベルに遷移する。これによって、メモリブロックＢＬＫ１〜ＢＬＫｉに各々対応するブロック選択信号ＢＳＥＬ１〜ＢＳＥＬｉがハイに活性化され、その結果各ブロック選択制御回路２０＿１〜２０＿ｉの選択トランジスタＢＴ１〜ＢＴ１８が同時にターンオンされる。結果的に、各メモリブロックＢＬＫ１〜ＢＬＫｉの第１ストリング選択ラインＳＳＬ１は電源電圧ＶＣＣに充電されるように対応する駆動ラインＳＳ１に接続され、第２ストリング選択ラインＳＳＬ２は接地電圧ＶＳＳに充電されるように対応する駆動ラインＳＳ２に接続され、ワードラインＷＬ１〜ＷＬ１６は接地電圧ＶＳＳに各々充電されるように対応する駆動ラインＣＧ１〜ＣＧ１６に接続される。一方、前で説明された条件下で、ビットラインセットアップ区間で、ビットラインＢＬ１〜ＢＬｊはページバッファ回路１０にロードされたプログラムデータによって電源電圧ＶＣＣ又は接地電圧ＶＳＳに各々充電される。
【００３０】
プログラム区間に進入する前に、図８に図示されたように、制御信号ＣＴＬはロジックハイレベルＶＣＣからロジックローレベルＶＳＳに遷移する。以後、選択されたメモリブロックの選択ワードラインは駆動回路３０からのプログラム電圧Ｖｐｇｍに設定され非選択ワードラインは駆動回路３０からのパス電圧Ｖｐｓｓに各々設定される。一方、非選択のメモリブロックの全てのワードラインＷＬ１〜ＷＬ１６はフローティング状態に設定され、これは非選択のメモリブロックに対応する選択トランジスタＢＴ１〜ＢＴ１８が制御信号ＣＴＬのハイ−ロウ遷移によってターンオフされるからである。プログラム区間で、選択ワードラインに接続されたＥＥＰＲＯＭセルトランジスタは従来のＮＡＮＤ型フラッシュメモリ装置と同一の方法でプログラムされ、またはプログラムが禁止される。
【００３１】
次に、プログラムされたＥＥＰＲＯＭセルトランジスタが要求される目標スレッショルド電圧を有するかの可否を判別するための段階が実行される前、選択されたメモリブロックワードラインＷＬ１〜ＷＬ１６及びビットラインＢＬ１〜ＢＬｊ上の電圧がリカバリ区間の間に接地電圧ＶＳＳレベルまで放電される。
【００３２】
ビットラインセットアップ区間と同じように、制御信号ＣＴＬはリカバリ区間の進入時ロジックローレベルからロジックハイレベルに遷移し、その結果メモリブロックＢＬＫ１〜ＢＬＫｉに各々対応するブロック選択信号ＢＳＥＬ１〜ＢＳＥＬｉがハイに活性化される。これによって、ブロック選択制御回路２０＿１〜２０＿ｉの選択トランジスタＢＴ１〜ＢＴ１８が同時にターンオンされる。結果的に、各メモリブロックＢＬＫ１〜ＢＬＫｉの第１ストリング選択ラインＳＳＬ１は電源電圧ＶＣＣに充電されるように対応する駆動ラインＳＳ１に接続され、第２ストリング選択ラインＳＳＬ２は接地電圧ＶＳＳに充電されるように対応する駆動ラインＳＳ２に接続され、ワードラインＷＬ１〜ＷＬ１６は接地電圧ＶＳＳに各々充電されるように対応する駆動ラインＣＧ１〜ＣＧ１６に接続される。
【００３３】
続いて、検証区間に進入する前、図８に図示されたように、制御信号ＣＴＬはロジックハイレベルからロジックローレベルに遷移する。以後、選択されたメモリブロックの選択ワードラインは駆動回路３０からの検証電圧Ｖｖｅｒｉｆｙ（例えば、０．７Ｖ）に設定され非選択ワードラインは駆動回路３０からの読出し電圧Ｖｒｅａｄ（例えば、４．５Ｖ）に各々設定される。一方、非選択のメモリブロックの全てのワードラインＷＬ１〜ＷＬ１６はフローティング状態に設定され、これは非選択のメモリブロックに対応する選択トランジスタＢＴ１〜ＢＴ１８が制御信号ＣＴＬのハイ−ロウ遷移によってターンオフされるからである。検証区間で、ＥＥＰＲＯＭセルトランジスタが要求される目標スレッショルド電圧に到達したかの可否が従来のＮＡＮＤ型フラッシュメモリ装置と同一の方法で判別される。以上で説明されたプログラムサイクルは全てページバッファラッチが検証区間で電源電圧ＶＣＣに設定される時まで反復される。
【００３４】
この実施の形態において、プログラム電圧Ｖｐｇｍは反復されるプログラムサイクルの間に１５．５Ｖから２０Ｖまで順次に増加される（インクリメンタルステップパルスプログラミングスキム）。そして、ビットラインセットアップ及びリカバリ区間の間、メモリブロックＢＬＫ１〜ＢＬＫｉのワードラインＷＬ１〜ＷＬ１６が接地電圧ＶＳＳの代わりに電源電圧ＶＣＣ又は中間電圧に充電されることができることはこの分野で熟練した者には自明である。
【００３５】
以上のように本発明のＮＡＮＤ型フラッシュメモリ装置によると、ビットラインセットアップ及びリカバリ区間の間に非選択のメモリブロックワードラインＷＬ１〜ＷＬ１６を接地電圧ＶＳＳに、第１ストリング選択ラインＳＳＬ１を電源電圧ＶＣＣに、そして第２ストリング選択ラインＳＳＬ２を接地電圧ＶＳＳに設定することで、キャパシタンスＣA2は非選択のメモリブロックのストリング選択ラインＳＳＬ１及びＳＳＬ２そしてワードラインＷＬ１〜ＷＬ１６の遮蔽効果（ｓｈｉｅｌｄｉｎｇ ｅｆｆｅｃｔ）によって完全に除去される（即ち、キャパシタンスＣA21は非選択のメモリブロックに接続されるワードラインＷＬ１〜ＷＬ１６に接地電圧が接続されるため殆ど無視できる程度に小さくなる）。また、キャパシタンスＣA3はやはりストリング選択ラインＳＳＬ１及びＳＳＬ２そしてワードラインＷＬ１〜ＷＬ１６の遮蔽効果によって殆ど無視できる程度に減少する。その上、基板キャパシタンスＣBはキャパシタンスＣA22が加わるから増加する。
【００３６】
結果的に、前で説明された数式で分かるように、総キャパシタンスＣAが減少し基板キャパシタンスＣBが増加するから、ビットラインと基板との間のカップリングによって増加する電圧ＶUP1は図４に図示されたように電圧Ｖup3まで低くなる。ゆえに、図６に図示された寄生フィールドトランジスタのスレッショルド電圧ＶTFがワードライン電圧（例えば、プログラム又はパス電圧）より低くなるように減少することを充分抑制することができ、その結果、プログラムディスターブを防止することができる。同様に、ビットラインと基板との間のカップリングによって低くなる電圧Ｖdown1は図４に図示されたように電圧Ｖdown3まで減少する。ゆえに、十分にプログラムされないＥＥＰＲＯＭセルトランジスタスレッショルド電圧が目標スレッショルド電圧に到達したように見えることを防止することができ、その結果アンダプログラムを防止することできる。
【００３７】
【発明の効果】
以上のように本発明によれば、ビットラインセットアップ及びリカバリ区間の間、全てのメモリブロックのワードラインを任意の電圧（例えば、接地電圧、電源電圧、又は中間電圧）に設定することで、基板電圧が瞬間的に高まることを充分抑制することができる。したがって、基板電圧のバウンシングによって生じるアンダプログラム及びプログラムディスターブを防止することができる。
【図面の簡単な説明】
【図１】従来のＮＡＮＤ型フラッシュメモリ装置を示す図。
【図２】従来のＮＡＮＤ型フラッシュメモリ装置のプログラム動作を説明するためのタイミング図。
【図３】オンセル及びオフセルのスレッショルド電圧分布を示す図。
【図４】プログラムサイクルでの基板電圧の変化を示す図。
【図５】ビットライン方向に沿って切断されたＮＡＮＯ型フラッシュメモリ装置の断面図。
【図６】ワードライン方向に沿って切断されたＮＡＮＯ型フラッシュメモリ装置の断面図。
【図７】本発明の実施の形態としてＮＡＮＤ型フラッシュメモリ装置を示す図。
【図８】本発明の実施の形態のプログラム動作を説明するためのタイミング図。
【符号の説明】
ＢＬＫ１〜ＢＬＫｉ メモリブロック
ＢＬ１〜ＢＬｊ ビットライン
ＷＬ１〜ＷＬ１６ ワードライン
Ｍ１〜Ｍ１６ フラッシュＥＥＰＲＯＭセルトランジスタ
２０＿１〜２０＿ｉ ブロック選択制御回路
２２ ブロック選択信号発生器
ＢＳＥＬ１ ブロック選択信号
ＣＧ１〜ＣＧ１６ 駆動ライン
１００ コントローラ
ＣＴＬ 制御信号
Claims (12)
- 各々が行及び列のマトリックス形態に配列された複数個のメモリセルを含む複数個のメモリブロックと、
このメモリブロックに各々対応し、各々がプログラムサイクルの間に対応するメモリブロックの前記行を対応する駆動ラインに接続する複数個のブロック選択制御回路と、
前記プログラムサイクルのビットラインセットアップ区間とリカバリ区間の間に前記メモリブロック各々の行が前記対応する駆動ラインと接続されるように前記ブロック選択制御回路を制御するコントローラとを含み、
前記メモリブロック各々の行は前記プログラムサイクルのビットラインセットアップ区間およびリカバリ区間の間に所定の電圧に各々設定される
ことを特徴とする不揮発性半導体メモリ装置。 - 前記不揮発性半導体メモリ装置はＮＡＮＤ型フラッシュメモリ装置であることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
- 前記所定の電圧は接地電圧、電源電圧、そして前記電源電圧と前記接地電圧間の中間電圧のうちの一つであることを特徴とする請求項２に記載の不揮発性半導体メモリ装置。
- 前記コントローラは前記ビットラインセットアップ区間と前記リカバリ区間で活性化されることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
- 前記コントローラは前記プログラムサイクルのプログラム及び検証区間の間に非選択のメモリブロックのブロック選択信号発生器を非活性化させ、その結果前記非選択のメモリブロックの行が各々フローティング状態に維持されることを特徴とする請求項４に記載の不揮発性半導体メモリ装置。
- 各々が行及び列のマトリックス形態に配列された複数個のメモリセルを含む複数個のメモリブロックと、
このメモリブロックに各々対応する複数個のブロック選択制御回路とを有し、
前記ブロック選択制御回路の各々は、
プログラムサイクルの間に対応するメモリブロックを選択するためのブロック選択信号を発生するブロック選択信号発生器と、
前記ブロック選択信号に応答して前記対応するメモリブロックの行を対応する駆動ラインと接続するスイッチ部を駆動し、前記プログラムサイクルのビットラインセットアップ及びリカバリ区間の間に前記メモリブロック各々の行が前記対応する駆動ラインと接続されるように前記ブロック選択信号発生器を同時に活性化させるコントローラとを含み、
前記メモリブロックの各々の行は前記プログラムサイクルのビットラインセットアップ及びリカバリ区間の間に所定の電圧に各々設定される
ことを特徴とする不揮発性半導体メモリ装置。 - 前記不揮発性半導体メモリ装置はＮＡＮＤ型フラッシュメモリ装置であることを特徴とする請求項６に記載の不揮発性半導体メモリ装置。
- 前記所定の電圧は接地電圧、電源電圧、そして前記電源電圧と前記接地電圧間の中間電圧のうちの一つであることを特徴とする請求項７に記載の不揮発性半導体メモリ装置。
- 複数本のビットライン、複数本のワードライン及び、前記ワードラインと前記ビットラインのマトリックス形態に配列された複数個のメモリセルを含む複数個のメモリブロックと、
このメモリブロックに各々対応し対応するメモリブロックのワードラインを対応する駆動ラインと接続する複数個のブロック選択制御回路とを有する不揮発性半導体メモリ装置のプログラム方法において、
前記ビットラインにプログラムされるデータを各々ローディングする段階と、
前記データを選択されたメモリブロックにプログラムする段階と、
前記ビットライン上の電圧を放電する段階とを含み、
前記メモリブロックの各々のワードラインは前記ローディング及び放電段階で所定電圧に各々設定されるように前記対応する駆動ラインと電気的に接続されることを特徴とする不揮発性半導体メモリ装置のプログラム方法。 - 前記データが正確にプログラムされたかの可否を判別する段階を付加的に含むことを特徴とする請求項９に記載の不揮発性半導体メモリ装置のプログラム方法。
- 前記不揮発性半導体メモリ装置はＮＡＮＤ型フラッシュメモリ装置であることを特徴とする請求項９に記載の不揮発性半導体メモリ装置のプログラム方法。
- 前記所定電圧は接地電圧、電源電圧、そして前記電源電圧と前記接地電圧間の中間電圧の一つであることを特徴とする請求項９に記載の不揮発性半導体メモリ装置のプログラム方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1999P-23427 | 1999-06-22 | ||
| KR1019990023427A KR100328359B1 (ko) | 1999-06-22 | 1999-06-22 | 기판 전압 바운싱을 최소화할 수 있는 플래시 메모리 장치 및그것의 프로그램 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001006376A JP2001006376A (ja) | 2001-01-12 |
| JP3662817B2 true JP3662817B2 (ja) | 2005-06-22 |
Family
ID=19594115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000175771A Expired - Fee Related JP3662817B2 (ja) | 1999-06-22 | 2000-06-12 | 不揮発性半導体メモリ装置及びそれのプログラム方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6353555B1 (ja) |
| JP (1) | JP3662817B2 (ja) |
| KR (1) | KR100328359B1 (ja) |
| DE (1) | DE10002266B4 (ja) |
Families Citing this family (58)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6768165B1 (en) | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
| US6222832B1 (en) * | 1998-06-01 | 2001-04-24 | Tantivy Communications, Inc. | Fast Acquisition of traffic channels for a highly variable data rate reverse link of a CDMA wireless communication system |
| JP4044755B2 (ja) * | 2000-12-12 | 2008-02-06 | 三星電子株式会社 | 不揮発性半導体メモリ装置及びそれのプログラム方法 |
| US6584017B2 (en) | 2001-04-05 | 2003-06-24 | Saifun Semiconductors Ltd. | Method for programming a reference cell |
| JP3938309B2 (ja) * | 2002-01-22 | 2007-06-27 | 富士通株式会社 | リードディスターブを緩和したフラッシュメモリ |
| US6700818B2 (en) | 2002-01-31 | 2004-03-02 | Saifun Semiconductors Ltd. | Method for operating a memory device |
| US6917544B2 (en) | 2002-07-10 | 2005-07-12 | Saifun Semiconductors Ltd. | Multiple use memory chip |
| US6987693B2 (en) * | 2002-09-24 | 2006-01-17 | Sandisk Corporation | Non-volatile memory and method with reduced neighboring field errors |
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| US7638850B2 (en) | 2004-10-14 | 2009-12-29 | Saifun Semiconductors Ltd. | Non-volatile memory structure and method of fabrication |
| JP4870409B2 (ja) | 2004-10-26 | 2012-02-08 | 三星電子株式会社 | 不揮発性メモリ装置及びそれのプログラム方法 |
| KR100645055B1 (ko) | 2004-10-28 | 2006-11-10 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것의 프로그램 방법 |
| KR100632647B1 (ko) * | 2004-11-30 | 2006-10-11 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 블럭 스위치 |
| US7535765B2 (en) | 2004-12-09 | 2009-05-19 | Saifun Semiconductors Ltd. | Non-volatile memory device and method for reading cells |
| CN1838323A (zh) | 2005-01-19 | 2006-09-27 | 赛芬半导体有限公司 | 可预防固定模式编程的方法 |
| US8053812B2 (en) | 2005-03-17 | 2011-11-08 | Spansion Israel Ltd | Contact in planar NROM technology |
| US20070141788A1 (en) * | 2005-05-25 | 2007-06-21 | Ilan Bloom | Method for embedding non-volatile memory with logic circuitry |
| KR100706248B1 (ko) | 2005-06-03 | 2007-04-11 | 삼성전자주식회사 | 소거 동작시 비트라인 전압을 방전하는 페이지 버퍼를구비한 낸드 플래시 메모리 장치 |
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| US7701779B2 (en) | 2006-04-27 | 2010-04-20 | Sajfun Semiconductors Ltd. | Method for programming a reference cell |
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| US7978520B2 (en) | 2007-09-27 | 2011-07-12 | Sandisk Corporation | Compensation of non-volatile memory chip non-idealities by program pulse adjustment |
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| KR20130011058A (ko) * | 2011-07-20 | 2013-01-30 | 에스케이하이닉스 주식회사 | 반도체 장치 및 이의 동작방법 |
| US9070470B1 (en) * | 2013-12-11 | 2015-06-30 | Micron Technology, Inc. | Sensing memory cells coupled to different access lines in different blocks of memory cells |
| JP2020009509A (ja) * | 2018-07-03 | 2020-01-16 | キオクシア株式会社 | 半導体記憶装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03142789A (ja) * | 1989-10-27 | 1991-06-18 | Fujitsu Ltd | 半導体記憶装置 |
| JPH087586A (ja) * | 1994-06-14 | 1996-01-12 | Hitachi Ltd | 半導体集積回路装置 |
| EP0697702B1 (en) * | 1994-08-19 | 2003-01-15 | Kabushiki Kaisha Toshiba | Semiconductor memory device and high-voltage switching circuit |
| KR0172441B1 (ko) * | 1995-09-19 | 1999-03-30 | 김광호 | 불휘발성 반도체 메모리의 프로그램 방법 |
| US5848000A (en) * | 1996-03-29 | 1998-12-08 | Aplus Flash Technology, Inc. | Flash memory address decoder with novel latch structure |
-
1999
- 1999-06-22 KR KR1019990023427A patent/KR100328359B1/ko not_active Expired - Fee Related
-
2000
- 2000-01-20 DE DE10002266A patent/DE10002266B4/de not_active Expired - Fee Related
- 2000-06-12 JP JP2000175771A patent/JP3662817B2/ja not_active Expired - Fee Related
- 2000-06-20 US US09/597,174 patent/US6353555B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001006376A (ja) | 2001-01-12 |
| KR100328359B1 (ko) | 2002-03-13 |
| KR20010003221A (ko) | 2001-01-15 |
| DE10002266A1 (de) | 2000-12-28 |
| US6353555B1 (en) | 2002-03-05 |
| DE10002266B4 (de) | 2006-09-07 |
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Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050221 |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090401 Year of fee payment: 4 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100401 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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