JP3662820B2

JP3662820B2 - Non-instantaneous switching transmission system

Info

Publication number: JP3662820B2
Application number: JP2000212097A
Authority: JP
Inventors: 和宏大滝
Original assignee: 日本電気エンジニアリング株式会社
Priority date: 2000-07-13
Filing date: 2000-07-13
Publication date: 2005-06-22
Anticipated expiration: 2020-07-13
Also published as: JP2002026855A

Description

【０００１】
【発明の属する技術分野】
本発明は無瞬断切替伝送システムに関し、特に伝送信号が二重化された伝送路の無瞬断切替を行う無瞬断切替伝送システムに関する。
【０００２】
【従来の技術】
同期網通信システムの多重化端局装置、中継機、及びこれらの間を結ぶ光ファイバ伝送路から構成されるディジタル多重伝送システムにおいては、ＳＴＭ（ＳｙｎｃｈｒｏｎｏｕｓＴｒａｎｓｐｏｒｔＭｏｄｕｌｅ）信号を処理する同期網が用いられている。
【０００３】
ＳＤＨ（ＳｙｎｃｈｒｏｎｏｕｓＤｉｇｉｔａｌＨｉｅｒａｒｃｈｙ：同期ディジタルハイアラーキ）ディジタル多重伝送では信頼性や保守性の向上のために伝送路の二重化が採用されているが、運用系と非運用系とを無瞬断で、サービスに影響を与えることなく、切替えることが要求されている。
【０００４】
また、ＳＤＨディジタル多重伝送では情報量の増大に対応するためにＳＴＭ−ｎ信号を用いているが、近年、伝送路の大容量化で、高速側伝送速度が６００Ｍｂｐｓ（ＳＴＭ−４）から２．４Ｇｂｐｓ（ＳＴＭ−１６）、１０Ｇｂｐｓ（ＳＴＭ−６４）へと変化している。
【０００５】
従来、この種の大容量長距離伝送装置においては、低速側信号の多重化を行ってから高速側信号を生成し、その後に局間伝送路を介して遠方へ情報を転送するようにしている。
【０００６】
大容量長距離伝送装置の高速インタフェース部は１＋１切替系を構成しており、０系の経路差と１系の経路差との経路長差による遅延量を調整することによって、強制切替時に主信号を無瞬断で切替ることを可能としている。また、大容量長距離伝送装置は故障検出分のメモリと、伝送路Ｂ３エラー検出回路とを備え、伝送路故障を検出することによって、故障時の無瞬断切替を可能としている。
【０００７】
上記の伝送路無瞬断切替方法の原理を図１１に示す。この図１１において、送信側装置８は送信部８ａと、Ｊ１挿入部８ｂとを備えており、受信側装置９は０系受信部９ａと、１系受信部９ｂと、０系ＰＴＲＲＣＶ（ＰｏｉｎｔｅｒＲｅｃｅｉｖｅｒ）部９ｃと、１系ＰＴＲＲＣＶ部９ｄと、０系Ｊ１ＤＥＴ（Ｄｅｔｅｃｔｏｒ）部９ｅと、１系Ｊ１ＤＥＴ部９ｆと、０系フレームメモリ部９ｇと、１系フレームメモリ部９ｈと、位相差検出部９ｉと、０系ＰＴＲＩＮＳ（ＰｏｉｎｔｅｒＩｎｓｅｒｔ）部９ｊと、１系ＰＴＲＩＮＳ部９ｋと、読出制御部９ｌと、０系Ｂ３ＤＥＴ部９ｍと、１系Ｂ３ＤＥＴ部９ｎと、切替制御部９ｏと、０系フレームメモリ９ｐと、１系フレームメモリ９ｑと、選択部９ｒとを備えている。
【０００８】
送信部８ａはＯＨ（ＯｖｅｒＨｅａｄ：オーバヘッド）付加及び多重、Ｅ／Ｏ（Ｅｌｅｃｔｒｉｃａｌ／Ｏｐｔｉｃａｌ）変換等の機能を有し、Ｊ１挿入部８ｂはＰＯＨ（ＰａｔｈＯｖｅｒＨｅａｄ：パスオーバヘッド）にＪ１バイト（パスの導通確認用の信号）を付加する。
【０００９】
受信側装置９における０系受信部９ａ及び１系受信部９ｂはＯ／Ｅ変換や分離、ＯＨ終端等の機能を有し、受信ポインタ処理によって装置内位相に変換する。０系ＰＴＲＲＣＶ部９ｃ及び１系ＰＴＲＲＣＶ部９ｄは受信ポインタ値によって０系フレームメモリ部９ｇ及び１系フレームメモリ部９ｈへの書込み位相指示及びスタッフ指示を行う。
【００１０】
また、０系Ｊ１ＤＥＴ部９ｅ及び１系Ｊ１ＤＥＴ部９ｆにおいて、Ｊ１バイトの６４マルチフレーム同期を検出し、０系フレームメモリ部９ｇ及び１系フレームメモリ部９ｈへ６４マルチフレームの先頭位置にしたがって書込み位相指示を行う。
【００１１】
０系フレームメモリ部９ｇ及び１系フレームメモリ部９ｈは０系ＰＴＲＲＣＶ部９ｃ及び１系ＰＴＲＲＣＶ部９ｄと、０系Ｊ１ＤＥＴ部９ｅ及び１系Ｊ１ＤＥＴ部９ｆとの書込み位相指示によってメモリへデータの書込みを行い、読出制御部９ｌからの読出しフレームにしたがってメモリからのデータの読出しを行う。０系フレームメモリ部９ｇ及び１系フレームメモリ部９ｈのメモリ容量は最大３２フレームを有する。
【００１２】
０系ＰＴＲＩＮＳ部９ｊ及び１系ＰＴＲＩＮＳ部９ｋはＡＵ（ＡｄｍｉｎｉｓｔｒａｔｉｖｅＵｎｉｔ）ポインタへ、固定のポインタ値５２２の値を書込む。位相差検出部９ｉは０系Ｊ１ＤＥＴ部９ｅ及び１系Ｊ１ＤＥＴ部９ｆからの６４マルチフレームの先頭位置を基に０系データ及び１系データのフレーム位相差を計算し、フレーム位相差情報を読出制御部９ｌに渡す。
【００１３】
読出制御部９ｌはフレーム位相差情報から０系データ及び１系データの遅延量を決定し、０系フレームメモリ部９ｇ及び１系フレームメモリ部９ｈへ読出しフレームを指示する。
【００１４】
０系Ｂ３ＤＥＴ部９ｍ及び１系Ｂ３ＤＥＴ部９ｎは０系データ及び１系データの伝送路故障を検出する。０系フレームメモリ９ｐ及び１系フレームメモリ９ｑは０系データ及び１系データの伝送路故障検出時間分のメモリ容量を有し、切替制御部９ｏの指示によって選択部９ｒのセレクタを制御することによって、選択指示及び伝送路故障時の無瞬断切替を可能とする。
【００１５】
上記の方法は、新同期網ＳＤＨディジタル多重伝送方式の二重化伝送路の切替において、経路差に関係なく、伝送路間データの無瞬断切替を可能とする伝送路無瞬断切替方法を提供することを目的としている。
【００１６】
上記の伝送路無瞬断切替方法の動作を図１２及び図１３に示す。図１２はフレームメモリ通過前のデータの流れを示し、図１３はフレームメモリ通過後のデータの流れを示している。
【００１７】
これら図１２及び図１３において、０系伝送路と１系伝送路との経路長差によって、１系データが０系データよりも４フレーム分多く遅延して受信側装置に到達している場合、受信側装置が０系データと１系データとのマルチフレーム同期を検出し、０系データと１系データとのマルチフレーム位相差を認識し、より遅れている１系データに対してもマルチフレーム位相の変動を考慮し、３フレームの遅延を挿入した位置でそれぞれに位相が一致するように遅延量を挿入している。その結果、上記の例においては０系データに７フレーム、１系データに３フレームの遅延を挿入することで、無瞬断切替が可能となる。
【００１８】
【発明が解決しようとする課題】
近年、伝送路の大容量化で、高速側伝送速度は６００Ｍｂｐｓ（ＳＴＭ−４）から２．４Ｇｂｐｓ（ＳＴＭ−１６）、１０ｇｂｐｓ（ＳＴＭ−６４）へと変化している。１つの装置における無瞬断切替機能を実現するための伝送路位相制御部の回路構成においては、回路規模の縮小が重要な課題である。
【００１９】
また、処理する信号の形態も、従来の低速側の５０Ｍｂｐｓインタフェースに対応するＶＣ（ＶｉｒｔｕａｌＣｏｎｔａｉｎｅｒ）−３信号及び低速側の１５０Ｍｂｐｓインタフェースに対応するＶＣ−４信号に加えて、低速側の６００Ｍｂｐｓインタフェースに対応するＶＣ−４−４ｃ信号及び低速側の２．４Ｇｂｐｓインタフェースに対応するＶＣ−４−１６ｃ信号に対応することも必要である。
【００２０】
上述した従来の伝送装置では、伝送路位相制御部の回路が多重化端局装置で処理する最小単位であるＶＣ−３パス（５０Ｍｂｐｓ相当）単位に構成されるため、回路規模が処理するパスの大きさに比例して大きくなる。ＶＣ−４−１６ｃ信号（２．４Ｇｂｐｓ相当）を処理する場合にはＶＣ−３信号に対して４８倍の回路規模が必要になるので、１０Ｇｂｐｓ、２．４Ｇｂｐｓ等の大容量多重化端局装置で無瞬断切替機能を具備する場合、伝送路位相制御部の回路規模が大きくなるという問題がある。
【００２１】
また、従来の伝送装置では、伝送路位相制御部の回路が多重化端局装置で処理する最小単位であるＶＣ−３パス（５０Ｍｂｐｓ相当）単位に構成されるため、伝送路位相制御用のメモリをＶＣ−３パス（５０Ｍｂｐｓ相当）単位に備えている。ＶＣ−４信号（１５０Ｍｂｐｓ相当）を処理する場合には、３組のＶＣ−３パス（５０Ｍｂｐｓ相当）単位のメモリを共通に制御することによって、ＶＣ−４信号（１５０Ｍｂｐｓ相当）の処理を実現している。
【００２２】
さらに、従来の伝送装置では、ＶＣ−４−４ｃ信号（６００Ｍｂｐｓ相当）、ＶＣ−４−１６ｃ信号（２．４Ｇｂｐｓ相当）へ対応する場合、ＶＣ−３パス（５０Ｍｂｐｓ相当）単位のメモリを共通に制御し、ＴＳＳＩ（ＴｉｍｅＳｌｏｔＳｅｑｕｅｎｃｅＩｎｔｅｇｒｉｔｙ：ビット列順序の保存）を保証することが回路規模の増大によって困難である。
【００２３】
そのため、上記の従来の技術では１０Ｇｂｐｓ、２．４Ｇｂｐｓ等の大容量多重化端局装置で無瞬断切替機能を具備する場合、ＶＣ−４−４ｃ信号（６００Ｍｂｐｓ相当）、ＶＣ−４−１６ｃ信号（２．４Ｇｂｐｓ相当）への対応が難しいという問題がある。
【００２４】
そこで、本発明の目的は上記の問題点を解消し、回路規模を縮小することができ、ＶＣ−４−４ｃ信号及びＶＣ−４−１６ｃ信号に容易に対応することができるとともに、Ｊ１バイトの透過が可能な無瞬断切替伝送システムを提供することにある。
【００２５】
【課題を解決するための手段】
本発明による無瞬断切替伝送システムは、第１及び第２の伝送路を介して送信側装置と受信側装置との間で信号の送受信を行う際に、前記第１の伝送路と前記第２の伝送路との無瞬断切替を行う無瞬断切替伝送システムであって、
前記受信側装置は、前記第１の伝送路を介して受信されるフレームを受信ポインタ処理によって装置内位相に変換する第１の受信機能と、前記第２の伝送路を介して受信されるフレームを受信ポインタ処理によって装置内位相に変換する第２の受信機能と、前記第１の受信機能で前記装置内位相に変換されたフレームのずれが装置内のパスにおいて生じないようにする第１のフレームアライメント機能と、前記第２の受信機能で前記装置内位相に変換されたフレームのずれが装置内のパスにおいて生じないようにする第２のフレームアライメント機能と、前記第１の伝送路を介して受信した第１のデータと前記第２の伝送路を介して受信した第２のデータとの経路長差を検出する検出機能と、前記検出機能で検出された前記経路長差を基に経路長が短い方のデータに前記経路長差分の遅延を挿入する遅延挿入機能とを有し、
前記第１及び第２のフレームアライメント機能と前記遅延挿入機能とを独立したブロック構成とし、
前記第１及び第２のフレームアライメント機能にて前記装置内のパスの導通確認用の信号として割付けされたＪ１バイトの先頭位置を予め設定された値に固定することで、前記Ｊ１バイトによるＪ１マルチフレーム位相を共通に制御するようにしている。
【００２６】
すなわち、本発明の無瞬断切替伝送システムは、送信側装置と受信側装置とが、第一の経路及び第二の経路で接続される伝送システムにおいて第一の経路と第二の経路との無瞬断切替を行うシステムにおいて、第一の経路を介して受信した第一のデータと第二の経路を介して受信した第二のデータとの経路長差を検出し、経路長が短い方のデータに経路長差分の遅延を挿入することで、無瞬断切替を実現し、１０Ｇｂｐｓ、２．４Ｇｂｐｓ等の大容量多重化端局装置で無瞬断切替機能を具備するために適した機能ブロック構成とするためのメモリ構成としている。
【００２７】
ここで、２．４Ｇｂｐｓインタフェースフレームの構成において、ペイロードの先頭位置を示すＪ１バイトの位置はＡＵＰＴＲ（ＡｄｍｉｎｉｓｔｒａｔｉｖｅＵｎｉｔＰｏｉｎｔｅｒ）によって示される。また、無瞬断切替装置においてはフレームがマルチフレーム構成をとっており、マルチフレームの最後の２フレーム（６３，６４フレーム目）のＪ１バイトが同期検出用のバイトとして割付けされている。
【００２８】
従来の０系フレームメモリ及び１系フレームメモリにおいては、０系ＰＴＲＲＣＶ部及び１系ＰＴＲＲＣＶ部の指示にしたがってスタッフに対応し、０系Ｊ１ＤＥＴ部及び１系Ｊ１ＤＥＴ部からの６４フレーム位相でデータが書込まれ、読出し制御部からの読出しフレームにしたがって、ポインタ値５２２固定で６４マルチフレームの読出しが行われる。つまり、０系フレームメモリ及び１系フレームメモリはフレームアライナ機能と経路長差分の遅延挿入機能とを兼用している。
【００２９】
これら０系フレームメモリ及び１系フレームメモリは最大３２フレーム分のメモリ容量を必要とするため、汎用のメモリをゲートアレイに外付けすることで実現している。また、これら０系フレームメモリ及び１系フレームメモリはＶＣ−３パス（５０Ｍｂｐｓ相当）単位の個別処理が必要であるため、大容量多重化端局装置では使用する汎用のメモリの数が処理するパスの大きさに比例して多くなる。
【００３０】
従来の伝送装置のメモリ構成を図１４に示す。この従来のメモリ構成ではメモリがフレームアライナ機能と経路長差分の遅延挿入機能とを兼用しているため、アドレス制御メモリ１０ｂを採用する必要があり、メモリ制御ＬＳＩ（大規模集積回路）１０ａとの端子数もメモリの個数に比例して増えるため、ＶＣ−４−４ｃ信号（６００Ｍｂｐｓ相当）、ＶＣ−４−１６ｃ信号（２．４Ｇｂｐｓ相当）の処理には適さない。
【００３１】
これに対し、本発明の無瞬断切替伝送システムでは、メモリのフレームアライナ機能と経路長差分の遅延挿入機能とを独立したブロック構成としているので、メモリのフレームアライナ機能用のメモリ容量が２フレーム分の容量であれば充分であり、メモリＬＳＩ内部回路で構成することが可能となる。このフレームアライナ機能ブロックは装置内の複数のＶＣ−３パス（５０Ｍｂｐｓ相当）において、フレームのずれが生じないように制御される。
【００３２】
また、遅延挿入機能用のメモリは最大３２フレーム分のメモリ容量を必要とするため、汎用のメモリをメモリ制御ＬＳＩに外付けして実現する。但し、このメモリの入力においてはフレームアライナ機能の処理が完了しているため、装置内の複数のＶＣ−３パス（５０Ｍｂｐｓ相当）について個別に遅延量を設定する必要はなく、装置内の全てのＶＣ−３パスに同じ遅延量を設定することが可能である。その結果、各ＶＣ−３パス（５０Ｍｂｐｓ相当）の信号を多重してより高速のメモリを使用することが可能となる。
【００３３】
本発明の無瞬断切替伝送システムは、メモリのフレームアライナ機能と経路長差分の遅延挿入機能とを独立したブロック構成とすることによって、遅延挿入用のメモリに汎用のメモリを使用することが可能となるので、装置における無瞬断切替制御部の回路構成を縮小することが可能となる。
【００３４】
また、本発明の無瞬断切替伝送システムは、メモリのフレームアライナ機能と経路長差分の遅延挿入機能とを独立したブロック構成とし、装置内のＶＣ−３パス（５０Ｍｂｐｓ相当）においてフレームのずれが生じないように制御されたフレームアライナ機能とすることで、遅延挿入用のメモリに入力されるパスの先頭位置が常に装置内で揃うように制御されることとなり、ＶＣ−４−４ｃ信号（６００Ｍｂｐｓ相当）やＶＣ−４−１６ｃ信号（２．４Ｇｂｐｓ相当）への対応に適したブロック構成となる。
【００３５】
さらに、本発明の無瞬断切替伝送システムは、メモリのフレームアライナ機能と経路長差分の遅延挿入機能とを独立したブロック構成とし、遅延挿入用のメモリへの遅延量設定を装置内の複数のＶＣ−３パス（５０Ｍｂｐｓ相当）において全て同じ遅延量としている。
【００３６】
したがって、複数のＶＣ−３パス（５０Ｍｂｐｓ相当）のうち、代表のパスを設定し、遅延量を決定することが可能となる。代表のパス以外は実質的にＪ１マルチフレームを構成する必要がないため、Ｊ１バイトを透過し、自由に使うことが可能となる。
【００３７】
また、装置内で、例えば２．４Ｇｂｐｓ分の処理ブロックを一つの無瞬断切替制御部として構成すれば、１０Ｇｂｐｓ装置であれば４つの遅延量を設定することが可能となる。本発明の無瞬断切替伝送システムは１０Ｇｂｐｓ装置の持つクロスコネクト機能と併用することで、リング装置に対応することも可能となる。
【００３８】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。図１は本発明の実施の形態による伝送路無瞬断切替システムの構成を示すブロック図である。図１において、送信側装置１は送信部１ａと、Ｊ１挿入部１ｂとから構成されている。
【００３９】
受信側装置２は０系受信部２ａと、１系受信部２ｂと、０系ＰＴＲＲＣＶ（ＰｏｉｎｔｅｒＲｅｃｅｉｖｅｒ）部２ｃと、１系ＰＴＲＲＣＶ部２ｄと、０系フレームアライナ部２ｅと、１系フレームアライナ部２ｆと、０系ＰＴＲＩＮＳ（ＰｏｉｎｔｅｒＩｎｓｅｒｔ）部２ｇと、１系ＰＴＲＩＮＳ部２ｈと、０系Ｊ１ＤＥＴ（Ｄｅｔｅｃｔｏｒ）部２ｉと、１系Ｊ１ＤＥＴ部２ｊと、位相差検出部２ｋと、読出制御部２ｌと、０系Ｂ３ＤＥＴ部２ｍと、１系Ｂ３ＤＥＴ部２ｎと、切替制御部２ｏと、０系フレームメモリ部２ｐと、１系フレームメモリ部２ｑと、選択部２ｒとから構成されている。
【００４０】
図２は本発明の実施の形態におけるフレームアライナ通過前のデータの流れを示す図であり、図３は本発明の実施の形態におけるフレームアライナ通過後のデータの流れを示す図であり、図４は本発明の実施の形態におけるフレームメモリ通過後のデータの流れを示す図である。これら図１〜図４を参照して本発明の実施の形態の各条件における動作について説明する。
【００４１】
送信部１ａはＯＨ（ＯｖｅｒＨｅａｄ：オーバヘッド）付加及び多重、Ｅ／Ｏ（Ｅｌｅｃｔｒｉｃａｌ／Ｏｐｔｉｃａｌ）変換等の機能を有し、Ｊ１挿入部１ｂはＰＯＨ（ＰａｔｈＯｖｅｒＨｅａｄ：パスオーバヘッド）にＪ１バイト（パスの導通確認用の信号）を付加する。
【００４２】
受信側装置２における０系受信部２ａ及び１系受信部２ｂはＯ／Ｅ変換や分離、ＯＨ終端等の機能を有し、受信ポインタ処理によって装置内位相に変換する。０系ＰＴＲＲＣＶ部２ｃ及び１系ＰＴＲＲＣＶ部２ｄは受信ポインタ値によって０系フレームアライナ部２ｅ及び１系フレームアライナ部２ｆへの書込み位相指示及びスタッフ指示を行う。
【００４３】
０系フレームアライナ部２ｅ及び１系フレームアライナ部２ｆは、図２に示すように、それぞれポインタ値及びＪ１マルチフレーム位相の異なる０系データ及び１系データを０系ＰＴＲＲＣＶ部２ｃ及び１系ＰＴＲＲＣＶ部２ｄからの書込み位相指示及びスタッフ指示にしたがって内部メモリ（図示せず）へ書込む。また、書込まれた位相から固定的に、例えば２フレーム後のポインタ値「５２２」の位置への０系データ及び１系データをそれぞれ読出す。この時、固定的に挿入する値はＰＴＲ値の変動を考慮した値であり、２フレーム程度が妥当である。
【００４４】
０系ＰＴＲＩＮＳ部２ｇ及び１系ＰＴＲＩＮＳ部２ｈはＡＵ（ＡｄｍｉｎｉｓｔｒａｔｉｖｅＵｎｉｔ）ポインタへ、固定のポインタ値「５２２」の値を書込む。ここでは、図３に示すように、０系読出しデータ及び１系読出しデータがフレームアライメントされ、各Ｊ１バイトの先頭位置がポインタ値「５２２」の値に固定されるが、０系読出しデータ及び１系読出しデータのＪ１マルチフレーム位相合せは行わない構成とする。
【００４５】
０系Ｊ１ＤＥＴ部２ｉ及び１系Ｊ１ＤＥＴ部２ｊは０系読出しデータ及び１系読出しデータのＪ１バイト６４マルチフレーム同期をそれぞれ検出し、０系フレームメモリ部２ｐ及び１系フレームメモリ部２ｑへ６４マルチフレームの先頭位置にしたがって書込み位相指示を行う。また、位相差検出部２ｋは０系読出しデータ及び１系読出しデータのＪ１マルチフレーム位相差を検出し、フレーム位相差情報を読出制御部２ｌに送出する。
【００４６】
０系フレームメモリ部２ｐ及び１系フレームメモリ部２ｑは０系Ｊ１ＤＥＴ部２ｉ及び１系Ｊ１ＤＥＴ部２ｊからの書込み位相指示によってメモリへデータの書込みを行い、読出制御部２ｌからの読出しフレームにしたがってメモリからのデータの読出しを行う。０系フレームメモリ部２ｐ及び１系フレームメモリ部２ｑのメモリ容量は最大３２フレームを有する。
【００４７】
ここで用いるメモリは書込み側がすでにスタッフしないように制御されているため、図１０に示すようなＦＩＦＯ（ＦｉｒｓｔＩｎＦｉｒｓｔＯｕｔ）メモリ等を用いることができる。
【００４８】
位相差検出部２ｋは０系Ｊ１ＤＥＴ部２ｉ及び１系Ｊ１ＤＥＴ部２ｊからの６４マルチフレームの先頭位置によって、０系データ及び１系データのフレーム位相差を計算し、フレーム位相差情報を読出制御部２ｌに渡す。また、読出制御部２ｌはフレーム位相差情報から０系データ及び１系データの遅延量を決定し、０系フレームメモリ部２ｐ及び１系フレームメモリ部２ｑへ読出しフレームを指示する。
【００４９】
０系Ｂ３ＤＥＴ部２ｍ及び１系Ｂ３ＤＥＴ部２ｎは０系読出しデータ及び１系読出しデータの伝送路故障を検出する。０系フレームメモリ部２ｐ及び１系フレームメモリ部２ｑは０系データ及び１系データの最低伝送路故障検出時間分のメモリ容量を有し、切替制御部２ｏの指示によって選択部２ｒのセレクタを制御することによって、選択指示及び伝送路故障時の無瞬断切替を可能とする。フレームメモリは遅延吸収用に３２フレームの容量を必要とする。また、故障検出用に３フレームの余裕を持たせて設計してもよい。
【００５０】
上記の方法は、新同期網ＳＤＨディジタル多重伝送方式に二重化伝送路の切替において、経路差に関係なく、伝送路間データの無瞬断切替を可能とする伝送路無瞬断切替方法を提供している。
【００５１】
上記の基本動作時の詳細な条件については後述する。また、上記の構成が伝送路の大容量化に対応する無瞬断切替システムとして適していることも併せて後述する。
【００５２】
図５は本発明の一実施例による伝送路無瞬断切替システムの構成を示すブロック図である。図５において、送信側装置３は送信部３ａと、Ｊ１挿入部３ｂとから構成され、受信側装置４は０系受信部４ａと、１系受信部４ｂと、０系フレームアライナ部４ｃと、１系フレームアライナ部４ｄと、メモリ制御部４ｅと、０系フレームメモリ部４ｆと、１系フレームメモリ部４ｇと、選択部４ｈとから構成されている。
【００５３】
ここで、０系フレームアライナ部４ｃ及び１系フレームアライナ部４ｄは、図１に示す本発明の実施の形態による伝送路無瞬断切替システムの受信側装置２のＰＴＲＲＣＶ部２ｃ、１系ＰＴＲＲＣＶ部２ｄ、０系フレームアライナ部２ｅ、１系フレームアライナ部２ｆ、０系ＰＴＲＩＮＳ部２ｇ、１系ＰＴＲＩＮＳ部２ｈ各々の機能を有する。
【００５４】
また、メモリ制御部４ｅは、図１に示す本発明の実施の形態による伝送路無瞬断切替システムの受信側装置２の０系Ｊ１ＤＥＴ部２ｉ、１系Ｊ１ＤＥＴ部２ｊ、位相差検出部２ｋ、読出制御部２ｌ各々の機能を有する。
【００５５】
尚、図１に示す本発明の実施の形態による伝送路無瞬断切替システムの受信側装置２の０系Ｂ３ＤＥＴ部２ｍ、１系Ｂ３ＤＥＴ部２ｎ、切替制御部２ｏ各々に対応する機能については、説明する上で省略しても支障がないので、図５においてはその図示及び説明を省略する。
【００５６】
送信側装置３における送信部３ａはＯＨ付加及び多重、Ｅ／Ｏ変換等の機能を有し、Ｊ１挿入部３ｂはＰＯＨにＪ１バイトを付加する。
【００５７】
受信側装置４における０系フレームアライナ部４ｃ及び１系フレームアライナ部４ｄはフレームアライメント機能を有し、図２に示す動作を、図３に示す動作のように固定的に２フレーム後のポインタ値「５２２」の位置へ０系データ及び１系データをそれぞれ読出す。
【００５８】
また、０系フレームアライナ部４ｃ及び１系フレームアライナ部４ｄはＶＣ−３信号１ｃｈ（チャネル）毎の処理を必要とする。入力信号がＶＣ−４やＶＣ−４−４ｃ等の信号であっても、内部メモリの構成は縮小できない。
【００５９】
メモリ制御部４ｅはフレームアライナ通過後の０系データ及び１系データのＪ１マルチフレーム位相差を検出し、０系フレームメモリ部４ｆ及び１系フレームメモリ部４ｇへ遅延量の挿入指示を行う。図３に示すように、伝送路位相を揃えることによって、選択部４ｈにおいて無瞬断切替が可能となる。
【００６０】
０系フレームメモリ部４ｆ及び１系フレームメモリ部４ｇはＶＣ−３信号が複数ある場合でも、同一の伝送路によって伝送されたＶＣ−３信号が同じ伝送路経路長による遅延であるため、０系データまたは１系データの複数のＶＣ−３信号に挿入する遅延量は同一の値でよい。つまり、ある固定のＶＣ−３信号または代表のＶＣ−３信号のＪ１マルチフレーム位相で、０系データ及び１系データのフレーム位相差によって装置内の複数のＶＣ−３信号の遅延量を制御することが可能である。０系フレームメモリ部４ｆ及び１系フレームメモリ部４ｇは実際、複数のＶＣ−３信号を多重し、共通に制御する高速メモリを使用することができる。
【００６１】
図６は本発明の一実施例による受信側装置の構成を示すブロック図である。図６においては、複数のＶＣ−３信号を処理する場合について示している。この図６を参照して本発明の一実施例による受信側の構成例について説明する。
【００６２】
０系受信部５ａ及び１系受信部５ｂは１０Ｇｂｐｓや２．４Ｇｂｐｓ等の大容量信号を受信し、Ｏ／Ｅ変換や分離、ＯＨ終端等の機能を有し、受信ポインタ処理によって装置内位相に変換する。
【００６３】
０系フレームアライナ部５ｃ及び１系フレームアライナ部５ｄへの入力では、各ＶＣ−３パス単位の処理が必要であるため、ＶＣ−３パス単位に分離された信号を入力する。
【００６４】
メモリ制御部５ｅはフレームアライナ通過後の０系データ及び１系データのＪ１マルチフレーム位相差を検出し、０系フレームメモリ部５ｆ及び１系フレームメモリ部５ｇへ遅延の挿入指示を行う。図３に示すように、伝送路位相を揃えることによって、選択部５ｈにおいて無瞬断切替が可能である。
【００６５】
０系フレームメモリ部５ｆ及び１系フレームメモリ部５ｇはＶＣ−３信号が複数ある場合でも、同一の伝送路によって伝送されたＶＣ−３信号が同じ伝送路経路長による遅延であるため、０系データまたは１系データの複数のＶＣ−３信号に挿入する遅延量が同一の値でよい。つまり、ある固定のＶＣ−３信号または代表のＶＣ−３信号のＪ１マルチフレーム位相で、０系データ及び１系データのフレーム位相差によって装置内の複数のＶＣ−３信号の遅延量を制御することが可能である。０系フレームメモリ部５ｆ及び１系フレームメモリ部５ｇには複数のＶＣ−３信号を多重し、共通に制御する高速メモリを使用することができる。
【００６６】
図７は本発明の一実施例による無瞬断切替装置の構成を示すブロック図である。図７においては、本発明の動作における無瞬断切替装置の実施形態を示している。図７を参照して本発明の一実施例による無瞬断切替装置の動作について説明する。
【００６７】
無瞬断切替装置６ａ，６ｄは０系伝送路６ｂ及び１系伝送路６ｃによって接続されている。０系伝送路６ｂは１０Ｇｂｐｓや２．４Ｇｂｐｓ等の大容量信号であり、複数のＶＣ−３信号の遅延量を制御する場合、同一の伝送路によって伝送されたＶＣ−３信号は同じ伝送路経路長による遅延であるため、０系データまたは１系データの複数のＶＣ−３信号に挿入する遅延量は同一でよい。この場合、無瞬断切替装置６ａ，６ｄは、図１に示す本発明の実施の形態による構成とすることで、少ない回路構成で実現することが可能である。
【００６８】
無瞬断切替装置６ａ，６ｄを図１に示す本発明の実施の形態による構成とすることで、ある固定のＶＣ−３信号または代表のＶＣ−３信号のＪ１マルチフレーム位相で、０系データ及び１系データのフレーム位相差によって装置内の複数のＶＣ−３信号の遅延量を制御することが可能である。
【００６９】
Ｊ１バイトによる位相合せパスは装置内で１パスまたは予備として、さらにもう１パス管理する構成とすることで、位相合せパス以外のパスはＪ１バイトの透過が可能であり、Ｊ１バイトをユーザが自由に使うことも可能である。
【００７０】
図８は２．４Ｇｂｐｓインタフェースフレーム構成を示す図であり、図９はＪ１バイトマルチフレーム構成を示す図である。これら図８及び図９において、２．４Ｇｂｐｓインタフェースフレームの構成では、ペイロードの先頭位置を示すＪ１バイトの位置がＡＵＰＴＲ（ＡｄｍｉｎｉｓｔｒａｔｉｖｅＵｎｉｔＰｏｉｎｔｅｒ）によって示される。また、無瞬断切替装置においてはフレームがマルチフレーム構成をとっており、マルチフレームの最後の２フレーム（６３，６４フレーム目）のＪ１バイトが同期検出用のバイトとして割付けされている。
【００７１】
図１０は本発明の一実施例で使用するメモリ構成を示す図である。図１０においては、ＶＣ−４パス（１５０Ｍｂｐｓ相当）を処理する場合について示しており、メモリ制御ＬＳＩ７ａに接続されるアドレス制御メモリ７ｂは従来のアドレス制御メモリよりも簡単な構成で遅延挿入制御を実現することができる。
【００７２】
このように、フレームアライメント用メモリと、位相合せ用メモリとを個別に持つことによって、装置内でのＪ１マルチフレーム位相を共通に制御する構成とし、単純な構成のメモリを採用することができる。結果して、メモリ制御ＬＳＩに外付けするメモリの個数を減らすことができるので、回路規模を縮小することができる。
【００７３】
また、装置内でのＪ１マルチフレーム位相を共通に制御し、ＴＳＳＩ（ＴｉｍｅＳｌｏｔＳｅｑｕｅｎｃｅＩｎｔｅｇｒｉｔｙ：ビット列順序の保存）を保証することが容易な回路構成とすることで、ＶＣ−４−４ｃ信号やＶＣ−４−１２ｃ信号に容易に対応することができる。
【００７４】
さらに、Ｊ１バイトによる位相合せパスを決め、装置内のＪ１マルチフレーム位相合せを行うことで、位相合せパス以外のパスにおいてＪ１バイトをユーザが自由に使うことが可能となるので、Ｊ１バイトの透過が可能となる。
【００７５】
【発明の効果】
以上説明したように本発明によれば、第１及び第２の伝送路を介して送信側装置と受信側装置との間で信号の送受信を行う際に、第１の伝送路と第２の伝送路との無瞬断切替を行う無瞬断切替伝送システムにおいて、第１及び第２の伝送路を介して送受信されるフレームのずれが生じないようにするためのフレームアライメント用メモリと、第１及び第２の伝送路の経路長差分の遅延挿入を行うための位相合せ用メモリとを受信側装置で独立したブロック構成とし、受信側装置内でのパスの導通確認用の信号として割付けされたＪ１バイトによるＪ１マルチフレーム位相を共通に制御することによって、回路規模を縮小することができ、ＶＣ−４−４ｃ信号及びＶＣ−４−１６ｃ信号に容易に対応することができるとともに、Ｊ１バイトの透過が可能なシステムを実現することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態による伝送路無瞬断切替システムの構成を示すブロック図である。
【図２】本発明の実施の形態による伝送路無瞬断切替システムのフレームアライナ通過前のデータの流れを示すタイムチャートである。
【図３】本発明の実施の形態による伝送路無瞬断切替システムのフレームアライナ通過後のデータの流れを示すタイムチャートである。
【図４】本発明の実施の形態による伝送路無瞬断切替システムのフレームメモリ通過後のデータの流れを示すタイムチャートである。
【図５】本発明の一実施例による伝送路無瞬断切替システムの構成を示すブロック図である。
【図６】本発明の一実施例による受信側装置の構成を示すブロック図である。
【図７】本発明の一実施例による無瞬断切替装置の構成を示すブロック図である。
【図８】２．４Ｇｂｐｓインタフェースフレーム構成を示す図である。
【図９】Ｊ１バイトマルチフレーム構成を示す図である。
【図１０】本発明の一実施例で使用するメモリ構成を示す図である。
【図１１】従来例による伝送路無瞬断切替システムの構成を示すブロック図である。
【図１２】従来例による伝送路無瞬断切替システムのフレームメモリ通過前のデータの流れを示すタイムチャートである。
【図１３】従来例による伝送路無瞬断切替システムのフレームメモリ通過後のデータの流れを示すタイムチャートである。
【図１４】従来例で使用するメモリ構成を示す図である。
【符号の説明】
１，３送信側装置
１ａ，３ａ送信部
１ｂ，３ｂＪ１挿入部
２，４受信側装置
２ａ，４ａ，５ａ０系受信部
２ｂ，４ｂ，５ｂ１系受信部
２ｃ０系ＰＴＲＲＣＶ部
２ｄ１系ＰＴＲＲＣＶ部
２ｅ，４ｃ，５ｃ０系フレームアライナ部
２ｆ，４ｄ，５ｄ１系フレームアライナ部
２ｇ０系ＰＴＲＩＮＳ部
２ｈ１系ＰＴＲＩＮＳ部
２ｉ０系Ｊ１ＤＥＴ部
２ｊ１系Ｊ１ＤＥＴ部
２ｋ位相差検出部
２ｌ読出制御部
２ｍ０系Ｂ３ＤＥＴ部
２ｎ１系Ｂ３ＤＥＴ部
２ｏ切替制御部
２ｐ，４ｆ，５ｆ０系フレームメモリ部
２ｑ，４ｇ，５ｇ１系フレームメモリ部
２ｒ，４ｈ，５ｈ選択部
４ｅ，５ｅメモリ制御部
６ａ，６ｄ無瞬断切替装置
６ｂ０系伝送路
６ｃ１系伝送路
７ａメモリ制御ＬＳＩ
７ｂアドレス制御メモリ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an uninterruptible switching transmission system, and more particularly to an uninterruptible switching transmission system that performs uninterruptible switching of a transmission path in which transmission signals are duplicated.
[0002]
[Prior art]
2. Description of the Related Art In a digital multiplex transmission system including a multiplexing terminal station device, a repeater, and an optical fiber transmission line connecting between them in a synchronous network communication system, a synchronous network for processing an STM (Synchronous Transport Module) signal is used. ing.
[0003]
In SDH (Synchronous Digital Hierarchy) digital multiplex transmission, duplex transmission lines are adopted to improve reliability and maintainability, but service and non-operational systems can be used without interruption. There is a need to switch without impact.
[0004]
In SDH digital multiplex transmission, an STM-n signal is used to cope with an increase in the amount of information. However, in recent years, the transmission path has been increased in capacity, and the high-speed transmission rate has been increased from 600 Mbps (STM-4) to 2. It has changed to 4 Gbps (STM-16) and 10 Gbps (STM-64).
[0005]
Conventionally, in this type of large-capacity long-distance transmission apparatus, a low-speed signal is multiplexed and then a high-speed signal is generated, and then information is transferred to a distant place via an inter-station transmission path. .
[0006]
The high-speed interface unit of the large-capacity long-distance transmission device constitutes a 1 + 1 switching system. By adjusting the delay amount due to the path length difference between the 0-system path difference and the 1-system path difference, the main signal is forcibly switched. Can be switched without interruption. In addition, the large-capacity long-distance transmission device includes a memory for detecting a failure and a transmission path B3 error detection circuit, and detects a transmission path failure, thereby enabling uninterrupted switching when a failure occurs.
[0007]
FIG. 11 shows the principle of the transmission line uninterruptible switching method. In FIG. 11, the transmission side device 8 includes a transmission unit 8a and a J1 insertion unit 8b. The reception side device 9 includes a 0-system reception unit 9a, a 1-system reception unit 9b, a 0-system PTR RCV (Pointer). (Receiver) unit 9c, 1 system PTR RCV unit 9d, 0 system J1 DET (Detector) unit 9e, 1 system J1 DET unit 9f, 0 system frame memory unit 9g, 1 system frame memory unit 9h, Phase difference detection unit 9i, 0 system PTR INS (Pointer Insert) unit 9j, 1 system PTR INS unit 9k, read control unit 9l, 0 system B3 DET unit 9m, 1 system B3 DET unit 9n, switching control A unit 9o, a 0-system frame memory 9p, a 1-system frame memory 9q, and a selection unit 9r are provided.
[0008]
The transmission unit 8a has functions such as OH (Over Head) addition and multiplexing, E / O (Electrical / Optical) conversion, and the like. The J1 insertion unit 8b has a J1 byte (path overhead) in the POH (Path Over Head). Signal for continuity confirmation) is added.
[0009]
The 0-system receiving unit 9a and the 1-system receiving unit 9b in the receiving-side device 9 have functions such as O / E conversion, separation, and OH termination, and convert them into in-device phases by reception pointer processing. The 0-system PTR RCV unit 9c and the 1-system PTR RCV unit 9d issue a write phase instruction and stuff instruction to the 0-system frame memory unit 9g and the 1-system frame memory unit 9h according to the reception pointer value.
[0010]
The 0-system J1 DET unit 9e and the 1-system J1 DET unit 9f detect 64 multiframe synchronization of the J1 byte, and the 0-system frame memory unit 9g and the 1-system frame memory unit 9h are detected according to the start position of the 64 multiframes. Write phase instruction.
[0011]
The 0-system frame memory section 9g and the 1-system frame memory section 9h are transferred to the memory by a write phase instruction from the 0-system PTR RCV section 9c and the 1-system PTR RCV section 9d, the 0-system J1 DET section 9e, and the 1-system J1 DET section 9f. Data is written, and data is read from the memory in accordance with a read frame from the read control unit 9l. The memory capacity of the 0-system frame memory unit 9g and the 1-system frame memory unit 9h has a maximum of 32 frames.
[0012]
The 0-system PTR INS section 9j and the 1-system PTR INS section 9k write a fixed pointer value 522 value to an AU (Administrative Unit) pointer. The phase difference detection unit 9i calculates the frame phase difference between the 0-system data and the 1-system data based on the start positions of the 64 multiframes from the 0-system J1 DET section 9e and the 1-system J1 DET section 9f. It is passed to the read control unit 9l.
[0013]
The read control unit 9l determines the delay amounts of the 0-system data and the 1-system data from the frame phase difference information, and instructs the 0-system frame memory unit 9g and the 1-system frame memory unit 9h to read frames.
[0014]
The 0-system B3 DET unit 9m and the 1-system B3 DET unit 9n detect a transmission line failure of the 0-system data and the 1-system data. The 0-system frame memory 9p and the 1-system frame memory 9q have a memory capacity for the transmission path failure detection time of the 0-system data and the 1-system data, and by controlling the selector of the selection unit 9r according to an instruction from the switching control unit 9o. , Selection instruction and non-instantaneous switching at the time of transmission line failure.
[0015]
The above method provides a non-instantaneous transmission line switching method that enables uninterrupted switching of data between transmission lines regardless of path differences in switching of duplex transmission lines in the new synchronous network SDH digital multiplex transmission system. The purpose is that.
[0016]
The operation of the transmission path uninterruptible switching method is shown in FIGS. FIG. 12 shows the flow of data before passing through the frame memory, and FIG. 13 shows the flow of data after passing through the frame memory.
[0017]
In these FIG. 12 and FIG. 13, when the 1-system data arrives at the receiving side device with a delay of 4 frames more than the 0-system data due to the path length difference between the 0-system transmission path and the 1-system transmission path, The receiving side device detects multi-frame synchronization between 0-system data and 1-system data, recognizes a multi-frame phase difference between 0-system data and 1-system data, and multi-frames even for 1-system data that is delayed Considering the phase variation, the delay amount is inserted so that the phases coincide with each other at the position where the delay of 3 frames is inserted. As a result, in the above example, by inserting a delay of 7 frames in the 0-system data and 3 frames in the 1-system data, it is possible to switch without interruption.
[0018]
[Problems to be solved by the invention]
In recent years, with the increase in capacity of transmission lines, the high-speed transmission rate has changed from 600 Mbps (STM-4) to 2.4 Gbps (STM-16) and 10 Gbps (STM-64). In the circuit configuration of the transmission path phase control unit for realizing the non-instantaneous switching function in one device, reduction of the circuit scale is an important issue.
[0019]
In addition to the VC (virtual container) -3 signal corresponding to the conventional 50 Mbps interface on the low speed side and the VC-4 signal corresponding to the 150 Mbps interface on the low speed side, the form of the signal to be processed is also changed to the 600 Mbps interface on the low speed side. It is also necessary to support the corresponding VC-4-4c signal and the VC-4-16c signal corresponding to the low-speed 2.4 Gbps interface.
[0020]
In the conventional transmission apparatus described above, the circuit of the transmission path phase control unit is configured in units of VC-3 paths (corresponding to 50 Mbps), which is the minimum unit processed by the multiplexing terminal station apparatus. It grows in proportion to the size. When a VC-4-16c signal (equivalent to 2.4 Gbps) is processed, a circuit scale 48 times that of the VC-3 signal is required. Therefore, a large-capacity multiplexed terminal device such as 10 Gbps or 2.4 Gbps is used. In the case of having an uninterruptible switching function, there is a problem that the circuit scale of the transmission path phase control unit becomes large.
[0021]
Further, in the conventional transmission apparatus, the circuit of the transmission path phase control unit is configured in units of VC-3 paths (corresponding to 50 Mbps), which is the minimum unit processed by the multiplexing terminal station apparatus. Are provided in units of VC-3 paths (equivalent to 50 Mbps). When processing VC-4 signals (equivalent to 150 Mbps), processing of VC-4 signals (equivalent to 150 Mbps) is realized by controlling the memory in units of three VC-3 paths (equivalent to 50 Mbps) in common. ing.
[0022]
Further, in the conventional transmission apparatus, in the case of supporting VC-4-4c signal (equivalent to 600 Mbps) and VC-4-16c signal (equivalent to 2.4 Gbps), a memory of VC-3 path (equivalent to 50 Mbps) is shared. It is difficult to control and guarantee TSSI (Time Slot Sequence Integrity) due to an increase in circuit scale.
[0023]
Therefore, in the above-described conventional technology, when a large-capacity multiplexing terminal station device of 10 Gbps, 2.4 Gbps, etc. has an uninterruptible switching function, a VC-4-4c signal (equivalent to 600 Mbps), a VC-4-16c signal There is a problem that it is difficult to cope with (equivalent to 2.4 Gbps).
[0024]
Therefore, the object of the present invention is to solve the above problems, to reduce the circuit scale, to easily deal with the VC-4-4c signal and the VC-4-16c signal, An object is to provide an uninterruptible switching transmission system capable of transmission.
[0025]
[Means for Solving the Problems]
  The uninterruptible switching transmission system according to the present invention is configured to transmit and receive signals between the transmission side device and the reception side device via the first and second transmission lines. An uninterruptible switching transmission system for performing uninterrupted switching with a transmission line of two,
  The reception side device has a first reception function for converting a frame received via the first transmission path into an in-device phase by reception pointer processing, and a frame received via the second transmission path. And a first reception function for preventing a shift of the frame converted to the in-device phase by the first reception function from occurring in a path in the device. A frame alignment function, a second frame alignment function for preventing a shift of the frame converted into the in-device phase by the second receiving function from occurring in a path in the device, and the first transmission path. And a detection function for detecting a path length difference between the first data received via the second transmission path and the second data received via the second transmission path, and the path length difference detected based on the path length difference detected by the detection function. The length is shorter dataInsert a delay of the path length differenceWith a delay insertion function,
  The first and second frame alignment functions and the delay insertion functionIndependent block configuration,
  In the first and second frame alignment functionsJ1 byte assigned as a signal for confirming the continuity of the path in the deviceThe J1 byte is fixed by fixing the start position ofThe J1 multiframe phase is controlled in common.
[0026]
That is, the uninterruptible switching transmission system according to the present invention is a transmission system in which a transmission side device and a reception side device are connected by a first route and a second route. In a system that performs non-instantaneous switching, the shorter path length is detected by detecting the path length difference between the first data received via the first path and the second data received via the second path. A function suitable for providing uninterruptible switching by inserting a delay of the path length difference into the data and having an uninterruptible switching function in a large-capacity multiplexed terminal device such as 10 Gbps or 2.4 Gbps A memory configuration for a block configuration is adopted.
[0027]
Here, in the configuration of the 2.4 Gbps interface frame, the position of the J1 byte indicating the beginning position of the payload is indicated by AU PTR (Administrative Unit Pointer). In the non-instantaneous switching device, the frame has a multi-frame configuration, and the last two frames (63th and 64th frames) of the multi-frame are assigned as synchronization detection bytes.
[0028]
In the conventional 0-system frame memory and 1-system frame memory, 64 frames phase from the 0-system J1 DET section and the 1-system J1 DET section correspond to the staff according to the instructions of the 0-system PTR RCV section and the 1-system PTR RCV section. Thus, data is written and 64 multi-frames are read with the pointer value 522 fixed according to the read frame from the read control unit. That is, the 0-system frame memory and the 1-system frame memory have both the frame aligner function and the delay insertion function of the path length difference.
[0029]
Since these 0-system frame memory and 1-system frame memory require a memory capacity of up to 32 frames, a general-purpose memory is externally attached to the gate array. In addition, since the 0-system frame memory and the 1-system frame memory require individual processing in units of VC-3 paths (corresponding to 50 Mbps), the number of general-purpose memories used in the large-capacity multiplexed terminal apparatus is a processing path. It increases in proportion to the size of.
[0030]
FIG. 14 shows a memory configuration of a conventional transmission apparatus. In this conventional memory configuration, since the memory serves both as a frame aligner function and a delay insertion function for path length difference, it is necessary to employ the address control memory 10b, and the memory control LSI (large scale integrated circuit) 10a is used. Since the number of terminals also increases in proportion to the number of memories, it is not suitable for processing of VC-4-4c signals (equivalent to 600 Mbps) and VC-4-16c signals (equivalent to 2.4 Gbps).
[0031]
On the other hand, in the uninterruptible switching transmission system of the present invention, the memory frame aligner function and the path length difference delay insertion function have independent block configurations, so that the memory capacity for the memory frame aligner function is 2 frames. It is sufficient that the capacity is sufficient, and it is possible to configure with a memory LSI internal circuit. This frame aligner function block is controlled so as not to cause a frame shift in a plurality of VC-3 paths (corresponding to 50 Mbps) in the apparatus.
[0032]
In addition, since the memory for the delay insertion function requires a memory capacity of a maximum of 32 frames, a general-purpose memory is externally attached to the memory control LSI. However, since the processing of the frame aligner function has been completed at the input of this memory, there is no need to individually set the delay amount for a plurality of VC-3 paths (corresponding to 50 Mbps) in the apparatus, It is possible to set the same delay amount for the VC-3 path. As a result, it is possible to multiplex signals of each VC-3 path (equivalent to 50 Mbps) and use a higher speed memory.
[0033]
The non-instantaneous switching transmission system of the present invention can use a general-purpose memory as a memory for delay insertion by making the frame aligner function of the memory and the delay insertion function of the path length difference independent. Therefore, the circuit configuration of the non-instantaneous switching control unit in the apparatus can be reduced.
[0034]
Further, the uninterruptible switching transmission system of the present invention has a block configuration in which the frame aligner function of the memory and the delay insertion function of the path length difference are independent, and the frame shift is in the VC-3 path (corresponding to 50 Mbps) in the apparatus. By adopting a frame aligner function that is controlled so as not to occur, it is controlled so that the leading positions of paths input to the delay insertion memory are always aligned in the apparatus, and the VC-4-4c signal (600 Mbps) is controlled. Equivalent) or VC-4-16c signal (equivalent to 2.4 Gbps).
[0035]
Further, the uninterruptible switching transmission system of the present invention has a block configuration in which the frame aligner function of the memory and the delay insertion function of the path length difference are independent, and the delay amount setting to the memory for delay insertion is set in a plurality of units in the apparatus. The same delay amount is used for all VC-3 paths (equivalent to 50 Mbps).
[0036]
Accordingly, it is possible to set a representative path among a plurality of VC-3 paths (corresponding to 50 Mbps) and determine the delay amount. Since it is not necessary to construct a J1 multi-frame except for the representative path, the J1 byte can be transmitted and used freely.
[0037]
Further, if a processing block for 2.4 Gbps, for example, is configured as one uninterruptible switching control unit in the apparatus, four delay amounts can be set for a 10 Gbps apparatus. The non-instantaneous switching transmission system of the present invention can be used for a ring device by using it together with a cross-connect function of a 10 Gbps device.
[0038]
DETAILED DESCRIPTION OF THE INVENTION
Next, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing a configuration of a transmission path uninterruptible switching system according to an embodiment of the present invention. In FIG. 1, the transmission side apparatus 1 is comprised from the transmission part 1a and the J1 insertion part 1b.
[0039]
The receiving side device 2 includes a 0-system receiving unit 2a, a 1-system receiving unit 2b, a 0-system PTR RCV (Pointer Receiver) unit 2c, a 1-system PTR RCV unit 2d, a 0-system frame aligner unit 2e, and a 1-system frame. Aligner unit 2f, 0 system PTR INS (Pointer Insert) unit 2g, 1 system PTR INS unit 2h, 0 system J1 DET (Detector) unit 2i, 1 system J1 DET unit 2j, phase difference detection unit 2k, Read control unit 2l, 0 system B3 DET unit 2m, 1 system B3 DET unit 2n, switching control unit 2o, 0 system frame memory unit 2p, 1 system frame memory unit 2q, and selection unit 2r It is configured.
[0040]
2 is a diagram showing a data flow before passing through the frame aligner in the embodiment of the present invention, and FIG. 3 is a diagram showing a data flow after passing through the frame aligner in the embodiment of the present invention. FIG. 4 is a diagram showing a data flow after passing through the frame memory in the embodiment of the present invention. With reference to FIG. 1 to FIG. 4, the operation under each condition of the embodiment of the present invention will be described.
[0041]
The transmission unit 1a has functions such as OH (Over Head) addition and multiplexing, E / O (Electrical / Optical) conversion, and the J1 insertion unit 1b has a J1 byte (path overhead) in a POH (Path Over Head). Signal for continuity confirmation) is added.
[0042]
The 0-system receiving unit 2a and the 1-system receiving unit 2b in the receiving-side device 2 have functions such as O / E conversion, separation, and OH termination, and convert to the in-device phase by reception pointer processing. The 0-system PTR RCV unit 2c and the 1-system PTR RCV unit 2d issue a write phase instruction and a staff instruction to the 0-system frame aligner unit 2e and the 1-system frame aligner unit 2f according to the reception pointer value.
[0043]
As shown in FIG. 2, the 0-system frame aligner unit 2e and the 1-system frame aligner unit 2f send 0-system data and 1-system data having different pointer values and J1 multiframe phases to the 0-system PTR RCV unit 2c and the 1-system PTR, respectively. Data is written into an internal memory (not shown) in accordance with a write phase instruction and a staff instruction from the RCV unit 2d. Further, for example, 0-system data and 1-system data to the position of the pointer value “522” after 2 frames are read out from the written phase. At this time, the value to be fixedly inserted is a value in consideration of the variation of the PTR value, and about 2 frames is appropriate.
[0044]
The 0-system PTR INS section 2g and the 1-system PTR INS section 2h write a fixed pointer value “522” to an AU (Administrative Unit) pointer. Here, as shown in FIG. 3, the 0-system read data and the 1-system read data are frame-aligned, and the leading position of each J1 byte is fixed to the value of the pointer value “522”. The system read data is not subjected to J1 multiframe phase alignment.
[0045]
The 0-system J1 DET unit 2i and the 1-system J1 DET unit 2j detect J1 byte 64 multi-frame synchronization of the 0-system read data and the 1-system read data, respectively, and 64 to the 0-system frame memory unit 2p and the 1-system frame memory unit 2q. The write phase is instructed according to the start position of the multiframe. The phase difference detector 2k detects the J1 multiframe phase difference between the 0-system read data and the 1-system read data, and sends the frame phase difference information to the read controller 2l.
[0046]
The 0-system frame memory unit 2p and the 1-system frame memory unit 2q write data to the memory according to the write phase instruction from the 0-system J1 DET unit 2i and the 1-system J1 DET unit 2j, and the read frame from the read control unit 2l Therefore, data is read from the memory. The memory capacity of the 0-system frame memory unit 2p and the 1-system frame memory unit 2q has a maximum of 32 frames.
[0047]
Since the memory used here is already controlled so that the writing side does not stuff, a FIFO (First In First Out) memory or the like as shown in FIG. 10 can be used.
[0048]
The phase difference detection unit 2k calculates the frame phase difference between the 0-system data and the 1-system data based on the 64 multiframe head positions from the 0-system J1 DET section 2i and the 1-system J1 DET section 2j, and reads out the frame phase difference information. It is passed to the control unit 2l. Further, the read control unit 21 determines the delay amounts of the 0-system data and the 1-system data from the frame phase difference information, and instructs the 0-system frame memory unit 2p and the 1-system frame memory unit 2q to read frames.
[0049]
The 0-system B3 DET unit 2m and the 1-system B3 DET unit 2n detect a transmission line failure of the 0-system read data and the 1-system read data. The 0-system frame memory unit 2p and the 1-system frame memory unit 2q have a memory capacity for the minimum transmission path failure detection time of the 0-system data and the 1-system data, and control the selector of the selection unit 2r according to an instruction from the switching control unit 2o. By doing so, it is possible to perform selection switching and uninterruptible switching when a transmission line fails. The frame memory needs a capacity of 32 frames for delay absorption. Further, it may be designed with a margin of 3 frames for failure detection.
[0050]
The above method provides an uninterruptible transmission path switching method that enables uninterrupted switching of data between transmission paths regardless of path differences when switching duplex transmission paths to the new synchronous network SDH digital multiplex transmission system. ing.
[0051]
Detailed conditions during the basic operation will be described later. In addition, it will be described later that the above configuration is suitable as a non-instantaneous switching system corresponding to an increase in capacity of a transmission line.
[0052]
FIG. 5 is a block diagram showing a configuration of a transmission line uninterruptible switching system according to an embodiment of the present invention. In FIG. 5, the transmission side device 3 includes a transmission unit 3 a and a J1 insertion unit 3 b, and the reception side device 4 includes a 0-system reception unit 4 a, a 1-system reception unit 4 b, a 0-system frame aligner unit 4 c, The system includes a 1-system frame aligner unit 4d, a memory control unit 4e, a 0-system frame memory unit 4f, a 1-system frame memory unit 4g, and a selection unit 4h.
[0053]
Here, the 0-system frame aligner unit 4c and the 1-system frame aligner unit 4d are the PTR RCV unit 2c and the 1-system PTR of the receiving side device 2 of the transmission path uninterruptible switching system according to the embodiment of the present invention shown in FIG. The RCV unit 2d, the 0-system frame aligner unit 2e, the 1-system frame aligner unit 2f, the 0-system PTR INS unit 2g, and the 1-system PTR INS unit 2h have functions.
[0054]
The memory control unit 4e includes a 0-system J1 DET unit 2i, a 1-system J1 DET unit 2j, and a phase difference detection unit of the receiving side device 2 of the transmission path uninterruptible switching system according to the embodiment of the present invention shown in FIG. 2k and the functions of the read control unit 2l.
[0055]
The functions corresponding to each of the 0-system B3 DET unit 2m, the 1-system B3 DET unit 2n, and the switching control unit 2o of the receiving side apparatus 2 of the transmission line uninterruptible switching system according to the embodiment of the present invention shown in FIG. Since there is no problem even if it is omitted in the description, its illustration and description are omitted in FIG.
[0056]
The transmission unit 3a in the transmission side device 3 has functions such as OH addition and multiplexing, E / O conversion, and the like, and the J1 insertion unit 3b adds J1 bytes to the POH.
[0057]
The 0-system frame aligner unit 4c and the 1-system frame aligner unit 4d in the receiving-side apparatus 4 have a frame alignment function, and the pointer value after two frames is fixed as shown in FIG. The 0-system data and 1-system data are read to the position “522”, respectively.
[0058]
The 0-system frame aligner 4c and the 1-system frame aligner 4d require processing for each VC-3 signal 1ch (channel). Even if the input signal is a signal such as VC-4 or VC-4-4c, the configuration of the internal memory cannot be reduced.
[0059]
The memory control unit 4e detects the J1 multiframe phase difference between the 0-system data and the 1-system data after passing through the frame aligner, and instructs the 0-system frame memory unit 4f and the 1-system frame memory unit 4g to insert a delay amount. As shown in FIG. 3, by selecting the same transmission path phase, the selection unit 4h can perform non-instantaneous switching.
[0060]
Even when there are a plurality of VC-3 signals, the 0-system frame memory unit 4f and the 1-system frame memory unit 4g have a delay due to the same transmission path path length because the VC-3 signals transmitted through the same transmission path are delayed. The delay amount inserted into a plurality of VC-3 signals of data or 1-system data may be the same value. In other words, the delay amount of a plurality of VC-3 signals in the device is controlled by the frame phase difference between the 0-system data and the 1-system data in the J1 multiframe phase of a certain fixed VC-3 signal or a representative VC-3 signal. It is possible. The 0-system frame memory unit 4f and the 1-system frame memory unit 4g can actually use a high-speed memory that multiplexes a plurality of VC-3 signals and controls them in common.
[0061]
FIG. 6 is a block diagram showing a configuration of a receiving apparatus according to an embodiment of the present invention. FIG. 6 shows a case where a plurality of VC-3 signals are processed. A configuration example on the receiving side according to an embodiment of the present invention will be described with reference to FIG.
[0062]
The 0-system receiver 5a and 1-system receiver 5b receive large-capacity signals such as 10 Gbps and 2.4 Gbps, and have functions such as O / E conversion, separation, and OH termination. Convert.
[0063]
Since input to the 0-system frame aligner unit 5c and the 1-system frame aligner unit 5d requires processing for each VC-3 path unit, a signal separated into VC-3 path units is input.
[0064]
The memory control unit 5e detects the J1 multiframe phase difference between the 0-system data and the 1-system data after passing through the frame aligner, and instructs the 0-system frame memory unit 5f and the 1-system frame memory unit 5g to insert a delay. As shown in FIG. 3, by selecting the same transmission path phase, the selector 5h can switch without interruption.
[0065]
Even when there are a plurality of VC-3 signals, the 0-system frame memory unit 5f and the 1-system frame memory unit 5g have a delay due to the same transmission path path length because the VC-3 signals transmitted through the same transmission path are delayed. The amount of delay inserted into a plurality of VC-3 signals of data or 1-system data may be the same value. In other words, the delay amount of a plurality of VC-3 signals in the device is controlled by the frame phase difference between the 0-system data and the 1-system data in the J1 multiframe phase of a certain fixed VC-3 signal or a representative VC-3 signal. It is possible. A high-speed memory that multiplexes a plurality of VC-3 signals and controls them in common can be used for the 0-system frame memory unit 5f and the 1-system frame memory unit 5g.
[0066]
FIG. 7 is a block diagram showing a configuration of an uninterruptible switching device according to an embodiment of the present invention. FIG. 7 shows an embodiment of the uninterruptible switching device in the operation of the present invention. The operation of the uninterruptible switching device according to one embodiment of the present invention will be described with reference to FIG.
[0067]
The uninterruptible switching devices 6a and 6d are connected by a 0-system transmission line 6b and a 1-system transmission line 6c. The 0-system transmission line 6b is a large-capacity signal such as 10 Gbps or 2.4 Gbps. When the delay amount of a plurality of VC-3 signals is controlled, the VC-3 signal transmitted through the same transmission line is the same transmission line path. Since the delay is due to the length, the delay amount inserted into a plurality of VC-3 signals of 0-system data or 1-system data may be the same. In this case, the uninterruptible switching devices 6a and 6d can be realized with a small circuit configuration by adopting the configuration according to the embodiment of the present invention shown in FIG.
[0068]
The non-instantaneous switching devices 6a and 6d are configured according to the embodiment of the present invention shown in FIG. 1, so that 0-series data can be obtained with a J1 multiframe phase of a certain fixed VC-3 signal or representative VC-3 signal. It is possible to control the delay amount of a plurality of VC-3 signals in the apparatus by the frame phase difference of the 1-system data.
[0069]
The J1 byte phase alignment path is configured as one path or spare in the device, and another path is managed so that the J1 byte can be transmitted through paths other than the phase alignment path, and the user can freely use the J1 byte. It can also be used.
[0070]
FIG. 8 is a diagram showing a 2.4 Gbps interface frame configuration, and FIG. 9 is a diagram showing a J1 byte multiframe configuration. 8 and 9, in the configuration of the 2.4 Gbps interface frame, the position of the J1 byte indicating the head position of the payload is indicated by AU PTR (Administrative Unit Pointer). In the non-instantaneous switching device, the frame has a multi-frame configuration, and the last two frames (63th and 64th frames) of the multi-frame are assigned as synchronization detection bytes.
[0071]
FIG. 10 is a diagram showing a memory configuration used in one embodiment of the present invention. FIG. 10 shows the case of processing a VC-4 path (corresponding to 150 Mbps), and the address control memory 7b connected to the memory control LSI 7a realizes delay insertion control with a simpler configuration than the conventional address control memory. can do.
[0072]
As described above, by having the frame alignment memory and the phase alignment memory separately, it is possible to control the J1 multiframe phase in the apparatus in common, and a memory having a simple configuration can be adopted. As a result, since the number of memories external to the memory control LSI can be reduced, the circuit scale can be reduced.
[0073]
In addition, it is possible to control the J1 multi-frame phase in the apparatus in common, and to make the circuit configuration easy to guarantee TSSI (Time Slot Sequence Integrity), VC-4-4c signal and VC It can easily cope with the -4-12c signal.
[0074]
Furthermore, by determining the phase alignment path using the J1 byte and performing J1 multiframe phase alignment in the apparatus, the user can freely use the J1 byte in paths other than the phase alignment path. Is possible.
[0075]
【The invention's effect】
As described above, according to the present invention, when signals are transmitted and received between the transmission side apparatus and the reception side apparatus via the first and second transmission lines, the first transmission line and the second transmission line In a non-instantaneous switching transmission system that performs non-instantaneous switching with a transmission path, a frame alignment memory for preventing a shift of frames transmitted and received via the first and second transmission paths, The phase matching memory for performing delay insertion of the path length difference between the first and second transmission paths is configured as an independent block configuration at the receiving side device, and is allocated as a signal for confirming the continuity of the path in the receiving side device. By commonly controlling the J1 multi-frame phase by the J1 byte, the circuit scale can be reduced, the VC-4-4c signal and the VC-4-16c signal can be easily handled, and the J1 byte Transparent There is an effect that it is possible to realize a system capable of.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a transmission path uninterruptible switching system according to an embodiment of the present invention.
FIG. 2 is a time chart showing the flow of data before passing through the frame aligner of the transmission path uninterruptible switching system according to the embodiment of the present invention.
FIG. 3 is a time chart showing a data flow after passing through the frame aligner of the transmission path uninterruptible switching system according to the embodiment of the present invention.
FIG. 4 is a time chart showing a data flow after passing through the frame memory of the transmission path uninterruptible switching system according to the embodiment of the present invention.
FIG. 5 is a block diagram showing a configuration of a transmission path uninterruptible switching system according to an embodiment of the present invention.
FIG. 6 is a block diagram illustrating a configuration of a reception-side apparatus according to an embodiment of the present invention.
FIG. 7 is a block diagram showing a configuration of an uninterruptible switching device according to an embodiment of the present invention.
FIG. 8 is a diagram showing a 2.4 Gbps interface frame configuration.
FIG. 9 is a diagram showing a J1 byte multi-frame configuration.
FIG. 10 is a diagram showing a memory configuration used in an embodiment of the present invention.
FIG. 11 is a block diagram showing a configuration of a transmission line uninterruptible switching system according to a conventional example.
FIG. 12 is a time chart showing the flow of data before passing through the frame memory of the transmission line uninterruptible switching system according to the conventional example.
FIG. 13 is a time chart showing a data flow after passing through the frame memory of the transmission line uninterruptible switching system according to the conventional example.
FIG. 14 is a diagram showing a memory configuration used in a conventional example.
[Explanation of symbols]
1,3 Transmitter device
1a, 3a transmitter
1b, 3b J1 insertion part
2,4 Receiver device
2a, 4a, 5a 0 system receiver
2b, 4b, 5b 1 system receiver
2c 0 series PTR RCV part
2d 1 system PTR RCV part
2e, 4c, 5c 0 series frame aligner
2f, 4d, 5d 1 system frame aligner
2g 0 series PTR INS part
2h 1 system PTR INS section
2i 0 series J1 DET part
2j 1 system J1 DET part
2k phase difference detector
2l Read controller
2m 0 series B3 DET part
2n 1 system B3 DET part
2o Switching control unit
2p, 4f, 5f 0 series frame memory
2q, 4g, 5g 1 system frame memory
2r, 4h, 5h selector
4e, 5e Memory control unit
6a, 6d Non-instantaneous switching device
6b 0 system transmission line
6c 1 system transmission line
7a Memory control LSI
7b Address control memory

Claims

When performing transmission / reception of signals between the transmission-side device and the reception-side device via the first and second transmission lines, switching between the first transmission line and the second transmission line without instantaneous interruption is performed. An uninterrupted switching transmission system,
The reception side device has a first reception function for converting a frame received via the first transmission path into an in-device phase by reception pointer processing, and a frame received via the second transmission path. And a first reception function for preventing a shift of the frame converted to the in-device phase by the first reception function from occurring in a path in the device. A frame alignment function, a second frame alignment function for preventing a shift of the frame converted into the in-device phase by the second receiving function from occurring in a path in the device, and the first transmission path. And a detection function for detecting a path length difference between the first data received via the second transmission path and the second data received via the second transmission path, and the path length difference detected based on the path length difference detected by the detection function. And a delay insertion length inserts the path length differential delay of the shorter data,
The first and second frame alignment functions and the delay insertion function are independent block configurations,
By fixing the leading position of the J1 byte assigned as a signal for confirming the continuity of the path in the device by the first and second frame alignment functions to a preset value, A non-instantaneous switching transmission system characterized in that the frame phase is controlled in common.

2. The method according to claim 1, wherein the J1 multi-frame phase in the receiving side apparatus is controlled in common with respect to the path in the receiving side apparatus to guarantee the preservation of the bit string order. Instantaneous switching switching transmission system.

2. A phase alignment path based on the J1 byte is determined to perform the J1 multiframe phase alignment in the receiving side apparatus, and a path other than the phase alignment path can use the J1 byte. Item 3. An uninterruptible switching transmission system according to item 2.