JP3662891B2 - 携帯電話装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、携帯電話装置に関し、特に、システムクロック・バスクロック・ＣＰＵクロック等（以下クロック等と略記する）の周波数を受信周波数に従って変更する携帯電話装置に関する。
【０００２】
クロック等の周波数の整数倍が受信周波数に該当する無線チャンネルを利用するときに、クロック等の周波数を受信周波数の整数分の１の周波数からずらした周波数に制御を行う。
【０００３】
クロック等を、数十ｋＨｚ程度の高次が無線周波数に影響しない周波数を基準周波数として用いたＰＬＬ回路方式の発振器により発振した周波数あるいはその周波数を分周した周波数を用いることを特徴としている。
【０００４】
基準周波数を時計ＣＬＫの３２．７６８ｋＨｚを用いる。
【０００５】
クロック等の周波数の変更は、ＰＬＬ回路方式の発振器の分周数を変更することで行なわれる。
【０００６】
クロック等の周波数の変更は、無線チャンネルを切り替える受信部の局部発振器のＰＬＬ回路の周波数を切り替えるときの周波数が所定の範囲に収束するまでの時間内に行なわれる。
【０００７】
クロック等の周波数の切替時には、クロック等のＰＬＬ回路の分周器の分周数の指定回路の変更は、受信部の局部発振器のＰＬＬの周波数指定のシリアルデータのストローブ信号の立ち上げと同時に行なわれる。
【０００８】
クロック等は、１つのＰＬＬ回路の発振周波数の分周により生成されることで、１つのＰＬＬ回路の分周数の変更で全てのクロック等の周波数の変更が可能である。
【０００９】
【従来の技術】
図９に示すような携帯電話装置では、各種の周波数のクロックが用いられており、そのクロック周波数の整数倍が、携帯電話装置の受信周波数に一致すると、その受信周波数を用いた無線チャンネルでは、受信感度劣化や受信レベル測定誤りが発生する。
【００１０】
図１１は、データバスの同期クロックに１０ＭＨｚを用いた場合の全受信チャンネルの受信感度を測定した結果を示している。
【００１１】
図１１に示の如く、１０ＭＨｚの８１倍・８２倍・８３倍の周波数で感度の著しい劣化が見られる。
【００１２】
図１０に示すように、特に上下の筐体の接続部のフレキシブルプリント板から輻射し、アンテナで受信される場合が顕著である。
【００１３】
図１は、一般的な携帯電話装置のブロック図である。この内の制御部１０５についての詳細が図７に示されている。
【００１４】
図７において、基準ＣＬＫ発振器１０５１で１４．４ＭＨｚの周波数信号が発振され、この周波数信号はＰＬＬ回路１０５３にて、４分周されて、３．６ＭＨｚとして、比較基準周波数とされている。
【００１５】
電圧制御発振器１０５５の発振周波数を１４分周して、位相比較によりＰＬＬ制御を行って、５０．４ＭＨｚをＣＰＵクロックに用いている。
【００１６】
基準ＣＬＫ１発振器１０５１で１４．４ＭＨｚの周波数信号を発振し、ＰＬＬ回路１０５４にて、４分周して、３．６ＭＨｚとして比較基準周波数としている。
【００１７】
電圧制御発振器１０５６の発振周波数を１０分周して、位相比較によりＰＬＬ制御を行って、３６ＭＨｚをＤＳＰクロックに用いている。
【００１８】
また図３は表示部１１０の詳細図である。
【００１９】
ＣＰＵクロック１２０１を受け取ったＬＣＤコントローラ１１０１は、ＣＰＵクロックを５分周してデータクロックに用いる。周波数は１０．０８ＭＨｚとなる。
【００２０】
撮影部を付加した場合の撮影部の詳細図が図８である。
【００２１】
発振子１１４７は、９ＭＨｚを発振し、データクロックに用いる。
【００２２】
本発明とほぼ同様の目的を有する他の従来例として、特開２０００−２４４４２１号公報に開示された技術が挙げられる。
【００２３】
この公報に開示された無線通信装置は、所定の受信周波数帯域内で、目的の希望波と目的外の妨害波とを選択的に受信する無線通信装置において、前記希望波が変調波で前記妨害波が無変調波であるときに、受信信号の信号帯域幅を調べることによりこの受信信号が希望波または妨害波の何れであるかを判断する判断手段を具備し、受信信号を、少なくとも１つの周波数変換手段を用いて所定の中間周波数の信号に周波数変換し、この中間周波数の信号を復調して受信データを生成する受信部と、この受信部において信号の電界強度を検出する電界強度検出手段と、局部発振信号を生成して周波数変換手段に供給する局部発振部とを備え、前記判断手段は、電界強度検出手段により局部発振信号が第１の周波数のときの第１の電界強度および所定周波数シフトさせた第２の周波数のときの第２の電界強度を検出し、第１の電界強度と第２の電界強度との差に基づいて受信信号が希望波または妨害波の何れであるかを判断するものである。
【００２４】
【発明が解決しようとする課題】
しかしながら、叙上のような周波数構成とすると、
基準比較周波数の３．６ＭＨｚの整数倍、
表示部のデータクロック周波数の１０．０８ＭＨｚの整数倍、
撮影部のデータクロック周波数の９ＭＨｚの整数倍、
に該当する受信周波数で、感度劣化及び受信レベル測定誤りを惹き起こす不具合が発生する。
【００２５】
また、前記公報に開示された従来例は、構造が複雑化する不具合があった。
【００２６】
本発明は従来の上記実情に鑑み、従来の技術に内在する上記不具合を解消するためになされたものであり、従って本発明の目的は、簡単な構成により受信周波数で感度劣化及び受信レベル測定誤りの発生を容易かつ的確に除去することを可能とした新規な携帯電話装置を提供することにある。
【００２７】
【課題を解決するための手段】
本発明に係る携帯電話装置は、アンテナを有する無線部と、該無線部の出力が接続されたアナログベースバンド部と、該アナログベースバンド部に接続されたデジタルベースバンド部と、前記各部を制御する制御手段とを有する携帯電話装置において、前記制御手段は該携帯電話装置で使用されるシステムクロック・バスクロック・ＣＰＵクロック等（以下クロック等と略記する）の周波数を、受信周波数に従って変更することを特徴としている。
【００２８】
前記制御手段は、前記クロック等の周波数の整数倍が受信周波数に該当する無線チャンネルを利用するときに、前記クロック等の周波数を受信周波数の整数分の１の周波数からずらした周波数に制御を行う。
【００２９】
前記クロック等として、数十ｋＨｚ程度の高次が無線周波数に影響しない周波数を基準周波数として用いたＰＬＬ回路方式の発振器により発振した周波数あるいは該周波数を分周した周波数を用いている。
【００３０】
前記制御手段は、第１のＰＬＬ回路と第１の電圧制御発振器とにより構成された第１のＰＬＬ発振器と、第２のＰＬＬ回路と第２の電圧制御発振器とにより構成された第２のＰＬＬ発振器と、前記第１及び第２のＰＬＬ回路に接続され該各ＰＬＬ回路の分周比の制御を行う制御回路と、該制御回路に基準ＣＬＫを供給する基準ＣＬＫ発生器と、前記制御回路に時計の源クロックを供給すると共に前記第１及び第２のＰＬＬ回路にＰＬＬの比較基準周波数として用いる時計ＣＬＫを発生する時計ＣＬＫ発生器と、前記第１の電圧制御発振器と前記制御回路との間に設けられたＣＰＵと、前記第２の電圧制御発振器と前記制御回路との間に設けられたＤＳＰとを備えている。
【００３１】
前記基準周波数を前記時計ＣＬＫの３２．７６８ｋＨｚとすることができる。
【００３２】
前記クロック等の周波数の変更は、ＰＬＬ回路方式の発振器の分周数を変更することで行われる。
【００３３】
前記クロック等の周波数の変更は、無線チャンネルを切り替える受信部の局部発振器のＰＬＬ回路の周波数を切り替えるときの周波数が所定の範囲に収束するまでの時間内に行われる。
【００３４】
前記クロック等の周波数の切替時には、前記クロック等のＰＬＬ回路の分周器の分周数の指定の変更は、受信部の局部発振器のＰＬＬの周波数指定のシリアルデータのストローブ信号の立ち上げと同時に行われる。
【００３５】
前記クロック等は、１つのＰＬＬ回路の発振周波数の分周により生成することで、１つのＰＬＬ回路の分周数の変更で全てのクロック等の周波数の変更が可能である。
【００３６】
携帯電話システムにおいて、基地局より無線周波数チャンネルを割り当てられたときに該割り当てられた無線周波数チャンネルに従って前記クロック類の周波数は選択的に切り替えわれる。
【００３７】
前記第１のＰＬＬ回路は時計ＣＬＫの３２．７６８ｋＨｚを比較基準周波数として前記第１の電圧制御発振器の周波数を１５３８分周することにより前記第１のＰＬＬ発振器は５０．３９７１８４ＭＨｚの周波数信号を出力すると共に、前記制御回路の制御により分周数を１５３９とされる場合には５０．４２９９５２ＭＨｚの周波数信号を発生し、前記第２のＰＬＬ回路は時計ＣＬＫの３２．７６８ｋＨｚを比較基準周波数として前記第２の電圧制御発振器の周波数を１１００分周することにより前記第２のＰＬＬ発振器は３６．０４４８ＭＨｚの周波数信号を出力すると共に、前記制御回路の制御により分周数を１０９９とされる場合には３６．０１２０３２ＭＨｚの周波数信号を発生する。
【００３８】
前記第１のＰＬＬ回路の分周数を１５３８、前記第２のＰＬＬ回路の分周数を１１００、ＣＰＵクロックを５０．３９７１８４ＭＨｚ、ＤＳＰクロックを３６．０４４８ＭＨｚ、データクロックを１０．０７９４３６８ＭＨｚとなるように前記制御回路が前記第１、第２のＰＬＬ発振器を制御した場合を第１の周波数関係状態とし、前記第１のＰＬＬ回路の分周数を１５３９、前記第２のＰＬＬ回路の分周数を１０９９、ＣＰＵクロックを５０．４２９９５２４ＭＨｚ、ＤＳＰクロックを３６．０１２０３２ＭＨｚ、データクロックを１０．０８５９９０４ＭＨｚとなるように前記制御回路が前記第１、第２のＰＬＬ発振器を制御した場合を第２の周波数関係状態とされる。
【００３９】
前記第１の周波数関係状態では第１、第２、第３のチャンネルで、前記第２の周波数関係状態では第４、第５、第６のチャンネルでそれぞれ受信感度劣化を惹起し、双方共に異なるチャンネルであることを利用し、前記制御回路は定状状態では前記第１、第２のＰＬＬ回路を前記第１の周波数関係状態に設定し、該第１の周波数関係状態で受信感度劣化チャンネルである前記第１、第２、第３のチャンネルを使用するときにのみ前記第２の周波数関係状態に設定する。
【００４０】
【発明の実施の形態】
次に、本発明をその好ましい各実施の形態について図面を参照しながら詳細に説明する。
【００４１】
図１は、本発明による第１の実施の形態の一実施例を示すブロック構成図である。
【００４２】
【第１の実施の形態の構成】
図１を参照するに、図９に示すような携帯電話装置において、本発明について図１を用いて説明するに、アンテナ１０１が無線部１０２に接続され、無線部１０２の出力がアナログベースバンド部１０３に接続され、アナログベースバンド部１０３は、マイクロホン１１１とスピーカ１１２とレシーバ１１３とデジタルベースバンド部１０４に接続されている。
【００４３】
電池１０７は、電源部１０６に接続され、この電源は、電源部１０６より、無線部１０２とアナログベースバンド部１０３とデジタルベースバンド部１０４と制御部１０５とキー操作部１０９と表示部１１０にそれぞれ供給されている。
【００４４】
制御部１０５は、無線部１０２とアナログベースバンド部１０３とデジタルベースバンド部１０４とキー操作部１０９と電源部１０６に接続され、それぞれの制御を行う。
【００４５】
また、制御部１０５は、接続フレキシブルプリント板に接続され、更にバス１２０により表示部１１０に接続されている。
【００４６】
以上は、従来の携帯電話装置においても同様である。
【００４７】
ここで、本発明の第１番目の要点である制御部１０５の構成について、図２を用いて詳細に説明する。
【００４８】
図２は、図１に示された制御部１０５の一実施例を示すブロック構成図である。
【００４９】
図２を参照するに、基準クロック発生器１０５１は、制御回路１０５９に接続され、制御回路１０５９に基準ＣＬＫを供給する。
【００５０】
時計ＣＬＫ発生器１０５２は制御回路１０５９に接続され、その出力された時計ＣＬＫは、時計の源クロックとして用いられると共に、各種タイマのクロックにも用いられる。
【００５１】
更に、時計ＣＬＫ発生器１０５２から出力される時計ＣＬＫは、第１のＰＬＬ回路１０５３と第２のＰＬＬ回路１０５４に供給され、ＰＬＬ回路１０５３、１０５４の比較基準周波数に用いられる。
【００５２】
第１のＰＬＬ回路１０５３は、電圧制御発振器１０５５に接続され、第１のＰＬＬ発振器を構成する。
【００５３】
電圧制御発振器１０５５の出力は、ＣＰＵ１０５７に接続され、ＣＰＵ１０５７にＣＰＵクロックを供給する。
【００５４】
ＣＰＵ１０５７は、制御回路１０５９にバス接続され、各種の制御をプログラムに従って行う。
【００５５】
制御回路１０５９は、第１のＰＬＬ回路１０５３に接続され、分周比の制御を行う。
【００５６】
第２のＰＬＬ回路１０５４は、電圧制御発振器１０５６に接続され、第２のＰＬＬ発振器を構成する。
【００５７】
電圧制御発振器１０５６の出力は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ
Ｐｒｏｃｅｓｓｏｒ）１０５８に接続され、ＤＳＰ１０５８にＤＳＰクロックを供給する。
【００５８】
１０５５、１０５６の発振器は、電圧制御発振器で構成してもよいし、電流制御発振器によって構成されても同様の動作が可能である。
【００５９】
ＤＳＰ１０５８は、制御回路１０５９にバス接続され、符号化復号化処理などのデジタル信号計算処理を行う。
【００６０】
制御回路１０５９は、第２のＰＬＬ回路１０５４に接続され、分周比の制御を行う。
【００６１】
制御回路１０５９は、外部ＩＯにより、外部回路と接続され、各種の制御を行う。
【００６２】
次に本発明の第２番目の要点である制御部１０５の構成について、図３を用いて詳細に説明する。
【００６３】
制御部１０５は、図１において説明されていると同様に、バス１２０で表示部１１０と接続されている。
【００６４】
バス１２０の詳細は、
制御部１０５は、内部で発生したＣＰＵクロックを接続線１２０１を通して、ＬＣＤドライバ１１０２に供給し、また、データバス１２０２により、ＬＣＤコントローラ１１０１と接続されており、各種制御を行う。
【００６５】
ＬＣＤコントローラ１１０１は、ＣＰＵクロックを分周して、データクロックを作成する。ＬＣＤコントローラ１１０１は、データクロック線１１０５を介してデータクロックをＬＣＤドライバ１１０２に供給する。
【００６６】
また、ＬＣＤコントローラ１１０１は、データバス１１０６により、ＬＣＤドライバ１１０２に接続されており、画像情報を伝達する。
【００６７】
ＬＣＤドライバ１１０２は、バス１１０４により、ＬＣＤガラス１１０３に接続され、ＬＣＤのセルのドライブを行う。
【００６８】
【第１の実施の形態の動作】
次に本発明による一実施の形態の動作について説明する。
【００６９】
まず、図２を用いて、制御部１０５の動作を詳細に説明する。
【００７０】
第１のＰＬＬ回路１０５３は、時計ＣＬＫ発生器１０５２から出力された時計ＣＬＫの３２．７６８ｋＨｚを比較基準周波数として、電圧制御発振器１０５５の周波数を１５３８分周して、第１のＰＬＬ回路１０５３内の位相比較器に供給する。この位相比較器は、分周された周波数が、比較基準周波数に合致するように、電圧制御発振器１０５５に制御電圧を供給する。
【００７１】
このようにして、第１のＰＬＬ回路１０５３と電圧制御発振器１０５５とにより構成された第１のＰＬＬ発振器は、５０．３９７１８４ＭＨｚの周波数を安定にＣＰＵ１０５７にＣＰＵクロックとして供給する。
【００７２】
また、制御回路１０５９からその制御により、分周数を１５３９とすると、この場合には、電圧制御発振器１０５５は５０．４２９９５２ＭＨｚを安定に発振する。
【００７３】
第２のＰＬＬ回路１０５４は、時計ＣＬＫ発生器１０５２から出力された時計ＣＬＫの３２．７６８ｋＨｚを比較基準周波数として、電圧制御発振器１０５６の周波数を１１００分周して、第２のＰＬＬ回路１０５４内の位相比較器に供給する。この位相比較器は、分周された周波数が、比較基準周波数に合致するように、電圧制御発振器１０５６に制御電圧を供給する。
【００７４】
このようにして、第２のＰＬＬ回路１０５４と電圧制御発振器１０５６とにより構成された第２のＰＬＬ発振器は、３６．０４４８ＭＨｚの周波数を安定にＤＳＰ１０５８にＤＳＰクロックとして供給する。
【００７５】
また、制御回路１０５９からその制御により、分周数を１０９９とすると、この場合には電圧制御発振器１０５６は、３６．０１２０３２ＭＨｚを安定に発振する。
【００７６】
次に図３を用いて表示部１１０の動作の詳細を説明する。
【００７７】
ＬＣＤコントローラ１１０１は、接続線１２０１を介して制御部１０５からＣＰＵクロックを受け取る。ＬＣＤコントローラ１１０１は、ＣＰＵクロックを５分周してデータクロックを生成し、データクロック線１１０５よりＬＣＤドライバ１１０２に供給し、更にバス１１０６よりデータを出力して同期型データバスを形成する。
【００７８】
以上、説明した本発明による第１の実施の形態の動作を更に具体的に説明する。
【００７９】
ここで、第１の状態での周波数関係は、
第１のＰＬＬ回路１０５３の分周数＝１５３８、
第２のＰＬＬ回路１０５４の分周数＝１１００となるように制御回路１０５９が各ＰＬＬ回路１０５３、１０５４に制御を行った場合には、
ＣＰＵクロック＝３２．７６８ｋＨｚ×１５３８＝５０．３９７１８４ＭＨｚ
ＤＳＰクロック＝３２．７６８ｋＨｚ×１１００＝３６．０４４８ＭＨｚ
データクロック＝５０. ３９７１８４ＭＨｚ／５＝１０. ０７９４３６８ＭＨｚとなる。
【００８０】
この場合には、
受信周波数範囲が、８１０〜８２８ＭＨｚとすると、
ＣＰＵクロックの整数倍で、受信周波数となる次数はない。
【００８１】
ＤＳＰクロックでは、２３次が、８２９．０３０４ＭＨｚ（７６１ｃｈ）
となる。
【００８２】
となる。
【００８３】
従って、この３周波数が、受信感度劣化を惹起する。
【００８４】
ここでまた、第２の状態での周波数関係は、
第１のＰＬＬ回路１０５３の分周数＝１５３９、
第２のＰＬＬ回路１０５４の分周数＝１０９９となるように制御回路１０５９が各ＰＬＬ回路に制御を行った場合には、
ＣＰＵクロック＝３２．７６８ｋＨｚ×１５３９＝５０．４２９９５２４ＭＨｚ、
ＤＳＰクロック＝３２．７６８ｋＨｚ×１０９９＝３６．０１２０３２ＭＨｚ、
データクロック＝５０．４２９９５２ＭＨｚ／５＝１０．０８５９９０４ＭＨｚ、
となる。
【００８５】
この場合には、
受信周波数範囲が、８１０〜８２８ＭＨｚとすると、
ＣＰＵクロックの整数倍で、受信周波数となる次数はない。
【００８６】
ＤＳＰクロックでは、２３次が、８２８．２７６７ＭＨｚ（７３１ｃｈ）
となる。
【００８７】
となる。
【００８８】
従って、この３周波数が、受信感度劣化を惹起する。
【００８９】
このようにして、第１の状態では、７６１ｃｈ・２５７ｃｈ・６６０ｃｈの３チャンネルが受信感度劣化を惹起し、第２の状態では、７３１ｃｈ・２７９ｃｈ・６８２ｃｈの３チャンネルが受信感度劣化を惹起するが、双方とも異なるチャンネルである。
【００９０】
これを回避するために、上記の３ＣＨを使用する場合には、制御回路１０５９は、定状では、第１の状態の分周数にＰＬＬ回路１０５３とＰＬＬ回路１０５４を設定し、第１の状態での受信感度劣化チャンネルを使用するときにのみ、第２の状態の分周数を設定する。
【００９１】
このような制御を行うことで、全てのチャンネルで受信感度劣化を起こすことなく、携帯電話システム制御や通話ができる。
【００９２】
更に、周辺レベル検出においても、誤検出を防止することができる。
【００９３】
具体的な制御は、携帯電話のチャンネル指定シーケンスにおいて、
１．電源ＯＮ時には、制御回路１０５９は、第１の状態の分周指定を行う。
【００９４】
２．制御部１０５は、無線部１０２に周波数チャンネル指定を行うチャンネルが、７６１・２５７・６６０の何れであるかを判定する。
【００９５】
３．上記判定結果がＮｏであれば、無線部１０２への周波数指定と同時に第１の状態の分周数を指定する。
【００９６】
判定結果がＹｅｓであれば、無線部１０２への分周数指定と同時に第２の状態の分周数を指定する。
【００９７】
無線部１０２への周波数指定と同時に分周数を指定する方法は、本発明では、無線部１０２への周波数指定シリアルインターフェイスのストローブ信号の立ち上がりと同時にＰＬＬ回路のプログラマブル分周器の分周数レジスタを書き換える。
【００９８】
【第２の実施の形態】
次に、本発明による第２の実施の形態について図面を参照しながら詳細に説明する。
【００９９】
図４は、図１に示された本発明による第１の実施の形態に係る携帯電話装置に撮影部１１４を付加した本発明による第２の実施の形態の携帯電話装置の一実施例を示すブロック構成図である。
【０１００】
この第２の実施の形態の場合には、制御部１０５と撮影部１１４は、バス１２１で接続され、撮影部１１４の制御や、撮影データの受信を行う。
【０１０１】
図５は、撮影部１１４の詳細を示すブロック構成図である。
【０１０２】
図５を参照するに、撮影部１１４は、カメラ１１４３と、カメラ制御部１１４２と、カメラインターフェイス部１１４１とからなり、カメラインターフェイス部１１４１には、カメラクロック生成のために、発振子１１４７とコンデンサ１１４８とスイッチ１１４９が接続されている。
【０１０３】
制御部１０５は、バス１２１で撮影部１１４に接続されている。
【０１０４】
非同期のデータバス１２１２は、カメラインターフェイス部１１４１に接続され、データの受信を行う。
【０１０５】
カメラインターフェイス部１１４１は、カメラ制御部１１４２とデータバス１１４６とデータクロック１１４５で接続されている。
【０１０６】
カメラ制御部１１４２は、カメラ１１４３とバス１１４４で接続され、カメラの制御を行う。カメラ制御部１１４２は、また、撮影したデータのデータ処理を行う。
【０１０７】
発振子１１４７は、スイッチ１１４９がＯＮ時には、９ＭＨｚの周波数を発振し、スイッチ１１４９がＯＦＦ時には、９．０１ＭＨｚの周波数を発振するように、調整されている。この周波数をデータクロックとしても用い、カメラ制御部１１４２へ供給する。
【０１０８】
ここで、データクロックが９ＭＨｚの場合には、
９０倍が８１０ＭＨｚ（０ｃｈ）、
９１倍が８１９ＭＨｚ（３６０ｃｈ）、
９２倍が８２８ＭＨｚ（７２０ｃｈ）に該当し、やはり、
この受信周波数のチャンネルで受信感度劣化を惹起する。
【０１０９】
そこで、このチャンネルを使用する場合には、制御部１０５は、撮影部１１４にクロック変更データを送出して、制御を行う。
【０１１０】
クロック変更データを受け取った撮影部１１４は、カメラインターフェイス部１１４１がスイッチ１１４９をＯＦＦとして、発振周波数を９．０１ＭＨｚとする。
【０１１１】
データクロックが９．０１ＭＨｚであれば、
９０倍が８１０．０９ＭＨｚ（４ｃｈ）、
９１倍が８１９．９１ＭＨｚ（３９６ｃｈ）、
となる。
【０１１２】
従って、上記の０ｃｈ・３６０ｃｈ・７２０ｃｈでは、受信感度劣化を発生しなくなる。
【０１１３】
図５に示された本発明による第２の実施の形態を更に改善した構成を図６に示す。
【０１１４】
図６を参照するに、制御部１０５は、ＣＰＵクロック１２１１をカメラインターフェイス部１１４１に供給する。
【０１１５】
カメラインターフェイス部１１４１は、この周波数を６分周して、データクロック１１４５に用いる。
【０１１６】
この場合にも、受信感度劣化を惹起するチャンネルが発生するが、該当するチャンネルで、ＣＰＵクロックの周波数を変更することで回避される。
【０１１７】
この図６に示された構成の方が、図５に示された構成に比較して、回路が単純であるという効果が得られる。
【０１１８】
また、ＰＬＬの分周数を変更するのではなく、比較基準周波数を変更することでも、同様の効果を得ることができる。
【０１１９】
例えば、基準周波数の１４．４ＭＨｚの４分周の３．６ＭＨｚをＰＬＬの基準比較周波数とすると、２２５次が、８１０ＭＨｚとなるが、１４．４ＭＨｚの３分周の４．８ＭＨｚをＰＬＬの基準比較周波数とすることで、４．８ＭＨｚの整数倍が８１０ＭＨｚとなることはなくなる。
【０１２０】
【発明の効果】
本発明は以上の如く構成され、作用するものであり、本発明によれば以下に示すような効果が得られる。
【０１２１】
クロック類の周波数の整数倍の周波数が受信周波数となるチャンネルでも、受信感度劣化がなく、良好な受信ができると共に、受信レベル測定を正確に実施することができる。
【０１２２】
その理由は、クロック類の周波数の整数倍に該当するチャンネルを指定する場合には、クロック類の周波数を変更するからである。
【図面の簡単な説明】
【図１】本発明による第１の実施の形態を示し、本発明が適用される一般的な携帯電話装置のブロック構成図である。
【図２】本発明による第１の実施の形態を示し、本発明の要部である制御部の一実施例を示すブロック構成図である。
【図３】本発明による第１の実施の形態を示し、本発明の要部である制御部の機能例を示すブロック構成図である。
【図４】本発明による第２の実施の形態を示し、上記第１の実施の形態に撮影部を付加した場合におけるブロック構成図である。
【図５】図４における撮影部の詳細を示すブロック構成図である。
【図６】図５の改良型変形例を示すブロック構成図である。
【図７】従来技術による制御部のブロック図である。
【図８】従来技術による撮影部のブロック図である。
【図９】本発明が適用される開閉型携帯電話装置の開状態における外観を示す正面図である。
【図１０】（ａ）は図９に示された開閉型携帯電話装置の閉状態の概略側面図、（ｂ）は開状態の概略側面図である。
【図１１】全受信チャンネルの受信感度を示す特性曲線図である。
【符号の説明】
１０１…アンテナ
１０２…無線部
１０３…アナログベースバンド部
１０４…デジタルベースバンド部
１０５…制御部
１０６…電源部
１０７…電池
１０９…キー操作部
１１０…表示部
１１１…マイクロホン
１１２…スピーカ
１１３…レシーバ
１１４…撮影部
１２０…バス
１２１…バス
１０５１…基準ＣＬＫ発生器
１０５２…時計ＣＬＫ発生器
１０５３…ＰＬＬ回路
１０５４…ＰＬＬ回路
１０５５…電圧制御発振器
１０５６…電圧制御発振器
１０５７…ＣＰＵ
１０５８…ＤＳＰ
１０５９…制御回路
１１０１…ＬＣＤコントローラ
１１０２…ＬＣＤドライバ
１１０３…ＬＣＤガラス
１１０４…バス
１１０５…データクロック線
１１０６…データバス
１１４１…カメラインターフェイス部
１１４２…カメラ制御部
１１４３…カメラ
１１４５…データクロック
１１４７…発振子
１１４８…コンデンサ
１１４９…スイッチ
１２０１…ＣＰＵクロック接続線
１２０２…データバス
１２１２…データバス
【発明の属する技術分野】
本発明は、携帯電話装置に関し、特に、システムクロック・バスクロック・ＣＰＵクロック等（以下クロック等と略記する）の周波数を受信周波数に従って変更する携帯電話装置に関する。
【０００２】
クロック等の周波数の整数倍が受信周波数に該当する無線チャンネルを利用するときに、クロック等の周波数を受信周波数の整数分の１の周波数からずらした周波数に制御を行う。
【０００３】
クロック等を、数十ｋＨｚ程度の高次が無線周波数に影響しない周波数を基準周波数として用いたＰＬＬ回路方式の発振器により発振した周波数あるいはその周波数を分周した周波数を用いることを特徴としている。
【０００４】
基準周波数を時計ＣＬＫの３２．７６８ｋＨｚを用いる。
【０００５】
クロック等の周波数の変更は、ＰＬＬ回路方式の発振器の分周数を変更することで行なわれる。
【０００６】
クロック等の周波数の変更は、無線チャンネルを切り替える受信部の局部発振器のＰＬＬ回路の周波数を切り替えるときの周波数が所定の範囲に収束するまでの時間内に行なわれる。
【０００７】
クロック等の周波数の切替時には、クロック等のＰＬＬ回路の分周器の分周数の指定回路の変更は、受信部の局部発振器のＰＬＬの周波数指定のシリアルデータのストローブ信号の立ち上げと同時に行なわれる。
【０００８】
クロック等は、１つのＰＬＬ回路の発振周波数の分周により生成されることで、１つのＰＬＬ回路の分周数の変更で全てのクロック等の周波数の変更が可能である。
【０００９】
【従来の技術】
図９に示すような携帯電話装置では、各種の周波数のクロックが用いられており、そのクロック周波数の整数倍が、携帯電話装置の受信周波数に一致すると、その受信周波数を用いた無線チャンネルでは、受信感度劣化や受信レベル測定誤りが発生する。
【００１０】
図１１は、データバスの同期クロックに１０ＭＨｚを用いた場合の全受信チャンネルの受信感度を測定した結果を示している。
【００１１】
図１１に示の如く、１０ＭＨｚの８１倍・８２倍・８３倍の周波数で感度の著しい劣化が見られる。
【００１２】
図１０に示すように、特に上下の筐体の接続部のフレキシブルプリント板から輻射し、アンテナで受信される場合が顕著である。
【００１３】
図１は、一般的な携帯電話装置のブロック図である。この内の制御部１０５についての詳細が図７に示されている。
【００１４】
図７において、基準ＣＬＫ発振器１０５１で１４．４ＭＨｚの周波数信号が発振され、この周波数信号はＰＬＬ回路１０５３にて、４分周されて、３．６ＭＨｚとして、比較基準周波数とされている。
【００１５】
電圧制御発振器１０５５の発振周波数を１４分周して、位相比較によりＰＬＬ制御を行って、５０．４ＭＨｚをＣＰＵクロックに用いている。
【００１６】
基準ＣＬＫ１発振器１０５１で１４．４ＭＨｚの周波数信号を発振し、ＰＬＬ回路１０５４にて、４分周して、３．６ＭＨｚとして比較基準周波数としている。
【００１７】
電圧制御発振器１０５６の発振周波数を１０分周して、位相比較によりＰＬＬ制御を行って、３６ＭＨｚをＤＳＰクロックに用いている。
【００１８】
また図３は表示部１１０の詳細図である。
【００１９】
ＣＰＵクロック１２０１を受け取ったＬＣＤコントローラ１１０１は、ＣＰＵクロックを５分周してデータクロックに用いる。周波数は１０．０８ＭＨｚとなる。
【００２０】
撮影部を付加した場合の撮影部の詳細図が図８である。
【００２１】
発振子１１４７は、９ＭＨｚを発振し、データクロックに用いる。
【００２２】
本発明とほぼ同様の目的を有する他の従来例として、特開２０００−２４４４２１号公報に開示された技術が挙げられる。
【００２３】
この公報に開示された無線通信装置は、所定の受信周波数帯域内で、目的の希望波と目的外の妨害波とを選択的に受信する無線通信装置において、前記希望波が変調波で前記妨害波が無変調波であるときに、受信信号の信号帯域幅を調べることによりこの受信信号が希望波または妨害波の何れであるかを判断する判断手段を具備し、受信信号を、少なくとも１つの周波数変換手段を用いて所定の中間周波数の信号に周波数変換し、この中間周波数の信号を復調して受信データを生成する受信部と、この受信部において信号の電界強度を検出する電界強度検出手段と、局部発振信号を生成して周波数変換手段に供給する局部発振部とを備え、前記判断手段は、電界強度検出手段により局部発振信号が第１の周波数のときの第１の電界強度および所定周波数シフトさせた第２の周波数のときの第２の電界強度を検出し、第１の電界強度と第２の電界強度との差に基づいて受信信号が希望波または妨害波の何れであるかを判断するものである。
【００２４】
【発明が解決しようとする課題】
しかしながら、叙上のような周波数構成とすると、
基準比較周波数の３．６ＭＨｚの整数倍、
表示部のデータクロック周波数の１０．０８ＭＨｚの整数倍、
撮影部のデータクロック周波数の９ＭＨｚの整数倍、
に該当する受信周波数で、感度劣化及び受信レベル測定誤りを惹き起こす不具合が発生する。
【００２５】
また、前記公報に開示された従来例は、構造が複雑化する不具合があった。
【００２６】
本発明は従来の上記実情に鑑み、従来の技術に内在する上記不具合を解消するためになされたものであり、従って本発明の目的は、簡単な構成により受信周波数で感度劣化及び受信レベル測定誤りの発生を容易かつ的確に除去することを可能とした新規な携帯電話装置を提供することにある。
【００２７】
【課題を解決するための手段】
本発明に係る携帯電話装置は、アンテナを有する無線部と、該無線部の出力が接続されたアナログベースバンド部と、該アナログベースバンド部に接続されたデジタルベースバンド部と、前記各部を制御する制御手段とを有する携帯電話装置において、前記制御手段は該携帯電話装置で使用されるシステムクロック・バスクロック・ＣＰＵクロック等（以下クロック等と略記する）の周波数を、受信周波数に従って変更することを特徴としている。
【００２８】
前記制御手段は、前記クロック等の周波数の整数倍が受信周波数に該当する無線チャンネルを利用するときに、前記クロック等の周波数を受信周波数の整数分の１の周波数からずらした周波数に制御を行う。
【００２９】
前記クロック等として、数十ｋＨｚ程度の高次が無線周波数に影響しない周波数を基準周波数として用いたＰＬＬ回路方式の発振器により発振した周波数あるいは該周波数を分周した周波数を用いている。
【００３０】
前記制御手段は、第１のＰＬＬ回路と第１の電圧制御発振器とにより構成された第１のＰＬＬ発振器と、第２のＰＬＬ回路と第２の電圧制御発振器とにより構成された第２のＰＬＬ発振器と、前記第１及び第２のＰＬＬ回路に接続され該各ＰＬＬ回路の分周比の制御を行う制御回路と、該制御回路に基準ＣＬＫを供給する基準ＣＬＫ発生器と、前記制御回路に時計の源クロックを供給すると共に前記第１及び第２のＰＬＬ回路にＰＬＬの比較基準周波数として用いる時計ＣＬＫを発生する時計ＣＬＫ発生器と、前記第１の電圧制御発振器と前記制御回路との間に設けられたＣＰＵと、前記第２の電圧制御発振器と前記制御回路との間に設けられたＤＳＰとを備えている。
【００３１】
前記基準周波数を前記時計ＣＬＫの３２．７６８ｋＨｚとすることができる。
【００３２】
前記クロック等の周波数の変更は、ＰＬＬ回路方式の発振器の分周数を変更することで行われる。
【００３３】
前記クロック等の周波数の変更は、無線チャンネルを切り替える受信部の局部発振器のＰＬＬ回路の周波数を切り替えるときの周波数が所定の範囲に収束するまでの時間内に行われる。
【００３４】
前記クロック等の周波数の切替時には、前記クロック等のＰＬＬ回路の分周器の分周数の指定の変更は、受信部の局部発振器のＰＬＬの周波数指定のシリアルデータのストローブ信号の立ち上げと同時に行われる。
【００３５】
前記クロック等は、１つのＰＬＬ回路の発振周波数の分周により生成することで、１つのＰＬＬ回路の分周数の変更で全てのクロック等の周波数の変更が可能である。
【００３６】
携帯電話システムにおいて、基地局より無線周波数チャンネルを割り当てられたときに該割り当てられた無線周波数チャンネルに従って前記クロック類の周波数は選択的に切り替えわれる。
【００３７】
前記第１のＰＬＬ回路は時計ＣＬＫの３２．７６８ｋＨｚを比較基準周波数として前記第１の電圧制御発振器の周波数を１５３８分周することにより前記第１のＰＬＬ発振器は５０．３９７１８４ＭＨｚの周波数信号を出力すると共に、前記制御回路の制御により分周数を１５３９とされる場合には５０．４２９９５２ＭＨｚの周波数信号を発生し、前記第２のＰＬＬ回路は時計ＣＬＫの３２．７６８ｋＨｚを比較基準周波数として前記第２の電圧制御発振器の周波数を１１００分周することにより前記第２のＰＬＬ発振器は３６．０４４８ＭＨｚの周波数信号を出力すると共に、前記制御回路の制御により分周数を１０９９とされる場合には３６．０１２０３２ＭＨｚの周波数信号を発生する。
【００３８】
前記第１のＰＬＬ回路の分周数を１５３８、前記第２のＰＬＬ回路の分周数を１１００、ＣＰＵクロックを５０．３９７１８４ＭＨｚ、ＤＳＰクロックを３６．０４４８ＭＨｚ、データクロックを１０．０７９４３６８ＭＨｚとなるように前記制御回路が前記第１、第２のＰＬＬ発振器を制御した場合を第１の周波数関係状態とし、前記第１のＰＬＬ回路の分周数を１５３９、前記第２のＰＬＬ回路の分周数を１０９９、ＣＰＵクロックを５０．４２９９５２４ＭＨｚ、ＤＳＰクロックを３６．０１２０３２ＭＨｚ、データクロックを１０．０８５９９０４ＭＨｚとなるように前記制御回路が前記第１、第２のＰＬＬ発振器を制御した場合を第２の周波数関係状態とされる。
【００３９】
前記第１の周波数関係状態では第１、第２、第３のチャンネルで、前記第２の周波数関係状態では第４、第５、第６のチャンネルでそれぞれ受信感度劣化を惹起し、双方共に異なるチャンネルであることを利用し、前記制御回路は定状状態では前記第１、第２のＰＬＬ回路を前記第１の周波数関係状態に設定し、該第１の周波数関係状態で受信感度劣化チャンネルである前記第１、第２、第３のチャンネルを使用するときにのみ前記第２の周波数関係状態に設定する。
【００４０】
【発明の実施の形態】
次に、本発明をその好ましい各実施の形態について図面を参照しながら詳細に説明する。
【００４１】
図１は、本発明による第１の実施の形態の一実施例を示すブロック構成図である。
【００４２】
【第１の実施の形態の構成】
図１を参照するに、図９に示すような携帯電話装置において、本発明について図１を用いて説明するに、アンテナ１０１が無線部１０２に接続され、無線部１０２の出力がアナログベースバンド部１０３に接続され、アナログベースバンド部１０３は、マイクロホン１１１とスピーカ１１２とレシーバ１１３とデジタルベースバンド部１０４に接続されている。
【００４３】
電池１０７は、電源部１０６に接続され、この電源は、電源部１０６より、無線部１０２とアナログベースバンド部１０３とデジタルベースバンド部１０４と制御部１０５とキー操作部１０９と表示部１１０にそれぞれ供給されている。
【００４４】
制御部１０５は、無線部１０２とアナログベースバンド部１０３とデジタルベースバンド部１０４とキー操作部１０９と電源部１０６に接続され、それぞれの制御を行う。
【００４５】
また、制御部１０５は、接続フレキシブルプリント板に接続され、更にバス１２０により表示部１１０に接続されている。
【００４６】
以上は、従来の携帯電話装置においても同様である。
【００４７】
ここで、本発明の第１番目の要点である制御部１０５の構成について、図２を用いて詳細に説明する。
【００４８】
図２は、図１に示された制御部１０５の一実施例を示すブロック構成図である。
【００４９】
図２を参照するに、基準クロック発生器１０５１は、制御回路１０５９に接続され、制御回路１０５９に基準ＣＬＫを供給する。
【００５０】
時計ＣＬＫ発生器１０５２は制御回路１０５９に接続され、その出力された時計ＣＬＫは、時計の源クロックとして用いられると共に、各種タイマのクロックにも用いられる。
【００５１】
更に、時計ＣＬＫ発生器１０５２から出力される時計ＣＬＫは、第１のＰＬＬ回路１０５３と第２のＰＬＬ回路１０５４に供給され、ＰＬＬ回路１０５３、１０５４の比較基準周波数に用いられる。
【００５２】
第１のＰＬＬ回路１０５３は、電圧制御発振器１０５５に接続され、第１のＰＬＬ発振器を構成する。
【００５３】
電圧制御発振器１０５５の出力は、ＣＰＵ１０５７に接続され、ＣＰＵ１０５７にＣＰＵクロックを供給する。
【００５４】
ＣＰＵ１０５７は、制御回路１０５９にバス接続され、各種の制御をプログラムに従って行う。
【００５５】
制御回路１０５９は、第１のＰＬＬ回路１０５３に接続され、分周比の制御を行う。
【００５６】
第２のＰＬＬ回路１０５４は、電圧制御発振器１０５６に接続され、第２のＰＬＬ発振器を構成する。
【００５７】
電圧制御発振器１０５６の出力は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ
Ｐｒｏｃｅｓｓｏｒ）１０５８に接続され、ＤＳＰ１０５８にＤＳＰクロックを供給する。
【００５８】
１０５５、１０５６の発振器は、電圧制御発振器で構成してもよいし、電流制御発振器によって構成されても同様の動作が可能である。
【００５９】
ＤＳＰ１０５８は、制御回路１０５９にバス接続され、符号化復号化処理などのデジタル信号計算処理を行う。
【００６０】
制御回路１０５９は、第２のＰＬＬ回路１０５４に接続され、分周比の制御を行う。
【００６１】
制御回路１０５９は、外部ＩＯにより、外部回路と接続され、各種の制御を行う。
【００６２】
次に本発明の第２番目の要点である制御部１０５の構成について、図３を用いて詳細に説明する。
【００６３】
制御部１０５は、図１において説明されていると同様に、バス１２０で表示部１１０と接続されている。
【００６４】
バス１２０の詳細は、
制御部１０５は、内部で発生したＣＰＵクロックを接続線１２０１を通して、ＬＣＤドライバ１１０２に供給し、また、データバス１２０２により、ＬＣＤコントローラ１１０１と接続されており、各種制御を行う。
【００６５】
ＬＣＤコントローラ１１０１は、ＣＰＵクロックを分周して、データクロックを作成する。ＬＣＤコントローラ１１０１は、データクロック線１１０５を介してデータクロックをＬＣＤドライバ１１０２に供給する。
【００６６】
また、ＬＣＤコントローラ１１０１は、データバス１１０６により、ＬＣＤドライバ１１０２に接続されており、画像情報を伝達する。
【００６７】
ＬＣＤドライバ１１０２は、バス１１０４により、ＬＣＤガラス１１０３に接続され、ＬＣＤのセルのドライブを行う。
【００６８】
【第１の実施の形態の動作】
次に本発明による一実施の形態の動作について説明する。
【００６９】
まず、図２を用いて、制御部１０５の動作を詳細に説明する。
【００７０】
第１のＰＬＬ回路１０５３は、時計ＣＬＫ発生器１０５２から出力された時計ＣＬＫの３２．７６８ｋＨｚを比較基準周波数として、電圧制御発振器１０５５の周波数を１５３８分周して、第１のＰＬＬ回路１０５３内の位相比較器に供給する。この位相比較器は、分周された周波数が、比較基準周波数に合致するように、電圧制御発振器１０５５に制御電圧を供給する。
【００７１】
このようにして、第１のＰＬＬ回路１０５３と電圧制御発振器１０５５とにより構成された第１のＰＬＬ発振器は、５０．３９７１８４ＭＨｚの周波数を安定にＣＰＵ１０５７にＣＰＵクロックとして供給する。
【００７２】
また、制御回路１０５９からその制御により、分周数を１５３９とすると、この場合には、電圧制御発振器１０５５は５０．４２９９５２ＭＨｚを安定に発振する。
【００７３】
第２のＰＬＬ回路１０５４は、時計ＣＬＫ発生器１０５２から出力された時計ＣＬＫの３２．７６８ｋＨｚを比較基準周波数として、電圧制御発振器１０５６の周波数を１１００分周して、第２のＰＬＬ回路１０５４内の位相比較器に供給する。この位相比較器は、分周された周波数が、比較基準周波数に合致するように、電圧制御発振器１０５６に制御電圧を供給する。
【００７４】
このようにして、第２のＰＬＬ回路１０５４と電圧制御発振器１０５６とにより構成された第２のＰＬＬ発振器は、３６．０４４８ＭＨｚの周波数を安定にＤＳＰ１０５８にＤＳＰクロックとして供給する。
【００７５】
また、制御回路１０５９からその制御により、分周数を１０９９とすると、この場合には電圧制御発振器１０５６は、３６．０１２０３２ＭＨｚを安定に発振する。
【００７６】
次に図３を用いて表示部１１０の動作の詳細を説明する。
【００７７】
ＬＣＤコントローラ１１０１は、接続線１２０１を介して制御部１０５からＣＰＵクロックを受け取る。ＬＣＤコントローラ１１０１は、ＣＰＵクロックを５分周してデータクロックを生成し、データクロック線１１０５よりＬＣＤドライバ１１０２に供給し、更にバス１１０６よりデータを出力して同期型データバスを形成する。
【００７８】
以上、説明した本発明による第１の実施の形態の動作を更に具体的に説明する。
【００７９】
ここで、第１の状態での周波数関係は、
第１のＰＬＬ回路１０５３の分周数＝１５３８、
第２のＰＬＬ回路１０５４の分周数＝１１００となるように制御回路１０５９が各ＰＬＬ回路１０５３、１０５４に制御を行った場合には、
ＣＰＵクロック＝３２．７６８ｋＨｚ×１５３８＝５０．３９７１８４ＭＨｚ
ＤＳＰクロック＝３２．７６８ｋＨｚ×１１００＝３６．０４４８ＭＨｚ
データクロック＝５０. ３９７１８４ＭＨｚ／５＝１０. ０７９４３６８ＭＨｚとなる。
【００８０】
この場合には、
受信周波数範囲が、８１０〜８２８ＭＨｚとすると、
ＣＰＵクロックの整数倍で、受信周波数となる次数はない。
【００８１】
ＤＳＰクロックでは、２３次が、８２９．０３０４ＭＨｚ（７６１ｃｈ）
となる。
【００８２】
【００８３】
従って、この３周波数が、受信感度劣化を惹起する。
【００８４】
ここでまた、第２の状態での周波数関係は、
第１のＰＬＬ回路１０５３の分周数＝１５３９、
第２のＰＬＬ回路１０５４の分周数＝１０９９となるように制御回路１０５９が各ＰＬＬ回路に制御を行った場合には、
ＣＰＵクロック＝３２．７６８ｋＨｚ×１５３９＝５０．４２９９５２４ＭＨｚ、
ＤＳＰクロック＝３２．７６８ｋＨｚ×１０９９＝３６．０１２０３２ＭＨｚ、
データクロック＝５０．４２９９５２ＭＨｚ／５＝１０．０８５９９０４ＭＨｚ、
となる。
【００８５】
この場合には、
受信周波数範囲が、８１０〜８２８ＭＨｚとすると、
ＣＰＵクロックの整数倍で、受信周波数となる次数はない。
【００８６】
ＤＳＰクロックでは、２３次が、８２８．２７６７ＭＨｚ（７３１ｃｈ）
となる。
【００８７】
【００８８】
従って、この３周波数が、受信感度劣化を惹起する。
【００８９】
このようにして、第１の状態では、７６１ｃｈ・２５７ｃｈ・６６０ｃｈの３チャンネルが受信感度劣化を惹起し、第２の状態では、７３１ｃｈ・２７９ｃｈ・６８２ｃｈの３チャンネルが受信感度劣化を惹起するが、双方とも異なるチャンネルである。
【００９０】
これを回避するために、上記の３ＣＨを使用する場合には、制御回路１０５９は、定状では、第１の状態の分周数にＰＬＬ回路１０５３とＰＬＬ回路１０５４を設定し、第１の状態での受信感度劣化チャンネルを使用するときにのみ、第２の状態の分周数を設定する。
【００９１】
このような制御を行うことで、全てのチャンネルで受信感度劣化を起こすことなく、携帯電話システム制御や通話ができる。
【００９２】
更に、周辺レベル検出においても、誤検出を防止することができる。
【００９３】
具体的な制御は、携帯電話のチャンネル指定シーケンスにおいて、
１．電源ＯＮ時には、制御回路１０５９は、第１の状態の分周指定を行う。
【００９４】
２．制御部１０５は、無線部１０２に周波数チャンネル指定を行うチャンネルが、７６１・２５７・６６０の何れであるかを判定する。
【００９５】
３．上記判定結果がＮｏであれば、無線部１０２への周波数指定と同時に第１の状態の分周数を指定する。
【００９６】
判定結果がＹｅｓであれば、無線部１０２への分周数指定と同時に第２の状態の分周数を指定する。
【００９７】
無線部１０２への周波数指定と同時に分周数を指定する方法は、本発明では、無線部１０２への周波数指定シリアルインターフェイスのストローブ信号の立ち上がりと同時にＰＬＬ回路のプログラマブル分周器の分周数レジスタを書き換える。
【００９８】
【第２の実施の形態】
次に、本発明による第２の実施の形態について図面を参照しながら詳細に説明する。
【００９９】
図４は、図１に示された本発明による第１の実施の形態に係る携帯電話装置に撮影部１１４を付加した本発明による第２の実施の形態の携帯電話装置の一実施例を示すブロック構成図である。
【０１００】
この第２の実施の形態の場合には、制御部１０５と撮影部１１４は、バス１２１で接続され、撮影部１１４の制御や、撮影データの受信を行う。
【０１０１】
図５は、撮影部１１４の詳細を示すブロック構成図である。
【０１０２】
図５を参照するに、撮影部１１４は、カメラ１１４３と、カメラ制御部１１４２と、カメラインターフェイス部１１４１とからなり、カメラインターフェイス部１１４１には、カメラクロック生成のために、発振子１１４７とコンデンサ１１４８とスイッチ１１４９が接続されている。
【０１０３】
制御部１０５は、バス１２１で撮影部１１４に接続されている。
【０１０４】
非同期のデータバス１２１２は、カメラインターフェイス部１１４１に接続され、データの受信を行う。
【０１０５】
カメラインターフェイス部１１４１は、カメラ制御部１１４２とデータバス１１４６とデータクロック１１４５で接続されている。
【０１０６】
カメラ制御部１１４２は、カメラ１１４３とバス１１４４で接続され、カメラの制御を行う。カメラ制御部１１４２は、また、撮影したデータのデータ処理を行う。
【０１０７】
発振子１１４７は、スイッチ１１４９がＯＮ時には、９ＭＨｚの周波数を発振し、スイッチ１１４９がＯＦＦ時には、９．０１ＭＨｚの周波数を発振するように、調整されている。この周波数をデータクロックとしても用い、カメラ制御部１１４２へ供給する。
【０１０８】
ここで、データクロックが９ＭＨｚの場合には、
９０倍が８１０ＭＨｚ（０ｃｈ）、
９１倍が８１９ＭＨｚ（３６０ｃｈ）、
９２倍が８２８ＭＨｚ（７２０ｃｈ）に該当し、やはり、
この受信周波数のチャンネルで受信感度劣化を惹起する。
【０１０９】
そこで、このチャンネルを使用する場合には、制御部１０５は、撮影部１１４にクロック変更データを送出して、制御を行う。
【０１１０】
クロック変更データを受け取った撮影部１１４は、カメラインターフェイス部１１４１がスイッチ１１４９をＯＦＦとして、発振周波数を９．０１ＭＨｚとする。
【０１１１】
データクロックが９．０１ＭＨｚであれば、
９０倍が８１０．０９ＭＨｚ（４ｃｈ）、
９１倍が８１９．９１ＭＨｚ（３９６ｃｈ）、
となる。
【０１１２】
従って、上記の０ｃｈ・３６０ｃｈ・７２０ｃｈでは、受信感度劣化を発生しなくなる。
【０１１３】
図５に示された本発明による第２の実施の形態を更に改善した構成を図６に示す。
【０１１４】
図６を参照するに、制御部１０５は、ＣＰＵクロック１２１１をカメラインターフェイス部１１４１に供給する。
【０１１５】
カメラインターフェイス部１１４１は、この周波数を６分周して、データクロック１１４５に用いる。
【０１１６】
この場合にも、受信感度劣化を惹起するチャンネルが発生するが、該当するチャンネルで、ＣＰＵクロックの周波数を変更することで回避される。
【０１１７】
この図６に示された構成の方が、図５に示された構成に比較して、回路が単純であるという効果が得られる。
【０１１８】
また、ＰＬＬの分周数を変更するのではなく、比較基準周波数を変更することでも、同様の効果を得ることができる。
【０１１９】
例えば、基準周波数の１４．４ＭＨｚの４分周の３．６ＭＨｚをＰＬＬの基準比較周波数とすると、２２５次が、８１０ＭＨｚとなるが、１４．４ＭＨｚの３分周の４．８ＭＨｚをＰＬＬの基準比較周波数とすることで、４．８ＭＨｚの整数倍が８１０ＭＨｚとなることはなくなる。
【０１２０】
【発明の効果】
本発明は以上の如く構成され、作用するものであり、本発明によれば以下に示すような効果が得られる。
【０１２１】
クロック類の周波数の整数倍の周波数が受信周波数となるチャンネルでも、受信感度劣化がなく、良好な受信ができると共に、受信レベル測定を正確に実施することができる。
【０１２２】
その理由は、クロック類の周波数の整数倍に該当するチャンネルを指定する場合には、クロック類の周波数を変更するからである。
【図面の簡単な説明】
【図１】本発明による第１の実施の形態を示し、本発明が適用される一般的な携帯電話装置のブロック構成図である。
【図２】本発明による第１の実施の形態を示し、本発明の要部である制御部の一実施例を示すブロック構成図である。
【図３】本発明による第１の実施の形態を示し、本発明の要部である制御部の機能例を示すブロック構成図である。
【図４】本発明による第２の実施の形態を示し、上記第１の実施の形態に撮影部を付加した場合におけるブロック構成図である。
【図５】図４における撮影部の詳細を示すブロック構成図である。
【図６】図５の改良型変形例を示すブロック構成図である。
【図７】従来技術による制御部のブロック図である。
【図８】従来技術による撮影部のブロック図である。
【図９】本発明が適用される開閉型携帯電話装置の開状態における外観を示す正面図である。
【図１０】（ａ）は図９に示された開閉型携帯電話装置の閉状態の概略側面図、（ｂ）は開状態の概略側面図である。
【図１１】全受信チャンネルの受信感度を示す特性曲線図である。
【符号の説明】
１０１…アンテナ
１０２…無線部
１０３…アナログベースバンド部
１０４…デジタルベースバンド部
１０５…制御部
１０６…電源部
１０７…電池
１０９…キー操作部
１１０…表示部
１１１…マイクロホン
１１２…スピーカ
１１３…レシーバ
１１４…撮影部
１２０…バス
１２１…バス
１０５１…基準ＣＬＫ発生器
１０５２…時計ＣＬＫ発生器
１０５３…ＰＬＬ回路
１０５４…ＰＬＬ回路
１０５５…電圧制御発振器
１０５６…電圧制御発振器
１０５７…ＣＰＵ
１０５８…ＤＳＰ
１０５９…制御回路
１１０１…ＬＣＤコントローラ
１１０２…ＬＣＤドライバ
１１０３…ＬＣＤガラス
１１０４…バス
１１０５…データクロック線
１１０６…データバス
１１４１…カメラインターフェイス部
１１４２…カメラ制御部
１１４３…カメラ
１１４５…データクロック
１１４７…発振子
１１４８…コンデンサ
１１４９…スイッチ
１２０１…ＣＰＵクロック接続線
１２０２…データバス
１２１２…データバス
Claims (3)
- アンテナを有する無線部と、該無線部の出力が接続されたアナログベースバンド部と、該アナログベースバンド部に接続されたデジタルベースバンド部と、該携帯電話装置で使用される各種クロックの周波数の整数倍が受信周波数に該当する無線チャンネルを利用するときに、前記クロックの周波数を受信周波数の整数分の１の周波数からずらした周波数に制御を行い、前記クロックとして数十ｋＨｚ程度の高次が無線周波数に影響しない周波数を基準周波数として用いたＰＬＬ回路方式の発振器により発振した周波数あるいは該周波数を分周した周波数を用いるように前記各部を制御する制御手段とを有する携帯電話装置であって、前記クロックの周波数を、受信周波数に従って変更する携帯電話装置において、
前記クロックの周波数の変更は、無線チャンネルを切り替える受信部の局部発振器のＰＬＬ回路の周波数を切り替えるときの周波数が所定の範囲に収束するまでの時間内に行うことを特徴とする携帯電話装置。 - 前記クロックの周波数の切替時には、前記クロックのＰＬＬ回路の分周器の分周数の指定の変更は、受信部の局部発振器のＰＬＬの周波数指定のシリアルデータのストローブ信号の立ち上げと同時に行うことを更に特徴とする請求項１に記載の携帯電話装置。
- 前記クロックは、１つのＰＬＬ回路の発振周波数の分周により生成することで、１つのＰＬＬ回路の分周数の変更で全てのクロックの周波数の変更が可能であることを更に特徴とする請求項１に記載の携帯電話装置。
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