JP3665591B2

JP3665591B2 - Chip resistor

Info

Publication number: JP3665591B2
Application number: JP2001251559A
Authority: JP
Inventors: 洋泰馬場
Original assignee: 太陽社電気株式会社
Priority date: 2001-08-22
Filing date: 2001-08-22
Publication date: 2005-06-29
Anticipated expiration: 2021-08-22
Also published as: JP2003068502A

Description

【０００１】
【発明の属する技術分野】
本発明は、チップ抵抗器に関するものであり、特に、チップ固定抵抗器に関するものである。
【０００２】
【従来の技術】
従来のチップ固定抵抗器Ｚは、図８に示すように、絶縁基板１１０と、抵抗体層１１２と、上面電極層１１４と、側面電極層１１８と、保護層１２０と、メッキ層１２１とを有している。ここで、該メッキ層１２１は、ニッケルメッキ層１２２と、はんだメッキ層１２４とを有している。
【０００３】
【発明が解決しようとする課題】
しかし、従来のチップ固定抵抗器Ｚにおいては、はんだ付け時に、メッキ層１２１と保護層１２０との境界部分に隙間が形成されて、該隙間からはんだが侵入すると、上面電極層１１４がはんだ濡れしてしまい、この症状が加速されると、図９に示すように、侵入したはんだが保護層１２０を押し上げて、保護層１２０が剥離されてしまうことになる。また、同様に、ニッケルメッキ層１２２についても、同様に剥離が発生することになる。保護層１２０やニッケルメッキ層１２２が剥離することにより、チップ抵抗器の耐候性が著しく低下し、チップ抵抗器が故障に至る危険があった。なお、図９において、１２６は、はんだにより形成されたフィレットであり、１２８は、ランドを示す。
【０００４】
特に、上記の問題点は、以下の点からより顕在化してきた。つまり、近年、保護層１２０の素材が、抵抗器の高精度化、鉛レス化及び省エネ等の理由により、ガラスから樹脂に変更されつつあり、そうすると、保護層１２０の密着強度が低下し、また、保護層１２０自体の強度が低下することにより、保護層１２０がより剥離しやすくなった。
【０００５】
また、近年鉛フリーのはんだが使用されつつあるが、この鉛フリーのはんだを使用すると、はんだ付け時の温度が高くなり、これにより、保護層１２０等の各部位への熱ストレスが強くなり、上面電極層１１４がはんだにより濡れやすくなった。
【０００６】
また、従来から上面電極層１１４には、銀系厚膜又は銀パラジウム系厚膜が使用されているが、チップサイズの微小化により抵抗体層１１２中への銀の拡散による特性の劣化が問題となり、その対策として銀の拡散を起こし難くしたパラジウム含有率１０〜３０％程度の銀パラジウム系厚膜を使用するようになった。そのため、逆に、上面電極層１１４は、パラジウム含有率の増加により銀パラジウム系厚膜の表面において銀の酸化が抑制されてしまい、その結果、上面電極層１１４におけるはんだ濡れが発生し易くなった。
【０００７】
そこで、本発明は、はんだ付け時において、上面電極層のはんだ濡れを防止することができ、保護層やニッケルメッキ層の剥離を防止することができて、はんだ濡れに起因する耐候性低下を回避することができるチップ固定抵抗器を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明は上記問題点を解決するために創作されたものであって、第１には、チップ抵抗器であって、絶縁基板と、該絶縁基板上に形成された一対の第１上面電極層で、銀パラジウム系厚膜により形成されている第１上面電極層と、該一対の第１上面電極層間に形成された抵抗層と、該抵抗層を覆うように形成された保護層と、該保護層と接するメッキ層と、該第１上面電極層の上面に積層して設けられた第２上面電極層であって、少なくとも、該メッキ層と保護層の境界位置の下側に接して設けられ、パラジウム含有量が重量比で１％以下である銀系厚膜により形成されている第２上面電極層と、を有することを特徴とする。
【０００９】
この第１の構成のチップ抵抗器においては、上記第２上面電極層が設けられているので、はんだ付け時に保護層とメッキ層との境界位置に隙間が形成されて、該隙間からはんだが浸入した場合であっても、第１上面電極層が直接はんだに濡れることを防止することができる。さらに、該第１上面電極層のはんだ濡れが加速することによる保護層の剥離やメッキ層の剥離を防止することができる。また、特に、上記第１上面電極層が銀パラジウム系厚膜であるので、抵抗層への銀の拡散を抑えることができ、銀が拡散することによる、抵抗値変化や、温度による抵抗値変化の拡大や、過負荷特性等の電気的特性の劣化を抑えることができる。また、特に、上記第２上面電極層が銀系厚膜であるので、めっき付け性を高くすることができ、また、銀パラジウム系の厚膜ではないため、はんだに濡れ難く、保護層等の剥離を防止することができる。特に、上記第２上面電極層におけるパラジウム含有量が重量比で１％以下でありパラジウム含有量が少ないため、第２上面電極層は、はんだに濡れ難く、保護層等の剥離を防止することができる。なお、この第１の構成におけるメッキ層について、「該保護層に接するメッキ層であって、該第１上面電極層の少なくとも一部の上方に設けられたメッキ層」としてもよい。
【００１０】
また、第２には、チップ抵抗器であって、絶縁基板と、該絶縁基板上に形成された一対の第１上面電極層で、銀パラジウム系厚膜により形成されている第１上面電極層と、該一対の第１上面電極層間に形成された抵抗層と、該抵抗層を覆うように形成された保護層と、少なくとも、該絶縁基板の側面であって、該第１上面電極層形成側の側面に形成された側面電極層と、少なくとも該側面電極層を覆うように形成されたメッキ層で、該保護層と接するメッキ層と、該第１上面電極層の上面に積層して設けられた第２上面電極層であって、少なくとも、該メッキ層と保護層の境界位置の下側に接して設けられ、パラジウム含有量が重量比で１％以下である銀系厚膜により形成されている第２上面電極層と、を有することを特徴とする。
【００１１】
この第２の構成のチップ抵抗器においては、上記第２上面電極層が設けられているので、はんだ付け時に保護層とメッキ層との境界位置に隙間が形成されて、該隙間からはんだが浸入した場合であっても、第１上面電極層が直接はんだに濡れることを防止することができる。さらに、該第１上面電極層のはんだ濡れが加速することによる保護層の剥離やメッキ層の剥離を防止することができる。また、特に、上記第１上面電極層が銀パラジウム系厚膜であるので、抵抗層への銀の拡散を抑えることができ、銀が拡散することによる、抵抗値変化や、温度による抵抗値変化の拡大や、過負荷特性等の電気的特性の劣化を抑えることができる。また、特に、上記第２上面電極層が銀系厚膜であるので、めっき付け性を高くすることができ、また、銀パラジウム系の厚膜ではないため、はんだに濡れ難く、保護層等の剥離を防止することができる。特に、上記第２上面電極層におけるパラジウム含有量が重量比で１％以下でありパラジウム含有量が少ないため、第２上面電極層は、はんだに濡れ難く、保護層等の剥離を防止することができる。
【００１２】
また、第３には、上記第２の構成において、上記側面電極層が、焼成工程を行なうことなく形成されたものであることを特徴とする。これにより、チップ抵抗器の製造に当たって、保護層形成後に側面電極層を形成する場合でも、側面電極層を焼成しないので、保護層に樹脂を用いることができる。また、第２上面電極層形成後に抵抗層の抵抗値を調整する場合に、その後に、保護層や側面電極層を焼成しないので、抵抗値の変化を防止することができる。
【００１３】
また、第４には、上記第２又は第３の構成において、上記側面電極層が、薄膜であることを特徴とする。これにより、低温焼成の銀系厚膜により形成された第２上面電極層と、該側面電極層との密着性をよくすることができる。
【００１４】
また、第５には、上記第１から第４までのいずれかの構成において、上記第１上面電極層と抵抗層の接続位置においては、第１上面電極層が抵抗層の上面に積層していることを特徴とする。よって、第１上面電極層を抵抗層の上に重ねることにより、保護層の端面（つまり、第２上面電極層が形成される位置）から抵抗層の露出位置（第１上面電極層の抵抗層側の端面）までの距離を長くすることができ、第２上面電極層を形成した際に、該第２上面電極層が抵抗層に接触しないようにすることができる。また、必要な上面電極層の有効長と、上面電極層と抵抗層とのオーバーラップ長とを確保しつつ、抵抗層有効長を長く取ることができる。
【００１５】
また、第６には、上記第１から第５までのいずれかの構成において、上記第２上面電極層が、チップ抵抗器の平面視において、抵抗層と第１上面電極層とが重なる領域以外の領域に設けられていることを特徴とする。これにより、第２上面電極層が抵抗層に接触しないようにすることができる。
【００１６】
また、第７には、上記第１から第６までのいずれかの構成において、上記第２上面電極層が、上記第１上面電極層における所定の領域である被覆領域であって、チップ抵抗器の平面視において、該抵抗層と重なる領域以外の領域である被覆領域を全て被覆していることを特徴とする。これにより、第２上面電極層が抵抗層に接触しないようにするとともに、第１上面電極層のはんだ濡れを十分防止することができる。
【００１７】
また、第８には、上記第１から第７までのいずれかの構成において、上記第２上面電極層は、上記第１上面電極層における該メッキ層と保護層の境界位置の下側の位置を含む領域を全て被覆していることを特徴とする。よって、第１上面電極層のはんだ濡れを十分防止することができる。
【００１８】
また、第９には、上記第１から第８までのいずれかの構成において、上記銀パラジウム系厚膜が、パラジウムを重量比で１０〜３０％含有する銀パラジウム系厚膜であることを特徴とする。よって、抵抗層への銀の拡散を抑えることができ、銀が拡散することによる、抵抗値変化や、温度による抵抗値変化の拡大や、過負荷特性等の電気的特性の劣化を抑えることができる。
【００１９】
また、第１０には、上記第１から第９までのいずれかの構成において、上記第２上面電極層が、はんだに濡れ難く、めっき付け性のよい素材により形成されていることを特徴とする。よって、第２上面電極層がはんだに濡れ難い素材により形成されているので、はんだ付け時に保護層とメッキ層との境界位置に隙間が形成されて、該隙間からはんだが浸入した場合であっても、第１上面電極層が直接はんだに濡れることを防止することができる。さらに、該第１上面電極層のはんだ濡れが加速することによる保護層の剥離やメッキ層の剥離を防止することができる。また、第２上面電極層はめっき付け性のよい素材により形成されているので、メッキ層との密着性を高くすることが可能となる。
【００２２】
また、第１１には、上記第１から第１０までのいずれかの構成において、上記第２上面電極層が、焼成温度が５００℃〜７００℃の素材により形成されていることを特徴とする。この第２上面電極層は、低温焼成であることから、ガラス成分を含むことになり、はんだに濡れ難く、保護層等の剥離を防止することができる。
【００２３】
【発明の実施の形態】
本発明の実施の形態としての第１実施例を図面を利用して説明する。本実施例のチップ固定抵抗器（チップ抵抗器）Ａ１は、図１に示すように、絶縁基板１０と、抵抗体層（抵抗層）１２と、第１上面電極層１４と、第２上面電極層１６と、側面電極層１８と、保護層２０と、メッキ層２１と、を有している。メッキ層２１は、ニッケルメッキ層２２と、はんだメッキ層２４とからなる。
【００２４】
ここで、上記チップ固定抵抗器Ａ１についてさらに詳しく説明すると、上記絶縁基板１０は、含有率９６％程度のアルミナにて形成された絶縁体である。この絶縁基板１０は、直方体形状を呈しており、平面視すると、略長方形形状を呈している。この絶縁基板１０は、上記チップ固定抵抗器Ａ１の基礎部材として用いられている。
【００２５】
上記抵抗体層１２は、図１に示すように、上記絶縁基板１０上面の中央部付近に配設されている。この抵抗体層１２は、酸化ルテニウム系厚膜である。この抵抗体層１２は、上記チップ固定抵抗器Ａ１として電気的特性を担う機能素子である。
【００２６】
上記第１上面電極層１４は、図１に示すように、上記抵抗体層１２の長手方向の両端と接続するように一対形成されている。すなわち、該第１上面電極層１４と抵抗体層１２とは、該第１上面電極層１４の一部が該抵抗体層１２の一部の上面に積重するように配設されている。つまり、第１上面電極層１４と抵抗体層１２の接続位置において、第１上面電極層１４が抵抗体層１２の上面に積層している。すなわち、第１上面電極層１４と抵抗体層１２とが重なり合うオーバーラップ部分においては、第１上面電極層１４が抵抗体層１２の上面に積層している。この第１上面電極層１４は、パラジウムを１０〜３０％（重量比）含有し、焼成温度８００〜９００℃の銀パラジウム系厚膜により形成されている。
【００２７】
また、上記第２上面電極層１６は、図１に示すように、上記第１上面電極層１４の上面であって、上記抵抗体層１２とは接触しない位置に配設されている。つまり、この第２上面電極層１６は、絶縁基板１０の長手方向、つまり、Ｘ方向（図１，図２参照）には、第１上面電極層１４の側面電極層１８側の端部から抵抗体層１２側の端部の手前にまで設けられ、絶縁基板１０の短手方向、つまり、Ｙ方向（図２参照）には、第１上面電極層１４の全体を被覆して該第１上面電極層１４からはみ出る状態で形成されている。
【００２８】
なお、この第２上面電極層１６は、メッキ層２１と保護層１２の境界位置の下側に第２上面電極層１６が位置するように設けられている。つまり、少なくとも、メッキ層２１と保護層１２の境界位置の下側で、かつ、第１上面電極層１４の上側位置には、該第２上面電極層１６が形成されている。特に、メッキ層２１と保護層２０の境界位置に接するメッキ層２１の所定の範囲の部分と、該境界位置に接する保護層２０の所定の範囲の部分とは、ともに第２上面電極層１６の上に積層して接している。
【００２９】
また、上記第２上面電極層１６が、チップ抵抗器Ａ１の平面視において、抵抗層１２と第１上面電極層１４とが重なる領域以外の領域に設けられており、特に、上記第２上面電極層１６が、上記第１上面電極層１４における所定の領域である被覆領域であって、チップ抵抗器の平面視において、該抵抗層１２と重なる領域以外の領域である被覆領域を全て被覆しているといえる。ここで、抵抗層１２と第１上面電極層１４とが重なる領域とは、図２において、抵抗体層１２を示す斜めのハッチングと、第１上面電極層１４を示す横方向のハッチングとが重なる部分である。また、上記第２上面電極層１６は、上記第１上面電極層１４における該メッキ層２１と保護層２０の境界位置の下側の位置を含む領域を全て被覆しているともいえる。
【００３０】
なお、図１に示すように、この第２上面電極層１６の上端位置は、第１上面電極層１４において抵抗体層１２に積層した部分の上端位置と同じになるように形成されている。つまり、第１上面電極層１４の抵抗体層１２側の端部は、抵抗体層１２の上に積層しているので、抵抗体層１２に乗り上がった状態となっているが、この第１上面電極層１４の上面側の窪んだ位置に第２上面電極層１６が設けられている。これにより、第２上面電極層１６と第１上面電極層１４とを１つの上面電極層ととらえた場合に、該上面電極層の上端は平面状になっている。
【００３１】
また、この第２上面電極層１６は、低温焼成、つまり、５００〜７００℃焼成の銀系厚膜により形成されている。つまり、この第２上面電極層１６は、低温焼成の銀系厚膜であることから、１０〜２０％（重量比）のガラス成分を有しており、また、パラジウムをほとんど含有していないことから、はんだに濡れ難い特性を有している。また、銀系厚膜であることから、めっき付け性は良好であるといえる。
【００３２】
なお、図２は、チップ抵抗器Ａ１を上方から視認した場合の各部の配置を示す図であり、抵抗体層１２，第１上面電極層１４、第２上面電極層１６、保護層２０について平面視した際に、最外郭の輪郭を図示したものである。実際には、隠れて見えない部材を含めて、各部とも同様に表現している。なお、この点は、図６についても同様である。
【００３３】
また、上記側面電極層１８は、図１に示すように、上記絶縁基板１０の長手方向（Ｘ方向）の両端に一対形成されており、上面及び側面及び底面を被覆するように略コ字状に形成されている。つまり、この側面電極層１８は、上記第２上面電極層１６の一部と、絶縁基板１０の側面と、絶縁基板１０の下面の一部とを被覆している。この側面電極層１８は、蒸着及びスパッタリング等の薄膜法を用いて形成されている。つまり、この側面電極層１８は、薄膜に形成されていて、ニクロム（ＮｉＣｒ）や銅ニッケル（ＣｕＮｉ）等の卑金属の合金により形成されている。なお、この側面電極層１８は、銀系厚膜や銀系樹脂厚膜により形成してもよい。
【００３４】
次に、上記保護層２０は、図１に示すように、上記抵抗体層１２の上面を被覆するように配設されている。すなわち、この保護層２０の配設位置をさらに詳しく説明すると、図２に示すように、Ｙ方向には、該絶縁基板１０の幅と同様に形成され、さらに、Ｘ方向には、両端に形成されている上記一対の第２上面電極層１６の一部を被覆するように配設されている。この保護層２０は、ほう珪酸鉛ガラス又は樹脂（エポキシ、フェノール、シリコン等）により形成されている。
【００３５】
次に、メッキ層２１は、ニッケルメッキ層２２と、はんだメッキ層２４とを有している。ここで、ニッケルメッキ層２２は、電気メッキにより上記保護層２０の端部に接触し、かつ、上記第２上面電極層１６と、側面電極層１８とを被覆するように略均一の膜厚で配設されている。このニッケルメッキ層２２は、ニッケルメッキにて形成されており、上記第２上面電極層１６及び側面電極層１８等の内部電極のはんだ喰われを防止するために形成されている。なお、このニッケルメッキ層２２は、ニッケルメッキ以外にも銅メッキが用いられる場合もある。
【００３６】
上記はんだメッキ層２４は、電気メッキ法を用いて上記メッキ層２２の上面を被覆するように略均一の膜厚で配設されている。このはんだメッキ層２４は、はんだにて形成されており、上記チップ固定抵抗器Ａ１の配線基板へのはんだ付けを良好に行うために形成されている。なお、このはんだメッキ層２４は、はんだ以外に錫が用いられる場合もある。
【００３７】
なお、チップ固定抵抗器Ａ１の製造に際しては、第１上面電極層１４を形成した後に第２上面電極層１６を形成するが、この第２上面電極層１６の形成は、保護層２０の形成前に行なう。また、側面電極層１８は、保護層２０の形成後に形成される。この場合、側面電極層１８は、蒸着及びスパッタリング等の薄膜法を用いて形成される。
【００３８】
ここで、第１実施例のチップ固定抵抗器Ａ１の使用状態について説明する。チップ固定抵抗器Ａ１は、はんだを用いて配線基板に固定させる。この時、チップ固定抵抗器Ａ１のはんだメッキ層２４は、固定用のはんだと融着してフィレット（図示省略）を形成する。すると、保護層２０は、稀にはんだ付けの際の熱により収縮膨張して変形することがある。ここで、保護層２０がはんだ付けの際の熱により変形してしまった場合には、保護層２０とニッケルメッキ層２２との間に隙間が形成される。すると、この隙間にはんだが浸入する可能性がある。はんだは、前記の隙間に浸入すると、第２上面電極層１６の上面まで流下する。ここで、はんだと第２上面電極層１６とは、親和性を有していないので、第２上面電極層１６は、はんだ濡れを起こさない。すなわち、第２上面電極層１６上に達したはんだは、それ以上第２上面電極層１６上に拡がることなくその場に滞留し、やがて固化する。
【００３９】
第１実施例のチップ固定抵抗器Ａ１によれば、保護層２０とメッキ層２２との境界位置の下側に、ガラス成分を有する低温焼成の銀系厚膜にて形成された第２上面電極層１６が配設されているので、はんだ付け時に保護層２０とメッキ層２２との境界位置に隙間が形成されて、該隙間からはんだが浸入した場合であっても、第１上面電極層１４が直接はんだに濡れることを防止することができる。また、該第１上面電極層１４のはんだ濡れが加速することによる保護層２０の剥離やニッケルメッキ層２２の剥離を防止することができる。
【００４０】
また、抵抗体層１２が第１上面電極層１４より下層に配設されているので、つまり、第１上面電極層１４と抵抗体層１２の接続位置において、第１上面電極層１４が抵抗体層１２の上面に積層していることにより、第２上面電極層１６を抵抗体層１２と接触させることなく配設することができる。つまり、第１上面電極層１４を抵抗体層１２の上に重ねることにより、保護層１２０の端面（つまり、第２上面電極層１６が形成される位置）から抵抗体層１２の露出位置（第１上面電極層１４の抵抗体層１２側の端面）までの距離α（図１参照）を長くすることができ、第２上面電極層１６を形成した際に、該第２上面電極層１６が抵抗体層１２に接触しないようにすることができる。つまり、第２上面電極層１６は銀系厚膜であることから、抵抗体層１２と接触すると、銀の拡散が起こり抵抗体層１２が劣化するという問題があるので、第２上面電極層１６はなるべく抵抗体層１２と接触しないようにするのが好ましいのである。
【００４１】
また、第１上面電極層１４と抵抗体層１２の接続位置において、第１上面電極層１４が抵抗体層１２の上面に積層していることにより、次のような効果を得ることができる。つまり、上面電極層は、トリミング時に抵抗値測定のためのプローブを上面電極層に接触させる必要があることから、ある程度以上の面積が必要となる。つまり、ある程度以上の電極層有効長が必要となる。また、抵抗体層と上面電極層との電気的接続を確保するために、ある程度以上のオーバーラップ長が必要である。すると、抵抗器の電気的性能を決定する抵抗層有効長は、抵抗体層１２を第１上面電極層１４の上面に積層させた場合には、図３（ａ）のようになる。一方、第１上面電極層１４と抵抗体層１２の接続位置において、第１上面電極層１４が抵抗体層１２の上面に積層している場合には、図３（ｂ）に示すように、オーバーラップ長を電極層有効長に含めることができるので、抵抗層有効長を長く取ることが可能となる。
【００４２】
また、上記第２上面電極層１６は、低温焼成の銀系厚膜であることから、１０〜２０％（重量比）のガラス成分を有しており、また、パラジウムをほとんど含有していないことから、はんだに濡れ難い特性を有している。よって、第２上面電極層１６のはんだ濡れが加速することにより、保護層２０等の剥離が発生することがない。
【００４３】
また、上記第１上面電極層１４は、パラジウムを１０〜３０％含有する銀パラジウム系厚膜により形成されているので、抵抗体層２０への銀の拡散を抑えることができ、銀が拡散することによる、抵抗値変化や、温度による抵抗値変化の拡大や、過負荷特性等の電気的特性の劣化を抑えることができる。
【００４４】
また、上面電極層を第１上面電極層１４と第２上面電極層１６の２層とすることにより、上面電極層全体の膜厚を厚くすることができ、保護層２０を印刷して形成する際に、上面電極層上に保護層用のペーストがだれ広がるのを防止することができる。
【００４５】
また、第２上面電極層１６が第１上面電極層１４の形成後であって保護層２０の形成前に焼成され、さらに、側面電極層１８が蒸着及びスパッタリング等の薄膜法を用いて形成されているので、保護層２０をエポキシ樹脂等の樹脂系厚膜にて形成することができる。すなわち、保護層２０を樹脂にて形成することで焼成する必要がなくなるので、側面電極層１８及び保護層２０の焼成による抵抗値変化を低減することができ、その結果、抵抗値許容差の少ないチップ固定抵抗器を歩留まりよく製造することができる。さらに、保護層２０に鉛を含有したガラス製部材を使用しないので、環境に配慮することができる。さらには、側面電極層１８及び保護層２０の形成において焼成工程を省くことができるので、製造コストを低減することができる。
【００４６】
また、上記第２上面電極層１６は、低温焼成の銀系厚膜により形成されていて、また、側面電極層１８は、薄膜により形成されているので、第２上面電極層１６と側面電極層１８との密着性を高めることが可能となる。つまり、薄膜の側面電極層は、高温（８００〜９００℃）焼成の銀系又は銀パラジウム系厚膜よりも、低温（５００〜７００℃）焼成の銀系又は銀パラジウム系厚膜との密着性がよいことから、第２上面電極層１６と側面電極層１８との密着性を高くできる。つまり、高温焼成の銀系又は銀パラジウム系厚膜は、焼成表面で緻密で表面積が少ないが、低温焼成の銀系又は銀パラジウム系厚膜は、表面がポーラスなため表面積が大きく、薄膜との接触面積が大きいとともに、薄膜の内部応力が種々の方向の働くことから密着性がよくなるのである。
【００４７】
次に、上記第１実施例のチップ固定抵抗器の応用例について説明する。図４（ａ）に示すチップ固定抵抗器Ａ２は、上記チップ固定抵抗器Ａ１と同様の構成であるが、第２上面電極層１６の配設領域が異なる。つまり、チップ固定抵抗器Ａ２においては、保護層２０とメッキ層２２との境界位置の下側にのみ第２上面電極層１６が設けられていて、第２上面電極層１６は、側面電極層１８とは接触しておらず、また、第２上面電極層１６は、第１上面電極層１４が抵抗体層１２に乗り上がる位置にまでは至っていない。これにより、側面電極層１８は、第１上面電極層１４の上面に積層している。
【００４８】
また、図４（ｂ）に示すチップ固定抵抗器Ａ３は、上記チップ固定抵抗器Ａ２と同様の構成であるが、第２上面電極層１６の外側の端部が側面電極層１８と接している点が異なる。
【００４９】
また、図４（ｃ）に示すチップ固定抵抗器Ａ４は、上記チップ固定抵抗器Ａ１と同様の構成であるが、第２上面電極層１６の内側の端部、つまり、抵抗体層１２側の端部は、第１上面電極層１４が抵抗体層１２に乗り上がる位置にまでは至っていない。
【００５０】
このように、上記チップ固定抵抗器Ａ２〜Ａ４においても、上記チップ固定抵抗器Ａ１と同様の効果を得ることができる。特に、保護層２０とメッキ層２２との境界位置の下側に、第２上面電極層１６が配設されているので、はんだ付け時に保護層２０とメッキ層２２との境界位置に隙間が形成されて、該隙間からはんだが浸入した場合であっても、第１上面電極層１４が直接はんだに濡れることを防止することができる。また、チップ固定抵抗器Ａ２、Ａ３においては、側面電極層１８が第２上面電極層１６に積層していないので、チップ固定抵抗器におけるＸ方向の端部の高さを低くすることができる。
【００５１】
次に第２実施例のチップ固定抵抗器について図面を利用して説明する。この第２実施例のチップ固定抵抗器は、上記第１実施例のチップ固定抵抗器においては、第１上面電極層１４と抵抗体層１２の接続位置において、第１上面電極層１４が抵抗体層１２の上面に積層しているのに対して、第１上面電極層１４が抵抗体層１２の下面に積層している点が異なる。
【００５２】
まず、チップ固定抵抗器Ｂ１について説明すると、チップ固定抵抗器（チップ抵抗器）Ｂ１は、図５に示すように、絶縁基板１０と、抵抗体層１２と、第１上面電極層１４と、第２上面電極層１６と、側面電極層１８と、保護層２０と、メッキ層２１と、を有している。メッキ層２１は、ニッケルメッキ層２２と、はんだメッキ層２４とからなる。
【００５３】
ここで、上記チップ固定抵抗器Ｂ１についてさらに詳しく説明すると、上記絶縁基板１０は、含有率９６％程度のアルミナにて形成された絶縁体である。この絶縁基板１０は、直方体形状を呈しており、平面視すると、略長方形形状を呈している。この絶縁基板１０は、上記チップ固定抵抗器Ｂ１の基礎部材として用いられている。
【００５４】
上記抵抗体層１２は、図５に示すように、上記絶縁基板１０上面の中央部付近に配設されている。この抵抗体層１２は、酸化ルテニウム系厚膜である。この抵抗体層１２は、上記チップ固定抵抗器Ｂ１として電気的特性を担う機能素子である。
【００５５】
上記第１上面電極層１４は、図５に示すように、上記抵抗体層１２の長手方向の両端と接続するように一対形成されている。すなわち、該第１上面電極層１４と抵抗体層１２とは、該第１上面電極層１４の一部が該抵抗体層１２の下面に積重するように配設されている。つまり、第１上面電極層１４と抵抗体層１２の接続位置において、抵抗体層１２が第１上面電極層１４の上面に積層している。この第１上面電極層１４は、パラジウムを１０〜３０％（重量比）含有し、焼成温度８００〜９００℃の銀パラジウム系厚膜により形成されている。
【００５６】
また、上記第２上面電極層１６は、図５に示すように、上記第１上面電極層１４の上面であって、上記抵抗体層１２とは接触しない位置に配設されている。つまり、この第２上面電極層１６は、絶縁基板１０の長手方向、つまり、Ｘ方向（図５参照）には、第１上面電極層１４の側面電極層１８側の端部から抵抗体層１２側の端部の手前にまで設けられ、第２上面電極層１６の抵抗体層１２側の端部は、抵抗体層１２には、接していない。また、絶縁基板１０の短手方向、つまり、Ｙ方向（図６参照）には、第１上面電極層１４の全体を被覆して該第１上面電極層１４からはみ出る状態で形成されている。なお、この第２上面電極層１６は、メッキ層２１と保護層１２の境界位置の下側に第２上面電極層１６が位置するように設けられている。つまり、少なくとも、メッキ層２１と保護層１２の境界位置の下側で、かつ、第１上面電極層１４の上側位置には、該第２上面電極層１６が形成されている。
【００５７】
また、この第２上面電極層１６は、低温焼成、つまり、５００〜７００℃焼成の銀系厚膜により形成されている。つまり、この第２上面電極層１６は、低温焼成の銀系厚膜であることから、１０〜２０％（重量比）のガラス成分を有しており、また、パラジウムをほとんど含有していないことから、はんだに濡れ難い特性を有している。また、銀系厚膜であることから、めっき付け性は良好であるといえる。
【００５８】
また、上記側面電極層１８は、図５に示すように、上記絶縁基板１０の長手方向（Ｘ方向）の両端に一対形成されており、上面及び側面及び底面を被覆するように略コ字状に形成されている。この側面電極層１８は、蒸着及びスパッタリング等の薄膜法を用いて形成されている。つまり、この側面電極層１８は、薄膜に形成されていて、ニクロム（ＮｉＣｒ）や銅ニッケル（ＣｕＮｉ）等の卑金属の合金により形成されている。なお、この側面電極層１８は、銀系厚膜や銀系樹脂厚膜により形成してもよい。
【００５９】
次に、上記保護層２０は、図５に示すように、上記抵抗体層１２の上面を被覆するように配設されている。すなわち、この保護層２０の配設位置をさらに詳しく説明すると、Ｙ方向には、該絶縁基板１０の幅と同様に形成され、さらに、Ｘ方向には、両端に形成されている上記一対の第２上面電極層１６の一部を被覆するように配設されている。この保護層２０は、ほう珪酸鉛ガラス又は樹脂（エポキシ、フェノール、シリコン等）により形成されている。
【００６０】
次に、メッキ層２１は、ニッケルメッキ層２２と、はんだメッキ層２４とを有している。ここで、ニッケルメッキ層２２は、電気メッキにより上記保護層２０の端部に接触し、かつ、上記第２上面電極層１６と、側面電極層１８とを被覆するように略均一の膜厚で配設されている。このニッケルメッキ層２２は、ニッケルメッキにて形成されており、上記第２上面電極層１６及び側面電極層１８等の内部電極のはんだ喰われを防止するために形成されている。なお、このニッケルメッキ層２２は、ニッケルメッキ以外にも銅メッキが用いられる場合もある。
【００６１】
上記はんだメッキ層２４は、電気メッキ法を用いて上記メッキ層２２の上面を被覆するように略均一の膜厚で配設されている。このはんだメッキ層２４は、はんだにて形成されており、上記チップ固定抵抗器Ａ１の配線基板へのはんだ付けを良好に行うために形成されている。なお、このはんだメッキ層２４は、はんだ以外に錫が用いられる場合もある。
【００６２】
なお、チップ固定抵抗器Ａ１の製造に際しては、第１上面電極層１４を形成した後に第２上面電極層１６を形成するが、この第２上面電極層１６の形成は、保護層２０の形成前に行なう。また、側面電極層１８は、保護層２０の形成後に形成される。この場合、側面電極層１８は、蒸着及びスパッタリング等の薄膜法を用いて形成される。
【００６３】
ここで、第２実施例のチップ固定抵抗器Ｂ１の使用状態について説明する。チップ固定抵抗器Ｂ１は、はんだを用いて配線基板に固定させる。この時、チップ固定抵抗器Ｂ１のはんだメッキ層２４は、固定用のはんだと融着してフィレット（図示省略）を形成する。すると、保護層２０は、稀にはんだ付けの際の熱により収縮膨張して変形することがある。ここで、保護層２０がはんだ付けの際の熱により変形してしまった場合には、保護層２０とニッケルメッキ層２２との間に隙間が形成される。すると、この隙間にはんだが浸入する可能性がある。はんだは、前記の隙間に浸入すると、第２上面電極層１６の上面まで流下する。ここで、はんだと第２上面電極層１６とは、親和性を有していないので、第２上面電極層１６は、はんだ濡れを起こさない。すなわち、第２上面電極層１６上に達したはんだは、それ以上第２上面電極層１６上に拡がることなくその場に滞留し、やがて固化する。
【００６４】
第２実施例のチップ固定抵抗器Ｂ１によれば、保護層２０とメッキ層２２との境界位置の下側に、ガラス成分を有する低温焼成の銀系厚膜にて形成された第２上面電極層１６が配設されているので、はんだ付け時に保護層２０とメッキ層２２との境界位置に隙間が形成されて、該隙間からはんだが浸入した場合であっても、第１上面電極層１４が直接はんだに濡れることを防止することができる。また、該第１上面電極層１４のはんだ濡れが加速することによる保護層１２０の剥離やニッケルメッキ層１２２の剥離を防止することができる。
【００６５】
また、上記第２上面電極層１６は、低温焼成の銀系厚膜であることから、１０〜２０％（重量比）のガラス成分を有しており、また、パラジウムをほとんど含有していないことから、はんだに濡れ難い特性を有している。よって、第２上面電極層１６のはんだ濡れが加速することにより、保護層２０等の剥離が発生することがない。
【００６６】
また、上記第１上面電極層１４は、パラジウムを１０〜３０％含有する銀パラジウム系厚膜により形成されているので、抵抗体層２０への銀の拡散を抑えることができ、銀が拡散することによる、抵抗値変化や、温度による抵抗値変化の拡大や、過負荷特性等の電気的特性の劣化を抑えることができる。
【００６７】
また、上面電極層を第１上面電極層１４と第２上面電極層１６の２層とすることにより、上面電極層全体の膜厚を厚くすることができ、保護層２０を印刷して形成する際に、上面電極層上に保護層用のペーストがだれ広がるのを防止することができる。
【００６８】
また、第２上面電極層１６が第１上面電極層１４の形成後であって保護層２０の形成前に焼成され、さらに、側面電極層１８が蒸着及びスパッタリング等の薄膜法を用いて形成されているので、保護層２０をエポキシ樹脂等の樹脂系厚膜にて形成することができる。すなわち、保護層２０を樹脂にて形成することで焼成する必要がなくなるので、側面電極層１８及び保護層２０の焼成による抵抗値変化を低減することができ、その結果、抵抗値許容差の少ないチップ固定抵抗器を歩留まりよく製造することができる。さらに、保護層２０に鉛を含有したガラス製部材を使用しないので、環境に配慮することができる。さらには、側面電極層１８及び保護層２０の形成において焼成工程を省くことができるので、製造コストを低減することができる。
【００６９】
また、上記第２上面電極層１６は、低温焼成の銀系厚膜により形成されていて、また、側面電極層１８は、薄膜により形成されているので、第２上面電極層１６と側面電極層１８との密着性を高めることが可能となる。つまり、薄膜の側面電極層は、高温（８００〜９００℃）焼成の銀系又は銀パラジウム系厚膜よりも、低温（５００〜７００℃）焼成の銀系又は銀パラジウム系厚膜との密着性がよいことから、第２上面電極層１６と側面電極層１８との密着性を高くできる。つまり、高温焼成の銀系又は銀パラジウム系厚膜は、焼成表面で緻密で表面積が少ないが、低温焼成の銀系又は銀パラジウム系厚膜は、表面がポーラスなため表面積が大きく、薄膜との接触面積が大きいとともに、薄膜の内部応力が種々の方向の働くことから密着性がよくなるのである。
【００７０】
次に、上記第１実施例のチップ固定抵抗器の応用例について説明する。図７（ａ）に示すチップ固定抵抗器Ｂ２は、上記チップ固定抵抗器Ｂ１と同様の構成であるが、第２上面電極層１６の配設領域が異なる。つまり、チップ固定抵抗器Ｂ２においては、保護層２０とメッキ層２２との境界位置の下側にのみ第２上面電極層１６が設けられていて、第２上面電極層１６は、側面電極層１８とは接触していない。これにより、側面電極層１８は、第１上面電極層１４の上面に積層している。
【００７１】
また、図７（ｂ）に示すチップ固定抵抗器Ｂ３は、上記チップ固定抵抗器Ｂ２と同様の構成であるが、第２上面電極層１６の外側の端部が側面電極層１８と接しているとともに、第２上面電極層１６の内側の端部が抵抗体層１２に接触している点が異なる。
【００７２】
また、図７（ｃ）に示すチップ固定抵抗器Ｂ４は、上記チップ固定抵抗器Ｂ１と同様の構成であるが、第２上面電極層１６の内側の端部、つまり、抵抗体層１２側の端部は、第１上面電極層１４が抵抗体層１２に乗り上がる位置にまでは至っていない。
【００７３】
このように、上記チップ固定抵抗器Ｂ２〜Ｂ４においても、上記チップ固定抵抗器Ｂ１と同様の効果を得ることができる。特に、保護層２０とメッキ層２２との境界位置の下側に、第２上面電極層１６が配設されているので、はんだ付け時に保護層２０とメッキ層２２との境界位置に隙間が形成されて、該隙間からはんだが浸入した場合であっても、第１上面電極層１４が直接はんだに濡れることを防止することができる。また、チップ固定抵抗器Ｂ２、Ｂ３においては、側面電極層１８が第２上面電極層１６に積層していないので、チップ固定抵抗器におけるＸ方向の端部の高さを低くすることができる。
【００７４】
なお、上記の説明においては、側面電極層１８が設けられているものとして説明したが、側面電極層１８の構成を省略した構成のチップ抵抗器も考えられる。その場合には、メッキ層２１は、チップ抵抗器の側面には設けられず、第２上面電極層１６の上面の少なくとも一部の上側に積層して、保護層２０と接する状態に形成される。つまり、メッキ層２１は、第１上面電極層１４の少なくとも一部の上方位置に設けられることになる。いわば、チップ抵抗器Ａ１〜Ａ４、Ｂ１〜Ｂ４において、メッキ層２１における絶縁基板１０の上方に存在する部分のみが形成されるといえる。この場合も当然、第２上面電極層１６は、保護層２０とメッキ層２１の境界位置の下側に設けられることになる。
【００７５】
【発明の効果】
本発明に基づくチップ抵抗器によれば、上記第２上面電極層が設けられているので、はんだ付け時に保護層とメッキ層との境界位置に隙間が形成されて、該隙間からはんだが浸入した場合であっても、第１上面電極層が直接はんだに濡れることを防止することができる。さらに、該第１上面電極層のはんだ濡れが加速することによる保護層の剥離やメッキ層の剥離を防止することができる。また、特に、上記第１上面電極層が銀パラジウム系厚膜であるので、抵抗層への銀の拡散を抑えることができ、銀が拡散することによる、抵抗値変化や、温度による抵抗値変化の拡大や、過負荷特性等の電気的特性の劣化を抑えることができる。また、特に、上記第２上面電極層が銀系厚膜であるので、めっき付け性を高くすることができ、また、銀パラジウム系の厚膜ではないため、はんだに濡れ難く、保護層等の剥離を防止することができる。特に、上記第２上面電極層におけるパラジウム含有量が重量比で１％以下でありパラジウム含有量が少ないため、第２上面電極層は、はんだに濡れ難く、保護層等の剥離を防止することができる。
【００７６】
また、特に、上記第１上面電極層と抵抗層の接続位置においては、第１上面電極層が抵抗層の上面に積層している場合には、第１上面電極層を抵抗層の上に重ねることにより、保護層の端面（つまり、第２上面電極層が形成される位置）から抵抗層の露出位置（第１上面電極層の抵抗層側の端面）までの距離を長くすることができ、第２上面電極層を形成した際に、該第２上面電極層が抵抗層に接触しないようにすることができる。また、必要な上面電極層の有効長と、上面電極層と抵抗層とのオーバーラップ長とを確保しつつ、抵抗層有効長を長く取ることができる。
【００７７】
また、特に、上記第２上面電極層が、チップ抵抗器の平面視において、抵抗層と第１上面電極層とが重なる領域以外の領域に設けられている場合には、第２上面電極層が抵抗層に接触しないようにすることができる。
【００７８】
また、特に、上記第２上面電極層が、上記第１上面電極層における所定の領域である被覆領域であって、チップ抵抗器の平面視において、該抵抗層と重なる領域以外の領域である被覆領域を全て被覆している場合には、第２上面電極層が抵抗層に接触しないようにするとともに、第１上面電極層のはんだ濡れを十分防止することができる。
【００７９】
また、特に、上記第２上面電極層が、上記第１上面電極層における該メッキ層と保護層の境界位置の下側の位置を含む領域を全て被覆している場合には、第１上面電極層のはんだ濡れを十分防止することができる。
【００８０】
また、特に、上記銀パラジウム系厚膜が、パラジウムを重量比で１０〜３０％含有する銀パラジウム系厚膜である場合には、抵抗層への銀の拡散を抑えることができ、銀が拡散することによる、抵抗値変化や、温度による抵抗値変化の拡大や、過負荷特性等の電気的特性の劣化を抑えることができる。
【００８１】
また、特に、上記第２上面電極層が、はんだに濡れ難く、めっき付け性のよい素材により形成されている場合には、第２上面電極層がはんだに濡れ難い素材により形成されているので、はんだ付け時に保護層とメッキ層との境界位置に隙間が形成されて、該隙間からはんだが浸入した場合であっても、第１上面電極層が直接はんだに濡れることを防止することができる。さらに、該第１上面電極層のはんだ濡れが加速することによる保護層の剥離やメッキ層の剥離を防止することができる。また、第２上面電極層はめっき付け性のよい素材により形成されているので、メッキ層との密着性を高くすることが可能となる。
【００８４】
また、特に、上記第２上面電極層が、焼成温度が５００℃〜７００℃の素材により形成されている場合には、第２上面電極層は、低温焼成であることから、ガラス成分を含むことになり、はんだに濡れ難く、保護層等の剥離を防止することができる。
【００８５】
また、特に、上記側面電極層が、焼成工程を行なうことなく形成されたものである場合には、チップ抵抗器の製造に当たって、保護層形成後に側面電極層を形成する場合でも、側面電極層を焼成しないので、保護層に樹脂を用いることができる。また、第２上面電極層形成後に抵抗層の抵抗値を調整する場合に、その後に、保護層や側面電極層を焼成しないので、抵抗値の変化を防止することができる。
【００８６】
また、特に、上記側面電極層が、薄膜である場合には、低温焼成の銀系厚膜により形成された第２上面電極層と、該側面電極層との密着性をよくすることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例に基づくチップ固定抵抗器を示す断面図である。
【図２】本発明の第１実施例に基づくチップ固定抵抗器における要部の配置を概念的に示す平面図である。
【図３】本発明の第１実施例に基づくチップ固定抵抗器の効果を説明するための説明図である。
【図４】第１実施例の応用例を示す断面図である。
【図５】本発明の第２実施例に基づくチップ固定抵抗器を示す断面図である。
【図６】本発明の第２実施例に基づくチップ固定抵抗器における要部の配置を概念的に示す平面図である。
【図７】第２実施例の応用例を示す断面図である。
【図８】従来のチップ固定抵抗器を示す断面図である。
【図９】従来のチップ固定抵抗器の問題点を説明するための断面図である。
【符号の説明】
Ａ１、Ａ２、Ａ３、Ａ４、Ｂ１、Ｂ２、Ｂ３、Ｂ４チップ固定抵抗器
１０絶縁基板
１２抵抗体層
１４第１上面電極層
１６第２上面電極層
１８側面電極層
２０保護層
２１メッキ層
２２ニッケルメッキ層
２４はんだメッキ層[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a chip resistor, and more particularly to a chip fixed resistor.
[0002]
[Prior art]
As shown in FIG. 8, the conventional chip-fixed resistor Z has an insulating substrate 110, a resistor layer 112, an upper electrode layer 114, a side electrode layer 118, a protective layer 120, and a plating layer 121. doing. Here, the plating layer 121 has a nickel plating layer 122 and a solder plating layer 124.
[0003]
[Problems to be solved by the invention]
However, in the conventional chip-fixed resistor Z, a gap is formed at the boundary between the plated layer 121 and the protective layer 120 during soldering, and when the solder enters from the gap, the upper electrode layer 114 is wetted by the solder. If this symptom is accelerated, as shown in FIG. 9, the invading solder pushes up the protective layer 120 and the protective layer 120 is peeled off. Similarly, the nickel plating layer 122 is also peeled off. When the protective layer 120 and the nickel plating layer 122 are peeled off, the weather resistance of the chip resistor is remarkably lowered, and there is a risk that the chip resistor may break down. In FIG. 9, 126 is a fillet formed of solder, and 128 is a land.
[0004]
In particular, the above problems have become more apparent from the following points. That is, in recent years, the material of the protective layer 120 is being changed from glass to resin for reasons such as higher accuracy of resistors, lead-free and energy saving, and as a result, the adhesion strength of the protective layer 120 decreases, As the strength of the protective layer 120 itself decreased, the protective layer 120 was more easily peeled off.
[0005]
In addition, lead-free solder is being used in recent years, but when this lead-free solder is used, the temperature at the time of soldering becomes high, thereby increasing the thermal stress on each part such as the protective layer 120, The top electrode layer 114 was easily wetted by the solder.
[0006]
Conventionally, a silver-based thick film or a silver-palladium-based thick film has been used for the upper electrode layer 114, but there is a problem of deterioration of characteristics due to diffusion of silver into the resistor layer 112 due to miniaturization of the chip size. As a countermeasure, a silver-palladium thick film having a palladium content of about 10 to 30%, which hardly causes silver diffusion, has been used. Therefore, conversely, the upper electrode layer 114 is suppressed from oxidation of silver on the surface of the silver-palladium thick film due to an increase in the palladium content, and as a result, solder wetting in the upper electrode layer 114 is likely to occur. .
[0007]
Therefore, the present invention can prevent solder wetting of the upper electrode layer during soldering, prevent peeling of the protective layer and the nickel plating layer, and avoid deterioration in weather resistance due to solder wetting. An object of the present invention is to provide a chip-fixed resistor that can be used.
[0008]
[Means for Solving the Problems]
  The present invention was created to solve the above problems, and firstly,A chip resistor,Insulating substrate and a pair of first upper surface electrode layers formed on the insulating substrateAnd a first upper surface electrode layer formed of a silver palladium thick filmA resistance layer formed between the pair of first upper surface electrode layers, a protective layer formed to cover the resistance layer, and a plating layer in contact with the protective layerWhen,A second upper surface electrode layer provided on the upper surface of the first upper surface electrode layer, at least below a boundary position between the plating layer and the protective layer;TouchingProvided, Formed by a silver-based thick film having a palladium content of 1% or less by weightSecond top electrode layerWhen,It is characterized by having.
[0009]
  In the chip resistor having the first configuration, since the second upper surface electrode layer is provided, a gap is formed at the boundary position between the protective layer and the plating layer during soldering, and the solder enters from the gap. Even in this case, it is possible to prevent the first upper electrode layer from getting wet directly with the solder. Furthermore, peeling of the protective layer and peeling of the plating layer due to acceleration of the solder wetting of the first upper surface electrode layer can be prevented.In particular, since the first upper surface electrode layer is a silver-palladium thick film, diffusion of silver into the resistance layer can be suppressed, and resistance value change due to silver diffusion and resistance value change due to temperature. And deterioration of electrical characteristics such as overload characteristics can be suppressed. In particular, since the second upper surface electrode layer is a silver-based thick film, the plating property can be improved, and since it is not a silver-palladium-based thick film, it is difficult to get wet with solder, and a protective layer, etc. Peeling can be prevented. In particular, since the palladium content in the second upper surface electrode layer is 1% or less by weight and the palladium content is low, the second upper surface electrode layer is difficult to get wet with solder and can prevent peeling of the protective layer and the like. it can.The plating layer in the first configuration may be “a plating layer in contact with the protective layer and provided above at least part of the first upper surface electrode layer”.
[0010]
  Secondly,A chip resistor,Insulating substrate and on the insulating substrateBeen formedA pair of first upper surface electrode layersAnd a first upper surface electrode layer formed of a silver palladium thick filmA resistance layer formed between the pair of first upper surface electrode layers, a protective layer formed to cover the resistance layer, and at least the insulating substrateA side surface of the first upper surface electrode layer forming sideAnd a plating layer in contact with the protective layer, the plating layer being formed so as to cover at least the side electrode layer.When,A second upper surface electrode layer provided on the upper surface of the first upper surface electrode layer, at least below a boundary position between the plating layer and the protective layer;TouchingProvided, Formed by a silver-based thick film having a palladium content of 1% or less by weightSecond top electrode layerWhen,It is characterized by having.
[0011]
  In the chip resistor having the second configuration, since the second upper surface electrode layer is provided, a gap is formed at the boundary between the protective layer and the plating layer during soldering, and the solder enters from the gap. Even in this case, it is possible to prevent the first upper electrode layer from getting wet directly with the solder. Furthermore, peeling of the protective layer and peeling of the plating layer due to acceleration of the solder wetting of the first upper surface electrode layer can be prevented.In particular, since the first upper surface electrode layer is a silver-palladium thick film, diffusion of silver into the resistance layer can be suppressed, and resistance value change due to silver diffusion and resistance value change due to temperature. And deterioration of electrical characteristics such as overload characteristics can be suppressed. In particular, since the second upper surface electrode layer is a silver-based thick film, the plating property can be improved, and since it is not a silver-palladium-based thick film, it is difficult to get wet with solder, and a protective layer, etc. Peeling can be prevented. In particular, since the palladium content in the second upper surface electrode layer is 1% or less by weight and the palladium content is low, the second upper surface electrode layer is difficult to get wet with solder and can prevent peeling of the protective layer and the like. it can.
[0012]
Thirdly, in the second configuration, the side electrode layer is formed without performing a firing step. Thereby, in manufacturing the chip resistor, even when the side electrode layer is formed after the formation of the protective layer, the side electrode layer is not baked, so that a resin can be used for the protective layer. Further, when the resistance value of the resistance layer is adjusted after the formation of the second upper surface electrode layer, the protective layer and the side surface electrode layer are not fired thereafter, so that the change in resistance value can be prevented.
[0013]
According to a fourth aspect of the present invention, in the second or third configuration, the side electrode layer is a thin film. Thereby, the adhesiveness of the 2nd upper surface electrode layer formed with the silver-type thick film of low-temperature baking and this side electrode layer can be improved.
[0014]
Fifth, in any of the first to fourth configurations, the first upper surface electrode layer is laminated on the upper surface of the resistance layer at the connection position of the first upper surface electrode layer and the resistance layer. It is characterized by being. Therefore, by overlapping the first upper surface electrode layer on the resistance layer, the exposed position of the resistance layer (the resistance layer of the first upper surface electrode layer) from the end surface of the protective layer (that is, the position where the second upper surface electrode layer is formed). The distance to the end face on the side can be increased, and when the second upper surface electrode layer is formed, the second upper surface electrode layer can be prevented from contacting the resistance layer. Further, the effective length of the resistance layer can be increased while ensuring the necessary effective length of the upper surface electrode layer and the overlap length of the upper surface electrode layer and the resistance layer.
[0015]
Sixth, in any one of the first to fifth configurations, the second upper surface electrode layer is other than a region where the resistance layer and the first upper surface electrode layer overlap in a plan view of the chip resistor. It is characterized by being provided in this area. Thereby, it can prevent that a 2nd upper surface electrode layer contacts a resistance layer.
[0016]
Seventhly, in any one of the first to sixth configurations, the second upper surface electrode layer is a covering region which is a predetermined region in the first upper surface electrode layer, and is a chip resistor. In the plan view, all the covering regions other than the region overlapping with the resistance layer are covered. As a result, the second upper surface electrode layer can be prevented from coming into contact with the resistance layer, and solder wetting of the first upper surface electrode layer can be sufficiently prevented.
[0017]
Eighth, in any one of the first to seventh configurations, the second upper surface electrode layer is positioned below the boundary position between the plating layer and the protective layer in the first upper surface electrode layer. It covers the entire region including Therefore, it is possible to sufficiently prevent solder wetting of the first upper surface electrode layer.
[0018]
  Ninth, in any one of the first to eighth configurations,,UpThe silver palladium thick film is a silver palladium thick film containing 10 to 30% by weight of palladium. ThereforeAntThe diffusion of silver into the anti-layer can be suppressed, and the resistance value change, the expansion of the resistance value change due to temperature, and the deterioration of electrical characteristics such as overload characteristics due to the diffusion of silver can be suppressed.
[0019]
  The second10In the first to the above9In any one of the configurations described above, the second upper surface electrode layer is formed of a material that is difficult to wet with solder and has good plating properties. Therefore, since the second upper surface electrode layer is formed of a material that is difficult to wet with solder, a gap is formed at the boundary position between the protective layer and the plating layer during soldering, and the solder enters from the gap. In addition, the first upper surface electrode layer can be prevented from getting wet directly with the solder. Furthermore, peeling of the protective layer and peeling of the plating layer due to acceleration of the solder wetting of the first upper surface electrode layer can be prevented. In addition, since the second upper surface electrode layer is formed of a material having good plating properties, it is possible to increase the adhesion with the plating layer.
[0022]
  The second11In the first to the above10In any one of the configurations described above, the second upper surface electrode layer is formed of a material having a baking temperature of 500 ° C. to 700 ° C. Since the second upper surface electrode layer is fired at a low temperature, it contains a glass component, hardly wets the solder, and can prevent peeling of the protective layer and the like.
[0023]
DETAILED DESCRIPTION OF THE INVENTION
A first example as an embodiment of the present invention will be described with reference to the drawings. As shown in FIG. 1, the chip fixed resistor (chip resistor) A1 of this embodiment includes an insulating substrate 10, a resistor layer (resistance layer) 12, a first upper surface electrode layer 14, and a second upper surface electrode. The layer 16, the side electrode layer 18, the protective layer 20, and the plating layer 21 are included. The plating layer 21 includes a nickel plating layer 22 and a solder plating layer 24.
[0024]
Here, the chip fixed resistor A1 will be described in more detail. The insulating substrate 10 is an insulator formed of alumina having a content rate of about 96%. The insulating substrate 10 has a rectangular parallelepiped shape, and has a substantially rectangular shape in plan view. The insulating substrate 10 is used as a base member of the chip fixed resistor A1.
[0025]
As shown in FIG. 1, the resistor layer 12 is disposed near the center of the upper surface of the insulating substrate 10. The resistor layer 12 is a ruthenium oxide thick film. The resistor layer 12 is a functional element that bears electrical characteristics as the chip fixed resistor A1.
[0026]
As shown in FIG. 1, the first upper surface electrode layer 14 is formed as a pair so as to be connected to both ends in the longitudinal direction of the resistor layer 12. That is, the first upper surface electrode layer 14 and the resistor layer 12 are arranged such that a part of the first upper surface electrode layer 14 is stacked on the upper surface of a part of the resistor layer 12. That is, the first upper surface electrode layer 14 is laminated on the upper surface of the resistor layer 12 at the connection position of the first upper surface electrode layer 14 and the resistor layer 12. That is, in the overlapping portion where the first upper surface electrode layer 14 and the resistor layer 12 overlap, the first upper surface electrode layer 14 is laminated on the upper surface of the resistor layer 12. The first upper surface electrode layer 14 contains 10 to 30% (weight ratio) of palladium and is formed of a silver palladium thick film having a firing temperature of 800 to 900 ° C.
[0027]
Further, as shown in FIG. 1, the second upper surface electrode layer 16 is disposed on the upper surface of the first upper surface electrode layer 14 so as not to contact the resistor layer 12. That is, the second upper surface electrode layer 16 has a resistance in the longitudinal direction of the insulating substrate 10, that is, in the X direction (see FIGS. 1 and 2) from the end of the first upper surface electrode layer 14 on the side electrode layer 18 side. The first upper surface electrode layer 14 is provided so as to cover the entire first upper surface electrode layer 14 in the short direction of the insulating substrate 10, that is, in the Y direction (see FIG. 2). It is formed in a state of protruding from the electrode layer 14.
[0028]
The second upper surface electrode layer 16 is provided so that the second upper surface electrode layer 16 is located below the boundary position between the plating layer 21 and the protective layer 12. That is, the second upper surface electrode layer 16 is formed at least below the boundary position between the plating layer 21 and the protective layer 12 and above the first upper surface electrode layer 14. In particular, a portion of a predetermined range of the plating layer 21 in contact with the boundary position between the plating layer 21 and the protective layer 20 and a portion of the predetermined range of the protective layer 20 in contact with the boundary position are both of the second upper surface electrode layer 16. Laminate on top and touch.
[0029]
The second upper surface electrode layer 16 is provided in a region other than the region where the resistance layer 12 and the first upper surface electrode layer 14 overlap in a plan view of the chip resistor A1, and in particular, the second upper surface electrode. The layer 16 is a covering region which is a predetermined region in the first upper surface electrode layer 14 and covers all the covering region which is a region other than the region overlapping the resistance layer 12 in a plan view of the chip resistor. It can be said that. Here, the region in which the resistance layer 12 and the first upper surface electrode layer 14 overlap each other in FIG. 2 is an oblique hatching that indicates the resistor layer 12 and a lateral hatching that indicates the first upper surface electrode layer 14. Part. Further, it can be said that the second upper surface electrode layer 16 covers the entire region including the position below the boundary position between the plating layer 21 and the protective layer 20 in the first upper surface electrode layer 14.
[0030]
As shown in FIG. 1, the upper end position of the second upper surface electrode layer 16 is formed to be the same as the upper end position of the portion laminated on the resistor layer 12 in the first upper surface electrode layer 14. That is, the end portion of the first upper surface electrode layer 14 on the resistor layer 12 side is stacked on the resistor layer 12, and thus is in a state of riding on the resistor layer 12. A second upper surface electrode layer 16 is provided in a depressed position on the upper surface side of the upper surface electrode layer 14. Thus, when the second upper surface electrode layer 16 and the first upper surface electrode layer 14 are regarded as one upper surface electrode layer, the upper end of the upper surface electrode layer is planar.
[0031]
The second upper surface electrode layer 16 is formed of a silver-based thick film that is fired at a low temperature, that is, fired at 500 to 700 ° C. That is, since the second upper surface electrode layer 16 is a silver-based thick film fired at a low temperature, it has a glass component of 10 to 20% (weight ratio) and hardly contains palladium. Therefore, it has the characteristic that it is hard to get wet with solder. Moreover, since it is a silver-type thick film, it can be said that plating property is favorable.
[0032]
FIG. 2 is a diagram showing the arrangement of each part when the chip resistor A1 is viewed from above. The resistor layer 12, the first upper surface electrode layer 14, the second upper surface electrode layer 16, and the protective layer 20 are planar. The outermost contour is illustrated when viewed. Actually, each part is expressed in the same manner, including members that are hidden and cannot be seen. This also applies to FIG.
[0033]
Further, as shown in FIG. 1, a pair of the side electrode layers 18 are formed at both ends in the longitudinal direction (X direction) of the insulating substrate 10, and are substantially U-shaped so as to cover the top surface, the side surface, and the bottom surface. Is formed. That is, the side electrode layer 18 covers a part of the second upper surface electrode layer 16, a side surface of the insulating substrate 10, and a part of the lower surface of the insulating substrate 10. The side electrode layer 18 is formed using a thin film method such as vapor deposition or sputtering. That is, the side electrode layer 18 is formed as a thin film and is formed of a base metal alloy such as nichrome (NiCr) or copper nickel (CuNi). The side electrode layer 18 may be formed of a silver-based thick film or a silver-based resin thick film.
[0034]
Next, as shown in FIG. 1, the protective layer 20 is disposed so as to cover the upper surface of the resistor layer 12. That is, the arrangement position of the protective layer 20 will be described in more detail. As shown in FIG. 2, the protective layer 20 is formed in the same direction as the width of the insulating substrate 10 in the Y direction, and further formed at both ends in the X direction. The pair of second upper surface electrode layers 16 are disposed so as to cover a part thereof. The protective layer 20 is made of lead borosilicate glass or resin (epoxy, phenol, silicon, etc.).
[0035]
Next, the plating layer 21 has a nickel plating layer 22 and a solder plating layer 24. Here, the nickel plating layer 22 is in contact with the end portion of the protective layer 20 by electroplating and has a substantially uniform film thickness so as to cover the second upper surface electrode layer 16 and the side electrode layer 18. It is arranged. The nickel plating layer 22 is formed by nickel plating, and is formed to prevent the internal electrodes such as the second upper surface electrode layer 16 and the side electrode layer 18 from being eroded by solder. The nickel plating layer 22 may be copper plating in addition to nickel plating.
[0036]
The solder plating layer 24 is disposed with a substantially uniform film thickness so as to cover the upper surface of the plating layer 22 using an electroplating method. The solder plating layer 24 is formed of solder, and is formed to satisfactorily solder the chip fixed resistor A1 to the wiring board. The solder plating layer 24 may be made of tin other than solder.
[0037]
In the manufacture of the chip fixed resistor A1, the second upper surface electrode layer 16 is formed after the first upper surface electrode layer 14 is formed. The second upper surface electrode layer 16 is formed before the protective layer 20 is formed. To do. The side electrode layer 18 is formed after the protective layer 20 is formed. In this case, the side electrode layer 18 is formed using a thin film method such as vapor deposition and sputtering.
[0038]
Here, the usage state of the chip fixed resistor A1 of the first embodiment will be described. The chip fixed resistor A1 is fixed to the wiring board using solder. At this time, the solder plating layer 24 of the chip fixed resistor A1 is fused with the fixing solder to form a fillet (not shown). Then, the protective layer 20 rarely contracts and expands due to heat during soldering and may be deformed. Here, when the protective layer 20 is deformed by heat during soldering, a gap is formed between the protective layer 20 and the nickel plating layer 22. Then, solder may enter the gap. When the solder enters the gap, the solder flows down to the upper surface of the second upper surface electrode layer 16. Here, since the solder and the second upper surface electrode layer 16 do not have affinity, the second upper surface electrode layer 16 does not cause solder wetting. In other words, the solder that has reached the second upper surface electrode layer 16 stays in place without spreading on the second upper surface electrode layer 16 and solidifies soon.
[0039]
According to the chip fixed resistor A1 of the first embodiment, the second upper surface electrode formed of a low-temperature-baked silver-based thick film having a glass component below the boundary position between the protective layer 20 and the plating layer 22 Since the layer 16 is disposed, a gap is formed at the boundary between the protective layer 20 and the plating layer 22 during soldering, and even when the solder enters from the gap, the first upper surface electrode layer 14 is formed. Can be prevented from getting wet directly with the solder. Moreover, peeling of the protective layer 20 and peeling of the nickel plating layer 22 due to acceleration of the solder wetting of the first upper surface electrode layer 14 can be prevented.
[0040]
Further, since the resistor layer 12 is disposed below the first upper electrode layer 14, that is, at the connection position of the first upper electrode layer 14 and the resistor layer 12, the first upper electrode layer 14 is the resistor. By laminating on the upper surface of the layer 12, the second upper electrode layer 16 can be disposed without being in contact with the resistor layer 12. That is, by overlapping the first upper surface electrode layer 14 on the resistor layer 12, the exposed position of the resistor layer 12 (first position) from the end surface of the protective layer 120 (that is, the position where the second upper surface electrode layer 16 is formed). The distance α (see FIG. 1) to the upper surface electrode layer 14 on the resistor layer 12 side) can be increased, and when the second upper surface electrode layer 16 is formed, the second upper surface electrode layer 16 The resistor layer 12 can be prevented from contacting. That is, since the second upper surface electrode layer 16 is a silver-based thick film, there is a problem that when the resistor layer 12 comes into contact, silver diffuses and the resistor layer 12 deteriorates. It is preferable to avoid contact with the resistor layer 12 as much as possible.
[0041]
Further, since the first upper surface electrode layer 14 is laminated on the upper surface of the resistor layer 12 at the connection position of the first upper surface electrode layer 14 and the resistor layer 12, the following effects can be obtained. That is, the upper surface electrode layer requires a certain area since a probe for resistance measurement needs to be brought into contact with the upper surface electrode layer at the time of trimming. That is, an electrode layer effective length of a certain degree or more is required. Further, in order to ensure electrical connection between the resistor layer and the upper electrode layer, an overlap length of a certain degree or more is required. Then, the effective length of the resistance layer that determines the electrical performance of the resistor is as shown in FIG. 3A when the resistor layer 12 is laminated on the upper surface of the first upper surface electrode layer 14. On the other hand, when the first upper electrode layer 14 is laminated on the upper surface of the resistor layer 12 at the connection position of the first upper electrode layer 14 and the resistor layer 12, as shown in FIG. Since the overlap length can be included in the electrode layer effective length, the resistance layer effective length can be increased.
[0042]
Moreover, since the said 2nd upper surface electrode layer 16 is a silver-type thick film of low-temperature baking, it has a glass component of 10 to 20% (weight ratio), and hardly contains palladium. Therefore, it has the characteristic that it is hard to get wet with solder. Accordingly, the solder wetting of the second upper surface electrode layer 16 is accelerated, so that the protective layer 20 and the like are not peeled off.
[0043]
Moreover, since the said 1st upper surface electrode layer 14 is formed with the silver palladium type | system | group thick film containing 10 to 30% of palladium, the spreading | diffusion of silver to the resistor layer 20 can be suppressed, and silver diffuses. As a result, it is possible to suppress a change in resistance value, an increase in the change in resistance value due to temperature, and deterioration of electrical characteristics such as overload characteristics.
[0044]
Further, by forming the upper electrode layer into two layers, the first upper electrode layer 14 and the second upper electrode layer 16, the entire upper electrode layer can be increased in thickness, and the protective layer 20 is formed by printing. At this time, it is possible to prevent the paste for the protective layer from spreading on the upper electrode layer.
[0045]
Also, the second upper surface electrode layer 16 is fired after the formation of the first upper surface electrode layer 14 and before the formation of the protective layer 20, and the side electrode layer 18 is formed using a thin film method such as vapor deposition and sputtering. Therefore, the protective layer 20 can be formed of a resin-based thick film such as an epoxy resin. That is, since it is not necessary to fire the protective layer 20 by forming the resin, it is possible to reduce the resistance value change due to the firing of the side electrode layer 18 and the protective layer 20, and as a result, the resistance tolerance is small. Chip fixed resistors can be manufactured with high yield. Furthermore, since a glass member containing lead is not used in the protective layer 20, it is possible to consider the environment. Further, since the firing step can be omitted in the formation of the side electrode layer 18 and the protective layer 20, the manufacturing cost can be reduced.
[0046]
The second upper surface electrode layer 16 is formed of a low-temperature-baked silver-based thick film, and the side electrode layer 18 is formed of a thin film, so that the second upper surface electrode layer 16 and the side electrode layer are formed. Adhesion with 18 can be improved. That is, the side electrode layer of the thin film is more adhesive to the silver-based or silver-palladium thick film that is fired at a low temperature (500 to 700 ° C.) than the silver-based or silver-palladium thick film that is fired at a high temperature (800 to 900 ° C.) Therefore, the adhesion between the second upper surface electrode layer 16 and the side electrode layer 18 can be increased. That is, a high-temperature fired silver-based or silver-palladium thick film is dense and has a small surface area on the fired surface, but a low-temperature fired silver-based or silver-palladium thick film has a large surface area because the surface is porous, Adhesion is improved because the contact area is large and the internal stress of the thin film works in various directions.
[0047]
Next, an application example of the chip fixed resistor of the first embodiment will be described. The chip fixed resistor A2 shown in FIG. 4A has the same configuration as the chip fixed resistor A1, but the arrangement area of the second upper surface electrode layer 16 is different. That is, in the chip fixed resistor A2, the second upper surface electrode layer 16 is provided only below the boundary position between the protective layer 20 and the plating layer 22, and the second upper surface electrode layer 16 is the side electrode layer 18. And the second upper surface electrode layer 16 does not reach the position where the first upper surface electrode layer 14 rides on the resistor layer 12. Thus, the side electrode layer 18 is stacked on the upper surface of the first upper electrode layer 14.
[0048]
The chip fixed resistor A3 shown in FIG. 4B has the same configuration as the chip fixed resistor A2, but the outer end of the second upper surface electrode layer 16 is in contact with the side electrode layer 18. The point is different.
[0049]
Further, the chip fixed resistor A4 shown in FIG. 4C has the same configuration as the chip fixed resistor A1, but the inner end of the second upper surface electrode layer 16, that is, the resistor layer 12 side. The end portion does not reach the position where the first upper surface electrode layer 14 rides on the resistor layer 12.
[0050]
Thus, also in the chip fixed resistors A2 to A4, the same effect as that of the chip fixed resistor A1 can be obtained. In particular, since the second upper surface electrode layer 16 is disposed below the boundary position between the protective layer 20 and the plating layer 22, a gap is formed at the boundary position between the protective layer 20 and the plating layer 22 during soldering. Thus, even when the solder enters from the gap, it is possible to prevent the first upper surface electrode layer 14 from getting wet directly with the solder. Further, in the chip fixed resistors A2 and A3, since the side electrode layer 18 is not stacked on the second upper surface electrode layer 16, the height of the end portion in the X direction of the chip fixed resistor can be reduced.
[0051]
Next, a chip fixed resistor according to a second embodiment will be described with reference to the drawings. In the chip fixed resistor of the second embodiment, in the chip fixed resistor of the first embodiment, the first upper surface electrode layer 14 is a resistor at the connection position of the first upper surface electrode layer 14 and the resistor layer 12. The difference is that the first upper surface electrode layer 14 is stacked on the lower surface of the resistor layer 12, whereas the upper surface of the layer 12 is stacked.
[0052]
First, the chip fixed resistor B1 will be described. As shown in FIG. 5, the chip fixed resistor (chip resistor) B1 includes an insulating substrate 10, a resistor layer 12, a first upper surface electrode layer 14, 2 It has the upper surface electrode layer 16, the side electrode layer 18, the protective layer 20, and the plating layer 21. The plating layer 21 includes a nickel plating layer 22 and a solder plating layer 24.
[0053]
Here, the chip fixed resistor B1 will be described in more detail. The insulating substrate 10 is an insulator formed of alumina having a content rate of about 96%. The insulating substrate 10 has a rectangular parallelepiped shape, and has a substantially rectangular shape in plan view. This insulating substrate 10 is used as a base member of the chip fixed resistor B1.
[0054]
As shown in FIG. 5, the resistor layer 12 is disposed in the vicinity of the central portion of the upper surface of the insulating substrate 10. The resistor layer 12 is a ruthenium oxide thick film. The resistor layer 12 is a functional element that bears electrical characteristics as the chip fixed resistor B1.
[0055]
As shown in FIG. 5, the first upper surface electrode layer 14 is formed as a pair so as to be connected to both ends in the longitudinal direction of the resistor layer 12. That is, the first upper surface electrode layer 14 and the resistor layer 12 are disposed so that a part of the first upper surface electrode layer 14 is stacked on the lower surface of the resistor layer 12. That is, the resistor layer 12 is laminated on the upper surface of the first upper surface electrode layer 14 at the connection position of the first upper surface electrode layer 14 and the resistor layer 12. The first upper surface electrode layer 14 contains 10 to 30% (weight ratio) of palladium and is formed of a silver palladium thick film having a firing temperature of 800 to 900 ° C.
[0056]
Further, as shown in FIG. 5, the second upper surface electrode layer 16 is disposed on the upper surface of the first upper surface electrode layer 14 so as not to contact the resistor layer 12. That is, the second upper surface electrode layer 16 extends in the longitudinal direction of the insulating substrate 10, that is, in the X direction (see FIG. 5) from the end of the first upper surface electrode layer 14 on the side electrode layer 18 side. The end of the second upper surface electrode layer 16 on the side of the resistor layer 12 is not in contact with the resistor layer 12. Further, the insulating substrate 10 is formed in a short direction, that is, in the Y direction (see FIG. 6) so as to cover the entire first upper surface electrode layer 14 and protrude from the first upper surface electrode layer 14. The second upper surface electrode layer 16 is provided so that the second upper surface electrode layer 16 is located below the boundary position between the plating layer 21 and the protective layer 12. That is, the second upper surface electrode layer 16 is formed at least below the boundary position between the plating layer 21 and the protective layer 12 and above the first upper surface electrode layer 14.
[0057]
The second upper surface electrode layer 16 is formed of a silver-based thick film that is fired at a low temperature, that is, fired at 500 to 700 ° C. That is, since the second upper surface electrode layer 16 is a silver-based thick film fired at a low temperature, it has a glass component of 10 to 20% (weight ratio) and hardly contains palladium. Therefore, it has the characteristic that it is hard to get wet with solder. Moreover, since it is a silver-type thick film, it can be said that plating property is favorable.
[0058]
Further, as shown in FIG. 5, a pair of the side electrode layers 18 are formed at both ends in the longitudinal direction (X direction) of the insulating substrate 10, and are substantially U-shaped so as to cover the top surface, the side surface, and the bottom surface. Is formed. The side electrode layer 18 is formed using a thin film method such as vapor deposition or sputtering. That is, the side electrode layer 18 is formed as a thin film and is formed of a base metal alloy such as nichrome (NiCr) or copper nickel (CuNi). The side electrode layer 18 may be formed of a silver-based thick film or a silver-based resin thick film.
[0059]
Next, as shown in FIG. 5, the protective layer 20 is disposed so as to cover the upper surface of the resistor layer 12. That is, the arrangement position of the protective layer 20 will be described in more detail. The pair of first layers formed in the Y direction in the same manner as the width of the insulating substrate 10 and further formed in both ends in the X direction. The upper surface electrode layer 16 is disposed so as to cover a part thereof. The protective layer 20 is made of lead borosilicate glass or resin (epoxy, phenol, silicon, etc.).
[0060]
Next, the plating layer 21 has a nickel plating layer 22 and a solder plating layer 24. Here, the nickel plating layer 22 is in contact with the end portion of the protective layer 20 by electroplating and has a substantially uniform film thickness so as to cover the second upper surface electrode layer 16 and the side electrode layer 18. It is arranged. The nickel plating layer 22 is formed by nickel plating, and is formed to prevent the internal electrodes such as the second upper surface electrode layer 16 and the side electrode layer 18 from being eroded by solder. The nickel plating layer 22 may be copper plating in addition to nickel plating.
[0061]
The solder plating layer 24 is disposed with a substantially uniform film thickness so as to cover the upper surface of the plating layer 22 using an electroplating method. The solder plating layer 24 is formed of solder, and is formed to satisfactorily solder the chip fixed resistor A1 to the wiring board. The solder plating layer 24 may be made of tin other than solder.
[0062]
In the manufacture of the chip fixed resistor A1, the second upper surface electrode layer 16 is formed after the first upper surface electrode layer 14 is formed. The second upper surface electrode layer 16 is formed before the protective layer 20 is formed. To do. The side electrode layer 18 is formed after the protective layer 20 is formed. In this case, the side electrode layer 18 is formed using a thin film method such as vapor deposition and sputtering.
[0063]
Here, the use state of the chip fixed resistor B1 of the second embodiment will be described. The chip fixing resistor B1 is fixed to the wiring board using solder. At this time, the solder plating layer 24 of the chip fixing resistor B1 is fused with the fixing solder to form a fillet (not shown). Then, the protective layer 20 rarely contracts and expands due to heat during soldering and may be deformed. Here, when the protective layer 20 is deformed by heat during soldering, a gap is formed between the protective layer 20 and the nickel plating layer 22. Then, solder may enter the gap. When the solder enters the gap, the solder flows down to the upper surface of the second upper surface electrode layer 16. Here, since the solder and the second upper surface electrode layer 16 do not have affinity, the second upper surface electrode layer 16 does not cause solder wetting. In other words, the solder that has reached the second upper surface electrode layer 16 stays in place without spreading on the second upper surface electrode layer 16 and solidifies soon.
[0064]
According to the chip-fixed resistor B1 of the second embodiment, the second upper surface electrode formed of a low-temperature fired silver-based thick film having a glass component below the boundary position between the protective layer 20 and the plating layer 22. Since the layer 16 is disposed, a gap is formed at the boundary between the protective layer 20 and the plating layer 22 during soldering, and even when the solder enters from the gap, the first upper surface electrode layer 14 is formed. Can be prevented from getting wet directly with the solder. Moreover, peeling of the protective layer 120 and peeling of the nickel plating layer 122 due to acceleration of solder wetting of the first upper surface electrode layer 14 can be prevented.
[0065]
Moreover, since the said 2nd upper surface electrode layer 16 is a silver-type thick film of low-temperature baking, it has a glass component of 10 to 20% (weight ratio), and hardly contains palladium. Therefore, it has the characteristic that it is hard to get wet with solder. Accordingly, the solder wetting of the second upper surface electrode layer 16 is accelerated, so that the protective layer 20 and the like are not peeled off.
[0066]
Moreover, since the said 1st upper surface electrode layer 14 is formed with the silver palladium type | system | group thick film containing 10 to 30% of palladium, the spreading | diffusion of silver to the resistor layer 20 can be suppressed, and silver diffuses. As a result, it is possible to suppress a change in resistance value, an increase in the change in resistance value due to temperature, and deterioration of electrical characteristics such as overload characteristics.
[0067]
Further, by forming the upper electrode layer into two layers, the first upper electrode layer 14 and the second upper electrode layer 16, the entire upper electrode layer can be increased in thickness, and the protective layer 20 is formed by printing. At this time, it is possible to prevent the paste for the protective layer from spreading on the upper electrode layer.
[0068]
Also, the second upper surface electrode layer 16 is fired after the formation of the first upper surface electrode layer 14 and before the formation of the protective layer 20, and the side electrode layer 18 is formed using a thin film method such as vapor deposition and sputtering. Therefore, the protective layer 20 can be formed of a resin-based thick film such as an epoxy resin. That is, since it is not necessary to fire the protective layer 20 by forming the resin, it is possible to reduce the resistance value change due to the firing of the side electrode layer 18 and the protective layer 20, and as a result, the resistance tolerance is small. Chip fixed resistors can be manufactured with high yield. Furthermore, since a glass member containing lead is not used in the protective layer 20, it is possible to consider the environment. Further, since the firing step can be omitted in the formation of the side electrode layer 18 and the protective layer 20, the manufacturing cost can be reduced.
[0069]
The second upper surface electrode layer 16 is formed of a low-temperature-baked silver-based thick film, and the side electrode layer 18 is formed of a thin film, so that the second upper surface electrode layer 16 and the side electrode layer are formed. Adhesion with 18 can be improved. That is, the side electrode layer of the thin film is more adhesive to the silver-based or silver-palladium thick film that is fired at a low temperature (500 to 700 ° C.) than the silver-based or silver-palladium thick film that is fired at a high temperature (800 to 900 ° C.) Therefore, the adhesion between the second upper surface electrode layer 16 and the side electrode layer 18 can be increased. That is, a high-temperature fired silver-based or silver-palladium thick film is dense and has a small surface area on the fired surface, but a low-temperature fired silver-based or silver-palladium thick film has a large surface area because the surface is porous, Adhesion is improved because the contact area is large and the internal stress of the thin film works in various directions.
[0070]
Next, an application example of the chip fixed resistor of the first embodiment will be described. The chip fixed resistor B2 shown in FIG. 7A has the same configuration as the chip fixed resistor B1, but the arrangement area of the second upper surface electrode layer 16 is different. That is, in the chip fixed resistor B2, the second upper surface electrode layer 16 is provided only below the boundary position between the protective layer 20 and the plating layer 22, and the second upper surface electrode layer 16 is the side electrode layer 18. There is no contact. Thus, the side electrode layer 18 is stacked on the upper surface of the first upper electrode layer 14.
[0071]
The chip fixed resistor B3 shown in FIG. 7B has the same configuration as the chip fixed resistor B2, but the outer end of the second upper surface electrode layer 16 is in contact with the side electrode layer 18. In addition, the difference is that the inner end of the second upper surface electrode layer 16 is in contact with the resistor layer 12.
[0072]
Further, the chip fixed resistor B4 shown in FIG. 7C has the same configuration as the chip fixed resistor B1, but the inner end of the second upper surface electrode layer 16, that is, the resistor layer 12 side is provided. The end portion does not reach the position where the first upper surface electrode layer 14 rides on the resistor layer 12.
[0073]
Thus, also in the chip fixed resistors B2 to B4, the same effect as that of the chip fixed resistor B1 can be obtained. In particular, since the second upper surface electrode layer 16 is disposed below the boundary position between the protective layer 20 and the plating layer 22, a gap is formed at the boundary position between the protective layer 20 and the plating layer 22 during soldering. Thus, even when the solder enters from the gap, it is possible to prevent the first upper surface electrode layer 14 from getting wet directly with the solder. Further, in the chip fixed resistors B2 and B3, since the side electrode layer 18 is not stacked on the second upper surface electrode layer 16, the height of the end portion in the X direction of the chip fixed resistor can be reduced.
[0074]
In the above description, the side electrode layer 18 is provided. However, a chip resistor having a configuration in which the side electrode layer 18 is omitted is also conceivable. In that case, the plating layer 21 is not provided on the side surface of the chip resistor, but is laminated on at least a part of the upper surface of the second upper electrode layer 16 so as to be in contact with the protective layer 20. . That is, the plating layer 21 is provided at an upper position of at least a part of the first upper surface electrode layer 14. In other words, in the chip resistors A1 to A4 and B1 to B4, it can be said that only portions of the plated layer 21 existing above the insulating substrate 10 are formed. In this case, naturally, the second upper surface electrode layer 16 is provided below the boundary position between the protective layer 20 and the plating layer 21.
[0075]
【The invention's effect】
  According to the chip resistor according to the present invention, since the second upper surface electrode layer is provided, a gap is formed at the boundary position between the protective layer and the plating layer during soldering, and the solder has entered from the gap. Even in this case, it is possible to prevent the first upper electrode layer from getting wet directly with the solder. Furthermore, peeling of the protective layer and peeling of the plating layer due to acceleration of the solder wetting of the first upper surface electrode layer can be prevented.In particular, since the first upper surface electrode layer is a silver-palladium thick film, diffusion of silver into the resistance layer can be suppressed, and resistance value change due to silver diffusion and resistance value change due to temperature. And deterioration of electrical characteristics such as overload characteristics can be suppressed. In particular, since the second upper surface electrode layer is a silver-based thick film, the plating property can be improved, and since it is not a silver-palladium-based thick film, it is difficult to get wet with solder, and a protective layer, etc. Peeling can be prevented. In particular, since the palladium content in the second upper surface electrode layer is 1% or less by weight and the palladium content is low, the second upper surface electrode layer is difficult to get wet with solder and can prevent peeling of the protective layer and the like. it can.
[0076]
In particular, in the connection position of the first upper surface electrode layer and the resistance layer, when the first upper surface electrode layer is stacked on the upper surface of the resistance layer, the first upper surface electrode layer is stacked on the resistance layer. By this, the distance from the end surface of the protective layer (that is, the position where the second upper surface electrode layer is formed) to the exposed position of the resistance layer (the end surface on the resistance layer side of the first upper surface electrode layer) can be increased, When the second upper surface electrode layer is formed, the second upper surface electrode layer can be prevented from contacting the resistance layer. Further, the effective length of the resistance layer can be increased while ensuring the necessary effective length of the upper surface electrode layer and the overlap length of the upper surface electrode layer and the resistance layer.
[0077]
In particular, when the second upper surface electrode layer is provided in a region other than the region where the resistance layer and the first upper surface electrode layer overlap in a plan view of the chip resistor, the second upper surface electrode layer is It can be prevented from contacting the resistive layer.
[0078]
In particular, the second upper surface electrode layer is a coating region that is a predetermined region of the first upper surface electrode layer, and is a region other than a region that overlaps the resistance layer in a plan view of the chip resistor. When the entire region is covered, the second upper surface electrode layer can be prevented from contacting the resistance layer, and solder wetting of the first upper surface electrode layer can be sufficiently prevented.
[0079]
In particular, when the second upper surface electrode layer covers the entire region including the position below the boundary position between the plating layer and the protective layer in the first upper surface electrode layer, the first upper surface electrode. Solder wetting of the layer can be sufficiently prevented.
[0080]
  Also especially,UpWhen the silver-palladium thick film is a silver-palladium thick film containing 10 to 30% by weight of palladium, the diffusion of silver into the resistance layer can be suppressed, and the silver diffuses. It is possible to suppress resistance value change, expansion of resistance value change due to temperature, and deterioration of electrical characteristics such as overload characteristics.
[0081]
In particular, when the second upper surface electrode layer is formed of a material that is difficult to wet with solder and has good plating properties, the second upper surface electrode layer is formed of a material that is difficult to wet with solder. Even when a gap is formed at the boundary position between the protective layer and the plating layer during soldering and the solder enters from the gap, it is possible to prevent the first upper surface electrode layer from getting wet directly with the solder. Furthermore, peeling of the protective layer and peeling of the plating layer due to acceleration of the solder wetting of the first upper surface electrode layer can be prevented. In addition, since the second upper surface electrode layer is formed of a material having good plating properties, it is possible to increase the adhesion with the plating layer.
[0084]
In particular, when the second upper surface electrode layer is formed of a material having a firing temperature of 500 ° C. to 700 ° C., the second upper surface electrode layer includes a glass component because it is a low temperature firing. Therefore, it is difficult to get wet with the solder, and peeling of the protective layer and the like can be prevented.
[0085]
In particular, when the side electrode layer is formed without performing a firing step, the side electrode layer is formed even when the side electrode layer is formed after forming the protective layer in the manufacture of the chip resistor. Since it is not baked, a resin can be used for the protective layer. Further, when the resistance value of the resistance layer is adjusted after the formation of the second upper surface electrode layer, the protective layer and the side surface electrode layer are not fired thereafter, so that the change in resistance value can be prevented.
[0086]
In particular, when the side electrode layer is a thin film, the adhesion between the second upper surface electrode layer formed of a silver-based thick film fired at a low temperature and the side electrode layer can be improved.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view illustrating a chip fixed resistor according to a first embodiment of the present invention.
FIG. 2 is a plan view conceptually showing an arrangement of main parts in the chip fixed resistor according to the first embodiment of the present invention.
FIG. 3 is an explanatory diagram for explaining an effect of the chip fixed resistor according to the first embodiment of the present invention;
FIG. 4 is a cross-sectional view showing an application example of the first embodiment.
FIG. 5 is a cross-sectional view illustrating a chip fixed resistor according to a second embodiment of the present invention.
FIG. 6 is a plan view conceptually showing an arrangement of main parts in a chip fixed resistor according to a second embodiment of the present invention.
FIG. 7 is a cross-sectional view showing an application example of the second embodiment.
FIG. 8 is a cross-sectional view showing a conventional chip fixed resistor.
FIG. 9 is a cross-sectional view for explaining a problem of a conventional chip fixed resistor.
[Explanation of symbols]
A1, A2, A3, A4, B1, B2, B3, B4 Chip fixed resistors
10 Insulating substrate
12 resistor layer
14 First upper surface electrode layer
16 Second upper surface electrode layer
18 Side electrode layer
20 Protective layer
21 Plating layer
22 Nickel plating layer
24 Solder plating layer

Claims

A chip resistor,
An insulating substrate;
A pair of first upper surface electrode layers formed on the insulating substrate, a first upper surface electrode layer formed of a silver-palladium-based thick film ;
A resistance layer formed between the pair of first upper surface electrode layers;
A protective layer formed to cover the resistive layer;
A plating layer in contact with the protective layer ;
A second top electrode layer which are stacked on the upper surface of the first upper surface electrode layers, at least, is provided in contact with the lower side of the boundary position of the plating layer and the protective layer, the palladium content by weight A second upper surface electrode layer formed of a silver-based thick film having a thickness of 1% or less ;
A chip resistor comprising:

A chip resistor,
An insulating substrate;
A pair of first upper surface electrode layers formed on the insulating substrate, a first upper surface electrode layer formed of a silver-palladium-based thick film ;
A resistance layer formed between the pair of first upper surface electrode layers;
A protective layer formed to cover the resistive layer;
A side electrode layer formed on at least a side surface of the insulating substrate on a side surface on the first upper surface electrode layer forming side; and
A plating layer formed so as to cover at least the side electrode layer, and a plating layer in contact with the protective layer ;
A second top electrode layer which are stacked on the upper surface of the first upper surface electrode layers, at least, is provided in contact with the lower side of the boundary position of the plating layer and the protective layer, the palladium content by weight A second upper surface electrode layer formed of a silver-based thick film having a thickness of 1% or less ;
A chip resistor comprising:

3. The chip resistor according to claim 2, wherein the side electrode layer is formed without performing a firing step.

The chip resistor according to claim 2, wherein the side electrode layer is a thin film.

5. The chip resistor according to claim 1, wherein the first upper surface electrode layer is laminated on the upper surface of the resistance layer at a connection position of the first upper surface electrode layer and the resistance layer. .

5. The first, second, third, or fourth aspect, wherein the second upper surface electrode layer is provided in a region other than a region where the resistance layer and the first upper surface electrode layer overlap in a plan view of the chip resistor. Or the chip resistor of 5.

The second upper surface electrode layer is a covering region that is a predetermined region in the first upper surface electrode layer, and covers all the covering region that is a region other than the region overlapping the resistance layer in a plan view of the chip resistor. The chip resistor according to claim 1, 2, 3, 4, 5, or 6.

The said 2nd upper surface electrode layer has coat | covered all the area | regions including the position below the boundary position of this plating layer and protective layer in said 1st upper surface electrode layer, The said 1 or 2 or 3 characterized by the above-mentioned. Or a chip resistor according to 4 or 5 or 6 or 7.

9. The silver-palladium thick film is a silver-palladium thick film containing 10 to 30% by weight of palladium, according to claim 1, 2 or 3 or 4 or 5 or 6 or 7 or 8 . Chip resistor.

The said 2nd upper surface electrode layer is formed with the material which is hard to get wet with a solder, and has good plating property, The 1st or 2 or 3 or 4 or 5 or 6 or 7 or 8 or 9 characterized by the above-mentioned. Chip resistor.

The said 2nd upper surface electrode layer is formed with the raw material whose baking temperature is 500 to 700 degreeC, In 1 or 2 or 3 or 4 or 5 or 6 or 7 or 8 or 9 or 10 Chip resistor described.