JP3666401B2

JP3666401B2 - 半導体装置

Info

Publication number: JP3666401B2
Application number: JP2001069409A
Authority: JP
Inventors: 智之古畑
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2001-03-12
Filing date: 2001-03-12
Publication date: 2005-06-29
Anticipated expiration: 2020-06-29
Also published as: JP2001308099A

Description

【０００１】
【産業上の利用分野】
本発明は半導体装置に係り、より詳しくは半導体基板の一主面上に複数の層間絶縁膜と金属配線層とを具備する半導体装置のスクライブ・ラインの構造に関する。
【０００２】
【従来の技術】
近年、半導体集積回路装置においては、素子の高集積、高性能化に伴い、表面段差の低減のために、半導体基板上に層間絶縁膜として、高濃度リンガラス（ＰＳＧ）膜やボロン・リンガラス（ＢＰＳＧ）膜が採用されいる。
【０００３】
この種の半導体装置においては、スクライブ・ラインで前記高濃度ＰＳＧ膜もしくはＢＰＳＧ膜が露出する。既知のように高濃度ＰＳＧ膜もしくはＢＰＳＧ膜には吸湿性があり、水分を吸うとリン酸が生成され、これがアルミ配線を侵食し、断線の問題が発生していた。
【０００４】
この問題に対し、シリコン窒化膜の耐湿性を利用して、前記高濃度ＰＳＧ膜もしくはＢＰＳＧ膜の少なくとも表面および側面がシリコン窒化膜で覆われるようにしてなるスクライブ・ラインの構造を有する半導体装置が開示されている。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の半導体装置においては、スクライブ・ラインの構造に起因した以下の問題点がある。
【０００６】
アルミ多層配線において、各層のアルミ配線層のエッチング時に、スクライブ・ライン溝内の下層層間絶縁膜の端にアルミ配線層のサイドウオ−ルとシリコン基板のエグレが形成される。ここで、このアルミ配線層のサイドウオ−ルはシリコン基板との接触部が少なく、また密着性が悪いため、この工程もしくは後工程において剥離されてしまい、チップ内に飛散し、アルミ配線層間の断線やショ−ト等を引き起こす。
【０００７】
図８は、この種の半導体装置の製造工程を示す断面図であり、上層配線層をなすアルミ配線層５ａのエッチング時に、スクライブ・ライン上の下層層間絶縁膜をなすＢＰＳＧ膜３の端にアルミ配線層からなるサイドウオ−ル２０とシリコン基板１のエグレ２１が形成された状態を示す。
【０００８】
なお、図中、２はフィ−ルド酸化膜である。
【０００９】
前述のように、このアルミ配線層からなるサイドウオ−ル２０は、この工程もしくは後工程、例えばエッチング後のシリコン残査処理エッチングやレジスト膜剥離工程中において同時に剥離されてしまい、チップ内に飛散し、アルミ配線層間の断線やショ−ト等を引き起こし、半導体装置の信頼性および歩留りの上で問題となっている。
【００１０】
また、スクライブ・ライン領域内にアライメントマーク、バーニヤやモニター素子を挿入する場合、それらの配置された領域の端部において、前述と同様の問題が、発生している。
【００１１】
さらに、２層以上のアルミ多配線層を有する半導体装置の各アルミ多配線層のエッチングの際にも、前述と同様の問題が、発生している。
【００１２】
そこで、本発明はこのような問題点を解決するものであり、その目的とするところは、耐湿性を維持しながら、製造加工程等の影響の受けずらい、高信頼性と高歩留りを有する半導体装置を提供するところにある。
【００１３】
【課題を解決するための手段】
本発明の半導体装置は、
基板と、
前記基板の上方に形成され、チップ領域とチップ端部とに挟まれたスクライブ領域内に開孔部を有する絶縁層であって、前記開孔部から前記チップ領域に向けて配置された第１の領域と、前記開孔部から前記チップ端部に向けて配置された第２の領域と、を有する絶縁層と、
少なくとも前記開孔部内に形成された金属層と、
前記絶縁層の前記第１の領域と、前記金属層との上方を少なくとも覆うように形成されたパッシベーション層と、を含むことを特徴とする。
【００１４】
また、本発明の半導体装置は、
基板と、
前記基板の上方に形成され、チップ領域とチップ端部とに挟まれたスクライブ領域内に開孔部を有する絶縁層であって、前記開孔部から前記チップ領域に向けて配置された第１の領域と、前記開孔部から前記チップ端部に向けて配置された第２の領域と、を有する絶縁層と、
前記開孔部内に埋め込まれた第１の金属層と、
前記絶縁層の前記第１の領域と、前記絶縁層の前記第２の領域と、前記第１の金属層との上部に形成された第２の金属層と、
前記絶縁層の前記第１の領域と、前記第２の金属層との上方を少なくとも覆うように形成されたパッシベーション層と、を含むことを特徴とする。
【００１５】
また、本発明の半導体装置は、
基板と、
前記基板の上方に形成され、チップ領域とチップ端部とに挟まれたスクライブ領域内に第１の開孔部を有する第１の絶縁層であって、前記第１の開孔部から前記チップ領域に向けて配置された第１の領域と、前記開孔部から前記チップ端部に向けて配置された第２の領域と、を有する第１の絶縁層と、
前記第１の開孔部内に埋め込まれた第１の金属層と、
前記第１の絶縁層の前記第１の領域と、前記第１の絶縁層の前記第２の領域と、前記第１の金属層との上部に形成された第２の金属層と、
前記第２の金属層の上方に形成され、前記チップ領域と前記チップ端部とに挟まれた前記スクライブ領域内に第２の開孔部を有する第２の絶縁層であって、前記第２の開孔部から前記チップ領域に向けて配置された第３の領域と、前記第２の開孔部から前記チップ端部に向けて配置された第４の領域と、を有する第２の絶縁層と、
前記第２の開孔部内に埋め込まれた第３の金属層と、
前記第２の絶縁層の前記第３の領域と、前記第２の絶縁層の前記第４の領域と、前記第３の金属層との上部に形成された第４の金属層と、
前記第２の絶縁層の前記第３の領域と、前記第４の金属層との上方を少なくとも覆うように形成されたパッシベーション層と、を含むことを特徴とする。
【００１６】
また、本発明の半導体装置は、
基板と、
前記基板の上方に形成され、チップ領域とチップ端部とに挟まれたスクライブ領域内に第１の開孔部を有する絶縁層であって、前記第１の開孔部から前記チップ領域に向けて配置された第１の領域と、前記第１の開孔部から前記チップ端部に向けて配置された第２の領域と、を有する絶縁層と、
少なくとも前記第１の開孔部内に形成された金属層と、
前記絶縁層の前記第１の領域と、前記絶縁層の前記第２の領域と、前記金属層との上方に形成されたパッシベーション層であって、前記絶縁層の前記第２の領域の上方に第２の開口部を有するパッシベーション層と、を含むことを特徴とする。
【００２３】
【実施例】
以下、本発明の代表的な実施例を図面を用いて具体的に説明する。
【００２４】
図１は、本発明の一実施例を示す半導体装置の断面図である。なお、図中、１〜３、５ａは、上記図８の従来の半導体装置と全く同一のものである。
【００２５】
図１において、この半導体装置は、フィ−ルド酸化膜２が形成された半導体基板１の一主面上に、層間絶縁膜をなすＢＰＳＧ膜３と、アルミ配線層５ａとを具備し、前記ＢＰＳＧ膜３からなる絶縁膜には開孔部４が設けられ、その表面および側面が、前記アルミ配線層５で覆われ、さらに前記アルミ配線層５の直上に配設されたシリコン窒化膜６からなるパッシベ−ション膜で覆われるようにしてなるスクライブ・ライン構造を有する。
【００２６】
なお、図中、５ａは前記アルミ配線層５と同一の層で形成されたチップ内の配線をなすアルミ配線層である。
【００２７】
ここで、ＢＰＳＧ膜３、アルミ配線層５、５ａ、およびシリコン窒化膜６の膜厚はそれぞれ４０００〜１００００Å程度、４０００〜１００００Å程度、および５０００〜１００００Å程度、ＢＰＳＧ膜３中のＢ₂Ｏ₃およびＰ₂Ｏ₅濃度は、それぞれ２〜１０モル％程度および２〜１０モル％程度に設定される。
【００２８】
次に、図１に示す半導体装置の製造方法の一実施例を図１を用いて説明する。
【００２９】
従来法により、半導体基板１の一主面上にフィ−ルド酸化膜２と層間絶縁膜をなすＢＰＳＧ膜３とを形成後、前記ＢＰＳＧ膜３からなる層間絶縁膜にコンタクトホ−ル（図１に図示せず。）を形成する。このコンタクトホ−ル形成と同時に、スクライブ・ライン形成領域の前記ＢＰＳＧ膜３にスリット状の開孔部４を形成する。
【００３０】
次に、アルミ配線層５ａ形成と同時に、スクライブ・ライン形成領域の前記ＢＰＳＧ膜３に設けられたスリット状の開孔部４の表面および側面にアルミ配線層５を形成後、前記アルミ配線層５を覆うようにシリコン窒化膜６からなるパッシベ−ション膜を形成する。
【００３１】
さらに、パッド部（図１に図示せず。）の開孔と同時にスクライブ・ライン形成領域上の前記ＢＰＳＧ膜３とシリコン窒化膜６をチップ端から２〜２０μｍ程度の位置で選択的に除去し、図１に示す半導体装置が得られる。
【００３２】
上記実施例の構造および製造方法によれば、チップ内からスクライブ・ライン上まで続くＢＰＳＧ膜３は、スクライブ・ライン上でアルミ配線層５により終端されており、さらにシリコン窒化膜６により外気に直接接する部分が全くないように被覆されているため、ＢＰＳＧ膜３の吸湿性がシリコン窒化膜６の耐湿性で阻止される構造となっている。
【００３３】
さらに、スクライブ・ライン上のＢＰＳＧ膜３は、コンタクトホ−ルの開孔の際にスリット状に開孔されるが、その開孔部４の表面および側面にアルミ配線層５を形成しているため、アルミ配線層５ａのエッチング時に、スクライブ・ライン上のＢＰＳＧ膜３の端にアルミ配線層のサイドウオ−ルが形成されることがない。よって、前述のようなアルミ配線層のサイドウオ−ルのチップ内への飛散に起因したアルミ配線層間の断線やショ−ト等の問題は回避できる。
【００３４】
その結果、耐湿性を維持しながら、製造加工程等の影響の受けずらい、高信頼性と高歩留りを有する半導体装置が実現できる。
【００３５】
図９は、本発明の他の一実施例を示す半導体装置の断面図である。なお、図中、１〜６、５ａは上記図１の実施例の半導体装置と全く同一のものである。
【００３６】
図９において、この半導体装置は、上記図１の実施例の半導体装置において、スクライブ・ライン領域内にアライメントマーク、バーニヤやモニター素子を挿入する場合の一実施例を示し、チップ領域３０とスクライブ領域３１から構成され、このスクライブ領域３１内にはアライメントマーク、バーニヤおよびモニター素子を形成した一領域３２が配置されている。
【００３７】
ここで、チップ領域３０とスクライブ領域３１との接続領域の構造は、上記図１の実施例の半導体装置と全く同一である。また、アルミ配線層５と前記一領域３２との間の少なくともパッシベ−ション膜をなすシリコン窒化膜にはスリット状の開孔部３３が設けられている。
【００３８】
上記実施例の構造によれば、アライメントマーク、バーニヤおよびモニター素子は、ＢＰＳＧ膜３もしくはシリコン窒化膜６で被覆されているため、上記図１の実施例の半導体装置の効果に加え、前述のようなアルミ配線層のサイドウオ−ルのチップ内への飛散に起因したアルミ配線層間の断線やショ−ト等の問題は回避できる。
【００３９】
また、前記アルミ配線層５と前記一領域３２との間の少なくともパッシベ−ション膜をなすシリコン窒化膜にはスリット状の開孔部３３が設けられているため、ダイシング時にスクライブ端部でクラックが発生しても、それがチップ内に波及することを防止できる。
【００４０】
なお、図９において、スリット状の開孔部３３はシリコン窒化膜にのみ設けたが、それに変えて、シリコン窒化膜６およびＢＰＳＧ膜３を完全に除去した構造とすることによって、その効果はより大きくなる。
【００４１】
図２は、本発明の他の一実施例を示す半導体装置の断面図である。なお、図中、１〜６、５ａは上記図１の実施例の半導体装置と全く同一のものである。
【００４２】
図２において、この半導体装置は、フィ−ルド酸化膜２が形成された半導体基板１の一主面上に、層間絶縁膜をなすＢＰＳＧ膜３とアルミ配線層５ａとを具備し、前記ＢＰＳＧ膜３からなる絶縁膜には開孔部４が設けられ、前記ＢＰＳＧ膜３の開孔部４の側面に窒化チタン膜もしくは窒化タングステン膜等から選ばれてなるバリヤメタル膜７とタングステン膜８からなるサイドウオールを有し、前記サイドウオールおよび前記ＢＰＳＧ膜３の表面および側面が、前記アルミ配線層５で覆われ、さらに前記アルミ配線層５の直上に配設されたシリコン窒化膜６からなるパッシベ−ション膜で覆われるようにしてなるスクライブ・ライン構造を有する。
【００４３】
なお、上記図２の実施例において、配線特性の改善のために、バリヤメタル膜７に変えて、チタン膜と窒化チタン膜の積層構造としても良い。
【００４４】
次に、図２に示す半導体装置の製造方法の一実施例を図２を用いて説明する。
【００４５】
従来法により、半導体基板１の一主面上にフィ−ルド酸化膜２と第１の層間絶縁膜をなすＢＰＳＧ膜３とを形成後、前記ＢＰＳＧ膜３にコンタクトホ−ル（図２に図示せず。）を形成する。このコンタクトホ−ル形成と同時に、スクライブ・ライン形成領域の前記ＢＰＳＧ膜３にスリット状の開孔部４を形成する。
【００４６】
次に、窒化チタンもしくは窒化タングステン等から選ばれてなるバリヤメタル膜７を２００〜１０００Å程度とタングステン膜８を４０００〜８０００Å程度とをそれぞれ堆積後、エッチバック法により、スクライブ・ライン溝形成領域の前記ＢＰＳＧ膜３に設けられたスリット状の開孔部４の側面にバリヤメタル膜７とタングステン膜８からなるサイドウオールを形成する。続いて、アルミ配線層５ａ形成と同時に、前記サイドウオールおよび前記ＢＰＳＧ膜３の表面および側面にアルミ配線層５を形成後、前記アルミ配線層５を覆うようにシリコン窒化膜６を形成する。
【００４７】
さらに、パッド部（図１に図示せず。）の開孔と同時にスクライブ・ライン溝形成領域上の前記ＢＰＳＧ膜３とシリコン窒化膜６をチップ端から２〜２０μｍ程度の位置で選択的に除去し、図２に示す半導体装置が得られる。
【００４８】
上記実施例の構造および製造方法によれば、上記図１の実施例の半導体装置と同一の効果を有するとともに、スクライブ・ライン溝の段差が低減されているため、パッシベ−ション膜のフォトエッチングの際に、段差部にレジスト膜が溜り、レジスト膜膜厚が平坦部に比較して厚くなり、スクライブ・ライン溝にパッシベ−ション膜残りが発生することはない。
【００４９】
図３は、本発明の他の一実施例を示す半導体装置の断面図である。なお、図中、１〜６、５ａは上記図１の実施例の半導体装置と全く同一のものである。
【００５０】
図３において、この半導体装置は、フィ−ルド酸化膜２が形成された半導体基板１の一主面上に、層間絶縁膜をなすＢＰＳＧ膜３と、アルミ配線層５ａとを具備し、前記ＢＰＳＧ膜３からなる絶縁膜には、チップ内の開孔部（図３に図示せず。）と開孔サイズが同一で、同時に形成された開孔部４が設けられ、前記開孔部４内には窒化チタン膜もしくは窒化タングステン膜等から選ばれてなるバリヤメタル膜９とタングステン膜１０からなる金属層が埋め込まれている。ここで、チップ内の開孔部は、すべて開孔サイズが同一であり、開孔サイズが１μｍ程度以下であることが好ましい。さらに、その表面が、アルミ配線層５で覆われ、さらに前記アルミ配線層５の直上に配設されたシリコン窒化膜６からなるパッシベ−ション膜で覆われるようにしてなるスクライブ・ライン構造を有する。
【００５１】
ここで、上記図２の実施例において、配線特性の改善のために、バリヤメタル膜７に変えて、チタン膜等と窒化チタン膜もしくは窒化タングステン膜の積層構造としても良い。
【００５２】
なお、図３に示す半導体装置は図２の実施例と同様の製造方法によって実現できる。
【００５３】
上記実施例の構造および製造方法によれば、上記図１および図２の実施例の半導体装置と同一の効果を有するとともに、図２の実施例に比較し、スクライブ・ライン溝の占有面積を低減することができるため、半導体装置の縮小化が実現可能となる。
【００５４】
また、チップ内の開孔部は、すべて開孔サイズが同一であり、前記ＢＰＳＧ膜３からなる絶縁膜には、チップ内と同一サイズで、同時に形成された開孔部４が設けられているため、加工性が良いため、高歩留まりの半導体装置が得られる。
【００５５】
図４は、本発明をアルミ２層配線を有する半導体装置に適用した場合の一実施例を示す半導体装置の断面図である。なお、図中、１〜６、９、１０、５ａは上記図３の実施例の半導体装置と全く同一のものである。
【００５６】
図４において、この半導体装置は、フィ−ルド酸化膜２が形成された半導体基板１の一主面上に第１の層間絶縁膜をなすＢＰＳＧ膜３と、１層目のアルミ配線層５ａと、１層目のアルミ配線層５ａと２層目のアルミ配線層１５ａとの層間絶縁膜をなすシリコン酸化膜１１と、２層目のアルミ配線層１５ａを具備し、前記ＢＰＳＧ膜３からなる絶縁膜にはチップ内に同時に形成された開孔サイズが同一である開孔部４が設けられ、前記開孔部４内には窒化チタンもしくは窒化タングステン等から選ばれてなるバリヤメタル膜９とタングステン膜１０からなる金属層が埋め込まれている。また、その表面が、アルミ配線層５で覆われ、さらに前記アルミ配線層５の直上に配設された層間絶縁膜をなすシリコン酸化膜１１と、パッシベ−ション膜をなすシリコン窒化膜６とからなる積層膜で覆われるようにしてなるスクライブ・ライン構造を有する。
【００５７】
なお、図４に示す半導体装置は図２および図３の実施例と同様の製造方法と従来の製造方法との組合せによって実現できる。
【００５８】
上記実施例の構造および製造方法によれば、アルミ２層配線を有する半導体装置においても、上記図１、図２および図３の実施例の半導体装置と同一の効果を有する。
【００５９】
図５は、本発明の他の一実施例を示す半導体装置の断面図である。なお、図中、１〜３、６、１１、５ａ、１５ａは上記図４の実施例の半導体装置と全く同一のものである。
【００６０】
図５において、この半導体装置は、半導体基板１の一主面上に第１の層間絶縁膜をなすＢＰＳＧ膜３と、１層目のアルミ配線層５ａと２層目のアルミ配線層１５ａとの層間絶縁膜をなすシリコン酸化膜１１と、前記アルミ２層配線層とを具備し、前記ＢＰＳＧ膜３とシリコン酸化膜１１の積層からなる絶縁膜にはチップ内のビアホ−ル（図５に図示せず。）とに同時に形成された開孔サイズが同一である開孔部１２が設けられ、前記開孔部１２内には窒化チタン膜もしくは窒化タングステン膜等から選ばれてなるバリヤメタル膜１３とタングステン膜１４からなる金属層が埋め込まれている。ここで、チップ内の開孔部は、すべて開孔サイズが同一であり、開孔サイズが１μｍ程度以下であることが好ましい。また、その表面が、チップ内の配線をなす２層目のアルミ配線層１５ａと同一の層で同時に形成されたアルミ配線層１５で覆われ、さらに前記アルミ配線層１５の直上に配設されたパッシベ−ション膜をなすシリコン窒化膜６で覆われるようにしてなるスクライブ・ライン構造を有する。
【００６１】
次に、図５に示す半導体装置の製造方法の一実施例を図５を用いて説明する。
【００６２】
従来法により、半導体基板１の一主面上にフィ−ルド酸化膜２と第１の層間絶縁膜をなすＢＰＳＧ膜３とを形成後、前記ＢＰＳＧ膜３にコンタクトホ−ル（図１に図示せず。）を形成する。この際前記ＢＰＳＧ膜３にスクライブ・ライン溝の開孔はしない。
【００６３】
次に、１層目のアルミ配線層５ａとアルミ配線層間絶縁膜をなすシリコン酸化膜１１を形成後、前記シリコン酸化膜１１にビアホ−ル（図５に図示せず。）を形成する。このビアホ−ルの開孔の際、前記ＢＰＳＧ膜３と前記シリコン酸化膜１１の積層からなる絶縁膜にチップ内のビアホ−ルと開孔サイズが同一であるスリット状の開孔部１２を形成する。
【００６４】
さらに、窒化チタンもしくは窒化タングステン等から選ばれてなるバリヤメタル膜１３を２００〜１０００Å程度とタングステン膜１４を４０００〜８０００Å程度とをそれぞれ堆積後、エッチバック法により、スクライブ・ライン形成領域の前記絶縁膜に設けられたスリット状の開孔部１２のにバリヤメタル膜７とタングステン膜８を埋め込む。続いて、アルミ配線層１５ａ形成と同時に、前記バリヤメタル膜７とタングステン膜８および前記ＢＰＳＧ膜３の表面および側面にアルミ配線層１５を形成後、前記アルミ配線層５を覆うようにシリコン窒化膜６を形成する。
【００６５】
さらに、パッド部（図５に図示せず。）の開孔と同時にスクライブ・ライン溝形成領域上の前記ＢＰＳＧ膜３と前記シリコン酸化膜１１の積層からなる絶縁膜とシリコン窒化膜６をチップ端から２〜２０μｍ程度の位置で選択的に除去し、図５に示す半導体装置が得られる。
【００６６】
上記実施例の構造および製造方法によれば、スクライブ・ライン上でチップ側のＢＰＳＧ膜３は、２層目のアルミ配線層１５およびシリコン窒化膜６により外気に直接接する部分が全くないように被覆されているため、ＢＰＳＧ膜３の吸湿性がシリコン窒化膜７の耐湿性で阻止される構造となっている。
【００６７】
さらに、スクライブ・ライン上のＢＰＳＧ膜３は、コンタクトホ−ルの開孔の際に開孔しないため、１層目のアルミ配線層４ａのエッチング時に、スクライブ・ライン溝上のＢＰＳＧ膜３の端に１層目のアルミ配線層のサイドウオ−ルが形成されることがない。
【００６８】
また、スクライブ・ライン上の前記ＢＰＳＧ膜３と前記シリコン酸化膜１１の積層からなる絶縁膜は、ビアホ−ルの開孔の際にスリット状に開孔されるが、その開孔部１２の表面および側面にアルミ配線層１５を形成しているため、アルミ配線層１５ａのエッチング時に、スクライブ・ライン上の前記絶縁膜の端にアルミ配線層のサイドウオ−ルが形成されることがない。よって、前述のようなアルミ配線層のサイドウオ−ルのチップ内への飛散に起因したアルミ配線層間の断線やショ−ト等の問題は回避できる。
【００６９】
その結果、耐湿性を維持しながら、製造加工程等の影響の受けずらい、高信頼性と高歩留りを有する半導体装置が実現できる。
【００７０】
図６は、本発明の他の一実施例を示す半導体装置の断面図である。なお、図中、１〜６、９〜１１、１５、５ａ、１５ａは上記図１の実施例の半導体装置と全く同一のものである。
【００７１】
図６において、この半導体装置は、半導体基板１の一主面上に第１の層間絶縁膜をなすＢＰＳＧ膜３と、１層目のアルミ配線層５ａと２層目のアルミ配線層１５ａとの層間絶縁膜をなすシリコン酸化膜１１と、前記アルミ２層配線層とを具備し、前記ＢＰＳＧ膜３にはチップ内のコンタクトホ−ルと（図示せず。）同時に形成され開孔サイズが同一である開孔部４が設けられ、前記開孔部４内には窒化チタン膜もしくは窒化タングステン膜等から選ばれてなるバリヤメタル膜９とタングステン膜１０からなる金属層が埋め込まれている。また、その表面が、アルミ配線層５および前記１層目のアルミ配線層５上の前記層間絶縁膜をなすシリコン酸化膜１１で覆われ、さらに、前記１層目のアルミ配線層５直上の前記シリコン酸化膜１１にはチップ内のビアホ−ルと（図示せず。）同時に形成され開孔サイズが同一である開孔部１６が設けられ、前記開孔部１６内にはタングステン膜１７かが埋め込まれている。また、その表面が、前記２層目のアルミ配線層１５および前記２層目のアルミ配線層１５直上のパッシベ−ション膜をなすシリコン窒化膜６で覆われるようにしてなるスクライブ・ライン構造を有する。
【００７２】
なお、図６に示す半導体装置は前述の実施例の製造方法を応用することにより実現できる。
【００７３】
上記実施例の構造および製造方法によれば、アルミ２層配線を有する半導体装置においても、上記実施例の半導体装置と同一の効果を有するとともに、上記図５に示す実施例の半導体装置に比較し加工性が良いため、高歩留りの半導体装置が得られる。
【００７４】
図７は、本発明の他の一実施例を示す半導体装置の断面図である。なお、図中、符号は上記図３の実施例の半導体装置と全く同一のものである。
【００７５】
図７において、この半導体装置は、上記図３の実施例と同一の構成に加え、スクライブ領域の半導体基板１内の一領域には拡散層１７が設けられ、それがバリヤメタル膜９とタングステン膜１０およびアルミ配線層５を介し、例えば電源電位もしくは接地電位等の一定電位を有するチップ内の金属配線層に接続されている。
【００７６】
上記実施例の構造によれば、前述の半導体装置と同一の効果に加え、スクライブ・ラインを一定電位に保持することができるため、外部ノイズ等の外乱からチップ内素子を遮蔽することができ、そのチップ内素子への影響やナトルウムイオン等の妨害不純物のチップ内への侵入等を防止することができるため、高信頼性を有する半導体装置が実現できる。
【００７７】
ところで、上述の実施例においては、スクライブ・ライン上のパッシベ−ション膜の開孔部において、そのパッシベ−ション膜が、それ以下の層間絶縁膜を完全に覆わない構造の場合について述べたが、それに変えて、そのパッシベ−ション膜が、それ以下の層間絶縁膜を完全に覆う構造としても良い。
【００７８】
なお、上記実施例は、パッシベ−ション膜としてシリコン窒化膜を用いた場合について述べたが、それに代えて少なくともシリコン窒化膜を含む積層膜から選ばれてなるパッシベ−ション膜を用いた場合についても本発明は効果を発揮する。
【００７９】
また、上記実施例は、層間絶縁膜膜が、ＢＰＳＧ膜を用いた場合について述べたが、それに代えて少なくとも高濃度ＰＳＧ膜もしくは、ＢＰＳＧ膜を含む層間絶縁膜を用いた場合についても本発明は効果である。
【００８０】
さらに、上記実施例は、アルミ２層配線層を有する半導体装置の場合について述べたが、それに代えてアルミ３層配線層以上もしくはアルミ配線層以外の２層以上の金属配線層を有する半導体装置の場合についても本発明は効果を発揮する。
【００８１】
以上、本発明を実施例に基いて説明したが、本発明は上記実施例に限定されることなく、その要旨を逸しない範囲で種々変更が可能であることは言うまでもない。
【００８２】
【発明の効果】
以上述べたように、本発明の半導体装置によれば、少なくともスクライブ・ライン上でチップ側の層間絶縁膜は、金属配線層およびシリコン窒化膜により外気に直接接する部分が全くないように被覆されているため、耐湿性がある構造となっている。
【００８３】
さらに、スクライブ・ライン上の層間絶縁膜の表面および側面が金属配線層で覆われているため、金属配線層のエッチング時にも、スクライブ・ライン溝上の前記層間絶縁膜の端に金属配線層のサイドウオ−ルが形成されることがないため、金属配線層間の断線やショ−ト等の問題は回避できる。
【００８４】
その結果、耐湿性を維持しながら、製造加工程等の影響の受けずらい、高信頼性と高歩留りを有する半導体装置が実現できる。
【図面の簡単な説明】
【図１】本発明の半導体装置の一実施例を示す断面図である。
【図２】本発明の半導体装置の他の一実施例を示す断面図である。
【図３】本発明の半導体装置の他の一実施例を示す断面図である。
【図４】本発明の半導体装置の他の一実施例を示す断面図である。
【図５】本発明の半導体装置の他の一実施例を示す断面図である。
【図６】本発明の半導体装置の他の一実施例を示す断面図である。
【図７】本発明の半導体装置の他の一実施例を示す断面図である。
【図８】従来の半導体装置の製造工程を示す断面図である。
【図９】本発明の半導体装置の他の一実施例を示す断面図である。
【符号の説明】
１シリコン基板
２フィ−ルド酸化膜
３ＢＰＳＧ膜
４ＢＰＳＧ膜の開孔部
５、５ａ、１５、１５ａアルミ配線層
６シリコン窒化膜
７、９、１３バリヤメタル膜
８タングステン膜からなるサイドウオール
１０、１４、１７タングステン膜
１１二酸化シリコン膜
１２ＢＰＳＧ膜と二酸化シリコン膜の開孔部
１６二酸化シリコン膜の開孔部
１７拡散層
２０アルミ配線層のサイドウオ−ル
２１シリコン基板のエグレ
３０チップ領域
３１スクライブ領域
３２アライメントマーク、バーニヤおよびモニター素子を形成した一領域
３３シリコン窒化膜の開孔部

Claims

基板と、
前記基板の上方に形成され、チップ領域とチップ端部とに挟まれたスクライブ領域内に開孔部を有する絶縁層であって、前記開孔部から前記チップ領域に向けて配置された第１の領域と、前記開孔部から前記チップ端部に向けて配置された第２の領域と、を有する絶縁層と、
少なくとも前記開孔部内に形成された金属層と、
前記絶縁層の前記第１の領域と、前記金属層との上方を少なくとも覆うように形成されたパッシベーション層と、を含むことを特徴とする半導体装置。
基板と、
前記基板の上方に形成され、チップ領域とチップ端部とに挟まれたスクライブ領域内に開孔部を有する絶縁層であって、前記開孔部から前記チップ領域に向けて配置された第１の領域と、前記開孔部から前記チップ端部に向けて配置された第２の領域と、を有する絶縁層と、
前記開孔部内に埋め込まれた第１の金属層と、
前記絶縁層の前記第１の領域と、前記絶縁層の前記第２の領域と、前記第１の金属層との上部に形成された第２の金属層と、
前記絶縁層の前記第１の領域と、前記第２の金属層との上方を少なくとも覆うように形成されたパッシベーション層と、を含むことを特徴とする半導体装置。
基板と、
前記基板の上方に形成され、チップ領域とチップ端部とに挟まれたスクライブ領域内に第１の開孔部を有する第１の絶縁層であって、前記第１の開孔部から前記チップ領域に向けて配置された第１の領域と、前記開孔部から前記チップ端部に向けて配置された第２の領域と、を有する第１の絶縁層と、
前記第１の開孔部内に埋め込まれた第１の金属層と、
前記第１の絶縁層の前記第１の領域と、前記第１の絶縁層の前記第２の領域と、前記第１の金属層との上部に形成された第２の金属層と、
前記第２の金属層の上方に形成され、前記チップ領域と前記チップ端部とに挟まれた前記スクライブ領域内に第２の開孔部を有する第２の絶縁層であって、前記第２の開孔部から前記チップ領域に向けて配置された第３の領域と、前記第２の開孔部から前記チップ端部に向けて配置された第４の領域と、を有する第２の絶縁層と、
前記第２の開孔部内に埋め込まれた第３の金属層と、
前記第２の絶縁層の前記第３の領域と、前記第２の絶縁層の前記第４の領域と、前記第３の金属層との上部に形成された第４の金属層と、
前記第２の絶縁層の前記第３の領域と、前記第４の金属層との上方を少なくとも覆うように形成されたパッシベーション層と、を含むことを特徴とする半導体装置。
基板と、
前記基板の上方に形成され、チップ領域とチップ端部とに挟まれたスクライブ領域内に第１の開孔部を有する絶縁層であって、前記第１の開孔部から前記チップ領域に向けて配置された第１の領域と、前記第１の開孔部から前記チップ端部に向けて配置された第２の領域と、を有する絶縁層と、
少なくとも前記第１の開孔部内に形成された金属層と、
前記絶縁層の前記第１の領域と、前記絶縁層の前記第２の領域と、前記金属層との上方に形成されたパッシベーション層であって、前記絶縁層の前記第２の領域の上方に第２の開口部を有するパッシベーション層と、を含むことを特徴とする半導体装置。