JP3666893B2 - 半導体メモリ装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、半導体メモリ装置技術に関し、特に、ＤＲＡＭ（Dynamic RAM）セルを有する半導体メモリ装置に適用して有効な技術に関するものである。なお、以下においては、ｎチャネルＭＯＳ・ＦＥＴをｎＭＯＳと略し、ｐチャネルＭＯＳ・ＦＥＴをｐＭＯＳと略す。
【０００２】
【従来の技術】
ＤＲＡＭのビット数の増大が進められている。ＤＲＡＭセルは、半導体メモリの中で最も構成が簡単であること、パターン設計が規則的で大規模設計が可能なこと、セル面積を小さくできること等、集積度を向上させる上で優れた特徴を有するからである。
【０００３】
ＤＲＡＭのビット数の増大に伴い、如何にしてメモリセルのキャパシタの蓄積容量を確保するかが重要な課題となっている。メモリセル自体の占有面積の縮小や素子信頼性等を確保する観点から低電圧使用が進められる等の理由からである。
【０００４】
従来のメモリセルアレイの部分平面図の例を図７５に示す。メモリセルアレイ５０には、図７５の縦方向に延在するワード線（斜線で示す）５１が、図７５の横方向に沿って繰り返し配置されている。
【０００５】
また、ワード線５１に直交するように延在するビット線５２は、図７５の縦方向に沿って繰り返し配置されている。ビット線５２とＭＯＳ・ＦＥＴ（以下、単にＭＯＳと略す）５３とを接続するビット接続部５４の両側には、メモリセル５５が配置されている。メモリセル５５は、ＭＯＳ５３とキャパシタ５６とから構成されている。
【０００６】
そして、従来は、メモリセル５５が、ビット線５２が繰り返されるたびに、図７５の左右方向に交互に１／２ずつずれて配置されていた。このため、複数のメモリセル５５のキャパシタ５６が図７５の縦方向に沿って一直線上に配置されていた。
【０００７】
なお、従来のＤＲＡＭ技術については、例えば工業調査会、平成３年６月１日発行、電子材料、１９９１年６月号、「６４ＭＤＲＡＭの開発と要素技術」Ｐ２２〜７７に記載がある。
【０００８】
【発明が解決しようとする課題】
ところが、上記従来の技術においては、以下の問題があることを本発明者は見い出した。
【０００９】
すなわち、従来は、例えば図７５に示したように、メモリセル５５のキャパシタ５６が図７５の縦方向に沿って一直線上に並んで配置されてしまうために、隣接するそれぞれのキャパシタ５６を分離するスペースを確保することを考慮すれば、キャパシタ５６の占有面積をこれ以上増大させることができないという問題があり、そのため構造上の不良が発生している。また、その隣接するキャパシタ５６とキャパシタ５６とキャパシタ接続部５７との位置合わせ余裕をとることが困難になるという問題も発生している。
【００１０】
本発明は上記課題に着目してなされたものであり、その目的は、メモリセルアレイ全体の面積の大幅な増大を招くことなく、メモリセルのキャパシタの面積を増大させることのできる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１３】
すなわち、本発明は、半導体基板と、前記半導体基板上に形成された複数のワード線導体と、複数のビット線導体と、前記ワード線導体の１つと前記ビット線導体の１つとの交点に各々設けられた複数のメモリセルとを含む半導体メモリ装置において、
各々のビット線導体用の隣接する２つのメモリセルは、フィールド絶縁膜により素子分離されたメモリセル対ユニット構造を形成し、前記メモリセル対ユニット構造の各々は、前記ビット線導体の長さ方向に前記ビット線導体の１つの下に以下の順で配列された第１の情報格納キャパシタと、第１のスイッチングトランジスタと、第２のスイッチングトランジスタと、第２の情報格納キャパシタとを含み、前記トランジスタの各々は、前記半導体基板に形成された一対の半導体領域と、前記半導体基板上の前記一対の半導体領域間に形成された制御電極とを有し、前記制御電極に与えられた制御信号に応答して前記トランジスタが導通される時に、一対の前記半導体領域間で電流が流れ、前記第１のスイッチングトランジスタの前記一対の半導体領域の１つと前記第２のスイッチングトランジスタの前記一対の半導体領域の１つとは、それらの境界で単一の領域に合体され、不純物がドープされた多結晶シリコンからなるビット線接続導体を介して前記ビット線導体の１つに接続された拡散層を備え、前記第１及び第２のスイッチングトランジスタの制御電極は相互に隣接するワード線導体に各々接続され、前記第１及び第２のスイッチングトランジスタの前記一対の半導体領域の他の１つは前記第１及び第２の情報格納キャパシタに各々接続され、前記第１の情報格納キャパシタと前記第１のスイッチングトランジスタとは前記隣接する２つのメモリセルの１つを形成し、前記第２の情報格納キャパシタと前記第２のスイッチングトランジスタとは前記隣接する２つのメモリセルの他の１つを形成し、
前記１つのビット線導体の一方の側に隣接する第１のビット線導体の下に形成されたメモリセル対ユニット構造の第２の情報格納キャパシタと、前記１つのビット線導体の他方の側に隣接する第２のビット線導体の下に形成されたメモリセル対ユニット構造の第１の情報格納キャパシタとが、前記１つのビット線導体の下に形成されたメモリセル対ユニットのビット線接続導体に対して、前記ビット線導体の長さ方向に直交する方向に隣接して位置されるように、前記第１及び第２のビット線導体の下に形成された一連のメモリセル対ユニット構造は、平面的に見た場合、前記１つのビット線導体の下に形成された一連のメモリセル対ユニット構造に対して、前記ビット線導体の長さ方向に各々位置的にシフトされ、
前記第１及び第２のスイッチングトランジスタの各々の前記一対の半導体領域は、前記半導体基板の素子形成領域に形成され、
前記第１及び第２の情報格納キャパシタは、前記メモリセル対ユニット構造の各々において、前記第１及び第２のスイッチングトランジスタ上に各々形成され、
前記メモリセル対ユニット構造の第１及び第２のスイッチングトランジスタの前記第１及び第２の半導体領域が形成された前記半導体基板の前記素子形成領域は同じビット線導体に接続されない隣接する素子形成領域とメモリセル対ユニットの長さを１ピッチとした場合に１／４ピッチだけ互いにずれており、
前記半導体メモリ装置の周辺回路領域の第１のレベル配線導体は、前記ビット線導体の配線と同じレベルで形成されるものである。
【００１４】
また、本発明は、半導体基板と、前記半導体基板上に形成された複数のワード線導体と、複数のビット線導体と、前記ワード線導体の１つと前記ビット線導体の１つとの交点に各々設けられた複数のメモリセルとを含む半導体メモリ装置において、
各々のビット線導体用の隣接する２つのメモリセルは、フィールド絶縁膜により素子分離されたメモリセル対ユニット構造を形成し、前記メモリセル対ユニット構造の各々は、前記ビット線導体の長さ方向に前記ビット線導体の１つの下に以下の順で配列された第１の情報格納キャパシタと、第１のスイッチングトランジスタと、第２のスイッチングトランジスタと、第２の情報格納キャパシタとを含み、前記トランジスタの各々は、前記半導体基板に形成された一対の半導体領域と、前記半導体基板上の前記一対の半導体領域間に形成された制御電極とを有し、前記制御電極に与えられた制御信号に応答して前記トランジスタが導通される時に、一対の前記半導体領域間で電流が流れ、前記第１のスイッチングトランジスタの前記一対の半導体領域の１つと前記第２のスイッチングトランジスタの前記一対の半導体領域の１つとは、それらの境界で単一の領域に合体され、不純物がドープされた多結晶シリコンからなるビット線接続導体を介して前記ビット線導体の１つに接続された拡散層を備え、前記第１及び第２のスイッチングトランジスタの制御電極は相互に隣接するワード線導体に各々接続され、前記第１及び第２のスイッチングトランジスタの前記一対の半導体領域の他の１つは前記第１及び第２の情報格納キャパシタに各々接続され、前記第１の情報格納キャパシタと前記第１のスイッチングトランジスタとは前記隣接する２つのメモリセルの１つを形成し、前記第２の情報格納キャパシタと前記第２のスイッチングトランジスタとは前記隣接する２つのメモリセルの他の１つを形成し、
前記１つのビット線導体の一方の側に隣接する第１のビット線導体の下に形成されたメモリセル対ユニット構造の第２の情報格納キャパシタと、前記１つのビット線導体の他方の側に隣接する第２のビット線導体の下に形成されたメモリセル対ユニット構造の第１の情報格納キャパシタとが、前記１つのビット線導体の下に形成されたメモリセル対ユニットのビット線接続導体に対して、前記ビット線導体の長さ方向に直交する方向に隣接して位置されるように、前記第１及び第２のビット線導体の下に形成された一連のメモリセル対ユニット構造は、平面的に見た場合、前記１つのビット線導体の下に形成された一連のメモリセル対ユニット構造に対して、前記ビット線導体の長さ方向に各々位置的にシフトされ、
前記第１及び第２のスイッチングトランジスタの各々の前記一対の半導体領域は、前記半導体基板の素子形成領域に形成され、
前記第１及び第２の情報格納キャパシタは、前記メモリセル対ユニット構造の各々において、前記第１及び第２のスイッチングトランジスタ上に各々形成され、
前記メモリセル対ユニット構造の第１及び第２のスイッチングトランジスタの前記第１及び第２の半導体領域が形成された前記半導体基板の前記素子形成領域は同じビット線導体に接続されない隣接する素子形成領域とメモリセル対ユニットの長さを１ピッチとした場合に１／４ピッチだけ互いにずれており、
前記半導体基板のウエル領域内において、スイッチングトランジスタが形成された活性領域を分離するフィールド絶縁膜と接触して、前記活性領域の表面下に配置されたチャネルストッパ領域を、更に含むものである。
【００１５】
また、本発明は、半導体基板と、前記半導体基板上に形成された複数のワード線導体と、複数のビット線導体と、前記ワード線導体の１つと前記ビット線導体の１つとの交点に各々設けられた複数のメモリセルとを含む半導体メモリ装置において、
各々のビット線導体用の隣接する２つのメモリセルは、フィールド絶縁膜により素子分離されたメモリセル対ユニット構造を形成し、前記メモリセル対ユニット構造の各々は、前記ビット線導体の長さ方向に前記ビット線導体の１つの下に以下の順で配列された第１の情報格納キャパシタと、第１のスイッチングトランジスタと、第２のスイッチングトランジスタと、第２の情報格納キャパシタとを含み、前記トランジスタの各々は、前記半導体基板に形成された一対の半導体領域と、前記半導体基板上の前記一対の半導体領域間に形成された制御電極とを有し、前記制御電極に与えられた制御信号に応答して前記トランジスタが導通される時に、一対の前記半導体領域間で電流が流れ、前記第１のスイッチングトランジスタの前記一対の半導体領域の１つと前記第２のスイッチングトランジスタの前記一対の半導体領域の１つとは、それらの境界で単一の領域に合体され、不純物がドープされた多結晶シリコンからなるビット線接続導体を介して前記ビット線導体の１つに接続された拡散層を備え、前記第１及び第２のスイッチングトランジスタの制御電極は相互に隣接するワード線導体に各々接続され、前記第１及び第２のスイッチングトランジスタの前記一対の半導体領域の他の１つは前記第１及び第２の情報格納キャパシタに各々接続され、前記第１の情報格納キャパシタと前記第１のスイッチングトランジスタとは前記隣接する２つのメモリセルの１つを形成し、前記第２の情報格納キャパシタと前記第２のスイッチングトランジスタとは前記隣接する２つのメモリセルの他の１つを形成し、
前記１つのビット線導体の一方の側に隣接する第１のビット線導体の下に形成されたメモリセル対ユニット構造の第２の情報格納キャパシタと、前記１つのビット線導体の他方の側に隣接する第２のビット線導体の下に形成されたメモリセル対ユニット構造の第１の情報格納キャパシタとが、前記１つのビット線導体の下に形成されたメモリセル対ユニットのビット線接続導体に対して、前記ビット線導体の長さ方向に直交する方向に隣接して位置されるように、前記第１及び第２のビット線導体の下に形成された一連のメモリセル対ユニット構造は、平面的に見た場合、前記１つのビット線導体の下に形成された一連のメモリセル対ユニット構造に対して、前記ビット線導体の長さ方向に各々位置的にシフトされ、
前記第１及び第２のスイッチングトランジスタの各々の前記一対の半導体領域は、前記半導体基板の素子形成領域に形成され、
前記第１及び第２の情報格納キャパシタは、前記メモリセル対ユニット構造の各々において、前記第１及び第２のスイッチングトランジスタ上に各々形成され、
前記メモリセル対ユニット構造の第１及び第２のスイッチングトランジスタの前記第１及び第２の半導体領域が形成された前記半導体基板の前記素子形成領域は同じビット線導体に接続されない隣接する素子形成領域とメモリセル対ユニットの長さを１ピッチとした場合に１／４ピッチだけ互いにずれており、
前記半導体メモリ装置の周辺回路領域の第１のレベル配線導体は、前記ビット線導体と同時に形成されるものである。
【００３２】
【作用】
上記した本発明によれば、キャパシタがワード線に平行する方向に沿って直線上に並ぶことがないので、その方向に隣接するキャパシタ間の距離を長くすることができるとともに、そのキャパシタ間の位置合わせ精度を緩和することが可能となる。
【００３３】
また、上記した本発明によれば、不純物拡散に起因する狭チャネル効果を生じることなく、良好なチャネルストッパ層を形成することが可能となる。
【００３４】
また、上記した本発明によれば、ビット線と同一の配線層にビット線用の金属膜を用いて周辺回路用の第１層配線を形成することが可能となる。
【００３９】
【実施例】
以下、本発明の実施例を図面を参照しながら詳細に説明する。
【００４０】
（実施例１）
図１は本発明の一実施例である半導体集積回路装置の要部平面図、図２は図１のＩＩ−ＩＩ線の断面図、図３は半導体集積回路装置の周辺回路領域における部分断面図、図４は半導体集積回路装置の要部平面図、図５〜図４６は図１の半導体集積回路装置の製造工程中における半導体基板の要部断面図である。
【００４１】
本実施例１の半導体集積回路装置は、例えば６４ＭビットＤＲＡＭである。そのメモリセルアレイの要部平面図を図１に示す。
【００４２】
メモリセルアレイＭにおいて、図１の縦方向に延在するワード線ＷＬは、例えばｎ形の低抵抗ポリシリコンからなり、図１の横方向に沿って所定の間隔毎に複数繰り返し配置されている。なお、図１においては図面を見易くするためワード線ＷＬを斜線で示す。
【００４３】
ワード線ＷＬの延在方向に対して直交するように延在するビット線ＢＬは、例えばタングステン等のような金属からなり、図１の縦方向に沿って所定の間隔毎に複数繰り返し配置されている。
【００４４】
ビット線ＢＬと、後述する半導体基板１上のｎＭＯＳ２とを電気的に接続するビット接続部ＢＣの両側には、メモリセルＭＣが配置されている。メモリセルＭＣは、例えば１つのｎＭＯＳ２と、１つのキャパシタ３とから構成されている。なお、ＣＣは、キャパシタ３と、ｎＭＯＳ２のソース・ドレイン用の半導体領域とを電気的に接続するキャパシタ接続部を示している。
【００４５】
ｎＭＯＳ２は、ビット接続部ＢＣとキャパシタ接続部ＣＣとの間に配置されており、その間のワード線ＷＬ部分が、ｎＭＯＳ２のゲート電極２ｇを兼ねている。ｎＭＯＳ２およびキャパシタ３については後述する。
【００４６】
ところで、本実施例１においては、ビット接続部ＢＣが、図１の下方、すなわち、ワード線ＷＬの延在する方向に配置されるにしたがって、１本分のワード線ＷＬを隔てて図１の右方向、すなわち、ビット線ＢＬの延在する方向にずれて配置されている。すなわち、ビット線ＢＬが図１の下方に繰り返し配置されるたびに、メモリセルＭＣが、１本のワード線ＷＬ分だけ図１の右方向にずれて配置されている。
【００４７】
これをビット接続部ＢＣ、その両側の２つのメモリセルＭＣおよび隣接する他のキャパシタ３との分離スペースで１つの基本体として考えた場合には、ビット線ＢＬが図１の下方に繰り返し配置されるたびに、その基本体が図１の右方向に１／４ずつずれて配置されている。そして、このようなメモリセルＭＣの配置が、４本のビット線ＢＬで１周期となるように繰り返されている。
【００４８】
また、本実施例１においては、ビット接続部ＢＣの四辺近傍にキャパシタ３が配置されている。すなわち、１つのビット接続部ＢＣが、４つのキャパシタ３に取り囲まれたような配置になっている。そして、ビット接続部ＢＣからその各辺近傍の４つのキャパシタ３までの距離がほぼ等しくなっている。すなわち、繰り返し規則性が確保されている。
【００４９】
本実施例１においては、このようにメモリセルＭＣを配置したことにより、例えば以下の効果を得ることが可能となっている。
【００５０】
第１に、キャパシタ３が図１の縦方向に沿って直線上に並ぶことがないので、図１の縦方向側に隣接するキャパシタ３，３間の距離を長くすることができる。このため、その長くなった分をキャパシタ３の領域として使用することができる。
【００５１】
第２に、キャパシタ３が図１の縦方向に沿って直線上に並ぶことがないので、キャパシタ３の占有面積を大きくとることが可能となるとともに、そのキャパシタ３とキャパシタ接続部ＣＣとの位置合せ余裕を大きくできるので、不良の発生を少なくすることができる。
【００５２】
第３に、本来、パターン形成時に欠けてしまうキャパシタ３の角部側（キャパシタ３においてビット接続部ＢＣの辺に対向する部分）にビット接続部ＢＣを配置することにより、メモリセルアレイＭの有効利用が可能となる。
【００５３】
これらにより、メモリセルアレイＭ全体の面積の大幅な増大を招くことなく、キャパシタ３の面積を従来よりも増大させることが可能となっている。
【００５４】
次に、図１のメモリセルアレイＭのＩＩ−ＩＩ線の断面図および周辺回路領域の部分断面図をそれぞれ図２および図３に示す。
【００５５】
半導体基板１は、例えばｐ形のシリコン（Ｓｉ）単結晶からなる。半導体基板１において、メモリセルアレイＭおよび周辺回路領域Ａには、ｐウエル４ｐが形成されている。ｐウエル４ｐには、例えばｐ形不純物のホウ素等が導入されている。また、半導体基板１において、周辺回路領域Ａには、ｎウエル４ｎが形成されている。ｎウエル４ｎには、例えばｎ形不純物のリン等が導入されている。
【００５６】
ｐウエル４ｐには、例えばｐ形のチャネルストッパ層５ｐが形成されている。このチャネルストッパ層５ｐには、例えばｐ形不純物のホウ素等が導入されている。一方、ｎウエル４ｎには、例えばｎ形のチャネルストッパ層５ｎが形成されている。このチャネルストッパ層５ｎには、例えばｎ形不純物のリン等が導入されている。
【００５７】
ｐウエル４ｐ内のチャネルストッパ層５ｐ上において、フィールド絶縁膜６に囲まれた素子形成領域には、ｐ形の半導体領域７ｐが形成されている。この半導体領域７ｐには、例えばｐ形不純物のホウ素等が導入されている。
【００５８】
また、ｎウエル４ｎ内のチャネルストッパ層５ｎ上において、フィールド絶縁膜６に囲まれた素子形成領域には、ｎ形の半導体領域７ｎが形成されている。この半導体領域７ｎには、例えばｎ形不純物のリン等が導入されている。なお、フィールド絶縁膜６は、例えば二酸化ケイ素（ＳｉＯ2 ）からなる。
【００５９】
メモリセルアレイＭにおける半導体領域７ｐ上には、上記メモリセルＭＣを構成するｎＭＯＳ２およびキャパシタ３が形成されている。
【００６０】
ｎＭＯＳ２は、ＬＤＤ (Lightly Doped Drain)構造を有しており、半導体領域７ｐ内に形成された一対の半導体領域２ａ，２ａと、半導体基板１上に形成されたゲート絶縁膜２ｂと、ゲート絶縁膜２ｂ上に形成されたゲート電極２ｇとから構成されている。
【００６１】
一対の半導体領域２ａ，２ａは、ｎＭＯＳ２のソース・ドレインを構成するための領域である。個々の半導体領域２ａは、ゲート電極２ｇの近傍側に配置されたｎ- 形半導体領域２ａ1 と、その外側に配置されたｎ+ 形半導体領域２ａ2 とからなり、共に、例えばｎ形不純物のリン等が導入されて形成されている。
【００６２】
メモリセルＭＣのｎＭＯＳ２の一方の半導体領域２ａ（図２の中央の半導体領域２ａ）は、その隣の他のメモリセルＭＣのｎＭＯＳ２の一方の半導体領域２ａでもある。すなわち、図２の中央の半導体領域２ａは、２つのメモリセルＭＣの共通の領域となっている。
【００６３】
ゲート絶縁膜２ｂは、例えばＳｉＯ2 からなる。ゲート電極２ｇは、上記したようにワード線ＷＬの一部であり、例えばｎ形の低抵抗ポリシリコンからなる。なお、ゲート電極２ｇ上に形成された絶縁膜８およびゲート電極２ｇの側面に形成された絶縁膜９は、例えばＳｉＯ2 からなる。また、ゲート電極２ｇおよび絶縁膜８の側面に形成されたサイドウォール１０は、ＬＤＤ構造を形成するための絶縁膜であり、例えばＳｉＯ2 からなる。
【００６４】
キャパシタ３としては、例えばフィン形状のキャパシタが採用されている。キャパシタ３は、キャパシタ用電極３ａと、その周囲のキャパシタ用電極３ｂと、それらキャパシタ用電極３ａ，３ｂの間に形成されたキャパシタ用絶縁膜３ｃとから構成されている。
【００６５】
一方のキャパシタ用電極３ａは、例えばｎ形の低抵抗ポリシリコンからなり、例えば３枚のフィン部３ａ1 〜３ａ3 を有している。このキャパシタ用電極３ａは、半導体基板１上の絶縁膜（第１絶縁膜）１１ａに穿孔された接続孔１２ａを通じてｎＭＯＳ２の半導体領域２ａと電気的に接続されている。
【００６６】
他方のキャッパシタ用電極３ｂは、例えばｎ形の低抵抗ポリシリコンからなり、後述するように給電用配線と電気的に接続され、所定の電位に設定されている。また、キャパシタ用絶縁膜３ｃは、例えば窒化シリコン（Ｓｉ3 Ｎ4 ）あるいは、Ｓｉ3 Ｎ4 とＳｉＯ2 との積層膜からなる。なお、絶縁膜１１ａは、例えばＳｉＯ2 からなる。
【００６７】
また、周辺回路領域Ａにおける半導体基板１上には、例えばＬＤＤ構造を有するｎＭＯＳ１３が形成されている。ｎＭＯＳ１３は、半導体領域７ｐ内に形成された一対の半導体領域１３ａ，１３ａと、半導体基板１上に形成されたゲート絶縁膜１３ｂと、ゲート絶縁膜１３ｂ上に形成されたゲート電極１３ｇとから構成されている。
【００６８】
一対の半導体領域１３ａは、ｎＭＯＳ１３のソース・ドレイン領域を構成するための領域であり、個々の半導体領域１３ａは、ゲート電極１３ｇの近傍側に配置されたｎ- 形半導体領域１３ａ1 と、その外側に配置されたｎ+ 形半導体領域１３ａ2 とからなる。ただし、ｎ- 形半導体領域１３ａ1 には、例えばｎ形不純物のリン等が導入され、ｎ+ 形半導体領域１３ａ2 には、例えばｎ形不純物のヒ素（Ａｓ）等が導入されている。
【００６９】
また、周辺回路領域Ａにおける半導体基板１上には、例えばＬＤＤ構造を有するｐＭＯＳ１４が形成されている。ｐＭＯＳ１４は、半導体領域７ｎ内に形成された一対の半導体領域１４ａ，１４ａと、半導体基板１上に形成されたゲート絶縁膜１４ｂと、ゲート絶縁膜１４ｂ上に形成されたゲート電極１４ｇとから構成されている。
【００７０】
一対の半導体領域１４ａは、ｐＭＯＳ１４のソース・ドレイン領域を構成するための領域である。個々の半導体領域１４ａは、ゲート電極１４ｇの近傍側に配置されたｐ- 形半導体領域１４ａ1 と、その外側に配置されたｐ+ 形半導体領域１４ａ2 とからなり、共に、例えばｐ形不純物のホウ素が導入されて形成されている。
【００７１】
なお、ｎＭＯＳ１３およびｐＭＯＳ１４のゲート絶縁膜１３ｂ，１４ｂは、例えばＳｉＯ2 からなり、ゲート電極１３ｇ，１４ｇは、例えばｎ形の低抵抗ポリシリコンからなる。
【００７２】
絶縁膜１１ａ上には、例えばＳｉＯ2 からなる絶縁膜（第１絶縁膜）１１ｂが、キャパシタ３、ｎＭＯＳ１３およびｐＭＯＳ１４を被覆するように堆積されている。絶縁膜１１ｂ上には、例えばＳｉＯ2 からなる絶縁膜（第１絶縁膜）１１ｃが堆積されている。さらに、絶縁膜１１ｃ上には、例えばＳｉＯ2 からなる絶縁膜（第１絶縁膜）１１ｄが堆積されている。
【００７３】
絶縁膜１１ｄ上には、ビット線ＢＬが形成されている。ビット線ＢＬは、絶縁膜１１ａ〜１１ｄに穿孔された接続孔（第１接続孔）１２ｂ内のビット接続部ＢＣを通じてｎＭＯＳ２の半導体領域２ａと電気的に接続されている。そして、本実施例１においては、その接続孔１２ｂが、例えばｎ形の低抵抗ポリシリコンによって埋め込まれている。
【００７４】
ところで、接続孔１２ｂを金属のみで埋め込む従来技術の場合は、接続孔１２ｂの位置がずれた場合に、その金属が接続孔１２ｂの底部において半導体領域２ａと半導体基板１との双方にまたがり、半導体基板１へ短絡してしまう場合がある。また、埋め込み材料が金属の場合、半導体領域側に不純物を拡散することができないので接続抵抗を下げることができないという問題が生じる。
【００７５】
一方、これらの問題を回避する従来方法としてビット線ＢＬの下層および接続孔１２ｂ内に低抵抗ポリシリコン層を形成する技術がある。しかし、この場合、周辺回路には、ｐＭＯＳも形成されているので、そのビット線ＢＬを周辺回路用の配線として使用することができないという問題が生じる。
【００７６】
本実施例１の場合、接続孔１２ｂを低抵抗ポリシリコンで埋め込むので、上記したビット線ＢＬの位置ずれに起因する問題やビット線ＢＬと半導体領域２ａとの接続抵抗の問題等を生じることなく、しかもビット線ＢＬと同層にビット線ＢＬを構成する金属膜を用いて周辺回路用の第１層配線１５ａを形成することが可能となっている。
【００７７】
このため、例えば本実施例１においては、周辺回路の１つであるセンスアンプ回路の形成領域を縮小することが可能となっている。それは、例えば次の理由による。
【００７８】
第１に、センスアンプ回路を、メモリセルアレイＭ内の配線と同等の最小加工寸法規則を有する第１層配線１５ａによって構成できるからである。
【００７９】
第２に、従来、ビット線ＢＬの１つ上層の配線層に一緒に配置されていたセンスアンプ回路用の配線と、行アドレス選択配線とを別々の配線層に配置することができるからである。すなわち、従来は、１つの配線層にセンスアンプ回路用の配線と、行アドレス選択配線とを配置しなければならなかったので、センスアンプ回路の形成領域の面積を大きくとらなければならなかったが、本実施例１では、それがなくなるからである。
【００８０】
周辺回路を構成する第１層配線１５ａは、絶縁膜１１ｂ〜１１ｄに穿孔された接続孔（第２接続孔）１２ｃを通じてｎＭＯＳ１３の半導体領域１３ａおよびｐＭＯＳ１４の半導体領域１４ａと電気的に接続されている。
【００８１】
また、絶縁膜１１ｄ上には、例えばＳｉＯ2 からなる絶縁膜１１ｅが、ビット線ＢＬを被覆するように形成されている。絶縁膜１１ｅの上面には、第２層配線１５ｂおよびそれを被覆する絶縁膜１１ｆが形成されている。
【００８２】
第２層配線１５ｂは、例えばタングステンからなり、絶縁膜１１ｅに穿孔された接続孔１２ｄを通じて第１層配線１５ａと電気的に接続されている。また、絶縁膜１１ｆは、例えばＳｉＯ2 からなり、その上面には、第３層配線１５ｃが形成されている。
【００８３】
第３層配線１５ｃは、例えばタングステンからなる金属膜１５ｃ1 と、例えばアルミニウム（Ａｌ）−Ｓｉ−銅（Ｃｕ）合金からなる金属膜１５ｃ2 と、例えばタングステンからなる金属膜１５ｃ3 とが、下層から順に堆積されて構成されている。第３層配線１５ｃは、絶縁膜１１ｆに穿孔された接続孔１２ｅを通じて第２層配線１５ｂと電気的に接続されている。
【００８４】
なお、第２層配線１５ｂを更に低抵抗にしたい場合は第２層配線１５ｂを第３層配線１５ｃと同様にタングステン、Ａｌ−Ｓｉ−Ｃｕ合金およびタングステンが順に堆積されて構成された金属膜にしても良い。
【００８５】
第３層配線１５ｃ上には、例えばＳｉ3 Ｎ4 からなる表面保護膜１６ａが形成されている。また、絶縁膜１１ｆ上には、第３層配線１５ｃおよび表面保護膜１６ａを被覆する表面保護膜１６ｂが堆積されている。この表面保護膜１６ｂは、例えばＳｉＯ2 からなる。
【００８６】
次に、ワード線ＷＬと、第３層配線１５ｃとの接続領域の要部平面図を図４に示す。
【００８７】
この接続領域Ｃは、メモリセルアレイＭ，Ｍの間に挟まれるように配置されている。第３層配線１５ｃ（図２および図３参照）は、接続孔１２ｆを通じて第１配線層１５ａ（図３参照）に形成された長方形状の接続配線１７に接続され、さらに、接続配線１７とワード線ＷＬとを接続する接続孔１２ｇを通じてワード線ＷＬと電気的に接続されている。なお、接続配線１７は、例えばタングステンからなる。
【００８８】
ところで、本実施例１においては、互いに隣接する接続配線１７が、それらの間に１本分のワード線ＷＬが介在される程度の間隔をあけて配置されている。これにより、互いに隣接する接続配線１７間に要求される配線間隔を緩和することができるので、位置合せ余裕を大きくすることが可能となっている。
【００８９】
また、本実施例１においては、メモリセルアレイＭの最外側に、給電用配線１８が配置されている。なお、図４においては図面を見易くするため給電用配線１８を斜線で示す。
【００９０】
給電用配線１８は、上記したキャパシタ用電極３ｂ（図２参照）に所定の電位を供給するため配線であり、ビット線ＢＬと平行に、しかもビット線ＢＬの繰り返し配置の規則性を確保したままメモリセルアレイＭの最外側に配置されている。
【００９１】
これにより、メモリセルアレイＭの最外側のビット線ＢＬの信頼性を向上させることが可能となっている。これは、その最外側に給電用配線１８を設けない場合、最外側のビット線ＢＬがビット線ＢＬのパターン転写の際に変形してしまう現象等を防止することが可能となるからである。
【００９２】
また、給電用配線１８には、接続領域Ｃ側に突出する給電パッド１８ａが所定の距離を隔てて形成されている。そして、接続領域Ｃを挟んで互いに平行に延在する２本の給電用配線１８の各々の給電パッド１８ａは、互いに噛み合うように、すなわち、一方の給電用配線１８の互いに隣接する給電パッド１８ａ，１８ａ間に、他方の給電用配線１８の給電パッド１８ａが配置されるように形成されている。これにより、給電パッド１８ａに必要な面積を確保しつつ、その２本の給電用配線１８，１８間の距離を縮めることが可能となっている。
【００９３】
次に、本実施例１の半導体集積回路装置の製造方法を図５〜図４６を用いて説明する。なお、図５〜図４６において奇数図番は、メモリセルアレイＭを示し、偶数図番は、周辺回路領域Ａを示している。
【００９４】
図５および図６は、本実施例１の半導体集積回路装置の製造工程中における半導体基板１の要部断面図を示している。
【００９５】
半導体基板１は、例えばｐ形Ｓｉ単結晶からなり、その上部には、ｐウエル４ｐおよびｎウエル４ｎが形成されている。
【００９６】
ｎウエル４ｎは、半導体基板１上にｎウエル４ｎの領域のみが露出するようなイオン注入用マスクを形成した後、例えばｎ形不純物のリン等をイオン注入法等によって半導体基板１に注入し、さらに半導体基板１をアニールすることによって形成されている。
【００９７】
また、ｐウエル４ｐは、半導体基板１上にｐウエル４ｐの領域のみが露出するようなイオン注入用マスクを形成した後、例えばフッ化ホウ素（ＢＦ2 ）をイオン注入法等によって半導体基板１に注入し、さらに半導体基板１をアニールすることによって形成されている。
【００９８】
半導体基板１の上面には、素子分離用のフィールド絶縁膜６が、例えばＬＯＣＯＳ（Local Oxidization Of Silicon）法によって既に形成されている。また、半導体基板１においてフィールド絶縁膜６に囲まれた素子形成領域上には、例えばＳｉＯ2 からなる絶縁膜１９ａが形成されている。
【００９９】
このような半導体基板１に素子分離用のチャネルストッパ層を形成する。その方法は、例えば以下の通りである。
【０１００】
まず、半導体基板１上に、ｐウエル４ｐ領域のみが露出するようなフォトレジストパターン（以下、単にレジストパターンという）２０ａをフォトリソグラフィ技術によって形成した後、そのレジストパターン２０ａをイオン注入用マスクとして、例えばｐ形不純物のホウ素等をイオン注入法等によって半導体基板１に注入する。
【０１０１】
続いて、そのレジストパターン２０ａをアッシング除去した後、図７および図８に示すように、半導体基板１上に、ｎウエル４ｐ領域のみが露出するようなレジストパターン２０ｂをフォトリソグラフィ技術によって形成する。
【０１０２】
その後、そのレジストパターン２０ｂをイオン注入用マスクとして、例えばｎ形不純物のリン等をイオン注入法等によって半導体基板１に注入した後、レジストパターン２０ｂをアッシング除去する。
【０１０３】
その後、半導体基板１を、窒素（Ｎ2 ）を主体としたＮ2 と酸素（Ｏ2 ）との混合ガス雰囲気中においてアニールすることにより、図９および図１０に示すように、半導体基板１にチャネルストッパ層５ｐ，５ｎを形成する。
【０１０４】
すなわち、本実施例１においては、チャネルストッパ層５ｐ，５ｎを、フィールド絶縁膜６を形成した後にイオン注入法等を用いて形成する。これにより、次の効果が得られるようになっている。
【０１０５】
第１に、チャネルストッパ層５ｐ，５ｎを形成制御性の高いイオン注入法によって形成することにより、形成位置や不純物濃度等の良好なチャネルストッパ層５ｐ，５ｎを形成することが可能となっている。
【０１０６】
第２に、フィールド絶縁膜６の形成前にチャネルストッパ層を形成する従来方法の場合に生じる狭チャネル効果を防止することが可能となっている。したがって、メモリセルを構成するＭＯＳを微細にすることが可能となる。この場合の狭チャネル効果は、チャネルストッパ用の不純物がチャネル側に拡散することによって生じる現象である。
【０１０７】
本実施例１の場合、その狭チャネル効果を防止できるのは、イオン注入法を用いてチャネルストッパ層５ｐ，５ｎを形成するので形成制御性が良好であることに加えて次の理由による。すなわち、本実施例１の場合は、フィールド絶縁膜６を形成した後にチャネルストッパ用の不純物イオンを注入するので、その不純物イオンが、フィールド絶縁膜６よりも深い位置に打ち込まれるようになる結果、その不純物イオンがチャネル側にほとんど拡散されないからである。
【０１０８】
また、本実施例１においては、周辺回路領域Ａに対しても上述のような方法を用いてチャネルストッパ層５ｐ，５ｎを形成しているため、例えば、以下の効果を得ることが可能となっている。
【０１０９】
第１に、周辺回路領域ＡのＭＯＳにおいても狭チャネル効果を防止できるので、周辺回路領域ＡのＭＯＳを微細にできる。すなわち、周辺回路領域Ａを微細にする要求に対応できる。
【０１１０】
第２に、メモリセルアレイＭにおけるチャネルストッパ層５ｐ，５ｎを形成する際、同時に、周辺回路領域Ａにおけるチャネルストッパ層５ｐ，５ｎを形成するので、露光マスクの枚数および製造工程を減らすことができる。
【０１１１】
次に、半導体基板１上にＭＯＳ・ＦＥＴの基本的な構造を形成する。その方法は、例えば以下の通りである。
【０１１２】
まず、図１１および図１２に示すように、半導体基板１においてフィールド絶縁膜６に囲まれた各々の素子形成領域に、その素子形成領域に形成される素子に必要な電気的特性が得られるように所定の不純物を各々イオン注入法等によって注入することにより、半導体領域７ｐ，７ｎを形成する。
【０１１３】
続いて、素子形成領域に形成されている絶縁膜（図示せず）を除去し、半導体基板面を露出させた後、半導体基板１に対して熱酸化処理等を施すことにより、その半導体基板１の露出面上にゲート絶縁膜２１を形成する。
【０１１４】
その後、半導体基板１上に、例えばｎ形の低抵抗ポリシリコンからなる導体膜２２ａをＣＶＤ法等によって堆積する。この際の反応ガスとしては、例えばシラン（ＳｉＨ4 ）とホスフィン（ＰＨ3 ）との混合ガスを用いる。
【０１１５】
次いで、導体膜２２ａ上に、例えばＳｉＯ2 からなる絶縁膜８をＣＶＤ法等によって堆積する。この際の反応ガスとしては、例えば酸化窒素（Ｎ2 Ｏ）とＳｉＨ4 との混合ガスを用いる。
【０１１６】
続いて、絶縁膜８上に、ゲート電極形成用のレジストパターン（図示せず）をフォトリソグラフィ技術によって形成した後、そのレジストパターンをエッチングマスクとして、絶縁膜８をドライエッチング法等によってパターニングする。
【０１１７】
その後、そのレジストパターンをアッシング除去した後、パターニングされた絶縁膜８をエッチングマスクとして、導体膜２２ａをドライエッチング法等によってパターニングすることにより、図１３および図１４に示すように、半導体基板１上に、ゲート電極２ｇ，１３ｇ，１４ｇ、ワード線ＷＬおよび絶縁膜８を形成する。
【０１１８】
次いで、半導体基板１に対して軽い熱酸化処理を施すことにより、ゲート電極２ｇ，１３ｇ，１４ｇの側面に絶縁膜９を形成する。
【０１１９】
続いて、半導体基板１上にｐウエル４ｐの領域のみが露出するようなレジストパターン（図示せず）をフォトリソグラフィ技術によって形成した後、そのレジストパターンおよびゲート電極２ｇ，１３ｇをイオン注入用マスクとして、半導体基板１に、例えばｎ形不純物のリンをイオン注入法等によって注入する。
【０１２０】
その後、イオン注入工程で用いたレジストパターンをアッシング除去した後、半導体基板１に対して熱処理を施すことにより、半導体領域７ｐ内にｎ- 形半導体領域２ａ1 ，１３ａ1 を形成する。
【０１２１】
次いで、半導体基板１上に、ｎウエル４ｎの領域のみが露出するようなレジストパターン（図示せず）をフォトリソグラフィ技術によって形成した後、そのレジストパターンおよびゲート電極１４ｇをイオン注入用マスクとして、半導体基板１に、例えばｐ形不純物のホウ素をイオン注入法等によって注入する。
【０１２２】
続いて、そのイオン注入工程で用いたレジストパターンをアッシング除去した後、半導体基板１に対して熱処理を施すことにより、半導体領域７ｎ内に半導体領域１４ａ1 を形成する。これにより、半導体基板１上に、ｎＭＯＳ２，１３およびｐＭＯＳ１４の基本的な構造を形成する。
【０１２３】
その後、半導体基板１上に、例えばＳｉＯ2 からなる絶縁膜をＣＶＤ法等によって堆積した後、その絶縁膜をエッチバックすることにより、図１５および図１６に示すように、ゲート電極２ｇ，１３ｇ，１４ｇおよび絶縁膜８の側面にサイドウォール１０を形成する。
【０１２４】
その後、半導体基板１上に、例えばＳｉＯ2 からなる絶縁膜１１ａをＣＶＤ法等によって堆積する。この際の反応ガスとしては、例えばＮ2 ＯとＳｉＨ4 との混合ガスを用いる。
【０１２５】
次に、半導体基板１上に上記メモリセルを構成するキャパシタを形成する。その方法は、例えば以下の通りである。
【０１２６】
まず、図１７および図１８に示すように、絶縁膜１１ａ上に、ｎＭＯＳ２の外側のｎ- 形半導体領域２ａ1 の上方のみが露出するようなレジストパターン２０ｃをフォトリソグラフィ技術によって形成した後、そのレジストパターン２０ｃをエッチングマスクとして、レジストパターン２０ｃから露出する絶縁膜１１ａをエッチング除去することにより、絶縁膜１１ａにｎ- 形半導体領域２ａ1 の一部が露出するような接続孔１２ａを形成する。
【０１２７】
続いて、図１９および図２０に示すように、半導体基板１上に、例えばｎ形の低抵抗ポリシリコンからなる導体膜（第１導体膜）２２ｂをＣＶＤ法等によって堆積する。この際の反応ガスとしては、例えばシラン（ＳｉＨ4 ）とＰＨ3 との混合ガスを用いる。
【０１２８】
その後、その導体膜２２ｂ上に、キャパシタ形成領域のみを覆うようなレジストパターン２０ｄをフォトリソグラフィ技術によって形成した後、そのレジストパターン２０ｄをエッチングマスクとして、導体膜２２ｂをドライエッチング法等によってパターニングすることにより、図２１および図２２に示すように、キャパシタ用電極３ａの一枚目のフィン部３ａ1 を形成する。
【０１２９】
次いで、半導体基板１上に、例えばＳｉ3 Ｎ4 からなる絶縁膜２３ａをＣＶＤ法等によって堆積する。この際の反応ガスとしては、例えばジクロルシラン（ＳｉＨ2 Ｃｌ2 ）とアンモニア（ＮＨ3 ）との混合ガスを用いる。
【０１３０】
続いて、その絶縁膜２３ａ上に、例えばＳｉＯ2 からなる絶縁膜２４ａをＣＶＤ法等によって堆積する。この際の反応ガスとしては、例えばＳｉＨ4 とＮ2 Ｏとの混合ガスを用いる。
【０１３１】
その後、その絶縁膜２４ａ上に、例えばＢＰＳＧ（Boro Phospho Silicate Glass)からなる絶縁膜２４ｂをＣＶＤ法等によって堆積する。この際の反応ガスとしては、例えばＴＥＯＳ (Tetraethoxysilane)とＯ2 との混合ガスに所定量のホウ素およびリンを添加したガスを用いる。
【０１３２】
次いで、半導体基板１を、例えばＮ2 とＯ2 との混合ガス雰囲気中においてアニールすることにより、図２３および図２４に示すように、絶縁膜２４ｂの上面を平坦にする。
【０１３３】
続いて、絶縁膜２４ｂの上部をエッチバックした後、半導体基板１を、例えばＮ2 とＯ2 との混合ガス雰囲気中においてアニールすることにより、図２５および図２６に示すように、絶縁膜２４ｂの上面をさらに平坦にする。
【０１３４】
すなわち、本実施例１においては、キャパシタ３（図２参照）の１枚目のフィン部３ａ1 を形成した後、キャパシタ３の２枚目および３枚目のフィン部３ａ2 ，３ａ3 （図２参照）の下地となる絶縁膜２４ｂの上面を平坦にする。
【０１３５】
これにより、２枚目および３枚目のフィン部３ａ2 ，３ａ3 を形成するための導体膜を平坦にすることが可能となる。このため、例えば次の効果が得られるようになっている。
【０１３６】
第１に、下地段差に起因する２枚目および３枚目のフィン部３ａ2 ，３ａ3 の形成不良を低減することができる。
【０１３７】
第２に、２枚目および３枚目のフィン部３ａ2 ，３ａ3 を形成する際にオーバーエッチが生じない。
【０１３８】
第３に、２枚目および３枚目のフィン部３ａ2 ，３ａ3 を形成するための導体膜のパターン加工精度を向上させることができるので、それらフィン部３ａ2 ，３ａ3 のパターン寸法精度を向上させることができる。
【０１３９】
第４に、キャパシタ用絶縁膜３ｃおよび対向するキャパシタ用電極３ｂ（図２参照）の被覆性を良好にすることができる。
【０１４０】
このような平坦化技術は、キャパシタ３のフィンの枚数が増えれば増えるほど、キャパシタ３の信頼性を確保する上において有効かつ重要な技術である。
【０１４１】
次いで、平坦にした絶縁膜２４ｂの上面に、例えばＳｉＯ2 からなる絶縁膜（第３絶縁膜）２４ｃをＣＶＤ法等によって堆積する。この際の反応ガスとしては、例えばＴＥＯＳガスを用いる。
【０１４２】
続いて、その絶縁膜２４ｃ上に、例えばｎ形の低抵抗ポリシリコンからなる導体膜（第２導体膜）２２ｃをＣＶＤ法等によって堆積する。この際の反応ガスとしては、例えばシラン（ＳｉＨ4 ）とＰＨ3 との混合ガスを用いる。なお、この導体膜２２ｃは、キャパシタ３の２枚目のフィン部３ａ2 を形成するための膜である。
【０１４３】
その後、その導体膜２２ｃ上に、例えばＳｉＯ2 からなる絶縁膜（第３絶縁膜）２４ｄをＣＶＤ法等によって堆積する。この際の反応ガスとしては、例えばＳｉＨ4 とＮ2 Ｏとの混合ガスを用いる。
【０１４４】
次いで、図２７および図２８に示すように、その絶縁膜２４ｄ上に、フィン部３ａ1 の上面中央領域のみが露出するようなレジストパターン２０ｅをフォトリソグラフィ技術によって形成する。
【０１４５】
続いて、そのレジストパターン２０ｅをエッチングマスクとして、導体膜２２ｃ，絶縁膜２３ａ，２４ａ〜２４ｄにフィン部３ａ1 の上面中央部が露出するような接続孔１２ｆをドライエッチング法等によって形成した後、レジストパターン２０ｅをアッシング除去する。
【０１４６】
その後、図２９および図３０に示すように、半導体基板１上に、例えばｎ形の低抵抗ポリシリコンからなる導体膜（第２導体膜）２２ｄをＣＶＤ法等によって堆積する。この際の反応ガスとしては、例えばＳｉＨ4 とＰＨ3 との混合ガスを用いる。なお、この導体膜２２ｄは、キャパシタ３の３枚目のフィン部３ａ3 を形成するための膜である。
【０１４７】
次いで、導体膜２２ｄ上に、キャパシタ形成用のレジストパターン２０ｆをフォトリソグラフィ技術によって形成した後、そのレジストパターン２０ｆをエッチングマスクとして、そのレジストパターン２０ｆから露出する導体膜２２ｃ，２２ｄおよび絶縁膜２４ｄをドライエッチング法等によって除去する。
【０１４８】
これによって、導体膜２２ｃ，２２ｄおよび絶縁膜２４ｄをパターニングすることにより、図３１および図３２に示すように、２枚目および３枚目のフィン部３ａ2 ，３ａ3 を形成し、キャパシタ用電極３ａを形成する。
【０１４９】
続いて、レジストパターン２０ｆをアッシング除去した後、絶縁膜２４ａ〜２４ｃをウエットエッチング法等によって除去する。その後、絶縁膜２３ａを、例えば熱リン酸等を用いて除去することにより、キャパシタ用電極３ａの表面を露出させる。
【０１５０】
その後、図３３および図３４に示すように、キャパシタ用電極３ａの表面および絶縁膜１１ａ上に、例えばＳｉ3 Ｎ4 からなる絶縁膜２３ｂをＣＶＤ法等によって堆積する。この際の反応ガスとしては、例えばＳｉ2 Ｃｌ2 とＮＨ3 との混合ガスを用いる。
【０１５１】
次いで、絶縁膜２３ｂの表面を、例えばＯ2 と水素（Ｈ2 ）との混合ガス雰囲気中において酸化した後、絶縁膜２３ｂの表面上に、例えばｎ形の低抵抗ポリシリコンからなる導体膜２２ｄをＣＶＤ法等によって形成する。この際の反応ガスとしては、例えば例えばＳｉＨ4 とＰＨ3 との混合ガスを用いる。
【０１５２】
続いて、導体膜２２ｄをフォトレジスト技術によってパターニングすることにより、図３５に示すように、キャパシタ用電極３ｂを形成し、キャパシタ３を形成する。
【０１５３】
その後、図３５および図３６に示すように、半導体基板１上に絶縁膜１１ｂをＣＶＤ法等によって形成する。この際の反応ガスとしては、例えばＴＥＯＳガスを用いる。
【０１５４】
次いで、絶縁膜１１ｂ上に、周辺回路領域におけるｎＭＯＳ領域のみが露出するようなレジストパターン（図示せず）を形成した後、そのレジストパターンおよびｎＭＯＳ１３のゲート電極１３ｇをイオン注入マスクとして、半導体領域７ｐに、例えばｎ形不純物のＡｓ等を導入する。
【０１５５】
続いて、そのレジストパターンを除去した後、絶縁膜１１ｂ上に、周辺回路領域におけるｐＭＯＳ領域のみが露出するようなレジストパターン（図示せず）を形成した後、そのレジストパターンおよびｐＭＯＳ１４のゲート電極１４ｇをイオン注入マスクとして、半導体領域７ｎに、例えばｐ形不純物のホウ素等を導入する。
【０１５６】
その後、そのレジストパターンを除去した後、半導体基板１を、例えばＮ2 ガス雰囲気中においてアニールすることにより、ｎＭＯＳ１３のｎ+ 形半導体領域１３ａ2 およびｐＭＯＳ１４のｐ+ 形半導体領域１４ａ2 を形成する。これにより、周辺回路領域におけるｎＭＯＳ１３およびｐＭＯＳ１４をＬＤＤ構造とする。
【０１５７】
次に、半導体基板１上にビット線を形成する。その方法は、例えば以下の通りである。
【０１５８】
まず、絶縁膜１１ｂ上に、例えばＳｉＯ2 からなる絶縁膜１１ｃをＣＶＤ法等によって堆積する。この際の反応ガスとしては、例えばＳｉＨ4 とＮ2 Ｏとの混合ガスを用いる。
【０１５９】
続いて、絶縁膜１１ｃ上に、例えばＢＰＳＧからなる絶縁膜１１ｄをＣＶＤ法等によって堆積する。この際の反応ガスとしては、例えばＴＥＯＳガスにリンおよびホウ素を添加した混合ガスを用いる。
【０１６０】
その後、半導体基板１を、例えばＮ2 とＯ2 との混合ガス雰囲気中においてアニールすることにより絶縁膜１１ｄの上面を滑らかにした後、その絶縁膜１１ｄの上部をエッチバックし、再度アニール処理することにより、図３７および図３８に示すように、絶縁膜１１ｄの上面を平坦にする。
【０１６１】
次いで、絶縁膜１１ｄに、ｎＭＯＳ２のｎ- 形半導体領域２ａ1 の一部が露出するような接続孔１２ｂをフォトリソグラフィ技術によって穿孔した後、絶縁膜１１ｄ上に、例えばｎ形の低抵抗ポリシリコンからなる導体膜２２ｅを堆積する。この際の反応ガスとしては、例えばＳｉＨ4 とＰＨ3 との混合ガスを用いる。
【０１６２】
続いて、その導体膜２２ｅの上部をエッチバックすることにより、図３９に示すように、接続孔１２ｂ内のみに導体膜２２ｅを埋め込む。
【０１６３】
その後、図３９および図４０に示すように、絶縁膜１１ｄ上に、周辺回路領域におけるｎＭＯＳ１３の一方のｎ+ 形半導体領域１３ａ2 およびｐＭＯＳ１４の一方のｐ+ 形半導体領域１４ａ2 の上方のみが露出するようなレジストパターン２０ｇをフォトリソグラフィ技術によって形成した後、そのレジストパターン２０ｇをエッチングマスクとして、絶縁膜１１ｄに半導体領域１３ａ2 ，１４ａ2 が露出するような接続孔１２ｃを形成する。
【０１６４】
次いで、レジストパターン２０ｇをアッシング除去した後、図４１および図４２に示すように、半導体基板１上に、例えばタングステン等からなる金属膜２５ａを形成する。
【０１６５】
この金属膜２５ａは、半導体基板１上にタングステン等からなる金属膜をスパッタリング法またはＣＶＤ法等によって堆積した後、その金属膜上にタングステン等からなる金属膜をブランケットＣＶＤ法等によって堆積することによって形成されている。ブランケットＣＶＤ処理に際しての反応ガスとしては、例えば六フッ化タングステン（ＷＦ6 ）とＨ2 との混合ガスを用いる。
【０１６６】
続いて、その金属膜２５ａを通常のフォトリソグラフィ技術によってパターニングすることにより、半導体基板１上に、メモリ回路を構成するためのビット線ＢＬを形成するとともに、同時に、周辺回路を構成するための第１層配線１５ａをパターニングする。
【０１６７】
すなわち、本実施例１においては、ビット線ＢＬを構成するための金属膜２５ａを用いてビット線ＢＬと同一の配線層に周辺回路を構成するための第１層配線１５ａを形成している。このため、次のような効果が得られる。
【０１６８】
第１に、周辺回路領域Ａにおいて、第１層配線１５ａとｎＭＯＳ１３およびｐＭＯＳ１４とを接続する接続孔１２ｃの深さをほぼ均一にすることができるので、その接続の信頼性を向上させることが可能となる。
【０１６９】
従来、周辺回路用の第１層配線と素子とを接続する接続孔深さが不均一となっていたのは、例えば次の理由による。これは、従来、周辺回路用の配線はビット線の形成された配線層の上層に形成されていたので、周辺回路用の配線層と素子との間には一層分多くの絶縁膜が介在されることになるが、その絶縁膜の厚さが面内においてバラツクことにより、その上層の配線層から素子までの接続孔１２ｃの深さもバラツクようになるからである。
【０１７０】
第２に、従来使用できなかったビット線ＢＬの配線層を、第１層配線１５ａのための配線層として使用できるので、配線領域を増大させることができ、配線の配置の自由度を向上させることが可能となる。
【０１７１】
次に、半導体基板１上に第２層配線および第３層配線を形成する。その方法は、例えば以下の通りである。
【０１７２】
まず、図４３および図４４に示すように、絶縁膜１１ｄ上にビット線ＢＬおよび第１層配線１５ａを被覆するように絶縁膜１１ｅを形成する。この絶縁膜１１ｅは、例えば次のようにして形成する。
【０１７３】
最初に、半導体基板１上に、例えばＳｉＯ2 からなる絶縁膜を、例えばＴＥＯＳとヘリウム（Ｈｅ）とＯ2 との混合ガスを用いたＣＶＤ法等によって堆積した後、その絶縁膜上に、例えばＳＯＧ (Spin On Glass)膜を塗布する。
【０１７４】
続いて、その２層構造の絶縁膜の上部をエッチバックすることにより、その絶縁膜の上面を平坦にした後、その絶縁膜上に、例えばＳｉＯ2 からなる絶縁膜を、例えばＴＥＯＳとＨｅとＯ2 との混合ガスを用いたＣＶＤ法等によって堆積することにより絶縁膜１１ｅを形成する。
【０１７５】
次いで、絶縁膜１１ｅを形成した後、周辺回路領域における絶縁膜１１ｅに第１層配線１５ａの一部が露出するような接続孔１２ｄを穿孔した後、第１層配線１５ａと同様にして第２層配線１５ｂを絶縁膜１１ｅ上に形成する。
【０１７６】
続いて、絶縁膜１１ｅ上に絶縁膜１１ｆを形成する。この絶縁膜１１ｆも、例えば絶縁膜１１ｅと同様にして形成する。
【０１７７】
その後、図４５および図４６に示すように、周辺回路領域における絶縁膜１１ｆに第２層配線１５ｂの一部が露出するような接続孔１２ｅを穿孔した後、金属膜２５ｂを絶縁膜１１ｆ上に形成する。金属膜２５ｂは、例えば次のようにして形成する。
【０１７８】
まず、絶縁膜１１ｆ上に、例えばタングステンからなる金属膜を、例えばスパッタリング法またはＣＶＤ法等によって堆積した後、その金属膜上にタングステン等からなる金属膜をブランケットＣＶＤ法等によって堆積することにより金属膜２５ｂ1 を形成する。ブランケットＣＶＤ処理に際しての反応ガスとしては、例えばＷＦ6 とＨ2 との混合ガスを用いる。
【０１７９】
続いて、その金属膜２５ｂ1 上に、例えばＡｌ−Ｃｕ−Ｓｉ合金からなる金属膜２５ｂ2 をスパッタリング法等によって堆積した後、さらに、その金属膜２５ｂ2 上に、例えばタングステンからなる金属膜２５ｂ3 をスパッタリング法等によって堆積することにより、金属膜２５ｂを形成する。
【０１８０】
その後、金属膜２５ｂ3 上に、例えばＳｉ3 Ｎ4 からなる絶縁膜２３ｃをＣＶＤ法等によって堆積する。この際の反応ガスとしては、例えばＳｉＨ4 とＮＨ3 とＮ2 との混合ガスを用いる。
【０１８１】
その後、金属膜２５ｂおよび絶縁膜２３ｃを通常のフォトリソグラフィ技術によってパターニングすることにより、図２および図３に示したように、第３層配線１５ｃおよび表面保護膜１６ａを形成する。
【０１８２】
そして、第３層配線１５ｃを形成した後、絶縁膜１１ｆ上に、第３層配線１５ｃを被覆するように、例えばＳｉＯ 2 からなる表面保護膜１６ｂをＣＶＤ法等によって形成する。この際の反応ガスとしては、例えばＴＥＯＳとＨｅとＯ2 との混合ガスを用いる。
【０１８３】
このように、本実施例１によれば、以下の効果を得ることが可能となる。
【０１８４】
(1).ビット接続部ＢＣとその両側の２つのメモリセルＭＣとを有する基本体を、ビット線ＢＬが図１の下方に繰り返し配置されるたびに、図１の右方向に１／４ずつずらして配置したことにより、キャパシタ３が図１の縦方向に沿って直線上に並ぶことがないので、図１の縦方向側に隣接するキャパシタ３，３間の距離を長くすることができるとともに、そのキャパシタ３とキャパシタ接続部ＣＣとの間の位置合せ余裕を大きくすることが可能となる。
【０１８５】
(2).本来、パターン形成時に欠けてしまうキャパシタ３の角部側（キャパシタ３においてビット接続部ＢＣの辺に対向する部分）にビット接続部ＢＣを配置したことにより、メモリセルアレイＭの有効利用が可能となる。
【０１８６】
(3).上記(1).および(2) により、メモリセルアレイＭ全体の面積の大幅な増大を招くことなく、キャパシタ３の面積を従来よりも増大させることが可能となる。
【０１８７】
(4).ビット線ＢＬとメモリセルＭＣのｎＭＯＳ２の半導体領域２ａとを接続する接続孔１２ｂを、例えばｎ形の低抵抗ポリシリコンによって埋め込むことにより、ビット線ＢＬの位置ずれに起因する問題やビット線ＢＬと半導体領域２ａとの接続抵抗の問題等を生じることなく、しかもビット線ＢＬと同一の配線層にビット線ＢＬを構成する金属膜を用いて周辺回路用の第１層配線１５ａを形成することが可能となる。
【０１８８】
(5).上記(4) により、周辺回路領域Ａにおいて、第１層配線１５ａとｎＭＯＳ１３およびｐＭＯＳ１４とを接続する接続孔１２ｃの深さを均一にすることができるので、その接続の信頼性を向上させることが可能となる。
【０１８９】
(6).上記(4) により、従来、周辺回路を構成する配線のためには使用できなかったビット線ＢＬの配線層を、周辺回路を構成する第１層配線１５ａのための配線層として使用できるので、配線の配置領域を増大させることができる。このため、周辺回路領域Ａを縮小することが可能となる。また、周辺回路領域Ａにおける配線の配置の自由度を向上させることが可能となる。
【０１９０】
(7).第３層配線１５ｃとワード線ＷＬとを接続するための接続領域Ｃにおいて、互いに隣接する接続配線１７を、それらの間に１本分のワード線ＷＬが介在される程度の間隔をあけて配置したことにより、互いに隣接する接続配線１７間に要求される配線間隔を緩和することができるので、位置合せ余裕を大きくすることができ、接続領域Ｃを縮小することが可能となる。
【０１９１】
(8).メモリセルアレイＭの最外側に、ビット線ＢＬと平行に、しかもビット線ＢＬの繰り返し配置の規則性を確保した状態で、給電用配線１８を配置したことにより、このような給電用配線１８を設けない場合に生じる最外側のビット線ＢＬの細りを防止することができるので、その最外側のビット線ＢＬの信頼性を向上させることができ、半導体集積回路装置の歩留りおよび信頼性を向上させることが可能となる。
【０１９２】
(9).メモリセルアレイＭのチャネルストッパ層５ｐ，５ｎを、フィールド絶縁膜６を形成した後にイオン注入法等を用いて形成することにより、メモリセルＭＣを構成するｎＭＯＳ２において狭チャネル効果を生じることなく、良好なチャネルストッパ層５ｐ，５ｎを形成することが可能となる。したがって、メモリセルＭＣを構成するｎＭＯＳ２を微細にすることが可能となる。
【０１９３】
(10). 周辺回路領域Ａに対しても上述のような方法を用いてチャネルストッパ層５ｐ，５ｎを形成しているため、周辺回路領域ＡのｎＭＯＳ１３およびｐＭＯＳ１４においても狭チャネル効果を防止できるので、そのｎＭＯＳ１３およびｐＭＯＳ１４を微細にすることができる。すなわち、周辺回路領域Ａを微細にする要求に対応することが可能となる。
【０１９４】
(11). メモリセルアレイＭにおけるチャネルストッパ層５ｐ，５ｎを形成する際、同時に、周辺回路領域Ａにおけるチャネルストッパ層５ｐ，５ｎを形成するので、露光マスクの枚数および製造工程を減らすことが可能となる。
【０１９５】
(12). 上記(10)により、メモリセルアレイＭおよび周辺回路領域ＡにおけるＭＯＳ等の狭チャネル効果を防止できるので、半導体集積回路装置の歩留りおよび信頼性を向上させることが可能となる。
【０１９６】
(13). キャパシタ３の１枚目のフィン部３ａ1 を形成した後、キャパシタ３の２枚目および３枚目のフィン部３ａ2 ，３ａ3 の下地となる絶縁膜２４ｂの上面を平坦にすることにより、２枚目および３枚目のフィン部３ａ2 ，３ａ3 を形成するための導体膜２２ｃ，２２ｄを平坦にすることができるので、キャパシタ３の信頼性およびパターン寸法精度を向上させることが可能となる。
【０１９７】
(14). キャパシタ３の１枚目のフィン部３ａ1 を形成した後、キャパシタ３の２枚目および３枚目のフィン部３ａ2 ，３ａ3 の下地となる絶縁膜２４ｂの上面を平坦にすることにより、２枚目および３枚目のフィン部３ａ2 ，３ａ3 を形成するための導体膜２２ｃ，２２ｄを平坦にすることができるので、キャパシタ用絶縁膜３ｃの厚さを薄くすることができる。このため、キャパシタ３の蓄積容量を増大させることが可能となる。
【０１９８】
(15). フィン形状のキャパシタ３を形成する際に、１枚目のフィン部３ａ1 と、２枚目および３枚目のフィン部３ａ2 ，３ａ3 とを分けて形成することにより、エッチングマスクとして用いるレジストパターンを厚くする必要がないので、露光装置の解像度が低い場合でも、例えば３枚のフィン部３ａ1 〜３ａ3 を有するキャパシタ３を良好に形成することが可能となる。
【０１９９】
（実施例２）
図４７〜図５６は本発明の他の実施例である半導体集積回路装置の製造工程中における半導体基板の要部断面図である。
【０２００】
本実施例２においては、メモリセルを構成するキャパシタの形成方法が前記実施例１と異なる。その方法は、例えば以下の通りである。なお、本実施例２で用いる図面においては、図面を見易くするため、図２において示したゲート電極２ｇの側面の絶縁膜９を図示していない。
【０２０１】
図４７は、本実施例２の半導体集積回路装置の製造工程中におけるメモリセルアレイＭの要部断面図である。半導体基板１の素子形成領域には、既にｎＭＯＳ２の基本構造が形成されている。
【０２０２】
まず、このような半導体基板１上に、図４８に示すように、例えばＳｉＯ2 からなる絶縁膜２４ｅをＣＶＤ法等によって堆積した後、その絶縁膜２４ｅ上に、例えばＳｉ3 Ｎ4 からなる絶縁膜（保護用の絶縁膜）２３ｄをＣＶＤ法等によって堆積し、さらに、その絶縁膜２３ｄ上に、絶縁膜２３ｄとはエッチング選択比の異なる、例えばＳｉＯ2 からなる絶縁膜（第２絶縁膜）２４ｆをＣＶＤ法等によって堆積する。
【０２０３】
続いて、図４９に示すように、絶縁膜２３ｄ，２４ｅ，２４ｆに、ｎＭＯＳ２のｎ- 形半導体領域２ａ1 の一部が露出するような接続孔１２ａをフォトリソグラフィ技術によって穿孔する。
【０２０４】
その後、図５０に示すように、半導体基板１上に、例えばｎ形の低抵抗ポリシリコンからなる導体膜２２ｆをＣＶＤ法等によって堆積する。この際、本実施例２においては、導体膜２２ｆをその上面がほぼ平坦になる程度に堆積する。この導体膜２２ｆは、キャパシタの１枚目のフィン部を形成するための導体膜である。
【０２０５】
次いで、半導体基板１を、例えばＮ2 ガス雰囲気中においてアニールすることにより、導体膜２２ｆ中のｎ形不純物を半導体基板１側に拡散させ、ｎ+ 半導体領域２ａ2 を形成する。
【０２０６】
続いて、図５１に示すように、導体膜２２ｆの上面をエッチバックすることにより、導体膜２２ｆの上面をさらに平坦にする。
【０２０７】
その後、図５２に示すように、その導体膜２２ｆ上に、例えばＳｉＯ2 からなる絶縁膜２４ｇをＣＶＤ法等によって堆積した後、絶縁膜２４ｇの上面に、例えばｎ形の低抵抗ポリシリコンからなる導体膜２２ｇをＣＶＤ法等によって堆積し、さらに、導体膜２２ｇ上に、例えばＳｉＯ2 からなる絶縁膜２４ｈをＣＶＤ法等によって堆積する。この導体膜２２ｇは、キャパシタの２枚目のフィン部を形成するための導体膜である。
【０２０８】
次いで、図５３に示すように、導体膜２２ｇおよび絶縁膜２４ｇ，２４ｈに、導体膜２２ｆの一部が露出するような接続孔１２ｆをフォトリソグラフィ技術によって形成した後、図５４に示すように、半導体基板１上に、例えばｎ形の低抵抗ポリシリコンからなる導体膜２２ｈをＣＶＤ法等によって堆積する。この導体膜２２ｈは、キャパシタの３枚目のフィン部を形成するための導体膜である。
【０２０９】
すなわち、本実施例２においては、キャパシタの１枚目のフィン部を形成するための導体膜２２ｆの上面を平坦にし、その上面にキャパシタの２枚目および３枚目のフィン部を形成するための導体膜２２ｇ，２２ｈを堆積する。
【０２１０】
これにより、キャパシタの２枚目および３枚目のフィン用の導体膜２２ｇ，２２ｈの形成に先立って下地の絶縁膜を平坦にする処理に比べて、平坦化のための処理を容易にしかもあまり工程を増やさないで実現することができる。
【０２１１】
したがって、キャパシタの信頼性に関し、前記実施例１よりも容易にしかも製造工程をあまり多くすることなく、前記実施例１と同様の効果を得ることが可能となっている。
【０２１２】
続いて、導体膜２２ｈ上に、キャパシタ形成用のレジストパターン２０ｈをフォトリソグラフィ技術によって形成した後、そのレジストパターン２０ｈをエッチングマスクとして、導体膜２２ｆ〜２２ｈおよび絶縁膜２４ｆ〜２４ｈをパターニングする。これにより、図５５に示すように、キャパシタ３のキャパシタ用電極３ａを形成するとともに、その表面を露出させる。
【０２１３】
この際、本実施例２においては、絶縁膜２３ｄをエッチングストッパとしての機能を有する保護膜とする。これにより、フィン部３ａ1 〜３ａ3 を形成するためのパターニングの際に、１枚目のフィン部３ａ1 の下面側の絶縁膜２４ｆも除去でき、その下面側もキャパシタの容量部として使用することができるので、前記実施例１の場合よりもキャパシタの容量を増大させることが可能となっている。
【０２１４】
その後、絶縁膜２３ｄを、例えば熱りん酸処理等によって除去した後、前記実施例１と同様にして、図５６に示すように、キャパシタ用電極３ｂ、キャパシタ用絶縁膜３ｃを形成し、キャパシタ３を形成する。
【０２１５】
このように、本実施例２によれば、前記実施例１で得られた効果の他に、以下の効果を得ることが可能となる。
【０２１６】
(1).３枚のフィン部３ａ1 〜３ａ3 を有するキャパシタ３の形成に際して、１枚目のフィン部３ａ1 を形成するための導体膜２２ｆの上面を平坦にした後、その上面に２枚目および３枚目のフィン部３ａ2 ，３ａ3 を形成するための導体膜２２ｇ，２２ｈを形成することにより、前記実施例１の場合よりも容易に、しかも製造工程をあまり増やすことなく、良好なキャパシタ３を形成することが可能となる。
【０２１７】
(2).予め、１枚目のフィン部３ａ1 を形成するための導体膜２２ｆの下層に、所定の絶縁膜２４ｆを挟んで保護用の絶縁膜２３ｄを形成しておくことにより、フィン部３ａ1 の下面側もキャパシタの容量部として使用することができるので、前記実施例１の場合よりもキャパシタ３の容量を増大させることが可能となる。
【０２１８】
（実施例３）
図５７〜図６６は本発明の他の実施例である半導体集積回路装置の製造工程中における半導体基板の要部断面図である。
【０２１９】
本実施例３においては、メモリセルを構成するキャパシタの形成方法が前記実施例１，２と異なる。その方法は、例えば以下の通りである。なお、本実施例３で用いる図面においても、図面を見易くするため、図２に示したゲート電極２ｇの側面の絶縁膜９を図示していない。
【０２２０】
図５７は、本実施例３の半導体集積回路装置の製造工程中におけるメモリセルアレイＭの要部断面図である。半導体基板１の素子形成領域には、既にｎＭＯＳ２の基本構造が形成されている。なお、絶縁膜２４ｉは、例えばＳｉＯ2 からなる。
【０２２１】
まず、このような半導体基板１上に、図５８に示すように、例えばＳｉＯ2 からなる絶縁膜２４ｊをＣＶＤ法等によって堆積した後、図５９に示すように、絶縁膜２４ｉ，２４ｊに、ｎＭＯＳ２のｎ- 形半導体領域２ａ1 の一部が露出するような接続孔１２ａをフォトリソグラフィ技術によって穿孔する。
【０２２２】
続いて、図６０に示すように、半導体基板１上に、例えばｎ形の低抵抗ポリシリコンからなる導体膜２２ｆをＣＶＤ法等によって堆積する。この際、本実施例３においても、導体膜２２ｆをその上面がほぼ平坦になる程度に堆積する。この導体膜２２ｆは、キャパシタの１枚目のフィン部を形成するための導体膜である。
【０２２３】
その後、図６１に示すように、導体膜２２ｆの上面をエッチバックすることにより、導体膜２２ｆの上面をさらに平坦にする。
【０２２４】
次いで、図６２に示すように、その導体膜２２ｆ上に、例えばＳｉＯ2 からなる絶縁膜２４ｇをＣＶＤ法等によって堆積した後、絶縁膜２４ｇの上面に、例えばｎ形の低抵抗ポリシリコンからなる導体膜２２ｇをＣＶＤ法等によって堆積し、さらに、導体膜２２ｇ上に、例えばＳｉＯ2 からなる絶縁膜２４ｈをＣＶＤ法等によって堆積する。この導体膜２２ｇは、キャパシタの２枚目のフィン部を形成するための導体膜である。
【０２２５】
次いで、図６３に示すように、導体膜２２ｇおよび絶縁膜２４ｇ，２４ｈに、導体膜２２ｆの一部が露出するような接続孔１２ｆをフォトリソグラフィ技術によって形成した後、図６４に示すように、半導体基板１上に、例えばｎ形の低抵抗ポリシリコンからなる導体膜２２ｈをＣＶＤ法等によって堆積する。この導体膜２２ｈは、キャパシタの３枚目のフィン部を形成するための導体膜である。
【０２２６】
すなわち、本実施例３においては、キャパシタの１枚目のフィン部を形成するための導体膜２２ｆの上面を平坦にし、その上面にキャパシタの２枚目および３枚目のフィン部を形成するための導体膜２２ｇ，２２ｈを堆積する。これにより、前記実施例２と同様に、容易にしかも製造工程をあまり多くすることなく、前記実施例１と同様の効果を得ることが可能となっている。
【０２２７】
続いて、導体膜２２ｈ上に、キャパシタ形成用のレジストパターン２０ｉをフォトリソグラフィ技術によって形成した後、そのレジストパターン２０ｉをエッチングマスクとして、導体膜２２ｇ，２２ｈおよび絶縁膜２４ｇ，２４ｈをパターニングする。この際、１枚目のフィン部形成用の導体膜２２ｆをエッチングの際にストッパとして機能する保護膜として使用する。
【０２２８】
これにより、図６５に示すように、キャパシタ３の２枚目および３枚目のフィン部３ａ2 ，３ａ3 をパターニングする。続いて、２枚目および３枚目のフィン部３ａ2 ，３ａ3 に挟まれた絶縁膜２４ｈおよびフィン部３ａ2 と導体膜２２ｆに挟まれた絶縁膜２４ｇを除去する。その後、導体膜２２ｆの露出部分をエッチング除去することにより、図６６に示すように、キャパシタ３のキャパシタ用電極３ａを形成する。
【０２２９】
このように、本実施例３によれば、前記実施例２の(1) で得られた効果の他に、保護用の絶縁膜２３ｄを形成しないので、形成工程が容易になるという効果を得ることが可能となる。
【０２３０】
（実施例４）
図６７〜図７２は本発明の他の実施例である半導体集積回路装置の製造工程中における半導体基板の要部断面図である。
【０２３１】
本実施例４においては、ビット線の形成方法が前記実施例１と異なる。その方法は、例えば以下の通りである。
【０２３２】
図６７および図６８は、本実施例４の半導体集積回路装置の製造工程中におけるメモリセルアレイＭと周辺回路領域Ａとの半導体基板の要部断面図を示している。
【０２３３】
メモリセルアレイＭにおいて絶縁膜１１ｄには、既に、ｎＭＯＳ２のｎ- 形半導体領域２ａ1 が露出するような接続孔１２ｂが形成されている。
【０２３４】
まず、このような半導体基板１上に、例えばｎ形の低抵抗ポリシリコンからなる導体膜２２ｉをＣＶＤ法等によって堆積する。
【０２３５】
続いて、図６９および図７０に示すように、周辺回路領域ＡにおけるｎＭＯＳ１３およびｐＭＯＳ１４の一方の半導体領域１３ａ1 ，１４ａ1 の上方が露出するようなレジストパターン２０ｊをフォトリソグラフィ技術によって形成する。
【０２３６】
その後、そのレジストパターン２０ｊをエッチングマスクとして、絶縁膜１１ｄに、周辺回路領域ＡのｎＭＯＳ１３およびｐＭＯＳ１４の半導体領域１３ａ1 ，１４ａ1 の一部が露出するような接続孔１２ｃを形成する。
【０２３７】
その後、図７１および図７２に示すように、例えばタングステンからなる金属膜２５ａを前記実施例１と同様にして堆積した後、その金属膜２５ａを前記実施例１と同様にパターニングすることにより、前記実施例１で説明したメモリ回路用のビット線ＢＬおよび周辺回路用の第１層配線１５ａ（図２参照）を形成する。
【０２３８】
したがって、本実施例４においても、前記実施例１の(3) 〜(5) で得られた効果と同様の効果を得ることが可能となる。
【０２３９】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例１〜４に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０２４０】
例えば前記実施例１〜４においては、メモリセルを構成するキャパシタがフィン構造の場合について説明したが、これに限定されるものではなく種々変更可能であり、例えば図７３に示すように、クラウン構造のキャパシタ３としても良い。
【０２４１】
このキャパシタ３は、例えば筒状に形成されたキャパシタ用電極３ａと、それを被覆するキャパシタ用絶縁膜３ｃと、さらにそれを被覆するキャパシタ用電極３ｂとから構成されている。キャパシタ用電極３ａは、ｎＭＯＳ２のｎ- 形半導体領域２ａ1 と電気的に接続されている。キャパシタ用電極３ｂは、給電用配線１８（図４参照）と電気的に接続され所定の電位に設定されている。キャパシタ用電極３ａ，３ｂは、共に、例えばｎ形の低抵抗ポリシリコンからなり、キャパシタ用絶縁膜３ｃは、例えばＳｉ3 Ｎ4 とＳｉＯ2 との積層膜からなる。あるいは、キャパシタ用電極３ａに、例えばｎ型の低抵抗ポリシリコン、キャパシタ用電極３ｂに、例えばタングステンまたはＴｉＮ、キャパシタ用絶縁膜３ｃに、例えば酸化タンタル（Ｔａ2 Ｏ5 ）を用いることもできる。
【０２４２】
また、前記実施例１〜３においては、ビット接続部を低抵抗ポリシリコンで埋め込む場合について説明したが、これに限定されるものではなく、例えば図７４に示すように、ビット接続部ＢＣの底部に、例えばｎ形の低抵抗ポリシリコンからなるパッド膜２６を形成しても良い。なお、ビット線ＢＬは、例えばタングステンまたはＡｌ−Ｓｉ−Ｃｕ合金からなる。また、キャパシタ用電極３ａは、例えば４枚のフィン部３ａ1 〜３ａ4 を有している。
【０２４３】
この場合、パッド膜２６を自己整合的に形成することにより、ビット接続部ＢＣの両側のｎＭＯＳ２，２の間隔を狭くすることができる。その上、パッド膜２６の上面をある程度幅広とすることにより接続孔１２ｂの位置ずれ等にも対応できるので、ｎＭＯＳ２，２の間隔を狭めてもビット線ＢＬとの接続の信頼性を確保できる。しかも、パッド膜２６から半導体基板１側に不純物を拡散できるので、ｎＭＯＳ２の半導体領域２ａの接続抵抗を下げることができる。その上、前記実施例１と同様に、ビット配線用の金属膜を周辺回路構成用の配線として使用することができる。
【０２４４】
また、前記実施例４においては、ビット線および第１層配線を形成する際に、ビット線を構成する下層の低抵抗ポリシリコン膜を絶縁膜上に堆積した後、周辺回路領域のＭＯＳの半導体領域に達する接続孔を穿孔した場合について説明したが、これに限定されるものではなく、例えば次のようにしても良い。
【０２４５】
まず、ビット線を構成する下層の低抵抗ポリシリコン膜を絶縁膜上に堆積した後、そのポリシリコン膜を、周辺回路領域には残らないようにパターニングする。続いて、周辺回路領域のＭＯＳの半導体領域に達するような接続孔を絶縁膜に穿孔した後、半導体基板上に所定の金属膜を堆積する。その後、その金属膜をパターニングすることにより、ビット線および第１層配線を形成する。
【０２４６】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である６４ＭビットＤＲＡＭに適用した場合について説明したが、これに限定されず種々適用可能であり、例えば４Ｍまたは１６ＭビットＤＲＡＭ等のような他のビット数のＤＲＡＭや半導体メモリ回路を有する複合ゲートアレイ等、他の半導体集積回路装置に適用することも可能である。
【０２４７】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【０２４８】
(1).本発明によれば、キャパシタがワード線に平行する方向に沿って直線上に並ぶことがないので、その方向に隣接するキャパシタ間の距離を長くすることができるとともに、そのキャパシタとキャパシタ接続部との位置合わせ余裕を大きくすることが可能となる。このため、ＤＲＡＭにおけるメモリセルアレイ全体の面積の大幅な増大を招くことなく、キャパシタの面積を従来よりも増大させることが可能となり、不良の発生を少なくすることができる。
【０２４９】
(2).本発明によれば、不純物拡散に起因する狭チャネル効果を生じることなく、良好なチャネルストッパ層を形成することが可能となる。
【０２５０】
(3).本発明によれば、ビット線と同一の配線層にビット線用の金属膜を用いて周辺回路用の第１層配線を形成することが可能となる。
【０２５１】
このため、周辺回路領域において、第１層配線と素子とを接続する接続孔の深さを均一にすることができるので、その接続の信頼性を向上させることが可能となる。また、従来、周辺回路を構成する配線のためには使用できなかったビット線の配線層を、周辺回路を構成する第１層配線のための配線層として使用できるので、配線領域を増大させることができ、配線の配置の自由度を向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例である半導体集積回路装置の要部平面図である。
【図２】図１のＩＩ−ＩＩ線の断面図である。
【図３】半導体集積回路装置の周辺回路領域における部分断面図である。
【図４】半導体集積回路装置の要部平面図である。
【図５】図１の半導体集積回路装置の製造工程中における半導体基板の要部断面図である。
【図６】図１の半導体集積回路装置の図５と同等の製造工程中における半導体基板の他の要部断面図である。
【図７】図１の半導体集積回路装置の図５に続く製造工程中における半導体基板の要部断面図である。
【図８】図１の半導体集積回路装置の図７と同等の製造工程中における半導体基板の他の要部断面図である。
【図９】図１の半導体集積回路装置の図７に続く製造工程中における半導体基板の要部断面図である。
【図１０】図１の半導体集積回路装置の図９と同等の製造工程中における半導体基板の他の要部断面図である。
【図１１】図１の半導体集積回路装置の図９に続く製造工程中における半導体基板の要部断面図である。
【図１２】図１の半導体集積回路装置の図１１と同等の製造工程中における半導体基板の他の要部断面図である。
【図１３】図１の半導体集積回路装置の図１０に続く製造工程中における半導体基板の要部断面図である。
【図１４】図１の半導体集積回路装置の図１３と同等の製造工程中における半導体基板の他の要部断面図である。
【図１５】図１の半導体集積回路装置の図１３に続く製造工程中における半導体基板の要部断面図である。
【図１６】図１の半導体集積回路装置の図１５と同等の製造工程中における半導体基板の他の要部断面図である。
【図１７】図１の半導体集積回路装置の図１５に続く製造工程中における半導体基板の要部断面図である。
【図１８】図１の半導体集積回路装置の図１７と同等の製造工程中における半導体基板の他の要部断面図である。
【図１９】図１の半導体集積回路装置の図１７に続く製造工程中における半導体基板の要部断面図である。
【図２０】図１の半導体集積回路装置の図１９と同等の製造工程中における半導体基板の他の要部断面図である。
【図２１】図１の半導体集積回路装置の図１９に続く製造工程中における半導体基板の要部断面図である。
【図２２】図１の半導体集積回路装置の図２１と同等の製造工程中における半導体基板の他の要部断面図である。
【図２３】図１の半導体集積回路装置の図２１に続く製造工程中における半導体基板の要部断面図である。
【図２４】図１の半導体集積回路装置の図２３と同等の製造工程中における半導体基板の他の要部断面図である。
【図２５】図１の半導体集積回路装置の図２３に続く製造工程中における半導体基板の要部断面図である。
【図２６】図１の半導体集積回路装置の図２５と同等の製造工程中における半導体基板の他の要部断面図である。
【図２７】図１の半導体集積回路装置の図２５に続く製造工程中における半導体基板の要部断面図である。
【図２８】図１の半導体集積回路装置の図２７と同等の製造工程中における半導体基板の他の要部断面図である。
【図２９】図１の半導体集積回路装置の図２７に続く製造工程中における半導体基板の要部断面図である。
【図３０】図１の半導体集積回路装置の図２９と同等の製造工程中における半導体基板の他の要部断面図である。
【図３１】図１の半導体集積回路装置の図２９に続く製造工程中における半導体基板の要部断面図である。
【図３２】図１の半導体集積回路装置の図３１と同等の製造工程中における半導体基板の他の要部断面図である。
【図３３】図１の半導体集積回路装置の図３１に続く製造工程中における半導体基板の要部断面図である。
【図３４】図１の半導体集積回路装置の図３３と同等の製造工程中における半導体基板の他の要部断面図である。
【図３５】図１の半導体集積回路装置の図３３に続く製造工程中における半導体基板の要部断面図である。
【図３６】図１の半導体集積回路装置の図３５と同等の製造工程中における半導体基板の他の要部断面図である。
【図３７】図１の半導体集積回路装置の図３５に続く製造工程中における半導体基板の要部断面図である。
【図３８】図１の半導体集積回路装置の図３７と同等の製造工程中における半導体基板の他の要部断面図である。
【図３９】図１の半導体集積回路装置の図３７に続く製造工程中における半導体基板の要部断面図である。
【図４０】図１の半導体集積回路装置の図３９と同等の製造工程中における半導体基板の他の要部断面図である。
【図４１】図１の半導体集積回路装置の図３９に続く製造工程中における半導体基板の要部断面図である。
【図４２】図１の半導体集積回路装置の図４１と同等の製造工程中における半導体基板の他の要部断面図である。
【図４３】図１の半導体集積回路装置の図４１に続く製造工程中における半導体基板の要部断面図である。
【図４４】図１の半導体集積回路装置の図４３と同等の製造工程中における半導体基板の他の要部断面図である。
【図４５】図１の半導体集積回路装置の図４３に続く製造工程中における半導体基板の要部断面図である。
【図４６】図１の半導体集積回路装置の図４５と同等の製造工程中における半導体基板の他の要部断面図である。
【図４７】本発明の他の実施例である半導体集積回路装置の製造工程中における半導体基板の要部断面図である。
【図４８】本発明の他の実施例である半導体集積回路装置の図４７に続く製造工程中における半導体基板の要部断面図である。
【図４９】本発明の他の実施例である半導体集積回路装置の図４８に続く製造工程中における半導体基板の要部断面図である。
【図５０】本発明の他の実施例である半導体集積回路装置の図４９に続く製造工程中における半導体基板の要部断面図である。
【図５１】本発明の他の実施例である半導体集積回路装置の図５０に続く製造工程中における半導体基板の要部断面図である。
【図５２】本発明の他の実施例である半導体集積回路装置の図５１に続く製造工程中における半導体基板の要部断面図である。
【図５３】本発明の他の実施例である半導体集積回路装置の図５２に続く製造工程中における半導体基板の要部断面図である。
【図５４】本発明の他の実施例である半導体集積回路装置の図５３に続く製造工程中における半導体基板の要部断面図である。
【図５５】本発明の他の実施例である半導体集積回路装置の図５４に続く製造工程中における半導体基板の要部断面図である。
【図５６】本発明の他の実施例である半導体集積回路装置の図５５に続く製造工程中における半導体基板の要部断面図である。
【図５７】本発明の他の実施例である半導体集積回路装置の製造工程中における半導体基板の要部断面図である。
【図５８】本発明の他の実施例である半導体集積回路装置の図５７に続く製造工程中における半導体基板の要部断面図である。
【図５９】本発明の他の実施例である半導体集積回路装置の図５８に続く製造工程中における半導体基板の要部断面図である。
【図６０】本発明の他の実施例である半導体集積回路装置の図５９に続く製造工程中における半導体基板の要部断面図である。
【図６１】本発明の他の実施例である半導体集積回路装置の図６０に続く製造工程中における半導体基板の要部断面図である。
【図６２】本発明の他の実施例である半導体集積回路装置の図６１に続く製造工程中における半導体基板の要部断面図である。
【図６３】本発明の他の実施例である半導体集積回路装置の図６２に続く製造工程中における半導体基板の要部断面図である。
【図６４】本発明の他の実施例である半導体集積回路装置の図６３に続く製造工程中における半導体基板の要部断面図である。
【図６５】本発明の他の実施例である半導体集積回路装置の図６４に続く製造工程中における半導体基板の要部断面図である。
【図６６】本発明の他の実施例である半導体集積回路装置の図６５に続く製造工程中における半導体基板の要部断面図である。
【図６７】本発明の他の実施例である半導体集積回路装置の製造工程中における半導体基板の要部断面図である。
【図６８】本発明の他の実施例である半導体集積回路装置の図６７と同等の製造工程中における半導体基板の他の要部断面図である。
【図６９】本発明の他の実施例である半導体集積回路装置の図６７に続く製造工程中における半導体基板の要部断面図である。
【図７０】本発明の他の実施例である半導体集積回路装置の図６９と同等の製造工程中における半導体基板の他の要部断面図である。
【図７１】本発明の他の実施例である半導体集積回路装置の図６９に続く製造工程中における半導体基板の要部断面図である。
【図７２】本発明の他の実施例である半導体集積回路装置の図７１と同等の製造工程中における半導体基板の他の要部断面図である。
【図７３】本発明の他の実施例である半導体集積回路装置の要部断面図である。
【図７４】本発明の他の実施例である半導体集積回路装置の要部断面図である。
【図７５】従来のＤＲＡＭのメモリセルアレイの部分平面図である。
【符号の説明】
１ 半導体基板
２ ｎチャネルＭＯＳ・ＦＥＴ
２ａ 半導体領域
２ａ1 ｎ- 形半導体領域
２ａ2 ｎ+ 形半導体領域
２ｂ ゲート絶縁膜
２ｇ ゲート電極
３ キャパシタ
３ａ キャパシタ用電極
３ａ1 〜３ａ4 フィン部
３ｂ キャパシタ用電極
３ｃ キャパシタ用絶縁膜
４ｐ ｐウエル
４ｎ ｎウエル
５ｐ，５ｎ チャネルストッパ層
６ フィールド絶縁膜
７ｐ，７ｎ 半導体領域
８ 絶縁膜
９ 絶縁膜
１０ サイドウォール
１１ａ〜１１ｆ 絶縁膜
１２ａ〜１２ｇ 接続孔
１３ ｎチャネルＭＯＳ・ＦＥＴ
１３ａ 半導体領域
１３ａ1 ｎ- 形半導体領域
１３ａ2 ｎ+ 形半導体領域
１３ｂ ゲート絶縁膜
１３ｇ ゲート電極
１４ ｐチャネルＭＯＳ・ＦＥＴ
１４ａ 半導体領域
１４ａ1 ｐ- 形半導体領域
１４ａ2 ｐ+ 形半導体領域
１４ｂ ゲート絶縁膜
１４ｇ ゲート電極
１５ａ 第１層配線
１５ｂ 第２層配線
１５ｃ 第３層配線
１５ｃ1 〜１５ｃ3 金属膜
１６ａ，１６ｂ 表面保護膜
１７ 接続配線
１８ 給電用配線
１８ａ 給電パッド
１９ａ 絶縁膜
２０ａ〜２０ｊ フォトレジストパターン
２１ ゲート絶縁膜
２２ａ〜２２ｉ 導体膜
２３ａ〜２３ｄ 絶縁膜
２４ａ〜２４ｊ 絶縁膜
２５ａ，２５ｂ，２５ｂ1 〜２５ｂ3 金属膜
２６ パッド膜
ＷＬ ワード線
ＢＬ ビット線
Ｍ メモリセルアレイ
ＭＣ メモリセル
ＢＣ ビット接続部
ＣＣ キャパシタ接続部
Ａ 周辺回路領域
Ｃ 接続領域
５０ メモリセルアレイ
５１ ワード線
５２ ビット線
５３ ＭＯＳ・ＦＥＴ
５４ ビット接続部
５５ メモリセル
５６ キャパシタ
５７ キャパシタ接続部
【産業上の利用分野】
本発明は、半導体メモリ装置技術に関し、特に、ＤＲＡＭ（Dynamic RAM）セルを有する半導体メモリ装置に適用して有効な技術に関するものである。なお、以下においては、ｎチャネルＭＯＳ・ＦＥＴをｎＭＯＳと略し、ｐチャネルＭＯＳ・ＦＥＴをｐＭＯＳと略す。
【０００２】
【従来の技術】
ＤＲＡＭのビット数の増大が進められている。ＤＲＡＭセルは、半導体メモリの中で最も構成が簡単であること、パターン設計が規則的で大規模設計が可能なこと、セル面積を小さくできること等、集積度を向上させる上で優れた特徴を有するからである。
【０００３】
ＤＲＡＭのビット数の増大に伴い、如何にしてメモリセルのキャパシタの蓄積容量を確保するかが重要な課題となっている。メモリセル自体の占有面積の縮小や素子信頼性等を確保する観点から低電圧使用が進められる等の理由からである。
【０００４】
従来のメモリセルアレイの部分平面図の例を図７５に示す。メモリセルアレイ５０には、図７５の縦方向に延在するワード線（斜線で示す）５１が、図７５の横方向に沿って繰り返し配置されている。
【０００５】
また、ワード線５１に直交するように延在するビット線５２は、図７５の縦方向に沿って繰り返し配置されている。ビット線５２とＭＯＳ・ＦＥＴ（以下、単にＭＯＳと略す）５３とを接続するビット接続部５４の両側には、メモリセル５５が配置されている。メモリセル５５は、ＭＯＳ５３とキャパシタ５６とから構成されている。
【０００６】
そして、従来は、メモリセル５５が、ビット線５２が繰り返されるたびに、図７５の左右方向に交互に１／２ずつずれて配置されていた。このため、複数のメモリセル５５のキャパシタ５６が図７５の縦方向に沿って一直線上に配置されていた。
【０００７】
なお、従来のＤＲＡＭ技術については、例えば工業調査会、平成３年６月１日発行、電子材料、１９９１年６月号、「６４ＭＤＲＡＭの開発と要素技術」Ｐ２２〜７７に記載がある。
【０００８】
【発明が解決しようとする課題】
ところが、上記従来の技術においては、以下の問題があることを本発明者は見い出した。
【０００９】
すなわち、従来は、例えば図７５に示したように、メモリセル５５のキャパシタ５６が図７５の縦方向に沿って一直線上に並んで配置されてしまうために、隣接するそれぞれのキャパシタ５６を分離するスペースを確保することを考慮すれば、キャパシタ５６の占有面積をこれ以上増大させることができないという問題があり、そのため構造上の不良が発生している。また、その隣接するキャパシタ５６とキャパシタ５６とキャパシタ接続部５７との位置合わせ余裕をとることが困難になるという問題も発生している。
【００１０】
本発明は上記課題に着目してなされたものであり、その目的は、メモリセルアレイ全体の面積の大幅な増大を招くことなく、メモリセルのキャパシタの面積を増大させることのできる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１３】
すなわち、本発明は、半導体基板と、前記半導体基板上に形成された複数のワード線導体と、複数のビット線導体と、前記ワード線導体の１つと前記ビット線導体の１つとの交点に各々設けられた複数のメモリセルとを含む半導体メモリ装置において、
各々のビット線導体用の隣接する２つのメモリセルは、フィールド絶縁膜により素子分離されたメモリセル対ユニット構造を形成し、前記メモリセル対ユニット構造の各々は、前記ビット線導体の長さ方向に前記ビット線導体の１つの下に以下の順で配列された第１の情報格納キャパシタと、第１のスイッチングトランジスタと、第２のスイッチングトランジスタと、第２の情報格納キャパシタとを含み、前記トランジスタの各々は、前記半導体基板に形成された一対の半導体領域と、前記半導体基板上の前記一対の半導体領域間に形成された制御電極とを有し、前記制御電極に与えられた制御信号に応答して前記トランジスタが導通される時に、一対の前記半導体領域間で電流が流れ、前記第１のスイッチングトランジスタの前記一対の半導体領域の１つと前記第２のスイッチングトランジスタの前記一対の半導体領域の１つとは、それらの境界で単一の領域に合体され、不純物がドープされた多結晶シリコンからなるビット線接続導体を介して前記ビット線導体の１つに接続された拡散層を備え、前記第１及び第２のスイッチングトランジスタの制御電極は相互に隣接するワード線導体に各々接続され、前記第１及び第２のスイッチングトランジスタの前記一対の半導体領域の他の１つは前記第１及び第２の情報格納キャパシタに各々接続され、前記第１の情報格納キャパシタと前記第１のスイッチングトランジスタとは前記隣接する２つのメモリセルの１つを形成し、前記第２の情報格納キャパシタと前記第２のスイッチングトランジスタとは前記隣接する２つのメモリセルの他の１つを形成し、
前記１つのビット線導体の一方の側に隣接する第１のビット線導体の下に形成されたメモリセル対ユニット構造の第２の情報格納キャパシタと、前記１つのビット線導体の他方の側に隣接する第２のビット線導体の下に形成されたメモリセル対ユニット構造の第１の情報格納キャパシタとが、前記１つのビット線導体の下に形成されたメモリセル対ユニットのビット線接続導体に対して、前記ビット線導体の長さ方向に直交する方向に隣接して位置されるように、前記第１及び第２のビット線導体の下に形成された一連のメモリセル対ユニット構造は、平面的に見た場合、前記１つのビット線導体の下に形成された一連のメモリセル対ユニット構造に対して、前記ビット線導体の長さ方向に各々位置的にシフトされ、
前記第１及び第２のスイッチングトランジスタの各々の前記一対の半導体領域は、前記半導体基板の素子形成領域に形成され、
前記第１及び第２の情報格納キャパシタは、前記メモリセル対ユニット構造の各々において、前記第１及び第２のスイッチングトランジスタ上に各々形成され、
前記メモリセル対ユニット構造の第１及び第２のスイッチングトランジスタの前記第１及び第２の半導体領域が形成された前記半導体基板の前記素子形成領域は同じビット線導体に接続されない隣接する素子形成領域とメモリセル対ユニットの長さを１ピッチとした場合に１／４ピッチだけ互いにずれており、
前記半導体メモリ装置の周辺回路領域の第１のレベル配線導体は、前記ビット線導体の配線と同じレベルで形成されるものである。
【００１４】
また、本発明は、半導体基板と、前記半導体基板上に形成された複数のワード線導体と、複数のビット線導体と、前記ワード線導体の１つと前記ビット線導体の１つとの交点に各々設けられた複数のメモリセルとを含む半導体メモリ装置において、
各々のビット線導体用の隣接する２つのメモリセルは、フィールド絶縁膜により素子分離されたメモリセル対ユニット構造を形成し、前記メモリセル対ユニット構造の各々は、前記ビット線導体の長さ方向に前記ビット線導体の１つの下に以下の順で配列された第１の情報格納キャパシタと、第１のスイッチングトランジスタと、第２のスイッチングトランジスタと、第２の情報格納キャパシタとを含み、前記トランジスタの各々は、前記半導体基板に形成された一対の半導体領域と、前記半導体基板上の前記一対の半導体領域間に形成された制御電極とを有し、前記制御電極に与えられた制御信号に応答して前記トランジスタが導通される時に、一対の前記半導体領域間で電流が流れ、前記第１のスイッチングトランジスタの前記一対の半導体領域の１つと前記第２のスイッチングトランジスタの前記一対の半導体領域の１つとは、それらの境界で単一の領域に合体され、不純物がドープされた多結晶シリコンからなるビット線接続導体を介して前記ビット線導体の１つに接続された拡散層を備え、前記第１及び第２のスイッチングトランジスタの制御電極は相互に隣接するワード線導体に各々接続され、前記第１及び第２のスイッチングトランジスタの前記一対の半導体領域の他の１つは前記第１及び第２の情報格納キャパシタに各々接続され、前記第１の情報格納キャパシタと前記第１のスイッチングトランジスタとは前記隣接する２つのメモリセルの１つを形成し、前記第２の情報格納キャパシタと前記第２のスイッチングトランジスタとは前記隣接する２つのメモリセルの他の１つを形成し、
前記１つのビット線導体の一方の側に隣接する第１のビット線導体の下に形成されたメモリセル対ユニット構造の第２の情報格納キャパシタと、前記１つのビット線導体の他方の側に隣接する第２のビット線導体の下に形成されたメモリセル対ユニット構造の第１の情報格納キャパシタとが、前記１つのビット線導体の下に形成されたメモリセル対ユニットのビット線接続導体に対して、前記ビット線導体の長さ方向に直交する方向に隣接して位置されるように、前記第１及び第２のビット線導体の下に形成された一連のメモリセル対ユニット構造は、平面的に見た場合、前記１つのビット線導体の下に形成された一連のメモリセル対ユニット構造に対して、前記ビット線導体の長さ方向に各々位置的にシフトされ、
前記第１及び第２のスイッチングトランジスタの各々の前記一対の半導体領域は、前記半導体基板の素子形成領域に形成され、
前記第１及び第２の情報格納キャパシタは、前記メモリセル対ユニット構造の各々において、前記第１及び第２のスイッチングトランジスタ上に各々形成され、
前記メモリセル対ユニット構造の第１及び第２のスイッチングトランジスタの前記第１及び第２の半導体領域が形成された前記半導体基板の前記素子形成領域は同じビット線導体に接続されない隣接する素子形成領域とメモリセル対ユニットの長さを１ピッチとした場合に１／４ピッチだけ互いにずれており、
前記半導体基板のウエル領域内において、スイッチングトランジスタが形成された活性領域を分離するフィールド絶縁膜と接触して、前記活性領域の表面下に配置されたチャネルストッパ領域を、更に含むものである。
【００１５】
また、本発明は、半導体基板と、前記半導体基板上に形成された複数のワード線導体と、複数のビット線導体と、前記ワード線導体の１つと前記ビット線導体の１つとの交点に各々設けられた複数のメモリセルとを含む半導体メモリ装置において、
各々のビット線導体用の隣接する２つのメモリセルは、フィールド絶縁膜により素子分離されたメモリセル対ユニット構造を形成し、前記メモリセル対ユニット構造の各々は、前記ビット線導体の長さ方向に前記ビット線導体の１つの下に以下の順で配列された第１の情報格納キャパシタと、第１のスイッチングトランジスタと、第２のスイッチングトランジスタと、第２の情報格納キャパシタとを含み、前記トランジスタの各々は、前記半導体基板に形成された一対の半導体領域と、前記半導体基板上の前記一対の半導体領域間に形成された制御電極とを有し、前記制御電極に与えられた制御信号に応答して前記トランジスタが導通される時に、一対の前記半導体領域間で電流が流れ、前記第１のスイッチングトランジスタの前記一対の半導体領域の１つと前記第２のスイッチングトランジスタの前記一対の半導体領域の１つとは、それらの境界で単一の領域に合体され、不純物がドープされた多結晶シリコンからなるビット線接続導体を介して前記ビット線導体の１つに接続された拡散層を備え、前記第１及び第２のスイッチングトランジスタの制御電極は相互に隣接するワード線導体に各々接続され、前記第１及び第２のスイッチングトランジスタの前記一対の半導体領域の他の１つは前記第１及び第２の情報格納キャパシタに各々接続され、前記第１の情報格納キャパシタと前記第１のスイッチングトランジスタとは前記隣接する２つのメモリセルの１つを形成し、前記第２の情報格納キャパシタと前記第２のスイッチングトランジスタとは前記隣接する２つのメモリセルの他の１つを形成し、
前記１つのビット線導体の一方の側に隣接する第１のビット線導体の下に形成されたメモリセル対ユニット構造の第２の情報格納キャパシタと、前記１つのビット線導体の他方の側に隣接する第２のビット線導体の下に形成されたメモリセル対ユニット構造の第１の情報格納キャパシタとが、前記１つのビット線導体の下に形成されたメモリセル対ユニットのビット線接続導体に対して、前記ビット線導体の長さ方向に直交する方向に隣接して位置されるように、前記第１及び第２のビット線導体の下に形成された一連のメモリセル対ユニット構造は、平面的に見た場合、前記１つのビット線導体の下に形成された一連のメモリセル対ユニット構造に対して、前記ビット線導体の長さ方向に各々位置的にシフトされ、
前記第１及び第２のスイッチングトランジスタの各々の前記一対の半導体領域は、前記半導体基板の素子形成領域に形成され、
前記第１及び第２の情報格納キャパシタは、前記メモリセル対ユニット構造の各々において、前記第１及び第２のスイッチングトランジスタ上に各々形成され、
前記メモリセル対ユニット構造の第１及び第２のスイッチングトランジスタの前記第１及び第２の半導体領域が形成された前記半導体基板の前記素子形成領域は同じビット線導体に接続されない隣接する素子形成領域とメモリセル対ユニットの長さを１ピッチとした場合に１／４ピッチだけ互いにずれており、
前記半導体メモリ装置の周辺回路領域の第１のレベル配線導体は、前記ビット線導体と同時に形成されるものである。
【００３２】
【作用】
上記した本発明によれば、キャパシタがワード線に平行する方向に沿って直線上に並ぶことがないので、その方向に隣接するキャパシタ間の距離を長くすることができるとともに、そのキャパシタ間の位置合わせ精度を緩和することが可能となる。
【００３３】
また、上記した本発明によれば、不純物拡散に起因する狭チャネル効果を生じることなく、良好なチャネルストッパ層を形成することが可能となる。
【００３４】
また、上記した本発明によれば、ビット線と同一の配線層にビット線用の金属膜を用いて周辺回路用の第１層配線を形成することが可能となる。
【００３９】
【実施例】
以下、本発明の実施例を図面を参照しながら詳細に説明する。
【００４０】
（実施例１）
図１は本発明の一実施例である半導体集積回路装置の要部平面図、図２は図１のＩＩ−ＩＩ線の断面図、図３は半導体集積回路装置の周辺回路領域における部分断面図、図４は半導体集積回路装置の要部平面図、図５〜図４６は図１の半導体集積回路装置の製造工程中における半導体基板の要部断面図である。
【００４１】
本実施例１の半導体集積回路装置は、例えば６４ＭビットＤＲＡＭである。そのメモリセルアレイの要部平面図を図１に示す。
【００４２】
メモリセルアレイＭにおいて、図１の縦方向に延在するワード線ＷＬは、例えばｎ形の低抵抗ポリシリコンからなり、図１の横方向に沿って所定の間隔毎に複数繰り返し配置されている。なお、図１においては図面を見易くするためワード線ＷＬを斜線で示す。
【００４３】
ワード線ＷＬの延在方向に対して直交するように延在するビット線ＢＬは、例えばタングステン等のような金属からなり、図１の縦方向に沿って所定の間隔毎に複数繰り返し配置されている。
【００４４】
ビット線ＢＬと、後述する半導体基板１上のｎＭＯＳ２とを電気的に接続するビット接続部ＢＣの両側には、メモリセルＭＣが配置されている。メモリセルＭＣは、例えば１つのｎＭＯＳ２と、１つのキャパシタ３とから構成されている。なお、ＣＣは、キャパシタ３と、ｎＭＯＳ２のソース・ドレイン用の半導体領域とを電気的に接続するキャパシタ接続部を示している。
【００４５】
ｎＭＯＳ２は、ビット接続部ＢＣとキャパシタ接続部ＣＣとの間に配置されており、その間のワード線ＷＬ部分が、ｎＭＯＳ２のゲート電極２ｇを兼ねている。ｎＭＯＳ２およびキャパシタ３については後述する。
【００４６】
ところで、本実施例１においては、ビット接続部ＢＣが、図１の下方、すなわち、ワード線ＷＬの延在する方向に配置されるにしたがって、１本分のワード線ＷＬを隔てて図１の右方向、すなわち、ビット線ＢＬの延在する方向にずれて配置されている。すなわち、ビット線ＢＬが図１の下方に繰り返し配置されるたびに、メモリセルＭＣが、１本のワード線ＷＬ分だけ図１の右方向にずれて配置されている。
【００４７】
これをビット接続部ＢＣ、その両側の２つのメモリセルＭＣおよび隣接する他のキャパシタ３との分離スペースで１つの基本体として考えた場合には、ビット線ＢＬが図１の下方に繰り返し配置されるたびに、その基本体が図１の右方向に１／４ずつずれて配置されている。そして、このようなメモリセルＭＣの配置が、４本のビット線ＢＬで１周期となるように繰り返されている。
【００４８】
また、本実施例１においては、ビット接続部ＢＣの四辺近傍にキャパシタ３が配置されている。すなわち、１つのビット接続部ＢＣが、４つのキャパシタ３に取り囲まれたような配置になっている。そして、ビット接続部ＢＣからその各辺近傍の４つのキャパシタ３までの距離がほぼ等しくなっている。すなわち、繰り返し規則性が確保されている。
【００４９】
本実施例１においては、このようにメモリセルＭＣを配置したことにより、例えば以下の効果を得ることが可能となっている。
【００５０】
第１に、キャパシタ３が図１の縦方向に沿って直線上に並ぶことがないので、図１の縦方向側に隣接するキャパシタ３，３間の距離を長くすることができる。このため、その長くなった分をキャパシタ３の領域として使用することができる。
【００５１】
第２に、キャパシタ３が図１の縦方向に沿って直線上に並ぶことがないので、キャパシタ３の占有面積を大きくとることが可能となるとともに、そのキャパシタ３とキャパシタ接続部ＣＣとの位置合せ余裕を大きくできるので、不良の発生を少なくすることができる。
【００５２】
第３に、本来、パターン形成時に欠けてしまうキャパシタ３の角部側（キャパシタ３においてビット接続部ＢＣの辺に対向する部分）にビット接続部ＢＣを配置することにより、メモリセルアレイＭの有効利用が可能となる。
【００５３】
これらにより、メモリセルアレイＭ全体の面積の大幅な増大を招くことなく、キャパシタ３の面積を従来よりも増大させることが可能となっている。
【００５４】
次に、図１のメモリセルアレイＭのＩＩ−ＩＩ線の断面図および周辺回路領域の部分断面図をそれぞれ図２および図３に示す。
【００５５】
半導体基板１は、例えばｐ形のシリコン（Ｓｉ）単結晶からなる。半導体基板１において、メモリセルアレイＭおよび周辺回路領域Ａには、ｐウエル４ｐが形成されている。ｐウエル４ｐには、例えばｐ形不純物のホウ素等が導入されている。また、半導体基板１において、周辺回路領域Ａには、ｎウエル４ｎが形成されている。ｎウエル４ｎには、例えばｎ形不純物のリン等が導入されている。
【００５６】
ｐウエル４ｐには、例えばｐ形のチャネルストッパ層５ｐが形成されている。このチャネルストッパ層５ｐには、例えばｐ形不純物のホウ素等が導入されている。一方、ｎウエル４ｎには、例えばｎ形のチャネルストッパ層５ｎが形成されている。このチャネルストッパ層５ｎには、例えばｎ形不純物のリン等が導入されている。
【００５７】
ｐウエル４ｐ内のチャネルストッパ層５ｐ上において、フィールド絶縁膜６に囲まれた素子形成領域には、ｐ形の半導体領域７ｐが形成されている。この半導体領域７ｐには、例えばｐ形不純物のホウ素等が導入されている。
【００５８】
また、ｎウエル４ｎ内のチャネルストッパ層５ｎ上において、フィールド絶縁膜６に囲まれた素子形成領域には、ｎ形の半導体領域７ｎが形成されている。この半導体領域７ｎには、例えばｎ形不純物のリン等が導入されている。なお、フィールド絶縁膜６は、例えば二酸化ケイ素（ＳｉＯ2 ）からなる。
【００５９】
メモリセルアレイＭにおける半導体領域７ｐ上には、上記メモリセルＭＣを構成するｎＭＯＳ２およびキャパシタ３が形成されている。
【００６０】
ｎＭＯＳ２は、ＬＤＤ (Lightly Doped Drain)構造を有しており、半導体領域７ｐ内に形成された一対の半導体領域２ａ，２ａと、半導体基板１上に形成されたゲート絶縁膜２ｂと、ゲート絶縁膜２ｂ上に形成されたゲート電極２ｇとから構成されている。
【００６１】
一対の半導体領域２ａ，２ａは、ｎＭＯＳ２のソース・ドレインを構成するための領域である。個々の半導体領域２ａは、ゲート電極２ｇの近傍側に配置されたｎ- 形半導体領域２ａ1 と、その外側に配置されたｎ+ 形半導体領域２ａ2 とからなり、共に、例えばｎ形不純物のリン等が導入されて形成されている。
【００６２】
メモリセルＭＣのｎＭＯＳ２の一方の半導体領域２ａ（図２の中央の半導体領域２ａ）は、その隣の他のメモリセルＭＣのｎＭＯＳ２の一方の半導体領域２ａでもある。すなわち、図２の中央の半導体領域２ａは、２つのメモリセルＭＣの共通の領域となっている。
【００６３】
ゲート絶縁膜２ｂは、例えばＳｉＯ2 からなる。ゲート電極２ｇは、上記したようにワード線ＷＬの一部であり、例えばｎ形の低抵抗ポリシリコンからなる。なお、ゲート電極２ｇ上に形成された絶縁膜８およびゲート電極２ｇの側面に形成された絶縁膜９は、例えばＳｉＯ2 からなる。また、ゲート電極２ｇおよび絶縁膜８の側面に形成されたサイドウォール１０は、ＬＤＤ構造を形成するための絶縁膜であり、例えばＳｉＯ2 からなる。
【００６４】
キャパシタ３としては、例えばフィン形状のキャパシタが採用されている。キャパシタ３は、キャパシタ用電極３ａと、その周囲のキャパシタ用電極３ｂと、それらキャパシタ用電極３ａ，３ｂの間に形成されたキャパシタ用絶縁膜３ｃとから構成されている。
【００６５】
一方のキャパシタ用電極３ａは、例えばｎ形の低抵抗ポリシリコンからなり、例えば３枚のフィン部３ａ1 〜３ａ3 を有している。このキャパシタ用電極３ａは、半導体基板１上の絶縁膜（第１絶縁膜）１１ａに穿孔された接続孔１２ａを通じてｎＭＯＳ２の半導体領域２ａと電気的に接続されている。
【００６６】
他方のキャッパシタ用電極３ｂは、例えばｎ形の低抵抗ポリシリコンからなり、後述するように給電用配線と電気的に接続され、所定の電位に設定されている。また、キャパシタ用絶縁膜３ｃは、例えば窒化シリコン（Ｓｉ3 Ｎ4 ）あるいは、Ｓｉ3 Ｎ4 とＳｉＯ2 との積層膜からなる。なお、絶縁膜１１ａは、例えばＳｉＯ2 からなる。
【００６７】
また、周辺回路領域Ａにおける半導体基板１上には、例えばＬＤＤ構造を有するｎＭＯＳ１３が形成されている。ｎＭＯＳ１３は、半導体領域７ｐ内に形成された一対の半導体領域１３ａ，１３ａと、半導体基板１上に形成されたゲート絶縁膜１３ｂと、ゲート絶縁膜１３ｂ上に形成されたゲート電極１３ｇとから構成されている。
【００６８】
一対の半導体領域１３ａは、ｎＭＯＳ１３のソース・ドレイン領域を構成するための領域であり、個々の半導体領域１３ａは、ゲート電極１３ｇの近傍側に配置されたｎ- 形半導体領域１３ａ1 と、その外側に配置されたｎ+ 形半導体領域１３ａ2 とからなる。ただし、ｎ- 形半導体領域１３ａ1 には、例えばｎ形不純物のリン等が導入され、ｎ+ 形半導体領域１３ａ2 には、例えばｎ形不純物のヒ素（Ａｓ）等が導入されている。
【００６９】
また、周辺回路領域Ａにおける半導体基板１上には、例えばＬＤＤ構造を有するｐＭＯＳ１４が形成されている。ｐＭＯＳ１４は、半導体領域７ｎ内に形成された一対の半導体領域１４ａ，１４ａと、半導体基板１上に形成されたゲート絶縁膜１４ｂと、ゲート絶縁膜１４ｂ上に形成されたゲート電極１４ｇとから構成されている。
【００７０】
一対の半導体領域１４ａは、ｐＭＯＳ１４のソース・ドレイン領域を構成するための領域である。個々の半導体領域１４ａは、ゲート電極１４ｇの近傍側に配置されたｐ- 形半導体領域１４ａ1 と、その外側に配置されたｐ+ 形半導体領域１４ａ2 とからなり、共に、例えばｐ形不純物のホウ素が導入されて形成されている。
【００７１】
なお、ｎＭＯＳ１３およびｐＭＯＳ１４のゲート絶縁膜１３ｂ，１４ｂは、例えばＳｉＯ2 からなり、ゲート電極１３ｇ，１４ｇは、例えばｎ形の低抵抗ポリシリコンからなる。
【００７２】
絶縁膜１１ａ上には、例えばＳｉＯ2 からなる絶縁膜（第１絶縁膜）１１ｂが、キャパシタ３、ｎＭＯＳ１３およびｐＭＯＳ１４を被覆するように堆積されている。絶縁膜１１ｂ上には、例えばＳｉＯ2 からなる絶縁膜（第１絶縁膜）１１ｃが堆積されている。さらに、絶縁膜１１ｃ上には、例えばＳｉＯ2 からなる絶縁膜（第１絶縁膜）１１ｄが堆積されている。
【００７３】
絶縁膜１１ｄ上には、ビット線ＢＬが形成されている。ビット線ＢＬは、絶縁膜１１ａ〜１１ｄに穿孔された接続孔（第１接続孔）１２ｂ内のビット接続部ＢＣを通じてｎＭＯＳ２の半導体領域２ａと電気的に接続されている。そして、本実施例１においては、その接続孔１２ｂが、例えばｎ形の低抵抗ポリシリコンによって埋め込まれている。
【００７４】
ところで、接続孔１２ｂを金属のみで埋め込む従来技術の場合は、接続孔１２ｂの位置がずれた場合に、その金属が接続孔１２ｂの底部において半導体領域２ａと半導体基板１との双方にまたがり、半導体基板１へ短絡してしまう場合がある。また、埋め込み材料が金属の場合、半導体領域側に不純物を拡散することができないので接続抵抗を下げることができないという問題が生じる。
【００７５】
一方、これらの問題を回避する従来方法としてビット線ＢＬの下層および接続孔１２ｂ内に低抵抗ポリシリコン層を形成する技術がある。しかし、この場合、周辺回路には、ｐＭＯＳも形成されているので、そのビット線ＢＬを周辺回路用の配線として使用することができないという問題が生じる。
【００７６】
本実施例１の場合、接続孔１２ｂを低抵抗ポリシリコンで埋め込むので、上記したビット線ＢＬの位置ずれに起因する問題やビット線ＢＬと半導体領域２ａとの接続抵抗の問題等を生じることなく、しかもビット線ＢＬと同層にビット線ＢＬを構成する金属膜を用いて周辺回路用の第１層配線１５ａを形成することが可能となっている。
【００７７】
このため、例えば本実施例１においては、周辺回路の１つであるセンスアンプ回路の形成領域を縮小することが可能となっている。それは、例えば次の理由による。
【００７８】
第１に、センスアンプ回路を、メモリセルアレイＭ内の配線と同等の最小加工寸法規則を有する第１層配線１５ａによって構成できるからである。
【００７９】
第２に、従来、ビット線ＢＬの１つ上層の配線層に一緒に配置されていたセンスアンプ回路用の配線と、行アドレス選択配線とを別々の配線層に配置することができるからである。すなわち、従来は、１つの配線層にセンスアンプ回路用の配線と、行アドレス選択配線とを配置しなければならなかったので、センスアンプ回路の形成領域の面積を大きくとらなければならなかったが、本実施例１では、それがなくなるからである。
【００８０】
周辺回路を構成する第１層配線１５ａは、絶縁膜１１ｂ〜１１ｄに穿孔された接続孔（第２接続孔）１２ｃを通じてｎＭＯＳ１３の半導体領域１３ａおよびｐＭＯＳ１４の半導体領域１４ａと電気的に接続されている。
【００８１】
また、絶縁膜１１ｄ上には、例えばＳｉＯ2 からなる絶縁膜１１ｅが、ビット線ＢＬを被覆するように形成されている。絶縁膜１１ｅの上面には、第２層配線１５ｂおよびそれを被覆する絶縁膜１１ｆが形成されている。
【００８２】
第２層配線１５ｂは、例えばタングステンからなり、絶縁膜１１ｅに穿孔された接続孔１２ｄを通じて第１層配線１５ａと電気的に接続されている。また、絶縁膜１１ｆは、例えばＳｉＯ2 からなり、その上面には、第３層配線１５ｃが形成されている。
【００８３】
第３層配線１５ｃは、例えばタングステンからなる金属膜１５ｃ1 と、例えばアルミニウム（Ａｌ）−Ｓｉ−銅（Ｃｕ）合金からなる金属膜１５ｃ2 と、例えばタングステンからなる金属膜１５ｃ3 とが、下層から順に堆積されて構成されている。第３層配線１５ｃは、絶縁膜１１ｆに穿孔された接続孔１２ｅを通じて第２層配線１５ｂと電気的に接続されている。
【００８４】
なお、第２層配線１５ｂを更に低抵抗にしたい場合は第２層配線１５ｂを第３層配線１５ｃと同様にタングステン、Ａｌ−Ｓｉ−Ｃｕ合金およびタングステンが順に堆積されて構成された金属膜にしても良い。
【００８５】
第３層配線１５ｃ上には、例えばＳｉ3 Ｎ4 からなる表面保護膜１６ａが形成されている。また、絶縁膜１１ｆ上には、第３層配線１５ｃおよび表面保護膜１６ａを被覆する表面保護膜１６ｂが堆積されている。この表面保護膜１６ｂは、例えばＳｉＯ2 からなる。
【００８６】
次に、ワード線ＷＬと、第３層配線１５ｃとの接続領域の要部平面図を図４に示す。
【００８７】
この接続領域Ｃは、メモリセルアレイＭ，Ｍの間に挟まれるように配置されている。第３層配線１５ｃ（図２および図３参照）は、接続孔１２ｆを通じて第１配線層１５ａ（図３参照）に形成された長方形状の接続配線１７に接続され、さらに、接続配線１７とワード線ＷＬとを接続する接続孔１２ｇを通じてワード線ＷＬと電気的に接続されている。なお、接続配線１７は、例えばタングステンからなる。
【００８８】
ところで、本実施例１においては、互いに隣接する接続配線１７が、それらの間に１本分のワード線ＷＬが介在される程度の間隔をあけて配置されている。これにより、互いに隣接する接続配線１７間に要求される配線間隔を緩和することができるので、位置合せ余裕を大きくすることが可能となっている。
【００８９】
また、本実施例１においては、メモリセルアレイＭの最外側に、給電用配線１８が配置されている。なお、図４においては図面を見易くするため給電用配線１８を斜線で示す。
【００９０】
給電用配線１８は、上記したキャパシタ用電極３ｂ（図２参照）に所定の電位を供給するため配線であり、ビット線ＢＬと平行に、しかもビット線ＢＬの繰り返し配置の規則性を確保したままメモリセルアレイＭの最外側に配置されている。
【００９１】
これにより、メモリセルアレイＭの最外側のビット線ＢＬの信頼性を向上させることが可能となっている。これは、その最外側に給電用配線１８を設けない場合、最外側のビット線ＢＬがビット線ＢＬのパターン転写の際に変形してしまう現象等を防止することが可能となるからである。
【００９２】
また、給電用配線１８には、接続領域Ｃ側に突出する給電パッド１８ａが所定の距離を隔てて形成されている。そして、接続領域Ｃを挟んで互いに平行に延在する２本の給電用配線１８の各々の給電パッド１８ａは、互いに噛み合うように、すなわち、一方の給電用配線１８の互いに隣接する給電パッド１８ａ，１８ａ間に、他方の給電用配線１８の給電パッド１８ａが配置されるように形成されている。これにより、給電パッド１８ａに必要な面積を確保しつつ、その２本の給電用配線１８，１８間の距離を縮めることが可能となっている。
【００９３】
次に、本実施例１の半導体集積回路装置の製造方法を図５〜図４６を用いて説明する。なお、図５〜図４６において奇数図番は、メモリセルアレイＭを示し、偶数図番は、周辺回路領域Ａを示している。
【００９４】
図５および図６は、本実施例１の半導体集積回路装置の製造工程中における半導体基板１の要部断面図を示している。
【００９５】
半導体基板１は、例えばｐ形Ｓｉ単結晶からなり、その上部には、ｐウエル４ｐおよびｎウエル４ｎが形成されている。
【００９６】
ｎウエル４ｎは、半導体基板１上にｎウエル４ｎの領域のみが露出するようなイオン注入用マスクを形成した後、例えばｎ形不純物のリン等をイオン注入法等によって半導体基板１に注入し、さらに半導体基板１をアニールすることによって形成されている。
【００９７】
また、ｐウエル４ｐは、半導体基板１上にｐウエル４ｐの領域のみが露出するようなイオン注入用マスクを形成した後、例えばフッ化ホウ素（ＢＦ2 ）をイオン注入法等によって半導体基板１に注入し、さらに半導体基板１をアニールすることによって形成されている。
【００９８】
半導体基板１の上面には、素子分離用のフィールド絶縁膜６が、例えばＬＯＣＯＳ（Local Oxidization Of Silicon）法によって既に形成されている。また、半導体基板１においてフィールド絶縁膜６に囲まれた素子形成領域上には、例えばＳｉＯ2 からなる絶縁膜１９ａが形成されている。
【００９９】
このような半導体基板１に素子分離用のチャネルストッパ層を形成する。その方法は、例えば以下の通りである。
【０１００】
まず、半導体基板１上に、ｐウエル４ｐ領域のみが露出するようなフォトレジストパターン（以下、単にレジストパターンという）２０ａをフォトリソグラフィ技術によって形成した後、そのレジストパターン２０ａをイオン注入用マスクとして、例えばｐ形不純物のホウ素等をイオン注入法等によって半導体基板１に注入する。
【０１０１】
続いて、そのレジストパターン２０ａをアッシング除去した後、図７および図８に示すように、半導体基板１上に、ｎウエル４ｐ領域のみが露出するようなレジストパターン２０ｂをフォトリソグラフィ技術によって形成する。
【０１０２】
その後、そのレジストパターン２０ｂをイオン注入用マスクとして、例えばｎ形不純物のリン等をイオン注入法等によって半導体基板１に注入した後、レジストパターン２０ｂをアッシング除去する。
【０１０３】
その後、半導体基板１を、窒素（Ｎ2 ）を主体としたＮ2 と酸素（Ｏ2 ）との混合ガス雰囲気中においてアニールすることにより、図９および図１０に示すように、半導体基板１にチャネルストッパ層５ｐ，５ｎを形成する。
【０１０４】
すなわち、本実施例１においては、チャネルストッパ層５ｐ，５ｎを、フィールド絶縁膜６を形成した後にイオン注入法等を用いて形成する。これにより、次の効果が得られるようになっている。
【０１０５】
第１に、チャネルストッパ層５ｐ，５ｎを形成制御性の高いイオン注入法によって形成することにより、形成位置や不純物濃度等の良好なチャネルストッパ層５ｐ，５ｎを形成することが可能となっている。
【０１０６】
第２に、フィールド絶縁膜６の形成前にチャネルストッパ層を形成する従来方法の場合に生じる狭チャネル効果を防止することが可能となっている。したがって、メモリセルを構成するＭＯＳを微細にすることが可能となる。この場合の狭チャネル効果は、チャネルストッパ用の不純物がチャネル側に拡散することによって生じる現象である。
【０１０７】
本実施例１の場合、その狭チャネル効果を防止できるのは、イオン注入法を用いてチャネルストッパ層５ｐ，５ｎを形成するので形成制御性が良好であることに加えて次の理由による。すなわち、本実施例１の場合は、フィールド絶縁膜６を形成した後にチャネルストッパ用の不純物イオンを注入するので、その不純物イオンが、フィールド絶縁膜６よりも深い位置に打ち込まれるようになる結果、その不純物イオンがチャネル側にほとんど拡散されないからである。
【０１０８】
また、本実施例１においては、周辺回路領域Ａに対しても上述のような方法を用いてチャネルストッパ層５ｐ，５ｎを形成しているため、例えば、以下の効果を得ることが可能となっている。
【０１０９】
第１に、周辺回路領域ＡのＭＯＳにおいても狭チャネル効果を防止できるので、周辺回路領域ＡのＭＯＳを微細にできる。すなわち、周辺回路領域Ａを微細にする要求に対応できる。
【０１１０】
第２に、メモリセルアレイＭにおけるチャネルストッパ層５ｐ，５ｎを形成する際、同時に、周辺回路領域Ａにおけるチャネルストッパ層５ｐ，５ｎを形成するので、露光マスクの枚数および製造工程を減らすことができる。
【０１１１】
次に、半導体基板１上にＭＯＳ・ＦＥＴの基本的な構造を形成する。その方法は、例えば以下の通りである。
【０１１２】
まず、図１１および図１２に示すように、半導体基板１においてフィールド絶縁膜６に囲まれた各々の素子形成領域に、その素子形成領域に形成される素子に必要な電気的特性が得られるように所定の不純物を各々イオン注入法等によって注入することにより、半導体領域７ｐ，７ｎを形成する。
【０１１３】
続いて、素子形成領域に形成されている絶縁膜（図示せず）を除去し、半導体基板面を露出させた後、半導体基板１に対して熱酸化処理等を施すことにより、その半導体基板１の露出面上にゲート絶縁膜２１を形成する。
【０１１４】
その後、半導体基板１上に、例えばｎ形の低抵抗ポリシリコンからなる導体膜２２ａをＣＶＤ法等によって堆積する。この際の反応ガスとしては、例えばシラン（ＳｉＨ4 ）とホスフィン（ＰＨ3 ）との混合ガスを用いる。
【０１１５】
次いで、導体膜２２ａ上に、例えばＳｉＯ2 からなる絶縁膜８をＣＶＤ法等によって堆積する。この際の反応ガスとしては、例えば酸化窒素（Ｎ2 Ｏ）とＳｉＨ4 との混合ガスを用いる。
【０１１６】
続いて、絶縁膜８上に、ゲート電極形成用のレジストパターン（図示せず）をフォトリソグラフィ技術によって形成した後、そのレジストパターンをエッチングマスクとして、絶縁膜８をドライエッチング法等によってパターニングする。
【０１１７】
その後、そのレジストパターンをアッシング除去した後、パターニングされた絶縁膜８をエッチングマスクとして、導体膜２２ａをドライエッチング法等によってパターニングすることにより、図１３および図１４に示すように、半導体基板１上に、ゲート電極２ｇ，１３ｇ，１４ｇ、ワード線ＷＬおよび絶縁膜８を形成する。
【０１１８】
次いで、半導体基板１に対して軽い熱酸化処理を施すことにより、ゲート電極２ｇ，１３ｇ，１４ｇの側面に絶縁膜９を形成する。
【０１１９】
続いて、半導体基板１上にｐウエル４ｐの領域のみが露出するようなレジストパターン（図示せず）をフォトリソグラフィ技術によって形成した後、そのレジストパターンおよびゲート電極２ｇ，１３ｇをイオン注入用マスクとして、半導体基板１に、例えばｎ形不純物のリンをイオン注入法等によって注入する。
【０１２０】
その後、イオン注入工程で用いたレジストパターンをアッシング除去した後、半導体基板１に対して熱処理を施すことにより、半導体領域７ｐ内にｎ- 形半導体領域２ａ1 ，１３ａ1 を形成する。
【０１２１】
次いで、半導体基板１上に、ｎウエル４ｎの領域のみが露出するようなレジストパターン（図示せず）をフォトリソグラフィ技術によって形成した後、そのレジストパターンおよびゲート電極１４ｇをイオン注入用マスクとして、半導体基板１に、例えばｐ形不純物のホウ素をイオン注入法等によって注入する。
【０１２２】
続いて、そのイオン注入工程で用いたレジストパターンをアッシング除去した後、半導体基板１に対して熱処理を施すことにより、半導体領域７ｎ内に半導体領域１４ａ1 を形成する。これにより、半導体基板１上に、ｎＭＯＳ２，１３およびｐＭＯＳ１４の基本的な構造を形成する。
【０１２３】
その後、半導体基板１上に、例えばＳｉＯ2 からなる絶縁膜をＣＶＤ法等によって堆積した後、その絶縁膜をエッチバックすることにより、図１５および図１６に示すように、ゲート電極２ｇ，１３ｇ，１４ｇおよび絶縁膜８の側面にサイドウォール１０を形成する。
【０１２４】
その後、半導体基板１上に、例えばＳｉＯ2 からなる絶縁膜１１ａをＣＶＤ法等によって堆積する。この際の反応ガスとしては、例えばＮ2 ＯとＳｉＨ4 との混合ガスを用いる。
【０１２５】
次に、半導体基板１上に上記メモリセルを構成するキャパシタを形成する。その方法は、例えば以下の通りである。
【０１２６】
まず、図１７および図１８に示すように、絶縁膜１１ａ上に、ｎＭＯＳ２の外側のｎ- 形半導体領域２ａ1 の上方のみが露出するようなレジストパターン２０ｃをフォトリソグラフィ技術によって形成した後、そのレジストパターン２０ｃをエッチングマスクとして、レジストパターン２０ｃから露出する絶縁膜１１ａをエッチング除去することにより、絶縁膜１１ａにｎ- 形半導体領域２ａ1 の一部が露出するような接続孔１２ａを形成する。
【０１２７】
続いて、図１９および図２０に示すように、半導体基板１上に、例えばｎ形の低抵抗ポリシリコンからなる導体膜（第１導体膜）２２ｂをＣＶＤ法等によって堆積する。この際の反応ガスとしては、例えばシラン（ＳｉＨ4 ）とＰＨ3 との混合ガスを用いる。
【０１２８】
その後、その導体膜２２ｂ上に、キャパシタ形成領域のみを覆うようなレジストパターン２０ｄをフォトリソグラフィ技術によって形成した後、そのレジストパターン２０ｄをエッチングマスクとして、導体膜２２ｂをドライエッチング法等によってパターニングすることにより、図２１および図２２に示すように、キャパシタ用電極３ａの一枚目のフィン部３ａ1 を形成する。
【０１２９】
次いで、半導体基板１上に、例えばＳｉ3 Ｎ4 からなる絶縁膜２３ａをＣＶＤ法等によって堆積する。この際の反応ガスとしては、例えばジクロルシラン（ＳｉＨ2 Ｃｌ2 ）とアンモニア（ＮＨ3 ）との混合ガスを用いる。
【０１３０】
続いて、その絶縁膜２３ａ上に、例えばＳｉＯ2 からなる絶縁膜２４ａをＣＶＤ法等によって堆積する。この際の反応ガスとしては、例えばＳｉＨ4 とＮ2 Ｏとの混合ガスを用いる。
【０１３１】
その後、その絶縁膜２４ａ上に、例えばＢＰＳＧ（Boro Phospho Silicate Glass)からなる絶縁膜２４ｂをＣＶＤ法等によって堆積する。この際の反応ガスとしては、例えばＴＥＯＳ (Tetraethoxysilane)とＯ2 との混合ガスに所定量のホウ素およびリンを添加したガスを用いる。
【０１３２】
次いで、半導体基板１を、例えばＮ2 とＯ2 との混合ガス雰囲気中においてアニールすることにより、図２３および図２４に示すように、絶縁膜２４ｂの上面を平坦にする。
【０１３３】
続いて、絶縁膜２４ｂの上部をエッチバックした後、半導体基板１を、例えばＮ2 とＯ2 との混合ガス雰囲気中においてアニールすることにより、図２５および図２６に示すように、絶縁膜２４ｂの上面をさらに平坦にする。
【０１３４】
すなわち、本実施例１においては、キャパシタ３（図２参照）の１枚目のフィン部３ａ1 を形成した後、キャパシタ３の２枚目および３枚目のフィン部３ａ2 ，３ａ3 （図２参照）の下地となる絶縁膜２４ｂの上面を平坦にする。
【０１３５】
これにより、２枚目および３枚目のフィン部３ａ2 ，３ａ3 を形成するための導体膜を平坦にすることが可能となる。このため、例えば次の効果が得られるようになっている。
【０１３６】
第１に、下地段差に起因する２枚目および３枚目のフィン部３ａ2 ，３ａ3 の形成不良を低減することができる。
【０１３７】
第２に、２枚目および３枚目のフィン部３ａ2 ，３ａ3 を形成する際にオーバーエッチが生じない。
【０１３８】
第３に、２枚目および３枚目のフィン部３ａ2 ，３ａ3 を形成するための導体膜のパターン加工精度を向上させることができるので、それらフィン部３ａ2 ，３ａ3 のパターン寸法精度を向上させることができる。
【０１３９】
第４に、キャパシタ用絶縁膜３ｃおよび対向するキャパシタ用電極３ｂ（図２参照）の被覆性を良好にすることができる。
【０１４０】
このような平坦化技術は、キャパシタ３のフィンの枚数が増えれば増えるほど、キャパシタ３の信頼性を確保する上において有効かつ重要な技術である。
【０１４１】
次いで、平坦にした絶縁膜２４ｂの上面に、例えばＳｉＯ2 からなる絶縁膜（第３絶縁膜）２４ｃをＣＶＤ法等によって堆積する。この際の反応ガスとしては、例えばＴＥＯＳガスを用いる。
【０１４２】
続いて、その絶縁膜２４ｃ上に、例えばｎ形の低抵抗ポリシリコンからなる導体膜（第２導体膜）２２ｃをＣＶＤ法等によって堆積する。この際の反応ガスとしては、例えばシラン（ＳｉＨ4 ）とＰＨ3 との混合ガスを用いる。なお、この導体膜２２ｃは、キャパシタ３の２枚目のフィン部３ａ2 を形成するための膜である。
【０１４３】
その後、その導体膜２２ｃ上に、例えばＳｉＯ2 からなる絶縁膜（第３絶縁膜）２４ｄをＣＶＤ法等によって堆積する。この際の反応ガスとしては、例えばＳｉＨ4 とＮ2 Ｏとの混合ガスを用いる。
【０１４４】
次いで、図２７および図２８に示すように、その絶縁膜２４ｄ上に、フィン部３ａ1 の上面中央領域のみが露出するようなレジストパターン２０ｅをフォトリソグラフィ技術によって形成する。
【０１４５】
続いて、そのレジストパターン２０ｅをエッチングマスクとして、導体膜２２ｃ，絶縁膜２３ａ，２４ａ〜２４ｄにフィン部３ａ1 の上面中央部が露出するような接続孔１２ｆをドライエッチング法等によって形成した後、レジストパターン２０ｅをアッシング除去する。
【０１４６】
その後、図２９および図３０に示すように、半導体基板１上に、例えばｎ形の低抵抗ポリシリコンからなる導体膜（第２導体膜）２２ｄをＣＶＤ法等によって堆積する。この際の反応ガスとしては、例えばＳｉＨ4 とＰＨ3 との混合ガスを用いる。なお、この導体膜２２ｄは、キャパシタ３の３枚目のフィン部３ａ3 を形成するための膜である。
【０１４７】
次いで、導体膜２２ｄ上に、キャパシタ形成用のレジストパターン２０ｆをフォトリソグラフィ技術によって形成した後、そのレジストパターン２０ｆをエッチングマスクとして、そのレジストパターン２０ｆから露出する導体膜２２ｃ，２２ｄおよび絶縁膜２４ｄをドライエッチング法等によって除去する。
【０１４８】
これによって、導体膜２２ｃ，２２ｄおよび絶縁膜２４ｄをパターニングすることにより、図３１および図３２に示すように、２枚目および３枚目のフィン部３ａ2 ，３ａ3 を形成し、キャパシタ用電極３ａを形成する。
【０１４９】
続いて、レジストパターン２０ｆをアッシング除去した後、絶縁膜２４ａ〜２４ｃをウエットエッチング法等によって除去する。その後、絶縁膜２３ａを、例えば熱リン酸等を用いて除去することにより、キャパシタ用電極３ａの表面を露出させる。
【０１５０】
その後、図３３および図３４に示すように、キャパシタ用電極３ａの表面および絶縁膜１１ａ上に、例えばＳｉ3 Ｎ4 からなる絶縁膜２３ｂをＣＶＤ法等によって堆積する。この際の反応ガスとしては、例えばＳｉ2 Ｃｌ2 とＮＨ3 との混合ガスを用いる。
【０１５１】
次いで、絶縁膜２３ｂの表面を、例えばＯ2 と水素（Ｈ2 ）との混合ガス雰囲気中において酸化した後、絶縁膜２３ｂの表面上に、例えばｎ形の低抵抗ポリシリコンからなる導体膜２２ｄをＣＶＤ法等によって形成する。この際の反応ガスとしては、例えば例えばＳｉＨ4 とＰＨ3 との混合ガスを用いる。
【０１５２】
続いて、導体膜２２ｄをフォトレジスト技術によってパターニングすることにより、図３５に示すように、キャパシタ用電極３ｂを形成し、キャパシタ３を形成する。
【０１５３】
その後、図３５および図３６に示すように、半導体基板１上に絶縁膜１１ｂをＣＶＤ法等によって形成する。この際の反応ガスとしては、例えばＴＥＯＳガスを用いる。
【０１５４】
次いで、絶縁膜１１ｂ上に、周辺回路領域におけるｎＭＯＳ領域のみが露出するようなレジストパターン（図示せず）を形成した後、そのレジストパターンおよびｎＭＯＳ１３のゲート電極１３ｇをイオン注入マスクとして、半導体領域７ｐに、例えばｎ形不純物のＡｓ等を導入する。
【０１５５】
続いて、そのレジストパターンを除去した後、絶縁膜１１ｂ上に、周辺回路領域におけるｐＭＯＳ領域のみが露出するようなレジストパターン（図示せず）を形成した後、そのレジストパターンおよびｐＭＯＳ１４のゲート電極１４ｇをイオン注入マスクとして、半導体領域７ｎに、例えばｐ形不純物のホウ素等を導入する。
【０１５６】
その後、そのレジストパターンを除去した後、半導体基板１を、例えばＮ2 ガス雰囲気中においてアニールすることにより、ｎＭＯＳ１３のｎ+ 形半導体領域１３ａ2 およびｐＭＯＳ１４のｐ+ 形半導体領域１４ａ2 を形成する。これにより、周辺回路領域におけるｎＭＯＳ１３およびｐＭＯＳ１４をＬＤＤ構造とする。
【０１５７】
次に、半導体基板１上にビット線を形成する。その方法は、例えば以下の通りである。
【０１５８】
まず、絶縁膜１１ｂ上に、例えばＳｉＯ2 からなる絶縁膜１１ｃをＣＶＤ法等によって堆積する。この際の反応ガスとしては、例えばＳｉＨ4 とＮ2 Ｏとの混合ガスを用いる。
【０１５９】
続いて、絶縁膜１１ｃ上に、例えばＢＰＳＧからなる絶縁膜１１ｄをＣＶＤ法等によって堆積する。この際の反応ガスとしては、例えばＴＥＯＳガスにリンおよびホウ素を添加した混合ガスを用いる。
【０１６０】
その後、半導体基板１を、例えばＮ2 とＯ2 との混合ガス雰囲気中においてアニールすることにより絶縁膜１１ｄの上面を滑らかにした後、その絶縁膜１１ｄの上部をエッチバックし、再度アニール処理することにより、図３７および図３８に示すように、絶縁膜１１ｄの上面を平坦にする。
【０１６１】
次いで、絶縁膜１１ｄに、ｎＭＯＳ２のｎ- 形半導体領域２ａ1 の一部が露出するような接続孔１２ｂをフォトリソグラフィ技術によって穿孔した後、絶縁膜１１ｄ上に、例えばｎ形の低抵抗ポリシリコンからなる導体膜２２ｅを堆積する。この際の反応ガスとしては、例えばＳｉＨ4 とＰＨ3 との混合ガスを用いる。
【０１６２】
続いて、その導体膜２２ｅの上部をエッチバックすることにより、図３９に示すように、接続孔１２ｂ内のみに導体膜２２ｅを埋め込む。
【０１６３】
その後、図３９および図４０に示すように、絶縁膜１１ｄ上に、周辺回路領域におけるｎＭＯＳ１３の一方のｎ+ 形半導体領域１３ａ2 およびｐＭＯＳ１４の一方のｐ+ 形半導体領域１４ａ2 の上方のみが露出するようなレジストパターン２０ｇをフォトリソグラフィ技術によって形成した後、そのレジストパターン２０ｇをエッチングマスクとして、絶縁膜１１ｄに半導体領域１３ａ2 ，１４ａ2 が露出するような接続孔１２ｃを形成する。
【０１６４】
次いで、レジストパターン２０ｇをアッシング除去した後、図４１および図４２に示すように、半導体基板１上に、例えばタングステン等からなる金属膜２５ａを形成する。
【０１６５】
この金属膜２５ａは、半導体基板１上にタングステン等からなる金属膜をスパッタリング法またはＣＶＤ法等によって堆積した後、その金属膜上にタングステン等からなる金属膜をブランケットＣＶＤ法等によって堆積することによって形成されている。ブランケットＣＶＤ処理に際しての反応ガスとしては、例えば六フッ化タングステン（ＷＦ6 ）とＨ2 との混合ガスを用いる。
【０１６６】
続いて、その金属膜２５ａを通常のフォトリソグラフィ技術によってパターニングすることにより、半導体基板１上に、メモリ回路を構成するためのビット線ＢＬを形成するとともに、同時に、周辺回路を構成するための第１層配線１５ａをパターニングする。
【０１６７】
すなわち、本実施例１においては、ビット線ＢＬを構成するための金属膜２５ａを用いてビット線ＢＬと同一の配線層に周辺回路を構成するための第１層配線１５ａを形成している。このため、次のような効果が得られる。
【０１６８】
第１に、周辺回路領域Ａにおいて、第１層配線１５ａとｎＭＯＳ１３およびｐＭＯＳ１４とを接続する接続孔１２ｃの深さをほぼ均一にすることができるので、その接続の信頼性を向上させることが可能となる。
【０１６９】
従来、周辺回路用の第１層配線と素子とを接続する接続孔深さが不均一となっていたのは、例えば次の理由による。これは、従来、周辺回路用の配線はビット線の形成された配線層の上層に形成されていたので、周辺回路用の配線層と素子との間には一層分多くの絶縁膜が介在されることになるが、その絶縁膜の厚さが面内においてバラツクことにより、その上層の配線層から素子までの接続孔１２ｃの深さもバラツクようになるからである。
【０１７０】
第２に、従来使用できなかったビット線ＢＬの配線層を、第１層配線１５ａのための配線層として使用できるので、配線領域を増大させることができ、配線の配置の自由度を向上させることが可能となる。
【０１７１】
次に、半導体基板１上に第２層配線および第３層配線を形成する。その方法は、例えば以下の通りである。
【０１７２】
まず、図４３および図４４に示すように、絶縁膜１１ｄ上にビット線ＢＬおよび第１層配線１５ａを被覆するように絶縁膜１１ｅを形成する。この絶縁膜１１ｅは、例えば次のようにして形成する。
【０１７３】
最初に、半導体基板１上に、例えばＳｉＯ2 からなる絶縁膜を、例えばＴＥＯＳとヘリウム（Ｈｅ）とＯ2 との混合ガスを用いたＣＶＤ法等によって堆積した後、その絶縁膜上に、例えばＳＯＧ (Spin On Glass)膜を塗布する。
【０１７４】
続いて、その２層構造の絶縁膜の上部をエッチバックすることにより、その絶縁膜の上面を平坦にした後、その絶縁膜上に、例えばＳｉＯ2 からなる絶縁膜を、例えばＴＥＯＳとＨｅとＯ2 との混合ガスを用いたＣＶＤ法等によって堆積することにより絶縁膜１１ｅを形成する。
【０１７５】
次いで、絶縁膜１１ｅを形成した後、周辺回路領域における絶縁膜１１ｅに第１層配線１５ａの一部が露出するような接続孔１２ｄを穿孔した後、第１層配線１５ａと同様にして第２層配線１５ｂを絶縁膜１１ｅ上に形成する。
【０１７６】
続いて、絶縁膜１１ｅ上に絶縁膜１１ｆを形成する。この絶縁膜１１ｆも、例えば絶縁膜１１ｅと同様にして形成する。
【０１７７】
その後、図４５および図４６に示すように、周辺回路領域における絶縁膜１１ｆに第２層配線１５ｂの一部が露出するような接続孔１２ｅを穿孔した後、金属膜２５ｂを絶縁膜１１ｆ上に形成する。金属膜２５ｂは、例えば次のようにして形成する。
【０１７８】
まず、絶縁膜１１ｆ上に、例えばタングステンからなる金属膜を、例えばスパッタリング法またはＣＶＤ法等によって堆積した後、その金属膜上にタングステン等からなる金属膜をブランケットＣＶＤ法等によって堆積することにより金属膜２５ｂ1 を形成する。ブランケットＣＶＤ処理に際しての反応ガスとしては、例えばＷＦ6 とＨ2 との混合ガスを用いる。
【０１７９】
続いて、その金属膜２５ｂ1 上に、例えばＡｌ−Ｃｕ−Ｓｉ合金からなる金属膜２５ｂ2 をスパッタリング法等によって堆積した後、さらに、その金属膜２５ｂ2 上に、例えばタングステンからなる金属膜２５ｂ3 をスパッタリング法等によって堆積することにより、金属膜２５ｂを形成する。
【０１８０】
その後、金属膜２５ｂ3 上に、例えばＳｉ3 Ｎ4 からなる絶縁膜２３ｃをＣＶＤ法等によって堆積する。この際の反応ガスとしては、例えばＳｉＨ4 とＮＨ3 とＮ2 との混合ガスを用いる。
【０１８１】
その後、金属膜２５ｂおよび絶縁膜２３ｃを通常のフォトリソグラフィ技術によってパターニングすることにより、図２および図３に示したように、第３層配線１５ｃおよび表面保護膜１６ａを形成する。
【０１８２】
そして、第３層配線１５ｃを形成した後、絶縁膜１１ｆ上に、第３層配線１５ｃを被覆するように、例えばＳｉＯ 2 からなる表面保護膜１６ｂをＣＶＤ法等によって形成する。この際の反応ガスとしては、例えばＴＥＯＳとＨｅとＯ2 との混合ガスを用いる。
【０１８３】
このように、本実施例１によれば、以下の効果を得ることが可能となる。
【０１８４】
(1).ビット接続部ＢＣとその両側の２つのメモリセルＭＣとを有する基本体を、ビット線ＢＬが図１の下方に繰り返し配置されるたびに、図１の右方向に１／４ずつずらして配置したことにより、キャパシタ３が図１の縦方向に沿って直線上に並ぶことがないので、図１の縦方向側に隣接するキャパシタ３，３間の距離を長くすることができるとともに、そのキャパシタ３とキャパシタ接続部ＣＣとの間の位置合せ余裕を大きくすることが可能となる。
【０１８５】
(2).本来、パターン形成時に欠けてしまうキャパシタ３の角部側（キャパシタ３においてビット接続部ＢＣの辺に対向する部分）にビット接続部ＢＣを配置したことにより、メモリセルアレイＭの有効利用が可能となる。
【０１８６】
(3).上記(1).および(2) により、メモリセルアレイＭ全体の面積の大幅な増大を招くことなく、キャパシタ３の面積を従来よりも増大させることが可能となる。
【０１８７】
(4).ビット線ＢＬとメモリセルＭＣのｎＭＯＳ２の半導体領域２ａとを接続する接続孔１２ｂを、例えばｎ形の低抵抗ポリシリコンによって埋め込むことにより、ビット線ＢＬの位置ずれに起因する問題やビット線ＢＬと半導体領域２ａとの接続抵抗の問題等を生じることなく、しかもビット線ＢＬと同一の配線層にビット線ＢＬを構成する金属膜を用いて周辺回路用の第１層配線１５ａを形成することが可能となる。
【０１８８】
(5).上記(4) により、周辺回路領域Ａにおいて、第１層配線１５ａとｎＭＯＳ１３およびｐＭＯＳ１４とを接続する接続孔１２ｃの深さを均一にすることができるので、その接続の信頼性を向上させることが可能となる。
【０１８９】
(6).上記(4) により、従来、周辺回路を構成する配線のためには使用できなかったビット線ＢＬの配線層を、周辺回路を構成する第１層配線１５ａのための配線層として使用できるので、配線の配置領域を増大させることができる。このため、周辺回路領域Ａを縮小することが可能となる。また、周辺回路領域Ａにおける配線の配置の自由度を向上させることが可能となる。
【０１９０】
(7).第３層配線１５ｃとワード線ＷＬとを接続するための接続領域Ｃにおいて、互いに隣接する接続配線１７を、それらの間に１本分のワード線ＷＬが介在される程度の間隔をあけて配置したことにより、互いに隣接する接続配線１７間に要求される配線間隔を緩和することができるので、位置合せ余裕を大きくすることができ、接続領域Ｃを縮小することが可能となる。
【０１９１】
(8).メモリセルアレイＭの最外側に、ビット線ＢＬと平行に、しかもビット線ＢＬの繰り返し配置の規則性を確保した状態で、給電用配線１８を配置したことにより、このような給電用配線１８を設けない場合に生じる最外側のビット線ＢＬの細りを防止することができるので、その最外側のビット線ＢＬの信頼性を向上させることができ、半導体集積回路装置の歩留りおよび信頼性を向上させることが可能となる。
【０１９２】
(9).メモリセルアレイＭのチャネルストッパ層５ｐ，５ｎを、フィールド絶縁膜６を形成した後にイオン注入法等を用いて形成することにより、メモリセルＭＣを構成するｎＭＯＳ２において狭チャネル効果を生じることなく、良好なチャネルストッパ層５ｐ，５ｎを形成することが可能となる。したがって、メモリセルＭＣを構成するｎＭＯＳ２を微細にすることが可能となる。
【０１９３】
(10). 周辺回路領域Ａに対しても上述のような方法を用いてチャネルストッパ層５ｐ，５ｎを形成しているため、周辺回路領域ＡのｎＭＯＳ１３およびｐＭＯＳ１４においても狭チャネル効果を防止できるので、そのｎＭＯＳ１３およびｐＭＯＳ１４を微細にすることができる。すなわち、周辺回路領域Ａを微細にする要求に対応することが可能となる。
【０１９４】
(11). メモリセルアレイＭにおけるチャネルストッパ層５ｐ，５ｎを形成する際、同時に、周辺回路領域Ａにおけるチャネルストッパ層５ｐ，５ｎを形成するので、露光マスクの枚数および製造工程を減らすことが可能となる。
【０１９５】
(12). 上記(10)により、メモリセルアレイＭおよび周辺回路領域ＡにおけるＭＯＳ等の狭チャネル効果を防止できるので、半導体集積回路装置の歩留りおよび信頼性を向上させることが可能となる。
【０１９６】
(13). キャパシタ３の１枚目のフィン部３ａ1 を形成した後、キャパシタ３の２枚目および３枚目のフィン部３ａ2 ，３ａ3 の下地となる絶縁膜２４ｂの上面を平坦にすることにより、２枚目および３枚目のフィン部３ａ2 ，３ａ3 を形成するための導体膜２２ｃ，２２ｄを平坦にすることができるので、キャパシタ３の信頼性およびパターン寸法精度を向上させることが可能となる。
【０１９７】
(14). キャパシタ３の１枚目のフィン部３ａ1 を形成した後、キャパシタ３の２枚目および３枚目のフィン部３ａ2 ，３ａ3 の下地となる絶縁膜２４ｂの上面を平坦にすることにより、２枚目および３枚目のフィン部３ａ2 ，３ａ3 を形成するための導体膜２２ｃ，２２ｄを平坦にすることができるので、キャパシタ用絶縁膜３ｃの厚さを薄くすることができる。このため、キャパシタ３の蓄積容量を増大させることが可能となる。
【０１９８】
(15). フィン形状のキャパシタ３を形成する際に、１枚目のフィン部３ａ1 と、２枚目および３枚目のフィン部３ａ2 ，３ａ3 とを分けて形成することにより、エッチングマスクとして用いるレジストパターンを厚くする必要がないので、露光装置の解像度が低い場合でも、例えば３枚のフィン部３ａ1 〜３ａ3 を有するキャパシタ３を良好に形成することが可能となる。
【０１９９】
（実施例２）
図４７〜図５６は本発明の他の実施例である半導体集積回路装置の製造工程中における半導体基板の要部断面図である。
【０２００】
本実施例２においては、メモリセルを構成するキャパシタの形成方法が前記実施例１と異なる。その方法は、例えば以下の通りである。なお、本実施例２で用いる図面においては、図面を見易くするため、図２において示したゲート電極２ｇの側面の絶縁膜９を図示していない。
【０２０１】
図４７は、本実施例２の半導体集積回路装置の製造工程中におけるメモリセルアレイＭの要部断面図である。半導体基板１の素子形成領域には、既にｎＭＯＳ２の基本構造が形成されている。
【０２０２】
まず、このような半導体基板１上に、図４８に示すように、例えばＳｉＯ2 からなる絶縁膜２４ｅをＣＶＤ法等によって堆積した後、その絶縁膜２４ｅ上に、例えばＳｉ3 Ｎ4 からなる絶縁膜（保護用の絶縁膜）２３ｄをＣＶＤ法等によって堆積し、さらに、その絶縁膜２３ｄ上に、絶縁膜２３ｄとはエッチング選択比の異なる、例えばＳｉＯ2 からなる絶縁膜（第２絶縁膜）２４ｆをＣＶＤ法等によって堆積する。
【０２０３】
続いて、図４９に示すように、絶縁膜２３ｄ，２４ｅ，２４ｆに、ｎＭＯＳ２のｎ- 形半導体領域２ａ1 の一部が露出するような接続孔１２ａをフォトリソグラフィ技術によって穿孔する。
【０２０４】
その後、図５０に示すように、半導体基板１上に、例えばｎ形の低抵抗ポリシリコンからなる導体膜２２ｆをＣＶＤ法等によって堆積する。この際、本実施例２においては、導体膜２２ｆをその上面がほぼ平坦になる程度に堆積する。この導体膜２２ｆは、キャパシタの１枚目のフィン部を形成するための導体膜である。
【０２０５】
次いで、半導体基板１を、例えばＮ2 ガス雰囲気中においてアニールすることにより、導体膜２２ｆ中のｎ形不純物を半導体基板１側に拡散させ、ｎ+ 半導体領域２ａ2 を形成する。
【０２０６】
続いて、図５１に示すように、導体膜２２ｆの上面をエッチバックすることにより、導体膜２２ｆの上面をさらに平坦にする。
【０２０７】
その後、図５２に示すように、その導体膜２２ｆ上に、例えばＳｉＯ2 からなる絶縁膜２４ｇをＣＶＤ法等によって堆積した後、絶縁膜２４ｇの上面に、例えばｎ形の低抵抗ポリシリコンからなる導体膜２２ｇをＣＶＤ法等によって堆積し、さらに、導体膜２２ｇ上に、例えばＳｉＯ2 からなる絶縁膜２４ｈをＣＶＤ法等によって堆積する。この導体膜２２ｇは、キャパシタの２枚目のフィン部を形成するための導体膜である。
【０２０８】
次いで、図５３に示すように、導体膜２２ｇおよび絶縁膜２４ｇ，２４ｈに、導体膜２２ｆの一部が露出するような接続孔１２ｆをフォトリソグラフィ技術によって形成した後、図５４に示すように、半導体基板１上に、例えばｎ形の低抵抗ポリシリコンからなる導体膜２２ｈをＣＶＤ法等によって堆積する。この導体膜２２ｈは、キャパシタの３枚目のフィン部を形成するための導体膜である。
【０２０９】
すなわち、本実施例２においては、キャパシタの１枚目のフィン部を形成するための導体膜２２ｆの上面を平坦にし、その上面にキャパシタの２枚目および３枚目のフィン部を形成するための導体膜２２ｇ，２２ｈを堆積する。
【０２１０】
これにより、キャパシタの２枚目および３枚目のフィン用の導体膜２２ｇ，２２ｈの形成に先立って下地の絶縁膜を平坦にする処理に比べて、平坦化のための処理を容易にしかもあまり工程を増やさないで実現することができる。
【０２１１】
したがって、キャパシタの信頼性に関し、前記実施例１よりも容易にしかも製造工程をあまり多くすることなく、前記実施例１と同様の効果を得ることが可能となっている。
【０２１２】
続いて、導体膜２２ｈ上に、キャパシタ形成用のレジストパターン２０ｈをフォトリソグラフィ技術によって形成した後、そのレジストパターン２０ｈをエッチングマスクとして、導体膜２２ｆ〜２２ｈおよび絶縁膜２４ｆ〜２４ｈをパターニングする。これにより、図５５に示すように、キャパシタ３のキャパシタ用電極３ａを形成するとともに、その表面を露出させる。
【０２１３】
この際、本実施例２においては、絶縁膜２３ｄをエッチングストッパとしての機能を有する保護膜とする。これにより、フィン部３ａ1 〜３ａ3 を形成するためのパターニングの際に、１枚目のフィン部３ａ1 の下面側の絶縁膜２４ｆも除去でき、その下面側もキャパシタの容量部として使用することができるので、前記実施例１の場合よりもキャパシタの容量を増大させることが可能となっている。
【０２１４】
その後、絶縁膜２３ｄを、例えば熱りん酸処理等によって除去した後、前記実施例１と同様にして、図５６に示すように、キャパシタ用電極３ｂ、キャパシタ用絶縁膜３ｃを形成し、キャパシタ３を形成する。
【０２１５】
このように、本実施例２によれば、前記実施例１で得られた効果の他に、以下の効果を得ることが可能となる。
【０２１６】
(1).３枚のフィン部３ａ1 〜３ａ3 を有するキャパシタ３の形成に際して、１枚目のフィン部３ａ1 を形成するための導体膜２２ｆの上面を平坦にした後、その上面に２枚目および３枚目のフィン部３ａ2 ，３ａ3 を形成するための導体膜２２ｇ，２２ｈを形成することにより、前記実施例１の場合よりも容易に、しかも製造工程をあまり増やすことなく、良好なキャパシタ３を形成することが可能となる。
【０２１７】
(2).予め、１枚目のフィン部３ａ1 を形成するための導体膜２２ｆの下層に、所定の絶縁膜２４ｆを挟んで保護用の絶縁膜２３ｄを形成しておくことにより、フィン部３ａ1 の下面側もキャパシタの容量部として使用することができるので、前記実施例１の場合よりもキャパシタ３の容量を増大させることが可能となる。
【０２１８】
（実施例３）
図５７〜図６６は本発明の他の実施例である半導体集積回路装置の製造工程中における半導体基板の要部断面図である。
【０２１９】
本実施例３においては、メモリセルを構成するキャパシタの形成方法が前記実施例１，２と異なる。その方法は、例えば以下の通りである。なお、本実施例３で用いる図面においても、図面を見易くするため、図２に示したゲート電極２ｇの側面の絶縁膜９を図示していない。
【０２２０】
図５７は、本実施例３の半導体集積回路装置の製造工程中におけるメモリセルアレイＭの要部断面図である。半導体基板１の素子形成領域には、既にｎＭＯＳ２の基本構造が形成されている。なお、絶縁膜２４ｉは、例えばＳｉＯ2 からなる。
【０２２１】
まず、このような半導体基板１上に、図５８に示すように、例えばＳｉＯ2 からなる絶縁膜２４ｊをＣＶＤ法等によって堆積した後、図５９に示すように、絶縁膜２４ｉ，２４ｊに、ｎＭＯＳ２のｎ- 形半導体領域２ａ1 の一部が露出するような接続孔１２ａをフォトリソグラフィ技術によって穿孔する。
【０２２２】
続いて、図６０に示すように、半導体基板１上に、例えばｎ形の低抵抗ポリシリコンからなる導体膜２２ｆをＣＶＤ法等によって堆積する。この際、本実施例３においても、導体膜２２ｆをその上面がほぼ平坦になる程度に堆積する。この導体膜２２ｆは、キャパシタの１枚目のフィン部を形成するための導体膜である。
【０２２３】
その後、図６１に示すように、導体膜２２ｆの上面をエッチバックすることにより、導体膜２２ｆの上面をさらに平坦にする。
【０２２４】
次いで、図６２に示すように、その導体膜２２ｆ上に、例えばＳｉＯ2 からなる絶縁膜２４ｇをＣＶＤ法等によって堆積した後、絶縁膜２４ｇの上面に、例えばｎ形の低抵抗ポリシリコンからなる導体膜２２ｇをＣＶＤ法等によって堆積し、さらに、導体膜２２ｇ上に、例えばＳｉＯ2 からなる絶縁膜２４ｈをＣＶＤ法等によって堆積する。この導体膜２２ｇは、キャパシタの２枚目のフィン部を形成するための導体膜である。
【０２２５】
次いで、図６３に示すように、導体膜２２ｇおよび絶縁膜２４ｇ，２４ｈに、導体膜２２ｆの一部が露出するような接続孔１２ｆをフォトリソグラフィ技術によって形成した後、図６４に示すように、半導体基板１上に、例えばｎ形の低抵抗ポリシリコンからなる導体膜２２ｈをＣＶＤ法等によって堆積する。この導体膜２２ｈは、キャパシタの３枚目のフィン部を形成するための導体膜である。
【０２２６】
すなわち、本実施例３においては、キャパシタの１枚目のフィン部を形成するための導体膜２２ｆの上面を平坦にし、その上面にキャパシタの２枚目および３枚目のフィン部を形成するための導体膜２２ｇ，２２ｈを堆積する。これにより、前記実施例２と同様に、容易にしかも製造工程をあまり多くすることなく、前記実施例１と同様の効果を得ることが可能となっている。
【０２２７】
続いて、導体膜２２ｈ上に、キャパシタ形成用のレジストパターン２０ｉをフォトリソグラフィ技術によって形成した後、そのレジストパターン２０ｉをエッチングマスクとして、導体膜２２ｇ，２２ｈおよび絶縁膜２４ｇ，２４ｈをパターニングする。この際、１枚目のフィン部形成用の導体膜２２ｆをエッチングの際にストッパとして機能する保護膜として使用する。
【０２２８】
これにより、図６５に示すように、キャパシタ３の２枚目および３枚目のフィン部３ａ2 ，３ａ3 をパターニングする。続いて、２枚目および３枚目のフィン部３ａ2 ，３ａ3 に挟まれた絶縁膜２４ｈおよびフィン部３ａ2 と導体膜２２ｆに挟まれた絶縁膜２４ｇを除去する。その後、導体膜２２ｆの露出部分をエッチング除去することにより、図６６に示すように、キャパシタ３のキャパシタ用電極３ａを形成する。
【０２２９】
このように、本実施例３によれば、前記実施例２の(1) で得られた効果の他に、保護用の絶縁膜２３ｄを形成しないので、形成工程が容易になるという効果を得ることが可能となる。
【０２３０】
（実施例４）
図６７〜図７２は本発明の他の実施例である半導体集積回路装置の製造工程中における半導体基板の要部断面図である。
【０２３１】
本実施例４においては、ビット線の形成方法が前記実施例１と異なる。その方法は、例えば以下の通りである。
【０２３２】
図６７および図６８は、本実施例４の半導体集積回路装置の製造工程中におけるメモリセルアレイＭと周辺回路領域Ａとの半導体基板の要部断面図を示している。
【０２３３】
メモリセルアレイＭにおいて絶縁膜１１ｄには、既に、ｎＭＯＳ２のｎ- 形半導体領域２ａ1 が露出するような接続孔１２ｂが形成されている。
【０２３４】
まず、このような半導体基板１上に、例えばｎ形の低抵抗ポリシリコンからなる導体膜２２ｉをＣＶＤ法等によって堆積する。
【０２３５】
続いて、図６９および図７０に示すように、周辺回路領域ＡにおけるｎＭＯＳ１３およびｐＭＯＳ１４の一方の半導体領域１３ａ1 ，１４ａ1 の上方が露出するようなレジストパターン２０ｊをフォトリソグラフィ技術によって形成する。
【０２３６】
その後、そのレジストパターン２０ｊをエッチングマスクとして、絶縁膜１１ｄに、周辺回路領域ＡのｎＭＯＳ１３およびｐＭＯＳ１４の半導体領域１３ａ1 ，１４ａ1 の一部が露出するような接続孔１２ｃを形成する。
【０２３７】
その後、図７１および図７２に示すように、例えばタングステンからなる金属膜２５ａを前記実施例１と同様にして堆積した後、その金属膜２５ａを前記実施例１と同様にパターニングすることにより、前記実施例１で説明したメモリ回路用のビット線ＢＬおよび周辺回路用の第１層配線１５ａ（図２参照）を形成する。
【０２３８】
したがって、本実施例４においても、前記実施例１の(3) 〜(5) で得られた効果と同様の効果を得ることが可能となる。
【０２３９】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例１〜４に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０２４０】
例えば前記実施例１〜４においては、メモリセルを構成するキャパシタがフィン構造の場合について説明したが、これに限定されるものではなく種々変更可能であり、例えば図７３に示すように、クラウン構造のキャパシタ３としても良い。
【０２４１】
このキャパシタ３は、例えば筒状に形成されたキャパシタ用電極３ａと、それを被覆するキャパシタ用絶縁膜３ｃと、さらにそれを被覆するキャパシタ用電極３ｂとから構成されている。キャパシタ用電極３ａは、ｎＭＯＳ２のｎ- 形半導体領域２ａ1 と電気的に接続されている。キャパシタ用電極３ｂは、給電用配線１８（図４参照）と電気的に接続され所定の電位に設定されている。キャパシタ用電極３ａ，３ｂは、共に、例えばｎ形の低抵抗ポリシリコンからなり、キャパシタ用絶縁膜３ｃは、例えばＳｉ3 Ｎ4 とＳｉＯ2 との積層膜からなる。あるいは、キャパシタ用電極３ａに、例えばｎ型の低抵抗ポリシリコン、キャパシタ用電極３ｂに、例えばタングステンまたはＴｉＮ、キャパシタ用絶縁膜３ｃに、例えば酸化タンタル（Ｔａ2 Ｏ5 ）を用いることもできる。
【０２４２】
また、前記実施例１〜３においては、ビット接続部を低抵抗ポリシリコンで埋め込む場合について説明したが、これに限定されるものではなく、例えば図７４に示すように、ビット接続部ＢＣの底部に、例えばｎ形の低抵抗ポリシリコンからなるパッド膜２６を形成しても良い。なお、ビット線ＢＬは、例えばタングステンまたはＡｌ−Ｓｉ−Ｃｕ合金からなる。また、キャパシタ用電極３ａは、例えば４枚のフィン部３ａ1 〜３ａ4 を有している。
【０２４３】
この場合、パッド膜２６を自己整合的に形成することにより、ビット接続部ＢＣの両側のｎＭＯＳ２，２の間隔を狭くすることができる。その上、パッド膜２６の上面をある程度幅広とすることにより接続孔１２ｂの位置ずれ等にも対応できるので、ｎＭＯＳ２，２の間隔を狭めてもビット線ＢＬとの接続の信頼性を確保できる。しかも、パッド膜２６から半導体基板１側に不純物を拡散できるので、ｎＭＯＳ２の半導体領域２ａの接続抵抗を下げることができる。その上、前記実施例１と同様に、ビット配線用の金属膜を周辺回路構成用の配線として使用することができる。
【０２４４】
また、前記実施例４においては、ビット線および第１層配線を形成する際に、ビット線を構成する下層の低抵抗ポリシリコン膜を絶縁膜上に堆積した後、周辺回路領域のＭＯＳの半導体領域に達する接続孔を穿孔した場合について説明したが、これに限定されるものではなく、例えば次のようにしても良い。
【０２４５】
まず、ビット線を構成する下層の低抵抗ポリシリコン膜を絶縁膜上に堆積した後、そのポリシリコン膜を、周辺回路領域には残らないようにパターニングする。続いて、周辺回路領域のＭＯＳの半導体領域に達するような接続孔を絶縁膜に穿孔した後、半導体基板上に所定の金属膜を堆積する。その後、その金属膜をパターニングすることにより、ビット線および第１層配線を形成する。
【０２４６】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である６４ＭビットＤＲＡＭに適用した場合について説明したが、これに限定されず種々適用可能であり、例えば４Ｍまたは１６ＭビットＤＲＡＭ等のような他のビット数のＤＲＡＭや半導体メモリ回路を有する複合ゲートアレイ等、他の半導体集積回路装置に適用することも可能である。
【０２４７】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【０２４８】
(1).本発明によれば、キャパシタがワード線に平行する方向に沿って直線上に並ぶことがないので、その方向に隣接するキャパシタ間の距離を長くすることができるとともに、そのキャパシタとキャパシタ接続部との位置合わせ余裕を大きくすることが可能となる。このため、ＤＲＡＭにおけるメモリセルアレイ全体の面積の大幅な増大を招くことなく、キャパシタの面積を従来よりも増大させることが可能となり、不良の発生を少なくすることができる。
【０２４９】
(2).本発明によれば、不純物拡散に起因する狭チャネル効果を生じることなく、良好なチャネルストッパ層を形成することが可能となる。
【０２５０】
(3).本発明によれば、ビット線と同一の配線層にビット線用の金属膜を用いて周辺回路用の第１層配線を形成することが可能となる。
【０２５１】
このため、周辺回路領域において、第１層配線と素子とを接続する接続孔の深さを均一にすることができるので、その接続の信頼性を向上させることが可能となる。また、従来、周辺回路を構成する配線のためには使用できなかったビット線の配線層を、周辺回路を構成する第１層配線のための配線層として使用できるので、配線領域を増大させることができ、配線の配置の自由度を向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例である半導体集積回路装置の要部平面図である。
【図２】図１のＩＩ−ＩＩ線の断面図である。
【図３】半導体集積回路装置の周辺回路領域における部分断面図である。
【図４】半導体集積回路装置の要部平面図である。
【図５】図１の半導体集積回路装置の製造工程中における半導体基板の要部断面図である。
【図６】図１の半導体集積回路装置の図５と同等の製造工程中における半導体基板の他の要部断面図である。
【図７】図１の半導体集積回路装置の図５に続く製造工程中における半導体基板の要部断面図である。
【図８】図１の半導体集積回路装置の図７と同等の製造工程中における半導体基板の他の要部断面図である。
【図９】図１の半導体集積回路装置の図７に続く製造工程中における半導体基板の要部断面図である。
【図１０】図１の半導体集積回路装置の図９と同等の製造工程中における半導体基板の他の要部断面図である。
【図１１】図１の半導体集積回路装置の図９に続く製造工程中における半導体基板の要部断面図である。
【図１２】図１の半導体集積回路装置の図１１と同等の製造工程中における半導体基板の他の要部断面図である。
【図１３】図１の半導体集積回路装置の図１０に続く製造工程中における半導体基板の要部断面図である。
【図１４】図１の半導体集積回路装置の図１３と同等の製造工程中における半導体基板の他の要部断面図である。
【図１５】図１の半導体集積回路装置の図１３に続く製造工程中における半導体基板の要部断面図である。
【図１６】図１の半導体集積回路装置の図１５と同等の製造工程中における半導体基板の他の要部断面図である。
【図１７】図１の半導体集積回路装置の図１５に続く製造工程中における半導体基板の要部断面図である。
【図１８】図１の半導体集積回路装置の図１７と同等の製造工程中における半導体基板の他の要部断面図である。
【図１９】図１の半導体集積回路装置の図１７に続く製造工程中における半導体基板の要部断面図である。
【図２０】図１の半導体集積回路装置の図１９と同等の製造工程中における半導体基板の他の要部断面図である。
【図２１】図１の半導体集積回路装置の図１９に続く製造工程中における半導体基板の要部断面図である。
【図２２】図１の半導体集積回路装置の図２１と同等の製造工程中における半導体基板の他の要部断面図である。
【図２３】図１の半導体集積回路装置の図２１に続く製造工程中における半導体基板の要部断面図である。
【図２４】図１の半導体集積回路装置の図２３と同等の製造工程中における半導体基板の他の要部断面図である。
【図２５】図１の半導体集積回路装置の図２３に続く製造工程中における半導体基板の要部断面図である。
【図２６】図１の半導体集積回路装置の図２５と同等の製造工程中における半導体基板の他の要部断面図である。
【図２７】図１の半導体集積回路装置の図２５に続く製造工程中における半導体基板の要部断面図である。
【図２８】図１の半導体集積回路装置の図２７と同等の製造工程中における半導体基板の他の要部断面図である。
【図２９】図１の半導体集積回路装置の図２７に続く製造工程中における半導体基板の要部断面図である。
【図３０】図１の半導体集積回路装置の図２９と同等の製造工程中における半導体基板の他の要部断面図である。
【図３１】図１の半導体集積回路装置の図２９に続く製造工程中における半導体基板の要部断面図である。
【図３２】図１の半導体集積回路装置の図３１と同等の製造工程中における半導体基板の他の要部断面図である。
【図３３】図１の半導体集積回路装置の図３１に続く製造工程中における半導体基板の要部断面図である。
【図３４】図１の半導体集積回路装置の図３３と同等の製造工程中における半導体基板の他の要部断面図である。
【図３５】図１の半導体集積回路装置の図３３に続く製造工程中における半導体基板の要部断面図である。
【図３６】図１の半導体集積回路装置の図３５と同等の製造工程中における半導体基板の他の要部断面図である。
【図３７】図１の半導体集積回路装置の図３５に続く製造工程中における半導体基板の要部断面図である。
【図３８】図１の半導体集積回路装置の図３７と同等の製造工程中における半導体基板の他の要部断面図である。
【図３９】図１の半導体集積回路装置の図３７に続く製造工程中における半導体基板の要部断面図である。
【図４０】図１の半導体集積回路装置の図３９と同等の製造工程中における半導体基板の他の要部断面図である。
【図４１】図１の半導体集積回路装置の図３９に続く製造工程中における半導体基板の要部断面図である。
【図４２】図１の半導体集積回路装置の図４１と同等の製造工程中における半導体基板の他の要部断面図である。
【図４３】図１の半導体集積回路装置の図４１に続く製造工程中における半導体基板の要部断面図である。
【図４４】図１の半導体集積回路装置の図４３と同等の製造工程中における半導体基板の他の要部断面図である。
【図４５】図１の半導体集積回路装置の図４３に続く製造工程中における半導体基板の要部断面図である。
【図４６】図１の半導体集積回路装置の図４５と同等の製造工程中における半導体基板の他の要部断面図である。
【図４７】本発明の他の実施例である半導体集積回路装置の製造工程中における半導体基板の要部断面図である。
【図４８】本発明の他の実施例である半導体集積回路装置の図４７に続く製造工程中における半導体基板の要部断面図である。
【図４９】本発明の他の実施例である半導体集積回路装置の図４８に続く製造工程中における半導体基板の要部断面図である。
【図５０】本発明の他の実施例である半導体集積回路装置の図４９に続く製造工程中における半導体基板の要部断面図である。
【図５１】本発明の他の実施例である半導体集積回路装置の図５０に続く製造工程中における半導体基板の要部断面図である。
【図５２】本発明の他の実施例である半導体集積回路装置の図５１に続く製造工程中における半導体基板の要部断面図である。
【図５３】本発明の他の実施例である半導体集積回路装置の図５２に続く製造工程中における半導体基板の要部断面図である。
【図５４】本発明の他の実施例である半導体集積回路装置の図５３に続く製造工程中における半導体基板の要部断面図である。
【図５５】本発明の他の実施例である半導体集積回路装置の図５４に続く製造工程中における半導体基板の要部断面図である。
【図５６】本発明の他の実施例である半導体集積回路装置の図５５に続く製造工程中における半導体基板の要部断面図である。
【図５７】本発明の他の実施例である半導体集積回路装置の製造工程中における半導体基板の要部断面図である。
【図５８】本発明の他の実施例である半導体集積回路装置の図５７に続く製造工程中における半導体基板の要部断面図である。
【図５９】本発明の他の実施例である半導体集積回路装置の図５８に続く製造工程中における半導体基板の要部断面図である。
【図６０】本発明の他の実施例である半導体集積回路装置の図５９に続く製造工程中における半導体基板の要部断面図である。
【図６１】本発明の他の実施例である半導体集積回路装置の図６０に続く製造工程中における半導体基板の要部断面図である。
【図６２】本発明の他の実施例である半導体集積回路装置の図６１に続く製造工程中における半導体基板の要部断面図である。
【図６３】本発明の他の実施例である半導体集積回路装置の図６２に続く製造工程中における半導体基板の要部断面図である。
【図６４】本発明の他の実施例である半導体集積回路装置の図６３に続く製造工程中における半導体基板の要部断面図である。
【図６５】本発明の他の実施例である半導体集積回路装置の図６４に続く製造工程中における半導体基板の要部断面図である。
【図６６】本発明の他の実施例である半導体集積回路装置の図６５に続く製造工程中における半導体基板の要部断面図である。
【図６７】本発明の他の実施例である半導体集積回路装置の製造工程中における半導体基板の要部断面図である。
【図６８】本発明の他の実施例である半導体集積回路装置の図６７と同等の製造工程中における半導体基板の他の要部断面図である。
【図６９】本発明の他の実施例である半導体集積回路装置の図６７に続く製造工程中における半導体基板の要部断面図である。
【図７０】本発明の他の実施例である半導体集積回路装置の図６９と同等の製造工程中における半導体基板の他の要部断面図である。
【図７１】本発明の他の実施例である半導体集積回路装置の図６９に続く製造工程中における半導体基板の要部断面図である。
【図７２】本発明の他の実施例である半導体集積回路装置の図７１と同等の製造工程中における半導体基板の他の要部断面図である。
【図７３】本発明の他の実施例である半導体集積回路装置の要部断面図である。
【図７４】本発明の他の実施例である半導体集積回路装置の要部断面図である。
【図７５】従来のＤＲＡＭのメモリセルアレイの部分平面図である。
【符号の説明】
１ 半導体基板
２ ｎチャネルＭＯＳ・ＦＥＴ
２ａ 半導体領域
２ａ1 ｎ- 形半導体領域
２ａ2 ｎ+ 形半導体領域
２ｂ ゲート絶縁膜
２ｇ ゲート電極
３ キャパシタ
３ａ キャパシタ用電極
３ａ1 〜３ａ4 フィン部
３ｂ キャパシタ用電極
３ｃ キャパシタ用絶縁膜
４ｐ ｐウエル
４ｎ ｎウエル
５ｐ，５ｎ チャネルストッパ層
６ フィールド絶縁膜
７ｐ，７ｎ 半導体領域
８ 絶縁膜
９ 絶縁膜
１０ サイドウォール
１１ａ〜１１ｆ 絶縁膜
１２ａ〜１２ｇ 接続孔
１３ ｎチャネルＭＯＳ・ＦＥＴ
１３ａ 半導体領域
１３ａ1 ｎ- 形半導体領域
１３ａ2 ｎ+ 形半導体領域
１３ｂ ゲート絶縁膜
１３ｇ ゲート電極
１４ ｐチャネルＭＯＳ・ＦＥＴ
１４ａ 半導体領域
１４ａ1 ｐ- 形半導体領域
１４ａ2 ｐ+ 形半導体領域
１４ｂ ゲート絶縁膜
１４ｇ ゲート電極
１５ａ 第１層配線
１５ｂ 第２層配線
１５ｃ 第３層配線
１５ｃ1 〜１５ｃ3 金属膜
１６ａ，１６ｂ 表面保護膜
１７ 接続配線
１８ 給電用配線
１８ａ 給電パッド
１９ａ 絶縁膜
２０ａ〜２０ｊ フォトレジストパターン
２１ ゲート絶縁膜
２２ａ〜２２ｉ 導体膜
２３ａ〜２３ｄ 絶縁膜
２４ａ〜２４ｊ 絶縁膜
２５ａ，２５ｂ，２５ｂ1 〜２５ｂ3 金属膜
２６ パッド膜
ＷＬ ワード線
ＢＬ ビット線
Ｍ メモリセルアレイ
ＭＣ メモリセル
ＢＣ ビット接続部
ＣＣ キャパシタ接続部
Ａ 周辺回路領域
Ｃ 接続領域
５０ メモリセルアレイ
５１ ワード線
５２ ビット線
５３ ＭＯＳ・ＦＥＴ
５４ ビット接続部
５５ メモリセル
５６ キャパシタ
５７ キャパシタ接続部
Claims (12)
- 半導体基板と、前記半導体基板上に形成された複数のワード線導体と、複数のビット線導体と、前記ワード線導体の１つと前記ビット線導体の１つとの交点に各々設けられた複数のメモリセルとを含む半導体メモリ装置において、
各々のビット線導体用の隣接する２つのメモリセルは、フィールド絶縁膜により素子分離されたメモリセル対ユニット構造を形成し、前記メモリセル対ユニット構造の各々は、前記ビット線導体の長さ方向に前記ビット線導体の１つの下に以下の順で配列された第１の情報格納キャパシタと、第１のスイッチングトランジスタと、第２のスイッチングトランジスタと、第２の情報格納キャパシタとを含み、前記トランジスタの各々は、前記半導体基板に形成された一対の半導体領域と、前記半導体基板上の前記一対の半導体領域間に形成された制御電極とを有し、前記制御電極に与えられた制御信号に応答して前記トランジスタが導通される時に、一対の前記半導体領域間で電流が流れ、前記第１のスイッチングトランジスタの前記一対の半導体領域の１つと前記第２のスイッチングトランジスタの前記一対の半導体領域の１つとは、それらの境界で単一の領域に合体され、不純物がドープされた多結晶シリコンからなるビット線接続導体を介して前記ビット線導体の１つに接続された拡散層を備え、前記第１及び第２のスイッチングトランジスタの制御電極は相互に隣接するワード線導体に各々接続され、前記第１及び第２のスイッチングトランジスタの前記一対の半導体領域の他の１つは前記第１及び第２の情報格納キャパシタに各々接続され、前記第１の情報格納キャパシタと前記第１のスイッチングトランジスタとは前記隣接する２つのメモリセルの１つを形成し、前記第２の情報格納キャパシタと前記第２のスイッチングトランジスタとは前記隣接する２つのメモリセルの他の１つを形成し、
前記１つのビット線導体の一方の側に隣接する第１のビット線導体の下に形成されたメモリセル対ユニット構造の第２の情報格納キャパシタと、前記１つのビット線導体の他方の側に隣接する第２のビット線導体の下に形成されたメモリセル対ユニット構造の第１の情報格納キャパシタとが、前記１つのビット線導体の下に形成されたメモリセル対ユニットのビット線接続導体に対して、前記ビット線導体の長さ方向に直交する方向に隣接して位置されるように、前記第１及び第２のビット線導体の下に形成された一連のメモリセル対ユニット構造は、平面的に見た場合、前記１つのビット線導体の下に形成された一連のメモリセル対ユニット構造に対して、前記ビット線導体の長さ方向に各々位置的にシフトされ、
前記第１及び第２のスイッチングトランジスタの各々の前記一対の半導体領域は、前記半導体基板の素子形成領域に形成され、
前記第１及び第２の情報格納キャパシタは、前記メモリセル対ユニット構造の各々において、前記第１及び第２のスイッチングトランジスタ上に各々形成され、
前記メモリセル対ユニット構造の第１及び第２のスイッチングトランジスタの前記第１及び第２の半導体領域が形成された前記半導体基板の前記素子形成領域は同じビット線導体に接続されない隣接する素子形成領域とメモリセル対ユニットの長さを１ピッチとした場合に１／４ピッチだけ互いにずれており、
前記半導体メモリ装置の周辺回路領域の第１のレベル配線導体は、前記ビット線導体の配線と同じレベルで形成されることを特徴とする半導体メモリ装置。 - 半導体基板と、前記半導体基板上に形成された複数のワード線導体と、複数のビット線導体と、前記ワード線導体の１つと前記ビット線導体の１つとの交点に各々設けられた複数のメモリセルとを含む半導体メモリ装置において、
各々のビット線導体用の隣接する２つのメモリセルは、フィールド絶縁膜により素子分離されたメモリセル対ユニット構造を形成し、前記メモリセル対ユニット構造の各々は、前記ビット線導体の長さ方向に前記ビット線導体の１つの下に以下の順で配列された第１の情報格納キャパシタと、第１のスイッチングトランジスタと、第２のスイッチングトランジスタと、第２の情報格納キャパシタとを含み、前記トランジスタの各々は、前記半導体基板に形成された一対の半導体領域と、前記半導体基板上の前記一対の半導体領域間に形成された制御電極とを有し、前記制御電極に与えられた制御信号に応答して前記トラン ジスタが導通される時に、一対の前記半導体領域間で電流が流れ、前記第１のスイッチングトランジスタの前記一対の半導体領域の１つと前記第２のスイッチングトランジスタの前記一対の半導体領域の１つとは、それらの境界で単一の領域に合体され、不純物がドープされた多結晶シリコンからなるビット線接続導体を介して前記ビット線導体の１つに接続された拡散層を備え、前記第１及び第２のスイッチングトランジスタの制御電極は相互に隣接するワード線導体に各々接続され、前記第１及び第２のスイッチングトランジスタの前記一対の半導体領域の他の１つは前記第１及び第２の情報格納キャパシタに各々接続され、前記第１の情報格納キャパシタと前記第１のスイッチングトランジスタとは前記隣接する２つのメモリセルの１つを形成し、前記第２の情報格納キャパシタと前記第２のスイッチングトランジスタとは前記隣接する２つのメモリセルの他の１つを形成し、
前記１つのビット線導体の一方の側に隣接する第１のビット線導体の下に形成されたメモリセル対ユニット構造の第２の情報格納キャパシタと、前記１つのビット線導体の他方の側に隣接する第２のビット線導体の下に形成されたメモリセル対ユニット構造の第１の情報格納キャパシタとが、前記１つのビット線導体の下に形成されたメモリセル対ユニットのビット線接続導体に対して、前記ビット線導体の長さ方向に直交する方向に隣接して位置されるように、前記第１及び第２のビット線導体の下に形成された一連のメモリセル対ユニット構造は、平面的に見た場合、前記１つのビット線導体の下に形成された一連のメモリセル対ユニット構造に対して、前記ビット線導体の長さ方向に各々位置的にシフトされ、
前記第１及び第２のスイッチングトランジスタの各々の前記一対の半導体領域は、前記半導体基板の素子形成領域に形成され、
前記第１及び第２の情報格納キャパシタは、前記メモリセル対ユニット構造の各々において、前記第１及び第２のスイッチングトランジスタ上に各々形成され、
前記メモリセル対ユニット構造の第１及び第２のスイッチングトランジスタの前記第１及び第２の半導体領域が形成された前記半導体基板の前記素子形成領域は同じビット線導体に接続されない隣接する素子形成領域とメモリセル対ユニットの長さを１ピッチとした場合に１／４ピッチだけ互いにずれており、
前記半導体基板のウエル領域内において、スイッチングトランジスタが形成された活性領域を分離するフィールド絶縁膜と接触して、前記活性領域の表面下に配置されたチャネルストッパ領域を、更に含むことを特徴とする半導体メモリ装置。 - 半導体基板と、前記半導体基板上に形成された複数のワード線導体と、複数のビット線導体と、前記ワード線導体の１つと前記ビット線導体の１つとの交点に各々設けられた複数のメモリセルとを含む半導体メモリ装置において、
各々のビット線導体用の隣接する２つのメモリセルは、フィールド絶縁膜により素子分離されたメモリセル対ユニット構造を形成し、前記メモリセル対ユニット構造の各々は、前記ビット線導体の長さ方向に前記ビット線導体の１つの下に以下の順で配列された第１の情報格納キャパシタと、第１のスイッチングトランジスタと、第２のスイッチングトランジスタと、第２の情報格納キャパシタとを含み、前記トランジスタの各々は、前記半導体基板に形成された一対の半導体領域と、前記半導体基板上の前記一対の半導体領域間に形成された制御電極とを有し、前記制御電極に与えられた制御信号に応答して前記トランジスタが導通される時に、一対の前記半導体領域間で電流が流れ、前記第１のスイッチングトランジスタの前記一対の半導体領域の１つと前記第２のスイッチングトランジスタの前記一対の半導体領域の１つとは、それらの境界で単一の領域に合体され、不純物がドープされた多結晶シリコンからなるビット線接続導体を介して前記ビット線導体の１つに接続された拡散層を備え、前記第１及び第２のスイッチングトランジスタの制御電極は相互に隣接するワード線導体に各々接続され、前記第１及び第２のスイッチングトランジスタの前記一対の半導体領域の他の１つは前記第１及び第２の情報格納キャパシタに各々接続され、前記第１の情報格納キャパシタと前記第１のスイッチングトランジスタとは前記隣接する２つのメモリセルの１つを形成し、前記第２の情報格納キャパシタと前記第２のスイッチングトランジスタとは前記隣接する２つのメモリセルの他の１つを形成し、
前記１つのビット線導体の一方の側に隣接する第１のビット線導体の下に形成されたメモリセル対ユニット構造の第２の情報格納キャパシタと、前記１つのビット線導体の他方の側に隣接する第２のビット線導体の下に形成されたメモリセル対ユニット構造の第１の情報格納キャパシタとが、前記１つのビット線導体の下に形成されたメモリセル対ユニットのビット線接続導体に対して、前記ビット線導体の長さ方向に直交する方向に隣接して位置されるように、前記第１及び第２のビット線導体の下に形成された一連のメモリセル対ユニット構造は、平面的に見た場合、前記１つのビット線導体の下に形成された一連のメモリセル対ユニット構造に対して、前記ビット線導体の長さ方向に各々位置的にシフトされ、
前記第１及び第２のスイッチングトランジスタの各々の前記一対の半導体領域は、前記半導体基板の素子形成領域に形成され、
前記第１及び第２の情報格納キャパシタは、前記メモリセル対ユニット構造の各々において、前記第１及び第２のスイッチングトランジスタ上に各々形成され、
前記メモリセル対ユニット構造の第１及び第２のスイッチングトランジスタの前記第１及び第２の半導体領域が形成された前記半導体基板の前記素子形成領域は同じビット線導体に接続されない隣接する素子形成領域とメモリセル対ユニットの長さを１ピッチとした場合に１／４ピッチだけ互いにずれており、
前記半導体メモリ装置の周辺回路領域の第１のレベル配線導体は、前記ビット線導体と同時に形成されることを特徴とする半導体メモリ装置。 - 請求項１〜３のいずれか１項において、
前記各々のスイッチングトランジスタは、前記ビット線接続導体とキャパシタ接続部との間に配置されることを特徴とする半導体メモリ装置。 - 請求項１〜３のいずれか１項において、
１つのビット線導体用のビット線接続導体と前記１つのビット線導体に隣接するビット線導体用のビット線接続導体は、１つのワード線導体に対して反対側にあることを特徴とする半導体メモリ装置。 - 請求項１〜３のいずれか１項において、
前記第１及び第２のスイッチングトランジスタの前記一対の半導体領域の他の１つは、前記第１及び第２の情報格納キャパシタと接続され、前記第１及び第２の情報格納キャパシタ内の不純物は、前記一対の半導体領域の他の１つに拡散されることを特徴とする半導体メモリ装置。 - 請求項１〜３のいずれか１項において、
前記ビット線接続導体は、前記第１及び第２のスイッチングトランジスタの前記一対の半導体領域の１つを露出するコンタクト孔内に埋め込まれていることを特徴とする半導体メモリ装置。 - 請求項１〜３のいずれか１項において、
前記ビット線接続導体を構成している不純物がドープされた多結晶シリコンからの不純物拡散により前記半導体基板の表面に形成された半導体領域を、更に含むことを特徴とする半導体メモリ装置。 - 請求項１〜３のいずれか１項において、
前記第１及び第２の情報格納キャパシタの各々は、対応するトランジスタの前記一対の半導体領域中の他の１つと接続されるように形成された第１のキャパシタ電極と、該第１のキャパシタ電極上に形成されたキャパシタ絶縁膜と、該絶縁膜上に形成された第２のキャパシタ電極とを有し、前記絶縁膜と前記第１及び第２のキャパシタ電極とは、前記ビット線導体と前記ワード線導体との間に位置されることを特徴とする半導体メモリ装置。 - 請求項９において、
前記第２のキャパシタ電極と前記ビット線導体との間には、層間絶縁膜が形成され、前記ビット線接続導体は、前記トランジスタの前記一対の半導体領域の他の１つに到達するように、前記層間絶縁膜を介して形成されることを特徴とする半導体メモリ装置。 - 請求項１〜３のいずれか１項において、
前記ビット線導体は、金属からなることを特徴とする半導体メモリ装置。 - 請求項１〜３のいずれか１項において、
前記ビット線導体は、タングステンからなることを特徴とする半導体メモリ装置。
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