JP3667550B2

JP3667550B2 - Crossbar switch

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Publication number: JP3667550B2
Application number: JP08963999A
Authority: JP
Inventors: 誠新妻
Original assignee: 日本電気エンジニアリング株式会社
Priority date: 1999-03-30
Filing date: 1999-03-30
Publication date: 2005-07-06
Anticipated expiration: 2019-03-30
Also published as: JP2000287231A

Description

【０００１】
【発明の属する技術分野】
本発明はクロスバスイッチに関し、特に少ない入出力端子を持つＬＳＩ（大規模集積回路）等の電子部品を用いた大規模なクロスバスイッチの構成に関する。
【０００２】
【従来の技術】
従来、クロスバスイッチにおいては、全ての入力チャネルからの入力データを一つのＬＳＩ等の電子部品に入力している。また、全ての出力チャネルへの出力データも一つのＬＳＩ等の電子部品から出力している。
【０００３】
入力チャネル数及び出力チャネル数を多数必要とするクロスバスイッチを構成するためには、比較的小規模のクロスバスイッチを複数次元結合して制御することによって実現させている。上記のクロスバスイッチとしては、特開平１−１３１９５０号公報に記載された技術等がある。
【０００４】
【発明が解決しようとする課題】
上述した従来のクロスバスイッチでは、多数の入力チャネルや出力チャネルを必要とする大規模なクロスバスイッチを構成するために、複数次元の結合が必要となるので、複数の入力チャネルからそれぞれ異なる出力チャネルへデータ転送を行った場合、中間のクロスバスイッチでパスの競合が発生してしまい、性能が低下してしまうという問題がある。
【０００５】
また、クロスバスイッチを一次元でのみ構成した場合には上記の問題を解決することができるが、大量の入出力端子を持つＬＳＩ等の電子部品が必要となってしまうという問題がある。
【０００６】
そこで、本発明の目的は上記の問題点を解消し、小規模の入出力端子数のＬＳＩ等の電子部品を用いかつデータの転送性能を低下させることなく、大規模の入出力チャネル数をサポートすることができるクロスバスイッチを提供することにある。
【０００７】
【課題を解決するための手段】
本発明によるクロスバスイッチは、外部から受信したパラレル形式の入力データを１／ｎ（ｎは正の整数）のデータ幅のシリアル形式のデータに変換する第１のデータ変換手段と、前記第１のデータ変換手段からの前記シリアル形式のデータを目的とする出力ポートへとスイッチングするｎ台のスイッチング手段と、前記ｎ台のスイッチング手段からのシリアル形式のデータをパラレル形式のデータに変換して外部へ送出する第２のデータ変換手段とを備えている。
【０００８】
すなわち、本発明のクロスバスイッチは、パラレル形式のデータを受信して１／ｎ（ｎは正の整数）のデータ幅のシリアル形式のデータに変換して送出するデータ受信部と、データ受信部からのシリアル形式のデータをスイッチングするｎ台のスイッチ部と、各スイッチ部からのシリアル形式のデータをパラレル形式のデータに変換して選択送出するデータ送信部とから構成している。
【０００９】
この構成において、データ受信部は入力されるパラレル形式のデータをシリアル形式のデータに変換して送出するｎ個のＰ／Ｓ（パラレル／シリアル）変換手段と、入力データが宛先情報であるか転送データであるかを判定し、宛先情報であった場合に全てのＰ／Ｓ変換手段へ同時にデータを送出し、転送データである時にＰ／Ｓ変換手段に順次送出する宛先制御手段とから構成している。
【００１０】
また、スイッチ部はシリアル形式のデータをパラレル形式のデータに変換して宛先情報を再生する手段と、入力されたシリアル形式のデータを選択出力する手段と、各宛先情報再生手段で生成された宛先情報を基に選択出力手段の選択制御を行う宛先制御手段とから構成されている。
【００１１】
さらに、データ送信部はスイッチ部から送出されるシリアル形式のデータをパラレル形式のデータに変換するｎ個のＳ／Ｐ（シリアル／パラレル）変換手段と、各Ｓ／Ｐ変換手段によって生成されたｎ個のパラレル形式のデータを選択出力する手段とから構成している。
【００１２】
上記の構成のクロスバスイッチはデータ受信部から全てのスイッチ部に対して宛先情報を同時に送出することによって、全てのスイッチ部にて同一の出力ポートへのパスを確保している。
【００１３】
また、クロスバスイッチは宛先情報に続く転送データを順次各スイッチ部へ送出し、データ送信部にて各スイッチからのデータを選択して送出することによって、データの転送速度を低下させることなく、データ転送を行うことを可能としている。
【００１４】
さらに、クロスバスイッチはデータ受信部とスイッチ部との間、スイッチ部とデータ送信部との間のデータパスを全て１／ｎのデータ幅のシリアル形式のデータとすることによって、データ受信部、スイッチ部、データ送信部の各動作ブロックのインタフェース量を削減することが可能となる。よって、各機能部を少ない入出力端子を持つＬＳＩ等の電子部品を用いて構成することが可能となる。
【００１５】
【発明の実施の形態】
次に、本発明の実施例について図面を参照して説明する。図１は本発明の一実施例によるクロスバスイッチの構成を示すブロック図である。図１においては、８入力／８出力のクロスバスイッチを示している。尚、図１に示す本発明の一実施例では図５に示す入力データ／出力データのデータ形式でデータ転送が行われ、各機能部のインタフェースは１ビットのデータ幅で転送が行われることを前提としている。
【００１６】
図１において、クロスバスイッチ１は入力チャネル２０〜２７各々に対応するデータ受信部１１０〜１１７と、スイッチング動作を行うスイッチ部１２０〜１２９と、出力チャネル３０〜３７各々に対応するデータ送信部１３０〜１３７とから構成されている。
【００１７】
データ受信部１１０〜１１７各々は１０ビットのパラレル形式のデータを受信すると、そのデータをシリアル形式のデータに変換し、変換したデータをスイッチ部１２０〜１２９へと送出する。
【００１８】
スイッチ部１２０〜１２９各々はデータ受信部１１０〜１１７からそれぞれ送出されるシリアル形式のデータを受信し、宛先情報の再生及びデータのスイッチングを行い、それらの結果をデータ送信部１３０〜１３７へと送出する。
【００１９】
データ受信部１３０〜１３７各々はスイッチ部１２０〜１２９からそれぞれ送出されるシリアル形式のデータをパラレル形式のデータに変換し、パラレル形式のデータを順次送出する。
【００２０】
図２は図１のデータ受信部１１０の詳細な構成を示すブロック図である。図２において、データ受信部１１０はデータ受信バッファ１１０１と、Ｐ／Ｓ（パラレル／シリアル）変換回路１１０２０〜１１０２９と、宛先制御回路１１０３とから構成されている。
【００２１】
データ受信バッファ１１０１はパラレル形式のデータを受信し、そのデータをＦＩＦＯ（ＦａｓｔＩｎＦａｓｔＯｕｔ）形式で格納する。Ｐ／Ｓ変換回路１１０２０〜１１０２９各々は受信バッファ１１０１からのパラレル形式のデータをシリアル形式のデータに変換し、変換したデータをスイッチ部１２０〜１２９へと送出する。
【００２２】
宛先制御回路１１０３はデータ受信バッファ１１０１の出力データの内容を参照し、その内容が宛先情報またはデータ転送の終了情報であれば、その情報を全てのＰ／Ｓ変換回路１１０２０〜１１０２９へブロードキャスト方式で付与し、転送データであれば、その転送データを順次付与する。尚、図示していないが、データ受信部１１１〜１１７は上記のデータ受信部１１０と同様の構成となっており、データ受信部１１０と同様の動作を行う。
【００２３】
図３は図１のに示すスイッチ部１２０の詳細な構成を示すブロック図である。図３において、スイッチ部１２０はシリアルデータ受信部１２０１０〜１２０１７と、宛先再生部１２０２０〜１２０２７と、優先順位制御回路１２０３０〜１２０３７と、出力データセレクタ１２０４０〜１２０４７とから構成されている。
【００２４】
宛先再生部１２０２０〜１２０２７は各データ受信部１１０〜１１７からシリアル形式のデータで宛先情報が供給されると、そのデータをパラレル形式のデータに変換して宛先情報に再生し、宛先情報が示す出力ポートに対応した優先順位制御回路１２０３０〜１２０３７に出力ポートの確保要求を行う。
【００２５】
優先順位制御回路１２０３０〜１２０３７は各宛先再生部１２０２０〜１２０２７からの出力ポートの確保要求のうちの何れかを選択し、選択した宛先再生部１２０２０〜１２０２７から出力ポートの開放要求がされるまで、対応する出力データセレクタ１２０４０〜１２０４７が選択する入力ポートを固定する。
【００２６】
宛先情報に続いて転送データがデータ受信部１１０〜１１７から供給されると、シリアルデータ受信部１２０２０〜１２０１７を介して何れかの出力データセレクタ１２０４０〜１２０４７が対応する優先順位制御回路１２０３０〜１２０３７からの制御にしたがって、シリアル形式のデータをデータ送信部１３０〜１３７へと送出する。
【００２７】
また、宛先再生部１２０２０〜１２０２７はデータ受信部１１０〜１１７から転送の終了情報が供給されると、そのデータをパラレル形式のデータに変換し、優先順位制御回路１２０３０〜１２０３７に対して確保した出力ポートの開放要求を行う。尚、図示していないが、スイッチ部１２１〜１２９は上記のスイッチ部１２０と同様の構成となっており、スイッチ部１２０と同様の動作を行う。
【００２８】
図４は図１のデータ送信部１３０の詳細な構成を示すブロック図である。図４において、データ送信部１３０はＳ／Ｐ（シリアル／パラレル）変換回路１３０１０〜１３０１９と、出力セレクタ１３０２とから構成されている。
【００２９】
Ｓ／Ｐ変換回路１３０１０〜１３０１９は各スイッチ部１２０〜１２７からのデータを受信すると、そのデータをパラレル形式のデータに変換する。出力セレクタ１３０２はＳ／Ｐ変換回路１３０１０〜１３０１９の有効な転送データを順次選択し、不要となるコマンドビットを削除して出力する。尚、図示していないが、データ送信部１３１〜１３７は上記のデータ送信部１３０と同様の構成となっており、データ送信部１３０と同様の動作を行う。
【００３０】
図５は本発明の一実施例による入力データ及び出力データのデータ形式を示す図である。図５において、入力データは１０ビットのデータで、ＶＬＤ（ｖａｌｉｄ）ビット、コマンドビット、８ビットのコマンドまたは転送データによって構成されている。
【００３１】
一方、出力データは９ビットのデータで、ＶＬＤビット、８ビットの転送データによって構成されている。データ転送を行う時、入力データの第一ワードには宛先情報が、第２ワード以降には転送するデータが、最終ワードには終了情報が入力される。
【００３２】
図６は図２に示すデータ受信部１１０のデータ転送開始時の動作を示すタイムチャートであり、図７は図３に示すスイッチ部１２０のデータ転送開始時の動作を示すタイムチャートであり、図８は図４に示すデータ送信部１３０のデータ転送開始時の動作を示すタイムチャートである。
【００３３】
また、図９は図２に示すデータ受信部１１０のデータ転送終了時の動作を示すタイムチャートであり、図１０は図３に示すスイッチ部１２０のデータ転送終了時の動作を示すタイムチャートであり、図１１は図４に示すデータ送信部１３０のデータ転送終了時の動作を示すタイムチャートである。これら図１〜図１１を参照して、入力チャネル２０からクロスバスイッチ１を介して出力チャネル３０へとデータ転送する場合の動作について説明する。まず、データ転送開始時の動作について説明する。
【００３４】
データ受信部１１０において、データ受信バッファ１１０１には宛先情報と転送データとが順次供給される。データ受信バッファ１１０１に宛先情報が供給されると、宛先制御回路１１０３は全てのＰ／Ｓ変換回路１１０２０〜１１０２９に同時に宛先情報を供給し（図６のＴ００〜Ｔ０１を参照）、Ｐ／Ｓ変換回路１１０２０〜１１０２９はパラレル形式の宛先情報をシリアル形式のデータに変換し、スイッチ部１２０〜１２９へと送出する（図６のＴ０１〜Ｔ０８を参照）。
【００３５】
続いて、転送データがデータ受信バッファ１１０１に供給されると（図６のＴ０１〜を参照）、宛先制御回路１１０３は順次Ｐ／Ｓ変換回路１１０２０〜１１０２９へと転送データを供給し、Ｐ／Ｓ変換回路１１０２０〜１１０２９は同様にシリアル形式のデータに変換してスイッチ部１２０〜１２９へと送出する（図６のＴ１１〜を参照）。
【００３６】
スイッチ部１２０おいて、データ受信部１１０からシリアル形式の宛先情報が供給されると（図７のＴ００〜Ｔ０９を参照）、宛先再生部１２０２０はパラレル形式の宛先情報に再生し、宛先情報に示される出力ポートに対応する優先順位制御回路１２０３０に対して出力ポートの確保を要求する。優先順位制御回路１２０３０は各宛先再生部１２０２０〜１２０２７からの要求によって一カ所を選択し、選択情報を生成して記憶する。
【００３７】
今、この宛先再生部１２０２０からデータ送信部３０への出力ポートの確保要求があり、他の宛先再生部１２０２１〜１２０２７からの同送出ポートへの確保要求がない時、優先順位制御回路１２０３０はシリアルデータ受信部１２０１０からのデータを選択するように選択情報を記憶する（図７のＴ１０を参照）。
【００３８】
データ受信部１１０から宛先情報に続いて転送データがシリアル形式で供給されると（図７のＴ１０〜を参照）、シリアルデータ受信部１２０１０は各出力セレクタ１２０４０〜１２０４７へ送出し、出力セレクタ１２０４０は対応する優先順位制御回路１２０３０が持つ選択情報にしたがって、シリアルデータ受信部１２０１０のデータをデータ送信部１３０へと送出する（図７のＴ１１〜を参照）。尚、スイッチ部１２１〜１２９では上述したスイッチ部１２０の操作と同様な操作が行われている。
【００３９】
データ送信部１３０において、スイッチ部１２０〜１２９からシリアル形式の転送データが供給されると、各Ｓ／Ｐ変換回路１３０１０〜１３０１９はパラレル形式のデータに変換する。
【００４０】
この時、各Ｓ／Ｐ変換回路１３０１０〜１３０１９によって生成され、パラレル形式のデータとして有効となるタイミングはデータ受信部１１０によって各スイッチ部１２０〜１２９へデータが送出されるタイミングが異なるため、同様に異なったタイミングとなる（図８のＴ００〜Ｔ０９を参照）。すなわち、Ｓ／Ｐ変換回路１３０１０〜１３０１９にて、同時にかつ複数箇所で有効なパラレル形式の転送データが生成されることはないということになる。
【００４１】
よって、出力データセレクタ１３０２はＳ／Ｐ変換回路１３０１０〜１３０１９の何れかの有効なデータを選択して送出することによって、データ受信部１１０に供給されたデータの順番通りにかつ転送速度を落とすことなく、データを送出することができる（図８のＴ１０〜を参照）。
【００４２】
次に、データ転送終了時の動作について説明する。データ受信部１１０において、データ受信バッファ１１０１に終了情報が供給されると、宛先制御回路１１０３は全てのＰ／Ｓ変換回路１１０２０〜１１０２９が転送データをスイッチ部１２０〜１２９へ送出し終えるタイミングまで待ち合わせた後、同時に終了情報を供給する（図９のＴ１２を参照）。
【００４３】
Ｐ／Ｓ変換回路１１０２０〜１１０２９はパラレル形式の終了情報をシリアル形式のデータに変換してスイッチ部１２０〜１２９へ送出する（図９のＴ１２〜Ｔ２２を参照）。
【００４４】
スイッチ部１２０において、データ受信部１１０からシリアル形式の終了情報が供給されると（図１０のＴ１４〜Ｔ２３を参照）、宛先再生部１２０２０ではパラレル形式の終了情報に再生し、全ての優先順位制御回路１２０３０〜１２０３７に対してポートの開放要求を行う。
【００４５】
優先順位制御回路１２０３０〜１２０３７はポート確保要求元と同一の宛先再生部１２０２０〜１２０２７から、出力ポートの開放要求がなされた時に選択情報を無効化し、新たなポート確保要求が受付けられるようにする。
【００４６】
今、優先順位制御回路１２０３０には出力データセレクタ１２０４０がシリアルデータ受信部１２０１０のデータを選択し、送出するように選択情報が記憶されているが、優先順位制御回路１２０３０からのポート開放要求によって無効化される（図１０のＴ２４を参照）。しかしながら、終了情報は優先順位制御回路１２０３０内の選択情報が無効化される前に、出力データセレクタ１２０４０から送出される。
【００４７】
データ送信部１３０において、各Ｓ／Ｐ変換回路１３０１０〜１３０１９には各スイッチ部１２０〜１２９から転送データと同様に、終了情報もシリアル形式のデータとして供給されるが（図１１のＴ１０〜Ｔ１９を参照）、パラレル形式のデータに変換した際に、変換したデータが終了情報であった場合、そのデータを無効化する。この操作によって、出力セレクタ１３０２は有効な転送データのみを出力データとして送出することができる。
【００４８】
このように、上記の実施例では各機能ブロック間のインタフェースを１ビットのデータ幅のシリアル形式のデータとしているため、データ転送に必要なインタフェースをデータ受信部１１０〜１１７では２０本（入力：１０本，出力：１０本）、スイッチ部１２０〜１２９では１６本（入力：８本、出力：８本）、データ送信部１３０〜１３７では１９本（入力：１０本、出力：９本）というように、小規模の入出力端子数のＬＳＩ等の電子部品を用いて構成することができる。
【００４９】
また、データ受信部１１０〜１１７から宛先情報及び終了情報をブロードキャスト方式で各スイッチ部１２０〜１２９に送出しているので、スイッチ部１２０〜１２９は同時に同一の動作をすることができ、転送データを各スイッチ部１２０〜１２９に送出するタイミングを順次ずらし、データ送信部１３０〜１３７にてパラレル形式のデータへ復元し、順次送出することによって、転送性能を低下させることなく、データ転送を行うことができる。
【００５０】
図１２は本発明の他の実施例によるクロスバスイッチの構成を示すブロック図である。図１２においては、入力チャネル２０〜２７間において、クロスバスイッチ１の出力ポートを排他制御した場合の構成を示している。尚、本発明の他の実施例によるクロスバスイッチも本発明の一実施例と同様に８入力／８出力のクロスバスイッチであり、ロック制御回路４を設けた以外は本発明の一実施例と同様の構成となっており、同一構成要素には同一符号を付してある。
【００５１】
図１２において、ロック制御回路４は各入力チャネル２０〜２７からの出力ポート確保要求に対して各出力ポートの排他制御を行い、ロック成功またはロック不成功の通知を要求元の各入力チャネル２０〜２７に対して行う。
【００５２】
尚、複数の入力チャネル２０〜２７より同一の出力チャネル３０〜３７の何れかに対する要求が同時に行われた場合、ロック制御回路４内にて何れか一つの要求元に対してのみ、ロック成功の通知を行う。この制御によって、クロスバスイッチ１には同時に同一の出力ポートへの転送が行われることがなくなる。
【００５３】
図１３は図１２のスイッチ部１２０の詳細な構成を示すブロック図である。図１２において、スイッチ部１２０はシリアルデータ受信部１２０１０〜１２０１７と、宛先再生部１２０２０〜１２０２７と、出力データセレクタ１２０４０〜１２０４７と、出力セレクタ制御回路１２０５０〜１２０５７とから構成されている。
【００５４】
各入力チャネル２０〜２７からは同時に同一の出力ポートへのデータ転送が行われることがないため、本実施例のスイッチ部１２０には本発明の一実施例に示す優先順位制御回路１２０３０〜１２０３７のような複雑な論理回路が不要となり、新たに出力セレクタ制御回路１２０５０〜１２０５７を設けている。
【００５５】
出力セレクタ制御回路１２０５０〜１２０５７は各宛先再生部１２０２０〜１２０２７からの出力ポートの確保要求のうちの有効な要求を抽出し、選択した宛先再生部１２０２０〜１２０２７から出力ポートの開放要求がされるまで、対応する出力データセレクタ１２０４０〜１２０４７が選択する入力ポートを固定する。
【００５６】
これら図１２及び図１３を参照して、入力チャネル２０からクロスバスイッチ１を介して出力チャネル３０へとデータを転送する動作について説明する。
【００５７】
入力チャネル２０〜２７はデータ転送を行う際に、出力ポート３０の確保要求をロック制御回路４に対して行う。ロック制御回路４はこれらの要求に対して、要求先の出力ポートが未使用状態である場合にロック成功の通知を、使用中であった場合にロック不成功の通知を要求元の入力チャネル２０〜２７に対して行う。
【００５８】
入力チャネル２０〜２７はロック成功の通知を受信すると、クロスバスイッチ１に対して宛先情報と転送データと終了情報とを順次供給する。
【００５９】
データ受信部１１０〜１１７は本発明の一実施例と同様の動作によって、スイッチ部１２０〜１２９へシリアル形式のデータを送出する。スイッチ部１２０〜１２９では宛先再生部１２０２０〜１２０２７にて宛先情報を生成し、出力セレクタ制御回路１２０５０〜１２０５７に対してパスの確保要求を行う。
【００６０】
出力セレクタ制御回路１２０５０〜１２０５７は宛先再生部１２０２０〜１２０２７からのパス確保要求によって、出力データセレクタ１２０４０〜１２０４７がシリアルデータ受信部１２０１０〜１２０１７のデータを選択するよう選択情報を記憶する。宛先情報に続いて、転送データがデータ受信部１１０〜１１７から供給されると、その転送データをシリアルデータ受信部１２０１０〜１２０１７を介して出力データセレクタ１２０４０〜１２０４７からデータ送信部１３０〜１３７へと送出する。
【００６１】
さらに、終了情報がデータ受信部１１０〜１１７から供給されると、出力セレクタ制御回路１２０５０〜１２０５７は記憶していた選択情報を無効化する。データ送信部１３０〜１３７では本発明の一実施例と同様の動作によって、出力チャネル３０〜３７に対してデータの送出を行う。
【００６２】
このように、本発明の他の実施例では入力チャネル２０〜２７が予め転送目的とする出力チャネル３０〜３７の何れかへのポートを確保した後にデータ転送を開始するため、クロスバスイッチ１内部に複雑な優先順位制御回路等の複雑な競合制御論理を組込む必要がなくなる。
【００６３】
図１４は本発明の別の実施例によるクロスバスイッチの構成を示すブロック図である。図１４においては、各機能ブロック間のインタフェースを２ビットのデータ幅とした場合の構成を示している。尚、本発明の別の実施例によるクロスバスイッチも本発明の一実施例と同様に８入力／８出力のクロスバスイッチである。
【００６４】
図１４において、クロスバスイッチ５は入力チャネル２０〜２７に対応するデータ受信部５１０〜５１７と、スイッチング動作を行うスイッチ部５２０〜１２４と、出力チャネル３０〜３７に対応するデータ送信部５３０〜５３７とから構成されている。
【００６５】
データ受信部５１０〜５１７は１０ビットのパラレル形式のデータを受信し、シリアル形式の２ビット幅のデータに変換し、変換したデータをスイッチ部５２０〜５２９へと送出する。
【００６６】
スイッチ部５２０〜５２４はデータ受信部５１０〜５１７から送出される２ビット幅のシリアル形式のデータを受信し、宛先情報の再生及びデータのスイッチングを行い、その結果をデータ送信部５３０〜５３７へと送出する。
【００６７】
データ受信部５３０〜５３７はスイッチ部５２０〜５２４から送出されてくるシリアル形式の２ビット幅のデータをそれぞれパラレル形式のデータに変換し、順次送出する。
【００６８】
図１５は図１４のデータ受信部５１０の詳細な構成を示すブロック図である。図１５において、データ受信部５１０はデータ受信バッファ５１０１と、Ｐ／Ｓ変換回路５１０２０〜５１０２４と、宛先制御回路５１０３とから構成されている。
【００６９】
データ受信バッファ５１０１はパラレル形式のデータを受信し、そのデータをＦＩＦＯ形式で格納する。Ｐ／Ｓ変換回路５１０２０〜５１０２４は受信バッファ１１０１からのパラレル形式のデータを２ビット幅のシリアル形式のデータに変換し、変換したデータをスイッチ部５２０〜５２４へ送出する。
【００７０】
宛先制御回路５１０３はデータ受信バッファ５１０１の出力データの内容を参照し、その内容が宛先情報またはデータ転送の終了情報であれば、その情報を全てのＰ／Ｓ変換回路５１０２０〜５１０２４へブロードキャスト方式で付与し、転送データであれば、その転送データを順次付与する。尚、図示していないが、データ受信部５１１〜５１７は上記のデータ受信部５１０と同様の構成となっており、データ受信部５１０と同様の動作を行う。
【００７１】
図１６は図１４のスイッチ部５２０の詳細な構成を示すブロック図である。図１６において、スイッチ部５２０はシリアルデータ受信部５２０１０〜５２０１７と、宛先再生部５２０２０〜５２０２７と、優先順位制御回路５２０３０〜５２０３７と、出力データセレクタ５２０４０〜５２０４７とから構成されている。
【００７２】
宛先再生部５２０２０〜５２０２７は各データ受信部５１０〜５１７から２ビット幅のシリアル形式のデータで宛先情報が供給されると、パラレル形式のデータに変換して宛先情報に再生し、宛先情報が示す出力ポートに対応した優先順位制御回路５２０３０〜５２０３７に出力ポートの確保要求を行う。
【００７３】
優先順位制御回路５２０３０〜５２０３７は各宛先再生部５２０３０〜５２０３７からの出力ポートの確保要求のうちの何れかを選択し、選択した宛先再生部５２０３０〜５２０３７から出力ポートの開放要求がされるまで、対応する出力データセレクタ５２０４０〜５２０４７が選択する入力ポートを固定する。
【００７４】
宛先情報に続いて転送データがデータ受信部５１０〜５１７から供給されると、シリアルデータ受信部５２０２０〜５２０１７を介して何れかの出力データセレクタ５２０４０〜５２０４７が対応する優先順位制御回路５２０３０〜５２０３７からの制御にしたがって、２ビット幅のシリアル形式のデータをデータ送信部５３０〜５３７へと送出する。
【００７５】
また、宛先再生部５２０２０〜５２０２７はデータ受信部５１０〜５１７から転送の終了情報が供給されると、そのデータをパラレル形式のデータに変換し、優先順位制御回路５２０３０〜５２０３７に対して確保した出力ポートの開放要求を行う。尚、図示していないが、スイッチ部５２１〜５２４は上記のスイッチ部５２０と同様の構成となっており、スイッチ部５２０と同様の動作を行う。
【００７６】
図１７は図１４のデータ送信部５３０の詳細な構成を示すブロック図である。図１７において、データ送信部５３０はＳ／Ｐ変換回路５３０１０〜５３０１９と、出力セレクタ５３０２とから構成されている。
【００７７】
Ｓ／Ｐ変換回路５３０１０〜５３０１９は各スイッチ部５２０〜５２７からのデータを受信すると、そのデータをパラレル形式のデータに変換する。出力セレクタ５３０２はＳ／Ｐ変換回路５３０１０〜５３０１９の有効な転送データを順次選択し、不要となるコマンドビットを削除して出力する。尚、図示していないが、データ送信部５３１〜５３７は上記のデータ送信部５３０と同様の構成となっており、データ送信部５３０と同様の動作を行う。
【００７８】
図１８は図１５に示すデータ受信部５１０のデータ転送開始時の動作を示すタイムチャートであり、図１９は図１６に示すスイッチ部５２０のデータ転送開始時の動作を示すタイムチャートであり、図２０は図１７のデータ送信部５３０のデータ転送開始時の動作を示すタイムチャートである。これら図１４〜図２０を参照して入力チャネル２０からクロスバスイッチ５を介して出力チャネル３０へとデータ転送する場合の動作について説明する。
【００７９】
データ受信部５１０において、データ受信バッファ５１０１には宛先情報と転送データとが順次供給される。データ受信バッファ５１０１に宛先情報が供給されると、宛先制御回路５１０３は全てのＰ／Ｓ変換回路５１０２０〜５１０２４に対して同時に宛先情報を供給し（図１８のＴ００〜Ｔ０１を参照）、Ｐ／Ｓ変換回路５１０２０〜５１０２９はパラレル形式の宛先情報を２ビット幅のシリアル形式のデータに変換し、スイッチ部５２０〜５２４へと送出する（図１８のＴ０１〜Ｔ０５を参照）。
【００８０】
続いて、転送データがデータ受信バッファ５１０１に供給されると（図１８のＴ０１〜を参照）、宛先制御回路１１０３は順次、Ｐ／Ｓ変換回路５１０２０〜５１０２４へと転送データを供給し、Ｐ／Ｓ変換回路５１０２０〜５１０２４は同様に２ビット幅のシリアル形式のデータに変換し、スイッチ部５２０〜５２９へと送出する（図１８のＴ０６〜を参照）。
【００８１】
スイッチ部５２０において、データ受信部５１０からシリアル形式の宛先情報が供給されると（図１９のＴ００〜Ｔ０４を参照）、宛先再生部５２０２０はパラレル形式の宛先情報に再生し、宛先情報に示される出力ポートに対応する優先順位制御回路５２０３０に対して出力ポートの確保を要求する。優先順位制御回路５２０３０は各宛先再生部５２０２０〜５２０２７からの要求によって一カ所を選択し、選択情報を生成して記憶する。
【００８２】
今、この宛先再生部５２０２０からデータ送信部３０への出力ポートの確保要求があり、他の宛先再生部５２０２１〜５２０２７からの同送出ポートへの確保要求がない時、優先順位制御回路５２０３０はシリアルデータ受信部５２０１０からのデータを選択するように選択情報を記憶する（図１９のＴ０５を参照）。
【００８３】
データ受信部５１０から宛先情報に続いて転送データがシリアル形式で供給されると（図１９のＴ０５〜を参照）、シリアルデータ受信部５２０１０はそのデータを各出力セレクタ５２０４０〜５２０４７へと送出し、出力セレクタ５２０４０は対応する優先順位制御回路５２０３０が持つ選択情報にしたがって、シリアルデータ受信部５２０１０のデータをデータ送信部５３０へと送出する（図１９のＴ０６〜を参照）。尚、スイッチ部５２１〜５２４では上記のスイッチ部５２０の操作と同様な操作が行われている。
【００８４】
データ送信部５３０において、スイッチ部５２０〜５２４からシリアル形式の転送データが供給されると、各Ｓ／Ｐ変換回路５３０１０〜５３０１４はパラレル形式のデータに変換する。
【００８５】
この時、各Ｓ／Ｐ変換回路５３０１０〜５３０１４によって生成され、パラレル形式のデータとして有効となるタイミングはデータ受信部５１０によって各スイッチ部５２０〜５２４へとデータが送出されるタイミングが異なるため、同様に異なったタイミングとなる（図２０のＴ００〜Ｔ０４を参照）。すなわち、Ｓ／Ｐ変換回路５３０１０〜５３０１４にて、同時にかつ複数箇所で有効なパラレル形式の転送データが生成されることはないということになる。
【００８６】
よって、出力データセレクタ５３０２はＳ／Ｐ変換回路５３０１０〜５３０１４の何れかの有効なデータを選択して送出することによって、データ受信部５１０に供給されたデータの順番通りにかつ転送速度を落とすことなく、データを送出することができる（図２０のＴ０５〜を参照）。
【００８７】
上述したように、本実施例では本発明の一実施例と同様な動作を行い、転送性能を低下させることなくかつ各機能ブロック間のインタフェースを２ビットのデータ幅のシリアル形式のデータとしたことによって、データ転送に必要なインタフェースをデータ受信部では２０本（入力：１０本，出力：１０本）、スイッチ部では３２本（入力：１６本、出力：１６本）、データ送信部では１９本（入力：１０本、出力：９本）というように、小規模の入出力端子数のＬＳＩ等の電子部品を用いて構成することができる。また、本実施例ではクロスバスイッチ５内部での処理時間の短縮、スイッチ部の設置台数の削減が可能となる。
【００８８】
このように、データ受信部１１０〜１１７，５１０〜５１７、スイッチ部１２０〜１２９，５２０〜５２４、データ送信部１３０〜１３７，５３０〜５３７と機能ブロックを分散させ、各ブロック間のインタフェースをシリアル形式のデータとすることによって、少ない入出力端子を持つＬＳＩ等の電子部品を用いて大規模なクロスバスイッチを構成することができる。
【００８９】
【発明の効果】
以上説明したように本発明によれば、外部から受信したパラレル形式の入力データを１／ｎ（ｎは正の整数）のデータ幅のシリアル形式のデータに変換する第１のデータ変換手段と、第１のデータ変換手段からのシリアル形式のデータを目的とする出力ポートへとスイッチングするｎ台のスイッチング手段と、ｎ台のスイッチング手段からのシリアル形式のデータをパラレル形式のデータに変換して外部へ送出する第２のデータ変換手段とを備えることによって、小規模の入出力端子数のＬＳＩ等の電子部品を用いかつデータの転送性能を低下させることなく、大規模の入出力チャネル数をサポートすることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例によるクロスバスイッチの構成を示すブロック図である。
【図２】図１のデータ受信部の詳細な構成を示すブロック図である。
【図３】図１のに示すスイッチ部の詳細な構成を示すブロック図である。
【図４】図１のデータ送信部の詳細な構成を示すブロック図である。
【図５】本発明の一実施例による入力データ及び出力データのデータ形式を示す図である。
【図６】図２に示すデータ受信部のデータ転送開始時の動作を示すタイムチャートである。
【図７】図３に示すスイッチ部のデータ転送開始時の動作を示すタイムチャートである。
【図８】図４に示すデータ送信部のデータ転送開始時の動作を示すタイムチャートである。
【図９】図２に示すデータ受信部のデータ転送終了時の動作を示すタイムチャートである。
【図１０】図３に示すスイッチ部のデータ転送終了時の動作を示すタイムチャートである。
【図１１】図４に示すデータ送信部のデータ転送終了時の動作を示すタイムチャートである。
【図１２】本発明の他の実施例によるクロスバスイッチの構成を示すブロック図である。
【図１３】図１２のスイッチ部の詳細な構成を示すブロック図である。
【図１４】本発明の別の実施例によるクロスバスイッチの構成を示すブロック図である。
【図１５】図１４のデータ受信部の詳細な構成を示すブロック図である。
【図１６】図１４のスイッチ部の詳細な構成を示すブロック図である。
【図１７】図１４のデータ送信部の詳細な構成を示すブロック図である。
【図１８】図１５に示すデータ受信部のデータ転送開始時の動作を示すタイムチャートである。
【図１９】図１６に示すスイッチ部のデータ転送開始時の動作を示すタイムチャートである。
【図２０】図１７のデータ送信部のデータ転送開始時の動作を示すタイムチャートである。
【符号の説明】
１，５クロスバスイッチ
４ロック制御回路
２０〜２７入力チャネル
３０〜３７出力チャネル
１１０〜１１７，５１０〜５１７データ受信部
１２０〜１２９，５２０〜５２４スイッチ部
１３０〜１３７，５３０〜５３７データ送信部
１１０１，５１０１データ受信バッファ
１１０３，５１０３宛先制御部
１３０２，５３０２出力セレクタ
１１０２０〜１１０２９，５１０２０〜５１０２４Ｐ／Ｓ変換回路
１２０１０〜１２０１７，５２０１０〜５２０１７シリアルデータ受信部
１２０２０〜１２０２７，５２０２０〜５２０２７宛先再生部
１２０３０〜１２０３７，５２０３０〜５２０３７優先順位制御回路
１２０４０〜１２０４７，５２０４０〜５２０４７出力データセレクタ
１２０５０〜１２０５７出力セレクタ制御回路
１３０１０〜１３０１９，５３０１０〜５３０１４Ｓ／Ｐ変換回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a crossbar switch, and particularly to a configuration of a large-scale crossbar switch using electronic components such as an LSI (Large Scale Integrated Circuit) having a small number of input / output terminals.
[0002]
[Prior art]
Conventionally, in a crossbar switch, input data from all input channels is input to one electronic component such as an LSI. Output data for all output channels is also output from one electronic component such as an LSI.
[0003]
In order to construct a crossbar switch that requires a large number of input channels and a large number of output channels, a relatively small crossbar switch is combined and controlled in multiple dimensions. As the crossbar switch, there is a technique described in JP-A-1-131950.
[0004]
[Problems to be solved by the invention]
In the conventional crossbar switch described above, since a large-scale crossbar switch that requires a large number of input channels and output channels requires multidimensional coupling, a plurality of input channels are changed to different output channels. When data transfer is performed, there is a problem that path contention occurs in an intermediate crossbar switch and performance is degraded.
[0005]
Further, when the crossbar switch is configured only in one dimension, the above problem can be solved, but there is a problem that electronic parts such as LSI having a large number of input / output terminals are required.
[0006]
Therefore, the object of the present invention is to solve the above problems and to support a large number of input / output channels using electronic components such as LSIs with a small number of input / output terminals and without reducing the data transfer performance. It is to provide a crossbar switch that can be used.
[0007]
[Means for Solving the Problems]
The crossbar switch according to the present invention includes first data conversion means for converting parallel-type input data received from outside into serial-type data having a data width of 1 / n (n is a positive integer), and the first data conversion means. N switching means for switching the serial format data from the data conversion means to a target output port; and the serial format data from the n switching means is converted into parallel format data to the outside. Second data converting means for sending out.
[0008]
That is, the crossbar switch according to the present invention receives data in parallel format, converts the data into serial format data having a data width of 1 / n (n is a positive integer), and transmits the data from the data receiving unit. N switch units for switching the serial format data, and a data transmission unit for converting the serial format data from each switch unit into parallel format data and selectively transmitting it.
[0009]
In this configuration, the data receiving unit converts n pieces of input parallel format data into serial format data and transmits it, and transfers whether or not the input data is destination information. It is composed of destination control means for judging whether it is data and sending the data simultaneously to all the P / S conversion means when it is the destination information and sequentially sending it to the P / S conversion means when it is the transfer data. ing.
[0010]
The switch unit converts the serial format data into parallel format data and reproduces the destination information, selects and outputs the input serial format data, and destinations generated by each destination information reproduction unit And destination control means for performing selection control of the selection output means based on the information.
[0011]
Further, the data transmission unit converts n serial / parallel data sent from the switch unit into parallel format data and n generated by each S / P conversion unit. And a means for selectively outputting pieces of parallel data.
[0012]
The crossbar switch having the above-described configuration secures a path to the same output port in all the switch units by simultaneously sending destination information from the data receiving unit to all the switch units.
[0013]
In addition, the crossbar switch sequentially transmits the transfer data following the destination information to each switch unit, and the data transmission unit selects the data from each switch and transmits the data without reducing the data transfer rate. It is possible to transfer.
[0014]
Further, the crossbar switch is configured such that the data path between the data receiving unit and the switch unit, and the data path between the switch unit and the data transmitting unit are all serial format data having a data width of 1 / n. It is possible to reduce the interface amount of each operation block of the data transmission unit and the data transmission unit. Therefore, each functional unit can be configured using electronic components such as an LSI having a small number of input / output terminals.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
Next, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing a configuration of a crossbar switch according to an embodiment of the present invention. FIG. 1 shows an 8-input / 8-output crossbar switch. In the embodiment of the present invention shown in FIG. 1, data transfer is performed in the data format of input data / output data shown in FIG. 5, and the interface of each functional unit is transferred with a data width of 1 bit. It is assumed.
[0016]
In FIG. 1, the crossbar switch 1 includes data receiving units 110 to 117 corresponding to input channels 20 to 27, switch units 120 to 129 for performing switching operations, and data transmitting units 130 to 130 corresponding to output channels 30 to 37, respectively. 137.
[0017]
When each of the data receiving units 110 to 117 receives 10-bit parallel format data, the data receiving units 110 to 117 convert the data into serial format data, and send the converted data to the switch units 120 to 129.
[0018]
Each of the switch units 120 to 129 receives serial data sent from the data receiving units 110 to 117, reproduces destination information and switches data, and sends the results to the data sending units 130 to 137. To do.
[0019]
Each of the data receiving units 130 to 137 converts serial format data sent from the switch units 120 to 129 into parallel format data, and sequentially sends the parallel format data.
[0020]
FIG. 2 is a block diagram showing a detailed configuration of the data receiving unit 110 of FIG. In FIG. 2, the data reception unit 110 includes a data reception buffer 1101, P / S (parallel / serial) conversion circuits 11020 to 11029, and a destination control circuit 1103.
[0021]
The data reception buffer 1101 receives data in parallel format, and stores the data in FIFO (Fast In Fast Out) format. Each of the P / S conversion circuits 11020 to 11029 converts parallel data from the reception buffer 1101 into serial data, and sends the converted data to the switch units 120 to 129.
[0022]
The destination control circuit 1103 refers to the content of the output data of the data reception buffer 1101. If the content is destination information or data transfer end information, the information is broadcast to all the P / S conversion circuits 11020 to 11029. If it is transfer data, the transfer data is sequentially added. Although not shown, the data receiving units 111 to 117 have the same configuration as the data receiving unit 110 described above, and perform the same operation as the data receiving unit 110.
[0023]
FIG. 3 is a block diagram showing a detailed configuration of the switch unit 120 shown in FIG. In FIG. 3, the switch unit 120 includes serial data receiving units 12010 to 12017, destination reproduction units 12020 to 12027, priority order control circuits 12030 to 12037, and output data selectors 12040 to 12047.
[0024]
When destination information is supplied as serial format data from each of the data receiving units 110 to 117, the destination playback units 12020 to 12027 convert the data into parallel format data and play back the destination information, and output indicated by the destination information A request for securing an output port is issued to the priority control circuits 12030 to 12037 corresponding to the ports.
[0025]
The priority control circuits 12030 to 12037 select one of the output port securing requests from the respective destination reproduction units 12020 to 12027, and until the output port opening request is issued from the selected destination reproduction units 12020 to 12027, The input ports selected by the corresponding output data selectors 12040 to 12047 are fixed.
[0026]
When transfer data is supplied from the data receivers 110 to 117 following the destination information, any of the output data selectors 12040 to 12047 corresponds to the priority order control circuits 12030 to 12037 via the serial data receivers 12020 to 12017. In accordance with the control, serial data is sent to the data transmitters 130-137.
[0027]
Further, when the transfer completion information is supplied from the data receiving units 110 to 117, the destination reproducing units 12020 to 12027 convert the data into parallel format data, and the output secured for the priority control circuits 12030 to 12037. Request to open a port. Although not shown, the switch units 121 to 129 have the same configuration as the switch unit 120 described above, and perform the same operation as the switch unit 120.
[0028]
FIG. 4 is a block diagram showing a detailed configuration of the data transmission unit 130 of FIG. In FIG. 4, the data transmission unit 130 includes S / P (serial / parallel) conversion circuits 13010 to 13019 and an output selector 1302.
[0029]
When the S / P conversion circuits 13010 to 13019 receive data from the switch units 120 to 127, the S / P conversion circuits 13010 to 13019 convert the data into parallel format data. The output selector 1302 sequentially selects valid transfer data of the S / P conversion circuits 13010 to 13019, deletes unnecessary command bits, and outputs them. Although not shown, the data transmission units 131 to 137 have the same configuration as the data transmission unit 130 described above, and perform the same operation as the data transmission unit 130.
[0030]
FIG. 5 is a diagram showing data formats of input data and output data according to an embodiment of the present invention. In FIG. 5, the input data is 10-bit data, and is composed of VLD (valid) bits, command bits, 8-bit commands or transfer data.
[0031]
On the other hand, the output data is 9-bit data, and is composed of VLD bit and 8-bit transfer data. When data transfer is performed, destination information is input to the first word of the input data, data to be transferred is input from the second word onward, and end information is input to the last word.
[0032]
6 is a time chart showing the operation of the data receiving unit 110 shown in FIG. 2 at the start of data transfer, and FIG. 7 is a time chart showing the operation of the switch unit 120 shown in FIG. 8 is a time chart showing the operation of the data transmission unit 130 shown in FIG.
[0033]
9 is a time chart showing an operation at the end of data transfer of the data receiving unit 110 shown in FIG. 2, and FIG. 10 is a time chart showing an operation at the end of data transfer of the switch unit 120 shown in FIG. FIG. 11 is a time chart showing the operation of the data transmission unit 130 shown in FIG. 4 at the end of data transfer. With reference to FIG. 1 to FIG. 11, an operation when data is transferred from the input channel 20 to the output channel 30 via the crossbar switch 1 will be described. First, the operation at the start of data transfer will be described.
[0034]
In the data reception unit 110, destination information and transfer data are sequentially supplied to the data reception buffer 1101. When the destination information is supplied to the data reception buffer 1101, the destination control circuit 1103 supplies the destination information to all the P / S conversion circuits 11020 to 11029 at the same time (see T00 to T01 in FIG. 6), and P / S conversion is performed. The circuits 11020 to 11029 convert the parallel format destination information into serial format data and send the data to the switch units 120 to 129 (see T01 to T08 in FIG. 6).
[0035]
Subsequently, when the transfer data is supplied to the data reception buffer 1101 (see T01 in FIG. 6), the destination control circuit 1103 sequentially supplies the transfer data to the P / S conversion circuits 11020 to 11029, and the P / S Similarly, the conversion circuits 11020 to 11029 convert the data into serial data and send the data to the switch units 120 to 129 (see T11 to T11 in FIG. 6).
[0036]
In the switch unit 120, when the serial format destination information is supplied from the data receiving unit 110 (see T00 to T09 in FIG. 7), the destination reproduction unit 12020 reproduces the parallel format destination information and indicates the destination information. The priority order control circuit 12030 corresponding to the output port to be output is requested to secure the output port. The priority control circuit 12030 selects one location in response to a request from each of the destination playback units 12020 to 12027, and generates and stores selection information.
[0037]
Now, when there is a request for securing an output port from the destination reproduction unit 12020 to the data transmission unit 30 and there is no request for securing the same transmission port from the other destination reproduction units 12021 to 12027, the priority control circuit 12030 is serial. Selection information is stored so as to select data from the data receiving unit 12010 (see T10 in FIG. 7).
[0038]
When transfer data is supplied from the data reception unit 110 in the serial format following the destination information (see T10 in FIG. 7), the serial data reception unit 12010 sends the output selectors 12040 to 12047, and the output selector 12040 The data of the serial data receiving unit 12010 is sent to the data transmitting unit 130 according to the selection information of the corresponding priority control circuit 12030 (see T11 to T11 in FIG. 7). In addition, in the switch parts 121-129, operation similar to operation of the switch part 120 mentioned above is performed.
[0039]
In the data transmission unit 130, when serial format transfer data is supplied from the switch units 120 to 129, the S / P conversion circuits 13010 to 13019 convert the data into parallel format data.
[0040]
At this time, the timings generated by the respective S / P conversion circuits 13010 to 13019 and valid as the data in the parallel format are different because the timing at which the data receiving unit 110 sends the data to the respective switch units 120 to 129 is different. The timing is different (see T00 to T09 in FIG. 8). That is, the S / P conversion circuits 13010 to 13019 do not generate effective parallel transfer data at a plurality of locations at the same time.
[0041]
Therefore, the output data selector 1302 selects and sends out any valid data of the S / P conversion circuits 13010 to 13019, thereby reducing the transfer rate in the order of the data supplied to the data receiving unit 110. Data can be transmitted (see T10 in FIG. 8).
[0042]
Next, the operation at the end of data transfer will be described. In the data receiving unit 110, when the end information is supplied to the data receiving buffer 1101, the destination control circuit 1103 waits until all the P / S conversion circuits 11020 to 11029 finish sending the transfer data to the switch units 120 to 129. At the same time, end information is supplied (see T12 in FIG. 9).
[0043]
The P / S conversion circuits 11020 to 11029 convert the parallel format end information into serial format data and send the data to the switch units 120 to 129 (see T12 to T22 in FIG. 9).
[0044]
In the switch unit 120, when the end information in the serial format is supplied from the data receiving unit 110 (see T14 to T23 in FIG. 10), the destination playback unit 12020 plays back to the end information in the parallel format, and controls all priority levels. A port opening request is issued to the circuits 12030 to 12037.
[0045]
The priority control circuits 12030 to 12037 invalidate the selection information when a request for opening the output port is made from the same destination reproduction unit 12020 to 12027 as the port securing request source so that a new port securing request is accepted.
[0046]
Now, the priority control circuit 12030 stores the selection information so that the output data selector 12040 selects and sends the data of the serial data receiving unit 12010, but it is invalidated by the port open request from the priority control circuit 12030. (See T24 in FIG. 10). However, the end information is sent from the output data selector 12040 before the selection information in the priority control circuit 12030 is invalidated.
[0047]
In the data transmission unit 130, the S / P conversion circuits 13010 to 13019 are supplied with end information as serial data from the switch units 120 to 129 as well as transfer data (see T10 to T19 in FIG. 11). (Refer to the above), if the converted data is end information when converted into parallel format data, the data is invalidated. By this operation, the output selector 1302 can send only valid transfer data as output data.
[0048]
As described above, in the above-described embodiment, the interface between the functional blocks is serial-format data having a 1-bit data width. Therefore, the data reception units 110 to 117 have 20 interfaces (input: 10). Book, output: 10), switch unit 120-129 has 16 (input: 8, output: 8), data transmitter 130-137 has 19 (input: 10, output: 9) In addition, it can be configured using electronic components such as LSIs having a small number of input / output terminals.
[0049]
In addition, since the destination information and the end information are transmitted from the data receiving units 110 to 117 to each of the switch units 120 to 129 by a broadcast method, the switch units 120 to 129 can simultaneously perform the same operation, and transfer data can be transferred. Data transfer can be performed without degrading the transfer performance by sequentially shifting the timing of sending to each of the switch units 120 to 129, restoring the data in parallel format by the data sending units 130 to 137, and sending them sequentially. it can.
[0050]
FIG. 12 is a block diagram showing the configuration of a crossbar switch according to another embodiment of the present invention. FIG. 12 shows a configuration when the output port of the crossbar switch 1 is exclusively controlled between the input channels 20 to 27. The crossbar switch according to another embodiment of the present invention is also an 8-input / 8-output crossbar switch as in the embodiment of the present invention, and is the same as that of the embodiment of the present invention except that the lock control circuit 4 is provided. The same components are given the same reference numerals.
[0051]
In FIG. 12, the lock control circuit 4 performs exclusive control of each output port in response to an output port securing request from each input channel 20 to 27, and notifies each requesting input channel 20 to the notification of lock success or lock failure. 27.
[0052]
When a request for any one of the same output channels 30 to 37 is simultaneously made from a plurality of input channels 20 to 27, the lock control circuit 4 can only successfully lock one of the request sources. Make a notification. This control prevents the crossbar switch 1 from being simultaneously transferred to the same output port.
[0053]
FIG. 13 is a block diagram showing a detailed configuration of the switch unit 120 of FIG. In FIG. 12, the switch unit 120 includes serial data receiving units 12010 to 12017, destination reproduction units 12020 to 12027, output data selectors 12040 to 12047, and output selector control circuits 12050 to 12057.
[0054]
Since the data transfer from the input channels 20 to 27 to the same output port is not performed at the same time, the priority control circuits 12030 to 12037 shown in the embodiment of the present invention are included in the switch unit 120 of the present embodiment. Such a complicated logic circuit is unnecessary, and output selector control circuits 12050 to 12057 are newly provided.
[0055]
The output selector control circuits 12050 to 12057 extract a valid request from the output port securing requests from the respective destination reproduction units 12020 to 12027, and until the output port opening request is issued from the selected destination reproduction units 12020 to 12027. The input ports selected by the corresponding output data selectors 12040 to 12047 are fixed.
[0056]
The operation of transferring data from the input channel 20 to the output channel 30 via the crossbar switch 1 will be described with reference to FIGS.
[0057]
The input channels 20 to 27 make a request for securing the output port 30 to the lock control circuit 4 when performing data transfer. In response to these requests, the lock control circuit 4 notifies the lock success notification when the output port of the request destination is not in use, and notifies the request input channel 20 of the lock failure when it is in use. To ~ 27.
[0058]
When receiving the notification of the lock success, the input channels 20 to 27 sequentially supply destination information, transfer data, and end information to the crossbar switch 1.
[0059]
The data receiving units 110 to 117 send serial data to the switch units 120 to 129 by the same operation as in the embodiment of the present invention. In the switch units 120 to 129, destination information is generated in the destination reproduction units 12020 to 12027, and a path securing request is issued to the output selector control circuits 12050 to 12057.
[0060]
The output selector control circuits 12050 to 12057 store selection information so that the output data selectors 12040 to 12047 select the data of the serial data receiving units 12010 to 12017 in response to a path securing request from the destination reproducing units 12020 to 12027. When the transfer data is supplied from the data receiving units 110 to 117 following the destination information, the transfer data is transferred from the output data selectors 12040 to 12047 to the data transmitting units 130 to 137 via the serial data receiving units 12010 to 12017. Send it out.
[0061]
Further, when the end information is supplied from the data receiving units 110 to 117, the output selector control circuits 12050 to 12057 invalidate the stored selection information. The data transmission units 130 to 137 transmit data to the output channels 30 to 37 by the same operation as that of the embodiment of the present invention.
[0062]
As described above, in another embodiment of the present invention, since the input channels 20 to 27 secure ports in advance to any of the output channels 30 to 37 intended for transfer, the data transfer is started. It is not necessary to incorporate complicated contention control logic such as a complicated priority control circuit.
[0063]
FIG. 14 is a block diagram showing the configuration of a crossbar switch according to another embodiment of the present invention. FIG. 14 shows a configuration when the interface between the functional blocks has a 2-bit data width. The crossbar switch according to another embodiment of the present invention is an 8-input / 8-output crossbar switch as in the embodiment of the present invention.
[0064]
In FIG. 14, the crossbar switch 5 includes data receiving units 510 to 517 corresponding to the input channels 20 to 27, switch units 520 to 124 for performing a switching operation, and data transmitting units 530 to 537 corresponding to the output channels 30 to 37. It is composed of
[0065]
The data reception units 510 to 517 receive 10-bit parallel format data, convert the data into serial format 2-bit width data, and send the converted data to the switch units 520 to 529.
[0066]
The switch units 520 to 524 receive 2-bit width serial data sent from the data reception units 510 to 517, reproduce destination information and switch data, and send the results to the data transmission units 530 to 537. Send it out.
[0067]
The data receiving units 530 to 537 convert the serial format 2-bit data sent from the switch units 520 to 524 into parallel format data, and sequentially send them out.
[0068]
FIG. 15 is a block diagram showing a detailed configuration of the data receiving unit 510 of FIG. In FIG. 15, the data reception unit 510 includes a data reception buffer 5101, P / S conversion circuits 5102 to 51024, and a destination control circuit 5103.
[0069]
The data reception buffer 5101 receives data in parallel format and stores the data in FIFO format. The P / S conversion circuits 5102 to 51024 convert the parallel data from the reception buffer 1101 into 2-bit serial data, and send the converted data to the switch units 520 to 524.
[0070]
The destination control circuit 5103 refers to the contents of the output data of the data reception buffer 5101. If the contents are destination information or data transfer end information, the information is broadcast to all the P / S conversion circuits 5102 to 51024. If it is transfer data, the transfer data is sequentially added. Although not shown, the data reception units 511 to 517 have the same configuration as the data reception unit 510 described above, and perform the same operation as the data reception unit 510.
[0071]
FIG. 16 is a block diagram showing a detailed configuration of the switch unit 520 of FIG. In FIG. 16, the switch unit 520 includes a serial data receiving unit 52010 to 52017, a destination reproducing unit 522020 to 52020, a priority order control circuit 52030 to 2037, and an output data selector 52040 to 52047.
[0072]
When the destination information is supplied from the data receiving units 510 to 517 in serial format data having a 2-bit width, the destination playback units 5220 to 52027 convert the data into parallel format data and reproduce the destination information. A request for securing an output port is made to the priority control circuits 52030 to 52037 corresponding to the output port.
[0073]
The priority order control circuits 5320 to 52037 select one of the output port securing requests from the respective destination reproduction units 52030 to 2037, and until the output port opening request is made from the selected destination reproduction units 52030 to 52037, The input port selected by the corresponding output data selectors 5420 to 52047 is fixed.
[0074]
When transfer data is supplied from the data receivers 510 to 517 following the destination information, any of the output data selectors 52040 to 52047 via the serial data receivers 52020 to 5517 corresponds to the priority order control circuits 52030 to 52037. In accordance with the control, 2-bit width serial data is sent to the data transmission units 530 to 537.
[0075]
In addition, when the transfer completion information is supplied from the data receiving units 510 to 517, the destination reproducing units 5220 to 52027 convert the data into parallel format data, and the output secured for the priority control circuits 52030 to 52037. Request to open a port. Although not shown, the switch units 521 to 524 have the same configuration as the switch unit 520 and perform the same operation as the switch unit 520.
[0076]
FIG. 17 is a block diagram showing a detailed configuration of the data transmission unit 530 of FIG. In FIG. 17, the data transmission unit 530 includes S / P conversion circuits 53010 to 53019 and an output selector 5302.
[0077]
When the S / P conversion circuits 53010 to 53019 receive data from the switch units 520 to 527, the S / P conversion circuits 53010 to 53019 convert the data into parallel data. The output selector 5302 sequentially selects valid transfer data of the S / P conversion circuits 53010 to 53019, deletes unnecessary command bits, and outputs them. Although not shown, the data transmission units 531 to 537 have the same configuration as the data transmission unit 530 and perform the same operation as the data transmission unit 530.
[0078]
FIG. 18 is a time chart showing the operation of the data receiving unit 510 shown in FIG. 15 at the start of data transfer, and FIG. 19 is a time chart showing the operation of the switch unit 520 shown in FIG. 20 is a time chart showing the operation at the start of data transfer of the data transmission unit 530 of FIG. The operation when data is transferred from the input channel 20 to the output channel 30 via the crossbar switch 5 will be described with reference to FIGS.
[0079]
In the data reception unit 510, destination information and transfer data are sequentially supplied to the data reception buffer 5101. When the destination information is supplied to the data reception buffer 5101, the destination control circuit 5103 supplies the destination information to all the P / S conversion circuits 5102 to 51024 at the same time (see T00 to T01 in FIG. 18). The S conversion circuits 5102 to 51029 convert the parallel format destination information into 2-bit serial data and send it to the switch units 520 to 524 (see T01 to T05 in FIG. 18).
[0080]
Subsequently, when the transfer data is supplied to the data reception buffer 5101 (see T01 in FIG. 18), the destination control circuit 1103 sequentially supplies the transfer data to the P / S conversion circuits 5102 to 51024, and the P / S Similarly, the S conversion circuits 5102 to 51024 convert the data into serial data having a 2-bit width, and send the data to the switch units 520 to 529 (see T06 to FIG. 18).
[0081]
In the switch unit 520, when the serial format destination information is supplied from the data receiving unit 510 (see T00 to T04 in FIG. 19), the destination reproduction unit 52020 reproduces the parallel format destination information and is indicated in the destination information. The priority order control circuit 52030 corresponding to the output port is requested to secure the output port. The priority control circuit 52030 selects one location in response to a request from each of the destination playback units 522020 to 52027, and generates and stores selection information.
[0082]
Now, when there is a request for securing an output port from the destination reproduction unit 52020 to the data transmission unit 30 and there is no request for securing the same output port from the other destination reproduction units 52021 to 52027, the priority control circuit 52030 is serial. Selection information is stored so as to select data from the data receiving unit 52010 (see T05 in FIG. 19).
[0083]
When the transfer data is supplied in serial form following the destination information from the data receiving unit 510 (see T05 in FIG. 19), the serial data receiving unit 52010 sends the data to each output selector 52040 to 52047, The output selector 52040 sends the data of the serial data reception unit 52010 to the data transmission unit 530 in accordance with the selection information held by the corresponding priority order control circuit 52030 (see T06 onward in FIG. 19). It should be noted that the switches 521 to 524 are operated in the same manner as the operation of the switch 520 described above.
[0084]
In the data transmission unit 530, when serial format transfer data is supplied from the switch units 520 to 524, the S / P conversion circuits 53010 to 53014 convert the data into parallel format data.
[0085]
At this time, the timing that is generated by each of the S / P conversion circuits 53010 to 53014 and becomes valid as parallel format data is different because the timing at which the data receiving unit 510 sends the data to each of the switch units 520 to 524 is the same. (See T00 to T04 in FIG. 20). That is, the S / P conversion circuits 53010 to 53014 do not generate effective parallel transfer data at a plurality of locations at the same time.
[0086]
Therefore, the output data selector 5302 selects and transmits any valid data from the S / P conversion circuits 53010 to 53014, thereby reducing the transfer rate in the order of the data supplied to the data receiving unit 510. However, data can be transmitted (see T05 to T05 in FIG. 20).
[0087]
As described above, in this embodiment, the same operation as that of the embodiment of the present invention is performed, and the interface between the functional blocks is made into serial data having a 2-bit data width without deteriorating the transfer performance. As a result, 20 interfaces (10 inputs and 10 outputs) for the data receiving unit, 32 interfaces (16 inputs and 16 outputs) for the switch unit, and 19 interfaces for the data transmitting unit are necessary for data transfer. (Input: 10 lines, output: 9 lines) It can be configured using electronic components such as LSIs with a small number of input / output terminals. In this embodiment, the processing time in the crossbar switch 5 can be shortened and the number of switch units can be reduced.
[0088]
As described above, the data reception units 110 to 117, 510 to 517, the switch units 120 to 129, 520 to 524, the data transmission units 130 to 137, and 530 to 537 are distributed to the functional blocks, and the interfaces between the blocks are serialized. By using this data, a large-scale crossbar switch can be configured using electronic components such as LSIs having a small number of input / output terminals.
[0089]
【The invention's effect】
As described above, according to the present invention, the first data conversion means for converting the input data in the parallel format received from the outside into the serial format data having a data width of 1 / n (n is a positive integer); N switching means for switching the serial data from the first data conversion means to a target output port; and the serial data from the n switching means is converted into parallel data and externally converted. With a second data conversion means for sending to a large number of input / output channels using electronic components such as LSI with a small number of input / output terminals and without reducing the data transfer performance There is an effect that can be done.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a crossbar switch according to an embodiment of the present invention.
FIG. 2 is a block diagram showing a detailed configuration of a data receiving unit in FIG. 1;
FIG. 3 is a block diagram showing a detailed configuration of a switch unit shown in FIG. 1;
4 is a block diagram showing a detailed configuration of a data transmission unit in FIG. 1. FIG.
FIG. 5 is a diagram illustrating a data format of input data and output data according to an embodiment of the present invention.
6 is a time chart showing an operation at the start of data transfer of the data receiving unit shown in FIG. 2;
7 is a time chart showing an operation of the switch unit shown in FIG. 3 at the start of data transfer.
8 is a time chart showing an operation at the start of data transfer of the data transmission unit shown in FIG. 4;
9 is a time chart showing the operation of the data receiving unit shown in FIG. 2 at the end of data transfer.
10 is a time chart showing the operation of the switch unit shown in FIG. 3 at the end of data transfer.
11 is a time chart showing an operation at the end of data transfer of the data transmission unit shown in FIG. 4;
FIG. 12 is a block diagram showing a configuration of a crossbar switch according to another embodiment of the present invention.
13 is a block diagram showing a detailed configuration of a switch unit in FIG. 12. FIG.
FIG. 14 is a block diagram showing a configuration of a crossbar switch according to another embodiment of the present invention.
15 is a block diagram showing a detailed configuration of a data receiving unit in FIG. 14;
16 is a block diagram showing a detailed configuration of a switch unit in FIG. 14;
17 is a block diagram showing a detailed configuration of a data transmission unit in FIG. 14;
18 is a time chart showing an operation at the start of data transfer of the data receiving unit shown in FIG. 15;
19 is a time chart showing an operation at the start of data transfer of the switch section shown in FIG. 16;
20 is a time chart showing an operation at the start of data transfer of the data transmission unit of FIG. 17;
[Explanation of symbols]
1,5 Crossbar switch
4 Lock control circuit
20-27 input channels
30-37 output channels
110-117, 510-517 Data receiver
120-129, 520-524 Switch part
130 to 137, 530 to 537 Data transmission unit
1101, 5101 Data reception buffer
1103, 5103 Destination control unit
1302, 5302 output selector
11020 to 11029, 51020 to 51024 P / S conversion circuit
12010 to 12017, 52010 to 52017 Serial data receiving unit
12020 to 12027, 52020 to 52027 Destination playback unit
12030 to 12037, 52030 to 52037 Priority order control circuit
12040-12047,52040-52047 Output data selector
12050-12057 output selector control circuit
13010 to 13019, 53010 to 53014 S / P conversion circuit

Claims

First data conversion means for converting input data having an identifier indicating parallel destination information or transfer data received from outside into serial data having a data width of 1 / n (n is a positive integer); N switching means for switching the data in the serial format from the first data conversion means to the target output port indicated by the destination information; and the serial format data from the n switching means are converted into parallel data. And a second data conversion means for converting and sending the data to the outside.

The first data conversion means includes n parallel / serial conversion means for converting the parallel format input data into the serial format data, and an identifier indicating destination information or transfer data of the parallel format input data. Referencing and determining means for determining either destination information or transfer data whose contents indicate the output destination, and input data in the parallel format to the n parallel / serial converting means according to the determination result of the determining means 2. The crossbar switch according to claim 1, further comprising destination control means for controlling the supply of the serial data and controlling the transmission of the serial data to the n switching means.

Said destination control means, the determination result of the determining means for all the parallel / serial converting means of the n-number when a said destination information transmits the same said destination information at the same time, and the determination result of said determining means 3. The crossbar switch according to claim 2, wherein when it is transfer data, the transfer data is sequentially transmitted from the first to the n-th to the n parallel / serial conversion means .

Each of the n switching means selects one of the plurality of generation means for generating destination information indicating the target output port from the serial format data input from the plurality of input ports, and the serial format data A selection output means for outputting, and a destination control means for performing selection control of the data in the serial format for the selection output means of the target output port corresponding to any one of the destination information generated by the plurality of generation means The crossbar switch according to claim 1, further comprising:

The second data conversion means includes n serial / parallel conversion means for converting serial data sent from the n switching means to parallel data, and the n serial / parallel conversion means. The crossbar switch according to any one of claims 1 to 4 , further comprising means for sequentially selecting and transmitting data generated in parallel to each other.