JP3668165B2

JP3668165B2 - Semiconductor device

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Publication number: JP3668165B2
Application number: JP2001275213A
Authority: JP
Inventors: 健治元持
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2001-09-11
Filing date: 2001-09-11
Publication date: 2005-07-06
Anticipated expiration: 2021-09-11
Also published as: JP2003086759A

Description

【０００１】
【発明の属する技術分野】
本発明は、第一の半導体チップと第二の半導体チップを、互いに表面が向き合う形で貼り合わせ接続されたチップ・オン・チップ構造の半導体装置に関するものである。
【０００２】
【従来の技術】
半導体装置の高集積化、高性能化は加速度を増して進展し続けており、今日では、種々の回路ブロックを単一チップ上に複数混載した、システムＬＳＩの生産が本格化している状況である。
【０００３】
図１０は、従来のシステムＬＳＩのチップ構成の一例を示す図であり、ここでは、一マクロ当たり１６Ｍｂｉｔ容量のメモリマクロＢが、単一チップＡの中央近傍に４つ配置され、チップの最外周には、複数のワイヤー・ボンディング・パッドＥが配置され、その他領域には複数の大規模ロジック回路Ｄが配置されている。
【０００４】
【発明が解決しようとする課題】
しかしながら上記のような、種々の回路ブロックが単一チップ上に複数搭載された従来の半導体装置では、当然のことながら、搭載された全ての回路ブロックが正常に動作して、はじめてチップとして良品となりうるものであり、搭載された複数の回路ブロックのうち、いずれか１つでも正常に動作しない不良のものがある場合には、他の大多数の回路ブロックが正常に動作するものであっても、そのチップは、不良となってしまうという問題を有している。この問題は、１チップに搭載される回路規模が大きくなり、チップ面積が大きくなるほど顕著であり、生産歩留まりの向上が困難であることを意味する。
【０００５】
また、半導体装置に搭載されるメモリマクロ自体についても、メモリ容量が大規模になるほど性能向上が困難であるという問題を有している。
【０００６】
本発明の目的は、上記従来の問題点を解決するもので、１チップに搭載された複数の回路ブロックのうち、正常に動作しない不良の回路ブロックがある場合には、その回路ブロックと同一機能を有する別チップを、元チップの不良回路ブロック上に貼り合わせ接続することによって、不良回路ブロックを救済し、生産歩留りの向上を図ることができる半導体装置を提供することである。
【０００７】
また、本発明の他の目的は、大規模なメモリ容量を必要とする半導体装置において、第一の半導体チップに、製品として最終的に必要なメモリ容量の半分のメモリ容量マクロを搭載し、第二の半導体チップに、残り半分のメモリ容量マクロを搭載し、第一の半導体チップと、第二の半導体チップを貼り合わせ接続して最終的な半導体装置を構成することによって、高性能かつチップ面積の小さな半導体装置を提供することである。
【０００８】
【課題を解決するための手段】
上記の課題を解決するために本発明の半導体装置は、複数の回路ブロックを備えチップ貼り合わせ用接続端子を設けた第一の半導体チップと、第一の半導体チップに備えられた回路ブロックと同一の機能を有する回路ブロックを備えチップ貼り合わせ用接続端子を設けた第二の半導体チップとを、互いに表面が向き合う形で貼り合わせ、互いのチップ貼り合わせ用接続端子同士を接続したものである。
【０００９】
この構成により、第一の半導体チップに搭載された複数の回路ブロックのうち、正常に動作しない不良の回路ブロックがある場合でも、第二の半導体チップを貼り合わせ接続することによって、不良回路ブロックを救済し、生産歩留りの向上を図ることができる。また、大規模なメモリ容量を必要とする半導体装置では、製品として最終的に必要なメモリ容量の半分のメモリ容量マクロを搭載した第一の半導体チップと、残り半分のメモリ容量マクロを搭載した第二の半導体チップを貼り合わせ接続することによって、高性能かつチップ面積の小さな半導体装置を実現することができる。
【００１０】
【発明の実施の形態】
本発明の請求項１記載の半導体装置は、複数の回路ブロックを備えチップ貼り合わせ用接続端子を設けた第一の半導体チップと、第一の半導体チップに備えられた回路ブロックと同一の機能を有する回路ブロックを備えチップ貼り合わせ用接続端子を設けた第二の半導体チップとを、互いに表面が向き合う形で貼り合わせ、互いのチップ貼り合わせ用接続端子同士を接続したものである。
ここで、第一，第二それぞれの半導体チップの表面にそれぞれの回路ブロックの最上導電層のレイアウトパターンが形成され、第一の半導体チップの表面に形成された回路ブロックの最上導電層のレイアウトパターンと、第二の半導体チップの表面に形成された回路ブロックの最上導電層のレイアウトパターンが、互いにミラー反転の関係にある。
また、チップ貼り合わせ用接続端子は第一，第二それぞれの半導体チップの表面に形成され、第一の半導体チップの表面に形成されたチップ貼り合わせ用接続端子と、第二の半導体チップの表面に形成されたチップ貼り合わせ用接続端子の位置と形状が、互いにミラー反転の関係にある。
その上、チップ貼り合わせ用接続端子の少なくとも一部は、回路ブロックの最上導電層で形成された配線パターンに合わせて第一、第二それぞれの半導体チップの表面に延在する。
【００１１】
この構成によると、第一の半導体チップに搭載された複数の回路ブロックのうち、正常に動作しない不良の回路ブロックがある場合でも、不良の回路ブロックと機能が同一の回路ブロックを搭載した第二の半導体チップを貼り合わせ接続することによって、第一の半導体チップの不良回路ブロックを救済することができる。また、大規模なメモリ容量を必要とする半導体装置では、製品として最終的に必要なメモリ容量の半分のメモリ容量マクロを搭載した第一の半導体チップと、残り半分のメモリ容量マクロを搭載した第二の半導体チップを貼り合わせ接続することによって、高性能かつチップ面積の小さな半導体装置を実現することができる。
【００１３】
また、第一の半導体チップと、第二の半導体チップのそれぞれの表面にチップ貼り合わせ用接続端子を形成する際、最上導電層上の最適な位置に、最適な形状と最適な大きさの露出部分を設けるだけで、チップ貼り合わせ用接続端子を形成できる。
【００１５】
さらに、チップ貼り合わせ用接続端子の位置と形状を規格化しなくても、第一の半導体チップと第二の半導体チップを互いに表面が向き合う形に貼り合わせることによって、接続端子の位置と形状を一致することができる。
【００１６】
請求項２記載の半導体装置は、請求項１記載の半導体装置において、第一の半導体チップに備えられた回路ブロックを構成する全層レイアウトパターンと、第二の半導体チップに備えられた回路ブロックを構成する全層レイアウトパターンが、互いにミラー反転の関係にあることを特徴とする。
【００１７】
この構成によると、第一の半導体チップ、または第二の半導体チップに搭載の回路ブロックを構成するレイアウト設計データを、ミラー反転配置して他方の半導体チップに搭載の回路ブロックを構成することができ、チップ設計工数を大幅に短縮することが可能である。
【００１８】
請求項３記載の半導体装置は、請求項１記載の半導体装置において、チップ貼り合わせ用接続端子は第一，第二それぞれの半導体チップに電源端子、接地端子、入力端子、出力端子、制御端子用等として複数設けられ、第一の半導体チップのチップ貼り合わせ用接続端子と第二の半導体チップのチップ貼り合わせ用接続端子間で、それぞれ同一機能の端子同士を接続したことを特徴とする。
【００１９】
この構成によると、第一の半導体チップと第二の半導体チップの特定機能端子で同一機能の信号の入出力が可能である。
【００２０】
請求項４記載の半導体装置は、請求項１記載の半導体装置において、第一の半導体チップに設けられたチップ貼り合わせ用接続端子のうち、第一の半導体チップの回路ブロック内部のデータ系と電気的に接続される第一の特定端子と、第二の半導体チップに設けられたチップ貼り合わせ用接続端子のうち、第二の半導体チップの回路ブロック内部のデータ系と電気的に遮断される第二の特定端子とを互いに接続したことを特徴とする。
【００２１】
この構成によると、第一の特定端子と第二の特定端子の接続ノードと、第一の半導体チップに形成された回路ブロック内部の第一の回路ノードとを、電気的に接続し、第一の特定端子と第二の特定端子の接続ノードと、第二の半導体チップに形成された回路ブロック内部の第二の回路ノードとを、電気的に遮断することができる。
【００２２】
請求項５記載の半導体装置は、請求項１記載の半導体装置において、第一の半導体チップに設けられたチップ貼り合わせ用接続端子のうち、第一の半導体チップの回路ブロック内部のデータ系と電気的に遮断される第三の特定端子と、第二の半導体チップに設けられたチップ貼り合わせ用接続端子のうち、第二の半導体チップの回路ブロック内部のデータ系と電気的に接続される第四の特定端子とを互いに接続したことを特徴とする。
【００２３】
この構成によると、第三の特定端子と第四の特定端子の接続ノードと、第一の半導体チップに形成された回路ブロック内部の第三の回路ノードとを、電気的に遮断し、第三の特定端子と第四の特定端子の接続ノードと、第二の半導体チップに形成された回路ブロック内部の第四の回路ノードとを、電気的に接続することができる。
【００２４】
請求項６記載の半導体装置は、請求項１記載の半導体装置において、第一の半導体チップの回路ブロックの活性化信号論理と、第二の半導体チップの回路ブロックの活性化信号論理とが、反転の関係にあることを特徴とする。
【００２５】
この構成によると、第一の半導体チップの回路ブロックが活性状態にある場合には、第二の半導体チップの回路ブロックは非活性状態にあり、第一の半導体チップの表面に形成された特定の接続端子を電気的に有効とし、第二の半導体チップの表面に形成された特定の接続端子を電気的に無効とできる。逆に、第一の半導体チップの回路ブロックが非活性状態にある場合には、第二の半導体チップの回路ブロックは活性状態にあり、第一の半導体チップの表面に形成された特定の接続端子を電気的に無効とし、第二の半導体チップの表面に形成された特定の接続端子を電気的に有効とできる。
【００２６】
請求項７記載の半導体装置は、第一、第二の半導体チップの回路ブロックは、いずれも、回路ブロックに入力される特定の１つのデータ系に対して２つの入力端子を有することを特徴とする。
【００２７】
この構成によると、２つの入力端子のうちのどちらか一方を選択接続することができる。
【００２８】
請求項８記載の半導体装置は、第一、第二の半導体チップの回路ブロックは、いずれも、回路ブロックから出力される特定の１つのデータ系に対して２つの出力端子を有することを特徴とする。
【００２９】
この構成によると、２つの出力端子のうちのどちらか一方を選択接続することができる。
【００３０】
請求項９記載の半導体装置は、請求項７記載の半導体装置において、２つの入力端子のうち、一方が回路ブロック内部のデータ系と電気的に接続（以下、「電気的に有効」と記す。）され、他方が回路ブロック内部のデータ系と電気的に遮断（以下、「電気的に無効」と記す。）される構成を有する。
【００３１】
この構成によると、２つの入力端子の両方が、別チップの特定の接続端子にそれぞれ接続されていても、どちらか一方を電気的に有効とし、他方を無効とすることができる。
【００３２】
請求項１０記載の半導体装置は、請求項８記載の半導体装置において、２つの出力端子のうち、一方が回路ブロック内部のデータ系と電気的に接続され（以下、「電気的に有効」と記す。）、他方が回路ブロック内部のデータ系と電気的に遮断（以下、「電気的に無効」と記す。）される構成を有する。
【００３３】
この構成によると、２つの出力端子の両方が、別チップの特定の接続端子にそれぞれ接続されていても、どちらか一方を電気的に有効とし、他方を無効とすることができる。
【００３４】
以下、本発明の実施の形態について、図面を参照しながら具体的に説明する。以下では、（１）と（２）の２つの本発明の実施の形態について説明するが、同一説明が可能な部分については、（１）と（２）を分けずに説明している。
【００３５】
図１は、本発明の実施の形態（１）および（２）の半導体装置における第一の半導体チップと第二の半導体チップの貼り合わせ方法を説明する図である。図１において、１Ａは第一の半導体チップ、１Ｂは第一の半導体チップ１Ａ上に形成された第一の回路ブロック、１Ｃは、第一の回路ブロック１Ｂ上に形成された電源端子，接地端子，入力端子，出力端子，制御端子等のチップ貼り合わせ用接続端子、２Ａは第二の半導体チップ、２Ｂは第二の半導体チップ２Ａ上に形成された第二の回路ブロック、２Ｃは第二の回路ブロック２Ｂ上に形成された電源端子，接地端子，入力端子，出力端子，制御端子等のチップ貼り合わせ用接続端子、Ｄは第一の半導体チップ１Ａ上に形成された１Ｂ以外の回路ブロック、Ｅはワイヤー・ボンディング・パッド、３は第一の半導体チップ１Ａと４つの第二の半導体チップ２Ａをチップ表面が互いに向き合うように貼り合わせたチップ・オン・チップ構造の半導体装置である。なお、図中に記載の破線矢印は、第一の半導体チップ１Ａと第二の半導体チップ２Ａを貼り合わせ接続する際に、互いに接続される接続端子の対応を示すものである。
【００３６】
図２は、本発明の実施の形態（１）および（２）の半導体装置における第一の回路ブロック１Ｂと第二の回路ブロック２Ｂのチップ表面パターンが互いにミラー反転の関係にあることを示す図である。図２において、１ＣＶＳＳ，１ＣＶＤＤはそれぞれチップ貼り合わせ用接続端子１Ｃの１つで、１ＣＶＳＳは第一の回路ブロック１Ｂ上に形成されたチップ貼り合わせ用接地接続端子、１ＣＶＤＤは第一の回路ブロック１Ｂ上に形成されたチップ貼り合わせ用電源接続端子であり、１Ｆは第一の回路ブロック１Ｂの最上導電層パターンである。また、２ＣＶＳＳ，２ＣＶＤＤはそれぞれチップ貼り合わせ用接続端子２Ｃの１つで、２ＣＶＳＳは第二の回路ブロック２Ｂ上に形成されたチップ貼り合わせ用接地接続端子、２ＣＶＤＤは第二の回路ブロック２Ｂ上に形成されたチップ貼り合わせ用電源接続端子であり、２Ｆは第二の回路ブロック２Ｂの最上導電層パターンである。図２に示す通り、これらの接続端子、最上導電層パターンの位置と形状が、第一の回路ブロック１Ｂと第二の回路ブロック２Ｂとでミラー反転の関係になっている。また、接地接続端子１ＣＶＳＳ，２ＣＶＳＳと電源接続端子１ＣＶＤＤ，２ＣＶＤＤは、回路ブロック上の最上導電層で形成された配線パターン１Ｆ，２Ｆに合わせて、接続面積ができるだけ大きくなるように形成されている。
【００３７】
図３は、図２で示した第一の回路ブロック１Ｂと第二の回路ブロック２Ｂの表面同士を、接続端子パターンが一致するように貼り合わせ接続したときの、ａ−ｂ断面図で、Ｇは導電性接続剤、Ｈは絶縁保護膜である。両チップの接続端子間は、導電性接続剤Ｇを挟み込んだ形で密着接続されるが、最上導電層パターン１Ｆ、２Ｆは、いずれも絶縁保護膜Ｈで覆われており、両チップの表面同士を貼り合わせても、導通しない構造になっている。
【００３８】
図４は、本発明の実施の形態（１）の半導体装置における回路ブロックの活性化信号論理を反転する回路構成図である。図４において、１Ｐ１は第一の回路ブロック１Ｂに搭載された論理制御信号発生回路、１Ｐ１ｏｕｔは論理制御信号発生回路１Ｐ１から発生される論理制御信号、Ｓ０は回路ブロック活性化基本信号、１ＥｘＮは回路ブロック活性化基本信号Ｓ０と論理制御信号１Ｐ１ｏｕｔを入力とする一致回路、１Ｓ１は一致回路１ＥｘＮから出力される第一の回路ブロック活性化信号、２Ｐ１は第二の回路ブロック２Ｂに搭載された論理制御信号発生回路、２Ｐ１ｏｕｔは論理制御信号発生回路２Ｐ１から発生される論理制御信号、２ＥｘＮは回路ブロック活性化基本信号Ｓ０と論理制御信号２Ｐ１ｏｕｔを入力とする一致回路、２Ｓ１は一致回路２ＥｘＮから出力される第二の回路ブロック活性化信号である。論理制御信号発生回路１Ｐ１、２Ｐ１は、フューズ・スイッチを搭載しており、パワー・オン・リセット信号によって論理制御信号１Ｐ１ｏｕｔ、２Ｐ１ｏｕｔが確定する構成である。フューズ・スイッチがＯＮの場合には、論理制御信号は“Ｈ”となり、フューズ・スイッチがＯＦＦの場合には、論理制御信号は“Ｌ”となる。表１は、図４の回路構成における動作機能表である。
【００３９】
【表１】

【００４０】
図４の回路構成の動作機能をまとめると以下のようになる。回路ブロック活性化基本信号Ｓ０が“Ｌ”のとき、第一の回路ブロック活性化信号１Ｓ１は“Ｌ”となり、第二の回路ブロック活性化信号２Ｓ１は“Ｈ”となる。逆に、回路ブロック活性化基本信号Ｓ０が“Ｈ”のとき、第一の回路ブロック活性化信号１Ｓ１は“Ｈ”となり、第二の回路ブロック活性化信号２Ｓ１は“Ｌ”となる。
【００４１】
以上のように、第一の回路ブロック活性化信号１Ｓ１と第二の回路ブロック活性化信号２Ｓ１が反転の関係にあることより、それぞれの回路ブロックを搭載した２つのチップを同一機能の端子同士が一致するように貼り合わせ接続した場合、いずれか一方のチップの接続端子を電気的に有効とし、他方のチップの接続端子を電気的に無効とすることができる。また、両端子のどちらが有効でどちらが無効であるかの関係は、回路ブロック活性化基本信号Ｓ０の論理によって、逆の関係にすることが可能である。
【００４２】
第一，第二の回路ブロック活性化信号１Ｓ１，２Ｓ１は、それぞれチップのチップイネーブル信号に相当し、回路ブロック活性化信号が非活性論理状態（たとえば、“Ｈ”）である場合には、当該回路ブロックのいかなる入出力端子も機能せず、入力端子にいかなる信号が入力されても受け付けられない。また、出力端子は高インピーダンス状態にあり、当該回路ブロックの内部出力ノードとは電気的に切り離された状態にある。逆に、活性論理状態（たとえば、“Ｌ”）である場合には、当該回路ブロックのすべての入出力端子が機能し、入力端子に入力された信号に応じて、当該回路ブロックが動作し、出力端子からは所定の信号が出力される。このように、第一，第二の回路ブロック活性化信号１Ｓ１，２Ｓ１を用いて、それぞれの半導体チップの接続端子を電気的に有効あるいは無効とする。
【００４３】
例えば、第一の半導体チップ１Ａに搭載された第一の回路ブロック１Ｂが不良である場合には、第一の回路ブロック１Ｂと同一機能であり、良品である第二の回路ブロック２Ｂを搭載した第二の半導体チップ２Ａを表面が向き合う形で貼り合わせ接続することで、第一の半導体チップ１Ａに搭載された不良の第一の回路ブロック１Ｂを救済することが可能であり、生産歩留りの向上を図ることができる。この場合、第一の回路ブロック１Ｂの接続端子が電気的に無効となり、第二の回路ブロック２Ｂの接続端子が電気的に有効となるように、フューズ・スイッチのＯＮ／ＯＦＦ調整が予め実施されており、回路ブロック活性化基本信号Ｓ０の論理も決定されている。なおこの場合、図１では、４つの第一の回路ブロック１Ｂが不良であり、それぞれと同一機能であり良品の第二の回路ブロック２Ｂを搭載した４つの第二の半導体チップ２Ａを貼り合わせた半導体装置を示すものであるが、４つに限らず、第一の半導体チップ１Ａに搭載された１つ以上の全ての不良の第一の回路ブロック１Ｂに対し、それと同一機能で良品の第二の回路ブロック２Ｂを搭載した第二の半導体チップ２Ａを貼り合わせた半導体装置とすることにより、全ての不良の第一の回路ブロック１Ｂを救済することができる。例えば、不良の第一の回路ブロック１Ｂが１つの場合は、貼り合わせる第二の半導体チップ２Ａは１つでよい。また、良品である第一の回路ブロック１Ｂについては、第二の半導体チップ２Ａは不要であり、良品である第一の回路ブロック１Ｂの接続端子が電気的に有効となるようにフューズ・スイッチのＯＮ／ＯＦＦ調整が予め実施されている。
【００４４】
また、大規模なメモリ容量を必要とする半導体装置では、第一の半導体チップ１Ａに、製品として最終的に必要なメモリ容量の半分のメモリ容量マクロを第一の回路ブロック１Ｂとして搭載し、第二の半導体チップ２Ａに、残り半分のメモリ容量マクロを第二の回路ブロック２Ｂとして搭載する。上記第一の半導体チップ１Ａと、上記第二の半導体チップ２Ａの表面同士を貼り合わせ接続して最終的な半導体装置を構成する。この場合、フューズ・スイッチのＯＮ／ＯＦＦ調整により、回路ブロック活性化基本信号Ｓ０の論理と、回路ブロック活性化信号１Ｓ１、２Ｓ１の論理との関係が予め決定されている。第一の回路ブロック１Ｂが活性（動作）状態であるとき、第二の回路ブロック２Ｂは非活性（静止）状態であり、逆に第一の回路ブロック１Ｂが非活性（静止）状態であるとき、第二の回路ブロック２Ｂは活性（動作）状態であり、第一の回路ブロック１Ｂと第二の回路ブロック２Ｂとを選択動作させる。
【００４５】
すなわち、第一，第二の回路ブロック活性化信号１Ｓ１，２Ｓ１の論理が反転である実施の形態（１）の構成は、ひとつは、不良回路ブロックの救済に使用でき、もうひとつは、大規模なメモリ容量を必要とする半導体装置に使用して、前述のように第一の回路ブロック１Ｂと第二の回路ブロック２Ｂとを選択動作させることができる。たとえば、回路ブロック活性化基本信号Ｓ０に、特定のアドレスを割り付けることによって、第一の回路ブロック１Ｂと第二の回路ブロック２Ｂの選択動作が可能である。
【００４６】
次に、本発明の実施の形態（２）の半導体装置は、図１のように第一の半導体チップ１Ａに形成される４つの第一の回路ブロック１Ｂのそれぞれの回路ブロック１Ｂ内に、例えば８Ｍｂｉｔ容量のメモリマクロを搭載するとともに、入出力バッファ制御信号発生回路１Ｐ２（図５）、入力バッファ回路１ＩＮ（図６）および出力バッファ回路１ＯＵＴ（図７）を搭載している。また、第一の回路ブロック１Ｂに対応して第二の半導体チップ２Ａを４つ設け、それぞれの半導体チップ２Ａに形成される第二の回路ブロック２Ｂ内には、第一の回路ブロック１Ｂ同様、例えば８Ｍｂｉｔ容量のメモリマクロを搭載するとともに、入出力バッファ制御信号発生回路２Ｐ２（図５）、入力バッファ回路２ＩＮ（図６）および出力バッファ回路２ＯＵＴ（図７）を搭載している。そして、第一の半導体チップ１Ａの４つの第一の回路ブロック１Ｂ上に第二の半導体チップ２Ａを１つずつ貼り合わせ、それぞれのチップ貼り合わせ用接続端子１Ｃと２Ｃを接続し、半導体装置Ｃｈｉｐ２（図９）の新規ＣＯＣチップを構成している。
【００４７】
図５は、本発明の実施の形態（２）の半導体装置における入出力バッファ制御信号発生回路図である。図５において、１Ｐ２は第一の回路ブロック１Ｂに搭載された入出力バッファ制御信号発生回路、１Ｘは入出力バッファ制御信号発生回路１Ｐ２から発生される入出力バッファ制御信号、１／Ｘは入出力バッファ制御信号１Ｘの反転信号、２Ｐ２は第二の回路ブロック２Ｂに搭載された入出力バッファ制御信号発生回路、２Ｘは入出力バッファ制御信号発生回路２Ｐ２から発生される入出力バッファ制御信号、２／Ｘは入出力バッファ制御信号２Ｘの反転信号である。入出力バッファ制御信号発生回路１Ｐ２、２Ｐ２は、フューズ・スイッチを搭載しており、パワー・オン・リセット信号によって入出力バッファ制御信号１Ｘ、２Ｘとその反転信号１／Ｘ、２／Ｘがそれぞれ確定する構成である。フューズ・スイッチがＯＮの場合には、入出力バッファ制御信号は“Ｈ”、その反転信号は“Ｌ”となり、フューズ・スイッチがＯＦＦの場合には、入出力バッファ制御信号は“Ｌ”、その反転信号は“Ｈ”となる。
【００４８】
図６は、本発明の実施の形態（２）の半導体装置における入力バッファの回路構成図である。図６において、１ＩＮは第一の回路ブロック１Ｂに搭載された入力バッファ回路、１ＤｉｎＮは入力バッファ回路１ＩＮ内の特定の入力データ系内部ノード、１ＣｉｎＡＮは入力データ系内部ノード１ＤｉｎＮに信号伝達される第一の入力端子、１ＣｉｎＢＮは入力データ系内部ノード１ＤｉｎＮに信号伝達される第二の入力端子、２ＩＮは第二の回路ブロック２Ｂに搭載された入力バッファ回路、２ＤｉｎＮは入力バッファ回路２ＩＮ内の特定の入力データ系内部ノード、２ＣｉｎＡＮは入力データ系内部ノード２ＤｉｎＮに信号伝達される第一の入力端子、２ＣｉｎＢＮは入力データ系内部ノード２ＤｉｎＮに信号伝達される第二の入力端子である。１Ｘ、２Ｘ、１／Ｘ、２／Ｘは、いずれも図５で示した入出力バッファ制御信号と、その反転信号である。１Ｃは第一の回路ブロック１Ｂの接続端子、２Ｃは第二の回路ブロック２Ｂの接続端子であり、第一の半導体チップと第二の半導体チップを貼り合わせた場合に、一点鎖線で結ばれた端子同士が接続される。図中では、電気的に有効な入力端子を黒塗りで示し、電気的に無効な入力端子を白抜きで示している。
【００４９】
この構成によると、電気的に有効な入力端子１ＣｉｎＡＮと電気的に無効な入力端子２ＣｉｎＡＮの接続ノードに入力されたデータは、入力データ系内部ノード１ＤｉｎＮに伝達され、電気的に無効な入力端子１ＣｉｎＢＮと電気的に有効な入力端子２ＣｉｎＢＮの接続ノードに入力されたデータは、入力データ系内部ノード２ＤｉｎＮに伝達される。
【００５０】
図７は、本発明の実施の形態（２）の半導体装置における出力バッファの回路構成図である。図７において、１ＯＵＴは第一の回路ブロック１Ｂに搭載された出力バッファ回路、１ＤｏｕｔＮは出力バッファ回路１ＯＵＴ内の特定の出力データ系内部ノード、１ＣｏｕｔＡＮは出力データ系内部ノード１ＤｏｕｔＮから信号伝達される第一の出力端子、１ＣｏｕｔＢＮは出力データ系内部ノード１ＤｏｕｔＮから信号伝達される第二の出力端子、２ＯＵＴは第二の回路ブロック２Ｂに搭載された出力バッファ回路、２ＤｏｕｔＮは出力バッファ回路２ＯＵＴ内の特定の出力データ系内部ノード、２ＣｏｕｔＡＮは出力データ系内部ノード２ＤｏｕｔＮから信号伝達される第一の出力端子、２ＣｏｕｔＢＮは出力データ系内部ノード２ＤｏｕｔＮから信号伝達される第二の出力端子である。１Ｘ、２Ｘ、１／Ｘ、２／Ｘは、いずれも図５で示した入出力バッファ制御信号と、その反転信号である。１Ｃは第一の回路ブロック１Ｂの接続端子、２Ｃは第二の回路ブロック２Ｂの接続端子であり、第一の半導体チップと第二の半導体チップを貼り合わせた場合に、一点鎖線で結ばれた端子同士が接続される。図中では、電気的に有効な出力端子を黒塗りで示し、電気的に無効な出力端子を白抜きで示している。
【００５１】
この構成によると、電気的に有効な出力端子１ＣｏｕｔＡＮと電気的に無効な出力端子２ＣｏｕｔＡＮの接続ノードに出力されるデータは、出力データ系内部ノード１ＤｏｕｔＮから伝達され、電気的に無効な出力端子１ＣｏｕｔＢＮと電気的に有効な出力端子２ＣｏｕｔＢＮの接続ノードに出力されるデータは、出力データ系内部ノード２ＤｏｕｔＮから伝達される。
【００５２】
図８は、本発明の実施の形態（２）の半導体装置における第一の半導体チップと第二の半導体チップの接続端子の対応を示す図である。図８において、１Ａ、１Ｂ、１Ｃ、２Ａ、２Ｂ、２Ｃは、いずれも図１で説明したものと同じであり、１Ｆｂｕｓは第一の半導体チップ１Ａ上に形成された、入力あるいは出力データバス信号線である。第一の半導体チップ１Ａと第二の半導体チップ２Ａを貼り合わせた場合に、一点鎖線で結ばれた端子同士が接続される。図中では、電気的に有効な接続端子を黒塗りで示し、電気的に無効な接続端子を白抜きで示している。
【００５３】
この構成によれば、例えば、半導体装置全体として必要なデータバス幅が、２ｎ（ｎは正の整数）であるとき、第一の回路ブロック１Ｂにバス幅ｎのデータを割り付け、第二の回路ブロック２Ｂにバス幅ｎのデータを割り付けることで、半導体装置全体として必要な２ｎのデータバス幅を確保することができる。
【００５４】
図９は、本発明の実施の形態（２）の半導体装置におけるチップサイズの縮小とメモリマクロサイズの縮小効果を示す図である。図９において、Ｃｈｉｐ１は従来の１チップ構成のシステムＬＳＩチップを示し、Ａは半導体チップ、Ｂは半導体チップＡに搭載された１６Ｍｂｉｔ容量のメモリマクロ、Ｄは半導体チップＡ上に配置されたロジック回路、Ｅはワイヤー・ボンディング・パッドである。これに対しＣｈｉｐ２は、本発明の実施の形態（２）の半導体装置を示すもので、１Ａは第一の半導体チップ、２Ａは８Ｍｂｉｔ容量のメモリマクロを搭載した第二の半導体チップである。なお、第二の半導体チップ２Ａが貼り合わされている第一の半導体チップ１Ａの領域には、８Ｍｂｉｔ容量のメモリマクロが混載されている。Ｅｆはチップサイズの縮小効果を示している。
【００５５】
以上のように本発明の実施の形態（２）の半導体装置によれば、１マクロ当たりのメモリ容量が、従来チップに搭載のメモリマクロに対して半分となり、マクロサイズが小さくなることにより、メモリマクロの性能向上が図れ、半導体装置全体の性能向上を図ることができる。
【００５６】
なお、本発明の実施の形態（１）および（２）において、第一の半導体チップ１Ａに備えられた回路ブロック１Ｂを構成する全層レイアウトパターンと、その回路ブロック１Ｂに対応する第二の半導体チップ２Ａに備えられた回路ブロック２Ｂを構成する全層レイアウトパターンとを、互いにミラー反転の関係とすることにより、第一の半導体チップ１Ａまたは第二の半導体チップ２Ａに搭載の回路ブロックを構成するレイアウト設計データを、ミラー反転配置して他方の半導体チップに搭載の回路ブロックを構成することができ、チップ設計工数を大幅に短縮することが可能である。
【００５７】
【発明の効果】
本発明の請求項１記載の半導体装置によれば、第一の半導体チップに搭載された複数の回路ブロックのうち、正常に動作しない不良の回路ブロックがある場合でも、不良の回路ブロックと機能が同一の回路ブロックを搭載した第二の半導体チップを貼り合わせ接続することによって、第一の半導体チップの不良回路ブロックを救済し、生産歩留りの向上を図ることができる。また、大規模なメモリ容量を必要とする半導体装置では、製品として最終的に必要なメモリ容量の半分のメモリ容量マクロを搭載した第一の半導体チップと、残り半分のメモリ容量マクロを搭載した第二の半導体チップを貼り合わせ接続することによって、高性能かつチップ面積の小さな半導体装置を実現することができる。
【００５８】
また、第一の半導体チップと、第二の半導体チップのそれぞれの表面にチップ貼り合わせ用接続端子を形成する際、最上導電層上の最適な位置に、最適な形状と最適な大きさの露出部分を設けるだけで、チップ貼り合わせ用接続端子を形成できる。
【００５９】
さらに、チップ貼り合わせ用接続端子の位置と形状を規格化しなくても、第一の半導体チップと第二の半導体チップを互いに表面が向き合う形に貼り合わせることによって、接続端子の位置と形状を一致することができる。
【００６０】
請求項２記載の半導体装置によれば、第一の半導体チップ、または第二の半導体チップに搭載の回路ブロックを構成するレイアウト設計データを、ミラー反転配置して他方の半導体チップに搭載の回路ブロックを構成することができ、チップ設計工数を大幅に短縮することが可能である。
【００６１】
請求項３記載の半導体装置によれば、第一の半導体チップと第二の半導体チップの特定機能端子で同一機能の信号の入出力が可能である。
【００６２】
請求項４記載の半導体装置によれば、第一の特定端子と第二の特定端子の接続ノードと、第一の半導体チップに形成された回路ブロック内部の第一の回路ノードとを、電気的に接続し、第一の特定端子と第二の特定端子の接続ノードと、第二の半導体チップに形成された回路ブロック内部の第二の回路ノードとを、電気的に遮断することができる。
【００６３】
請求項５記載の半導体装置によれば、第三の特定端子と第四の特定端子の接続ノードと、第一の半導体チップに形成された回路ブロック内部の第三の回路ノードとを、電気的に遮断し、第三の特定端子と第四の特定端子の接続ノードと、第二の半導体チップに形成された回路ブロック内部の第四の回路ノードとを、電気的に接続することができる。
【００６４】
請求項６記載の半導体装置によれば、第一の半導体チップの回路ブロックが活性状態にある場合には、第二の半導体チップの回路ブロックは非活性状態にあり、第一の半導体チップの表面に形成された特定の接続端子を電気的に有効とし、第二の半導体チップの表面に形成された特定の接続端子を電気的に無効とできる。逆に、第一の半導体チップの回路ブロックが非活性状態にある場合には、第二の半導体チップの回路ブロックは活性状態にあり、第一の半導体チップの表面に形成された特定の接続端子を電気的に無効とし、第二の半導体チップの表面に形成された特定の接続端子を電気的に有効とできる。
【００６５】
請求項７記載の半導体装置によれば、２つの入力端子のうちのどちらか一方を選択接続することができる。
【００６６】
請求項８記載の半導体装置によれば、２つの出力端子のうちのどちらか一方を選択接続することができる。
【００６７】
請求項９記載の半導体装置によれば、２つの入力端子の両方が、別チップの特定の接続端子にそれぞれ接続されていても、どちらか一方を電気的に有効とし、他方を無効とすることができる。
【００６８】
請求項１０記載の半導体装置によれば、２つの出力端子の両方が、別チップの特定の接続端子にそれぞれ接続されていても、どちらか一方を電気的に有効とし、他方を無効とすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態（１）および（２）の半導体装置における第一の半導体チップと第二の半導体チップの貼り合わせ方法を説明する図
【図２】本発明の実施の形態（１）および（２）の半導体装置における第一の回路ブロック１Ｂと第二の回路ブロック２Ｂのチップ表面パターンが互いにミラー反転の関係にあることを示す図
【図３】図２で示した第一の回路ブロック１Ｂと第二の回路ブロック２Ｂの表面同士を、接続端子パターンが一致するように貼り合わせ接続したときの、ａ−ｂ断面図
【図４】本発明の実施の形態（１）の半導体装置における回路ブロックの活性化信号論理を反転する回路構成図
【図５】本発明の実施の形態（２）の半導体装置における入出力バッファ制御信号発生回路図
【図６】本発明の実施の形態（２）の半導体装置における入力バッファの回路構成図
【図７】本発明の実施の形態（２）の半導体装置における出力バッファの回路構成図
【図８】本発明の実施の形態（２）の半導体装置における第一の半導体チップと第二の半導体チップの接続端子の対応を示す図
【図９】本発明の実施の形態（２）の半導体装置におけるチップサイズの縮小とメモリマクロサイズの縮小効果を示す図
【図１０】従来のシステムＬＳＩのチップ構成の一例を示す図
【符号の説明】
１Ａ第一の半導体チップ
１Ｂ第一の回路ブロック
１Ｃ第一の回路ブロック１Ｂ上のチップ貼り合わせ用接続端子
Ｄ第一の回路ブロック１Ｂ以外の回路ブロック
Ｅワイヤー・ボンディング・パッド
２Ａ第二の半導体チップ
２Ｂ第二の回路ブロック
２Ｃ第二の回路ブロック２Ｂ上のチップ貼り合わせ用接続端子
３チップ・オン・チップ構造の半導体装置
１ＣＶＳＳ第一の回路ブロック１Ｂ上のチップ貼り合わせ用接地接続端子
１ＣＶＤＤ第一の回路ブロック１Ｂ上のチップ貼り合わせ用電源接続端子
１Ｆ第一の回路ブロック１Ｂの最上導電層パターン
２ＣＶＳＳ第二の回路ブロック２Ｂ上のチップ貼り合わせ用接地接続端子
２ＣＶＤＤ第二の回路ブロック２Ｂ上のチップ貼り合わせ用電源接続端子
２Ｆ第二の回路ブロック２Ｂの最上導電層パターン
Ｇ導電性接続剤
Ｈ絶縁保護膜
Ｓ０回路ブロック活性化基本信号
１Ｐ１第一の回路ブロック１Ｂに搭載された論理制御信号発生回路
１Ｐ１ｏｕｔ論理制御信号発生回路１Ｐ１から発生される論理制御信号
１ＥｘＮ回路ブロック活性化基本信号Ｓ０と論理制御信号１Ｐ１ｏｕｔを入力とする一致回路
１Ｓ１一致回路１ＥｘＮの出力の第一の回路ブロック活性化信号
２Ｐ１第二の回路ブロック２Ｂに搭載された論理制御信号発生回路
２Ｐ１ｏｕｔ論理制御信号発生回路２Ｐ１から発生される論理制御信号
２ＥｘＮ回路ブロック活性化基本信号Ｓ０と論理制御信号２Ｐ１ｏｕｔを入力とする一致回路
２Ｓ１一致回路２ＥｘＮの出力の第二の回路ブロック活性化信号
１Ｐ２第一の回路ブロック１Ｂに搭載された入出力バッファ制御信号発生回路
１Ｘ入出力バッファ制御信号発生回路１Ｐ２から発生される入出力バッファ制御信号
１／Ｘ入出力バッファ制御信号１Ｘの反転信号
２Ｐ２第二の回路ブロック２Ｂに搭載された入出力バッファ制御信号発生回路
２Ｘ入出力バッファ制御信号発生回路２Ｐ２から発生される入出力バッファ制御信号
２／Ｘ入出力バッファ制御信号２Ｘの反転信号
１ＩＮ第一の回路ブロック１Ｂに搭載された入力バッファ回路
１ＤｉｎＮ入力バッファ回路１ＩＮ内の特定の入力データ系内部ノード
１ＣｉｎＡＮ入力データ系内部ノード１ＤｉｎＮに信号伝達される第一の入力端子
１ＣｉｎＢＮ入力データ系内部ノード１ＤｉｎＮに信号伝達される第二の入力端子
２ＩＮ第二の回路ブロック２Ｂに搭載された入力バッファ回路
２ＤｉｎＮ入力バッファ回路２ＩＮ内の特定の入力データ系内部ノード
２ＣｉｎＡＮ入力データ系内部ノード２ＤｉｎＮに信号伝達される第一の入力端子
２ＣｉｎＢＮ入力データ系内部ノード２ＤｉｎＮに信号伝達される第二の入力端子
１ＯＵＴ第一の回路ブロック１Ｂに搭載された出力バッファ回路
１ＤｏｕｔＮ出力バッファ回路１ＯＵＴ内の特定の出力データ系内部ノード
１ＣｏｕｔＡＮ出力データ系内部ノード１ＤｏｕｔＮから信号伝達される第一の出力端子
１ＣｏｕｔＢＮ出力データ系内部ノード１ＤｏｕｔＮから信号伝達される第二の入力端子
２ＯＵＴ第二の回路ブロック２Ｂに搭載された出力バッファ回路
２ＤｏｕｔＮ出力バッファ回路２ＯＵＴ内の特定の出力データ系内部ノード
２ＣｏｕｔＡＮ出力データ系内部ノード２ＤｏｕｔＮから信号伝達される第一の出力端子
２ＣｏｕｔＢＮ出力データ系内部ノード２ＤｏｕｔＮから信号伝達される第二の入力端子
１Ｆｂｕｓ第一の半導体チップ１Ａ上に形成された入力あるいは出力データバス信号線
Ｃｈｉｐ１従来の１チップ構成のシステムＬＳＩチップ
Ａ半導体チップ
Ｂ半導体チップＡに搭載された１６Ｍｂｉｔ容量のメモリマクロ
Ｃｈｉｐ２本発明の実施の形態（２）の半導体装置
Ｅｆチップサイズの縮小効果[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device having a chip-on-chip structure in which a first semiconductor chip and a second semiconductor chip are bonded and connected so that their surfaces face each other.
[0002]
[Prior art]
High integration and high performance of semiconductor devices continue to advance with increasing acceleration, and today, production of system LSIs in which multiple circuit blocks are mounted on a single chip is in full swing. .
[0003]
FIG. 10 is a diagram showing an example of a chip configuration of a conventional system LSI. Here, four memory macros B having a capacity of 16 Mbit per macro are arranged near the center of a single chip A, and the outermost periphery of the chip is shown. A plurality of wire bonding pads E are arranged, and a plurality of large-scale logic circuits D are arranged in other regions.
[0004]
[Problems to be solved by the invention]
However, in the conventional semiconductor device in which a plurality of various circuit blocks are mounted on a single chip as described above, as a matter of course, all mounted circuit blocks operate normally and become good products as chips only. If any one of the plurality of mounted circuit blocks does not operate normally, the majority of other circuit blocks may operate normally. The chip has a problem that it becomes defective. This problem becomes more conspicuous as the circuit scale mounted on one chip increases and the chip area increases, which means that it is difficult to improve the production yield.
[0005]
The memory macro itself mounted on the semiconductor device also has a problem that it is difficult to improve performance as the memory capacity increases.
[0006]
An object of the present invention is to solve the above-described conventional problems. When there is a defective circuit block that does not operate normally among a plurality of circuit blocks mounted on one chip, the same function as that circuit block is provided. A semiconductor device capable of relieving the defective circuit block and improving the production yield by bonding and connecting another chip having the above to the defective circuit block of the original chip is provided.
[0007]
Another object of the present invention is to provide a semiconductor device that requires a large-scale memory capacity by mounting a memory capacity macro that is half the memory capacity finally required as a product on the first semiconductor chip. By mounting the remaining half of the memory capacity macro on the second semiconductor chip and bonding the first semiconductor chip and the second semiconductor chip together to form the final semiconductor device, high performance and chip area are achieved. It is to provide a small semiconductor device.
[0008]
[Means for Solving the Problems]
In order to solve the above problems, a semiconductor device of the present invention is the same as a first semiconductor chip having a plurality of circuit blocks and provided with a chip bonding connection terminal, and a circuit block provided in the first semiconductor chip. A second semiconductor chip having a circuit block having the above function and provided with a chip bonding connection terminal is bonded so that the surfaces thereof face each other, and the chip bonding connection terminals are connected to each other.
[0009]
With this configuration, even when there is a defective circuit block that does not operate normally among the plurality of circuit blocks mounted on the first semiconductor chip, the defective circuit block is obtained by bonding and connecting the second semiconductor chip. It is possible to rescue and improve the production yield. Also, in a semiconductor device that requires a large memory capacity, the first semiconductor chip that has a memory capacity macro that is half the memory capacity that is ultimately required as a product and the second semiconductor capacity macro that has the remaining half of the memory capacity By bonding and connecting the two semiconductor chips, a semiconductor device having high performance and a small chip area can be realized.
[0010]
DETAILED DESCRIPTION OF THE INVENTION
  According to a first aspect of the present invention, there is provided a semiconductor device comprising: a first semiconductor chip having a plurality of circuit blocks and provided with chip bonding connection terminals; and the same function as the circuit block provided in the first semiconductor chip. A second semiconductor chip provided with a circuit block having a chip bonding connection terminal is bonded so that the surfaces thereof face each other, and the chip bonding connection terminals are connected to each other.
  Here, the layout pattern of the uppermost conductive layer of each circuit block is formed on the surface of each of the first and second semiconductor chips, and the layout pattern of the uppermost conductive layer of the circuit block formed on the surface of the first semiconductor chip. The layout pattern of the uppermost conductive layer of the circuit block formed on the surface of the second semiconductor chip is in a mirror inversion relationship with each other.
  The chip bonding connection terminals are formed on the surfaces of the first and second semiconductor chips, the chip bonding connection terminals formed on the surface of the first semiconductor chip, and the surface of the second semiconductor chip. The positions and shapes of the chip bonding connection terminals formed in the above have a mirror inversion relationship with each other.
  In addition, at least part of the chip bonding connection terminals extends to the surfaces of the first and second semiconductor chips in accordance with the wiring pattern formed by the uppermost conductive layer of the circuit block.
[0011]
According to this configuration, even if there is a defective circuit block that does not operate normally among the plurality of circuit blocks mounted on the first semiconductor chip, the second circuit block that has the same function as the defective circuit block is mounted. The defective circuit block of the first semiconductor chip can be relieved by bonding and connecting the semiconductor chips. Also, in a semiconductor device that requires a large memory capacity, the first semiconductor chip that has a memory capacity macro that is half the memory capacity that is ultimately required as a product and the second semiconductor capacity macro that has the remaining half of the memory capacity By bonding and connecting the two semiconductor chips, a semiconductor device having high performance and a small chip area can be realized.
[0013]
  Also,When the chip bonding connection terminals are formed on the surfaces of the first semiconductor chip and the second semiconductor chip, the optimal shape and the optimal size of the exposed portion are provided at the optimal position on the uppermost conductive layer. A chip bonding connection terminal can be formed simply by providing the chip.
[0015]
  furtherEven if the position and shape of the connecting terminal for chip bonding are not standardized, the position and shape of the connecting terminal are matched by bonding the first semiconductor chip and the second semiconductor chip so that the surfaces face each other. be able to.
[0016]
  Claim2The semiconductor device according to claim 1 is the semiconductor device according to claim 1, wherein all layer layout patterns constituting the circuit block provided in the first semiconductor chip and all the circuit blocks provided in the second semiconductor chip are formed. The layer layout patterns are in a mirror inversion relationship with each other.
[0017]
According to this configuration, the layout design data constituting the circuit block mounted on the first semiconductor chip or the second semiconductor chip can be mirror-inverted to configure the circuit block mounted on the other semiconductor chip. The chip design man-hour can be greatly reduced.
[0018]
  Claim3The semiconductor device according to claim 1, wherein a plurality of chip bonding connection terminals are provided for the first and second semiconductor chips as power supply terminals, ground terminals, input terminals, output terminals, control terminals, and the like. Provided is that the terminals having the same function are connected between the chip bonding connection terminal of the first semiconductor chip and the chip bonding connection terminal of the second semiconductor chip.
[0019]
According to this configuration, signals having the same function can be input / output at the specific function terminals of the first semiconductor chip and the second semiconductor chip.
[0020]
  Claim4The semiconductor device according to claim 1, wherein the semiconductor device according to claim 1 is electrically connected to a data system inside a circuit block of the first semiconductor chip among the chip bonding connection terminals provided on the first semiconductor chip. The second specific terminal that is electrically disconnected from the data system inside the circuit block of the second semiconductor chip out of the first specific terminal to be connected and the chip bonding connection terminal provided in the second semiconductor chip The terminals are connected to each other.
[0021]
According to this configuration, the connection node between the first specific terminal and the second specific terminal and the first circuit node inside the circuit block formed in the first semiconductor chip are electrically connected, and the first The connection node between the specific terminal and the second specific terminal and the second circuit node inside the circuit block formed in the second semiconductor chip can be electrically cut off.
[0022]
  Claim5The semiconductor device according to claim 1, wherein the semiconductor device according to claim 1 is electrically disconnected from a data system inside a circuit block of the first semiconductor chip among the chip bonding connection terminals provided on the first semiconductor chip. The fourth specific terminal electrically connected to the data system inside the circuit block of the second semiconductor chip among the third specific terminal to be connected and the chip bonding connection terminal provided in the second semiconductor chip The terminals are connected to each other.
[0023]
According to this configuration, the connection node between the third specific terminal and the fourth specific terminal and the third circuit node inside the circuit block formed in the first semiconductor chip are electrically disconnected, and the third The connection node between the specific terminal and the fourth specific terminal can be electrically connected to the fourth circuit node inside the circuit block formed in the second semiconductor chip.
[0024]
  Claim6The semiconductor device according to claim 1, wherein the activation signal logic of the circuit block of the first semiconductor chip and the activation signal logic of the circuit block of the second semiconductor chip are in an inverted relationship. It is characterized by being.
[0025]
According to this configuration, when the circuit block of the first semiconductor chip is in the active state, the circuit block of the second semiconductor chip is in the inactive state, and the specific block formed on the surface of the first semiconductor chip The connection terminal can be electrically enabled, and the specific connection terminal formed on the surface of the second semiconductor chip can be electrically disabled. Conversely, when the circuit block of the first semiconductor chip is in an inactive state, the circuit block of the second semiconductor chip is in an active state, and a specific connection terminal formed on the surface of the first semiconductor chip Can be electrically disabled, and a specific connection terminal formed on the surface of the second semiconductor chip can be electrically enabled.
[0026]
  Claim7Listed semiconductorsapparatusIsThe circuit blocks of the first and second semiconductor chips are bothIt is characterized by having two input terminals for one specific data system inputted to the circuit block.
[0027]
According to this configuration, either one of the two input terminals can be selectively connected.
[0028]
  Claim8Listed semiconductorsapparatusIsThe circuit blocks of the first and second semiconductor chips are bothIt is characterized by having two output terminals for one specific data system output from the circuit block.
[0029]
According to this configuration, either one of the two output terminals can be selectively connected.
[0030]
  Claim9Listed semiconductorsapparatusClaims7Listed semiconductorsapparatus1, one of the two input terminals is electrically connected to the data system in the circuit block (hereinafter referred to as “electrically valid”), and the other is electrically disconnected from the data system in the circuit block. (Hereinafter referred to as “electrically invalid”).
[0031]
According to this configuration, even if both of the two input terminals are respectively connected to specific connection terminals of another chip, one of them can be electrically enabled and the other can be disabled.
[0032]
  Claim10Listed semiconductorsapparatusClaims8Listed semiconductorsapparatus1, one of the two output terminals is electrically connected to the data system inside the circuit block (hereinafter referred to as “electrically valid”), and the other is electrically disconnected from the data system inside the circuit block. (Hereinafter referred to as “electrically invalid”).
[0033]
According to this configuration, even if both of the two output terminals are respectively connected to specific connection terminals of different chips, one of them can be electrically enabled and the other can be disabled.
[0034]
Hereinafter, embodiments of the present invention will be specifically described with reference to the drawings. In the following, the two embodiments of the present invention (1) and (2) will be described, but the parts that can be described in the same way are described without dividing (1) and (2).
[0035]
FIG. 1 is a diagram for explaining a method of bonding a first semiconductor chip and a second semiconductor chip in the semiconductor devices of the embodiments (1) and (2) of the present invention. In FIG. 1, 1A is a first semiconductor chip, 1B is a first circuit block formed on the

first semiconductor chip

1A, and 1C is a power supply terminal and a ground terminal formed on the first circuit block 1B. , Input terminals, output terminals, control terminals, etc., chip bonding connection terminals, 2A a second semiconductor chip, 2B a second circuit block formed on the

second semiconductor chip

2A, and 2C a second semiconductor chip Chip bonding connection terminals such as a power supply terminal, a ground terminal, an input terminal, an output terminal, and a control terminal formed on the circuit block 2B, D is a circuit block other than 1B formed on the first semiconductor chip 1A, E is a wire bonding pad, and 3 is a half of a chip-on-chip structure in which the first semiconductor chip 1A and the four second semiconductor chips 2A are bonded so that the chip surfaces face each other. It is a body apparatus. In addition, the broken-line arrow described in the drawing indicates correspondence between connection terminals connected to each other when the first semiconductor chip 1A and the second semiconductor chip 2A are bonded and connected.
[0036]
FIG. 2 is a diagram showing that the chip surface patterns of the first circuit block 1B and the second circuit block 2B in the semiconductor devices of the embodiments (1) and (2) of the present invention are in a mirror inversion relationship with each other. It is. In FIG. 2, 1CVSS and 1CVDD are each one of the chip bonding connection terminals 1C, 1CVSS is the chip bonding ground connection terminal formed on the first circuit block 1B, and 1CVDD is the first circuit block 1B. A chip bonding power supply connection terminal formed on the top, 1F is the uppermost conductive layer pattern of the first circuit block 1B. 2CVSS and 2CVDD are each one of the chip bonding connection terminals 2C, 2CVSS is the chip bonding ground connection terminal formed on the second circuit block 2B, and 2CVDD is on the second circuit block 2B. The chip bonding power connection terminal is formed. 2F is the uppermost conductive layer pattern of the second circuit block 2B. As shown in FIG. 2, the positions and shapes of these connection terminals and the uppermost conductive layer pattern are in a mirror inversion relationship between the first circuit block 1B and the second circuit block 2B. Further, the ground connection terminals 1CVSS and 2CVSS and the power supply connection terminals 1CVDD and 2CVDD are formed so as to have a connection area as large as possible in accordance with the

wiring patterns

1F and 2F formed of the uppermost conductive layer on the circuit block.
[0037]
3 is a cross-sectional view taken along line ab when the surfaces of the first circuit block 1B and the second circuit block 2B shown in FIG. 2 are bonded and connected so that the connection terminal patterns match. Is a conductive connecting agent, and H is an insulating protective film. The connection terminals of both chips are closely connected with the conductive connecting agent G interposed therebetween, but the uppermost

conductive layer patterns

1F and 2F are both covered with an insulating protective film H, and the surfaces of both chips are connected to each other. Even if these are bonded together, they are structured not to be conductive.
[0038]
FIG. 4 is a circuit configuration diagram inverting the activation signal logic of the circuit block in the semiconductor device according to the embodiment (1) of the present invention. In FIG. 4, 1P1 is a logic control signal generating circuit mounted on the first circuit block 1B, 1P1out is a logic control signal generated from the logic control signal generating circuit 1P1, S0 is a circuit block activation basic signal, and 1ExN is a circuit. A coincidence circuit having the block activation basic signal S0 and the logic control signal 1P1out as inputs, 1S1 is a first circuit block activation signal output from the coincidence circuit 1ExN, and 2P1 is a logic control mounted on the second circuit block 2B. The signal generation circuit, 2P1out is a logic control signal generated from the logic control signal generation circuit 2P1, 2ExN is a match circuit that receives the circuit block activation basic signal S0 and the logic control signal 2P1out, and 2S1 is output from the match circuit 2ExN A second circuit block activation signal. The logic control signal generation circuits 1P1 and 2P1 are equipped with a fuse switch, and the logic control signals 1P1out and 2P1out are determined by a power-on reset signal. When the fuse switch is ON, the logic control signal is “H”, and when the fuse switch is OFF, the logic control signal is “L”. Table 1 is an operation function table in the circuit configuration of FIG.
[0039]
[Table 1]

[0040]
The operation functions of the circuit configuration of FIG. 4 are summarized as follows. When the circuit block activation basic signal S0 is “L”, the first circuit block activation signal 1S1 is “L”, and the second circuit block activation signal 2S1 is “H”. Conversely, when the circuit block activation basic signal S0 is “H”, the first circuit block activation signal 1S1 is “H” and the second circuit block activation signal 2S1 is “L”.
[0041]
As described above, since the first circuit block activation signal 1S1 and the second circuit block activation signal 2S1 are in an inverted relationship, the two chips having the respective circuit blocks are connected to each other with the same function terminals. When they are bonded and connected so as to match, the connection terminal of one of the chips can be electrically enabled, and the connection terminal of the other chip can be electrically disabled. Further, the relationship between which of the two terminals is valid and which is invalid can be reversed by the logic of the circuit block activation basic signal S0.
[0042]
The first and second circuit block activation signals 1S1 and 2S1 correspond to chip enable signals of the chip, respectively, and when the circuit block activation signal is in an inactive logic state (for example, “H”), Any input / output terminal of the circuit block does not function, and any signal input to the input terminal is not accepted. The output terminal is in a high impedance state, and is electrically disconnected from the internal output node of the circuit block. On the other hand, in the active logic state (for example, “L”), all the input / output terminals of the circuit block function, and the circuit block operates according to the signal input to the input terminal, A predetermined signal is output from the output terminal. In this way, the connection terminals of the respective semiconductor chips are electrically enabled or disabled using the first and second circuit block activation signals 1S1 and 2S1.
[0043]
For example, when the first circuit block 1B mounted on the first semiconductor chip 1A is defective, the second circuit block 2B which has the same function as the first circuit block 1B and is a non-defective product is mounted. By bonding and connecting the second semiconductor chip 2A with the surfaces facing each other, it is possible to relieve the defective first circuit block 1B mounted on the first semiconductor chip 1A, and improve the production yield. Can be achieved. In this case, ON / OFF adjustment of the fuse switch is performed in advance so that the connection terminal of the first circuit block 1B is electrically disabled and the connection terminal of the second circuit block 2B is electrically enabled. The logic of the circuit block activation basic signal S0 is also determined. In this case, in FIG. 1, the four first circuit blocks 1B are defective, and the four second semiconductor chips 2A each having the same function and mounting the non-defective second circuit block 2B are bonded together. Although the semiconductor device is shown, it is not limited to four, and one or more defective first circuit blocks 1B mounted on the first semiconductor chip 1A have the same function as the second non-defective product. By using a semiconductor device in which the second semiconductor chip 2A having the circuit block 2B mounted thereon is bonded, all the defective first circuit blocks 1B can be relieved. For example, when the number of defective first circuit blocks 1B is one, the number of second semiconductor chips 2A to be bonded is one. In addition, the second circuit chip 2A is not necessary for the first circuit block 1B that is a non-defective product, and the fuse switch is configured so that the connection terminal of the first circuit block 1B that is a non-defective product is electrically effective. ON / OFF adjustment is performed in advance.
[0044]
In a semiconductor device that requires a large memory capacity, a memory capacity macro that is half the memory capacity that is finally required as a product is mounted on the first semiconductor chip 1A as the first circuit block 1B. The remaining half of the memory capacity macro is mounted as the second circuit block 2B on the second semiconductor chip 2A. The surface of the first semiconductor chip 1A and the surface of the second semiconductor chip 2A are bonded and connected to form a final semiconductor device. In this case, the relationship between the logic of the circuit block activation basic signal S0 and the logic of the circuit block activation signals 1S1 and 2S1 is determined in advance by ON / OFF adjustment of the fuse switch. When the first circuit block 1B is in an active (operating) state, the second circuit block 2B is in an inactive (stationary) state, and conversely, when the first circuit block 1B is in an inactive (stationary) state. The second circuit block 2B is in an active (operating) state and selectively operates the first circuit block 1B and the second circuit block 2B.
[0045]
That is, in the configuration of the embodiment (1) in which the logic of the first and second circuit block activation signals 1S1 and 2S1 is inverted, one can be used for repairing a defective circuit block, and the other is a large scale. As described above, the first circuit block 1B and the second circuit block 2B can be selectively operated using a semiconductor device that requires a large memory capacity. For example, the first circuit block 1B and the second circuit block 2B can be selected by assigning a specific address to the circuit block activation basic signal S0.
[0046]
Next, in the semiconductor device according to the embodiment (2) of the present invention, each of the four first circuit blocks 1B formed on the first semiconductor chip 1A as shown in FIG. In addition to an 8-Mbit memory macro, an input / output buffer control signal generation circuit 1P2 (FIG. 5), an input buffer circuit 1IN (FIG. 6), and an output buffer circuit 1OUT (FIG. 7) are mounted. In addition, four second semiconductor chips 2A are provided corresponding to the first circuit block 1B, and the second circuit block 2B formed on each semiconductor chip 2A is similar to the first circuit block 1B. For example, an 8 Mbit capacity memory macro is mounted, and an input / output buffer control signal generation circuit 2P2 (FIG. 5), an input buffer circuit 2IN (FIG. 6), and an output buffer circuit 2OUT (FIG. 7) are mounted. Then, the second semiconductor chips 2A are bonded one by one on the four first circuit blocks 1B of the first semiconductor chip 1A, the respective chip

bonding connection terminals

1C and 2C are connected, and the semiconductor device Chip2 The new COC chip shown in FIG. 9 is configured.
[0047]
FIG. 5 is a circuit diagram of an input / output buffer control signal generation circuit in the semiconductor device according to the embodiment (2) of the present invention. In FIG. 5, 1P2 is an input / output buffer control signal generating circuit mounted on the

first circuit block

1B, 1X is an input / output buffer control signal generated from the input / output buffer control signal generating circuit 1P2, and 1 / X is input / output. An inverted signal of the buffer control signal 1X, 2P2 is an input / output buffer control signal generating circuit mounted on the

second circuit block

2B, 2X is an input / output buffer control signal generated from the input / output buffer control signal generating circuit 2P2, X is an inverted signal of the input / output buffer control signal 2X. The input / output buffer control signal generation circuits 1P2, 2P2 are equipped with fuse switches, and the input / output buffer control signals 1X, 2X and their inverted signals 1 / X, 2 / X are determined by the power-on reset signal. It is the structure to do. When the fuse switch is ON, the input / output buffer control signal is “H” and its inverted signal is “L”. When the fuse switch is OFF, the input / output buffer control signal is “L”. The inversion signal becomes “H”.
[0048]
FIG. 6 is a circuit configuration diagram of an input buffer in the semiconductor device according to the embodiment (2) of the present invention. In FIG. 6, 1IN is an input buffer circuit mounted in the first circuit block 1B, 1DinN is a specific input data system internal node in the input buffer circuit 1IN, and 1CinAN is signal-transmitted to the input data system internal node 1DinN. One input terminal, 1CinBN is a second input terminal for signal transmission to the input data system internal node 1DinN, 2IN is an input buffer circuit mounted in the second circuit block 2B, and 2DinN is a specific input buffer circuit 2IN. The input data system internal node 2CinAN is a first input terminal that is signaled to the input data system internal node 2DinN, and 2CinBN is a second input terminal that is signaled to the input data system internal node 2DinN. Each of 1X, 2X, 1 / X, and 2 / X is the input / output buffer control signal shown in FIG. 5 and its inverted signal. 1C is a connection terminal of the

first circuit block

1B, and 2C is a connection terminal of the second circuit block 2B. When the first semiconductor chip and the second semiconductor chip are bonded together, they are connected by a one-dot chain line. The terminals are connected. In the drawing, electrically effective input terminals are shown in black, and electrically invalid input terminals are shown in white.
[0049]
According to this configuration, data input to the connection node between the electrically valid input terminal 1CinAN and the electrically invalid input terminal 2CinAN is transmitted to the input data system internal node 1DinN, and the electrically invalid input terminal 1CinBN. The data input to the connection node of the input terminal 2CinBN that is electrically effective is transmitted to the input data system internal node 2DinN.
[0050]
FIG. 7 is a circuit configuration diagram of an output buffer in the semiconductor device according to the embodiment (2) of the present invention. In FIG. 7, 1OUT is an output buffer circuit mounted in the first circuit block 1B, 1DoutN is a specific output data system internal node in the output buffer circuit 1OUT, and 1CoutAN is transmitted from the output data system internal node 1DoutN. One output terminal, 1CoutBN is a second output terminal for signal transmission from the output data system internal node 1DoutN, 2OUT is an output buffer circuit mounted on the second circuit block 2B, and 2DoutN is a specific output buffer circuit 2OUT. The output data system internal node 2CoutAN is a first output terminal that is signaled from the output data system internal node 2DoutN, and 2CoutBN is a second output terminal that is signaled from the output data system internal node 2DoutN. Each of 1X, 2X, 1 / X, and 2 / X is the input / output buffer control signal shown in FIG. 5 and its inverted signal. 1C is a connection terminal of the

first circuit block

1B, 2C is a connection terminal of the second circuit block 2B, and is connected by a one-dot chain line when the first semiconductor chip and the second semiconductor chip are bonded together. The terminals are connected. In the drawing, electrically effective output terminals are shown in black, and electrically invalid output terminals are shown in white.
[0051]
According to this configuration, data output to the connection node between the electrically valid output terminal 1CoutAN and the electrically invalid output terminal 2CoutAN is transmitted from the output data system internal node 1DoutN, and the electrically invalid output terminal 1CoutBN. The data output to the connection node of the electrically effective output terminal 2CoutBN is transmitted from the output data internal node 2DoutN.
[0052]
FIG. 8 is a diagram showing the correspondence between the connection terminals of the first semiconductor chip and the second semiconductor chip in the semiconductor device according to the embodiment (2) of the present invention. In FIG. 8, 1A, 1B, 1C, 2A, 2B, and 2C are all the same as those described in FIG. 1, and 1Fbus is an input or output data bus signal formed on the first semiconductor chip 1A. Is a line. When the first semiconductor chip 1A and the second semiconductor chip 2A are bonded together, the terminals connected by the alternate long and short dash line are connected. In the drawing, electrically effective connection terminals are shown in black, and electrically invalid connection terminals are shown in white.
[0053]
According to this configuration, for example, when the data bus width required for the entire semiconductor device is 2n (n is a positive integer), data of the bus width n is allocated to the first circuit block 1B, and the second circuit By assigning data having a bus width n to the block 2B, a 2n data bus width necessary for the entire semiconductor device can be secured.
[0054]
FIG. 9 is a diagram showing the effect of reducing the chip size and the memory macro size in the semiconductor device according to the embodiment (2) of the present invention. In FIG. 9, Chip 1 indicates a conventional system LSI chip having a one-chip configuration, A is a semiconductor chip, B is a 16 Mbit capacity memory macro mounted on the semiconductor chip A, and D is a logic circuit disposed on the semiconductor chip A. , E is a wire bonding pad. On the other hand, Chip 2 represents the semiconductor device according to the embodiment (2) of the present invention. 1A is a first semiconductor chip, and 2A is a second semiconductor chip on which a memory macro having an 8 Mbit capacity is mounted. Note that an 8 Mbit capacity memory macro is mixedly mounted in the region of the first semiconductor chip 1A to which the second semiconductor chip 2A is bonded. Ef indicates the chip size reduction effect.
[0055]
As described above, according to the semiconductor device of the embodiment (2) of the present invention, the memory capacity per macro is half that of the memory macro mounted on the conventional chip, and the macro size is reduced. The macro performance can be improved and the performance of the entire semiconductor device can be improved.
[0056]
In the embodiments (1) and (2) of the present invention, the all-layer layout pattern constituting the circuit block 1B provided in the first semiconductor chip 1A and the second semiconductor corresponding to the circuit block 1B A circuit block mounted on the first semiconductor chip 1A or the second semiconductor chip 2A is configured by making the all-layer layout pattern constituting the circuit block 2B included in the chip 2A have a mirror inversion relationship with each other. The layout design data can be mirror-inverted to constitute a circuit block mounted on the other semiconductor chip, and the chip design man-hour can be greatly reduced.
[0057]
【The invention's effect】
According to the semiconductor device of the first aspect of the present invention, even when there is a defective circuit block that does not operate normally among the plurality of circuit blocks mounted on the first semiconductor chip, the defective circuit block and the function are By bonding and connecting the second semiconductor chips on which the same circuit block is mounted, the defective circuit block of the first semiconductor chip can be remedied and the production yield can be improved. Also, in a semiconductor device that requires a large memory capacity, the first semiconductor chip that has a memory capacity macro that is half the memory capacity that is ultimately required as a product and the second semiconductor capacity macro that has the remaining half of the memory capacity By bonding and connecting the two semiconductor chips, a semiconductor device having high performance and a small chip area can be realized.
[0058]
  Also,When the chip bonding connection terminals are formed on the surfaces of the first semiconductor chip and the second semiconductor chip, the optimal shape and the optimal size of the exposed portion are provided at the optimal position on the uppermost conductive layer. A chip bonding connection terminal can be formed simply by providing the chip.
[0059]
  furtherEven if the position and shape of the connecting terminal for chip bonding are not standardized, the position and shape of the connecting terminal are matched by bonding the first semiconductor chip and the second semiconductor chip so that the surfaces face each other. be able to.
[0060]
  Claim2According to the described semiconductor device, the layout design data constituting the circuit block mounted on the first semiconductor chip or the second semiconductor chip is mirror-inverted to form the circuit block mounted on the other semiconductor chip. Therefore, the chip design man-hour can be significantly reduced.
[0061]
  Claim3According to the described semiconductor device, signals having the same function can be input / output at the specific function terminals of the first semiconductor chip and the second semiconductor chip.
[0062]
  Claim4According to the described semiconductor device, the connection node between the first specific terminal and the second specific terminal is electrically connected to the first circuit node inside the circuit block formed in the first semiconductor chip. The connection node between the first specific terminal and the second specific terminal and the second circuit node inside the circuit block formed in the second semiconductor chip can be electrically cut off.
[0063]
  Claim5According to the described semiconductor device, the connection node between the third specific terminal and the fourth specific terminal and the third circuit node inside the circuit block formed in the first semiconductor chip are electrically disconnected. The connection node between the third specific terminal and the fourth specific terminal can be electrically connected to the fourth circuit node inside the circuit block formed in the second semiconductor chip.
[0064]
  Claim6According to the semiconductor device described, when the circuit block of the first semiconductor chip is in the active state, the circuit block of the second semiconductor chip is in the inactive state and is formed on the surface of the first semiconductor chip. The specific connection terminal can be electrically enabled, and the specific connection terminal formed on the surface of the second semiconductor chip can be electrically disabled. Conversely, when the circuit block of the first semiconductor chip is in an inactive state, the circuit block of the second semiconductor chip is in an active state, and a specific connection terminal formed on the surface of the first semiconductor chip Can be electrically disabled, and a specific connection terminal formed on the surface of the second semiconductor chip can be electrically enabled.
[0065]
  Claim7Listed semiconductorsapparatusAccordingly, either one of the two input terminals can be selectively connected.
[0066]
  Claim8Listed semiconductorsapparatusAccordingly, either one of the two output terminals can be selectively connected.
[0067]
  Claim9Listed semiconductorsapparatusAccording to the above, even if both of the two input terminals are respectively connected to specific connection terminals of different chips, one of them can be electrically enabled and the other can be disabled.
[0068]
  Claim10Listed semiconductorsapparatusAccording to the above, even when both of the two output terminals are respectively connected to specific connection terminals of different chips, one of them can be electrically enabled and the other can be disabled.
[Brief description of the drawings]
FIG. 1 is a view for explaining a method for bonding a first semiconductor chip and a second semiconductor chip in the semiconductor devices of the embodiments (1) and (2) of the present invention;
FIG. 2 is a diagram showing that the chip surface patterns of the first circuit block 1B and the second circuit block 2B in the semiconductor devices of the embodiments (1) and (2) of the present invention are in a mirror inversion relationship with each other;
FIG. 3 is a cross-sectional view taken along line ab when the surfaces of the first circuit block 1B and the second circuit block 2B shown in FIG. 2 are bonded and connected so that the connection terminal patterns match.
FIG. 4 is a circuit configuration diagram for inverting the activation signal logic of the circuit block in the semiconductor device according to the embodiment (1) of the present invention;
FIG. 5 is a circuit diagram of an input / output buffer control signal generation circuit in the semiconductor device according to the embodiment (2) of the present invention;
FIG. 6 is a circuit configuration diagram of an input buffer in the semiconductor device according to the embodiment (2) of the present invention;
FIG. 7 is a circuit configuration diagram of an output buffer in the semiconductor device according to the embodiment (2) of the present invention;
FIG. 8 is a diagram showing correspondence between connection terminals of the first semiconductor chip and the second semiconductor chip in the semiconductor device according to the embodiment (2) of the present invention;
FIG. 9 is a diagram showing a chip size reduction effect and a memory macro size reduction effect in the semiconductor device according to the embodiment (2) of the present invention;
FIG. 10 is a diagram showing an example of a chip configuration of a conventional system LSI
[Explanation of symbols]
1A First semiconductor chip
1B First circuit block
1C Connection terminal for chip bonding on the first circuit block 1B
D Circuit block other than the first circuit block 1B
E Wire bonding pad
2A Second semiconductor chip
2B Second circuit block
2C Chip bonding connection terminal on the second circuit block 2B
3 Chip-on-chip semiconductor device
1CVSS Ground connection terminal for chip bonding on the first circuit block 1B
1CVDD Power connection terminal for chip bonding on the first circuit block 1B
1F Uppermost conductive layer pattern of first circuit block 1B
2CVSS Ground connection terminal for chip bonding on the second circuit block 2B
2CVDD Power connection terminal for chip bonding on the second circuit block 2B
2F Uppermost conductive layer pattern of second circuit block 2B
G Conductive connecting agent
H Insulation protective film
S0 Circuit block activation basic signal
1P1 Logic control signal generation circuit mounted on the first circuit block 1B
1P1out logic control signal generated from logic control signal generation circuit 1P1
1ExN coincidence circuit having circuit block activation basic signal S0 and logic control signal 1P1out as inputs
1S1 First circuit block activation signal output from the coincidence circuit 1ExN
2P1 Logic control signal generation circuit mounted on the second circuit block 2B
2P1out logic control signal generated from logic control signal generation circuit 2P1
2ExN coincidence circuit having circuit block activation basic signal S0 and logic control signal 2P1out as inputs
2S1 second circuit block activation signal output from coincidence circuit 2ExN
1P2 Input / output buffer control signal generation circuit mounted on the first circuit block 1B
1X Input / output buffer control signal generated from input / output buffer control signal generation circuit 1P2
1 / X Inverted signal of I / O buffer control signal 1X
2P2 Input / output buffer control signal generation circuit mounted on second circuit block 2B
2X I / O buffer control signal generated from I / O buffer control signal generation circuit 2P2
2 / X Inverted signal of I / O buffer control signal 2X
1IN Input buffer circuit mounted on the first circuit block 1B
1DinN Specific input data system internal node in input buffer circuit 1IN
1CinAN 1st input terminal for signal transmission to input data system internal node 1DinN
1CinBN Second input terminal for signal transmission to input data system internal node 1DinN
2IN Input buffer circuit mounted on the second circuit block 2B
2DinN Specific input data system internal node in the input buffer circuit 2IN
2CinAN The first input terminal for transmitting a signal to the input data system internal node 2DinN
2CinBN Second input terminal for signal transmission to input data system internal node 2DinN
1OUT Output buffer circuit mounted on the first circuit block 1B
1DoutN Specific output data system internal node in output buffer circuit 1OUT
1CoutAN The first output terminal that is signaled from the output data system internal node 1DoutN
1CoutBN Second input terminal for signal transmission from internal node 1DoutN of output data system
2OUT Output buffer circuit mounted on the second circuit block 2B
2DoutN Specific output data system internal node in the output buffer circuit 2OUT
2CoutAN The first output terminal that is signaled from the output data system internal node 2DoutN
2CoutBN Second input terminal for signal transmission from output data internal node 2DoutN
1Fbus Input or output data bus signal line formed on the first semiconductor chip 1A
Chip1 Conventional system LSI chip with 1 chip configuration
A Semiconductor chip
B Memory macro of 16 Mbit capacity mounted on semiconductor chip A
Chip2 Semiconductor device of embodiment (2) of the present invention
Ef Chip size reduction effect

Claims

A first semiconductor chip provided with a plurality of circuit blocks and provided with a chip bonding connection terminal, and a chip bonding connection terminal provided with a circuit block having the same function as the circuit block provided in the first semiconductor chip A semiconductor device in which the two semiconductor chips are bonded together so that the surfaces face each other, and the connection terminals for chip bonding are connected to each other ,
The layout pattern of the uppermost conductive layer of each circuit block is formed on the surface of each of the first and second semiconductor chips, and the layout pattern of the uppermost conductive layer of the circuit block formed on the surface of the first semiconductor chip; The layout pattern of the uppermost conductive layer of the circuit block formed on the surface of the second semiconductor chip is in a mirror inversion relationship with each other,
The chip bonding connection terminal is formed on the surface of each of the first and second semiconductor chips, the chip bonding connection terminal formed on the surface of the first semiconductor chip, and the second semiconductor chip. The position and shape of the chip bonding connection terminal formed on the surface of each other are in a mirror-inverted relationship with each other,
In addition, at least a part of the chip bonding connection terminal extends to the surface of each of the first and second semiconductor chips in accordance with a wiring pattern formed by the uppermost conductive layer of the circuit block. A semiconductor device.

The all-layer layout pattern constituting the circuit block provided in the first semiconductor chip and the all-layer layout pattern constituting the circuit block provided in the second semiconductor chip are in a mirror inversion relationship with each other. The semiconductor device according to claim 1.

A plurality of chip bonding connection terminals are provided on the first and second semiconductor chips for power supply terminals, ground terminals, input terminals, output terminals, control terminals, etc., and chip bonding of the first semiconductor chip is performed. 2. The semiconductor device according to claim 1, wherein terminals having the same function are connected between the connection terminal for connection and the connection terminal for chip bonding of the second semiconductor chip.

Of the chip bonding connection terminals provided on the first semiconductor chip, a first specific terminal electrically connected to a data system inside the circuit block of the first semiconductor chip, and the second Of the connecting terminals for chip bonding provided on the semiconductor chip, the data system inside the circuit block of the second semiconductor chip and the second specific terminal that is electrically disconnected are connected to each other. The semiconductor device according to claim 1.

Of the connection terminals for chip bonding provided in the first semiconductor chip, a third specific terminal that is electrically disconnected from a data system inside the circuit block of the first semiconductor chip, and the second Of the chip bonding connection terminals provided on the semiconductor chip, a fourth specific terminal electrically connected to the data system inside the circuit block of the second semiconductor chip is connected to each other. The semiconductor device according to claim 1.

2. The semiconductor device according to claim 1, wherein an activation signal logic of the circuit block of the first semiconductor chip and an activation signal logic of the circuit block of the second semiconductor chip are in an inverted relationship. .

Wherein the first circuit block of the second semiconductor chip are both semiconductor according to claim 1, characterized in that it has two input terminals for a particular one data-input to the circuit block Equipment .

Wherein the first circuit block of the second semiconductor chip are both semiconductor according to claim 1, characterized in that it has two output terminals for a particular one data-outputted from the circuit block Equipment .

8. The semiconductor device according to claim 7, wherein one of the two input terminals is electrically connected to a data system inside the circuit block, and the other is electrically disconnected from a data system inside the circuit block.

9. The semiconductor device according to claim 8, wherein one of the two output terminals is electrically connected to a data system inside the circuit block, and the other is electrically disconnected from a data system inside the circuit block.