JP3669786B2 - 4-level FSK demodulation circuit - Google Patents

Description

【００２２】
ここで、Ｒは、変調速度を、ΔＦmax は、最大周波数偏移を表しており、変調指数ｍはＬＳＢに対応して２つ設定される。尚、回転速度は、ｍπである。
例えばｍ＝１，３とした場合、特にＬＳＢが「０」のときに、ｍ＝３としたとすると、その際の回転速度はｍπ＝３πなので、図１６（ａ），（ｂ）の破線のように１．５回転し、また、ＬＳＢが「１」のときに、ｍ＝１としたとすると、その際の回転速度は、ｍπ＝πなので、図１６（ａ），（ｂ）の実線のように０．５回転する。
【００２３】
ここで、４値ＦＳＫ復調回路について具体的に、「１１１００１」と変化するディジタル信号でＦＳＫ変調されたキャリア信号を直交検波したときの直交ベースバンド信号を例にとって、図１７と図１８とを用いて説明する。図１７は、４値ＦＳＫ復調回路における信号の一例を表す説明図であり、図１８は、４値ＦＳＫ復調回路における信号点配置の一例を表す説明図である。
【００２４】
前述したように、シンボル長を２ビットとしているので、「１１１００１」は、「１１」と、「１０」と、「０１」とに分けられ、この順に一定時間ごとに受信している。そのため、時間を横軸にとって、受信したキャリア信号を直交検波した直交ベースバンド信号のＱ成分は、図１７（ａ）に示すような信号となり、Ｉ成分は、図１７（ｂ）に示すような信号となる。
【００２５】
従って、それぞれを２値整形すると、図１７（ｃ）と図１７（ｄ）とに示されるような矩形波となる。これらが整形Ｑ信号と整形Ｉ信号である。
ここで、これらの信号を図１８に示す信号点の動きとして追跡してみると、図１７の時刻t1の時点では、整形Ｑ信号と整形Ｉ信号とはともに正であり、その状態は、図１８の信号点Ａで表される。
【００２６】
そして、時刻t2になると、整形Ｉ信号が負となるので、その状態は図１８の信号点Ｂに移行する。このとき状態の変化を表す軌跡は、ｓｇｎ（Ｑ）の軸と交わるようになる。つまり、ＬＳＢが「１」であるときには、１シンボルあたりの回転速度が０．５回転であるので、状態の変化を表す軌跡がｓｇｎ（Ｑ）又はｓｇｎ（Ｉ）の軸と交差する回数は、１〜３回である。
【００２７】
一方、時刻t3〜t9までの間、つまりＬＳＢが「０」であるときには、１シンボル当たりの回転速度が１．５回転であるので、状態の変化を表す軌跡が各軸と交差する回数が５〜７回になる。
【００２８】
そこで従来の４値ＦＳＫ復調回路は、２値ＦＳＫと同様にしてＭＳＢを検知した後、１シンボル当たりに、状態の変化の軌跡がｓｇｎ（Ｑ）又はｓｇｎ（Ｉ）の軸と交わる回数をカウントし、予め設定されたしきい値との比較によって行うものであった。例えば上述の例では、ＬＳＢが「１」のときの交差回数が１〜３回であり、「０」のときの交差回数が５〜７回なので、しきい値を「４回」とすればよい。つまり、このときの変調指数を検知する（ＬＳＢを決定する）ためのマージンは±１回となっている。
【００２９】
また、従来の４値ＦＳＫ復調回路におけるシンボルタイミングの抽出には、例えば、図２０に示されるような回路がよく用いられている。図２０は、従来よく用いられるシンボルタイミング抽出回路の構成ブロック図である。
【００３０】
図２０に示したシンボルタイミング抽出回路は、整形Ｉ信号と形成Ｑ信号を入力し、シンボルの変化点を検出して検出パルスａを出力するシンボル変化点検出器１０１と、検出パルスａを受け取り、外部から得られるクロック信号との位相を比較し、その比較結果を２値判定して出力する２値量子化位相比較器１０２と、位相比較結果ｃを受け取り、平滑化するループフィルタ１０３と、回路全体の駆動クロックを発生する局部発振回路１０４と、ループフィルタ１０３の出力ｄを周波数制御信号として受け取り、局部発振回路１０４の発振出力を基にパルスの付加・除去を行った後、基準クロックＳｃとして外部に出力するディジタルＶＣＯ（Voltage Control Oscillator）１０５と、基準クロックＳｃを分周したシンボルタイミングＳＴを出力すると共に２値量子化位相比較器１０２の入力へ供給する分周器１０６とから構成されている。
【００３１】
２値量子化位相比較器１０２と、ループフィルタ１０３と、局部発振回路１０４と、ディジタルＶＣＯ１０５と、分周器１０６とは、ディジタルＰＬＬ（Phase Locked Loop:位相同期ループ）を構成しており、シンボル変化点検出器１０１から出力される検出パルスに位相同期し、かつ比較的周波数の安定なディジタル信号をシンボルタイミングＳＴとして出力するようになっている。
【００３２】
【発明が解決しようとする課題】
しかしながら、かかる従来の４値ＦＳＫ復調回路では、まず、シンボルタイミング抽出回路が、２値整形された信号を用いてシンボルタイミングを検出するため、シンボル変化点検出器１０１におけるシンボル変化点検出のタイミングは、本来のシンボル変化点より遅れてしまうことがある上、シンボル変化点検出の際のジッターが大きくなり、真のシンボル変化点から多少ずれたシンボルタイミングを出力することがあり、適正なシンボルタイミングを得ることができないという問題点があった。
【００３３】
例えば、シンボル変化点検出器１０１の具体例として図２１に示した回路を用いてシンボル変化点検出を行った場合の、シンボル変化点検出までのタイムチャートを図２２に示す。図２２で示したベースバンド信号の変調指数ｍの値はｍ＝３とした。
【００３４】
図２１に示したシンボル変化点検出器は、２つの極性反転器１１１ａ，１１１ｂと、４つのＤタイプフリップフロップ１１２ａ〜１１２ｄと、４入力ＯＲ回路１１３と、４入力ＮＡＮＤ回路１１４と、２つの立上がりエッジ検出器１１５ａ，１１５ｂと、２入力ＯＲ回路１１６とから構成されている。
【００３５】
２つの極性反転回路１１１ａ，１１１ｂと４つのＤタイプフリップフロップ１１２ａ〜１１２ｄでは、入力された整形Ｉ信号と整形Ｑ信号の立ち上がり及び立ち下がりのタイミング（以下、変化点）において、整形Ｉ信号の変化点では整形Ｑ信号の状態を、整形Ｑ信号の変化点では整形Ｉ信号の状態を知ることにより、同相成分と直交成分との２軸で形成される平面上に配置される整形Ｉ信号と整形Ｑ信号で表される信号点の回転方向を、４つの軸（同相成分の正軸と負軸、直交成分の正軸と負軸）に関して検知している。
【００３６】
即ち、例えば、整形Ｉ信号が負から正へ変化したタイミングにおいて、もし整形Ｑ信号が正ならば、信号点は第４象限から第１象限へ変化したと考えられ、信号点は左回転していると判断できる。もし整形Ｑ信号が逆に負ならば、信号点は第３象限から第２象限へ変化したと考えられ、信号点は右回転していると考えられる。また、４入力ＯＲ回路１１３と４入力ＮＡＮＤ回路１１４と２つの立上がりエッジ検出器１１５ａ，１１５ｂと２入力ＯＲ回路１１６では、回転方向に関する４つの検知情報から回転方向が変化するタイミングをとらえて検出パルスを出力している。
【００３７】
図２３に示すタイムチャートの上から２段は、ＦＳＫ変調が施されたベースバンド信号を点線で、整形Ｉ信号、整形Ｑ信号を実線で示している。次に続く２段は、４入力ＯＲ回路１１３の出力ｇ１と４入力ＮＡＮＤ回路１１４の出力ｇ２を、最下段は、検出パルスを示している。図中のＭＳＢが「１」のシンボルからＭＳＢが「０」のシンボルに変化する変化点検出タイミングと、ＭＳＢが「０」のシンボルからＭＳＢが「１」のシンボルに変化する変化点検出タイミングを比較すると、真のシンボル変化点タイミングからの遅延は明らかに両者で異なる。
【００３８】
このように、図２１で示したシンボル変化点検出器は、原理的に、Ｉ成分とＱ成分で表される信号点の軌跡がＩ成分とＱ成分の２軸と交わった時のみ、その存在位置と回転方向が判明する構成であるので、図２３のようにシンボル変化点検出が０〜π／２だけ遅れてしまい、検出パルスのジッターが大きくなる。
【００３９】
シンボル変化点前後の信号点の軌跡を描いた図２２を用いて説明すると、シンボルの変化点の前後で信号点が図２２の(1) →(2) →(3) のような軌跡を通るとき（図２３中１段目の(1) →(2) →(3) に対応する）、真のシンボル変化点は(2) であるが、図２１に代表されるシンボル変化点検出器ではその後(3) に至るまでそのことを認識できない。更に図２０の１０２から１０６で構成されるディジタルＰＬＬではこれらの遅れやジッターを完全に取り除くことはできず、出力されるシンボルタイミングＳＴは真のシンボルタイミングに対して多少ずれたものとなり、しかも時間的ずれは一定ではない。
【００４０】
また、従来の４値ＦＳＫ復調回路では、２値整形された信号を以て回転方向と回転速度とを検知するため、精度を高めることができず、例えば雑音や零ＩＦ検波回路における位相歪み、直流オフセット、シンボルタイミングの検出のずれ等の影響を受けやすく、検波出力の品質が劣化しやすいという問題点があり、特に状態の変化の軌跡とＩＱ平面を張る軸との交差の回数を比較する方法で回転速度を検知する方法では、雑音の混入によって、当該交差の回数が増大することが多いことが経験上知られており、変調指数の差が小さいほどマージンが狭くなり、検知の精度を高めないと変調指数を正しく検知できず、検知の精度を高めると回路構成が複雑となって、その回路規模が大きくなり、例えば１チップ化が困難であるという問題点があった。
【００４１】
本発明は上記実情に鑑みて為されたもので、簡易な回路構成で、復調精度を高めることができる４値ＦＳＫ復調回路を提供することを目的とする。
【００４２】
【課題を解決するための手段】
上記従来例の問題点を解決するための請求項１記載の発明は、４値ＦＳＫ復調回路において、４値ＦＳＫ変調されたキャリア信号を直交検波する際に、同相成分と直交成分との２軸で形成される平面上に配置される信号点の位相を時間的に差分し、前記差分を積分することによって前記信号点間の移動の回転方向を検知し、同相成分と直交成分を各成分毎に時間的に差分し、前記各差分の絶対値の和を積分することによって前記信号点間の移動の回転速度を検知することを特徴としており、検知結果を基に復調を行えば、シンボルタイミングのずれの影響を少なくして、適正に復調を行うことができる。
【００４３】
上記従来例の問題点を解決するための請求項２記載の発明は、請求項１記載の４値ＦＳＫ復調回路において、４値ＦＳＫ変調されたキャリア信号を直交検波する際に、同相成分と直交成分との２軸で形成される平面上に配置される信号点の間の移動の回転方向と回転速度を検知する４値ＦＳＫ復調回路であって、前記移動の回転方向を検知する手段として、２値整形された前記各成分の信号を一定時間遅延させた各成分の遅延信号を生成し、前記各成分の信号と前記各成分の遅延信号のそれぞれから位相を検出して、対応する位相を差引きすることによって、前記各成分の信号が前記平面上に形成するベクトルの位相の時間的差分を得て、前記差分を特定の時間で積分した信号を出力する回転方向検知部を備えたことを特徴としており、特定の期間を１シンボル時間に近似する時間とすれば、該積分の結果が１シンボル時間当たりの回転量に相当するため、その正負を以て回転の方向を検知でき、またシンボルタイミングが多少ずれても、積分の概略の結果に現れる影響が少なく、さらに雑音の混入や回路の特性によって発生する位相歪み並びに直流オフセット等が存在して信号点の回転に短時間に頻繁に誤りが発生しても、積分によってその影響を打ち消しているので、回転方向を適正に判定することができ、これを基に復調を行えば、復調の結果を適正にできる。
【００４４】
上記従来例の問題点を解決するための請求項３記載の発明は、請求項１記載の４値ＦＳＫ復調回路において、４値ＦＳＫ変調されたキャリア信号を直交検波する際に、同相成分と直交成分との２軸で形成される平面上に配置される信号点の間の移動の回転方向と回転速度を検知する４値ＦＳＫ復調回路であって、前記移動の回転速度を検知する手段として、２値整形された前記各成分の信号を一定時間遅延させた各成分の遅延信号を生成し、前記各成分の信号から対応する前記遅延信号を差引きすることによって、前記各成分毎に信号の差分を算出し、該各成分毎に算出された差分の絶対値を算出し、前記各成分の絶対値の和を特定の時間で積分した信号を出力する回転速度検知部を備えたことを特徴としており、特定の時間を１シンボル時間とすれば、積分の結果が１シンボル当たりの回転の回数に応じて変化するため、出力される信号によって、該シンボルに対する回転速度を検知でき、またシンボルタイミングが多少ずれても、積分の概略の結果に現れる影響が少なく、さらに雑音の混入や回路の特性によって発生する位相歪み並びに直流オフセット等が存在して信号点の回転に短時間に頻繁に誤りが発生しても、積分によってその影響を打ち消しているので、回転方向を適正に判定することができ、これを基に復調を行えば、復調の結果を適正にできる。
【００４５】
上記従来例の問題点を解決するための請求項４記載の発明は、請求項１記載の４値ＦＳＫ復調回路において、４値ＦＳＫ変調されたキャリア信号を直交検波する際に、同相成分と直交成分との２軸で形成される平面上に配置される信号点の間の移動の回転方向と回転速度を検知する４値ＦＳＫ復調回路であって、前記移動の回転速度を検知する手段として、２値整形された前記各成分の信号の一定時間当たりの変動量の平均値を算出し、該変動量の平均値を前記各成分毎に一定時間遅延させた変動量の平均値を生成し、前記各成分の変動量の平均値から対応する前記遅延させた変動量の平均値を差引きすることによって、前記各成分毎に変動量の平均値の差分を算出し、前記各成分毎の差分の絶対値を算出し、前記各絶対値の和を特定の時間に亘って積分した信号を出力する回転速度検知部を備えたことを特徴としており、変動量の平均値を算出するための一定の時間をシンボル時間の数分の１程度とし、積分を行う特定の時間を１シンボル時間に近似する時間とすれば、２値整形により失われた信号点の回転を部分的に回復して、微小の回転とし、おおよそ１シンボル時間当たりの該微小回転の結果を回転量として検知することができ、かつシンボルタイミングが多少ずれても、積分の概略の結果に現れる影響が少なく、さらに雑音の混入や回路の特性によって発生する位相歪み並びに直流オフセット等が存在して信号点の回転に短時間に頻繁に誤りが発生しても、積分によってその影響を打ち消しているので、回転方向を適正に判定することができ、これを基に復調を行えば、復調の結果を適正にできる。
【００４６】
上記従来例の問題点を解決するための請求項５記載の発明は、請求項２記載の４値ＦＳＫ復調回路において、回転方向検知部は、２値整形された信号から位相を検知して出力する第１の位相デコーダと、前記２値整形された信号を一定の時間遅延して出力する遅延回路と、前記遅延回路から遅延された信号の入力を受けて、該信号の位相を検知して出力する第２の位相デコーダと、前記２値整形された信号の位相と前記遅延された信号の位相との位相差を算出する位相差検出回路とを備える量子化位相差分回路を有し、前記位相差検出回路から前記位相差の入力を受けて、特定の時間に亘って積分して出力する第１の積分放電回路を備える第１の平滑化回路を有することを特徴としており、特定の期間を１シンボル時間に近似する時間とすれば、該積分の結果が１シンボル時間当たりの回転量に相当するため、その正負を以て回転の方向を検知でき、またシンボルタイミングが多少ずれても、積分の概略の結果に現れる影響が少なく、さらに雑音の混入や回路の特性によって発生する位相歪み並びに直流オフセット等が存在して信号点の回転に短時間に頻繁に誤りが発生しても、積分によってその影響を打ち消しているので、回転方向を適正に判定することができ、これを基に復調を行えば、復調の結果を適正にできる。
【００４７】
上記従来例の問題点を解決するための請求項６記載の発明は、請求項３記載の４値ＦＳＫ復調回路において、回転速度検知部は、２値整形された信号を各成分毎に一定時間遅延して出力する遅延回路と、２値整形された信号と前記遅延回路から入力される遅延された２値整形された信号との排他的論理和を各成分毎に演算する排他的論理和回路と、前記各排他的論理和の和を特定の時間に亘って積分する第２の積分放電回路を有する回転速度検知部であることを特徴としており、特定の期間を１シンボル時間に近似する時間とすれば、該積分の結果が１シンボル時間当たりの回転量に相当するため、その回転量と適当なしきい値との大小の比較によって回転速度を判定でき、またシンボルタイミングが多少ずれても、該積分の概略の結果に現れる影響が少なく、さらに雑音の混入や回路の特性によって発生する位相歪み並びに直流オフセット等が存在して信号点の回転に短時間に頻繁に誤りが発生しても、積分によってその影響を打ち消しているので、回転方向を適正に判定することができ、これを基に復調を行えば、復調の結果を適正にできる。
【００４８】
上記従来例の問題点を解決するための請求項７記載の発明は、請求項４記載の４値ＦＳＫ復調回路において、回転速度検知部は、２値整形された信号の各成分の一定時間の平均値を算出する移動平均回路と、前記各成分の平均値の各々の時間的差分値を算出する差分回路と、前記各々の時間的差分値の絶対値を算出する絶対値回路と、前記各絶対値の和を特定の時間に亘って積分する第２の積分放電回路とを有する回転速度検知部であることを特徴としており、特定の期間を１シンボル時間に近似する時間とすれば、該積分の結果が１シンボル時間当たりの回転量に相当するため、その回転量と適当なしきい値との大小の比較によって回転速度を判定でき、またシンボルタイミングが多少ずれても、該積分の概略の結果に現れる影響が少なく、さらに雑音の混入や回路の特性によって発生する位相歪み並びに直流オフセット等が存在して信号点の回転に短時間に頻繁に誤りが発生しても、積分によってその影響を打ち消しているので、回転方向を適正に判定することができ、これを基に復調を行えば、復調の結果を適正にできる。
【００４９】
上記従来例の問題点を解決する請求項８記載の発明は、４値ＦＳＫ変調されたキャリア信号を直交検波する際に、同相成分と直交成分との２軸で形成される平面上に配置される信号点の間の移動の回転方向と回転速度を検知する４値ＦＳＫ復調回路であって、前記移動の回転方向を検知する手段である請求項２又は請求項５記載の回転方向検知部と、前記移動の回転速度を検知する手段である請求項３又は請求項６記載の回転速度検知部と、前記回転方向検知部から入力される信号を基にシンボルのＭＳＢを判定し、前記回転速度検知部から入力される信号を基にシンボルのＬＳＢを判定して復調を行う判定回路とを有することを特徴としており、シンボルタイミングが多少ずれても、また雑音の混入や回路の特性によって発生する位相歪み並びに直流オフセット等が存在して信号点の回転に短時間に頻繁に誤りが発生しても、復調を適正にできる。
【００５０】
上記従来例の問題点を解決する請求項９記載の発明は、４値ＦＳＫ変調されたキャリア信号を直交検波する際に、同相成分と直交成分との２軸で形成される平面上に配置される信号点の間の移動の回転方向と回転速度を検知する４値ＦＳＫ復調回路であって、前記移動の回転方向を検知する手段である請求項２又は請求項５記載の回転方向検知部と、前記移動の回転速度を検知する手段である請求項４又は請求項７記載の回転速度検知部と、前記回転方向検知部から入力される信号を基にシンボルのＭＳＢを判定し、前記回転速度検知部から入力される信号を基にシンボルのＬＳＢを判定して復調を行う判定回路とを有することを特徴としており、シンボルタイミングが多少ずれても、また雑音の混入や回路の特性によって発生する位相歪み並びに直流オフセット等が存在して信号点の回転に短時間に頻繁に誤りが発生しても、復調を適正にできる。
【００５１】
上記従来例の問題点を解決する請求項１０記載の発明は、請求項５又は請求項８又は請求項９記載の４値ＦＳＫ復調回路において、位相デコーダは、２値整形された信号の入力を受けて、４値ＦＳＫ変調されたキャリア信号を直交検波する際に、同相成分と直交成分との２軸で形成される平面上に配置される前記２値整形された信号が表す信号点が属する象限を前記２値整形された信号の組合せごとに予め設定されたテーブルを検索して、前記象限を象限信号として出力する位相デコーダであることを特徴としており、請求項５又は請求項８又は請求項９の効果に加えて、動作を高速にしつつ、回路をより簡略にでき、ワンチップ化を促進できる。
【００５２】
【発明の実施の形態】
本発明の第１の実施の形態を図面を参照しながら説明する。
本発明に係る第１の４値ＦＳＫ復調回路（第１の回路）は、コンパレータが２値整形したＩ信号とＱ信号とを差分と積分とによって緩やかに変化する信号に変換し、これによって回転方向と回転速度とを概略判定して、その結果に基づいて４値ＦＳＫ復調するものであり、復調時に頻繁に信号が変化するような誤りの影響を低減できる。
【００５３】
第１の回路は、図１に示すように、零ＩＦ検波回路１と、コンパレータ２と、量子化位相差分回路２１と、第１の平滑化回路２２と、量子化差分回路２３と、絶対値回路２４と、第２の平滑化回路２５と、判定回路２６とから構成されている。図１は、第１の回路の構成ブロック図である。
【００５４】
以下、各部を具体的に説明する。
零ＩＦ検波回路１は、従来と同様にＦＳＫ変調されているキャリア信号の入力を受けて、これを直交検波し、直交ベースバンド信号の同相成分（Ｉ成分）と、直交成分（Ｑ成分）とを出力するものである。
【００５５】
コンパレータ２ａは、直交ベースバンド信号のＩ成分の入力を受けて、２値整形して整形Ｉ信号を出力するものであり、コンパレータ２ｂは、同じくＱ成分を２値整形して整形Ｑ信号を出力するものである。
【００５６】
量子化位相差分回路２１は、刻々と変化する整形Ｉ信号と整形Ｑ信号との入力を受けて、両信号を成分とするＩＱ平面上でのベクトルの位相が変化する度に該位相が時間的に如何に変化したかを差分により求めて、それを波形として第１の平滑化回路２２に出力するものである。
【００５７】
第１の平滑化回路２２は、量子化位相差分回路２１から入力されるベクトルの位相の時間的変化を一定の時間間隔（例えば１シンボル時間）に亘って平滑化して判定回路２６に出力するものである。
【００５８】
これら量子化位相差分回路２１と、第１の平滑化回路２２とは、ベクトルの回転方向を検知するための回路であるので、以下、「回転方向検知部」と称することがある。
【００５９】
量子化差分回路２３は、コンパレータ２ａ，２ｂから出力される整形Ｉ信号と整形Ｑ信号との入力を受けて、これらの時間的な差分を算出し、絶対値回路２４に出力するものである。
【００６０】
絶対値回路２４は、量子化差分回路２３から入力された整形Ｉ信号と整形Ｑ信号の２つの信号のそれぞれの時間的差分の絶対値を算出し、第２の平滑化回路２５に出力するものである。
第２の平滑化回路２５は、絶対値回路２４から２つの絶対値の入力を受けて、これらの和を一定の時間間隔（例えば１シンボル時間）に亘って平滑化するものである。
【００６１】
量子化差分回路２３と、絶対値回路２４と、第２の平滑化回路２５とは、ベクトルの回転速度を検知するための回路であるので、以下、「回転速度検知部」と称することがある。
【００６２】
判定回路２６は、回転方向検知部の第１の平滑化回路２２と、回転速度検知部の第２の平滑化回路２５とから入力される平滑化された信号と、予め設定されているしきい値とを比較し、その比較結果に応じて４値ＦＳＫのシンボル判定を行うものである。
【００６３】
ここで、第１の回路を具現化した回路の一例について、図２を用いて説明する。図２は、第１の回路を具現化する一例を表す構成ブロック図である。
【００６４】
第１の回路を具現化する回路は、図２に示すように、零ＩＦ検波回路１と、コンパレータ２と、判定回路２６と、第１の遅延回路３１と、位相デコーダ３２と、位相差検出回路３３と、第１の積分放電回路３４と、第２の遅延回路４１と、排他的論理和回路４２と、第２の積分放電回路４３と、シンボルタイミング抽出回路５１とから構成されている。
尚、零ＩＦ検波回路１と、コンパレータ２と、判定回路２６とは、既に説明したものである。
【００６５】
第１の遅延回路３１と位相デコーダ３２と位相差検出回路３３とは、回転方向検知部の量子化位相差分回路２１を構成するものである。
以下、各部を説明する。
第１の遅延回路３１ａ，３１ｂは、整形Ｉ信号と整形Ｑ信号とをそれぞれ予め設定された一定の時間（τ1 ）だけ遅延させて出力するものである。以下で、この遅延された整形Ｉ信号と整形Ｑ信号とをそれぞれ「遅延整形Ｉ信号」及び、「遅延整形Ｑ信号」と称することとする。
【００６６】
位相デコーダ３２ａは、整形Ｉ信号と整形Ｑ信号との入力を受けて、次の［数２］を用いて、その位相角θを算出して出力するものである。
【００６７】
【数２】

【００６８】
ここで、位相デコーダ３２ａは、整形Ｉ信号を［数２］のＩと、整形Ｑ信号を［数２］のＱとして位相角θを算出して出力するものであり、sgn 関数は、次の［数３］で定義される関数である。
【００６９】
【数３】

【００７０】
従って、位相角θは、４５゜，１３５゜，２２５゜，３１５゜のいずれかであり、それぞれ角θの属する象限を代表する値となっている。そのため、位相デコーダ３２ａは、位相角θの代わりに位相角θがどの象限に属するかを表す信号（以下、「象限信号」と称する）を出力するようになっていても構わない。
【００７１】
位相デコーダ３２ｂは、位相デコーダ３２ａと同様に［数２］を用いて遅延整形Ｉ信号と遅延位相Ｑ信号との位相角を算出するものである。つまり、位相デコーダ３２ｂは、遅延整形Ｉ信号を［数２］のＩと、遅延整形Ｑ信号を［数２］のＱとして位相角θ′を算出して出力するようにしている。尚、この位相角を以下で、「遅延位相角」と称することがある。
また、位相デコーダ３２ｂは、位相デコーダ３２ａと同様に、算出した遅延位相角θ′の属する象限を表す象限信号を出力するようにしてあってもよい。
尚、区別のため、請求項において、位相デコーダ３２ａを「第１の位相デコーダ」と称し、位相デコーダ３２ｂを「第２の位相デコーダ」と称することとする。
【００７２】
尚、位相デコーダ３２は、入力される整形信号又は遅延整形信号の種類が限られているので、出力すべき信号をこれらに対応づけるテーブルを備え、それを検索して信号を出力するようにしておくことも考えられる。
このようにすれば、回路構成を簡略にし、さらに動作速度を高めることができる効果がある。
【００７３】
位相差検出回路３３は、位相デコーダ３２ａと位相デコーダ３２ｂとから入力される位相角θから遅延位相角θ′を差引きして、その位相差を出力するものである。ここで、位相差検出回路３３が検出する位相差は、９０゜、０゜、−９０゜、±１８０゜、２７０゜、−２７０゜のいずれかであるので、位相差検出回路３３は、それぞれに対応して１，０，−１，０，−１，１を表す信号を出力するようになっている。
【００７４】
尚、ここで出力される信号が１であるのは、ＩＱ平面上の信号点が左回転していることを示しており、信号が−１であるのは、ＩＱ平面上の信号点が右回転していることを示している。
【００７５】
また、位相差検出回路３３は、象限信号の入力を受けたときには、上記の位相差に対応するように各象限信号の組合せに対応した位相差の信号（１，０，−１のいずれか）を出力するようにしておけばよい。
【００７６】
次に、第１の積分放電回路３４とシンボルタイミング抽出回路５１とは、第１の平滑化回路２２を実現するものである。
ここで、シンボルタイミング抽出回路５１は、整形Ｉ信号と整形Ｑ信号との入力を受けて、これらから１シンボル時間を表す受信シンボルタイミングＳＴ信号を推定して出力するものであり、図２に示すように、第１の積分放電回路３４と、第２の積分放電回路４３とに共通して出力するようにしている。
【００７７】
第１の積分放電回路３４は、受信シンボルタイミングＳＴ信号の入力を受けて、この信号に表される時間だけ位相差検出回路３３から入力される位相差の信号を少なくともτ１／２以下の周期でサンプリング（２／τ１以上の周波数でサンプリング）した後、積分して出力するものである。
【００７８】
ここで、具体的に第１の積分放電回路３４について、図１９を参照しつつ説明する。図１９は、第１の積分放電回路３４の一例を表す構成ブロック図である。
第１の積分放電回路３４は、図１９に示すように、クロック発生回路９１と、サンプリング回路９２と、記憶回路９３と、加算器９４と、遅延回路９５とから構成されている。
【００７９】
クロック発生回路９１は、予め設定された一定の時間毎にクロック信号を出力するものである。クロック発生回路９１で設定されるクロック周期は、遅延回路３１で設定された時間（τ１）に対し、少なくとも、τ１／２（τ１の２分の１）より小さい値に設定される。
【００８０】
サンプリング回路９２は、入力された信号を、クロック発生回路９１からのクロックタイミングで標本化し、出力するものである。
【００８１】
記憶回路９３は、クロック発生回路９１からのクロック毎に入力された値を記憶し更新するとともに、遅延回路９５からのシンボルタイミングＳＴ毎に記憶値を零に初期化するものである。
【００８２】
加算器９４は、入力される２値を加算して出力するものであり、サンプリング回路９２と記憶回路９３からの値を加算し、積分放電回路３４の出力として出力するようになっている。
【００８３】
遅延回路９５は、入力された信号を予め設定された時間だけ遅延させて出力するものである。遅延回路９５で設定される時間は、遅延回路３１と位相差検出回路３３で推定される信号の遅れと、シンボルタイミング検出回路５１で推定される信号の遅れを考慮し、記憶回路９３で初期化するタイミングが最適になるように設定される。
【００８４】
上記構成により、クロック発生回路９１のタイミングで加算器９４の入力と記憶回路９３の出力の和が再び記憶回路９３に積算され、積算がシンボルタイミングの間行われるので、積分放電回路が実現できる。
【００８５】
ここで、これら回転方向検知部の動作について図５を用いて説明する。図５は、回転方向検知部の動作を説明するためのタイミングチャート図である。
ここで、位相デコーダ３２は、位相角及び遅延位相角を象限信号で出力することとしており、位相差検出回路３３ａの出力する位相角の象限信号を図５（ａ）に、位相差検出回路３３ｂの出力する遅延位相角の象限信号を図５（ｂ）に示している。
【００８６】
また、ここでは具体的に、「１００１」と変化するディジタル信号でＦＳＫ変調されたキャリア信号を直交検波したときの直交ベースバンド信号を例にとっているため、図１７及び図１８を参照すればわかるとおり、当初sgn(Q)とsgn(I)とは共に−１であるので、その信号点はＣであって第３象限にあり、その後sgn(I)が＋１に転じて、信号点はＤ（第４象限）となる（つまり、左回転している）。これが図５（ａ）に示されており、この信号点の移動をτ1 だけ遅延させたものが図５（ｂ）に示されている。
【００８７】
そして、位相角及び遅延位相角から位相差検出回路３３が出力する位相差の信号は、図５（ｃ）に示すようなものになる。つまり、例えば時刻ｃ１から時刻ｄまでの間は、図５（ａ）に示す位相角と図５（ｂ）に示す遅延位相角とが共に第３象限にあるので、位相差は０となっており、時刻ｄから時刻ｄ１までの間は、位相角が第４象限にあり、遅延位相角が第３象限にあるので、その位相差は９０゜であり、位相差検出回路３３が出力する位相差の信号は１となる。これは、過去に第３象限にあったものが第４象限に移行したことを表しているので、左回転していると判定できるからである。
【００８８】
そして、１シンボル時間に亘って、積分放電回路３４が積分している経過が図５（ｄ）に示すようなものになっている。図５に示した例では、時刻ｃから１シンボル時間に亘って積分される位相差の信号が６度だけ１になっているので、該シンボル時間が終了する際の積分放電回路３４の出力する値は６×ｎ［ｎはτ１の間にサンプリングした回数］（正の値）となっており、左に回転していると判定できるようになる。
【００８９】
従って、この回転方向検知部によれば、回転方向を表す信号が時間τ1 の分解能で少しずつ積分されるようにしているため、シンボルタイミングがずれても判定される回転方向への影響が少なく、判定の劣化への影響は小さくなっている。
【００９０】
また、雑音や零ＩＦ検波回路１における位相歪み並びに直流オフセットが存在して位相デコーダ３２が出力する位相角及び遅延位相角の象限信号が一時的に頻繁に変化しても、積分放電回路３４において少しずつ積分が行われるため、回転方向の判定への影響は少ない。
【００９１】
次に、回転速度検知部について図２に戻って説明する。
図２において、第１の遅延回路３２と同様に整形Ｉ信号と整形Ｑ信号とをτ2 の時間だけ遅延して出力する第２の遅延回路４１ａ，４１ｂと、排他的論理和回路４２とは、回転速度検知部の量子化差分回路２３と絶対値回路２４を実現するものである。ここでも、遅延時間は異なるが整形Ｉ信号を遅延したものを「遅延整形Ｉ信号」等と称することとする。
【００９２】
すなわち、排他的論理和回路４２ａは、整形Ｉ信号と遅延整形Ｉ信号との入力を受けて、その値が正又は零ならば「真」として１を表す信号とし、その値が負ならば「偽」として０を表す信号として、排他的論理和を算出し、第２の積分放電回路４３に出力するものである。
排他的論理和回路４２ｂは、整形Ｑ信号と遅延整形Ｑ信号との入力を受けて、同様に排他的論理和を算出し、第２の積分放電回路４３に出力するものである。
【００９３】
第２の積分放電回路４３は、既に述べたようにシンボルタイミング抽出回路５１からシンボルタイミングＳＴ信号の入力を受けて、この信号に表される１シンボル時間に亘って、排他的論理和回路４２ａと、排他的論理和回路４２ｂとから入力される排他的論理和の和を少なくともτ２／２以下の周期でサンプリングした後、積分して、判定回路２６に出力するものである。
【００９４】
ここで、回転速度検知部の動作について図６を用いて説明する。図６は、第１の回路の回転速度検知部の動作を説明するためのタイミングチャート図である。
図６では、図５と同様に具体的に「１００１」と変化するディジタル信号でＦＳＫ変調されたキャリア信号を直交検波したときの直交ベースバンド信号を例にとっている。
【００９５】
コンパレータ２ａから出力される整形Ｉ信号は、図１７を用いて説明したとおり、図６（ａ）に示されるような変化となる。
そして、遅延回路４１ａが当該整形Ｉ信号をτ2 の時間だけ遅延させて、遅延整形Ｉ信号として図６（ｂ）に示される信号を出力する。
【００９６】
ここで、整形Ｉ信号と遅延整形Ｉ信号とが異なる時間で排他的論理和回路４２ａが排他的論理和として、１を表す信号を出力するようになり、その出力は、図６（ｃ）に示すような時間変化となる。
また、整形Ｑ信号と遅延整形Ｑ信号とは図示していないが、それらの排他的論理和である、排他的論理和回路４２ｂの出力は、図６（ｄ）に示すような時間変化をするようになる。
【００９７】
そして、第２の積分放電回路４３がこれらの和を積分することによって、図６（ｅ）に示す時間変化で積分を行うようになる。尚、図６（ｅ）で、THとして示した線はしきい値を表しており、設定によって上下できるようになっている。
現実の回路では、このしきい値は、判定回路２６に設定されていて、判定回路２６が該しきい値を以て回転速度を判定するようにしているものである。
【００９８】
尚、ここの例では、図６（ｅ）に示す第２の積分放電回路４３の出力は、「１０」のとき（図６の左半分）では、しきい値を超えているように、「０１」のとき（図６の右半分）では、しきい値を下回るようになっている。
これは、第２の積分放電回路４３が行う積分が、信号点の変化が１シンボル当たり何度発生したかを積分する動作に相当し、「１０」では、信号点の変化が多数あるので、その積分結果が大きくなり、「０１」では、信号点の変化が少ないので、その積分結果が小さくなっているためである。
【００９９】
このような回転速度検出部によれば、回転方向検出部と同様に、回転を表す排他的論理和回路の出力をτ2 の時間に分散させて少しずつ積分するようにしているので、積分結果の分解能をτ2 の分だけ向上でき、シンボルタイミングのずれによる積分結果への影響を低減でき、回転速度判定を適正に行うことができる。
【０１００】
また、雑音や零ＩＦ検波回路１における位相歪み並びに直流オフセットが存在して、各整形信号や各遅延整形信号の出力が不規則に、特に信号点の変化の前後で頻繁に排他的論理和回路の出力が変化しても、積分が行われているので、その影響を低減でき、回転速度判定を適正に行うことができる。
【０１０１】
次に、第１の回路の動作について図１を用いて説明する。
第１の回路の零ＩＦ検波回路１が、４値ＦＳＫ変調されたキャリア信号の入力を受けて、これを直交検波し、その同相成分Ｉと、直交成分Ｑとを出力する。
そして、コンパレータ２ａ，２ｂが各成分を２値整形して、それぞれ整形Ｉ信号及び整形Ｑ信号を出力する。
【０１０２】
そして、これら整形Ｉ信号と整形Ｑ信号とは、それぞれ回転方向検知部と回転速度検知部とに入力される。
まず、回転方向検知部の量子化位相差分回路２１が整形Ｉ信号と整形Ｑ信号とを成分とするＩＱ平面上でのベクトルの位相の時間的変化を差分により検出し、第１の平滑化回路２２が、これを１シンボル時間に亘って積分することによって平滑化して判定回路２６に出力する。
【０１０３】
また、回転速度検出部の量子化差分回路２３が整形Ｉ信号と整形Ｑ信号とをそれぞれ時間的に差分してその変化を量子化して検出し、第２の平滑化回路２５が１シンボル時間に亘ってこれを平滑化して一定時間に発生した回転量を判定回路２６に出力する。
【０１０４】
そして、判定回路２６が、回転方向検出部から回転方向を、回転速度検出部から回転速度の入力を受けて、回転方向からシンボルのＭＳＢを、回転速度と予め設定されたしきい値との比較からシンボルのＬＳＢをそれぞれ判定し、それを基にシンボルを復調して出力する。
【０１０５】
ところで、本発明の４値ＦＳＫ復調回路は、図３に示すような第２の実施の形態に係る回路（第２の回路）によっても実現できるので、以下これを説明する。図３は、第２の回路の構成ブロック図である。
本発明に係る第２の回路は、第１の回路と同様に、コンパレータが２値整形したＩ信号とＱ信号とを差分と積分とによって緩やかに変化する信号に変換し、これによって回転方向と回転速度とを概略判定するものであるが、第１の回路とは異なる回転速度の検知の方法を提供するもので、これによっても頻繁に信号が変化するような誤りの影響を低減できる。
【０１０６】
第２の回路は、図３に示すように、零ＩＦ検波回路１と、コンパレータ２と、量子化位相差分回路２１と、第１の平滑化回路２２と、判定回路２６と、第３の平滑化回路６１と、差分回路６２と、絶対値回路６３と、第４の平滑化回路６４とから構成されている。
【０１０７】
第２の回路は、回転速度検出部が異なっている他は、第１の回路と同一のものであるので、ここでは、回転速度検出部について主に説明することとする。
以下、回転速度検出部の各部について具体的に説明する。
【０１０８】
第３の平滑化回路６１は、整形Ｉ信号と整形Ｑ信号との入力を受けて、それぞれの整形信号の一定時間（例えば第１の回路でいうτ2 の時間）当たりの変動の大きさを平均化して差分回路６２に出力するものである。
【０１０９】
差分回路６２は、第３の平滑化回路６１から一定時間あたりの整形Ｉ信号の変動量と整形Ｑ信号の変動量との入力を受けて、それを格納し、前回格納したそれぞれの変動量との差分を算出して、絶対値回路６３に出力するものである。
絶対値回路６３は、整形Ｉ信号と整形Ｑ信号とに係る変動量の差分の入力を受けて、それぞれの絶対値を算出し、第４の平滑化回路６４に出力するものである。
【０１１０】
第４の平滑化回路６４は、入力された絶対値の和を一定時間に亘って積分し、判定回路２６に出力するものである。
【０１１１】
次に、これらを具現化した回路について図４を用いて説明する。図４は、第２の回路を具現化する回路の構成ブロック図である。
【０１１２】
第２の回路を具現化する回路は、図４に示すように、零ＩＦ検波回路１と、コンパレータ２と、遅延回路３１と、位相デコーダ３２と、位相差検出回路３３と、第１の積分放電回路３４と、判定回路２６と、シンボルタイミング抽出回路５１と、移動平均回路７１と、差分回路７２と、絶対値回路７３と、第２の積分放電回路４３とから構成されている。
【０１１３】
ここで、回転速度検出部以外の、零ＩＦ検波回路１と、コンパレータ２と、遅延回路３１と、位相デコーダ３２と、位相差検出回路３３と、第１の積分放電回路３４と、判定回路２６とは既に説明したものであるので、その説明は省略する。
【０１１４】
移動平均回路７１は、第３の平滑化回路６１を具現化したもので、特に移動平均回路７１ａは、予め設定された時間（例えばτ2 ）当たりの整形Ｉ信号の変動量の平均値を差分回路７２ａに出力するものであり、移動平均回路７１ｂは、予め設定された時間（例えばτ2 ）当たりの整形Ｑ信号の変動量の平均値を差分回路７２ｂに出力するものである。
移動平均回路７１の具体的な回路については、後述する。
【０１１５】
差分回路７２は、予め設定された微小時間の間に入力された各整形信号の変動量の平均値を一時的に格納し、これと次回入力される平均値との差分を算出して、各整形信号ごとに差分値として出力するものである。特に差分回路７２ａは整形Ｉ信号に係り、差分回路７２は整形Ｑ信号に係るようになっている。
【０１１６】
絶対値回路７３は、各整形信号の差分値の絶対値を算出して出力するものである。ここで、絶対値回路７３ａは整形Ｉ信号に係り、絶対値回路７３ｂは整形Ｑ信号に係るようになっている。
【０１１７】
第２の積分放電回路４３は、既に説明したシンボルタイミング抽出回路５１からシンボルタイミングＳＴ信号の入力を受けて、当該信号に示された１シンボル時間だけ、絶対値回路７３から入力される２つの絶対値の和を少なくともτ２／２以下の周期でサンプリングした後、積分して判定回路２６に出力するものである。
【０１１８】
ここで、具体的に移動平均回路７１について、図９を参照しつつ説明する。図９は、移動平均回路７１の概略回路図である。
移動平均回路７１は、図９に示すように、クロック発生回路８１と、複数のＤタイプフリップフロップ（以下、「Ｄ−ＦＦ」と称する）８２と、Ｄ−ＦＦ８２に対応して設けられた加算器８３とから構成されている。
【０１１９】
以下、各部を説明すると、クロック発生回路８１は、予め設定された一定の時間毎にクロック信号を出力するものである。
Ｄ−ＦＦ８２は、クロック発生回路８１からクロック信号の入力をＣＬＫ端子より受けて、Ｄ端子から入力された信号を保持するとともに、現在保持している信号をＱ端子を介して出力するようになっている。ここで、各Ｄ−ＦＦ８２のＱ端子は、次段のＤ−ＦＦ８２のＤ端子に接続されているとともに加算器８３にも入力されている。
【０１２０】
加算器８３は、入力される２値を加算して出力するものであり、特に加算器８３ａは、外部（すなわちコンパレータ２）から入力される整形信号と、前回入力され、Ｄ−ＦＦ８２ａが保持している信号とを加算して、次段の加算器である加算器８３ｂに出力する。
そして、加算器８３ｂは、加算器８３ａから入力される信号と、前々回入力され、Ｄ−ＦＦ８２ｂが保持している信号とを加算して、さらに次段の加算器である加算器８３ｃに出力する。
【０１２１】
そのため、最後段の加算器である加算器８３ｅが出力する信号は、今回入力されている値と今までに入力されてきた値とを加算したものであるから、結局、図１０に示すように、信号点間の移動の軌跡を細分化したものを次々に出力しているようになる。図１０は、移動平均回路７１が出力する信号を表す説明図である。
【０１２２】
尚、ここで、Ｄ−ＦＦ８２と加算器８３とは、５つあるので、各信号点間を５つの点で分割（区間を６分割）したものになっており、移動平均化された整形Ｉ信号の同相方向の軸を＜Ｉ＞と、整形Ｑ信号の直交方向の軸を＜Ｑ＞とそれぞれ表している。
つまり、移動平均回路７１は、信号点間の移動を細分化して少しずつ出力するようになっており、コンパレータ２の２値整形によって失われた信号点の細かな動きを一部再現している。
尚、複数のＤ−ＦＦ８２は、シフトレジスタと同等の機能を提供するものであるので、シフトレジスタで置き換えても構わない。
【０１２３】
次に、第２の回路の回転速度検知部の動作について図１１と図１２とを用いて説明する。図１１は、第２の回路の回転速度検知部における移動平均回路７１の動作を表すタイミングチャート図であり、図１２は、第２の回路の回転速度検知部の動作を表すタイミングチャート図である。
【０１２４】
ここでは、今までの例と同様にして、「１００１」なるディジタルデータによって、４値ＦＳＫ変調されたキャリア信号を例にとって説明することとする。この場合の整形Ｉ信号と整形Ｑ信号とは、既に説明しているように、図１１の実線で表されるようなデータとなる。
また、整形Ｑ信号は、図１２（ａ）にも示されている。
【０１２５】
移動平均回路７１が、整形Ｉ信号と整形Ｑ信号と（図１１における実線）の入力を受けて、これを複数の段階に分割して階段状とし、図１１の破線で示すような信号波形を得る。そして、移動平均回路７１は例えば整形Ｑ信号に対する出力信号として、図１２（ｂ）に示すような信号を出力するようになる。
【０１２６】
そして、差分回路７２ｂが図１２（ｂ）の信号を差分して、絶対値回路７３ｂが絶対値を算出し、図１２（ｃ）に示すような信号を出力するようになる。
同様に、整形Ｉ信号に対しても、移動平均回路７１ａと差分回路７２ａと絶対値回路７３ａが、図１２（ｄ）に示すような信号を出力するようになる。
【０１２７】
そして、第２の積分放電回路４３がこれらの信号の和を１シンボル時間に亘って積分し、図１２（ｅ）に示すような信号を出力する。
【０１２８】
尚、判定回路２６が図１２（ｅ）にTHとして示されている、しきい値を設定されていれば、既に説明した第１の回路の場合と同様にして、判定結果を適正に出力することができるようになる。
【０１２９】
このような回転速度検出部によれば、整形Ｉ信号と整形Ｑ信号とに関する２値整形の出力の変化がτ2 の時間分だけ分散され、積分が少しずつ行われるようになっているので、積分結果の分解能がτ2 だけ向上して、シンボルタイミングのずれによる積分結果への影響を低減でき、回転速度判定を適正に行うことができる。
【０１３０】
また、雑音や零ＩＦ検波回路１における位相歪み並びに直流オフセットが存在して、各整形信号や各遅延整形信号の出力が不規則に、特に信号点の変化の前後で頻繁にコンパレータ２の出力が変化しても、積分が行われているので、その影響を低減でき、回転速度判定を適正に行うことができる。
尚、第２の回路の回転方向検知部の動作は、第１の回路の場合と同一であるので、その説明を省略する。
【０１３１】
次に、第２の回路の動作について図３を用いて説明する。
第２の回路の零ＩＦ検波回路１が、４値ＦＳＫ変調されたキャリア信号の入力を受けて、これを直交検波し、その同相成分Ｉと、直交成分Ｑとを出力する。
そして、コンパレータ２ａ，２ｂが各成分を２値整形して、それぞれ整形Ｉ信号及び整形Ｑ信号を出力する。
【０１３２】
そして、これら整形Ｉ信号と整形Ｑ信号とは、それぞれ回転方向検知部と回転速度検知部とに入力される。
まず、回転方向検知部の量子化位相差分回路２１が整形Ｉ信号と整形Ｑ信号とを成分とするＩＱ平面上でのベクトルの位相の時間的変化を差分により検出し、第１の平滑化回路２２が、これを１シンボル時間に亘って積分することによって平滑化して判定回路２６に出力する。
【０１３３】
また、回転速度検出部の第３の平滑化回路６１が整形Ｉ信号と整形Ｑ信号との変化を階段状にして平滑化し、差分回路６２がそれらを時間的に差分し、絶対値回路６３がこれらの絶対値を算出して、整形Ｉ信号と整形Ｑ信号とが変化する点で立ち上がるパルス信号とし、これを第４の平滑化回路６４が１シンボル時間に亘って平滑化して、一定時間に発生した回転量、すなわち回転速度を判定回路２６に出力する。
【０１３４】
そして、判定回路２６が、回転方向検出部から回転方向を、回転速度検出部から回転速度の入力を受けて、回転方向からシンボルのＭＳＢを、回転速度と予め設定されたしきい値との比較からシンボルのＬＳＢをそれぞれ判定して、シンボルを復調し、出力する。
【０１３５】
第１、第２の回路によれば、整形Ｉ信号と整形Ｑ信号とで表現されるベクトルの回転方向を検知するとともに、さらに回転速度をも別個に検知し、これらの検知の結果によって４値ＦＳＫを復調する４値ＦＳＫ復調回路であって、回転方向と回転速度とを１シンボル時間当たりで平滑化しているので、シンボルタイミングのずれによる影響を低減でき、また、雑音や零ＩＦ検波回路１における位相歪み並びに直流オフセットが存在して、各整形信号や各遅延整形信号の出力が不規則に、特に信号点の変化の前後で頻繁にコンパレータ２の出力が変化しても、その影響を低減して、回転方向判定及び回転速度判定を適正に行うことができ、４値ＦＳＫ変調されたキャリア信号の復調を適正に行うことができる効果がある。
【０１３６】
【実施例】
本発明の実施例について説明する。
まず、第１の回路の実施例を図７と図８とを参照しつつ説明する。図７は、第１の回路の回転方向検知部が出力する信号を計算機シミュレーションにより計算した結果を示す説明図であり、図８は、第１の回路の回転速度検知部が出力する信号を計算機シミュレーションにより計算した結果を示す説明図である。
【０１３７】
ここで、伝送速度を6.4kbpsとし、変調速度Ｒは、その半分の3.2kboudであり、変調指数はｍ＝３とｍ＝１とした。これは、周波数偏移ΔＦ＝4.8kHz、1.6kHzに対応している。また、１シンボル時間を６４とするとき、τ1 ＝１５としている。
また、図７、図８に示す計算機シミュレーションでは、雑音の影響をパラメータとして含んだものとなっており、複数のシンボルについてシミュレーションを行っている。
【０１３８】
具体的には、図７では回転方向検知部の動作として、各実線が１シンボルを表しており、それぞれが１シンボル時間ごとに０にリセットされている。そして、各実線は、０から始まって、正の方向に単調増加し、又は負の方向に単調減少する階段状の関数となっている。
【０１３９】
これら２種類は、正の方向に単調増加するものが正の方向への回転を、負の方向に単調減少するものが、負の方向への回転を意味している。
しかも、しきい値を０とした場合、１シンボルの終了時点で最悪の場合でも、それぞれが±１０以上しきい値から離れており、適正な判定を行うことが十分にできることがわかる。
【０１４０】
また、図８では回転速度検知部の動作として、各実線が同様に１シンボルを表しており、それぞれが１シンボル時間ごとに０にリセットされている。そして、各実線は、０から始まって、正の方向に単調増加しているが、あるものは、高々４０の大きさまでしか到達せず、一方は７０を超える大きさにまで到達している。
【０１４１】
これら２種類は、前者が回転速度の低速なものを、後者が回転速度の高速なものを意味しており、その差が３０程度あることから、しきい値を図示したように５０程度としておけば、適正な判定を行うことが十分にできることがわかる。
【０１４２】
また、第１、第２の回路ともに、τ1 ＝１７、τ2 ＝２１であり、その他の条件は上記と同じにしたときのビット誤り率（ＢＥＲ）特性を図１３を用いて説明する。図１３は、本発明のビット誤り率を計算機シミュレートした結果を表す説明図である。
【０１４３】
図１３は、横軸にシンボルタイミングとのずれを採り、縦軸に平均のビット誤り率を採っている。図１３に示すように従来の４値ＦＳＫ復調回路（上向きの黒三角）では、シンボルタイミングが±４サンプル程度ずれたところからビット誤り率が無視できない程度に増加して、適正な復調ができなくなっている。
【０１４４】
一方、本発明の第１又は第２の回路（下向きの黒三角）によれば、シンボルタイミングが±１０サンプルのずれとなっていても、十分適正な復調を行うことができる。
【０１４５】
【発明の効果】
請求項１記載の発明によれば、４値ＦＳＫ変調されたキャリア信号を直交検波する際に、同相成分と直交成分との２軸で形成される平面上に配置される信号の位相を時間的に差分し、これを積分して信号点間の移動の回転方向を検知し、同相成分と直交成分を各成分毎に時間的に差分し、各成分の差分の絶対値の和を積分して信号点間の移動の回転速度を検知する４値ＦＳＫ復調回路としているので、検知結果を基に復調を行えば、シンボルタイミングのずれの影響を少なくして、適正に復調を行うことができる効果がある。
【０１４６】
請求項２記載の発明によれば、信号点の回転方向を検知する手段として、２値整形された信号の同相成分と直交成分との各成分の信号を一定時間遅延させた遅延信号を生成し、各成分の信号と各成分の遅延信号のそれぞれから位相を検出して、対応する位相を差引きしてベクトルの位相の時間的差分を得、その差分を特定の時間で積分して、該積分の結果を出力する回転方向検知部を備えた請求項１記載の４値ＦＳＫ復調回路としているので、特定の期間を１シンボル時間に近似する時間とすれば、該積分の結果が１シンボル時間当たりの回転量に相当するため、その正負を以て回転の方向を検知でき、またシンボルタイミングが多少ずれても、積分の概略の結果に現れる影響が少なく、さらに雑音の混入や回路の特性によって発生する位相歪み並びに直流オフセット等が存在して信号点の回転に短時間に頻繁に誤りが発生しても、積分によってその影響を打ち消しているので、回転方向を適正に判定することができ、これを基に復調を行えば、復調の結果を適正にできる効果がある。
【０１４７】
請求項３記載の発明によれば、信号点の回転速度を検知する手段として、２値整形された信号の同相成分と直交成分との各成分毎に差分し、さらに各成分毎の差分の絶対値を算出し、算出された絶対値の和を特定の時間に亘って積分して、該積分結果を出力する回転速度検知部を備える請求項１記載の４値ＦＳＫ復調回路としているので、特定の時間を１シンボル時間とすれば、積分の結果が１シンボル当たりの回転の回数に応じて変化するため、出力される信号によって、該シンボルに対する回転速度を検知でき、またシンボルタイミングが多少ずれても、積分の概略の結果に現れる影響が少なく、さらに雑音の混入や回路の特性によって発生する位相歪み並びに直流オフセット等が存在して信号点の回転に短時間に頻繁に誤りが発生しても、積分によってその影響を打ち消しているので、回転方向を適正に判定することができ、これを基に復調を行えば、復調の結果を適正にできる効果がある。
【０１４８】
請求項４記載の発明によれば、信号点の回転速度を検知する手段として、各成分毎に一定時間当たりの平均の回転量を算出して、さらに各成分毎に一定時間遅延させた変動量の平均値を生成し、各成分毎に変動量の平均値から遅延させた変動量の平均値を差引いて差分を算出して、算出した各差分の絶対値を算出し、各絶対値の和を特定の時間に亘って積分し、該積分結果を出力する回転速度検知部を備えた請求項１記載の４値ＦＳＫ復調回路としているので、変動量の平均値を算出するための一定の時間をシンボル時間の数分の１程度とし、積分を行う特定の時間を１シンボル時間に近似する時間とすれば、２値整形により失われた信号点の回転を部分的に回復して、微小の回転とし、おおよそ１シンボル時間当たりの該微小回転の結果を回転量として検知することができ、かつシンボルタイミングが多少ずれても、積分の概略の結果に現れる影響が少なく、さらに雑音の混入や回路の特性によって発生する位相歪み並びに直流オフセット等が存在して信号点の回転に短時間に頻繁に誤りが発生しても、積分によってその影響を打ち消しているので、回転方向を適正に判定することができ、これを基に復調を行えば、復調の結果を適正にできる効果がある。
【０１４９】
請求項５記載の発明によれば、第１の位相デコーダが２値整形された信号の同相成分と直交成分との各成分が４値ＦＳＫ変調されたキャリア信号を直交検波する際に、同相成分と直交成分との２軸で形成される平面上で形成するベクトルの位相を出力し、遅延回路が２値整形された信号の同相成分と直交成分との各成分をそれぞれ一定時間遅延して出力し、第２の位相デコーダがこれらの各成分が同相成分と直交成分との２軸で形成される平面上で形成するベクトルの位相を出力し、位相差検出回路が第１の位相デコーダが出力する位相と第２の位相デコーダが出力する位相の位相差を検出することで、これらの回路が量子化位相差分回路として２値整形された信号の位相の時間的差分を算出して出力するようになり、第１の積分放電回路が第１の平滑化回路として、位相差を特定の時間に亘って積分する請求項２記載の４値ＦＳＫ復調回路としているので、特定の期間を１シンボル時間に近似する時間とすれば、該積分の結果が１シンボル時間当たりの回転量に相当するため、その正負を以て回転の方向を検知でき、またシンボルタイミングが多少ずれても、積分の概略の結果に現れる影響が少なく、さらに雑音の混入や回路の特性によって発生する位相歪み並びに直流オフセット等が存在して信号点の回転に短時間に頻繁に誤りが発生しても、積分によってその影響を打ち消しているので、回転方向を適正に判定することができ、これを基に復調を行えば、復調の結果を適正にできる効果がある。
【０１５０】
請求項６記載の発明によれば、排他的論理和回路が２値整形された信号と該信号を遅延回路により遅延した信号との排他的論理和を各成分毎に演算することによって、２値整形された信号を各成分毎に時間的な差分の絶対値を演算し、第２の積分放電回路が特定の時間に亘って演算された各時間的な差分の絶対値の和を積分する請求項３記載の４値ＦＳＫ復調回路としているので、特定の期間を１シンボル時間に近似する時間とすれば、該積分の結果が１シンボル時間当たりの回転量に相当するため、その回転量と適当なしきい値との大小の比較によって回転速度を判定でき、またシンボルタイミングが多少ずれても、該積分の概略の結果に現れる影響が少なく、さらに雑音の混入や回路の特性によって発生する位相歪み並びに直流オフセット等が存在して信号点の回転に短時間に頻繁に誤りが発生しても、積分によってその影響を打ち消しているので、回転方向を適正に判定することができ、これを基に復調を行えば、復調の結果を適正にできる効果がある。
【０１５１】
請求項７記載の発明によれば、回転速度検知部における移動平均回路が２値整形された信号の各成分の一定時間の平均値を算出して、２値整形によって失われた信号点の微小回転を再現し、差分回路が該微小回転の時間的変化を検出し、絶対値回路が該微小回転の時間的変化の方向を正の方向とし、該微小回転の時間的変化の絶対値を第２の積分放電回路が特定の時間に亘って積分する請求項４記載の４値ＦＳＫ復調回路としているので、特定の期間を１シンボル時間に近似する時間とすれば、該積分の結果が１シンボル時間当たりの回転量に相当するため、その回転量と適当なしきい値との大小の比較によって回転速度を判定でき、またシンボルタイミングが多少ずれても、該積分の概略の結果に現れる影響が少なく、さらに雑音の混入や回路の特性によって発生する位相歪み並びに直流オフセット等が存在して信号点の回転に短時間に頻繁に誤りが発生しても、積分によってその影響を打ち消しているので、回転方向を適正に判定することができ、これを基に復調を行えば、復調の結果を適正にできる効果がある。
【０１５２】
請求項８記載の発明によれば、請求項２又は請求項５記載の回転方向検知部と、請求項３又は請求項６記載の回転速度検知部とを備え、判定回路が、これらの回転方向検知部と回転速度検知部とが出力する信号と適当なしきい値との比較によって、シンボルを判定して復調を行う４値ＦＳＫ復調回路としているので、シンボルタイミングが多少ずれても、また雑音の混入や回路の特性によって発生する位相歪み並びに直流オフセット等が存在して信号点の回転に短時間に頻繁に誤りが発生しても、復調を適正にできる効果がある。
【０１５３】
請求項９記載の発明によれば、請求項２又は請求項５記載の回転方向検知部と、請求項４又は請求項７記載の回転速度検知部とを備え、判定回路が、これらの回転方向検知部と回転速度検知部とが出力する信号を基にシンボルのＭＳＢとＬＳＢとを判定して復調を行う４値ＦＳＫ復調回路としているので、シンボルタイミングが多少ずれても、また雑音の混入や回路の特性によって発生する位相歪み並びに直流オフセット等が存在して信号点の回転に短時間に頻繁に誤りが発生しても、復調を適正にできる効果がある。
【０１５４】
請求項１０記載の発明によれば、位相デコーダがテーブルの検索によって、２値整形された信号の各成分に対応して予め設定されている象限信号を出力する、請求項５又は請求項８又は請求項９記載の４値ＦＳＫ復調回路としているので、請求項５又は請求項８又は請求項９の効果に加えて、動作を高速にしつつ、回路をより簡略にでき、ワンチップ化を促進できる効果がある。
【図面の簡単な説明】
【図１】第１の回路の構成ブロック図である。
【図２】第１の回路を具現化する一例を表す構成ブロック図である。
【図３】第２の回路の構成ブロック図である。
【図４】第２の回路を具現化する回路の構成ブロック図である。
【図５】回転方向検知部の動作を説明するためのタイミングチャート図である。
【図６】第１の回路の回転速度検知部の動作を説明するためのタイミングチャート図である。
【図７】第１の回路の回転方向検知部が出力する信号を計算機シミュレーションにより計算した結果を示す説明図である。
【図８】第１の回路の回転速度検知部が出力する信号を計算機シミュレーションにより計算した結果を示す説明図である。
【図９】移動平均回路７１の概略回路図である。
【図１０】移動平均回路７１が出力する信号を表す説明図である。
【図１１】第２の回路の回転速度検知部における移動平均回路７１の動作を表すタイミングチャート図である。
【図１２】第２の回路の回転速度検知部の動作を表すタイミングチャート図である。
【図１３】本発明のビット誤り率を計算機シミュレートした結果を表す説明図である。
【図１４】従来の２値ＦＳＫ復調回路の構成ブロック図である。
【図１５】従来の２値ＦＳＫ復調回路における零ＩＦ検波回路の一例の構成ブロック図である。
【図１６】４値ＦＳＫ復調回路における直交ベースバンド信号のＩＱ平面での動きを表す説明図である。
【図１７】４値ＦＳＫ復調回路における信号の一例を表す説明図である。
【図１８】４値ＦＳＫ復調回路における信号点配置の一例を表す説明図である。
【図１９】第１の積分放電回路３４の一例を表す構成ブロック図である。
【図２０】従来よく用いられるシンボルタイミング抽出回路の構成ブロック図である。
【図２１】シンボル変化点検出器の構成ブロック図である。
【図２２】シンボル変化点前後の信号点の軌跡を描いた図である。
【図２３】シンボル変化点検出までのタイムチャート図である。
【符号の説明】
１…零ＩＦ検波回路、 ２…コンパレータ、 ３…位相比較回路、 １１…局部発振器、 １２…９０゜分配回路、 １３…第１のミキサー回路、 １４…第２のミキサー回路、 １５…第１のＬＰＦ、 １６…第２のＬＰＦ、 ２１…量子化位相差分回路、 ２２…第１の平滑化回路、 ２３…量子化差分回路、 ２４…絶対値回路、 ２５…第２の平滑化回路、 ２６…判定回路、 ３１…遅延回路、 ３２…位相デコーダ、 ３３…位相差検出回路、 ３４…第１の積分放電回路、 ４１…遅延回路、 ４２…排他的論理和回路、 ４３…第２の積分放電回路、 ５１…シンボルタイミング抽出回路、 ６１…第３の平滑化回路、 ６２…差分回路、 ６３…絶対値回路、 ６４…第４の平滑化回路、 ７１…移動平均回路、 ７２…差分回路、 ７３…絶対値回路、 ８１…クロック発生回路、 ８２…Ｄ−ＦＦ、 ８３…加算器、 ９１…クロック発生回路、 ９２…サンプリング回路、 ９３…記憶回路、 ９４…加算器、 ９５…遅延回路、 １０１…シンボル変化点検出器、 １０２…２値量子化位相比較器、 １０３…ループフィルタ、 １０４…局部発振回路、 １０５…ディジタルＶＣＯ、 １０６…分周器、 １１１…極性反転器、 １１２…Ｄタイプフリップフロップ、１１３…４入力ＯＲ回路、 １１４…４入力ＮＡＮＤ回路、 １１５…立上がりエッジ検出器、 １１６…２入力ＯＲ回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a quaternary FSK demodulator circuit used in a digital radio receiver or the like, and more particularly to a quaternary FSK demodulator circuit that can be demodulated appropriately regardless of the modulation index with a simple circuit configuration.
[0002]
[Prior art]
Frequency shift keying (FSK modulation) is one of frequency modulation schemes, which is a modulation scheme that shifts the frequency of a carrier signal by a predetermined amount in accordance with an input signal to produce an output wave. The circuit is configured so that phase discontinuity does not occur.
[0003]
As a method of demodulating FSK modulated in this way, when a carrier signal modulated by FSK is received, the carrier signal is orthogonally detected using a local oscillator that oscillates the signal having the frequency of the carrier signal before modulation. There is a method (so-called “zero IF detection method”) in which an I component (in-phase component) and a Q component (quadrature component) are obtained as baseband signals, and FSK demodulation is performed on this.
[0004]
Here, a conventional binary FSK demodulator circuit using the zero IF detection method will be described first, and then a conventional quaternary FSK demodulator circuit will be described.
A conventional binary FSK demodulating circuit will be described with reference to FIGS. FIG. 14 is a configuration block diagram of a conventional binary FSK demodulation circuit, and FIG. 15 is a configuration block diagram of an example of a zero IF detection circuit in the conventional binary FSK demodulation circuit.
As shown in FIG. 14, the conventional binary FSK demodulating circuit is mainly composed of a zero IF detection circuit 1, a comparator 2, and a phase comparison circuit 3.
[0005]
Next, each part will be specifically described.
The zero IF detection circuit 1 performs quadrature detection on the received FSK-modulated carrier signal, divides the quadrature baseband signal into its I component and Q component, and outputs them to the comparators 2a and 2b, respectively.
A specific configuration of the zero IF detection circuit 1 will be described later.
[0006]
The comparator 2a receives the I component of the orthogonal baseband signal and shapes it into a waveform representing a digital signal that changes to a rectangle (hereinafter, this operation is referred to as "binary shaping").
The comparator 2b receives the Q component of the orthogonal baseband signal and performs binary shaping.
Hereinafter, a signal output from the comparator 2a is referred to as a “shaped I signal”, and a signal output from the comparator 2b is referred to as a “shaped Q signal”.
[0007]
The phase comparison circuit 3 receives the shaped I signal and the shaped Q signal from the comparators 2a and 2b and outputs a signal indicating which signal phase is advanced as a detection output. Specifically, the detection output is a binary signal of “0” or “1”.
[0008]
That is, the phase comparison circuit 3 makes use of the fact that the rotation direction of the vector represented by the shaped I signal and the shaped Q signal is reversed between when the instantaneous frequency of the received carrier signal is high and when it is low. The rotational direction is compared and determined, and the instantaneous frequency is output as a binary signal.
[0009]
Here, the zero IF detection circuit 1 will be described in more detail.
For example, as shown in FIG. 15, the zero IF detection circuit 1 includes a local oscillator 11, a 90 ° distribution circuit 12, a first mixer circuit 13, a second mixer circuit 14, a first LPF 15, A configuration including the second LPF 16 is conceivable.
[0010]
Hereinafter, each part is demonstrated concretely.
The local oscillator 11 outputs a signal of the frequency of the carrier signal before modulation to the 90 ° distribution circuit 12 as a local oscillation signal.
The 90 ° distribution circuit 12 receives the local oscillation signal, outputs it as an in-phase signal to the first mixer circuit 13 as it is, and shifts the phase of the local oscillation signal by 90 ° to generate a second orthogonal signal. To the mixer circuit 14.
[0011]
The first mixer circuit 13 is a multiplication circuit, and outputs a signal obtained by multiplying the in-phase signal and the received carrier signal to the first LPF 15.
The second mixer circuit 14 is a multiplication circuit, and outputs a signal obtained by multiplying the orthogonal signal and the received carrier signal to the second LPF 16.
[0012]
The first LPF 15 is a low-pass filter that removes a high-frequency component, and removes the high-frequency component of the signal input from the first mixer circuit 13 and outputs it as an I component of the orthogonal baseband signal.
The second LPF 16 is the same as the first LPF 15 and removes the high frequency component of the signal input from the second mixer circuit 14 and outputs it as the Q component of the orthogonal baseband signal.
[0013]
In other words, if the frequency of the received carrier signal is higher than the frequency of the local oscillation signal (if it is FSK modulated as such), the vector represented by the shaped I signal and the shaped Q signal will rotate in the positive direction. If the frequency of the received carrier signal is lower than the frequency of the local oscillation signal (if so FSK modulated), the vector represented by the shaped I signal and the shaped Q signal rotates in the negative direction. To come.
[0014]
Therefore, the phase comparison circuit 3 determines the direction of the rotation and detects how the carrier signal is FSK modulated.
[0015]
Here, the operation of the conventional binary FSK demodulation circuit will be described.
The zero IF detection circuit 1 receives the FSK-modulated carrier signal, performs quadrature detection, and divides it into an I component and a Q component of the quadrature baseband signal and outputs them.
Then, the comparators 2a and 2b binary-shape these components and output a shaped I signal and a shaped Q signal, respectively.
[0016]
Then, the phase comparison circuit 3 compares the phases of the shaped I signal and the shaped Q signal (detects the rotation direction of the vector represented by the shaped I signal and the shaped Q signal), and outputs it as a binary signal. Is output as the detection output.
[0017]
Next, a conventional 4-level FSK demodulating circuit will be described.
In the 4-level FSK demodulator circuit, the one that employs the same zero IF detection method as the above-mentioned binary FSK demodulator circuit, "4-level FSK signal direct conversion reception system", Saito, Akaiwa, IEICE Technical Report RCS94-124, pp.43-48.
[0018]
Therefore, an outline of the method described in this document will be described below.
The quaternary FSK demodulating circuit is the same as the above-described binary FSK demodulating circuit until the received carrier signal is subjected to quadrature detection and binary shaping to obtain a shaped I signal and a shaped Q signal. In addition to detecting the rotation direction of the vector represented by the signal, the rotation speed is also detected separately, and the four-value FSK is demodulated based on the detection results.
[0019]
In the orthogonal baseband signal in 4-level FSK demodulation, each signal point represents one of 2-bit symbols “00”, “01”, “11”, and “10”, which is shown in FIG. Thus, each MSB corresponds to the rotation direction, and the LSB corresponds to the rotation speed. FIG. 16 is an explanatory diagram illustrating the movement of the orthogonal baseband signal on the IQ plane in the 4-level FSK demodulating circuit.
[0020]
That is, the rotation direction is such that when the MSB is “0”, the rotation is negative (FIG. 16A), and when the MSB is “1”, the rotation is positive (FIG. 16B). The rotation speed corresponds to a value called a modulation index defined by the following [Equation 1].
[0021]
[Expression 1]

[0022]
Here, R represents the modulation speed, ΔFmax represents the maximum frequency shift, and two modulation indices m are set corresponding to LSB. The rotation speed is mπ.
For example, when m = 1, 3, especially when LSB is “0” and m = 3, the rotational speed at that time is mπ = 3π, so the broken lines in FIGS. As shown in FIGS. 16 (a) and 16 (b), the rotation speed at that time is m.pi. =. Pi. Turn 0.5 times as shown by the solid line.
[0023]
Here, for the quaternary FSK demodulating circuit, with reference to FIG. 17 and FIG. 18, an orthogonal baseband signal when a carrier signal that is FSK modulated with a digital signal that changes to “111001” is orthogonally detected is taken as an example. I will explain. FIG. 17 is an explanatory diagram illustrating an example of a signal in the quaternary FSK demodulator circuit, and FIG. 18 is an explanatory diagram illustrating an example of signal point arrangement in the quaternary FSK demodulator circuit.
[0024]
As described above, since the symbol length is 2 bits, “111001” is divided into “11”, “10”, and “01”, and is received at regular intervals in this order. Therefore, the Q component of the orthogonal baseband signal obtained by orthogonally detecting the received carrier signal is a signal as shown in FIG. 17A, and the I component is as shown in FIG. Signal.
[0025]
Accordingly, when each is binary-shaped, a rectangular wave as shown in FIGS. 17C and 17D is obtained. These are the shaped Q signal and the shaped I signal.
Here, when these signals are traced as the movement of the signal points shown in FIG. 18, both the shaped Q signal and the shaped I signal are positive at the time t1 in FIG. It is represented by 18 signal points A.
[0026]
At time t2, since the shaping I signal becomes negative, the state shifts to signal point B in FIG. At this time, the locus representing the change in state intersects the axis of sgn (Q). That is, when the LSB is “1”, the rotation speed per symbol is 0.5 rotation, so the number of times that the trajectory representing the change in state intersects the axis of sgn (Q) or sgn (I) is 1 to 3 times.
[0027]
On the other hand, since the rotation speed per symbol is 1.5 rotations from time t3 to t9, that is, when the LSB is “0”, the number of times that the trajectory indicating the state change intersects each axis is 5 ~ 7 times.
[0028]
Therefore, the conventional 4-level FSK demodulator circuit detects the MSB in the same manner as the 2-level FSK, and then counts the number of times the change locus of the state crosses the sgn (Q) or sgn (I) axis per symbol. However, the comparison is made with a preset threshold value. For example, in the above example, the number of crossings when the LSB is “1” is 1 to 3, and the number of crossings when the LSB is “0” is 5 to 7. Therefore, if the threshold is set to “4” Good. That is, the margin for detecting the modulation index at this time (determining the LSB) is ± 1.
[0029]
For example, a circuit as shown in FIG. 20 is often used for symbol timing extraction in a conventional 4-level FSK demodulation circuit. FIG. 20 is a block diagram showing the configuration of a symbol timing extraction circuit often used in the past.
[0030]
The symbol timing extraction circuit shown in FIG. 20 receives a shaped I signal and a formed Q signal, detects a symbol changing point, and outputs a detection pulse a, and receives the detection pulse a. A binary quantized phase comparator 102 that compares the phase with a clock signal obtained from the outside, performs a binary decision on the comparison result and outputs the result, a loop filter 103 that receives and smoothes the phase comparison result c, and a circuit The local oscillation circuit 104 that generates the entire drive clock and the output d of the loop filter 103 are received as a frequency control signal, and after adding and removing pulses based on the oscillation output of the local oscillation circuit 104, the reference clock Sc A digital VCO (Voltage Control Oscillator) 105 output to the outside and a symbol timing ST obtained by dividing the reference clock Sc are output. And a supply frequency divider 106. 2 value to the input of quantizer phase comparator 102 together with.
[0031]
The binary quantization phase comparator 102, the loop filter 103, the local oscillation circuit 104, the digital VCO 105, and the frequency divider 106 constitute a digital PLL (Phase Locked Loop), and a symbol A digital signal that is phase-synchronized with the detection pulse output from the change point detector 101 and has a relatively stable frequency is output as the symbol timing ST.
[0032]
[Problems to be solved by the invention]
However, in such a conventional quaternary FSK demodulating circuit, first, the symbol timing extraction circuit detects the symbol timing using the binary-shaped signal, so that the symbol change point detection timing in the symbol change point detector 101 is In addition, there may be a delay from the original symbol change point, and jitter at the time of symbol change point detection will increase, and a symbol timing slightly deviated from the true symbol change point may be output. There was a problem that it could not be obtained.
[0033]
For example, FIG. 22 shows a time chart up to the detection of the symbol change point when the symbol change point detection is performed using the circuit shown in FIG. 21 as a specific example of the symbol change point detector 101. The value of the modulation index m of the baseband signal shown in FIG. 22 is m = 3.
[0034]
The symbol change point detector shown in FIG. 21 includes two polarity inverters 111a and 111b, four D-type flip-flops 112a to 112d, a four-input OR circuit 113, a four-input NAND circuit 114, and two rising edges. The edge detectors 115a and 115b and a two-input OR circuit 116 are included.
[0035]
In the two polarity inverting circuits 111a and 111b and the four D-type flip-flops 112a to 112d, the change of the shaping I signal at the rising and falling timings (hereinafter referred to as changing points) of the inputted shaping I signal and shaping Q signal. By knowing the state of the shaped Q signal at the point and the state of the shaped I signal at the change point of the shaped Q signal, the shaped I signal and the shaped signal arranged on the plane formed by two axes of the in-phase component and the quadrature component are shaped. The rotation direction of the signal point represented by the Q signal is detected with respect to four axes (the positive and negative axes of the in-phase component and the positive and negative axes of the orthogonal component).
[0036]
That is, for example, at the timing when the shaping I signal changes from negative to positive, if the shaping Q signal is positive, the signal point is considered to have changed from the fourth quadrant to the first quadrant, and the signal point is rotated to the left. Can be judged. If the shaping Q signal is negative, the signal point is considered to have changed from the third quadrant to the second quadrant, and the signal point is considered to be rotated to the right. Further, the 4-input OR circuit 113, the 4-input NAND circuit 114, the two rising edge detectors 115a and 115b, and the 2-input OR circuit 116 detect the timing at which the rotation direction changes from the four detection information about the rotation direction. Is output.
[0037]
In the top two stages of the time chart shown in FIG. 23, the baseband signal subjected to FSK modulation is indicated by a dotted line, and the shaped I signal and the shaped Q signal are indicated by a solid line. The next two stages show the output g1 of the 4-input OR circuit 113 and the output g2 of the 4-input NAND circuit 114, and the bottom stage shows the detection pulse. The change point detection timing at which the MSB changes from the symbol “1” to the MSB “0” symbol and the change point detection timing at which the MSB changes from the “0” symbol to the MSB “1” symbol are shown. In comparison, the delay from the true symbol change point timing is clearly different between the two.
[0038]
Thus, in principle, the symbol change point detector shown in FIG. 21 exists only when the locus of the signal point represented by the I component and the Q component intersects the two axes of the I component and the Q component. Since the position and the rotation direction are known, symbol change point detection is delayed by 0 to π / 2 as shown in FIG. 23, and the jitter of the detection pulse increases.
[0039]
Referring to FIG. 22 depicting the trajectory of signal points before and after the symbol change point, the signal points pass through the trajectory of (1) → (2) → (3) in FIG. 22 before and after the symbol change point. (Corresponding to (1) → (2) → (3) in the first row in FIG. 23), the true symbol change point is (2), but in the symbol change point detector represented by FIG. After that, it cannot be recognized until (3). Further, the digital PLL constituted by 102 to 106 in FIG. 20 cannot completely remove these delays and jitters, and the output symbol timing ST is slightly deviated from the true symbol timing. The misalignment is not constant.
[0040]
Further, since the conventional 4-level FSK demodulator circuit detects the rotation direction and the rotation speed using the binary-shaped signal, the accuracy cannot be improved. For example, noise, phase distortion in the zero-IF detection circuit, DC offset, etc. However, there is a problem that the quality of the detection output is likely to be deteriorated because it is easily affected by a deviation in detection of the symbol timing, and in particular, a method of comparing the number of intersections between the trajectory of the state change and the axis extending the IQ plane. In the method of detecting the rotation speed, it is known from experience that the number of crossings often increases due to the presence of noise. The smaller the difference in the modulation index, the narrower the margin and the higher the detection accuracy. If the modulation index cannot be detected correctly and the detection accuracy is increased, the circuit configuration becomes complicated and the circuit scale becomes large. For example, it is difficult to make a single chip. It was.
[0041]
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a four-value FSK demodulator circuit that can improve demodulation accuracy with a simple circuit configuration.
[0042]
[Means for Solving the Problems]
The invention according to claim 1 for solving the problems of the conventional example described above is based on two axes of an in-phase component and a quadrature component when quadrature FSK demodulating circuit quadrature-detects a carrier signal modulated by four-value FSK. The phase of the signal points arranged on the plane formed by the time difference, and detecting the rotational direction of movement between the signal points by integrating the difference, The in-phase component and the quadrature component are temporally different for each component, The rotational speed of the movement between the signal points is detected by integrating the sum of the absolute values of the differences, and if the demodulation is performed based on the detection result, the effect of the symbol timing shift is reduced. Thus, demodulation can be performed properly.
[0043]
The invention according to claim 2 for solving the problems of the conventional example is as follows: The quaternary FSK demodulator circuit according to claim 1, Detects the rotational direction and rotational speed of movement between signal points arranged on a plane formed by two axes of an in-phase component and a quadrature component when quadrature detection is performed on a carrier signal that has been subjected to 4-level FSK modulation. A value FSK demodulating circuit for generating a delayed signal of each component obtained by delaying a binary shaped signal of each component for a predetermined time as means for detecting the rotational direction of movement; And detecting the phase from each of the delayed signals of the respective components, and calculating the corresponding phase. A rotation direction detection unit that obtains a temporal difference between the phases of vectors formed on the plane by subtracting the signals of the respective components and outputs a signal obtained by integrating the difference at a specific time. If the specific period is a time approximating one symbol time, the result of the integration corresponds to the amount of rotation per symbol time, so that the direction of rotation can be detected with the sign and the symbol timing. Even if there is a slight shift, there is little effect on the result of the integration, and there are also phase distortions and DC offsets that occur due to noise contamination and circuit characteristics. Even if it occurs, the influence is canceled by integration, so that the direction of rotation can be determined appropriately. If demodulation is performed based on this, the result of demodulation can be made appropriate.
[0044]
The invention according to claim 3 for solving the problems of the conventional example is as follows. The quaternary FSK demodulator circuit according to claim 1, Detects the rotational direction and rotational speed of movement between signal points arranged on a plane formed by two axes of an in-phase component and a quadrature component when quadrature detection is performed on a carrier signal that has been subjected to 4-level FSK modulation. A value FSK demodulating circuit that generates a delayed signal of each component obtained by delaying the binary-shaped signal of each component for a predetermined time as means for detecting the rotational speed of the movement, and from the signal of each component By subtracting the corresponding delayed signal, the signal difference is calculated for each component, the absolute value of the difference calculated for each component is calculated, and the sum of the absolute values of each component is specified. And a rotation speed detection unit that outputs a signal integrated over a period of time, and if the specific time is one symbol time, the result of integration changes according to the number of rotations per symbol. Depending on the output signal, Rotation speed for the symbol can be detected, and even if the timing of the symbol is slightly shifted, there is little influence on the result of the integration, and there are also phase distortion and DC offset that occur due to noise contamination and circuit characteristics. Even if errors frequently occur in the rotation of points in a short time, the influence is canceled by integration, so the rotation direction can be properly determined, and if demodulation is performed based on this, the result of demodulation can be obtained. It can be done properly.
[0045]
According to a fourth aspect of the present invention for solving the above-mentioned problems of the conventional example, the quadrature FSK demodulator circuit according to the first aspect performs quadrature FSK-modulated carrier signal quadrature detection with quadrature component and quadrature components. A quaternary FSK demodulating circuit for detecting the rotational direction and rotational speed of movement between signal points arranged on a plane formed by two axes with a component, and means for detecting the rotational speed of the movement, The binary shaped signal of each component signal per certain time Average value of fluctuation And calculate Average value of fluctuation Was delayed for a certain time for each component Average value of fluctuation For each of the ingredients Average value of fluctuation The corresponding delayed from Average value of fluctuation For each component by subtracting Average value of fluctuation A rotation speed detector that outputs a signal obtained by calculating the difference between the components, calculating the absolute value of the difference for each component, and integrating the sum of the absolute values over a specific time. , Average value of fluctuation If the fixed time for calculating is set to about a fraction of the symbol time, and the specific time for integration is approximated to one symbol time, the rotation of the signal point lost by binary shaping is partially It can be recovered to a minute rotation, and the result of the minute rotation per symbol time can be detected as a rotation amount, and even if the symbol timing is slightly shifted, there is an influence that appears in the result of the approximate integration. Even if errors occur frequently in a short time in the rotation of the signal point due to the presence of phase distortion and DC offset caused by noise mixing and circuit characteristics, the influence is canceled by integration, so The direction of rotation can be determined appropriately, and demodulation can be performed properly if demodulation is performed based on this.
[0046]
The invention according to claim 5 for solving the problems of the conventional example described above is the quaternary FSK demodulator circuit according to claim 2, wherein the rotation direction detector detects the phase from the binary-shaped signal and outputs it. A first phase decoder, a delay circuit that outputs the binary-shaped signal after being delayed by a predetermined time, and an input of the delayed signal from the delay circuit to detect the phase of the signal A quantization phase difference circuit comprising: a second phase decoder that outputs; a phase difference detection circuit that calculates a phase difference between the phase of the binary-shaped signal and the phase of the delayed signal; It has a first smoothing circuit including a first integration discharge circuit that receives the input of the phase difference from the phase difference detection circuit, integrates and outputs the signal over a specific time, and has a specific period Is a time approximating one symbol time. Since the result of the integration corresponds to the amount of rotation per symbol time, the direction of rotation can be detected with the sign, and even if the symbol timing is slightly shifted, there is little influence on the result of the integration, and noise Even if errors occur frequently in the rotation of signal points in a short time due to the presence of phase distortion and DC offset, etc., caused by the presence of noise and circuit characteristics, the effects are canceled by integration, so the rotation direction is appropriate. If demodulation is performed based on this, the result of demodulation can be made appropriate.
[0047]
The invention according to claim 6 for solving the problems of the conventional example described above is the four-value FSK demodulator circuit according to claim 3, wherein the rotational speed detection unit outputs the binary-shaped signal for each component for a certain period of time. Delay circuit for outputting after delay, exclusive OR circuit for calculating exclusive OR of binary shaped signal and delayed binary shaped signal inputted from delay circuit for each component And a rotation speed detector having a second integrating discharge circuit that integrates the sum of the exclusive ORs over a specific time, and a time for approximating the specific period to one symbol time Then, since the result of the integration corresponds to the rotation amount per symbol time, the rotation speed can be determined by comparing the rotation amount with a suitable threshold value, and even if the symbol timing is slightly shifted, The approximate result of the integration is Even if phase errors and DC offsets due to noise contamination and circuit characteristics exist and errors occur frequently in the rotation of signal points in a short time, the effects are canceled by integration. Therefore, the direction of rotation can be determined appropriately, and demodulation can be performed properly if demodulation is performed based on this.
[0048]
The invention according to claim 7 for solving the problems of the conventional example is the four-value FSK demodulator circuit according to claim 4, wherein the rotational speed detection unit is a constant time of each component of the binary-shaped signal. A moving average circuit for calculating an average value; a difference circuit for calculating a temporal difference value of each of the average values of the respective components; an absolute value circuit for calculating an absolute value of each of the temporal difference values; The rotation speed detection unit includes a second integration discharge circuit that integrates the sum of absolute values over a specific time, and if the specific period is approximated to one symbol time, Since the result of integration corresponds to the amount of rotation per symbol time, the rotation speed can be determined by comparing the amount of rotation with an appropriate threshold value, and even if the symbol timing is slightly deviated, Less impact on results Furthermore, even if errors occur frequently in a short time in the rotation of the signal point due to the presence of phase distortion and DC offset due to noise contamination and circuit characteristics, the influence is canceled by integration, so the rotation direction Can be properly determined, and demodulation can be performed appropriately by performing demodulation based on this.
[0049]
The invention according to claim 8, which solves the problems of the conventional example, is arranged on a plane formed by two axes of an in-phase component and a quadrature component when quadrature FSK modulated carrier signals are quadrature detected. 6. A rotation direction detection unit according to claim 2, wherein the rotation direction detection unit detects a rotation direction and a rotation speed of a movement between signal points, and is a means for detecting the rotation direction of the movement. The rotation according to claim 3 or 6, which is means for detecting a rotation speed of the movement. speed A detection unit that determines a symbol MSB based on a signal input from the rotation direction detection unit, determines a symbol LSB based on a signal input from the rotation speed detection unit, and performs demodulation; Even if the symbol timing is slightly deviated, there are phase distortions and DC offsets caused by noise and circuit characteristics, and errors occur frequently in the rotation of signal points in a short time. Even so, demodulation can be performed properly.
[0050]
The invention according to claim 9 which solves the problem of the conventional example is arranged on a plane formed by two axes of an in-phase component and a quadrature component when quadrature FSK modulated carrier signal is quadrature detected. 6. A rotation direction detection unit according to claim 2, wherein the rotation direction detection unit detects a rotation direction and a rotation speed of a movement between signal points, and is a means for detecting the rotation direction of the movement. The rotation according to claim 4 or 7, which is means for detecting a rotation speed of the movement. speed A detection unit that determines a symbol MSB based on a signal input from the rotation direction detection unit, determines a symbol LSB based on a signal input from the rotation speed detection unit, and performs demodulation; Even if the symbol timing is slightly deviated, there are phase distortions and DC offsets caused by noise and circuit characteristics, and errors occur frequently in the rotation of signal points in a short time. Even so, demodulation can be performed properly.
[0051]
The invention according to claim 10, which solves the problems of the conventional example, is the quaternary FSK demodulating circuit according to claim 5, 8 or 9, wherein the phase decoder receives an input of a binary shaped signal. Accordingly, when quadrature FSK modulated carrier signals are quadrature detected, signal points represented by the binary-shaped signals arranged on a plane formed by two axes of in-phase components and quadrature components belong. A phase decoder that searches a table preset for each combination of signals in which quadrants are subjected to the binary shaping, and outputs the quadrant as a quadrant signal. In addition to the effect of item 9, the circuit can be simplified and the one-chip configuration can be promoted while increasing the operation speed.
[0052]
DETAILED DESCRIPTION OF THE INVENTION
A first embodiment of the present invention will be described with reference to the drawings.
The first four-value FSK demodulating circuit (first circuit) according to the present invention converts the I signal and Q signal binary-shaped by the comparator into a signal that gradually changes depending on the difference and the integration, and thereby rotates. The direction and the rotational speed are roughly determined, and four-value FSK demodulation is performed based on the result, so that the influence of an error such that the signal frequently changes during demodulation can be reduced.
[0053]
As shown in FIG. 1, the first circuit includes a zero-IF detection circuit 1, a comparator 2, a quantization phase difference circuit 21, a first smoothing circuit 22, a quantization difference circuit 23, and an absolute value. The circuit 24, the second smoothing circuit 25, and the determination circuit 26 are configured. FIG. 1 is a configuration block diagram of the first circuit.
[0054]
Hereinafter, each part is demonstrated concretely.
The zero-IF detection circuit 1 receives an input of a carrier signal that has been FSK modulated as in the conventional case, performs quadrature detection on the carrier signal, and performs in-phase component (I component) and quadrature component (Q component) of the quadrature baseband signal. Is output.
[0055]
The comparator 2a receives the input of the I component of the orthogonal baseband signal, performs binary shaping and outputs a shaped I signal, and the comparator 2b similarly performs binary shaping of the Q component and outputs a shaped Q signal. To do.
[0056]
The quantizing phase difference circuit 21 receives an input of the shaping I signal and the shaping Q signal that change every moment, and the phase is temporally changed every time the phase of the vector on the IQ plane changes. The difference is obtained from the difference and output as a waveform to the first smoothing circuit 22.
[0057]
The first smoothing circuit 22 smoothes the temporal change in the phase of the vector input from the quantization phase difference circuit 21 over a certain time interval (for example, one symbol time) and outputs the result to the determination circuit 26. It is.
[0058]
Since the quantization phase difference circuit 21 and the first smoothing circuit 22 are circuits for detecting the rotation direction of the vector, they may be hereinafter referred to as “rotation direction detection unit”.
[0059]
The quantization difference circuit 23 receives the shaped I signal and the shaped Q signal output from the comparators 2 a and 2 b, calculates a temporal difference between them, and outputs it to the absolute value circuit 24.
[0060]
The absolute value circuit 24 calculates the absolute value of the time difference between the two signals of the shaped I signal and the shaped Q signal input from the quantization difference circuit 23 and outputs the absolute value to the second smoothing circuit 25. It is.
The second smoothing circuit 25 receives two absolute values from the absolute value circuit 24 and smoothes the sum of these values over a certain time interval (for example, one symbol time).
[0061]
Since the quantization difference circuit 23, the absolute value circuit 24, and the second smoothing circuit 25 are circuits for detecting the rotation speed of the vector, they may be hereinafter referred to as “rotation speed detectors”. .
[0062]
The determination circuit 26 includes a smoothed signal input from the first smoothing circuit 22 of the rotation direction detection unit and the second smoothing circuit 25 of the rotation speed detection unit, and a preset threshold. A four-value FSK symbol is determined according to the comparison result.
[0063]
Here, an example of a circuit embodying the first circuit will be described with reference to FIG. FIG. 2 is a configuration block diagram showing an example of realizing the first circuit.
[0064]
As shown in FIG. 2, the circuit embodying the first circuit includes a zero-IF detection circuit 1, a comparator 2, a determination circuit 26, a first delay circuit 31, a phase decoder 32, and a phase difference detection. The circuit 33 includes a first integration discharge circuit 34, a second delay circuit 41, an exclusive OR circuit 42, a second integration discharge circuit 43, and a symbol timing extraction circuit 51.
The zero-IF detection circuit 1, the comparator 2, and the determination circuit 26 have already been described.
[0065]
The first delay circuit 31, the phase decoder 32, and the phase difference detection circuit 33 constitute the quantization phase difference circuit 21 of the rotation direction detection unit.
Hereinafter, each part will be described.
The first delay circuits 31a and 31b delay the shaped I signal and the shaped Q signal by a predetermined time (τ1) and output the delayed signals. Hereinafter, the delayed shaped I signal and shaped Q signal are referred to as “delay shaped I signal” and “delay shaped Q signal”, respectively.
[0066]
The phase decoder 32a receives the shaped I signal and the shaped Q signal, calculates the phase angle θ using the following [Equation 2], and outputs it.
[0067]
[Expression 2]

[0068]
Here, the phase decoder 32a calculates and outputs the phase angle θ with the shaping I signal as I in [Equation 2] and the shaping Q signal as Q in [Equation 2]. This is a function defined by [Equation 3].
[0069]
[Equation 3]

[0070]
Therefore, the phase angle θ is any one of 45 °, 135 °, 225 °, and 315 °, and each represents a quadrant to which the angle θ belongs. Therefore, the phase decoder 32a may output a signal (hereinafter referred to as “quadrant signal”) indicating which quadrant the phase angle θ belongs to instead of the phase angle θ.
[0071]
Similarly to the phase decoder 32a, the phase decoder 32b calculates the phase angle between the delayed shaping I signal and the delayed phase Q signal using [Equation 2]. That is, the phase decoder 32b calculates and outputs the phase angle θ ′ with the delay shaping I signal as I in [Equation 2] and the delay shaping Q signal as Q in [Equation 2]. Hereinafter, this phase angle may be referred to as a “delayed phase angle”.
Similarly to the phase decoder 32a, the phase decoder 32b may output a quadrant signal representing a quadrant to which the calculated delay phase angle θ ′ belongs.
For the purpose of distinction, in the claims, the phase decoder 32a is referred to as a “first phase decoder” and the phase decoder 32b is referred to as a “second phase decoder”.
[0072]
The phase decoder 32 is limited in the types of input shaping signals or delay shaping signals. Therefore, the phase decoder 32 is provided with a table that associates signals to be output with these, and outputs the signals by searching for them. It can also be considered.
In this way, it is possible to simplify the circuit configuration and further increase the operation speed.
[0073]
The phase difference detection circuit 33 subtracts the delay phase angle θ ′ from the phase angle θ input from the phase decoder 32a and the phase decoder 32b, and outputs the phase difference. Here, the phase difference detected by the phase difference detection circuit 33 is any one of 90 °, 0 °, −90 °, ± 180 °, 270 °, and −270 °. In response to, signals representing 1, 0, -1, 0, -1, 1 are output.
[0074]
It should be noted that the signal output here is 1 that the signal point on the IQ plane is rotating left, and the signal that is -1 is that the signal point on the IQ plane is on the right. It shows that it is rotating.
[0075]
When the phase difference detection circuit 33 receives the input of the quadrant signal, the phase difference signal (any one of 1, 0, −1) corresponding to the combination of the quadrant signals so as to correspond to the above phase difference. Should be output.
[0076]
Next, the first integration discharge circuit 34 and the symbol timing extraction circuit 51 implement the first smoothing circuit 22.
Here, the symbol timing extraction circuit 51 receives the shaped I signal and the shaped Q signal and estimates and outputs a received symbol timing ST signal representing one symbol time from these signals, as shown in FIG. As described above, the first integral discharge circuit 34 and the second integral discharge circuit 43 are configured to output in common.
[0077]
The first integrating discharge circuit 34 receives the reception symbol timing ST signal, and outputs the phase difference signal input from the phase difference detection circuit 33 for the time represented by this signal at a period of at least τ1 / 2 or less. After sampling (sampling at a frequency of 2 / τ1 or more), integration is performed and output.
[0078]
Here, the first integrating discharge circuit 34 will be specifically described with reference to FIG. FIG. 19 is a configuration block diagram illustrating an example of the first integral discharge circuit 34.
As shown in FIG. 19, the first integrating discharge circuit 34 includes a clock generation circuit 91, a sampling circuit 92, a storage circuit 93, an adder 94, and a delay circuit 95.
[0079]
The clock generation circuit 91 outputs a clock signal at predetermined time intervals. The clock cycle set by the clock generation circuit 91 is set to a value that is at least smaller than τ1 / 2 (1/2 of τ1) with respect to the time (τ1) set by the delay circuit 31.
[0080]
The sampling circuit 92 samples the input signal at the clock timing from the clock generation circuit 91 and outputs it.
[0081]
The storage circuit 93 stores and updates the value input for each clock from the clock generation circuit 91, and initializes the storage value to zero for each symbol timing ST from the delay circuit 95.
[0082]
The adder 94 adds and outputs the input two values, adds the values from the sampling circuit 92 and the storage circuit 93, and outputs the result as the output of the integral discharge circuit 34.
[0083]
The delay circuit 95 delays the input signal by a preset time and outputs it. The time set by the delay circuit 95 is initialized by the storage circuit 93 in consideration of the signal delay estimated by the delay circuit 31 and the phase difference detection circuit 33 and the signal delay estimated by the symbol timing detection circuit 51. Is set so as to optimize the timing.
[0084]
With the above configuration, the sum of the input of the adder 94 and the output of the storage circuit 93 is added again to the storage circuit 93 at the timing of the clock generation circuit 91, and the integration is performed during the symbol timing, so that an integrated discharge circuit can be realized.
[0085]
Here, the operation of these rotation direction detectors will be described with reference to FIG. FIG. 5 is a timing chart for explaining the operation of the rotation direction detector.
Here, the phase decoder 32 outputs the phase angle and the delayed phase angle as quadrant signals. The quadrant signal of the phase angle output from the phase difference detection circuit 33a is shown in FIG. 5A, and the phase difference detection circuit 33b. FIG. 5 (b) shows the quadrant signal of the delay phase angle output from FIG.
[0086]
In addition, here, specifically, an orthogonal baseband signal obtained by orthogonally detecting a carrier signal that has been FSK modulated with a digital signal that changes to “1001” is taken as an example, and as can be understood with reference to FIGS. 17 and 18. Since sgn (Q) and sgn (I) are both −1 at the beginning, the signal point is C and is in the third quadrant, and then sgn (I) turns to +1 and the signal point is D ( 4th quadrant) (that is, it is rotating counterclockwise). This is shown in FIG. 5 (a), and FIG. 5 (b) shows the signal point movement delayed by .tau.1.
[0087]
The phase difference signal output from the phase difference detection circuit 33 based on the phase angle and the delay phase angle is as shown in FIG. That is, for example, between time c1 and time d, the phase angle shown in FIG. 5A and the delay phase angle shown in FIG. 5B are both in the third quadrant, so the phase difference is zero. Since the phase angle is in the fourth quadrant and the delay phase angle is in the third quadrant from time d to time d1, the phase difference is 90 °, and the phase difference detection circuit 33 outputs the phase difference. The signal of the phase difference is 1. This is because it can be determined that the object has been rotated counterclockwise because it represents that the object in the third quadrant has moved to the fourth quadrant in the past.
[0088]
The progress of integration by the integrating discharge circuit 34 over one symbol time is as shown in FIG. In the example shown in FIG. 5, since the signal of the phase difference integrated over 1 symbol time from time c is 1 for 6 degrees, the output of the integrating discharge circuit 34 when the symbol time ends is output. The value is 6 × n [n is the number of times sampled during τ1] (positive value), and it can be determined that the rotation is to the left.
[0089]
Therefore, according to this rotation direction detection unit, since the signal representing the rotation direction is integrated little by little at the resolution of time τ1, there is little influence on the rotation direction determined even if the symbol timing is shifted, The influence on the deterioration of the judgment is small.
[0090]
Further, even if the phase angle and delay phase angle quadrant signals output from the phase decoder 32 are present due to noise, phase distortion in the zero IF detection circuit 1 and DC offset, the integration discharge circuit 34 Since the integration is performed little by little, the influence on the determination of the rotation direction is small.
[0091]
Next, the rotation speed detection unit will be described with reference to FIG.
In FIG. 2, as in the case of the first delay circuit 32, the second delay circuits 41a and 41b for outputting the shaped I signal and the shaped Q signal with a delay of τ 2 and the exclusive OR circuit 42 are: The quantization difference circuit 23 and the absolute value circuit 24 of the rotation speed detection unit are realized. Here again, a delayed delayed shaped I signal with a different delay time will be referred to as a “delayed shaped I signal” or the like.
[0092]
That is, the exclusive OR circuit 42a receives the input of the shaped I signal and the delayed shaped I signal, and if the value is positive or zero, the signal represents 1 as “true”, and if the value is negative, An exclusive OR is calculated as a signal representing 0 as “false” and is output to the second integrating discharge circuit 43.
The exclusive OR circuit 42 b receives the shaped Q signal and the delayed shaped Q signal, calculates the exclusive OR in the same manner, and outputs the exclusive OR to the second integrating discharge circuit 43.
[0093]
As described above, the second integrating discharge circuit 43 receives the symbol timing ST signal from the symbol timing extraction circuit 51, and the exclusive OR circuit 42a and the second integration discharge circuit 43 over one symbol time represented by this signal. The exclusive OR input from the exclusive OR circuit 42b is sampled at a period of at least τ2 / 2 or less, integrated, and then output to the determination circuit 26.
[0094]
Here, the operation of the rotation speed detector will be described with reference to FIG. FIG. 6 is a timing chart for explaining the operation of the rotation speed detector of the first circuit.
FIG. 6 shows an example of an orthogonal baseband signal obtained by orthogonally detecting a carrier signal that has been FSK modulated with a digital signal that specifically changes to “1001”, as in FIG. 5.
[0095]
The shaping I signal output from the comparator 2a changes as shown in FIG. 6A as described with reference to FIG.
Then, the delay circuit 41a delays the shaped I signal by the time τ2, and outputs the signal shown in FIG. 6B as the delayed shaped I signal.
[0096]
Here, the exclusive OR circuit 42a outputs a signal representing 1 as an exclusive OR in the time when the shaped I signal and the delayed shaped I signal are different, and the output is shown in FIG. The time changes as shown.
Although the shaped Q signal and the delayed shaped Q signal are not shown, the output of the exclusive OR circuit 42b, which is the exclusive OR of them, changes with time as shown in FIG. 6D. It becomes like this.
[0097]
Then, the second integrating discharge circuit 43 integrates these sums to perform integration with the time change shown in FIG. In FIG. 6 (e), a line indicated as TH represents a threshold value, which can be raised or lowered depending on the setting.
In an actual circuit, this threshold value is set in the determination circuit 26, and the determination circuit 26 determines the rotation speed using the threshold value.
[0098]
In this example, when the output of the second integral discharge circuit 43 shown in FIG. 6E is “10” (the left half of FIG. 6), When it is “01” (the right half of FIG. 6), it is below the threshold value.
This corresponds to an operation in which the integration performed by the second integration discharge circuit 43 integrates how many signal point changes occur per symbol. In “10”, there are many signal point changes. This is because the integration result is large, and the change in signal point is small at “01”, so that the integration result is small.
[0099]
According to such a rotation speed detection unit, as in the rotation direction detection unit, the output of the exclusive OR circuit representing the rotation is dispersed over time τ2 and integrated little by little. The resolution can be improved by τ2, the influence on the integration result due to the symbol timing shift can be reduced, and the rotation speed can be determined appropriately.
[0100]
In addition, there are noise, phase distortion and DC offset in the zero-IF detection circuit 1, and the output of each shaping signal and each delay shaping signal is irregular, especially frequently before and after the change of the signal point. Even if the output changes, the integration is performed, so that the influence can be reduced and the rotation speed can be properly determined.
[0101]
Next, the operation of the first circuit will be described with reference to FIG.
The zero-IF detection circuit 1 of the first circuit receives an input of a carrier signal that has been subjected to 4-level FSK modulation, performs quadrature detection, and outputs an in-phase component I and a quadrature component Q.
Then, the comparators 2a and 2b binary-shape each component and output a shaped I signal and a shaped Q signal, respectively.
[0102]
These shaping I signal and shaping Q signal are input to the rotation direction detection unit and the rotation speed detection unit, respectively.
First, the quantization phase difference circuit 21 of the rotation direction detection unit detects a temporal change in the phase of the vector on the IQ plane having the shaped I signal and the shaped Q signal as components, and the first smoothing circuit 22 integrates it over one symbol time to smooth it and output it to the decision circuit 26.
[0103]
In addition, the quantization difference circuit 23 of the rotation speed detection unit detects the change by quantizing the change between the shaped I signal and the shaped Q signal in time, and the second smoothing circuit 25 at one symbol time. This is smoothed and the amount of rotation generated in a fixed time is output to the determination circuit 26.
[0104]
Then, the determination circuit 26 receives the rotation direction from the rotation direction detection unit and the rotation speed from the rotation speed detection unit, compares the MSB of the symbol from the rotation direction, and compares the rotation speed with a preset threshold value. Then, the LSB of each symbol is determined, and the symbol is demodulated based on the determined LSB.
[0105]
Incidentally, the quaternary FSK demodulating circuit of the present invention can also be realized by a circuit (second circuit) according to the second embodiment as shown in FIG. 3, and this will be described below. FIG. 3 is a configuration block diagram of the second circuit.
Similarly to the first circuit, the second circuit according to the present invention converts the I signal and the Q signal that have been binary-shaped by the comparator into a signal that gradually changes depending on the difference and the integration, and thereby the rotation direction and Although the rotational speed is roughly determined, a method of detecting the rotational speed different from that of the first circuit is provided, and this can also reduce the influence of an error in which the signal frequently changes.
[0106]
As shown in FIG. 3, the second circuit includes a zero IF detection circuit 1, a comparator 2, a quantization phase difference circuit 21, a first smoothing circuit 22, a determination circuit 26, and a third smoothing circuit. The circuit is composed of a circuit 61, a difference circuit 62, an absolute value circuit 63, and a fourth smoothing circuit 64.
[0107]
Since the second circuit is the same as the first circuit except that the rotation speed detection unit is different, the rotation speed detection unit will be mainly described here.
Hereinafter, each part of a rotation speed detection part is demonstrated concretely.
[0108]
The third smoothing circuit 61 receives the input of the shaped I signal and the shaped Q signal, and averages the magnitude of the fluctuation of each shaped signal per fixed time (for example, time τ2 in the first circuit). And output to the difference circuit 62.
[0109]
The difference circuit 62 receives the input of the fluctuation amount of the shaping I signal and the fluctuation amount of the shaping Q signal per certain time from the third smoothing circuit 61, stores it, and stores each of the fluctuation amounts stored last time. Is calculated and output to the absolute value circuit 63.
The absolute value circuit 63 receives an input of the difference in the amount of variation related to the shaped I signal and the shaped Q signal, calculates each absolute value, and outputs the absolute value to the fourth smoothing circuit 64.
[0110]
The fourth smoothing circuit 64 integrates the sum of the input absolute values over a fixed time and outputs the result to the determination circuit 26.
[0111]
Next, a circuit embodying these will be described with reference to FIG. FIG. 4 is a configuration block diagram of a circuit that embodies the second circuit.
[0112]
As shown in FIG. 4, the circuit that embodies the second circuit includes a zero-IF detection circuit 1, a comparator 2, a delay circuit 31, a phase decoder 32, a phase difference detection circuit 33, and a first integration. The circuit includes a discharge circuit 34, a determination circuit 26, a symbol timing extraction circuit 51, a moving average circuit 71, a difference circuit 72, an absolute value circuit 73, and a second integration discharge circuit 43.
[0113]
Here, other than the rotational speed detection unit, the zero IF detection circuit 1, the comparator 2, the delay circuit 31, the phase decoder 32, the phase difference detection circuit 33, the first integration discharge circuit 34, and the determination circuit 26. Is already described, and the description thereof is omitted.
[0114]
The moving average circuit 71 embodies the third smoothing circuit 61. In particular, the moving average circuit 71a calculates the average value of the fluctuation amount of the shaped I signal per preset time (for example, τ2) as a difference circuit. The moving average circuit 71b outputs the average value of the fluctuation amount of the shaped Q signal per preset time (for example, τ2) to the difference circuit 72b.
A specific circuit of the moving average circuit 71 will be described later.
[0115]
The difference circuit 72 temporarily stores the average value of the fluctuation amount of each shaped signal input during a preset minute time, calculates the difference between this and the average value input next time, Each shaped signal is output as a difference value. In particular, the difference circuit 72a is related to the shaped I signal, and the difference circuit 72 is related to the shaped Q signal.
[0116]
The absolute value circuit 73 calculates and outputs the absolute value of the difference value of each shaping signal. Here, the absolute value circuit 73a is related to the shaped I signal, and the absolute value circuit 73b is related to the shaped Q signal.
[0117]
The second integral discharge circuit 43 receives the input of the symbol timing ST signal from the symbol timing extraction circuit 51 already described, and receives two absolute values inputted from the absolute value circuit 73 for one symbol time indicated by the signal. The sum of the values is sampled at a period of at least τ 2/2 and then integrated and output to the determination circuit 26.
[0118]
Here, the moving average circuit 71 will be specifically described with reference to FIG. FIG. 9 is a schematic circuit diagram of the moving average circuit 71.
As shown in FIG. 9, the moving average circuit 71 includes a clock generation circuit 81, a plurality of D-type flip-flops (hereinafter referred to as “D-FF”) 82, and an addition provided corresponding to the D-FF 82. Unit 83.
[0119]
Hereinafter, each part will be described. The clock generation circuit 81 outputs a clock signal at predetermined time intervals.
The D-FF 82 receives the clock signal input from the clock generation circuit 81 from the CLK terminal, holds the signal input from the D terminal, and outputs the currently held signal via the Q terminal. ing. Here, the Q terminal of each D-FF 82 is connected to the D terminal of the next-stage D-FF 82 and is also input to the adder 83.
[0120]
The adder 83 adds the input binary values and outputs the result. In particular, the adder 83a is input last time with the shaping signal input from the outside (that is, the comparator 2), and is held by the D-FF 82a. Are added together and output to an adder 83b which is an adder at the next stage.
The adder 83b adds the signal input from the adder 83a and the signal input the previous time and held by the D-FF 82b, and outputs the result to the adder 83c, which is an adder of the next stage. .
[0121]
Therefore, the signal output from the adder 83e, which is the last stage adder, is the sum of the value input this time and the value input so far, and as a result, as shown in FIG. Then, subdivisions of the movement trajectory between signal points are output one after another. FIG. 10 is an explanatory diagram showing a signal output from the moving average circuit 71.
[0122]
Here, since there are five D-FFs 82 and adders 83, each signal point is divided by five points (section is divided into six), and the moving averaged shaping I The axis in the in-phase direction of the signal is represented as <I>, and the axis in the orthogonal direction of the shaped Q signal is represented as <Q>.
That is, the moving average circuit 71 subdivides the movement between the signal points and outputs them little by little, and partially reproduces the fine movement of the signal points lost by the binary shaping of the comparator 2. .
The plurality of D-FFs 82 provide functions equivalent to those of the shift register, and may be replaced with shift registers.
[0123]
Next, the operation of the rotation speed detector of the second circuit will be described with reference to FIGS. FIG. 11 is a timing chart showing the operation of the moving average circuit 71 in the rotation speed detector of the second circuit, and FIG. 12 is a timing chart showing the operation of the rotation speed detector of the second circuit. .
[0124]
Here, as in the previous examples, a carrier signal that has been subjected to four-level FSK modulation with digital data “1001” will be described as an example. In this case, the shaped I signal and the shaped Q signal are data as represented by the solid line in FIG. 11, as already described.
The shaped Q signal is also shown in FIG.
[0125]
The moving average circuit 71 receives the shaped I signal and the shaped Q signal (solid lines in FIG. 11) and divides them into a plurality of steps to form a staircase. The signal waveform as shown by the broken line in FIG. obtain. Then, the moving average circuit 71 outputs a signal as shown in FIG. 12B as an output signal for the shaped Q signal, for example.
[0126]
Then, the difference circuit 72b adds the signals of FIG. 12B, the absolute value circuit 73b calculates the absolute value, and outputs a signal as shown in FIG. 12C.
Similarly, with respect to the shaped I signal, the moving average circuit 71a, the difference circuit 72a, and the absolute value circuit 73a output signals as shown in FIG.
[0127]
Then, the second integrating discharge circuit 43 integrates the sum of these signals over one symbol time, and outputs a signal as shown in FIG.
[0128]
If the determination circuit 26 has a threshold value shown as TH in FIG. 12E, the determination result is appropriately output in the same manner as in the case of the first circuit already described. Will be able to.
[0129]
According to such a rotation speed detection unit, the change in the output of the binary shaping related to the shaping I signal and the shaping Q signal is dispersed by the time of τ2, and the integration is performed little by little. The resolution of the result is improved by τ2, the influence on the integration result due to the deviation of the symbol timing can be reduced, and the rotation speed can be properly determined.
[0130]
In addition, noise, phase distortion and DC offset in the zero-IF detection circuit 1 exist, and the output of each shaping signal and each delay shaping signal is irregular, especially the output of the comparator 2 frequently before and after the change of the signal point. Even if it changes, since the integration is performed, the influence can be reduced, and the rotation speed can be determined appropriately.
Note that the operation of the rotation direction detection unit of the second circuit is the same as that of the first circuit, and a description thereof will be omitted.
[0131]
Next, the operation of the second circuit will be described with reference to FIG.
The zero-IF detection circuit 1 of the second circuit receives an input of a carrier signal that has been subjected to 4-level FSK modulation, performs quadrature detection, and outputs an in-phase component I and a quadrature component Q.
Then, the comparators 2a and 2b binary-shape each component and output a shaped I signal and a shaped Q signal, respectively.
[0132]
These shaping I signal and shaping Q signal are input to the rotation direction detection unit and the rotation speed detection unit, respectively.
First, the quantization phase difference circuit 21 of the rotation direction detection unit detects a temporal change in the phase of the vector on the IQ plane having the shaped I signal and the shaped Q signal as components, and the first smoothing circuit 22 integrates it over one symbol time to smooth it and output it to the decision circuit 26.
[0133]
Further, the third smoothing circuit 61 of the rotational speed detection unit smoothes the change between the shaped I signal and the shaped Q signal in a stepped manner, the difference circuit 62 temporally differentiates them, and the absolute value circuit 63 These absolute values are calculated to form a pulse signal that rises at the point where the shaped I signal and the shaped Q signal change. The fourth smoothing circuit 64 smoothes the pulse signal over one symbol time, and at a certain time. The generated rotation amount, that is, the rotation speed is output to the determination circuit 26.
[0134]
Then, the determination circuit 26 receives the rotation direction from the rotation direction detection unit and the rotation speed from the rotation speed detection unit, compares the MSB of the symbol from the rotation direction, and compares the rotation speed with a preset threshold value. Then, the LSB of each symbol is determined, and the symbol is demodulated and output.
[0135]
According to the first and second circuits, the rotation direction of the vector represented by the shaping I signal and the shaping Q signal is detected, and the rotation speed is also detected separately, and four values are obtained according to the detection results. A quaternary FSK demodulating circuit for demodulating FSK, in which the rotation direction and the rotation speed are smoothed per symbol time, so that the influence of a shift in symbol timing can be reduced, and noise and zero IF detection circuit 1 The phase distortion and DC offset in the signal are present, and the output of each shaping signal and each delay shaping signal is irregular, especially if the output of the comparator 2 changes frequently before and after the change of the signal point is reduced. Thus, the rotation direction determination and the rotation speed determination can be performed appropriately, and there is an effect that the 4-level FSK modulated carrier signal can be demodulated properly.
[0136]
【Example】
Examples of the present invention will be described.
First, an embodiment of the first circuit will be described with reference to FIGS. FIG. 7 is an explanatory diagram illustrating a result of calculation by computer simulation of a signal output from the rotation direction detection unit of the first circuit, and FIG. 8 illustrates a signal output from the rotation speed detection unit of the first circuit. It is explanatory drawing which shows the result calculated by simulation.
[0137]
Here, the transmission rate is 6.4 kbps, the modulation rate R is 3.2 kboud, half of that, and the modulation index is m = 3 and m = 1. This corresponds to frequency deviations ΔF = 4.8 kHz and 1.6 kHz. When one symbol time is 64, τ1 = 15.
In the computer simulations shown in FIGS. 7 and 8, the influence of noise is included as a parameter, and a plurality of symbols are simulated.
[0138]
Specifically, in FIG. 7, as the operation of the rotation direction detection unit, each solid line represents one symbol, and each is reset to 0 every symbol time. Each solid line is a step-like function that starts from 0 and monotonously increases in the positive direction or monotonously decreases in the negative direction.
[0139]
In these two types, the one that increases monotonously in the positive direction means rotation in the positive direction, and the one that monotonously decreases in the negative direction means rotation in the negative direction.
Moreover, when the threshold value is set to 0, each is far from the threshold value by ± 10 or more even in the worst case at the end of one symbol, and it can be seen that an appropriate determination can be sufficiently made.
[0140]
In FIG. 8, as the operation of the rotation speed detection unit, each solid line similarly represents one symbol, and each is reset to 0 every symbol time. Each solid line starts from 0 and increases monotonically in the positive direction, but some reach only a maximum of 40, while one reaches a size greater than 70.
[0141]
In these two types, the former means that the rotational speed is low, and the latter means that the rotational speed is high, and the difference is about 30. Therefore, the threshold value can be set to about 50 as shown in the figure. Thus, it can be seen that a proper determination can be made sufficiently.
[0142]
The bit error rate (BER) characteristics when τ1 = 17 and τ2 = 21 in both the first and second circuits and the other conditions are the same as described above will be described with reference to FIG. FIG. 13 is an explanatory diagram showing the result of computer simulation of the bit error rate of the present invention.
[0143]
In FIG. 13, the horizontal axis represents the deviation from the symbol timing, and the vertical axis represents the average bit error rate. As shown in FIG. 13, in the conventional 4-level FSK demodulator (upward black triangle), the bit error rate increases to a level that cannot be ignored from the point where the symbol timing is shifted by about ± 4 samples, and proper demodulation cannot be performed. ing.
[0144]
On the other hand, according to the first or second circuit (downward facing black triangle) of the present invention, even if the symbol timing is shifted by ± 10 samples, it is possible to perform adequately appropriate demodulation.
[0145]
【The invention's effect】
According to the first aspect of the present invention, when quadrature FSK modulated carrier signals are subjected to quadrature detection, the phases of signals arranged on a plane formed by two axes of in-phase components and quadrature components are temporally changed. To detect the rotational direction of movement between signal points, The in-phase component and the quadrature component are temporally different for each component, Since the 4-value FSK demodulating circuit detects the rotational speed of movement between signal points by integrating the sum of the absolute values of the differences between the components, if the demodulation is performed based on the detection result, the effect of the symbol timing shift is eliminated. There is an effect that it is possible to perform demodulation appropriately by reducing the number.
[0146]
According to the second aspect of the present invention, as means for detecting the rotation direction of the signal point, a delayed signal is generated by delaying the signals of the in-phase component and the quadrature component of the binary-shaped signal by a certain time. , Signal of each component And the phase from each delayed signal of each component, and the corresponding phase A rotational direction detection unit is provided that subtracts to obtain a temporal difference in the phase of the vector, integrates the difference at a specific time, and outputs the result of the integration. Claim 1 Since the quaternary FSK demodulator circuit is used, if the specific period is approximated to one symbol time, the result of the integration corresponds to the amount of rotation per symbol time, so that the direction of rotation can be detected with the sign. In addition, even if the symbol timing is slightly deviated, there is little influence on the result of the integration, and there is also phase distortion and DC offset caused by noise mixing and circuit characteristics, so that the signal point can be rotated in a short time. Even if errors frequently occur, the influence is canceled by integration, so that the direction of rotation can be determined appropriately. If demodulation is performed based on this, there is an effect that the result of demodulation can be made appropriate.
[0147]
According to the third aspect of the present invention, as a means for detecting the rotation speed of the signal point, the difference is made for each component of the in-phase component and the quadrature component of the binary-shaped signal, and the absolute difference of each component is absolute. A rotation speed detector that calculates a value, integrates the calculated sum of absolute values over a specific time, and outputs the integration result Claim 1 Since the quaternary FSK demodulating circuit is used, if the specific time is set to one symbol time, the result of integration changes depending on the number of rotations per symbol. Even if the symbol timing is slightly deviated, there is little effect that appears in the result of the integration, and there is also phase distortion and DC offset caused by noise mixing and circuit characteristics, and the signal point rotation is short. Even if errors occur frequently in time, the influence is canceled by integration, so the direction of rotation can be determined properly. Demodulation based on this will have the effect of making the demodulation result appropriate. is there.
[0148]
According to the fourth aspect of the present invention, as means for detecting the rotation speed of the signal point, the average rotation amount per fixed time is calculated for each component, and further delayed by a fixed time for each component. Average value of fluctuation For each component Average value of fluctuation Delayed from Average value of fluctuation A rotational speed detection unit that calculates a difference by subtracting, calculates an absolute value of each calculated difference, integrates the sum of the absolute values over a specific time, and outputs the integration result. Since the 4-value FSK demodulator circuit described in 1 is used, Average value of fluctuation If the fixed time for calculating is set to about a fraction of the symbol time, and the specific time for integration is approximated to one symbol time, the rotation of the signal point lost by binary shaping is partially It can be recovered to a minute rotation, and the result of the minute rotation per symbol time can be detected as a rotation amount, and even if the symbol timing is slightly shifted, there is an influence that appears in the result of the approximate integration. Even if errors occur frequently in a short time in the rotation of the signal point due to the presence of phase distortion and DC offset caused by noise mixing and circuit characteristics, the influence is canceled by integration, so If the direction of rotation can be determined appropriately and demodulation is performed based on this, there is an effect that the result of demodulation can be made appropriate.
[0149]
According to the fifth aspect of the present invention, when the first phase decoder performs quadrature detection on a carrier signal in which each of the in-phase component and the quadrature component of the binary-shaped signal is quaternary FSK-modulated, the in-phase component is detected. Outputs the phase of the vector formed on the plane formed by two axes, and the quadrature component, and the delay circuit delays each component of the in-phase component and quadrature component of the binary-shaped signal by a predetermined time, and outputs it. Then, the second phase decoder outputs the phase of the vector formed on a plane in which each of these components is formed by two axes of the in-phase component and the quadrature component, and the phase difference detection circuit outputs the first phase decoder. By detecting the phase difference between the phase to be output and the phase output from the second phase decoder, these circuits calculate and output the temporal difference between the binary-shaped signals as a quantized phase difference circuit. And the first integral discharge circuit is The four-value FSK demodulating circuit according to claim 2, wherein the phase difference is integrated over a specific time as the smoothing circuit of 1. Therefore, if the specific period is set to a time approximate to one symbol time, Since the result corresponds to the amount of rotation per symbol time, the direction of rotation can be detected with the sign, and even if the timing of the symbol is slightly shifted, there is little influence on the result of the integration, and there is further noise contamination and circuitry. Even if errors occur frequently in the rotation of signal points in a short time due to the presence of phase distortion and DC offset caused by the characteristics, the influence is canceled by integration, so the direction of rotation should be determined appropriately. If demodulation is performed based on this, there is an effect that the result of demodulation can be made appropriate.
[0150]
According to the sixth aspect of the present invention, a binary value is obtained by calculating, for each component, an exclusive logical sum of a signal obtained by binary shaping of the exclusive logical sum circuit and a signal obtained by delaying the signal by a delay circuit. The absolute value of the time difference is calculated for each component of the shaped signal, and the second integration discharge circuit integrates the sum of the absolute values of the time differences calculated over a specific time. Since the quaternary FSK demodulator circuit described in Item 3 is used, if the specific period is a time approximating one symbol time, the result of the integration corresponds to the rotation amount per symbol time. The rotational speed can be determined by comparing with the threshold value, and even if the symbol timing is slightly shifted, there is little influence on the result of the integration, and phase distortion caused by noise contamination and circuit characteristics can be reduced. DC offset Even if errors occur frequently in the rotation of signal points in a short time, the influence is canceled by integration, so the rotation direction can be properly determined, and demodulation is performed based on this. For example, there is an effect that the result of demodulation can be made appropriate.
[0151]
According to the seventh aspect of the present invention, the moving average circuit in the rotational speed detection unit calculates the average value of each component of the binary-shaped signal for a certain period of time, and the signal points lost by the binary shaping are small. The rotation circuit is reproduced, the difference circuit detects the temporal change of the minute rotation, the absolute value circuit sets the direction of the temporal change of the minute rotation as the positive direction, and the absolute value of the temporal change of the minute rotation is the first value. 5. The four-value FSK demodulator circuit according to claim 4, wherein the two integral discharge circuits integrate over a specific time. Therefore, if the specific period is a time approximate to one symbol time, the result of the integration is one symbol. Since it corresponds to the amount of rotation per time, the rotation speed can be determined by comparing the amount of rotation with an appropriate threshold value, and even if the symbol timing is slightly shifted, there is little influence on the result of the integration. And more noise Even if errors occur frequently in the rotation of signal points in a short time due to phase distortion and DC offset that occur due to the characteristics of the road, the influence is canceled by integration, so the rotation direction is judged appropriately. If demodulation is performed based on this, there is an effect that the result of demodulation can be made appropriate.
[0152]
According to an eighth aspect of the present invention, the rotational direction detection unit according to the second or fifth aspect and the rotational speed detection unit according to the third or sixth aspect are provided, and the determination circuit includes these rotational directions. Since the four-value FSK demodulating circuit that determines and demodulates the symbol by comparing the signal output from the detecting unit and the rotation speed detecting unit with an appropriate threshold value, even if the symbol timing is slightly deviated, Even if phase distortion caused by mixing or circuit characteristics, DC offset, and the like exist and errors frequently occur in the rotation of signal points in a short time, there is an effect that demodulation can be performed properly.
[0153]
According to the ninth aspect of the present invention, the rotational direction detection unit according to the second or fifth aspect and the rotational speed detection unit according to the fourth or seventh aspect are provided, and the determination circuit includes these rotational directions. Since the quaternary FSK demodulator circuit performs demodulation by determining the MSB and LSB of the symbol based on the signals output from the detection unit and the rotation speed detection unit, even if the symbol timing slightly deviates, There is an effect that demodulation can be properly performed even if errors occur frequently in a short time in the rotation of the signal point due to the presence of phase distortion caused by circuit characteristics, DC offset, and the like.
[0154]
According to the invention of claim 10, the phase decoder outputs a quadrant signal set in advance corresponding to each component of the binary-shaped signal by searching the table. Since the quaternary FSK demodulating circuit according to the ninth aspect is provided, in addition to the effects of the fifth aspect, the eighth aspect, or the ninth aspect, the circuit can be simplified and the one-chip configuration can be promoted while increasing the operation speed. effective.
[Brief description of the drawings]
FIG. 1 is a configuration block diagram of a first circuit.
FIG. 2 is a block diagram illustrating an example of realizing a first circuit.
FIG. 3 is a configuration block diagram of a second circuit.
FIG. 4 is a configuration block diagram of a circuit that embodies a second circuit.
FIG. 5 is a timing chart for explaining the operation of a rotation direction detection unit.
FIG. 6 is a timing chart for explaining the operation of the rotation speed detector of the first circuit.
FIG. 7 is an explanatory diagram illustrating a result of calculating a signal output from the rotation direction detection unit of the first circuit by computer simulation.
FIG. 8 is an explanatory diagram illustrating a result of calculating a signal output from a rotation speed detection unit of the first circuit by computer simulation.
9 is a schematic circuit diagram of the moving average circuit 71. FIG.
FIG. 10 is an explanatory diagram showing a signal output by the moving average circuit 71.
FIG. 11 is a timing chart showing the operation of the moving average circuit 71 in the rotation speed detection unit of the second circuit.
FIG. 12 is a timing chart illustrating the operation of the rotation speed detection unit of the second circuit.
FIG. 13 is an explanatory diagram showing a result of computer simulation of the bit error rate of the present invention.
FIG. 14 is a configuration block diagram of a conventional binary FSK demodulation circuit.
FIG. 15 is a configuration block diagram of an example of a zero IF detection circuit in a conventional binary FSK demodulator circuit.
FIG. 16 is an explanatory diagram illustrating the movement of the orthogonal baseband signal on the IQ plane in the 4-level FSK demodulator circuit;
FIG. 17 is an explanatory diagram illustrating an example of a signal in a 4-level FSK demodulation circuit.
FIG. 18 is an explanatory diagram illustrating an example of signal point arrangement in a 4-level FSK demodulating circuit.
FIG. 19 is a configuration block diagram showing an example of the first integral discharge circuit 34. FIG.
FIG. 20 is a block diagram showing a configuration of a symbol timing extraction circuit that is often used in the past.
FIG. 21 is a configuration block diagram of a symbol change point detector.
FIG. 22 is a diagram depicting a locus of signal points before and after a symbol change point.
FIG. 23 is a time chart until a symbol change point is detected.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Zero IF detection circuit, 2 ... Comparator, 3 ... Phase comparison circuit, 11 ... Local oscillator, 12 ... 90 degree distribution circuit, 13 ... 1st mixer circuit, 14 ... 2nd mixer circuit, 15 ... 1st LPF, 16 ... second LPF, 21 ... quantization phase difference circuit, 22 ... first smoothing circuit, 23 ... quantization difference circuit, 24 ... absolute value circuit, 25 ... second smoothing circuit, 26 ... Determination circuit 31 ... Delay circuit 32 ... Phase decoder 33 ... Phase difference detection circuit 34 ... First integration discharge circuit 41 ... Delay circuit 42 ... Exclusive OR circuit 43 ... Second integration discharge circuit 51 ... Symbol timing extraction circuit 61 ... Third smoothing circuit 62 ... Difference circuit 63 ... Absolute value circuit 64 ... Fourth smoothing circuit 71 ... Moving average circuit 72 ... Difference circuit 73 ... Absolute value circuit, 81 ... 83 ... D-FF, 83 ... adder, 91 ... clock generation circuit, 92 ... sampling circuit, 93 ... memory circuit, 94 ... adder, 95 ... delay circuit, 101 ... symbol change point detector, DESCRIPTION OF SYMBOLS 102 ... Binary quantization phase comparator, 103 ... Loop filter, 104 ... Local oscillation circuit, 105 ... Digital VCO, 106 ... Divider, 111 ... Polarity inverter, 112 ... D type flip-flop, 113 ... 4-input OR Circuit, 114... 4 input NAND circuit, 115... Rising edge detector, 116.

Claims (10)

When quadrature FSK-modulated carrier signal is quadrature detected, the phases of signal points arranged on a plane formed by two axes of the in-phase component and the quadrature component are temporally differentiated, and the difference is integrated. The rotation direction of the movement between the signal points is detected, the in- phase component and the quadrature component are temporally differentiated for each component, and the sum of the absolute values of the differences is integrated to move the signal points. 4 value FSK demodulating circuit characterized by detecting the rotation speed of   Detects the rotational direction and rotational speed of movement between signal points arranged on a plane formed by two axes of an in-phase component and a quadrature component when quadrature detection is performed on a carrier signal that has been subjected to 4-level FSK modulation. A value FSK demodulating circuit that generates a delayed signal of each component obtained by delaying a binary shaped signal of each component for a predetermined time as means for detecting the rotational direction of the movement; By detecting the phase from each of the delayed signals of each component and subtracting the corresponding phases, a temporal difference of the phase of the vector formed on the plane by the signal of each component is obtained, and the difference The 4-value FSK demodulating circuit according to claim 1, further comprising: a rotation direction detecting unit that outputs a signal obtained by integrating the signal at a specific time.   Detects the rotational direction and rotational speed of movement between signal points arranged on a plane formed by two axes of an in-phase component and a quadrature component when quadrature detection is performed on a carrier signal that has been subjected to 4-level FSK modulation. A value FSK demodulating circuit that generates a delayed signal of each component obtained by delaying the binary-shaped signal of each component for a predetermined time as means for detecting the rotational speed of the movement, and from the signal of each component By subtracting the corresponding delayed signal, the signal difference is calculated for each component, the absolute value of the difference calculated for each component is calculated, and the sum of the absolute values of each component is specified. The 4-value FSK demodulating circuit according to claim 1, further comprising a rotation speed detecting unit that outputs a signal integrated in a time period of λ. When quadrature detection is performed on a carrier signal that has been subjected to 4-level FSK modulation, the rotational direction and rotational speed of movement between signal points arranged on a plane formed by two axes of an in-phase component and a quadrature component are detected. A value FSK demodulating circuit, as a means for detecting the rotational speed of the movement, calculating an average value of a fluctuation amount per fixed time of a signal of each of the binary-shaped signals, and calculating an average value of the fluctuation amount; By generating an average value of the variation amount delayed for a certain time for each component, and subtracting the corresponding average value of the delayed variation amount from the average value of the variation amount of each component, A rotation speed detection unit that calculates a difference between the average values of the fluctuation amounts every time, calculates an absolute value of the difference for each component, and outputs a signal obtained by integrating the sum of the absolute values over a specific time; The 4-value FSK demodulation circuit according to claim 1, further comprising: .   The rotation direction detector includes a first phase decoder that detects and outputs a phase from a binary-shaped signal, a delay circuit that outputs the binary-shaped signal with a certain time delay, and the delay circuit A second phase decoder that receives the input of the delayed signal and detects and outputs the phase of the signal; and a phase difference between the phase of the binary-shaped signal and the phase of the delayed signal A first integrated discharge circuit having a quantized phase difference circuit including a phase difference detection circuit for calculating, receiving an input of the phase difference from the phase difference detection circuit, and integrating and outputting over a specific time The quaternary FSK demodulating circuit according to claim 2, wherein the quaternary FSK demodulating circuit has a first smoothing circuit comprising:   The rotation speed detection unit includes a delay circuit that outputs a binary-shaped signal with a delay for each component for a predetermined time, a binary-shaped signal, and a delayed binary-shaped signal that is input from the delay circuit. Rotational speed detector having an exclusive OR circuit that calculates an exclusive OR with a signal for each component, and a second integration discharge circuit that integrates the sum of each exclusive OR over a specific time The quaternary FSK demodulating circuit according to claim 3, wherein:   The rotational speed detection unit includes a moving average circuit that calculates an average value of each component of the binary-shaped signal for a certain period of time, a difference circuit that calculates a temporal difference value of each of the average values of the components, A rotational speed detector having an absolute value circuit for calculating an absolute value of each temporal difference value and a second integrating discharge circuit for integrating the sum of the absolute values over a specific time. The 4-value FSK demodulator circuit according to claim 4.   Detects the rotational direction and rotational speed of movement between signal points arranged on a plane formed by two axes of an in-phase component and a quadrature component when quadrature detection is performed on a carrier signal that has been subjected to 4-level FSK modulation. 6. A value FSK demodulating circuit, which is a means for detecting the rotational direction of the movement, and a rotational direction detection unit according to claim 2 or 5, and a means for detecting the rotational speed of the movement. The symbol MSB is determined based on the rotation speed detection unit according to Item 6 and the signal input from the rotation direction detection unit, and the symbol LSB is determined based on the signal input from the rotation speed detection unit. A four-value FSK demodulating circuit comprising: a determination circuit that performs demodulation.   Detects the rotational direction and rotational speed of movement between signal points arranged on a plane formed by two axes of an in-phase component and a quadrature component when quadrature detection is performed on a carrier signal that has been subjected to 4-level FSK modulation. 6. A value FSK demodulating circuit, which is a means for detecting the rotation direction of the movement, and a rotation direction detection unit according to claim 2 or 5, and a means for detecting the rotation speed of the movement. The symbol MSB is determined based on the rotational speed detection unit according to Item 7 and the signal input from the rotational direction detection unit, and the symbol LSB is determined based on the signal input from the rotational speed detection unit. A four-value FSK demodulating circuit comprising: a determination circuit that performs demodulation.   The phase decoder is arranged on a plane formed by two axes of an in-phase component and a quadrature component when receiving a binary-shaped signal and performing quadrature detection on a carrier signal that has been subjected to 4-level FSK modulation. A phase decoder that searches a table in which a quadrant to which a signal point represented by the binary-shaped signal belongs belongs to each combination of the binary-shaped signals, and outputs the quadrant as a quadrant signal. 10. A four-value FSK demodulating circuit according to claim 5 or claim 8 or claim 9.

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