JP3671899B2

JP3671899B2 - Transconductance amplifier circuit

Info

Publication number: JP3671899B2
Application number: JP2001353022A
Authority: JP
Inventors: 守宇賀神; 恒夫束原
Original assignee: Nippon Telegraph and Telephone Corp; NTT Inc USA
Current assignee: NTT Inc; NTT Inc USA
Priority date: 2000-12-05
Filing date: 2001-11-19
Publication date: 2005-07-13
Anticipated expiration: 2021-11-19
Also published as: JP2002237733A

Description

【０００１】
【発明の属する技術分野】
本発明は、低電力動作の携帯無線機器用ＬＳＩに好適なトランスコンダクタンスアンプ回路に関する。
【０００２】
【従来の技術】
近年の携帯無線機器の普及に伴い、より小型のかつより低コストの携帯無線機器が要求されてきている。このような要求を満たすためには、これまで外付け素子で構成されていたフィルタをトランスコンダクタンスアンプ回路と容量との組み合わせによりオンチップ化することにより、無線用ＬＳＩの実装面積及び実装コストの低減を図ることが重要となってきている。
【０００３】
図６はこのような目的に用いられている従来のトランスコンダクタンスアンプ回路の回路図である。
【０００４】
同図において、６３ａ及び６３ｂは差動電圧ＶＩＮ−及びＶＩＮ＋が入力されるトランスコンダクタンスアンプ入力端子である。これらトランスコンダクタンスアンプ入力端子６３ａ及び６３ｂに印加された入力電圧はトランジスタＭＮ１及びＭＮ２でそれぞれ増幅される。トランジスタＭＮ１及びＭＮ２のドレインには、演算増幅器ＡＭＰ１及びＡＭＰ２とトランジスタＭＮ３及びＭＮ４とからなるドレイン電圧調整回路６４ａ及び６４ｂがそれぞれ接続されている。
【０００５】
ドレイン電圧調整回路６４ａ及び６４ｂは、その制御端子６４ｃに印加される制御電圧Ｖｃ（コンダクタンスＧｍを決める電圧）に、トランジスタＭＮ１及びＭＮ２のドレイン電圧を固定するようにそのトランジスタＭＮ３及びＭＮ４のゲート電位を制御している。従って、トランジスタＭＮ１及びＭＮ２においては、入力電圧について線形な電圧−電流変換が行われる。
【０００６】
変換された電流は、カレントミラー回路を構成するトランジスタＭＰ５及びＭＰ６によって、トランスコンダクタンスアンプ入力端子６３ａ及び６３ｂに印加された入力電圧の差分の増幅分に相当する電流となり、これがトランスコンダクタンスアンプ出力端子６８から出力電流として取り出される。
【０００７】
このように、図６のトランスコンダクタンスアンプ回路では、入力信号増幅に用いられるトランジスタＭＮ１及びＭＮ２を３極管領域で動作させることによって線形な電圧−電流変換を行っている。
【０００８】
【発明が解決しようとする課題】
しかしながら、図６に示したごときトランスコンダクタンスアンプ回路においては、トランジスタＭＮ１及びＭＮ２を３極管領域で動作させるためにそれらのソース・ドレイン間電圧が０．２〜０．３Ｖは必要であり、コンダクタンスＧｍ調整用の制御電圧Ｖｃの制御範囲として０．２〜０．３Ｖは必要であり、さらに、カレントミラー回路の出力側のトランジスタＭＰ６のソース・ドレイン間電圧がこれを飽和動作させて出カインピーダンスを充分大きくとるために、０．５〜０．６Ｖ程度は必要となる。従って、０．４〜０．５Ｖ以上の出力ダイナミックレンジを確保するためには、電源電圧ＶＤＤを１．５Ｖ以上とすることが要求される。
【０００９】
本発明の目的は、従来より低い電源電圧、例えば１Ｖ以下の電源電圧、においても充分大きな出力インピーダンスで動作可能であり、かつ充分な出力ダイナミックレンジを確保できるトランスコンダクタンスアンプ回路を提供することにある。
【００１０】
【課題を解決するための手段】
本発明によれば、トランスコンダクタンスアンプ回路は、入力ステージと、出力ステージと、コモンモードノイズ抑圧用フィードバック回路とを含んでいる。この入力ステージは、入力される差動信号を電圧−電流変換する差動入力回路と、印加される制御電圧に応じた値に差動入力回路の出力電圧を制御する第１の１対のレギュレイテッドカスコード回路と、差動入力回路の出力電流を折り返す１対のカレントミラー回路の入力側部分とを備えており、これらは電源端子と接地端子との間に互いに直列に接続されている。出力ステージは、１対のカレントミラー回路の出力側部分と、差動電流源回路と、印加される第１のバイアス電圧に応じた値にカレントミラー回路の出力電圧を保持する第２の１対のレギュレイテッドカスコード回路と、出力端子が第２の１対のレギュレイテッドカスコード回路の出力端子に共通接続されており印加される第２のバイアス電圧に応じた値に差動電流源回路の出力電圧を保持する第３の１対のレギュレイテッドカスコード回路と、第２及び第３の１対のレギュレイテッドカスコード回路の出力端子に共通接続された１対のトランスコンダクタンスアンプ出力端子とを備えており、これらは電源端子と接地端子との間に互いに直列に接続されている。より詳細には、差動電圧が入力する第１及び第２のトランスコンダクタンスアンプ入力端子にゲートがそれぞれ接続されており、ソースが第１の電源端子に共通接続された第１及び第２のトランジスタと、第１及び第２のトランジスタのドレインにソースがそれぞれ接続された第３及び第４のトランジスタと、非反転入力端子にコンダクタンスＧｍを制御する制御端子が接続されており、反転入力端子に第３のトランジスタのソースが接続されており、出力端子が第３のトランジスタのゲートに接続された第１の演算増幅器と、非反転入力端子に制御端子が接続されており、反転入力端子に第４のトランジスタのソースが接続されており、出力端子が第４のトランジスタのゲートに接続された第２の演算増幅器と、ソースが第２の電源端子に共通接続されており、ドレイン及びゲートが第３及び第４のトランジスタのドレインにそれぞれ接続された第５及び第６のトランジスタと、ソースが第２の電源端子に共通接続されており、ゲートが第５及び第６のトランジスタのドレイン及びゲートにそれぞれ接続された第７及び第８のトランジスタと、第７及び第８のトランジスタのドレインにソースがそれぞれ接続された第９及び第１０のトランジスタと、非反転入力端子に第１のバイアス端子が接続されており、反転入力端子に第９のトランジスタのソースが接続されており、出力端子が第９のトランジスタのゲートに接続された第３の演算増幅器と、非反転入力端子に第１のバイアス端子が接続されており、反転入力端子に第１０のトランジスタのソースが接続されており、出力端子が第１０のトランジスタのゲートに接続された第４の演算増幅器と、ソースが第１の電源端子に共通接続された第１１及び第１２のトランジスタと、ドレインが第９及び第１０のトランジスタのドレインにそれぞれ接続されており、ソースが第１１及び第１２のドレインにそれぞれ接続された第１３及び第１４のトランジスタと、非反転入力端子に第２のバイアス端子が接続されており、反転入力端子に第１３のトランジスタのソースが接続されており、出力端子が第１３のトランジスタのゲートに接続された第５の演算増幅器と、非反転入力端子に第２のバイアス端子が接続されており、反転入力端子に第１４のトランジスタのソースが接続されており、出力端子が第１４のトランジスタのゲートに接続された第６の演算増幅器と、第９及び第１３のトランジスタのドレイン並びに第１０及び第１４のトランジスタのドレインにそれぞれ共通接続された第１及び第２のトランスコンダクタンスアンプ出力端子と、第５及び第６のトランジスタのドレイン並びに第１及び第２のトランスコンダクタンスアンプ出力端子がその入力端子に接続されており、第１１及び第１２のトランジスタのゲートにその出力端子が接続されており、コモンモードノイズの発生によりその入力端子に入力される信号が変化することによりその出力端子からコモンモードノイズキャンセル用の信号を出力するコモンモードノイズ抑圧用フィードバック回路とを備えたトランスコンダクタンスアンプ回路が提供される。
【００２３】
印加される制御電圧に応じてゲイン（コンダクタンスＧｍ）調整を行う入力ステージ（第１〜第６のトランジスタ並びに第１及び第２の演算増幅器）と、出力インピーダンスを充分に高い値に維持すると共にダイナミックレンジを大きく取るための出力ステージ（第７〜第１４のトランジスタ及び第３〜第４の演算増幅器）とを第１の電源端子と第２の電源端子との間に互いに並列に挿入しているため、従来より低い電源電圧、例えば１Ｖ以下の電源電圧、においても、広い範囲でゲイン調整が可能であり、しかも充分大きな出力インピーダンスで動作可能であると共に充分な出力ダイナミックレンジを確保することができる。
【００２５】
本発明によれば、さらに、差動電圧が入力する第１及び第２のトランスコンダクタンスアンプ入力端子にゲートがそれぞれ接続されており、ソースが第１の電源端子に共通接続された第１及び第２のトランジスタと、第１及び第２のトランジスタのドレインにソースがそれぞれ接続された第３及び第４のトランジスタと、非反転入力端子にコンダクタンスＧｍを制御する制御端子が接続されており、反転入力端子に第３のトランジスタのソースが接続されており、出力端子が第３のトランジスタのゲートに接続された第１の演算増幅器と、非反転入力端子に制御端子が接続されており、反転入力端子に第４のトランジスタのソースが接続されており、出力端子が第４のトランジスタのゲートに接続された第２の演算増幅器と、ソースが第２の電源端子に共通接続されており、ドレイン及びゲートが第３及び第４のトランジスタのドレインにそれぞれ接続された第５及び第６のトランジスタと、ソースが第２の電源端子に共通接続されており、ゲートが第５及び第６のトランジスタのドレイン及びゲートにそれぞれ接続された第７及び第８のトランジスタと、第７及び第８のトランジスタのドレインにソースがそれぞれ接続された第９及び第１０のトランジスタと、非反転入力端子に第１のバイアス端子が接続されており、反転入力端子に第９のトランジスタのソースが接続されており、出力端子が第９のトランジスタのゲートに接続された第３の演算増幅器と、非反転入力端子に第１のバイアス端子が接続されており、反転入力端子に第１０のトランジスタのソースが接続されており、出力端子が第１０のトランジスタのゲートに接続された第４の演算増幅器と、ソースが第１の電源端子に共通接続された第１１及び第１２のトランジスタと、ドレインが第９及び第１０のトランジスタのドレインにそれぞれ接続されており、ソースが第１１及び第１２のドレインにそれぞれ接続された第１３及び第１４のトランジスタと、非反転入力端子に第２のバイアス端子が接続されており、反転入力端子に第１３のトランジスタのソースが接続されており、出力端子が第１３のトランジスタのゲートに接続された第５の演算増幅器と、非反転入力端子に第２のバイアス端子が接続されており、反転入力端子に第１４のトランジスタのソースが接続されており、出力端子が第１４のトランジスタのゲートに接続された第６の演算増幅器と、第９及び第１３のトランジスタのドレイン並びに第１０及び第１４のトランジスタのドレインにそれぞれ共通接続された第１及び第２のトランスコンダクタンスアンプ出力端子と、第５及び第６のトランジスタのドレイン並びに第１及び第２のトランスコンダクタンスアンプ出力端子がその入力端子に接続されており、第１１及び第１２のトランジスタのゲートにその出力端子が接続されており、コモンモードノイズの発生によりその入力端子に入力される信号が変化することによりその出力端子からコモンモードノイズキャンセル用の信号を出力するコモンモードノイズ抑圧用フィードバック回路とを備えており、コモンモードノイズ抑圧用フィードバック回路が、第６のトランジスタのドレイン及びゲートにゲートが共通接続されており、ソースが第２の電源端子に共通接続された第１５及び第１６のトランジスタと、第５のトランジスタのドレイン及びゲートにゲートが共通接続されており、ソースが第２の電源端子に共通接続された第１７及び第１８のトランジスタと、第１のトランスコンダクタンスアンプ出力端子にゲートが接続されており、ソースが第１５及び第１７のトランジスタのドレインに共通接続された第１９のトランジスタと、第２のトランスコンダクタンスアンプ出力端子にゲートが接続されており、ソースが第１６及び第１８のトランジスタのドレインに共通接続された第２０のトランジスタと、ゲートが第３のバイアス端子に接続されており、ソースが第１５及び第１７のトランジスタのドレインに共通接続された第２１のトランジスタと、ゲートが第３のバイアス端子に接続されており、ソースが第１６及び第１８のトランジスタのドレインに共通接続された第２２のトランジスタと、ソースが第１の電源端子に接続されており、ゲート及びドレインが第１９及び第２０のドレインに共通接続された第２３のトランジスタと、ソースが第１の電源端子に接続されており、ゲート及びドレインが第２１及び第２２のドレイン並びに第１１及び第１２のゲートに共通接続された第２４のトランジスタとを備えているトランスコンダクタンスアンプ回路が提供される。
【００２８】
本発明によれば、さらにまた、差動電圧が入力する第１及び第２のトランスコンダクタンスアンプ入力端子にゲートがそれぞれ接続されており、ソースが第１の電源端子に共通接続された第１及び第２のトランジスタと、第１及び第２のトランジスタのドレインにソースがそれぞれ接続された第３及び第４のトランジスタと、非反転入力端子にコンダクタンスＧｍを制御する制御端子が接続されており、反転入力端子に第３のトランジスタのソースが接続されており、出力端子が第３のトランジスタのゲートに接続された第１の演算増幅器と、非反転入力端子に制御端子が接続されており、反転入力端子に第４のトランジスタのソースが接続されており、出力端子が第４のトランジスタのゲートに接続された第２の演算増幅器と、ソースが第２の電源端子に共通接続されており、ドレイン及びゲートが第３及び第４のトランジスタのドレインにそれぞれ接続された第５及び第６のトランジスタと、ソースが第２の電源端子に共通接続されており、ゲートが第５及び第６のトランジスタのドレイン及びゲートにそれぞれ接続された第７及び第８のトランジスタと、第７及び第８のトランジスタのドレインにソースがそれぞれ接続された第９及び第１０のトランジスタと、非反転入力端子に第１のバイアス端子が接続されており、反転入力端子に第９のトランジスタのソースが接続されており、出力端子が第９のトランジスタのゲートに接続された第３の演算増幅器と、非反転入力端子に第１のバイアス端子が接続されており、反転入力端子に第１０のトランジスタのソースが接続されており、出力端子が第１０のトランジスタのゲートに接続された第４の演算増幅器と、ソースが第１の電源端子に共通接続された第１１及び第１２のトランジスタと、ドレインが第９及び第１０のトランジスタのドレインにそれぞれ接続されており、ソースが第１１及び第１２のドレインにそれぞれ接続された第１３及び第１４のトランジスタと、非反転入力端子に第２のバイアス端子が接続されており、反転入力端子に第１３のトランジスタのソースが接続されており、出力端子が第１３のトランジスタのゲートに接続された第５の演算増幅器と、非反転入力端子に第２のバイアス端子が接続されており、反転入力端子に第１４のトランジスタのソースが接続されており、出力端子が第１４のトランジスタのゲートに接続された第６の演算増幅器と、第９及び第１３のトランジスタのドレイン並びに第１０及び第１４のトランジスタのドレインにそれぞれ共通接続された第１及び第２のトランスコンダクタンスアンプ出力端子と、第５及び第６のトランジスタのドレイン並びに第１及び第２のトランスコンダクタンスアンプ出力端子がその入力端子に接続されており、第１１及び第１２のトランジスタのゲートにその出力端子が接続されており、コモンモードノイズの発生によりその入力端子に入力される信号が変化することによりその出力端子からコモンモードノイズキャンセル用の信号を出力するコモンモードノイズ抑圧用フィードバック回路とを備えており、第１及び第２のトランジスタが、ディプレッション型ＭＯＳトランジスタであり、電源電圧が１Ｖ以下であるトランスコンダクタンスアンプ回路が提供される。これによって、電源電圧をより低くすることが可能となる。
【００２９】
【発明の実施の形態】
第１の実施形態
図１は本発明のトランスコンダクタンスアンプ回路の第１の実施形態の回路図であり、図２は図１に示す本実施形態のコモンモード抑圧用のフィードバック回路を具体化して示した回路図である。
【００３０】
これらの図において、１０は入力ステージ、１１は出力ステージ、１２は差動のコモンモードノイズ抑圧用フィードバック回路をそれぞれ示している。本実施形態においては、入力ステージ１０及び出力ステージ１１が独立して設けられており、これらが接地端子と電源端子との間に互いに並列に挿入接続されている。
【００３１】
さらに、図１及び図２において、ＭＮｘ（ｘは自然数）はＮＭＯＳトランジスタ、ＭＰｘはＰＭＯＳトランジスタ、ＡＭＰｘは演算増幅器をそれぞれ示しており、１３ａ及び１３ｂは差動電圧ＶＩＮ−及びＶＩＮ＋が入力されるトランスコンダクタンスアンプ入力端子、１８ａ及び１８ｂは差動電圧ＶＯＵＴ−及びＶＯＵＴ＋が出力されるトランスコンダクタンスアンプ出力端子である。なお、トランジスタは、特にことわらない限りエンハンスメント型ＭＯＳトランジスタである。
【００３２】
入力ステージ１０において、１対のトランスコンダクタンスアンプ入力端子１３ａ及び１３ｂには、差動入力回路を構成する１対のトランジスタＭＮ１及びＭＮ２のゲートがそれぞれ接続されており、これらトランジスタＭＮ１及びＭＮ２のソースは接地端子に共通接続されている。従って、コンダクタンスアンプ入力端子１３ａ及び１３ｂに印加された差動電圧は、これらのトランジスタＭＮ１及びＭＮ２でそれぞれ増幅され差動電流に変換される。
【００３３】
トランジスタＭＮ１及びＭＮ２のドレインには、演算増幅器ＡＭＰ１及びトランジスタＭＮ３並びに演算増幅器ＡＭＰ２及びトランジスタＭＮ４からなる１対のドレイン電圧調整回路１４ａ及び１４ｂがそれぞれ接続されている。
【００３４】
ドレイン電圧調整回路１４ａにおいて、演算増幅器ＡＭＰ１の非反転入力端子にはコンダクタンスＧｍを制御する制御端子１４ｃが接続されており、その反転入力端子にはトランジスタＭＮ３のソースが接続されており、その出力端子にはトランジスタＭＮ３のゲートが接続されている。ドレイン電圧調整回路１４ｂにおいて、演算増幅器ＡＭＰ２の非反転入力端子には制御端子１４ｃが接続されており、その反転入力端子にはトランジスタＭＮ４のソースが接続されており、その出力端子にはトランジスタＭＮ４のゲートが接続されている。
【００３５】
このようにドレイン電圧調整回路１４ａ及び１４ｂは、レギュレイテッドカスコード回路で構成されており、その制御端子１４ｃに印加される制御電圧Ｖｃ（コンダクタンスＧｍを決める電圧）に、トランジスタＭＮ１及びＭＮ２のドレイン電圧を固定するように、即ちゲインを制御するように、トランジスタＭＮ３及びＭＮ４のゲート電位を制御している。従って、トランジスタＭＮ１及びＭＮ２において、差動入力電圧についてその制御されたゲインに応じた線形な電圧−電流変換が行われる。
【００３６】
変換された差動電流は、カレントミラー回路１５ａを構成するトランジスタＭＰ５及びＭＰ７と、カレントミラー回路１５ｂを構成するトランジスタＭＰ６及びＭＰ８とによって、折り返されて出力ステージ１１に印加される。
【００３７】
これら１対のカレントミラー回路１５ａ及び１５ｂにおいて、トランジスタＭＰ５及びＭＰ６のソースは電源端子に共通接続されており、これらトランジスタＭＰ５及びＭＰ６のドレイン及びゲートはトランジスタＭＮ３及びＭＮ４のドレインにそれぞれ接続されている。トランジスタＭＰ７及びＭＰ８のソースは電源端子に共通接続されており、これらトランジスタＭＰ７及びＭＰ８のゲートはトランジスタＭＰ５及びＭＰ６のドレイン及びゲートにそれぞれ接続されている。
【００３８】
カレントミラー回路１５ａ及び１５ｂの出力側部分であるトランジスタＭＰ７及びＭＰ８のドレインには、演算増幅器ＡＭＰ３及びトランジスタＭＰ９並びに演算増幅器ＡＭＰ４及びトランジスタＭＰ１０からなる１対のドレイン電圧固定回路１６ａ及び１６ｂがそれぞれ接続されている。
【００３９】
ドレイン電圧固定回路１６ａにおいて、演算増幅器ＡＭＰ３の非反転入力端子には一定のバイアス電圧Ｖｂ１が印加されているバイアス端子１６ｃが接続されており、その反転入力端子にはトランジスタＭＰ９のソースが接続されており、その出力端子にはトランジスタＭＰ９のゲートが接続されている。ドレイン電圧固定回路１６ｂにおいて、演算増幅器ＡＭＰ４の非反転入力端子にはバイアス端子１６ｃが接続されており、その反転入力端子にはトランジスタＭＰ１０のソースが接続されており、その出力端子にはトランジスタＭＰ１０のゲートが接続されている。
【００４０】
このようにドレイン電圧固定回路１６ａ及び１６ｂは、レギュレイテッドカスコード回路で構成されており、そのバイアス端子１６ｃに印加される一定のバイアス電圧Ｖｂ１に、トランジスタＭＰ７及びＭＰ８のドレイン電圧を固定するようにトランジスタＭＰ９及びＭＰ１０のゲート電位を制御している。ここで、バイアス電圧Ｖｂ１は、電源電圧の約３／４以上の値に設定される。具体的には、電源電圧が１Ｖであるとすれば、０．７５Ｖ程度に、より好ましくは０．８５Ｖ程度に設定される。
【００４１】
ドレイン電圧固定回路１６ａ及び１６ｂの出力端子であるトランジスタＭＰ９及びＭＰ１０のドレインは、１対のドレイン電圧固定回路１７ａ及び１７ｂの出力端子であるトランジスタＭＮ１３及びＭＮ１４のドレインにそれぞれ接続されていると共にトランスコンダクタンスアンプ出力端子１８ａ及び１８ｂにそれぞれ接続されている。
【００４２】
ドレイン電圧固定回路１７ａにおいて、演算増幅器ＡＭＰ５の非反転入力端子には一定のバイアス電圧Ｖｂ２が印加されているバイアス端子１７ｃが接続されており、その反転入力端子にはトランジスタＭＮ１３のソースが接続されており、その出力端子にはトランジスタＭＮ１３のゲートが接続されている。ドレイン電圧固定回路１７ｂにおいて、演算増幅器ＡＭＰ６の非反転入力端子にはバイアス端子１７ｃが接続されており、その反転入力端子にはトランジスタＭＮ１４のソースが接続されており、その出力端子にはトランジスタＭＮ１４のゲートが接続されている。なお、ドレイン電圧固定回路１７ａ及び１７ｂのトランジスタＭＮ１３及びＭＮ１４のソースには、これらドレイン電圧固定回路を流れる電流を制御する差動電流源回路を構成する１対のトランジスタＭＮ１１及びＭＮ１２のドレインがそれぞれ接続されている。
【００４３】
このようにドレイン電圧固定回路１７ａ及び１７ｂは、レギュレイテッドカスコード回路で構成されており、そのバイアス端子１７ｃに印加される一定のバイアス電圧Ｖｂ２に、トランジスタＭＮ１１及びＭＮ１２のドレイン電圧を固定するようにトランジスタＭＮ１３及びＭＮ１４のゲート電位を制御している。ここで、バイアス電圧Ｖｂ２は、電源電圧の約１／４以下の値に設定される。具体的には、電源電圧が１Ｖであるとすれば、０．２５Ｖ程度に、より好ましくは０．１５Ｖ程度に設定される。
【００４４】
差動電流源回路を構成する１対のトランジスタＭＮ１１及びＭＮ１２のソースは接地端子に接続されており、そのゲートはコモンモードノイズ抑圧用フィードバック回路１２の出力端子に接続されている。
【００４５】
このように、本実施形態では、入力ステージ１０及び出力ステージ１１がカレントミラー回路で折り返され、接地端子と電源端子との間に互いに並列に挿入接続される構成となっている。入力ステージ１０では、レギュレイテッドカスコード回路で構成したドレイン電圧調整回路１４ａ及び１４ｂにより、印加される制御電圧に応じてゲイン（コンダクタンスＧｍ）調整を行っている。一方、出力ステージ１１では、レギュレイテッドカスコード回路で構成したドレイン電圧固定回路１６ａ及び１６ｂとレギュレイテッドカスコード回路で構成したドレイン電圧固定回路１７ａ及び１７ｂとを電源端子及び接地端子の両側に設け、両者の間にトランスコンダクタンスアンプ出力端子１８ａ及び１８ｂを設けることにより、低い電源電圧でも出力インピーダンスを充分に高い値に維持すると共にダイナミックレンジを大きく取れるようにしている。即ち、レギュレイテッドカスコード回路でドレイン電圧を固定することにより、出力インピーダンスが負荷の影響を受けることがなくかつ高い出力インピーダンスを得ることができる。また、電源端子及び接地端子の両側に設けたレギュレイテッドカスコード回路により、電源電圧が１Ｖであるとすれば、ドレイン電圧を０．７５Ｖ及び０．２５Ｖ程度にそれぞれ固定すれば、トランスコンダクタンスアンプ出力端子におけるダイナミックレンジは０．４Ｖ程度と充分な大きさとなる。バイアス電圧Ｖｂ１及びＶｂ２を０．８５Ｖ及び０．１５Ｖ程度とすれば、ダイナミックレンジはさらに広がることとなる。
【００４６】
上述したように、本実施形態によれば、従来より低い電源電圧、例えば１Ｖ以下の電源電圧、においても、広い範囲でゲイン調整が可能であり、しかも充分大きな出力インピーダンスで動作可能であると共に充分な出力ダイナミックレンジを確保することができる。
【００４７】
なお、本実施形態において、差動入力回路を構成する１対のトランジスタＭＮ１及びＭＮ２は、エンハンスメント型ＮＭＯＳトランジスタで構成されているが、その閾値電圧Ｖｔｈは、０．２Ｖ未満とすることが望ましい。
【００４８】
即ち、一般に、入出力信号の直流電圧レベルは電源電圧の半分（ＶＤＤ／２）に設定されるため、入力される電圧信号のダイナミックレンジを±０．３Ｖとすると、線形の電圧−電流変換を得るためには、入力回路におけるトランジスタの閾値電圧Ｖｔｈが、
ＶＤＤ／２−０．３＞Ｖｔｈ
でなければならない。
【００４９】
よって、電源電圧ＶＤＤ＝１Ｖを実現するためには、Ｖｔｈが０．２Ｖ未満のエンハンスメント型トランジスタを用いる必要がある。
【００５０】
本実施形態のトランスコンダクタンスアンプ回路は差動型であるため、コモンモードノイズ抑圧用フィードバック回路１２が付加されている。以下、図２を参照し、このフィードバック回路１２について説明する。
【００５１】
コモンモードノイズ抑圧用フィードバック回路１２は、トランジスタＭＰ５及びＭＰ６のドレイン電圧とトランスコンダクタンスアンプ出力端子１８ａ及び１８ｂの出力電圧を入力信号とし、内部で処理して得られた出力信号により差動電流源回路を構成するトランジスタＭＮ１１及びＭＮ１２のゲート電圧を制御するものである。即ち、このフィードバック回路１２は、トランジスタＭＰ１５〜ＭＰ２２とトランジスタＭＮ２３及びＭＮ２４とから構成されており、コモンモードノイズが入ってきた場合にも、トランスコンダクタンスアンプ出力端子１８ａ及び１８ｂの直流電圧レベルがバイアス端子１２ａに印加されるバイアス電圧Ｖｂ３に等しくなるように、出力ステージ１１の差動電流源回路であるトランジスタＭＮ１１及びＭＮ１２のドレイン電流を制御している。
【００５２】
トランジスタＭＰ１５及びＭＰ１６のゲートはトランジスタＭＰ６のドレイン及びゲートに共通接続されており、そのソースは電源端子に共通接続されている。トランジスタＭＰ１７及びＭＰ１８のゲートはトランジスタＭＰ５のドレイン及びゲートに共通接続されており、そのソースは電源端子に共通接続されている。トランジスタＭＰ１９のゲートはトランスコンダクタンスアンプ出力端子１８ｂに接続されており、そのソースはトランジスタＭＰ１５及びＭＰ１７のドレインに共通接続されている。トランジスタＭＰ２０のゲートはトランスコンダクタンスアンプ出力端子１８ａに接続されており、そのソースはトランジスタＭＰ１６及びＭＰ１８のドレインに共通接続されている。トランジスタＭＰ２１のゲートはバイアス端子１２ａに接続されており、そのソースはトランジスタＭＰ１５及びＭＰ１７のドレインに共通接続されている。トランジスタＭＰ２２のゲートはバイアス端子１２ａに接続されており、そのソースはトランジスタＭＰ１６及びＭＰ１８のドレインに共通接続されている。トランジスタＭＮ２３のソースは接地端子に接続されており、そのゲート及びドレインはトランジスタＭＰ１９及びＭＰ２０のドレインに共通接続されている。トランジスタＭＮ２４のソースは接地端子に接続されており、そのゲート及びドレインはトランジスタＭＰ２１及びＭＰ２２のドレインに共通接続されている。
【００５３】
例えば、トランジスタＭＰ５及びＭＰ６のドレイン電圧がコモンモードノイズにより上昇した場合、そのままでは、トランジスタＭＰ７及びＭＰ８のドレイン電流が減少し、トランスコンダクタンスアンプ出力端子１８ａ及び１８ｂの出力電圧が共に低下してしまう。しかしながら、このような場合、フィードバック回路１２におけるトランジスタＭＰ１５〜ＭＰ１８のドレイン電流が減少し、また、トランジスタＭＰ１９及びＭＰ２０のドレイン電流が増大することでトランジスタＭＰ２１及びＭＰ２２のドレイン電流が減少する。その結果、トランジスタＭＮ１１及びＭＮ１２のドレイン電流が減少してトランスコンダクタンスアンプ出力端子１８ａ及び１８ｂの直流電圧が上昇し、バイアス端子１２ａの電圧Ｖｂ３に落ち着く。トランジスタＭＰ５及びＭＰ６のドレイン電圧がコモンモードノイズにより下降した場合は、これとは逆に動作する。
【００５４】
なお、本実施形態では、演算増幅器ＡＭＰ１〜ＡＭＰ６の出力端子にゲートが接続されているトランジスタＭＮ３、ＭＮ４、ＭＰ９、ＭＰ１０、ＭＮ１３及びＭＮ１４にエンハンスメント型ＭＯＳトランジスタを用いているが、これらをディプレッション型ＭＯＳトランジスタとしても良いことは言うまでもない。
【００５５】
また、ドレイン電圧調整回路１４ａ及び１４ｂ、ドレイン電圧固定回路１６ａ及び１６ｂ並びにドレイン電圧固定回路１７ａ及び１７ｂの内部構成は、上述したものに限定されることなく種々の態様に変更可能であり、カレントミラー回路１５ａ及び１５ｂ並びにコモンモードノイズ抑圧用フィードバック回路１２の内部構成も、上述したものに限定されることなく種々の態様に変更可能である。
【００５６】
第２の実施形態
図３は本発明のトランスコンダクタンスアンプ回路の第２の実施形態の回路図である。
【００５７】
本実施形態においては、差動入力回路を構成する１対のトランジスタＭＮ１´及びＭＮ２´がディプレッション型ＮＭＯＳトランジスタで構成されていることを除いて、図１及び図２の第１の実施形態の場合と同じ構成を有している。従って、同じ構成要素は同じ参照符号で示されている。
【００５８】
前述したように、入出力信号の直流電圧レベルは電源電圧の半分（ＶＤＤ／２）に設定されるため、入力される電圧信号のダイナミックレンジを±０．３Ｖとすると、線形の電圧−電流変換を得るためには、入力回路におけるトランジスタの閾値電圧Ｖｔｈが、
ＶＤＤ／２−０．３＞Ｖｔｈ
でなければならない。
【００５９】
よって、電源電圧ＶＤＤ＝１Ｖを実現するためには、本実施形態のようにＶｔｈが負であるディプレッション型ＮＭＯＳトランジスタを使用すれば全く問題ない。ディプレッション型ＮＭＯＳトランジスタＭＮ１´及びＭＮ２´を使用した構成であれば、入力信号のダイナミックレンジを±０．３Ｖとすると、理論的には０．６Ｖ程度までの低電圧電源を使用可能となる。
【００６０】
本実施形態におけるその他の構成、作用効果及び変更態様は、第１の実施形態の場合と全く同様である。
【００６１】
第３の実施形態
図４は本発明のトランスコンダクタンスアンプ回路の第３の実施形態の回路図である。
【００６２】
本実施形態においては、第１の実施形態におけるＮＭＯＳトランジスタＮＭ１、ＮＭ２、ＭＮ３、ＭＮ４、ＭＮ１１、ＭＮ１２、ＭＮ１３及びＭＮ１４をＰＭＯＳトランジスタＮＰ１、ＮＰ２、ＭＰ３、ＭＰ４、ＭＰ１１、ＭＰ１２、ＭＰ１３及びＭＰ１４にそれぞれ置き換え、ＰＭＯＳトランジスタＭＰ５、ＭＰ６、ＭＰ７、ＭＰ８、ＭＰ９及びＭＰ１０をＮＭＯＳトランジスタＭＮ５、ＭＮ６、ＭＮ７、ＭＮ８、ＭＮ９及びＭＮ１０にそれぞれて置き換え、さらに電源端子と接地端子とを入れ替えていることを除いて、図１及び図２の第１の実施形態の場合と類似の構成を有しており、類似の構成要素は同じ参照符号に「´」を付けて示されている。ただし、第１のバイアス端子１６ｃ´に供給されるバイアス電圧Ｖｂ１´は、電源電圧の約１／４以下の値に設定される。具体的には、電源電圧が１Ｖであるとすれば、０．２５Ｖ程度に、より好ましくは０．１５Ｖ程度に設定される。また、第２のバイアス端子１７ｃ´に供給されるバイアス電圧Ｖｂ２´は、電源電圧の約３／４以上の値に設定される。具体的には、電源電圧が１Ｖであるとすれば、０．７５Ｖ程度に、より好ましくは０．８５Ｖ程度に設定される。
【００６３】
本実施形態におけるその他の構成、作用効果及び変更態様は、第１の実施形態の場合と全く同様である。
【００６４】
第４の実施形態
図５は本発明のトランスコンダクタンスアンプ回路の第４の実施形態の回路図である。
【００６５】
本実施形態においては、差動入力回路を構成する１対のトランジスタＭＰ１´及びＭＰ２´がディプレッション型ＰＭＯＳトランジスタで構成されていることを除いて、図４の第３の実施形態の場合と同じ構成を有している。従って、同じ構成要素は同じ参照符号で示されている。
【００６６】
前述したように、入出力信号の直流電圧レベルは電源電圧の半分（ＶＤＤ／２）に設定されるため、入力される電圧信号のダイナミックレンジを±０．３Ｖとすると、線形の電圧−電流変換を得るためには、入力回路におけるトランジスタの閾値電圧Ｖｔｈが、
ＶＤＤ／２−０．３＞Ｖｔｈ
でなければならない。
【００６７】
よって、電源電圧ＶＤＤ＝１Ｖを実現するためには、本実施形態のようにＶｔｈが負であるディプレッション型ＰＭＯＳトランジスタを使用すれば全く問題ない。ディプレッション型ＰＭＯＳトランジスタＭＰ１´及びＭＰ２´を使用した構成であれば、入力信号のダイナミックレンジを±０．３Ｖとすると、理論的には０．６Ｖ程度までの低電圧電源を使用可能となる。
【００６８】
本実施形態におけるその他の構成、作用効果及び変更態様は、第３の実施形態の場合と全く同様である。
【００６９】
以上述べた実施形態は全て本発明を例示的に示すものであって限定的に示すものではなく、本発明は他の種々の変形態様及び変更態様で実施することができる。従って本発明の範囲は特許請求の範囲及びその均等範囲によってのみ規定されるものである。
【００７０】
【発明の効果】
以上詳細に説明したように本発明によれば、印加される制御電圧に応じてゲイン（コンダクタンスＧｍ）調整を行う入力ステージと、出力インピーダンスを充分に高い値に維持すると共にダイナミックレンジを大きく取るための出力ステージとを接地端子と電源端子との間に互いに並列に挿入しているため、従来より低い電源電圧、例えば１Ｖ以下の電源電圧、においても、広い範囲でゲイン調整が可能であり、しかも充分大きな出力インピーダンスで動作可能であると共に充分な出力ダイナミックレンジを確保することができる。
【００７１】
このように、１Ｖ以下の低電圧動作が可能なトランスコンダクタンスアンプ回路を実現できるため、このトランスコンダクタンスアンプ回路と容量とを組み合わせることにより消費電力が小さいオンチップフィルタが構成可能となる。その結果、外付けフィルタを不要にした低電力な携帯無線機器用ＬＳＩが実現可能となる。
【図面の簡単な説明】
【図１】本発明のトランスコンダクタンスアンプ回路の第１の実施形態の回路図である。
【図２】図１に示す第１の実施形態のコモンモード抑圧用のフィードバック回路を具体化した回路図である。
【図３】本発明のトランスコンダクタンスアンプ回路の第２の実施形態の回路図である。
【図４】本発明のトランスコンダクタンスアンプ回路の第３の実施形態の回路図である。
【図５】本発明のトランスコンダクタンスアンプ回路の第４の実施形態の回路図である。
【図６】従来のトランスコンダクタンスアンプ回路の回路図である。
【符号の説明】
１０、１０´ 入力ステージ
１１、１１´ 出力ステージ
１２、１２´ コモンモードノイズ抑圧用フィードバック回路
１２ａ、１６ｃ、１６ｃ´、１７ｃ、１７ｃ´ バイアス端子
１３ａ、１３ａ´、１３ｂ、１３ｂ´ トランスコンダクタンスアンプ入力端子
１４ａ、１４ａ´、１４ｂ、１４ｂ´ ドレイン電圧調整回路
１４ｃ、１４ｃ´ 制御端子
１５ａ、１５ａ´、１５ｂ、１５ｂ´ カレントミラー回路
１６ａ、１６ａ´、１６ｂ、１６ｂ´、１７ａ、１７ａ´、１７ｂ、１７ｂ´ドレイン電圧固定回路
１８ａ、１８ａ´、１８ｂ、１８ｂ´ トランスコンダクタンスアンプ出力端子
ＭＮ１〜ＭＮ１４、ＭＮ１´、ＭＮ２´、ＭＮ２３、ＭＮ２４ＮＭＯＳトランジスタ
ＭＰ１〜ＭＰ２２、ＭＰ１´、ＭＰ２´ ＰＭＯＳトランジスタ
ＡＭＰ１〜ＡＭＰ６演算増幅器[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a transconductance amplifier circuit suitable for an LSI for portable radio equipment operating at low power.
[0002]
[Prior art]
With the recent spread of portable wireless devices, smaller and lower-cost portable wireless devices have been required. In order to satisfy these requirements, the mounting area and mounting cost of wireless LSIs can be reduced by using on-chip filters that have been configured with external elements so far in combination with transconductance amplifier circuits and capacitors. It has become important to plan.
[0003]
FIG. 6 is a circuit diagram of a conventional transconductance amplifier circuit used for such a purpose.
[0004]
In the figure, reference numerals 63a and 63b denote transconductance amplifier input terminals to which differential voltages VIN− and VIN + are input. The input voltages applied to these transconductance amplifier input terminals 63a and 63b are amplified by the transistors MN1 and MN2, respectively. Drain voltage adjusting circuits 64a and 64b each including operational amplifiers AMP1 and AMP2 and transistors MN3 and MN4 are connected to the drains of the transistors MN1 and MN2, respectively.
[0005]
The drain voltage adjusting circuits 64a and 64b set the gate potentials of the transistors MN3 and MN4 so that the drain voltages of the transistors MN1 and MN2 are fixed to the control voltage Vc (voltage that determines the conductance Gm) applied to the control terminal 64c. I have control. Accordingly, linear voltage-current conversion is performed on the input voltage in the transistors MN1 and MN2.
[0006]
The converted current becomes a current corresponding to the amplified portion of the difference between the input voltages applied to the transconductance amplifier input terminals 63a and 63b by the transistors MP5 and MP6 constituting the current mirror circuit, and this is the transconductance amplifier output terminal 68. Is taken out as an output current.
[0007]
Thus, in the transconductance amplifier circuit of FIG. 6, linear voltage-current conversion is performed by operating the transistors MN1 and MN2 used for input signal amplification in the triode region.
[0008]
[Problems to be solved by the invention]
However, in the transconductance amplifier circuit as shown in FIG. 6, in order to operate the transistors MN1 and MN2 in the triode region, their source-drain voltages are required to be 0.2 to 0.3 V. The control range of the control voltage Vc for adjusting the Gm is required to be 0.2 to 0.3 V, and further, the source-drain voltage of the transistor MP6 on the output side of the current mirror circuit saturates this to output impedance. In order to obtain a sufficiently large value, about 0.5 to 0.6 V is required. Therefore, in order to ensure an output dynamic range of 0.4 to 0.5 V or higher, the power supply voltage VDD is required to be 1.5 V or higher.
[0009]
An object of the present invention is to provide a transconductance amplifier circuit that can operate with a sufficiently large output impedance even at a power supply voltage lower than that of a conventional power supply voltage, for example, a power supply voltage of 1 V or less, and can secure a sufficient output dynamic range. .
[0010]
[Means for Solving the Problems]
  According to the present invention, a transconductance amplifier circuit includes an input stage, an output stage,, Common mode noise suppression feedback circuit andIs included. The input stage includes a differential input circuit that performs voltage-current conversion on an input differential signal, and a first pair of regulators that control the output voltage of the differential input circuit to a value corresponding to an applied control voltage. And an input side portion of a pair of current mirror circuits that fold back the output current of the differential input circuit, and these are connected in series between a power supply terminal and a ground terminal. The output stage includes an output side portion of the pair of current mirror circuits, a differential current source circuit, and a second pair that holds the output voltage of the current mirror circuit at a value corresponding to the applied first bias voltage. The output voltage of the differential current source circuit is adjusted to a value corresponding to the applied second bias voltage, and the output terminal of the second regulated cascode circuit is commonly connected to the output terminals of the second pair of regulated cascode circuits. And a pair of transconductance amplifier output terminals commonly connected to the output terminals of the second and third pairs of regulated cascode circuits, These are connected in series between the power supply terminal and the ground terminal.More specifically, the first and second transistors have gates connected to the first and second transconductance amplifier input terminals to which the differential voltage is input, respectively, and the sources are commonly connected to the first power supply terminal. And the third and fourth transistors whose sources are connected to the drains of the first and second transistors, respectively, and the control terminal for controlling the conductance Gm is connected to the non-inverting input terminal and the inverting input terminal is connected to the first The source of the third transistor is connected, the first operational amplifier whose output terminal is connected to the gate of the third transistor, the control terminal is connected to the non-inverting input terminal, and the fourth operating terminal is connected to the inverting input terminal. A second operational amplifier having an output terminal connected to the gate of the fourth transistor, and a source connected to the second power supply terminal. The fifth and sixth transistors are connected in common, the drain and gate are connected to the drains of the third and fourth transistors, respectively, the source is commonly connected to the second power supply terminal, and the gate is Seventh and eighth transistors connected to the drains and gates of the fifth and sixth transistors, respectively, and ninth and tenth transistors whose sources are connected to the drains of the seventh and eighth transistors, respectively. A third operational amplifier having a first bias terminal connected to the inverting input terminal, a source of the ninth transistor connected to the inverting input terminal, and an output terminal connected to the gate of the ninth transistor; The first bias terminal is connected to the non-inverting input terminal, the source of the tenth transistor is connected to the inverting input terminal, and the output terminal Is connected to the gate of the tenth transistor, the eleventh and twelfth transistors whose source is commonly connected to the first power supply terminal, and the drains of the ninth and tenth transistors. Are connected to each other, the thirteenth and fourteenth transistors whose sources are connected to the eleventh and twelfth drains, respectively, the second bias terminal is connected to the non-inverting input terminal, and the inverting input terminal is connected to The source of the thirteenth transistor is connected, the fifth operational amplifier whose output terminal is connected to the gate of the thirteenth transistor, the second bias terminal is connected to the non-inverting input terminal, and the inverting input A sixth operational amplifier having a terminal connected to the source of the fourteenth transistor and an output terminal connected to the gate of the fourteenth transistor; First and second transconductance amplifier output terminals commonly connected to the drains of the thirteenth and thirteenth transistors and the tenth and fourteenth transistors, respectively, the drains of the fifth and sixth transistors, and the first and first transistors 2 transconductance amplifier output terminal is connected to its input terminal, its output terminal is connected to the gates of the eleventh and twelfth transistors, and a signal input to the input terminal due to the occurrence of common mode noise Common mode noise suppression feedback circuit that outputs a signal for canceling common mode noise from its output terminalA transconductance amplifier circuit is provided.
[0023]
  Gain depending on applied control voltage(Conductance Gm)An input stage (first to sixth transistors and first and second operational amplifiers) that performs adjustment, and an output stage (seventh to sixth) for maintaining a sufficiently high output impedance and a large dynamic range 14 transistors and third to fourth operational amplifiers) are inserted in parallel between the first power supply terminal and the second power supply terminal, so that a power supply voltage lower than the conventional one, for example, a power supply of 1 V or less With respect to voltage, it is possible to adjust the gain in a wide range, to operate with a sufficiently large output impedance, and to ensure a sufficient output dynamic range.
[0025]
  According to the present invention, the first and second transconductance amplifier input terminals to which the differential voltage is input are connected to the gates, respectively, and the sources are commonly connected to the first power supply terminal. 2 transistors, third and fourth transistors whose sources are connected to the drains of the first and second transistors, respectively, and a control terminal for controlling the conductance Gm is connected to the non-inverting input terminal. The source of the third transistor is connected to the terminal, the first operational amplifier whose output terminal is connected to the gate of the third transistor, the control terminal is connected to the non-inverting input terminal, and the inverting input terminal Are connected to the source of the fourth transistor, the second operational amplifier having the output terminal connected to the gate of the fourth transistor, and the source to the second transistor. The fifth and sixth transistors are commonly connected to the source terminal, the drain and gate are connected to the drains of the third and fourth transistors, respectively, and the source is commonly connected to the second power supply terminal. Seventh and eighth transistors whose gates are connected to the drains and gates of the fifth and sixth transistors, respectively, and ninth and tenth transistors whose sources are connected to the drains of the seventh and eighth transistors, respectively. The first bias terminal is connected to the non-inverting input terminal, the source of the ninth transistor is connected to the inverting input terminal, and the third terminal is connected to the gate of the ninth transistor. The operational amplifier and the first bias terminal are connected to the non-inverting input terminal, and the source of the tenth transistor is connected to the inverting input terminal. The fourth operational amplifier whose output terminal is connected to the gate of the tenth transistor, the eleventh and twelfth transistors whose source is commonly connected to the first power supply terminal, and the drains of the ninth and tenth transistors A thirteenth and fourteenth transistor whose source is connected to the eleventh and twelfth drains, respectively, and a second bias terminal is connected to the non-inverting input terminal. The source of the thirteenth transistor is connected to the input terminal, the fifth operational amplifier whose output terminal is connected to the gate of the thirteenth transistor, and the second bias terminal is connected to the non-inverting input terminal. The sixth operational amplifier has the inverting input terminal connected to the source of the fourteenth transistor and the output terminal connected to the gate of the fourteenth transistor. First and second transconductance amplifier output terminals commonly connected to the drains of the ninth and thirteenth transistors and the tenth and fourteenth transistors, respectively, and the drains of the fifth and sixth transistors, The first and second transconductance amplifier output terminals are connected to the input terminals, the output terminals are connected to the gates of the eleventh and twelfth transistors, and the input terminals are connected to the input terminals due to the occurrence of common mode noise. It is equipped with a common mode noise suppression feedback circuit that outputs a signal for common mode noise cancellation from its output terminal when the input signal changes,A feedback circuit for suppressing common mode noise, the fifteenth and sixteenth transistors having a gate commonly connected to a drain and a gate of the sixth transistor and a source commonly connected to a second power supply terminal; A gate is connected to a drain and a gate of the transistor, a gate is connected to a first transconductance amplifier output terminal, and a seventeenth and an eighteenth transistor whose source is commonly connected to a second power supply terminal. The gate is connected to the second transconductance amplifier output terminal, and the source is the drain of the sixteenth and eighteenth transistors. And a twentieth transistor commonly connected to the gate and the gate to the third bias terminal A twenty-first transistor connected in common to the drains of the fifteenth and seventeenth transistors; a gate connected to the third bias terminal; and a source connected to the sixteenth and eighteenth transistors. A twenty-second transistor commonly connected to the drain; a source connected to the first power supply terminal; a twenty-third transistor having a gate and drain commonly connected to the nineteenth and twentieth drains; And a 24th transistor whose gate and drain are commonly connected to the 21st and 22nd drains and the 11th and 12th gates.A transconductance amplifier circuit is provided.
[0028]
  Further, according to the present invention, the first and second transconductance amplifier input terminals to which the differential voltage is input are connected to the gates, respectively, and the sources are commonly connected to the first power supply terminal. The second transistor, the third and fourth transistors whose sources are connected to the drains of the first and second transistors, respectively, and the control terminal for controlling the conductance Gm are connected to the non-inverting input terminal. The source of the third transistor is connected to the input terminal, the first operational amplifier whose output terminal is connected to the gate of the third transistor, and the control terminal is connected to the non-inverting input terminal. A second operational amplifier having a terminal connected to the source of the fourth transistor and an output terminal connected to the gate of the fourth transistor; The fifth and sixth transistors have their drains and gates connected to the drains of the third and fourth transistors, respectively, and the sources are commonly connected to the second power supply terminal. The seventh and eighth transistors whose gates are connected to the drains and gates of the fifth and sixth transistors, respectively, and the ninth and tenth transistors whose sources are connected to the drains of the seventh and eighth transistors, respectively. A third bias terminal is connected to the non-inverting input terminal, the first bias terminal is connected to the non-inverting input terminal, the source of the ninth transistor is connected to the inverting input terminal, and the output terminal is connected to the gate of the ninth transistor. The first bias terminal is connected to the non-inverting input terminal, and the source of the tenth transistor is connected to the inverting input terminal. A fourth operational amplifier whose output terminal is connected to the gate of the tenth transistor; eleventh and twelfth transistors whose source is commonly connected to the first power supply terminal; and whose drains are the ninth and tenth transistors. The transistors are connected to the drains of the transistors, the thirteenth and fourteenth transistors whose sources are connected to the eleventh and twelfth drains, respectively, and the second bias terminal is connected to the non-inverting input terminal, The source of the thirteenth transistor is connected to the inverting input terminal, the fifth operational amplifier whose output terminal is connected to the gate of the thirteenth transistor, and the second bias terminal is connected to the non-inverting input terminal. And the inverting input terminal is connected to the source of the fourteenth transistor, and the output terminal is connected to the gate of the fourteenth transistor. A width detector, first and second transconductance amplifier output terminals connected in common to the drains of the ninth and thirteenth transistors and the drains of the tenth and fourteenth transistors, and the fifth and sixth transistors, respectively. The drain and the first and second transconductance amplifier output terminals are connected to the input terminals, and the output terminals are connected to the gates of the eleventh and twelfth transistors. A common mode noise suppression feedback circuit that outputs a signal for canceling common mode noise from its output terminal when the signal input to the terminal changes,The first and second transistors are depletion type MOS transistors.Thus, a transconductance amplifier circuit having a power supply voltage of 1 V or less is provided.This makes it possible to lower the power supply voltage.
[0029]
DETAILED DESCRIPTION OF THE INVENTION
First embodiment
FIG. 1 is a circuit diagram of a first embodiment of a transconductance amplifier circuit according to the present invention, and FIG. 2 is a circuit diagram concretely showing a feedback circuit for common mode suppression of the present embodiment shown in FIG. .
[0030]
In these drawings, 10 is an input stage, 11 is an output stage, and 12 is a differential common mode noise suppression feedback circuit. In this embodiment, the input stage 10 and the output stage 11 are provided independently, and these are inserted and connected in parallel between the ground terminal and the power supply terminal.
[0031]
Further, in FIGS. 1 and 2, MNx (x is a natural number) is an NMOS transistor, MPx is a PMOS transistor, and AMPx is an operational amplifier. 13a and 13b are transformers to which differential voltages VIN− and VIN + are input. Conductance amplifier input terminals 18a and 18b are transconductance amplifier output terminals from which differential voltages VOUT− and VOUT + are output. The transistors are enhancement type MOS transistors unless otherwise specified.
[0032]
In the input stage 10, the pair of transconductance amplifier input terminals 13a and 13b are connected to the gates of a pair of transistors MN1 and MN2 constituting a differential input circuit, respectively. The sources of these transistors MN1 and MN2 are Commonly connected to the ground terminal. Accordingly, the differential voltages applied to the conductance amplifier input terminals 13a and 13b are amplified by these transistors MN1 and MN2, respectively, and converted into differential currents.
[0033]
Connected to the drains of the transistors MN1 and MN2 are a pair of drain voltage adjusting circuits 14a and 14b each including an operational amplifier AMP1 and a transistor MN3, and an operational amplifier AMP2 and a transistor MN4.
[0034]
In the drain voltage adjusting circuit 14a, the control terminal 14c for controlling the conductance Gm is connected to the non-inverting input terminal of the operational amplifier AMP1, the source of the transistor MN3 is connected to the inverting input terminal, and its output terminal. Is connected to the gate of the transistor MN3. In the drain voltage adjusting circuit 14b, the control terminal 14c is connected to the non-inverting input terminal of the operational amplifier AMP2, the source of the transistor MN4 is connected to the inverting input terminal, and the output terminal of the transistor MN4 is connected to the output terminal. The gate is connected.
[0035]
As described above, the drain voltage adjusting circuits 14a and 14b are constituted by regulated cascode circuits, and the drain voltages of the transistors MN1 and MN2 are applied to the control voltage Vc (voltage that determines the conductance Gm) applied to the control terminal 14c. The gate potentials of the transistors MN3 and MN4 are controlled so as to be fixed, that is, to control the gain. Therefore, in the transistors MN1 and MN2, linear voltage-current conversion corresponding to the controlled gain is performed on the differential input voltage.
[0036]
The converted differential current is folded and applied to the output stage 11 by the transistors MP5 and MP7 constituting the current mirror circuit 15a and the transistors MP6 and MP8 constituting the current mirror circuit 15b.
[0037]
In the pair of current mirror circuits 15a and 15b, the sources of the transistors MP5 and MP6 are commonly connected to the power supply terminal, and the drains and gates of the transistors MP5 and MP6 are connected to the drains of the transistors MN3 and MN4, respectively. . The sources of the transistors MP7 and MP8 are commonly connected to the power supply terminal, and the gates of the transistors MP7 and MP8 are connected to the drains and gates of the transistors MP5 and MP6, respectively.
[0038]
A pair of drain voltage fixing circuits 16a and 16b each including an operational amplifier AMP3 and a transistor MP9, and an operational amplifier AMP4 and a transistor MP10 are connected to the drains of the transistors MP7 and MP8 which are output side portions of the current mirror circuits 15a and 15b, respectively. ing.
[0039]
In the drain voltage fixing circuit 16a, a bias terminal 16c to which a constant bias voltage Vb1 is applied is connected to the non-inverting input terminal of the operational amplifier AMP3, and the source of the transistor MP9 is connected to the inverting input terminal. The output terminal is connected to the gate of the transistor MP9. In the drain voltage fixing circuit 16b, the bias terminal 16c is connected to the non-inverting input terminal of the operational amplifier AMP4, the source of the transistor MP10 is connected to the inverting input terminal, and the output terminal of the transistor MP10 is connected to the output terminal. The gate is connected.
[0040]
As described above, the drain voltage fixing circuits 16a and 16b are constituted by regulated cascode circuits, and the transistors are configured to fix the drain voltages of the transistors MP7 and MP8 to the constant bias voltage Vb1 applied to the bias terminal 16c. The gate potentials of MP9 and MP10 are controlled. Here, the bias voltage Vb1 is set to a value of about 3/4 or more of the power supply voltage. Specifically, if the power supply voltage is 1V, it is set to about 0.75V, more preferably about 0.85V.
[0041]
The drains of the transistors MP9 and MP10 that are the output terminals of the drain voltage fixing circuits 16a and 16b are connected to the drains of the transistors MN13 and MN14 that are the output terminals of the pair of drain voltage fixing circuits 17a and 17b, respectively, and are transconductance. The amplifier output terminals 18a and 18b are connected respectively.
[0042]
In the drain voltage fixing circuit 17a, a bias terminal 17c to which a constant bias voltage Vb2 is applied is connected to the non-inverting input terminal of the operational amplifier AMP5, and the source of the transistor MN13 is connected to the inverting input terminal. The output terminal is connected to the gate of the transistor MN13. In the drain voltage fixing circuit 17b, the bias terminal 17c is connected to the non-inverting input terminal of the operational amplifier AMP6, the source of the transistor MN14 is connected to the inverting input terminal, and the output terminal of the transistor MN14 is connected to the output terminal. The gate is connected. The drains of a pair of transistors MN11 and MN12 constituting a differential current source circuit for controlling the current flowing through the drain voltage fixing circuit are connected to the sources of the transistors MN13 and MN14 of the drain voltage fixing circuits 17a and 17b, respectively. Has been.
[0043]
As described above, the drain voltage fixing circuits 17a and 17b are constituted by regulated cascode circuits, and the transistors are configured so that the drain voltages of the transistors MN11 and MN12 are fixed to a constant bias voltage Vb2 applied to the bias terminal 17c. The gate potentials of MN13 and MN14 are controlled. Here, the bias voltage Vb2 is set to a value of about 1/4 or less of the power supply voltage. Specifically, if the power supply voltage is 1V, it is set to about 0.25V, more preferably about 0.15V.
[0044]
The sources of the pair of transistors MN11 and MN12 constituting the differential current source circuit are connected to the ground terminal, and the gates thereof are connected to the output terminal of the common mode noise suppression feedback circuit 12.
[0045]
As described above, in the present embodiment, the input stage 10 and the output stage 11 are folded by the current mirror circuit, and are inserted and connected in parallel between the ground terminal and the power supply terminal. In the input stage 10, the gain (conductance Gm) is adjusted according to the applied control voltage by the drain voltage adjusting circuits 14a and 14b configured by the regulated cascode circuit. On the other hand, in the output stage 11, drain voltage fixing circuits 16a and 16b constituted by regulated cascode circuits and drain voltage fixing circuits 17a and 17b constituted by regulated cascode circuits are provided on both sides of the power supply terminal and the ground terminal. By providing the transconductance amplifier output terminals 18a and 18b between them, the output impedance can be maintained at a sufficiently high value even with a low power supply voltage, and the dynamic range can be increased. That is, by fixing the drain voltage with the regulated cascode circuit, the output impedance is not affected by the load and a high output impedance can be obtained. Further, if the power supply voltage is 1 V by the regulated cascode circuits provided on both sides of the power supply terminal and the ground terminal, the transconductance amplifier output terminal can be obtained by fixing the drain voltage to about 0.75 V and 0.25 V, respectively. The dynamic range is sufficiently large at about 0.4V. If the bias voltages Vb1 and Vb2 are about 0.85V and 0.15V, the dynamic range will be further expanded.
[0046]
As described above, according to the present embodiment, the gain can be adjusted over a wide range even at a power supply voltage lower than that of the prior art, for example, a power supply voltage of 1 V or less, and the operation can be performed with a sufficiently large output impedance. A large output dynamic range can be secured.
[0047]
In this embodiment, the pair of transistors MN1 and MN2 constituting the differential input circuit are composed of enhancement type NMOS transistors, but the threshold voltage Vth is preferably less than 0.2V.
[0048]
That is, in general, the DC voltage level of the input / output signal is set to half the power supply voltage (VDD / 2). Therefore, when the dynamic range of the input voltage signal is ± 0.3 V, linear voltage-current conversion is performed. In order to obtain the threshold voltage Vth of the transistor in the input circuit,
VDD / 2-0.3> Vth
Must.
[0049]
Therefore, in order to realize the power supply voltage VDD = 1V, it is necessary to use an enhancement type transistor whose Vth is less than 0.2V.
[0050]
Since the transconductance amplifier circuit of the present embodiment is a differential type, a common mode noise suppression feedback circuit 12 is added. The feedback circuit 12 will be described below with reference to FIG.
[0051]
The common mode noise suppression feedback circuit 12 receives the drain voltages of the transistors MP5 and MP6 and the output voltages of the transconductance amplifier output terminals 18a and 18b as input signals, and outputs a differential current source circuit based on an output signal obtained by internal processing. Is to control the gate voltages of the transistors MN11 and MN12. That is, the feedback circuit 12 is composed of transistors MP15 to MP22 and transistors MN23 and MN24, and even when common mode noise enters, the DC voltage level of the transconductance amplifier output terminals 18a and 18b is the bias terminal. The drain currents of the transistors MN11 and MN12, which are differential current source circuits of the output stage 11, are controlled so as to be equal to the bias voltage Vb3 applied to 12a.
[0052]
The gates of the transistors MP15 and MP16 are commonly connected to the drain and gate of the transistor MP6, and the sources are commonly connected to the power supply terminal. The gates of the transistors MP17 and MP18 are commonly connected to the drain and gate of the transistor MP5, and the sources thereof are commonly connected to the power supply terminal. The gate of the transistor MP19 is connected to the transconductance amplifier output terminal 18b, and the source thereof is commonly connected to the drains of the transistors MP15 and MP17. The gate of the transistor MP20 is connected to the transconductance amplifier output terminal 18a, and the source thereof is commonly connected to the drains of the transistors MP16 and MP18. The gate of the transistor MP21 is connected to the bias terminal 12a, and the source thereof is commonly connected to the drains of the transistors MP15 and MP17. The gate of the transistor MP22 is connected to the bias terminal 12a, and the source thereof is commonly connected to the drains of the transistors MP16 and MP18. The source of the transistor MN23 is connected to the ground terminal, and the gate and drain thereof are commonly connected to the drains of the transistors MP19 and MP20. The source of the transistor MN24 is connected to the ground terminal, and the gate and drain thereof are commonly connected to the drains of the transistors MP21 and MP22.
[0053]
For example, when the drain voltages of the transistors MP5 and MP6 increase due to common mode noise, the drain currents of the transistors MP7 and MP8 decrease as they are, and both the output voltages of the transconductance amplifier output terminals 18a and 18b decrease. However, in such a case, the drain currents of the transistors MP15 to MP18 in the feedback circuit 12 decrease, and the drain currents of the transistors MP19 and MP20 increase, so that the drain currents of the transistors MP21 and MP22 decrease. As a result, the drain currents of the transistors MN11 and MN12 decrease, the DC voltage of the transconductance amplifier output terminals 18a and 18b increases, and settles at the voltage Vb3 of the bias terminal 12a. When the drain voltages of the transistors MP5 and MP6 drop due to common mode noise, the operation is reversed.
[0054]
In this embodiment, enhancement-type MOS transistors are used for the transistors MN3, MN4, MP9, MP10, MN13, and MN14 whose gates are connected to the output terminals of the operational amplifiers AMP1 to AMP6. Needless to say, it may be a transistor.
[0055]
The internal configurations of the drain voltage adjusting circuits 14a and 14b, the drain voltage fixing circuits 16a and 16b, and the drain voltage fixing circuits 17a and 17b can be changed to various modes without being limited to those described above. The internal configurations of the circuits 15a and 15b and the common mode noise suppression feedback circuit 12 are not limited to those described above, and can be changed to various modes.
[0056]
Second embodiment
FIG. 3 is a circuit diagram of a second embodiment of the transconductance amplifier circuit of the present invention.
[0057]
In the present embodiment, the pair of transistors MN1 ′ and MN2 ′ constituting the differential input circuit is configured by a depletion type NMOS transistor, and the case of the first embodiment shown in FIGS. It has the same configuration. Accordingly, like components are indicated with like reference numerals.
[0058]
As described above, the DC voltage level of the input / output signal is set to half of the power supply voltage (VDD / 2). Therefore, when the dynamic range of the input voltage signal is ± 0.3 V, linear voltage-current conversion is performed. In order to obtain the threshold voltage Vth of the transistor in the input circuit,
VDD / 2-0.3> Vth
Must.
[0059]
Therefore, in order to realize the power supply voltage VDD = 1V, there is no problem if a depletion type NMOS transistor having a negative Vth as in this embodiment is used. In the configuration using the depletion type NMOS transistors MN1 ′ and MN2 ′, a low voltage power supply up to about 0.6V can be theoretically used when the dynamic range of the input signal is ± 0.3V.
[0060]
Other configurations, operational effects, and changes in this embodiment are exactly the same as those in the first embodiment.
[0061]
Third embodiment
FIG. 4 is a circuit diagram of a third embodiment of the transconductance amplifier circuit of the present invention.
[0062]
In the present embodiment, the NMOS transistors NM1, NM2, MN3, MN4, MN11, MN12, MN13 and MN14 in the first embodiment are replaced with PMOS transistors NP1, NP2, MP3, MP4, MP11, MP12, MP13 and MP14, respectively. The PMOS transistors MP5, MP6, MP7, MP8, MP9 and MP10 are replaced with NMOS transistors MN5, MN6, MN7, MN8, MN9 and MN10, respectively, except that the power supply terminal and the ground terminal are replaced. 1 and FIG. 2 have similar configurations, and similar components are denoted by the same reference signs with “′”. However, the bias voltage Vb1 ′ supplied to the first bias terminal 16c ′ is set to a value of about ¼ or less of the power supply voltage. Specifically, if the power supply voltage is 1V, it is set to about 0.25V, more preferably about 0.15V. Further, the bias voltage Vb2 ′ supplied to the second bias terminal 17c ′ is set to a value of about 3/4 or more of the power supply voltage. Specifically, if the power supply voltage is 1V, it is set to about 0.75V, more preferably about 0.85V.
[0063]
Other configurations, operational effects, and changes in this embodiment are exactly the same as those in the first embodiment.
[0064]
Fourth embodiment
FIG. 5 is a circuit diagram of a fourth embodiment of the transconductance amplifier circuit of the present invention.
[0065]
In the present embodiment, the same configuration as that of the third embodiment of FIG. 4 except that the pair of transistors MP1 ′ and MP2 ′ configuring the differential input circuit is configured by a depletion type PMOS transistor. have. Accordingly, like components are indicated with like reference numerals.
[0066]
As described above, the DC voltage level of the input / output signal is set to half of the power supply voltage (VDD / 2). Therefore, when the dynamic range of the input voltage signal is ± 0.3 V, linear voltage-current conversion is performed. In order to obtain the threshold voltage Vth of the transistor in the input circuit,
VDD / 2-0.3> Vth
Must.
[0067]
Therefore, in order to realize the power supply voltage VDD = 1V, there is no problem if a depletion type PMOS transistor having a negative Vth as in the present embodiment is used. If the depletion type PMOS transistors MP1 ′ and MP2 ′ are used, a low voltage power supply up to about 0.6V can be theoretically used when the dynamic range of the input signal is ± 0.3V.
[0068]
Other configurations, operational effects, and modifications in the present embodiment are exactly the same as in the third embodiment.
[0069]
All the embodiments described above are illustrative of the present invention and are not intended to be limiting, and the present invention can be implemented in other various modifications and changes. Therefore, the scope of the present invention is defined only by the claims and their equivalents.
[0070]
【The invention's effect】
As described above in detail, according to the present invention, the input stage that adjusts the gain (conductance Gm) in accordance with the applied control voltage, the output impedance is maintained at a sufficiently high value, and the dynamic range is increased. Since the output stage is inserted in parallel between the ground terminal and the power supply terminal, the gain can be adjusted over a wide range even at a power supply voltage lower than the conventional one, for example, a power supply voltage of 1 V or less. It is possible to operate with a sufficiently large output impedance and to secure a sufficient output dynamic range.
[0071]
Thus, since a transconductance amplifier circuit capable of operating at a low voltage of 1 V or less can be realized, an on-chip filter with low power consumption can be configured by combining this transconductance amplifier circuit and a capacitor. As a result, it is possible to realize a low-power portable wireless device LSI that does not require an external filter.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of a first embodiment of a transconductance amplifier circuit of the present invention.
FIG. 2 is a circuit diagram embodying a feedback circuit for common mode suppression according to the first embodiment shown in FIG. 1;
FIG. 3 is a circuit diagram of a second embodiment of the transconductance amplifier circuit of the present invention.
FIG. 4 is a circuit diagram of a third embodiment of a transconductance amplifier circuit according to the present invention.
FIG. 5 is a circuit diagram of a fourth embodiment of the transconductance amplifier circuit of the present invention.
FIG. 6 is a circuit diagram of a conventional transconductance amplifier circuit.
[Explanation of symbols]
10, 10 'input stage
11, 11 'output stage
12, 12 'Common mode noise suppression feedback circuit
12a, 16c, 16c ', 17c, 17c' Bias terminal
13a, 13a ', 13b, 13b' Transconductance amplifier input terminal
14a, 14a ', 14b, 14b' Drain voltage adjustment circuit
14c, 14c 'control terminal
15a, 15a ', 15b, 15b' current mirror circuit
16a, 16a ', 16b, 16b', 17a, 17a ', 17b, 17b' drain voltage fixing circuit
18a, 18a ', 18b, 18b' Transconductance amplifier output terminal
MN1-MN14, MN1 ', MN2', MN23, MN24 NMOS transistors
MP1 to MP22, MP1 ′, MP2 ′ PMOS transistors
AMP1 to AMP6 operational amplifier

Claims

First and second transistors, each having a gate connected to first and second transconductance amplifier input terminals to which a differential voltage is input, and a source commonly connected to the first power supply terminal;
Third and fourth transistors having sources connected to the drains of the first and second transistors, respectively;
A control terminal for controlling conductance Gm is connected to the non-inverting input terminal, the source of the third transistor is connected to the inverting input terminal, and the output terminal is connected to the gate of the third transistor. 1 operational amplifier;
A second operational amplifier in which the control terminal is connected to the non-inverting input terminal, the source of the fourth transistor is connected to the inverting input terminal, and the output terminal is connected to the gate of the fourth transistor When,
Fifth and sixth transistors having a source commonly connected to the second power supply terminal and drains and gates connected to the drains of the third and fourth transistors, respectively.
Seventh and eighth transistors having a source commonly connected to a second power supply terminal and a gate connected to the drain and gate of the fifth and sixth transistors, respectively;
Ninth and tenth transistors having sources connected to the drains of the seventh and eighth transistors, respectively;
A first bias terminal is connected to the non-inverting input terminal, a source of the ninth transistor is connected to the inverting input terminal, and an output terminal is connected to the gate of the ninth transistor. An operational amplifier;
The first bias terminal is connected to the non-inverting input terminal, the source of the tenth transistor is connected to the inverting input terminal, and the output terminal is connected to the gate of the tenth transistor. Operational amplifiers of
Eleventh and twelfth transistors whose sources are commonly connected to the first power supply terminal;
Thirteenth and fourteenth transistors, each having a drain connected to the drains of the ninth and tenth transistors, and a source connected to each of the eleventh and twelfth drains;
The fifth bias terminal is connected to the non-inverting input terminal, the source of the thirteenth transistor is connected to the inverting input terminal, and the output terminal is connected to the gate of the thirteenth transistor. An operational amplifier;
The second bias terminal is connected to the non-inverting input terminal, the source of the fourteenth transistor is connected to the inverting input terminal, and the sixth terminal is connected to the gate of the fourteenth transistor. Operational amplifiers of
First and second transconductance amplifier output terminals commonly connected to the drains of the ninth and thirteenth transistors and the drains of the tenth and fourteenth transistors, respectively.
The drains of the fifth and sixth transistors and the first and second transconductance amplifier output terminals are connected to the input terminals, and the output terminals are connected to the gates of the eleventh and twelfth transistors. A common mode noise suppression feedback circuit that outputs a signal for canceling common mode noise from the output terminal when a signal input to the input terminal changes due to occurrence of common mode noise. A transconductance amplifier circuit characterized by that.

First and second transistors, each having a gate connected to first and second transconductance amplifier input terminals to which a differential voltage is input, and a source commonly connected to the first power supply terminal;
Third and fourth transistors having sources connected to the drains of the first and second transistors, respectively;
Inverting input control terminal for controlling conductance Gm is connected to the terminal, the inverting input of the source of the third transistor is connected to the terminal, an output terminal connected to a gate of said third Trang register A first operational amplifier;
A second operational amplifier in which the control terminal is connected to the non-inverting input terminal, the source of the fourth transistor is connected to the inverting input terminal, and the output terminal is connected to the gate of the fourth transistor When,
Fifth and sixth transistors having a source commonly connected to the second power supply terminal and drains and gates connected to the drains of the third and fourth transistors, respectively.
Seventh and eighth transistors having a source commonly connected to a second power supply terminal and a gate connected to the drain and gate of the fifth and sixth transistors, respectively;
Ninth and tenth transistors having sources connected to the drains of the seventh and eighth transistors, respectively;
A first bias terminal is connected to the non-inverting input terminal, a source of the ninth transistor is connected to the inverting input terminal, and an output terminal is connected to the gate of the ninth transistor. An operational amplifier;
The first bias terminal is connected to the non-inverting input terminal, the source of the tenth transistor is connected to the inverting input terminal, and the output terminal is connected to the gate of the tenth transistor. Operational amplifiers of
Eleventh and twelfth transistors whose sources are commonly connected to the first power supply terminal;
Thirteenth and fourteenth transistors, each having a drain connected to the drains of the ninth and tenth transistors, and a source connected to each of the eleventh and twelfth drains;
The fifth bias terminal is connected to the non-inverting input terminal, the source of the thirteenth transistor is connected to the inverting input terminal, and the output terminal is connected to the gate of the thirteenth transistor. An operational amplifier;
The second bias terminal is connected to the non-inverting input terminal, the source of the fourteenth transistor is connected to the inverting input terminal, and the sixth terminal is connected to the gate of the fourteenth transistor. Operational amplifiers of
First and second transconductance amplifier output terminals commonly connected to the drains of the ninth and thirteenth transistors and the drains of the tenth and fourteenth transistors, respectively.
The drains of the fifth and sixth transistors and the first and second transconductance amplifier output terminals are connected to the input terminals, and the output terminals are connected to the gates of the eleventh and twelfth transistors. A common mode noise suppression feedback circuit that outputs a signal for canceling the common mode noise from the output terminal by changing the signal input to the input terminal due to the occurrence of common mode noise,
The feedback circuit for suppressing common mode noise, the fifteenth and sixteenth transistors having a gate commonly connected to a drain and a gate of the sixth transistor, and a source commonly connected to the second power supply terminal; A gate is commonly connected to a drain and a gate of the fifth transistor, a source is commonly connected to the second power supply terminal, and a seventeenth and an eighteenth transistor are commonly connected to the first transconductance amplifier output terminal. A gate is connected, a 19th transistor whose source is commonly connected to the drains of the 15th and 17th transistors, a gate is connected to the second transconductance amplifier output terminal, and a source is said A twentieth transistor commonly connected to the drains of the sixteenth and eighteenth transistors. And a gate connected to the third bias terminal, a source connected in common to the drains of the fifteenth and seventeenth transistors, and a gate connected to the third bias terminal. A twenty-second transistor having a source commonly connected to the drains of the sixteenth and eighteenth transistors, a source connected to the first power supply terminal, and a gate and a drain having the nineteenth and twentieth transistors. And a source connected to the first power supply terminal, and a gate and a drain common to the twenty-first and twenty-second drains and the eleventh and twelfth gates. A transconductance amplifier circuit comprising: a connected 24th transistor .

First and second transistors, each having a gate connected to first and second transconductance amplifier input terminals to which a differential voltage is input, and a source commonly connected to the first power supply terminal;
Third and fourth transistors having sources connected to the drains of the first and second transistors, respectively;
A control terminal for controlling conductance Gm is connected to the non-inverting input terminal, the source of the third transistor is connected to the inverting input terminal, and the output terminal is connected to the gate of the third transistor. 1 operational amplifier;
A second operational amplifier in which the control terminal is connected to the non-inverting input terminal, the source of the fourth transistor is connected to the inverting input terminal, and the output terminal is connected to the gate of the fourth transistor When,
Fifth and sixth transistors having a source commonly connected to the second power supply terminal and drains and gates connected to the drains of the third and fourth transistors, respectively.
Seventh and eighth transistors having a source commonly connected to a second power supply terminal and a gate connected to the drain and gate of the fifth and sixth transistors, respectively;
Ninth and tenth transistors having sources connected to the drains of the seventh and eighth transistors, respectively;
A first bias terminal is connected to the non-inverting input terminal, a source of the ninth transistor is connected to the inverting input terminal, and an output terminal is connected to the gate of the ninth transistor. An operational amplifier;
The first bias terminal is connected to the non-inverting input terminal, the source of the tenth transistor is connected to the inverting input terminal, and the output terminal is connected to the gate of the tenth transistor. Operational amplifiers of
Eleventh and twelfth transistors whose sources are commonly connected to the first power supply terminal;
Thirteenth and fourteenth transistors, each having a drain connected to the drains of the ninth and tenth transistors, and a source connected to each of the eleventh and twelfth drains;
The fifth bias terminal is connected to the non-inverting input terminal, the source of the thirteenth transistor is connected to the inverting input terminal, and the output terminal is connected to the gate of the thirteenth transistor. An operational amplifier;
The second bias terminal is connected to the non-inverting input terminal, the source of the fourteenth transistor is connected to the inverting input terminal, and the sixth terminal is connected to the gate of the fourteenth transistor. Operational amplifiers of
First and second transconductance amplifier output terminals commonly connected to the drains of the ninth and thirteenth transistors and the drains of the tenth and fourteenth transistors, respectively.
The drains of the fifth and sixth transistors and the first and second transconductance amplifier output terminals are connected to the input terminals, and the output terminals are connected to the gates of the eleventh and twelfth transistors. A common mode noise suppression feedback circuit that outputs a signal for canceling the common mode noise from the output terminal by changing the signal input to the input terminal due to the occurrence of common mode noise,
The transconductance amplifier circuit, wherein the first and second transistors are depletion type MOS transistors, and a power supply voltage is 1 V or less .