JP3672061B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は半導体装置に関し、特に制御信号によって入力信号に対して任意の出力遅延時間を与える可変遅延回路の改良に関するものである。
【０００２】
【従来の技術】
セレクタによる可変遅延回路では、セレクタ部において並列に走る配線長の違いや、ゲート遅延のばらつきにより、遅延時間のリニアリティ，すなわち、理論段数に対する遅延時間の変化が正比例する特性が良くなかった。そして上記配線長の違いを改善する方法として従来、例えば、特開平６−１３８５７号公報に示されるようなものがあった。すなわち、図１０(a) は従来のセレクタによる可変遅延回路の構成を示す論理回路図であり、その遅延経路を模式的に書くと図１０(b) に示すようになる。また、図１０(c) は上記特開平６−１３８５７号公報に示された改良型の可変遅延回路を基本ゲートで記述した図であり、模式的に書くと図１０(d) のようになる。なお、各模式図における矢印はデバイスによる遅延を表し、丸や楕円は配線を表す。ただし配線による遅延は模式図では考慮されていない。
【０００３】
図１０で示される可変遅延回路での、最も遅延時間の短い経路（Ｐ１１）は、４つの矢印で示され、図１０(c) で示される可変遅延回路での、最も遅延時間の短い経路（Ｐ１２）は、２つの矢印で示される。そして各回路における次に遅延時間の短い経路（Ｐ２１），（Ｐ２２）はそれぞれ６個，４個の矢印で示される。
【０００４】
図１０(a) に対して図１０(c) のように構成することにより、配線による遅延時間のリニアリティの劣化を幾分か削減することができるものであった。
【０００５】
しかしながら、両回路とも、最も遅延時間の短い経路（Ｐ１１，Ｐ１２）とこれに次いで短い経路（Ｐ２１，Ｐ２２）は完全に平行，すなわち同じ経路を使用しないようにして走っており、このため各素子による遅延時間のばらつきを△ｔとすると、単位分解能当たりのばらつきは、その６倍の（６×△ｔ）となり、このため分解能や歩留まりの向上，及び回路としての遅延特性のリニアリティの妨げとなっていた。
【０００６】
【発明が解決しようとする課題】
従来の半導体装置である可変遅延回路は以上のように構成されており、遅延段による遅延量の変化制御が全く別の経路にて行われるため、単位分解能当たりの遅延時間のばらつきが大きく、ひいては遅延段数の増加とともに回路としての遅延特性のリニアリティが劣化することになるという問題点があった。
【０００７】
この発明は以上のような問題点を解消するためになされたもので、遅延回路としてのリニアリティが良好な半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
この発明の請求項１に係る半導体装置は、入力端子，及び出力端子と、２個の２入力ＮＯＲが直列に接続され、その前段側の２入力ＮＯＲの一方の入力に上記入力端子が接続された単位遅延回路をＮ個直列に接続してなる遅延回路部と、上記単位遅延回路を構成する後段側の２入力ＮＯＲの一方の入力にそれぞれ独立した制御信号を出力する制御回路部とを備え、上記制御信号により上記入力端子から出力端子への信号伝搬の遅延時間を変化させるようにしたものである。
【０００９】
また、この発明の請求項２に係る半導体装置は、入力端子，及び出力端子と、２個の２入力ＮＡＮＤが直列に接続され、その前段側の２入力ＮＡＮＤの一方の入力に上記入力端子が接続された単位遅延回路をＮ個直列に接続してなる遅延回路部と、上記単位遅延回路を構成する後段側の２入力ＮＡＮＤの一方の入力にそれぞれ独立した制御信号を出力する制御回路部とを備え、上記制御信号により上記入力端子から出力端子への信号伝搬の遅延時間を変化させるようにしたものである。
【００１０】
また、この発明の請求項３に係る半導体装置は、上記請求項１記載の半導体装置において、上記各単位遅延回路を構成する、上記入力端子と接続された２入力ＮＯＲの一方の入力間の信号経路に遅延素子を設け、上記単位遅延回路による遅延時間幅を増大させるようにしたものである。
【００１１】
また、この発明の請求項４に係る半導体装置は、上記請求項１記載の半導体装置において、上記直列接続された２個の２入力ＮＯＲの後段側の２入力ＮＯＲの一方に上記入力端子が接続されたものとするとともに、上記制御信号を上記単位遅延回路を構成する前段側の２入力ＮＯＲの一方の入力にそれぞれ入力するものとし、上記各単位遅延回路を構成する、上記入力端子と接続された２入力ＮＯＲの一方の入力間の信号経路に遅延素子を設け、上記単位遅延回路による遅延時間幅を減少させるようにしたものである。
【００１２】
また、この発明の請求項５に係る半導体装置は、上記請求項１記載の半導体装置において、上記２入力ＮＯＲをDirect Coupled FET Logic（ＤＣＦＬ）を用いて構成したものである。
【００１３】
また、この発明の請求項６に係る半導体装置は、上記請求項１または２いずれかに記載の半導体装置において、上記２入力ＮＯＲまたは２入力ＮＡＮＤをＮＭＯＳ、またはＣＭＯＳで構成したものである。
【００１４】
また、この発明の請求項７に係る半導体装置は、上記請求項１記載の半導体装置において、直列に接続した２入力ＮＯＲあるいは２入力ＮＡＮＤのセルを互いに隣接させて１列に配置して上記遅延回路群を構成したものである。
【００１５】
また、この発明の請求項８に係る半導体装置は、入力端子，及び出力端子と、上記入力端子がそれぞれの入力の１つに接続された２入力ＮＯＲと第１の３入力ＮＯＲの出力端子を第２の３入力ＮＯＲの入力端子にそれぞれ接続した単位遅延回路を、その前段のものの第２の３入力ＮＯＲの出力が後段のものの２入力ＮＯＲ，及び第１の３入力ＮＯＲの入力に接続されるようにＮ個直列に接続してなる遅延回路部と、上記各単位遅延回路の第２の３入力ＮＯＲの入力にそれぞれ独立した制御信号を出力する制御回路部とを備え、上記制御信号により上記入力端子から出力端子への信号伝搬の遅延時間を変化させるとともに、上記各単位遅延回路を構成する第１の３入力ＮＯＲの入力に補正用信号を入力して、該補正用信号により上記各単位遅延回路による遅延時間を変化させ、上記遅延回路部の分解能を変化させるようにしたものである。
【００１６】
また、この発明の請求項９に係る半導体装置は、上記請求項１記載の半導体装置において、上記出力端子の後段に、該出力端子より出力される遅延出力のパルス幅を成形して一定の幅とするパルス幅成形手段を備えたものである。
【００１７】
【発明の実施の形態】
実施の形態１．
図１(a) は本発明の実施の形態１に係る半導体装置である可変遅延回路の構成を示す論理回路図であり、図１(b) はこの可変遅延回路の遅延経路を模式的に表した図である。図において、１は本実施の形態１による可変遅延回路を示し、１１は制御回路であり、複数の制御信号ＰＥ，Ｄ０，Ｄ１，Ｄ２を出力する。１２は２個の２入力ＮＯＲからなる１段の単位遅延回路であり、ここでは２入力ＮＯＲ C と２入力ＮＯＲ D の２つの２入力ＮＯＲからなるものである。そして、２入力ＮＯＲ A 〜２入力ＮＯＲ H を用いて４段分の単位遅延回路が構成され、遅延時間を４段階に制御可能な可変遅延回路となっている。
【００１８】
上記単位遅延回路１２で示されるように、入力信号／ＩＮが入力される２入力ＮＯＲの出力が遅延出力／ＤＬＹ側に近い次段の２入力ＮＯＲの一方側入力となるように接続されており、この次段の２入力ＮＯＲの他方の入力には制御回路１１から出力される制御信号が入力されるように構成されている。
【００１９】
次に動作原理を説明する。制御回路１１の制御信号が表１に示される組合せを示す表の番号Ａの時、周知のようにＮＯＲ回路はその入力がともに０（“Ｌｏｗ”）の時のみに１（“Ｈｉｇｈ”）を出力するように動作するため、図１中の２入力ＮＯＲ C は“Ｌｏｗ”を出力し、入力信号／ＩＮは図１中の２入力ＮＯＲ A と２入力ＮＯＲ B の２個の２入力ＮＯＲを経て遅延出力／ＤＬＹを出力し、ここで２入力ＮＯＲ１個分の遅延時間を１ｔｄｉとすると、その遅延時間は２ｔｄｉとなり、これは図１(b) の模式図の矢印２個分で表される伝搬経路Ｐ１に対応し、最短となる。このときの入力信号／ＩＮとこれに対する遅延出力／ＤＬＹの波形を図１(c) に示す。
【００２０】
また、制御回路１１の制御信号が表１に示される組合せを示す表の番号Ｂの時、図１中の２入力ＮＯＲ E は“Ｌｏｗ”を出力し、２入力ＮＯＲ C は“Ｈｉｇｈ”を出力する。その結果、入力信号／ＩＮは、図１中の２入力ＮＯＲ D から２入力ＮＯＲ A の４個の２入力ＮＯＲを経て遅延出力／ＤＬＹとして出力され、その遅延時間は４・ｔｄｉ２となり、図１(b) の模式図の矢印４個分で表される伝搬経路Ｐ２に対応し、上記真理表の番号Ａの場合に比べて２入力ＮＯＲ２個分の遅延時間だけ長くなる。
【００２１】
以下、同様にして、真理表の番号Ｃ，Ｄに示すように制御回路１１の制御信号を入力することにより、該可変遅延回路を用いて全部で４段階の遅延時間を作ることが可能である。このとき、伝搬経路Ｐ１とＰ２は、完全に平行，すなわち別経路ではなく、図１(b) 中の２入力ＮＯＲ A において共通の経路を通っている。これにより単位分解能当たりの遅延時間のばらつきは、各素子の遅延時間のばらつきを△ｔとすると、４×△ｔとなり、従来例が６×△ｔであったのに対して、２／３の大きさとなる。
【００２２】
【表１】
【００２３】
このように本実施の形態１によれば、２個の２入力ＮＯＲを直列に接続した遅延回路１２を複数個直列に接続し、入力信号／ＩＮは前記遅延回路１２の前段の２入力ＮＯＲの残りの入力端子に接続し、制御回路１１からの制御信号をそれぞれ遅延回路１２の後段の２入力ＮＯＲの残りの入力端子に接続し、制御信号により入力信号／ＩＮから遅延出力／ＤＬＹまでの信号伝搬の遅延時間を変化させるようにしたから、単位分解能当たりの素子数を低減できその分遅延時間のばらつきを低減することができ、遅延回路としてのリニアリティを向上でき、また、レイアウトも従来例に比べると簡潔にすることができる。
【００２４】
実施の形態２．
図２は本実施の形態２に係る半導体装置である可変遅延回路の構成を示す論理回路図であり、図２において、図１と同一符号は同一または相当部分を示し、２は本実施の形態２による可変遅延回路を示し、２２は２個の２入力ＮＡＮＤからなる１段の単位遅延回路であり、ここでは２入力ＮＡＮＤ C と２入力ＮＡＮＤ D の２つの２入力ＮＡＮＤからなるものである。そして、２入力ＮＡＮＤ A 〜２入力ＮＡＮＤ H を用いて４段分の単位遅延回路が構成され、遅延時間を４段階に制御可能な可変遅延回路となっている。
【００２５】
上記単位遅延回路２２で示されるように、入力信号／ＩＮが入力される２入力ＮＡＮＤの出力が遅延出力／ＤＬＹ側に近い次段の２入力ＮＡＮＤの一方側入力となるように接続されており、この次段の２入力ＮＡＮＤの他方の入力には制御回路１１から出力される制御信号が入力されるように構成されている。すなわち、上述した実施の形態１の単位遅延回路１２を構成する２入力ＮＯＲを２入力ＮＡＮＤに置き換え、制御回路１１の出力には、表２に示すように表１に示した表の負論理を用いる。
【００２６】
すなわち、制御回路１１の制御信号が表２に示される組合せを示す表の番号Ａの時、周知のようにＮＡＮＤ回路はその入力がともに１（“Ｈｉｇｈ”）の時のみに０（“Ｌｏｗ”）を出力するように動作するため、図２中の２入力ＮＡＮＤ C は“Ｈｉｇｈ”を出力し、入力信号ＩＮは図２中の２入力ＮＡＮＤ A と２入力ＮＡＮＤ B の２個の２入力ＮＡＮＤを経て遅延出力ＤＬＹを出力し、ここで２入力ＮＡＮＤ１個分の遅延時間を１ｔｄｉとすると、その遅延時間は２ｔｄｉとなり、これは図１(b) の模式図の矢印２個分で表される伝搬経路Ｐ１に対応し、最短となる。
【００２７】
また、制御回路１１の制御信号が表２に示される組合せを示す表の番号Ｂの時、図２中の２入力ＮＡＮＤ E は“Ｈｉｇｈ”を出力し、２入力ＮＡＮＤ C は“Ｌｏｗ”を出力する。その結果、入力信号ＩＮは、図２中の２入力ＮＡＮＤ D から２入力ＮＡＮＤ A の４個の２入力ＮＡＮＤを経て遅延出力ＤＬＹとして出力され、その遅延時間は４・ｔｄｉ２となり、図１(b) の模式図の矢印４個分で表される伝搬経路Ｐ２に対応し、上記制御信号の組合せを示す表の番号Ａの場合に比べて２入力ＮＯＲ２個分の遅延時間だけ長くなる。
【００２８】
【表２】
【００２９】
このように本実施の形態２によれば、上記実施の形態１にて用いられる単位遅延回路１２を構成する２入力ＮＯＲに代えて、２入力ＮＡＮＤを用いて構成された単位遅延回路２２を用いるようにしたから、上記実施の形態１と同様に、単位分解能当たりの素子数を低減できその分遅延時間のばらつきを低減することができ、遅延回路としてのリニアリティを向上でき、また、レイアウトも従来例に比べると簡潔にすることができる。
【００３０】
実施の形態３．
図３(a) は本実施の形態３に係る半導体装置である可変遅延回路の構成を示す論理回路図であり、図３(a) において、図１と同一符号は同一または相当部分を示し、３は本実施の形態３による可変遅延回路を示し、単位遅延回路１２のうち、遅延出力／ＤＬＹに近い、すなわち遅延経路の短いものに入力信号／ＩＮの上流端が接続され、かつ、各単位遅延回路１２間の入力信号／ＩＮ間に遅延素子３０が挿入されている構成となっている。
【００３１】
このように、本実施の形態３では、上記実施の形態１の回路構成において、入力信号／ＩＮの伝搬経路に遅延素子３０を入れた可変遅延回路としたことにより、実施の形態１ではその分解能は単位遅延回路１２の性能により決まるのに対して、遅延素子３０を図３(a) のように入れることにより図３(b) に示されるように、入力信号／ＩＮに対して、１段分の遅延回路を経由した遅延出力／ＤＬＹ1 は図１(c) に示したものよりも、その立ち上がりエッジが遅れるようになる。すなわち、遅延回路１段分の遅延による遅延時間が大きくなったことにより、遅延回路としての分解能が低いものとなりこれを利用して目的の分解能を得るようにすることで、図３(c) に示されるような特性を有する可変遅延回路を得ることができ、素子のばらつきに対して強くリニアリティに優れ、しかも可変遅延回路を構成する単位遅延回路１２の有する分解能に係わらずこれよりも低い分解能を有する可変遅延回路を得ることができる。
【００３２】
実施の形態４．
図４(a) は本実施の形態４に係る半導体装置である可変遅延回路の構成を示す論理回路図であり、図４(a) において、図１と同一符号は同一または相当部分を示し、４は本実施の形態４による可変遅延回路を示し、単位遅延回路１２のうち、遅延出力／ＤＬＹから最も近い、すなわち遅延経路の最も長いものに入力信号／ＩＮの上流端が接続され、かつ、各単位遅延回路１２間の入力信号／ＩＮ間に遅延素子４０が挿入されている構成となっている。このような構成とすることにより、入力信号／ＩＮが単位遅延回路１２に入力されるまでの時間と、前段の単位遅延回路１２から出力され該後段の単位遅延回路１２の他方の入力端子より入力される信号との時間差が短縮され、その結果、各単位遅延回路１２による遅延時間が短縮され、可変遅延回路としての分解能を高めることができる。
【００３３】
このように、本実施の形態４では、上記実施の形態１の回路構成において、入力信号／ＩＮを最も遅延経路の長く単位遅延回路から入力する構成とするとともに、入力信号／ＩＮの伝搬経路に遅延素子４０を入れた可変遅延回路としたことにより、図４(b) に示されるように、入力信号／ＩＮに対して、１段分の遅延回路を経由した遅延出力／ＤＬＹ1 は図１(c) に示したものよりも、その立ち上がりエッジが早くなる。すなわち、遅延回路１段分の遅延による遅延時間が小さくなったことにより、遅延回路としての分解能が高いものとなり、これを利用して目的の分解能を得るようにすることで、図４(c) に示されるような特性を有する可変遅延回路を得ることができ、素子のばらつきに対して強くリニアリティに優れ、しかも可変遅延回路を構成する単位遅延回路１２の有する分解能に係わらずこれよりも高い分解能を有する可変遅延回路を得ることができる。
【００３４】
ところで、図５は上記実施の形態１，３，４に示した可変遅延回路を構成する単位遅延回路１２を、ＤＣＦＬ（Direct Coupled FET Logic）を用いて構成した際の上記単位遅延回路１２の詳細な回路図である。図に示されるように、電源Vdd に接続された負荷トランジスタ５０と、この負荷トランジスタ５０の出力ノードと電源Vss との間に並列に接続された２個のトランジスタ５１，５２とから構成された１段分のＮＯＲゲートが２つ直列接続されることで１段分の単位遅延回路１２を構成している。実際の回路としての分解能は１００ｐｓｅｃ程度を期待できる。
【００３５】
ＤＣＦＬ（Direct Coupled FET Logic）を用いるのは通常、ＧａＡｓ基板上であるために、消費電力を低減することができる。
【００３６】
また、図６は上記実施の形態１〜４に示した可変遅延回路を構成する単位遅延回路１２（２２）をＣＭＯＳ(Complementary metal oxide semiconductor) 回路を用いて構成した際の上記単位遅延回路の詳細な回路図である。図に示すように、電源Vdd と電源Vss との間に直列接続された一対のp ＭＯＳトランジスタ６０ａ，n ＭＯＳトランジスタとからなるインバータ６０と、該インバータ６０の出力ノードに接続されたＮＯＲゲート６１とから単位遅延回路１２（２２）が構成されている。
【００３７】
上記ＮＯＲゲート６１は、電源Vdd と電源Vss との間に直列接続されたp ＭＯＳトランジスタ６１ｃ，n ＭＯＳトランジスタ６１ｂ，n ＭＯＳトランジスタ６１ａと、上記p ＭＯＳトランジスタ６１ｃと並列接続されたp ＭＯＳトランジスタ６１ｄ，p ＭＯＳトランジスタ６１ｅと、上記n ＭＯＳトランジスタ６１ｂと並列接続されたn ＭＯＳトランジスタ６１ｆとから構成されている。実際の回路としての分解能は１〜１０ｎｓｅｃ程度を期待できる。
【００３８】
さらに図７は上記各実施の形態による可変遅延回路を基板上にレイアウトした際のレイアウトパターンを示す図であり、図において、７０は２入力ＮＯＲゲート、７１は入力信号／ＩＮとなる第１層配線層、７２は遅延出力／ＤＬＹ、及び２入力ＮＯＲゲート間を接続するための配線，上記入力信号／ＩＮとなる第１層配線７０と２入力ＮＯＲゲート７０とを接続するための配線となる第２層配線層である。また、上記第１配線層７１と第２配線層７２との間は実際には絶縁膜が設けられておりコンタクトホール７３を用いて接続されている。
【００３９】
図７に示すように、２入力ＮＯＲ，２入力ＮＡＮＤの各セルは隙間無く隣接して配置されており、出力端子は最短の配線で次段の入力端子に接続されている。入力信号／ＩＮとなる第１配線層７１は、各セル７０の入力端子に順序よく接続されており、配線による入力タイミングのずれはない。また、入力信号／ＩＮとなる第１配線層７１と各セル７０の出力端子に接続された第２配線層７２とは交差することがないので、配線の交差によるノイズの発生もない。このように配置することにより、分解能，素子のばらつきに対する耐性，及びリニアリティに優れた占有面積の小さな可変遅延回路を実現することが可能である。
【００４０】
実施の形態５．
図８(a) は本実施の形態５に係る半導体装置である可変遅延回路の構成を示す論理回路図であり、図８において、図１と同一符号は同一または相当部分を示し、８は本実施の形態５による可変遅延回路を示し、実施の形態１で示した可変遅延回路１において、単位遅延回路を構成する２入力ＮＯＲのうちの後段側のものを２入力ＮＯＲに代えて３入力ＮＯＲ８１を用い、さらに、入力信号／ＩＮと前段の単位遅延回路の出力と遅延時間調整用の制御信号ＡＤＪとを入力とする３入力ＮＯＲ回路８２を２入力ＮＯＲ８３と並列に追加した構成となっている。
【００４１】
上記遅延時間調整用の制御信号ＡＤＪを３入力ＮＯＲ８２に入力することにより、各単位遅延回路８０の出力段の３入力ＮＯＲ８１を構成するトランジスタの駆動力を変化させ、可変遅延回路の分解能を外部より変更することができる。
【００４２】
例えば、上記遅延時間調整用の制御信号ＡＤＪとして“Ｈｉｇｈ”を印加した際には、図８(b) の回路図において、後段の３入力ＮＯＲ８１を構成するn ＭＯＳトランジスタはオフし、該３入力ＮＯＲ８１は実質的には２入力ＮＯＲとして動作する。
【００４３】
一方、上記遅延時間調整用の制御信号ＡＤＪとして“Ｌｏｗ”を印加した際には、図８(b) の回路図において、後段の３入力ＮＯＲ８１を構成するn ＭＯＳトランジスタはオンし、直列接続されたn ＭＯＳトランジスタ８３０とともに動作することで、後段のドライブトランジスタ８３２，８３３を駆動する能力が高まり、その結果、図４(c) に示すように、その分解能は高くなる。
【００４４】
このように、本実施の形態５では、２入力ＮＯＲ８３と３入力ＮＯＲ８２の出力端子を別の３入力ＮＯＲ８１の入力端子にそれぞれ接続した単位遅延回路８０をＮ個直列に接続し、遅延時間調整用の制御信号ＡＤＪを上記Ｎ個の単位遅延回路８０の前段の３入力ＮＯＲ８２の入力端子に接続し、入力信号／ＩＮを上記Ｎ個の単位遅延回路８０の２入力ＮＯＲ８３と上記３入力ＮＯＲ８２の残りの入力端子に接続し、制御回路１１からの制御信号をそれぞれＮ個の単位遅延回路８０の３入力ＮＯＲ８１の残りの入力端子に接続し、上記制御信号により／ＩＮから／ＤＬＹの信号伝搬の遅延時間を変化させるようにしたので、可変遅延回路を構成する素子のばらつきがあっても、外部より印加する信号ＡＤＪによってこれを調整することができるようになり、可変遅延回路を製造する際の歩留まりの向上を図ることができる。
【００４５】
なお、本実施の形態５では遅延時間調整用の制御信号ＡＤＪとして全ての単位遅延回路８０に同じものを供給するようにしたが、各単位遅延回路８０ごとに異なる信号を入力するようにしてもよく、このように構成することで、各単位遅延回路８０における遅延時間を意図的に変化させることができ、非リニアな遅延特性を有する可変遅延回路を得ることもできる。
【００４６】
実施の形態６．
図９は本実施の形態６に係る半導体装置である可変遅延回路の構成を示す論理回路図であり、図９において、図１と同一符号は同一または相当部分を示し、９０は本実施の形態６による、可変遅延回路に設けられたパルス生成回路を示す。
【００４７】
上記実施の形態１〜５に示したように、単位遅延回路を複数個直列接続し、各単位遅延回路の段数によって遅延時間を可変とする構成では、遅延段数が多くなるにつれてパルス幅が大きくなってくる。
【００４８】
そこで、可変遅延回路の出力段に図９に示すような構成を有するパルス生成回路９０を設けて出力される波形を整形することにより、出力パルスのパルス幅が均等化され、安定した出力が得られるようになる。
【００４９】
【発明の効果】
以上のように、この発明の請求項１に係る半導体装置によれば、入力端子，及び出力端子と、２個の２入力ＮＯＲが直列に接続され、その前段側の２入力ＮＯＲの一方の入力に上記入力端子が接続された単位遅延回路をＮ個直列に接続してなる遅延回路部と、上記単位遅延回路を構成する後段側の２入力ＮＯＲの一方の入力にそれぞれ独立した制御信号を出力する制御回路部とを備え、上記制御信号により上記入力端子から出力端子への信号伝搬の遅延時間を変化させるようにしたので、単位分解能当たりの素子数を低減できその分遅延時間のばらつきを低減することができ、遅延回路としてのリニアリティを向上でき、また、レイアウトも従来例に比べると簡潔にすることができるという効果がある。
【００５０】
また、この発明の請求項２に係る半導体装置は、入力端子，及び出力端子と、２個の２入力ＮＡＮＤが直列に接続され、その前段側の２入力ＮＡＮＤの一方の入力に上記入力端子が接続された単位遅延回路をＮ個直列に接続してなる遅延回路部と、上記単位遅延回路を構成する後段側の２入力ＮＡＮＤの一方の入力にそれぞれ独立した制御信号を出力する制御回路部とを備え、上記制御信号により上記入力端子から出力端子への信号伝搬の遅延時間を変化させるようにしたので、単位分解能当たりの素子数を低減できその分遅延時間のばらつきを低減することができ、遅延回路としてのリニアリティを向上でき、さらに、レイアウトも従来例に比べると簡潔にすることができるという効果がある。
【００５１】
また、この発明の請求項３に係る半導体装置は、上記請求項１記載の半導体装置において、上記各単位遅延回路を構成する、上記入力端子と接続された２入力ＮＯＲの一方の入力間の信号経路に遅延素子を設け、上記単位遅延回路による遅延時間幅を増大させるようにしたので、単位遅延回路の有する分解能に係わらずこれよりも低い分解能を有する可変遅延回路を得ることができるという効果がある。
【００５２】
また、この発明の請求項４に係る半導体装置は、上記請求項１記載の半導体装置において、上記直列接続された２個の２入力ＮＯＲの後段側の２入力ＮＯＲの一方に上記入力端子が接続されたものとするとともに、上記制御信号を上記単位遅延回路を構成する前段側の２入力ＮＯＲの一方の入力にそれぞれ入力するものとし、上記各単位遅延回路を構成する、上記入力端子と接続された２入力ＮＯＲの一方の入力間の信号経路に遅延素子を設け、上記単位遅延回路による遅延時間幅を減少させるようにしたので、単位遅延回路１２の有する分解能に係わらずこれよりも高い分解能を有する可変遅延回路を得ることができるという効果がある。
【００５３】
また、この発明の請求項５に係る半導体装置は、上記請求項１記載の半導体装置において、上記２入力ＮＯＲをDirect Coupled FET Logic（ＤＣＦＬ）を用いて構成したので、消費電力を低減することができるという効果がある。
【００５４】
また、この発明の請求項６に係る半導体装置は、上記請求項１または２いずれかに記載の半導体装置において、上記２入力ＮＯＲまたは２入力ＮＡＮＤをＮＭＯＳ、またはＣＭＯＳで構成したので、通常のシリコンデバイス等においても適用することができるという効果がある。
【００５５】
また、この発明の請求項７に係る半導体装置は、上記請求項１記載の半導体装置において、直列に接続した２入力ＮＯＲあるいは２入力ＮＡＮＤのセルを互いに隣接させて１列に配置して上記遅延回路群を構成したので、論理回路を構成する素子の占有面積を削減することができるという効果がある。
【００５６】
また、この発明の請求項８に係る半導体装置は、入力端子，及び出力端子と、上記入力端子がそれぞれの入力の１つに接続された２入力ＮＯＲと，第１の３入力ＮＯＲの出力端子を第２の３入力ＮＯＲの入力端子にそれぞれ接続した単位遅延回路を、その前段のものの第２の３入力ＮＯＲの出力が後段のものの２入力ＮＯＲ，及び第１の３入力ＮＯＲの入力に接続されるようにＮ個直列に接続してなる遅延回路部と、上記各単位遅延回路の第２の３入力ＮＯＲの入力にそれぞれ独立した制御信号を出力する制御回路部とを備え、上記制御信号により上記入力端子から出力端子への信号伝搬の遅延時間を変化させるとともに、上記各単位遅延回路を構成する第１の３入力ＮＯＲの入力に補正用信号を入力して、該補正用信号により上記各単位遅延回路による遅延時間を変化させ、上記遅延回路部の分解能を変化させるようにしたので、可変遅延回路を構成する素子のばらつきがあっても、外部より印加する補正用信号によってこれを調整することができ、可変遅延回路を製造する際の歩留まりの向上を図ることができるという効果がある。
【００５７】
また、この発明の請求項９に係る半導体装置は、上記請求項１記載の半導体装置において、上記出力端子の後段に、該出力端子より出力される遅延出力のパルス幅を成形して一定の幅とするパルス幅成形手段を備えたので、遅延段数に係わらず出力される信号のパルス幅が均等な安定した出力が得られるという効果がある。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係る半導体装置である可変遅延回路の構成を示す論理回路図(a) ，該可変遅延回路の遅延経路を模式的に表した(b) ，入力信号と遅延出力の波形図を示す図(c) である。
【図２】 本発明の本実施の形態２に係る半導体装置である可変遅延回路の構成を示す論理回路図である。
【図３】 本発明の実施の形態３に係る半導体装置である可変遅延回路の構成を示す論理回路図(a) ，入力信号と遅延出力の波形図を示す図(b) ，可変遅延回路の特性を示す図(c) である。
【図４】 本発明の実施の形態４に係る半導体装置である可変遅延回路の構成を示す論理回路図(a) ，入力信号と遅延出力の波形図を示す図(b) ，可変遅延回路の特性を示す図(c) である。
【図５】 上記実施の形態１，３，４に示した可変遅延回路を構成する単位遅延回路を、ＤＣＦＬ（Direct Coupled FET Logic）を用いて構成した際の単位遅延回路の詳細な回路図である。
【図６】 上記実施の形態１〜４に示した可変遅延回路を構成する単位遅延回路をＣＭＯＳ(Complementary metal oxide semiconductor) 回路を用いて構成した際の単位遅延回路の詳細な回路図である。
【図７】 上記各実施の形態による可変遅延回路を基板上にレイアウトした際のレイアウトパターンを示す図である。
【図８】 本発明の実施の形態５に係る半導体装置である可変遅延回路の構成を示す論理回路図、及び論理回路の一部をＦＥＴレベルで示した詳細な図である。
【図９】 本発明の実施の形態６に係る半導体装置である可変遅延回路の構成を示す論理回路図である。
【図１０】 従来の各種の可変遅延回路の構成を示す図である。
【符号の説明】
１，２，３，４，８ 可変遅延回路、１１ 制御回路、１２，２２，８２ 単位遅延回路、３０，４０ 遅延素子、５０ 負荷トランジスタ、５１，５２ トランジスタ、６０ インバータ、６１ ＮＯＲゲート、７０ ２入力ＮＯＲゲート、７１ 第１配線層、７２ 第２配線層、７３ コンタクトホール、８１ ３入力ＮＯＲ、８２ ３入力ＮＯＲ回路、８３ ２入力ＮＯＲ、９０パルス生成回路。
【発明の属する技術分野】
この発明は半導体装置に関し、特に制御信号によって入力信号に対して任意の出力遅延時間を与える可変遅延回路の改良に関するものである。
【０００２】
【従来の技術】
セレクタによる可変遅延回路では、セレクタ部において並列に走る配線長の違いや、ゲート遅延のばらつきにより、遅延時間のリニアリティ，すなわち、理論段数に対する遅延時間の変化が正比例する特性が良くなかった。そして上記配線長の違いを改善する方法として従来、例えば、特開平６−１３８５７号公報に示されるようなものがあった。すなわち、図１０(a) は従来のセレクタによる可変遅延回路の構成を示す論理回路図であり、その遅延経路を模式的に書くと図１０(b) に示すようになる。また、図１０(c) は上記特開平６−１３８５７号公報に示された改良型の可変遅延回路を基本ゲートで記述した図であり、模式的に書くと図１０(d) のようになる。なお、各模式図における矢印はデバイスによる遅延を表し、丸や楕円は配線を表す。ただし配線による遅延は模式図では考慮されていない。
【０００３】
図１０で示される可変遅延回路での、最も遅延時間の短い経路（Ｐ１１）は、４つの矢印で示され、図１０(c) で示される可変遅延回路での、最も遅延時間の短い経路（Ｐ１２）は、２つの矢印で示される。そして各回路における次に遅延時間の短い経路（Ｐ２１），（Ｐ２２）はそれぞれ６個，４個の矢印で示される。
【０００４】
図１０(a) に対して図１０(c) のように構成することにより、配線による遅延時間のリニアリティの劣化を幾分か削減することができるものであった。
【０００５】
しかしながら、両回路とも、最も遅延時間の短い経路（Ｐ１１，Ｐ１２）とこれに次いで短い経路（Ｐ２１，Ｐ２２）は完全に平行，すなわち同じ経路を使用しないようにして走っており、このため各素子による遅延時間のばらつきを△ｔとすると、単位分解能当たりのばらつきは、その６倍の（６×△ｔ）となり、このため分解能や歩留まりの向上，及び回路としての遅延特性のリニアリティの妨げとなっていた。
【０００６】
【発明が解決しようとする課題】
従来の半導体装置である可変遅延回路は以上のように構成されており、遅延段による遅延量の変化制御が全く別の経路にて行われるため、単位分解能当たりの遅延時間のばらつきが大きく、ひいては遅延段数の増加とともに回路としての遅延特性のリニアリティが劣化することになるという問題点があった。
【０００７】
この発明は以上のような問題点を解消するためになされたもので、遅延回路としてのリニアリティが良好な半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
この発明の請求項１に係る半導体装置は、入力端子，及び出力端子と、２個の２入力ＮＯＲが直列に接続され、その前段側の２入力ＮＯＲの一方の入力に上記入力端子が接続された単位遅延回路をＮ個直列に接続してなる遅延回路部と、上記単位遅延回路を構成する後段側の２入力ＮＯＲの一方の入力にそれぞれ独立した制御信号を出力する制御回路部とを備え、上記制御信号により上記入力端子から出力端子への信号伝搬の遅延時間を変化させるようにしたものである。
【０００９】
また、この発明の請求項２に係る半導体装置は、入力端子，及び出力端子と、２個の２入力ＮＡＮＤが直列に接続され、その前段側の２入力ＮＡＮＤの一方の入力に上記入力端子が接続された単位遅延回路をＮ個直列に接続してなる遅延回路部と、上記単位遅延回路を構成する後段側の２入力ＮＡＮＤの一方の入力にそれぞれ独立した制御信号を出力する制御回路部とを備え、上記制御信号により上記入力端子から出力端子への信号伝搬の遅延時間を変化させるようにしたものである。
【００１０】
また、この発明の請求項３に係る半導体装置は、上記請求項１記載の半導体装置において、上記各単位遅延回路を構成する、上記入力端子と接続された２入力ＮＯＲの一方の入力間の信号経路に遅延素子を設け、上記単位遅延回路による遅延時間幅を増大させるようにしたものである。
【００１１】
また、この発明の請求項４に係る半導体装置は、上記請求項１記載の半導体装置において、上記直列接続された２個の２入力ＮＯＲの後段側の２入力ＮＯＲの一方に上記入力端子が接続されたものとするとともに、上記制御信号を上記単位遅延回路を構成する前段側の２入力ＮＯＲの一方の入力にそれぞれ入力するものとし、上記各単位遅延回路を構成する、上記入力端子と接続された２入力ＮＯＲの一方の入力間の信号経路に遅延素子を設け、上記単位遅延回路による遅延時間幅を減少させるようにしたものである。
【００１２】
また、この発明の請求項５に係る半導体装置は、上記請求項１記載の半導体装置において、上記２入力ＮＯＲをDirect Coupled FET Logic（ＤＣＦＬ）を用いて構成したものである。
【００１３】
また、この発明の請求項６に係る半導体装置は、上記請求項１または２いずれかに記載の半導体装置において、上記２入力ＮＯＲまたは２入力ＮＡＮＤをＮＭＯＳ、またはＣＭＯＳで構成したものである。
【００１４】
また、この発明の請求項７に係る半導体装置は、上記請求項１記載の半導体装置において、直列に接続した２入力ＮＯＲあるいは２入力ＮＡＮＤのセルを互いに隣接させて１列に配置して上記遅延回路群を構成したものである。
【００１５】
また、この発明の請求項８に係る半導体装置は、入力端子，及び出力端子と、上記入力端子がそれぞれの入力の１つに接続された２入力ＮＯＲと第１の３入力ＮＯＲの出力端子を第２の３入力ＮＯＲの入力端子にそれぞれ接続した単位遅延回路を、その前段のものの第２の３入力ＮＯＲの出力が後段のものの２入力ＮＯＲ，及び第１の３入力ＮＯＲの入力に接続されるようにＮ個直列に接続してなる遅延回路部と、上記各単位遅延回路の第２の３入力ＮＯＲの入力にそれぞれ独立した制御信号を出力する制御回路部とを備え、上記制御信号により上記入力端子から出力端子への信号伝搬の遅延時間を変化させるとともに、上記各単位遅延回路を構成する第１の３入力ＮＯＲの入力に補正用信号を入力して、該補正用信号により上記各単位遅延回路による遅延時間を変化させ、上記遅延回路部の分解能を変化させるようにしたものである。
【００１６】
また、この発明の請求項９に係る半導体装置は、上記請求項１記載の半導体装置において、上記出力端子の後段に、該出力端子より出力される遅延出力のパルス幅を成形して一定の幅とするパルス幅成形手段を備えたものである。
【００１７】
【発明の実施の形態】
実施の形態１．
図１(a) は本発明の実施の形態１に係る半導体装置である可変遅延回路の構成を示す論理回路図であり、図１(b) はこの可変遅延回路の遅延経路を模式的に表した図である。図において、１は本実施の形態１による可変遅延回路を示し、１１は制御回路であり、複数の制御信号ＰＥ，Ｄ０，Ｄ１，Ｄ２を出力する。１２は２個の２入力ＮＯＲからなる１段の単位遅延回路であり、ここでは２入力ＮＯＲ C と２入力ＮＯＲ D の２つの２入力ＮＯＲからなるものである。そして、２入力ＮＯＲ A 〜２入力ＮＯＲ H を用いて４段分の単位遅延回路が構成され、遅延時間を４段階に制御可能な可変遅延回路となっている。
【００１８】
上記単位遅延回路１２で示されるように、入力信号／ＩＮが入力される２入力ＮＯＲの出力が遅延出力／ＤＬＹ側に近い次段の２入力ＮＯＲの一方側入力となるように接続されており、この次段の２入力ＮＯＲの他方の入力には制御回路１１から出力される制御信号が入力されるように構成されている。
【００１９】
次に動作原理を説明する。制御回路１１の制御信号が表１に示される組合せを示す表の番号Ａの時、周知のようにＮＯＲ回路はその入力がともに０（“Ｌｏｗ”）の時のみに１（“Ｈｉｇｈ”）を出力するように動作するため、図１中の２入力ＮＯＲ C は“Ｌｏｗ”を出力し、入力信号／ＩＮは図１中の２入力ＮＯＲ A と２入力ＮＯＲ B の２個の２入力ＮＯＲを経て遅延出力／ＤＬＹを出力し、ここで２入力ＮＯＲ１個分の遅延時間を１ｔｄｉとすると、その遅延時間は２ｔｄｉとなり、これは図１(b) の模式図の矢印２個分で表される伝搬経路Ｐ１に対応し、最短となる。このときの入力信号／ＩＮとこれに対する遅延出力／ＤＬＹの波形を図１(c) に示す。
【００２０】
また、制御回路１１の制御信号が表１に示される組合せを示す表の番号Ｂの時、図１中の２入力ＮＯＲ E は“Ｌｏｗ”を出力し、２入力ＮＯＲ C は“Ｈｉｇｈ”を出力する。その結果、入力信号／ＩＮは、図１中の２入力ＮＯＲ D から２入力ＮＯＲ A の４個の２入力ＮＯＲを経て遅延出力／ＤＬＹとして出力され、その遅延時間は４・ｔｄｉ２となり、図１(b) の模式図の矢印４個分で表される伝搬経路Ｐ２に対応し、上記真理表の番号Ａの場合に比べて２入力ＮＯＲ２個分の遅延時間だけ長くなる。
【００２１】
以下、同様にして、真理表の番号Ｃ，Ｄに示すように制御回路１１の制御信号を入力することにより、該可変遅延回路を用いて全部で４段階の遅延時間を作ることが可能である。このとき、伝搬経路Ｐ１とＰ２は、完全に平行，すなわち別経路ではなく、図１(b) 中の２入力ＮＯＲ A において共通の経路を通っている。これにより単位分解能当たりの遅延時間のばらつきは、各素子の遅延時間のばらつきを△ｔとすると、４×△ｔとなり、従来例が６×△ｔであったのに対して、２／３の大きさとなる。
【００２２】
【表１】
このように本実施の形態１によれば、２個の２入力ＮＯＲを直列に接続した遅延回路１２を複数個直列に接続し、入力信号／ＩＮは前記遅延回路１２の前段の２入力ＮＯＲの残りの入力端子に接続し、制御回路１１からの制御信号をそれぞれ遅延回路１２の後段の２入力ＮＯＲの残りの入力端子に接続し、制御信号により入力信号／ＩＮから遅延出力／ＤＬＹまでの信号伝搬の遅延時間を変化させるようにしたから、単位分解能当たりの素子数を低減できその分遅延時間のばらつきを低減することができ、遅延回路としてのリニアリティを向上でき、また、レイアウトも従来例に比べると簡潔にすることができる。
【００２４】
実施の形態２．
図２は本実施の形態２に係る半導体装置である可変遅延回路の構成を示す論理回路図であり、図２において、図１と同一符号は同一または相当部分を示し、２は本実施の形態２による可変遅延回路を示し、２２は２個の２入力ＮＡＮＤからなる１段の単位遅延回路であり、ここでは２入力ＮＡＮＤ C と２入力ＮＡＮＤ D の２つの２入力ＮＡＮＤからなるものである。そして、２入力ＮＡＮＤ A 〜２入力ＮＡＮＤ H を用いて４段分の単位遅延回路が構成され、遅延時間を４段階に制御可能な可変遅延回路となっている。
【００２５】
上記単位遅延回路２２で示されるように、入力信号／ＩＮが入力される２入力ＮＡＮＤの出力が遅延出力／ＤＬＹ側に近い次段の２入力ＮＡＮＤの一方側入力となるように接続されており、この次段の２入力ＮＡＮＤの他方の入力には制御回路１１から出力される制御信号が入力されるように構成されている。すなわち、上述した実施の形態１の単位遅延回路１２を構成する２入力ＮＯＲを２入力ＮＡＮＤに置き換え、制御回路１１の出力には、表２に示すように表１に示した表の負論理を用いる。
【００２６】
すなわち、制御回路１１の制御信号が表２に示される組合せを示す表の番号Ａの時、周知のようにＮＡＮＤ回路はその入力がともに１（“Ｈｉｇｈ”）の時のみに０（“Ｌｏｗ”）を出力するように動作するため、図２中の２入力ＮＡＮＤ C は“Ｈｉｇｈ”を出力し、入力信号ＩＮは図２中の２入力ＮＡＮＤ A と２入力ＮＡＮＤ B の２個の２入力ＮＡＮＤを経て遅延出力ＤＬＹを出力し、ここで２入力ＮＡＮＤ１個分の遅延時間を１ｔｄｉとすると、その遅延時間は２ｔｄｉとなり、これは図１(b) の模式図の矢印２個分で表される伝搬経路Ｐ１に対応し、最短となる。
【００２７】
また、制御回路１１の制御信号が表２に示される組合せを示す表の番号Ｂの時、図２中の２入力ＮＡＮＤ E は“Ｈｉｇｈ”を出力し、２入力ＮＡＮＤ C は“Ｌｏｗ”を出力する。その結果、入力信号ＩＮは、図２中の２入力ＮＡＮＤ D から２入力ＮＡＮＤ A の４個の２入力ＮＡＮＤを経て遅延出力ＤＬＹとして出力され、その遅延時間は４・ｔｄｉ２となり、図１(b) の模式図の矢印４個分で表される伝搬経路Ｐ２に対応し、上記制御信号の組合せを示す表の番号Ａの場合に比べて２入力ＮＯＲ２個分の遅延時間だけ長くなる。
【００２８】
【表２】
このように本実施の形態２によれば、上記実施の形態１にて用いられる単位遅延回路１２を構成する２入力ＮＯＲに代えて、２入力ＮＡＮＤを用いて構成された単位遅延回路２２を用いるようにしたから、上記実施の形態１と同様に、単位分解能当たりの素子数を低減できその分遅延時間のばらつきを低減することができ、遅延回路としてのリニアリティを向上でき、また、レイアウトも従来例に比べると簡潔にすることができる。
【００３０】
実施の形態３．
図３(a) は本実施の形態３に係る半導体装置である可変遅延回路の構成を示す論理回路図であり、図３(a) において、図１と同一符号は同一または相当部分を示し、３は本実施の形態３による可変遅延回路を示し、単位遅延回路１２のうち、遅延出力／ＤＬＹに近い、すなわち遅延経路の短いものに入力信号／ＩＮの上流端が接続され、かつ、各単位遅延回路１２間の入力信号／ＩＮ間に遅延素子３０が挿入されている構成となっている。
【００３１】
このように、本実施の形態３では、上記実施の形態１の回路構成において、入力信号／ＩＮの伝搬経路に遅延素子３０を入れた可変遅延回路としたことにより、実施の形態１ではその分解能は単位遅延回路１２の性能により決まるのに対して、遅延素子３０を図３(a) のように入れることにより図３(b) に示されるように、入力信号／ＩＮに対して、１段分の遅延回路を経由した遅延出力／ＤＬＹ1 は図１(c) に示したものよりも、その立ち上がりエッジが遅れるようになる。すなわち、遅延回路１段分の遅延による遅延時間が大きくなったことにより、遅延回路としての分解能が低いものとなりこれを利用して目的の分解能を得るようにすることで、図３(c) に示されるような特性を有する可変遅延回路を得ることができ、素子のばらつきに対して強くリニアリティに優れ、しかも可変遅延回路を構成する単位遅延回路１２の有する分解能に係わらずこれよりも低い分解能を有する可変遅延回路を得ることができる。
【００３２】
実施の形態４．
図４(a) は本実施の形態４に係る半導体装置である可変遅延回路の構成を示す論理回路図であり、図４(a) において、図１と同一符号は同一または相当部分を示し、４は本実施の形態４による可変遅延回路を示し、単位遅延回路１２のうち、遅延出力／ＤＬＹから最も近い、すなわち遅延経路の最も長いものに入力信号／ＩＮの上流端が接続され、かつ、各単位遅延回路１２間の入力信号／ＩＮ間に遅延素子４０が挿入されている構成となっている。このような構成とすることにより、入力信号／ＩＮが単位遅延回路１２に入力されるまでの時間と、前段の単位遅延回路１２から出力され該後段の単位遅延回路１２の他方の入力端子より入力される信号との時間差が短縮され、その結果、各単位遅延回路１２による遅延時間が短縮され、可変遅延回路としての分解能を高めることができる。
【００３３】
このように、本実施の形態４では、上記実施の形態１の回路構成において、入力信号／ＩＮを最も遅延経路の長く単位遅延回路から入力する構成とするとともに、入力信号／ＩＮの伝搬経路に遅延素子４０を入れた可変遅延回路としたことにより、図４(b) に示されるように、入力信号／ＩＮに対して、１段分の遅延回路を経由した遅延出力／ＤＬＹ1 は図１(c) に示したものよりも、その立ち上がりエッジが早くなる。すなわち、遅延回路１段分の遅延による遅延時間が小さくなったことにより、遅延回路としての分解能が高いものとなり、これを利用して目的の分解能を得るようにすることで、図４(c) に示されるような特性を有する可変遅延回路を得ることができ、素子のばらつきに対して強くリニアリティに優れ、しかも可変遅延回路を構成する単位遅延回路１２の有する分解能に係わらずこれよりも高い分解能を有する可変遅延回路を得ることができる。
【００３４】
ところで、図５は上記実施の形態１，３，４に示した可変遅延回路を構成する単位遅延回路１２を、ＤＣＦＬ（Direct Coupled FET Logic）を用いて構成した際の上記単位遅延回路１２の詳細な回路図である。図に示されるように、電源Vdd に接続された負荷トランジスタ５０と、この負荷トランジスタ５０の出力ノードと電源Vss との間に並列に接続された２個のトランジスタ５１，５２とから構成された１段分のＮＯＲゲートが２つ直列接続されることで１段分の単位遅延回路１２を構成している。実際の回路としての分解能は１００ｐｓｅｃ程度を期待できる。
【００３５】
ＤＣＦＬ（Direct Coupled FET Logic）を用いるのは通常、ＧａＡｓ基板上であるために、消費電力を低減することができる。
【００３６】
また、図６は上記実施の形態１〜４に示した可変遅延回路を構成する単位遅延回路１２（２２）をＣＭＯＳ(Complementary metal oxide semiconductor) 回路を用いて構成した際の上記単位遅延回路の詳細な回路図である。図に示すように、電源Vdd と電源Vss との間に直列接続された一対のp ＭＯＳトランジスタ６０ａ，n ＭＯＳトランジスタとからなるインバータ６０と、該インバータ６０の出力ノードに接続されたＮＯＲゲート６１とから単位遅延回路１２（２２）が構成されている。
【００３７】
上記ＮＯＲゲート６１は、電源Vdd と電源Vss との間に直列接続されたp ＭＯＳトランジスタ６１ｃ，n ＭＯＳトランジスタ６１ｂ，n ＭＯＳトランジスタ６１ａと、上記p ＭＯＳトランジスタ６１ｃと並列接続されたp ＭＯＳトランジスタ６１ｄ，p ＭＯＳトランジスタ６１ｅと、上記n ＭＯＳトランジスタ６１ｂと並列接続されたn ＭＯＳトランジスタ６１ｆとから構成されている。実際の回路としての分解能は１〜１０ｎｓｅｃ程度を期待できる。
【００３８】
さらに図７は上記各実施の形態による可変遅延回路を基板上にレイアウトした際のレイアウトパターンを示す図であり、図において、７０は２入力ＮＯＲゲート、７１は入力信号／ＩＮとなる第１層配線層、７２は遅延出力／ＤＬＹ、及び２入力ＮＯＲゲート間を接続するための配線，上記入力信号／ＩＮとなる第１層配線７０と２入力ＮＯＲゲート７０とを接続するための配線となる第２層配線層である。また、上記第１配線層７１と第２配線層７２との間は実際には絶縁膜が設けられておりコンタクトホール７３を用いて接続されている。
【００３９】
図７に示すように、２入力ＮＯＲ，２入力ＮＡＮＤの各セルは隙間無く隣接して配置されており、出力端子は最短の配線で次段の入力端子に接続されている。入力信号／ＩＮとなる第１配線層７１は、各セル７０の入力端子に順序よく接続されており、配線による入力タイミングのずれはない。また、入力信号／ＩＮとなる第１配線層７１と各セル７０の出力端子に接続された第２配線層７２とは交差することがないので、配線の交差によるノイズの発生もない。このように配置することにより、分解能，素子のばらつきに対する耐性，及びリニアリティに優れた占有面積の小さな可変遅延回路を実現することが可能である。
【００４０】
実施の形態５．
図８(a) は本実施の形態５に係る半導体装置である可変遅延回路の構成を示す論理回路図であり、図８において、図１と同一符号は同一または相当部分を示し、８は本実施の形態５による可変遅延回路を示し、実施の形態１で示した可変遅延回路１において、単位遅延回路を構成する２入力ＮＯＲのうちの後段側のものを２入力ＮＯＲに代えて３入力ＮＯＲ８１を用い、さらに、入力信号／ＩＮと前段の単位遅延回路の出力と遅延時間調整用の制御信号ＡＤＪとを入力とする３入力ＮＯＲ回路８２を２入力ＮＯＲ８３と並列に追加した構成となっている。
【００４１】
上記遅延時間調整用の制御信号ＡＤＪを３入力ＮＯＲ８２に入力することにより、各単位遅延回路８０の出力段の３入力ＮＯＲ８１を構成するトランジスタの駆動力を変化させ、可変遅延回路の分解能を外部より変更することができる。
【００４２】
例えば、上記遅延時間調整用の制御信号ＡＤＪとして“Ｈｉｇｈ”を印加した際には、図８(b) の回路図において、後段の３入力ＮＯＲ８１を構成するn ＭＯＳトランジスタはオフし、該３入力ＮＯＲ８１は実質的には２入力ＮＯＲとして動作する。
【００４３】
一方、上記遅延時間調整用の制御信号ＡＤＪとして“Ｌｏｗ”を印加した際には、図８(b) の回路図において、後段の３入力ＮＯＲ８１を構成するn ＭＯＳトランジスタはオンし、直列接続されたn ＭＯＳトランジスタ８３０とともに動作することで、後段のドライブトランジスタ８３２，８３３を駆動する能力が高まり、その結果、図４(c) に示すように、その分解能は高くなる。
【００４４】
このように、本実施の形態５では、２入力ＮＯＲ８３と３入力ＮＯＲ８２の出力端子を別の３入力ＮＯＲ８１の入力端子にそれぞれ接続した単位遅延回路８０をＮ個直列に接続し、遅延時間調整用の制御信号ＡＤＪを上記Ｎ個の単位遅延回路８０の前段の３入力ＮＯＲ８２の入力端子に接続し、入力信号／ＩＮを上記Ｎ個の単位遅延回路８０の２入力ＮＯＲ８３と上記３入力ＮＯＲ８２の残りの入力端子に接続し、制御回路１１からの制御信号をそれぞれＮ個の単位遅延回路８０の３入力ＮＯＲ８１の残りの入力端子に接続し、上記制御信号により／ＩＮから／ＤＬＹの信号伝搬の遅延時間を変化させるようにしたので、可変遅延回路を構成する素子のばらつきがあっても、外部より印加する信号ＡＤＪによってこれを調整することができるようになり、可変遅延回路を製造する際の歩留まりの向上を図ることができる。
【００４５】
なお、本実施の形態５では遅延時間調整用の制御信号ＡＤＪとして全ての単位遅延回路８０に同じものを供給するようにしたが、各単位遅延回路８０ごとに異なる信号を入力するようにしてもよく、このように構成することで、各単位遅延回路８０における遅延時間を意図的に変化させることができ、非リニアな遅延特性を有する可変遅延回路を得ることもできる。
【００４６】
実施の形態６．
図９は本実施の形態６に係る半導体装置である可変遅延回路の構成を示す論理回路図であり、図９において、図１と同一符号は同一または相当部分を示し、９０は本実施の形態６による、可変遅延回路に設けられたパルス生成回路を示す。
【００４７】
上記実施の形態１〜５に示したように、単位遅延回路を複数個直列接続し、各単位遅延回路の段数によって遅延時間を可変とする構成では、遅延段数が多くなるにつれてパルス幅が大きくなってくる。
【００４８】
そこで、可変遅延回路の出力段に図９に示すような構成を有するパルス生成回路９０を設けて出力される波形を整形することにより、出力パルスのパルス幅が均等化され、安定した出力が得られるようになる。
【００４９】
【発明の効果】
以上のように、この発明の請求項１に係る半導体装置によれば、入力端子，及び出力端子と、２個の２入力ＮＯＲが直列に接続され、その前段側の２入力ＮＯＲの一方の入力に上記入力端子が接続された単位遅延回路をＮ個直列に接続してなる遅延回路部と、上記単位遅延回路を構成する後段側の２入力ＮＯＲの一方の入力にそれぞれ独立した制御信号を出力する制御回路部とを備え、上記制御信号により上記入力端子から出力端子への信号伝搬の遅延時間を変化させるようにしたので、単位分解能当たりの素子数を低減できその分遅延時間のばらつきを低減することができ、遅延回路としてのリニアリティを向上でき、また、レイアウトも従来例に比べると簡潔にすることができるという効果がある。
【００５０】
また、この発明の請求項２に係る半導体装置は、入力端子，及び出力端子と、２個の２入力ＮＡＮＤが直列に接続され、その前段側の２入力ＮＡＮＤの一方の入力に上記入力端子が接続された単位遅延回路をＮ個直列に接続してなる遅延回路部と、上記単位遅延回路を構成する後段側の２入力ＮＡＮＤの一方の入力にそれぞれ独立した制御信号を出力する制御回路部とを備え、上記制御信号により上記入力端子から出力端子への信号伝搬の遅延時間を変化させるようにしたので、単位分解能当たりの素子数を低減できその分遅延時間のばらつきを低減することができ、遅延回路としてのリニアリティを向上でき、さらに、レイアウトも従来例に比べると簡潔にすることができるという効果がある。
【００５１】
また、この発明の請求項３に係る半導体装置は、上記請求項１記載の半導体装置において、上記各単位遅延回路を構成する、上記入力端子と接続された２入力ＮＯＲの一方の入力間の信号経路に遅延素子を設け、上記単位遅延回路による遅延時間幅を増大させるようにしたので、単位遅延回路の有する分解能に係わらずこれよりも低い分解能を有する可変遅延回路を得ることができるという効果がある。
【００５２】
また、この発明の請求項４に係る半導体装置は、上記請求項１記載の半導体装置において、上記直列接続された２個の２入力ＮＯＲの後段側の２入力ＮＯＲの一方に上記入力端子が接続されたものとするとともに、上記制御信号を上記単位遅延回路を構成する前段側の２入力ＮＯＲの一方の入力にそれぞれ入力するものとし、上記各単位遅延回路を構成する、上記入力端子と接続された２入力ＮＯＲの一方の入力間の信号経路に遅延素子を設け、上記単位遅延回路による遅延時間幅を減少させるようにしたので、単位遅延回路１２の有する分解能に係わらずこれよりも高い分解能を有する可変遅延回路を得ることができるという効果がある。
【００５３】
また、この発明の請求項５に係る半導体装置は、上記請求項１記載の半導体装置において、上記２入力ＮＯＲをDirect Coupled FET Logic（ＤＣＦＬ）を用いて構成したので、消費電力を低減することができるという効果がある。
【００５４】
また、この発明の請求項６に係る半導体装置は、上記請求項１または２いずれかに記載の半導体装置において、上記２入力ＮＯＲまたは２入力ＮＡＮＤをＮＭＯＳ、またはＣＭＯＳで構成したので、通常のシリコンデバイス等においても適用することができるという効果がある。
【００５５】
また、この発明の請求項７に係る半導体装置は、上記請求項１記載の半導体装置において、直列に接続した２入力ＮＯＲあるいは２入力ＮＡＮＤのセルを互いに隣接させて１列に配置して上記遅延回路群を構成したので、論理回路を構成する素子の占有面積を削減することができるという効果がある。
【００５６】
また、この発明の請求項８に係る半導体装置は、入力端子，及び出力端子と、上記入力端子がそれぞれの入力の１つに接続された２入力ＮＯＲと，第１の３入力ＮＯＲの出力端子を第２の３入力ＮＯＲの入力端子にそれぞれ接続した単位遅延回路を、その前段のものの第２の３入力ＮＯＲの出力が後段のものの２入力ＮＯＲ，及び第１の３入力ＮＯＲの入力に接続されるようにＮ個直列に接続してなる遅延回路部と、上記各単位遅延回路の第２の３入力ＮＯＲの入力にそれぞれ独立した制御信号を出力する制御回路部とを備え、上記制御信号により上記入力端子から出力端子への信号伝搬の遅延時間を変化させるとともに、上記各単位遅延回路を構成する第１の３入力ＮＯＲの入力に補正用信号を入力して、該補正用信号により上記各単位遅延回路による遅延時間を変化させ、上記遅延回路部の分解能を変化させるようにしたので、可変遅延回路を構成する素子のばらつきがあっても、外部より印加する補正用信号によってこれを調整することができ、可変遅延回路を製造する際の歩留まりの向上を図ることができるという効果がある。
【００５７】
また、この発明の請求項９に係る半導体装置は、上記請求項１記載の半導体装置において、上記出力端子の後段に、該出力端子より出力される遅延出力のパルス幅を成形して一定の幅とするパルス幅成形手段を備えたので、遅延段数に係わらず出力される信号のパルス幅が均等な安定した出力が得られるという効果がある。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係る半導体装置である可変遅延回路の構成を示す論理回路図(a) ，該可変遅延回路の遅延経路を模式的に表した(b) ，入力信号と遅延出力の波形図を示す図(c) である。
【図２】 本発明の本実施の形態２に係る半導体装置である可変遅延回路の構成を示す論理回路図である。
【図３】 本発明の実施の形態３に係る半導体装置である可変遅延回路の構成を示す論理回路図(a) ，入力信号と遅延出力の波形図を示す図(b) ，可変遅延回路の特性を示す図(c) である。
【図４】 本発明の実施の形態４に係る半導体装置である可変遅延回路の構成を示す論理回路図(a) ，入力信号と遅延出力の波形図を示す図(b) ，可変遅延回路の特性を示す図(c) である。
【図５】 上記実施の形態１，３，４に示した可変遅延回路を構成する単位遅延回路を、ＤＣＦＬ（Direct Coupled FET Logic）を用いて構成した際の単位遅延回路の詳細な回路図である。
【図６】 上記実施の形態１〜４に示した可変遅延回路を構成する単位遅延回路をＣＭＯＳ(Complementary metal oxide semiconductor) 回路を用いて構成した際の単位遅延回路の詳細な回路図である。
【図７】 上記各実施の形態による可変遅延回路を基板上にレイアウトした際のレイアウトパターンを示す図である。
【図８】 本発明の実施の形態５に係る半導体装置である可変遅延回路の構成を示す論理回路図、及び論理回路の一部をＦＥＴレベルで示した詳細な図である。
【図９】 本発明の実施の形態６に係る半導体装置である可変遅延回路の構成を示す論理回路図である。
【図１０】 従来の各種の可変遅延回路の構成を示す図である。
【符号の説明】
１，２，３，４，８ 可変遅延回路、１１ 制御回路、１２，２２，８２ 単位遅延回路、３０，４０ 遅延素子、５０ 負荷トランジスタ、５１，５２ トランジスタ、６０ インバータ、６１ ＮＯＲゲート、７０ ２入力ＮＯＲゲート、７１ 第１配線層、７２ 第２配線層、７３ コンタクトホール、８１ ３入力ＮＯＲ、８２ ３入力ＮＯＲ回路、８３ ２入力ＮＯＲ、９０パルス生成回路。
Claims (9)
- 入力端子，及び出力端子と、
２個の２入力ＮＯＲが直列に接続され、その前段側の２入力ＮＯＲの一方の入力に上記入力端子が接続された単位遅延回路をＮ個直列に接続してなる遅延回路部と、
上記単位遅延回路を構成する後段側の２入力ＮＯＲの一方の入力にそれぞれ独立した制御信号を出力する制御回路部とを備え、
上記制御信号により上記入力端子から出力端子への信号伝搬の遅延時間を変化させることを特徴とする半導体装置。 - 入力端子，及び出力端子と、
２個の２入力ＮＡＮＤが直列に接続され、その前段側の２入力ＮＡＮＤの一方の入力に上記入力端子が接続された単位遅延回路をＮ個直列に接続してなる遅延回路部と、
上記単位遅延回路を構成する後段側の２入力ＮＡＮＤの一方の入力にそれぞれ独立した制御信号を出力する制御回路部とを備え、
上記制御信号により上記入力端子から出力端子への信号伝搬の遅延時間を変化させることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
上記各単位遅延回路を構成する、上記入力端子と接続された２入力ＮＯＲの一方の入力間の信号経路に遅延素子を設け、
上記単位遅延回路による遅延時間幅を増大させることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
上記直列接続された２個の２入力ＮＯＲの後段側の２入力ＮＯＲの一方に上記入力端子が接続されたものとするとともに、上記制御信号を上記単位遅延回路を構成する前段側の２入力ＮＯＲの一方の入力にそれぞれ入力するものとし、
上記各単位遅延回路を構成する、上記入力端子と接続された２入力ＮＯＲの一方の入力間の信号経路に遅延素子を設け、
上記単位遅延回路による遅延時間幅を減少させることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
上記２入力ＮＯＲをDirect Coupled FET Logic（ＤＣＦＬ）を用いて構成したことを特徴とする半導体装置。 - 請求項１または２に記載の半導体装置において、
上記２入力ＮＯＲまたは２入力ＮＡＮＤをＮＭＯＳ、またはＣＭＯＳで構成したことを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
直列に接続した２入力ＮＯＲあるいは２入力ＮＡＮＤのセルを互いに隣接させて１列に配置して上記遅延回路群を構成したことを特徴とする半導体装置。 - 入力端子，及び出力端子と、
上記入力端子がそれぞれの入力の１つに接続された２入力ＮＯＲ，及び第１の３入力ＮＯＲの出力端子を第２の３入力ＮＯＲの入力端子にそれぞれ接続した単位遅延回路を、その前段のものの第２の３入力ＮＯＲの出力が後段のものの２入力ＮＯＲ，及び第１の３入力ＮＯＲの入力に接続されるようにＮ個直列に接続してなる遅延回路部と、
上記各単位遅延回路の第２の３入力ＮＯＲの入力にそれぞれ独立した制御信号を出力する制御回路部とを備え、
上記制御信号により上記入力端子から出力端子への信号伝搬の遅延時間を変化させるとともに、上記各単位遅延回路を構成する第１の３入力ＮＯＲの入力に補正用信号を入力して、該補正用信号により上記各単位遅延回路による遅延時間を変化させ、上記遅延回路部の分解能を変化させることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
上記出力端子の後段に、該出力端子より出力される遅延出力のパルス幅を成形して一定の幅とするパルス幅成形手段を備えたことを特徴とする半導体装置。
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