JP3675948B2

JP3675948B2 - Data conversion method and apparatus

Info

Publication number: JP3675948B2
Application number: JP12922996A
Authority: JP
Inventors: 浩幸児島
Original assignee: Ikegami Tsushinki Co Ltd
Current assignee: Ikegami Tsushinki Co Ltd
Priority date: 1996-04-26
Filing date: 1996-04-26
Publication date: 2005-07-27
Anticipated expiration: 2016-04-26
Also published as: JPH09292972A

Description

【０００１】
【発明の属する技術分野】
本発明は、データ変換方法とその装置に係り、詳しくは、連続する所定個２ ^ｎ（ｎは整数）のデータを１ブロックとして演算処理することにより、そのデータ数を１／２ ^ｎに低減し、該演算後のデータをバッファメモリを介して出力するようにしたデータ変換方法とその装置に関する。
【０００２】
【従来の技術】
入力されたデータをブロック単位で処理してバッファメモリ（以下、単にメモリとする。）に記憶し、そのデータを読み出して伝送するようにしたデータ変換方法には、メモリを１個使用する場合と、複数個使用する場合とがある。複数個使用する場合には、それぞれのメモリに対して書き込みと読み出しを交互に、あるいはシーケンシャルに行うことによって伝送する出力信号を組み合わせている。一方、メモリが１個の場合には、並列処理されたデータ列に対して、マルチプレクサを使用してメモリに１つずつ記憶し、伝送するように処理している。
【０００３】
図３は、従来のデータ変換装置の構成を示したもので、メモリが２個の場合である。
図において、３１は入力端子であり、この入力端子３１には処理対象となるデータが連続的に入力される。演算器３２は、連続する所定個２ⁿ（ｎは整数）のデータを１ブロックとして演算処理することにより、そのデータ数を１／２ⁿ （ｎ＝1,2,3・・・）に低減するデータ圧縮器などの演算器である。２つのラッチ回路３３，３４は、演算器３２で得られた演算後のデータを交互にラッチし、該ラッチしたデータを２つのバッファメモリ３５，３６に交互に書き込むためのデータ保持器である。
【０００４】
上記従来装置の動作を、図４のタイミングチャートを参照して説明する。
なお、この図４は、データ数の低減率１／２ⁿ ＝１／４（ｎ＝２）、すなわち、連続する４つのデータａi ，ｂi ，ｃi ，ｄi（ｉ＝0,1,2,3,・・・）を１ブロックとして所定の演算処理を行ない、その結果として１つの演算データＡi（ｉ＝0,1,2,3,・・・）を得るようにした場合のタイミングチャートである。なお、前記データａi ，ｂi ，ｃi ，ｄi は、画像処理の場合を例にとれば、連続する４画素の１画素毎のデータなどに相当するものである。
【０００５】
いま、図４（Ａ）に示すように、入力端子３１から第１のブロックとして４つのデータａ0 ，ｂ0 ，ｃ0 ，ｄ0 が入力されると、演算器３２はこの４つのデータａ0 ，ｂ0 ，ｃ0 ，ｄ0 を１ブロックとして所定の演算を行ない、その結果としてデータ数が１／４に圧縮された１つの演算データＡ0 を出力する。
【０００６】
次に、第２のブロックとして４つのデータａ1 ，ｂ1 ，ｃ1 ，ｄ1 が入力されると、演算器３２はこの４つのデータａ1 ，ｂ1 ，ｃ1 ，ｄ1 を１ブロックとして所定の演算を行ない、その結果としてデータ数が１／４に圧縮された１つの演算データＡ1 を出力する。
【０００７】
このようにして、演算器３２は、連続する４つのデータを１ブロックとして次々と所定の演算を行ない、図４（Ｂ）に示すように、データ数を１／４に圧縮した演算データＡ0 ，Ａ1 ，Ａ2 ，Ａ3 ，・・・を次々と出力する。なお、図４（Ｂ）中の×印は意味のない無効データである。
【０００８】
２つのラッチ回路３３，３４は、図４（Ｃ），（Ｄ）に示すように、前記演算器３２から出力される演算データＡ0 ，Ａ1 ，Ａ2 ，Ａ3 ，・・・と、その間を埋める無効データ×を交互にラッチして保持する。すなわち、第１のラッチ回路３３は、図４（Ｃ）に示すように、Ａ0 ，×，Ａ1 ，×，Ａ2 ，×，…というように演算データＡi と無効データ×を交互にラッチして保持していく。また、第２のラッチ回路３４は、図４（Ｄ）に示すように、×，×，×，…というように無効データのみをラッチして保持していく。
【０００９】
そして、第１のバッファメモリ３５は、図４（Ｅ）に示すＲ（読み出し）／Ｗ（書き込み）信号に従って、第１のラッチ回路３３にラッチされる図４（Ｃ）のデータを所定のアドレス位置に順次書き込むとともに、順次読み出す。また、第２のバッファメモリ３６は、図４（Ｆ）に示すＲ／Ｗ信号に従って、第２のラッチ回路３４にラッチされる図４（Ｄ）のデータを所定のアドレス位置に順次書き込むとともに、順次読み出す。
【００１０】
この結果、図４（Ｇ）に示すように、２つのバッファメモリ３５，３６から有効な演算データＡi と意味のない無効データ×が交互に読み出され、出力端子３７から出力される。
【００１１】
【発明が解決しようとする課題】
上述した従来のデータ変換装置は、２つのバッファメモリ３５，３６を用いてデータの変換を行なうようにしてるので、図４（Ｃ)(Ｄ）のラッチデータを見れば明らかなように、有効な演算データＡi だけでなく、その途中の無効データもラッチしてバッファメモリに次々と書き込むようにしている。
【００１２】
このため、意味のない無効データによってメモリ領域が無駄に使われてしまい、メモリ容量が必要以上に大きくなり、コスト高になるという問題があるとともに、２つのバッファメモリを用いてデータの書き込みと読み出しを交互に行なっているため、書き込み制御と読み出し制御が複雑なものとなり、これに伴って周辺回路も複雑化するという問題があった。また、単一のメモリでこの処理を行おうとすると、メモリの容量の限度があるためオーバーフローする恐れがあって困難である。
【００１３】
本発明は、上記のような問題を解決するためになされたもので、その目的は演算処理後の有効なデータのみをバッファメモリに書き込むように工夫することにより、１個のバッファメモリを用いて効率よくデータ変換することができるデータ変換方法とその装置を提供するにある。
【００１４】
【課題を解決するための手段】
前記課題を解決するために、この発明では次のような手段を採用した。
すなわち、請求項１記載のデータ変換方法は、演算器によって連続する所定個２^ｎ（ｎは整数）のデータを１ブロックとして演算処理することにより、そのデータ数を１／２^ｎに低減し、該演算後のデータをバッファメモリを介して出力するようにしたデータ変換方法において、前記演算処理により得られたデータを（２ ^ｎ −１）データ数だけシフトし、該（２ ^ｎ −１）データ数だけシフトされたデータと次のブロックの演算処理されたデータとを１組として１個のバッファメモリに順次書き込むことを特徴とするものである。
【００１５】
このような構成とした場合、１／２ⁿ （ｎは整数）に低減され（２ⁿ −１）データ数だけシフトされた演算データと、次のブロックの演算データのみが順次バッファメモリに書き込まれる。このため、無効データなどの無駄なデータが記憶されるようなことがなくなり、容量の小さな１個のバッファメモリだけを用いてデータ変換することができる。
【００１６】
また、請求項２記載のデータ変換装置は、演算器によって連続する所定個２ ^ｎ
（ｎは整数）のデータを１ブロックとして演算処理することにより、そのデータ数を１／２^ｎに低減し、該演算後のデータをバッファメモリを介して出力するようにしたデータ変換装置において、１個のバッファメモリと、前記演算処理により得られたデータを（２ ^ｎ −１）データ数だけシフトするシフト手段と、該シフト手段によって（２ ^ｎ −１）データ数だけシフトされたデータと次のブロックの演算処理されたデータとを１組としてラッチして前記１個のバッファメモリに順次書き込むラッチ手段とを備えたことを特徴とするものである。
【００１７】
このような構成とした場合、バッファメモリが１個だけで済み、装置の構成が簡単になるとともに、その周辺回路も簡素化することができる。
【００１８】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
図１は、本発明に係るデータ変換装置の実施の形態の一例を示したものである。図において、１は入力端子であって、処理対象となるデータが連続的に入力される。演算器２は、連続する所定個のデータを１ブロックとして演算処理することにより、そのデータ数を１／２ⁿ （ｎは整数）に低減するデータ圧縮器などの演算器である。３つのシフトレジスタ３〜５は、演算器２から出力される演算データＡｉを格納して１データずつシフトするレジスタである。
【００１９】
第１のラッチ回路６は、シフトレジスタ５から出力される演算データ中の偶数番目の演算データＡi （ｉ＝0,2,4,6,・・・）をラッチする一時保持器であり、第２のラッチ回路７は、演算器２から出力される演算データ中の奇数番目の演算データＡi （ｉ＝1,3,5,7,・・・）をラッチする一時保持器である。８はバッファメモリ、９は出力端子である。
【００２０】
上記装置の動作を、図２のタイミングチャートを参照して説明する。
なお、この図２のタイミングチャートも、前述した図４の場合と同じく、データ数の低減率１／２ⁿ ＝１／４（ｎ＝２）、すなわち、連続する４つのデータａi ，ｂi ，ｃi ，ｄi （ｉ＝0,1,2,3,・・・）を１ブロックとして所定の演算処理を行ない、結果として１つの演算データＡi （ｉ＝0,1,2,3,・・・）を得るようにした場合の例である。
【００２１】
いま、図２（Ａ）に示すように、入力端子１から第１のブロックとして４つのデータａ0 ，ｂ0 ，ｃ0 ，ｄ0 が入力されると、演算器２はこの４つのデータａ0 ，ｂ0 ，ｃ0 ，ｄ0 を１ブロックとして所定の演算を行ない、その結果としてデータ数が１／４に圧縮された１つの演算データＡ0 を出力する。
【００２２】
次に、第２のブロックとして４つのデータａ1 ，ｂ1 ，ｃ1 ，ｄ1 が入力されると、演算器２はこの４つのデータａ1 ，ｂ1 ，ｃ1 ，ｄ1 を１ブロックとして所定の演算を行ない、その結果としてデータ数が１／４に圧縮された１つの演算データＡ1 を出力する。
【００２３】
このようにして、演算器２は、連続する４つのデータを１ブロックとして次々と所定の演算を行ない、図２（Ｂ）に示すように、データ数を１／４に圧縮した演算データＡ0 ，Ａ1 ，Ａ2 ，Ａ3 ，・・・を次々と出力する。なお、図２（Ｂ）中の×印は意味のない無効データである。
【００２４】
演算器２の出力データは、シフトレジスタ３と第２のラッチ回路７に入力される。シフトレジスタ３に入力された演算器２からの出力データは、図２（Ｃ）〜（Ｅ）に示すように、３つのシフトレジスタ３〜５によって順次シフトされ、データ数（２ ^ｎ −１）＝３だけシフトされた後、図２（Ｆ）に示すように、偶数番目の演算データＡ0 ，Ａ2 ，Ａ4 ，Ａ6 ，・・・のみが第１のラッチ回路６に順次ラッチされる。一方、第２のラッチ回路７に入力された演算器２からの出力データは、図２（Ｇ）に示すように、奇数番目の演算データＡ1 ，Ａ3 ，Ａ5 ，Ａ7 ，・・・のみが第２のラッチ回路７に順次ラッチされる。
【００２５】
前記第１のラッチ回路６のＯＥ（アウトプット・イネーブル）端子には、図２（Ｈ）に示す出力制御信号が入力され、また、第２のラッチ回路７のＯＥ端子には、図２（Ｉ）に示す出力制御信号が入力されている。ラッチ回路６，７は、このＯＥ端子に出力制御信号“１”が与えられた時、ラッチしているデータを出力するように動作するものである。
【００２６】
したがって、図２（Ｈ），（Ｉ）に示すような出力制御信号がそれぞれ与えられと、第１および第２のラッチ回路６，７からは、図２（Ｊ）に示すように、メモリ書き込みデータ（Ａ0,Ａ1)、（Ａ2,Ａ3)、（Ａ4,Ａ5)、（Ａ6,Ａ7)がそれぞれ１組となって順次出力され、バッファメモリ８に入力される。
【００２７】
そして、バッファメモリ８は、図２（Ｋ）に示すＲ／Ｗ信号に従って、図２（Ｊ）のメモリ書き込みデータを所定のアドレス位置に順次書き込むとともに、順次出力データとして読み出す。この結果、バッファメモリ８には有効な演算データＡi （ｉ＝0,1,2,3,・・・）のみが記憶されるとともに、出力端子９からは、図２（Ｌ）に示すように、有効な演算データＡi （ｉ＝0,1,2,3,・・・）のみが出力される。
【００２８】
このため、バッファメモリ８に意味のない無効なデータが記憶されるようなことがなくなり、その分メモリ容量を小さくすることができる。また、１個のバッファメモリ８のみを用いてデータの書き込みと読み出しが行なわれるので、メモリの書き込み制御と読み出し制御が簡単となる。
【００２９】
なお、上記の例は、４つのデータを１ブロックとして演算処理を行ない、そのデータ数を１／４に低減した場合を例に採ったが、この発明はこれに限定されるものではない。すなわち、この発明は、連続する所定個２ⁿ（ｎ＝1,2,3,・・・）のデータを１ブロックとして演算処理することにより、そのデータ数を１／２ⁿ （ｎは整数）に低減するようにしたデータ伝送方法と装置に対して適用可能である。データ数を１／２ⁿ に低減した場合、前記シフトレジスタのシフト段数は（２ⁿ −１）に設定すればよい。
【００３０】
【発明の効果】
以上説明したように、請求項１に記載の発明によれば、有効な演算データのみを用いて効率よくデータ変換し、データ伝送することができるので、無効データなどの無駄なデータをメモリに記憶する必要がなくなり、容量の小さな１個のバッファメモリだけを用いてデータ変換することができる。
【００３１】
また、請求項２に記載の発明によれば、１個のメモリだけでデータ変換して伝送することができるため、装置の構成が簡単となり、コストと消費電力を低減することができる。また、１個のバッファメモリを用いてデータの書き込みと読み出しを行なっているため、バッファメモリに対する書き込み制御と読み出し制御が簡単となり、これに伴って周辺回路も簡素化することができる。
【図面の簡単な説明】
【図１】この発明に係るデータ変換装置の実施の形態の一例を示すブロック図である。
【図２】図１の装置のタイミングチャートである。
【図３】従来例を示すブロック図である。
【図４】従来例のタイミングチャートである。
【符号の説明】
１入力端子
２演算器
３〜５シフトレジスタ
６第１のラッチ回路
７第２のラッチ回路
８バッファメモリ
９出力端子
ａi 〜ｄi 入力データ
Ａi 演算データ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a data conversion method and apparatus, and more specifically, by performing arithmetic processing on a predetermined number of consecutive 2 ⁿ (n is an integer) data as one block, the number of data is reduced to ½ ^n. The present invention relates to a data conversion method and apparatus for outputting the calculated data through a buffer memory.
[0002]
[Prior art]
A data conversion method in which input data is processed in units of blocks, stored in a buffer memory (hereinafter simply referred to as a memory), and the data is read and transmitted, includes the case of using one memory. In some cases, a plurality is used. When a plurality of memory cells are used, output signals to be transmitted are combined with each other by writing or reading alternately or sequentially. On the other hand, when the number of memories is one, the data strings processed in parallel are processed one by one in the memory using a multiplexer and transmitted.
[0003]
FIG. 3 shows a configuration of a conventional data conversion apparatus, which is a case where there are two memories.
In the figure, reference numeral 31 denotes an input terminal. Data to be processed is continuously input to the input terminal 31. The arithmetic unit 32 reduces the number of data to 1/2 ⁿ (n = 1, 2, 3...) By performing arithmetic processing on a predetermined number of consecutive 2 ⁿ (n is an integer) as one block. An arithmetic unit such as a data compressor. The two latch circuits 33 and 34 are data holders for alternately latching the data after calculation obtained by the calculator 32 and writing the latched data in the two buffer memories 35 and 36 alternately.
[0004]
The operation of the conventional apparatus will be described with reference to the timing chart of FIG.
FIG. 4 shows the reduction rate of the number of data 1/2 ⁿ = ¼ (n = 2), that is, four consecutive data a i, bi, ci, di (i = 0, 1, 2, 3 ,... Is a timing chart in the case where predetermined calculation processing is performed as one block and one calculation data Ai (i = 0, 1, 2, 3,...) Is obtained as a result. . The data a i, b i, c i, and d i correspond to data for every four consecutive pixels, for example, in the case of image processing.
[0005]
Now, as shown in FIG. 4A, when four data a0, b0, c0, d0 are input from the input terminal 31 as the first block, the arithmetic unit 32 causes the four data a0, b0, c0 to be input. , D0 as one block, a predetermined calculation is performed, and as a result, one calculation data A0 with the number of data compressed to ¼ is output.
[0006]
Next, when four pieces of data a1, b1, c1, and d1 are input as the second block, the computing unit 32 performs a predetermined calculation using the four pieces of data a1, b1, c1, and d1 as one block. As a result, one calculation data A1 whose number of data is compressed to ¼ is output.
[0007]
In this way, the computing unit 32 performs predetermined computations one after another with four consecutive data as one block, and as shown in FIG. 4B, the computation data A0, A1, A2, A3,... Are output one after another. Note that the crosses in FIG. 4B are meaningless invalid data.
[0008]
As shown in FIGS. 4 (C) and 4 (D), the two latch circuits 33 and 34 are the operation data A0, A1, A2, A3,. Data X is latched and held alternately. That is, as shown in FIG. 4C, the first latch circuit 33 alternately latches and holds the operation data Ai and invalid data x such as A0, X, A1, X, A2, X,. I will do it. Further, as shown in FIG. 4D, the second latch circuit 34 latches and holds only invalid data such as x, x, x,...
[0009]
The first buffer memory 35 receives the data of FIG. 4C latched by the first latch circuit 33 according to the R (read) / W (write) signal shown in FIG. Write sequentially to the location and read sequentially. In addition, the second buffer memory 36 sequentially writes the data of FIG. 4D latched by the second latch circuit 34 in accordance with the R / W signal shown in FIG. Read sequentially.
[0010]
As a result, as shown in FIG. 4G, valid operation data Ai and meaningless invalid data x are alternately read from the two buffer memories 35 and 36 and output from the output terminal 37.
[0011]
[Problems to be solved by the invention]
Since the conventional data conversion apparatus described above performs data conversion using the two buffer memories 35 and 36, it is effective as apparent from the latch data shown in FIGS. Not only the operation data Ai but also invalid data in the middle is latched and written to the buffer memory one after another.
[0012]
For this reason, there is a problem in that the memory area is wasted due to meaningless invalid data, the memory capacity becomes unnecessarily large, and the cost becomes high. In addition, data is written and read using two buffer memories. Since the steps are alternately performed, the writing control and the reading control become complicated, and the peripheral circuit is complicated accordingly. In addition, it is difficult to perform this process with a single memory because there is a limit to the capacity of the memory, which may cause overflow.
[0013]
The present invention has been made to solve the above-described problems, and its purpose is to use only one buffer memory by devising to write only valid data after arithmetic processing to the buffer memory. It is an object of the present invention to provide a data conversion method and apparatus capable of efficiently converting data.
[0014]
[Means for Solving the Problems]
In order to solve the above problems, the present invention employs the following means.
That is, in the data conversion method according to claim 1, the number of data is reduced to ½ ⁿ by performing arithmetic processing on a predetermined number 2 ⁿ (n is an integer) continuous by an arithmetic unit as one block, a data conversion method so as to output the data after the operation through the buffer memory, and shifts the data obtained by the arithmetic processing by (2 n ^-1) number of data, the (2 n ^-1) data The data shifted by the number and the data processed in the next block are sequentially written in one buffer memory as a set.
[0015]
In such a configuration, only the operation data reduced to 1/2 ⁿ (n is an integer) and shifted by the number of (2 ⁿ −1) data and the operation data of the next block are sequentially written to the buffer memory. . For this reason, useless data such as invalid data is not stored, and data conversion can be performed using only one buffer memory having a small capacity.
[0016]
Further, the data conversion device according to claim 2 is configured such that the predetermined number 2 ⁿ consecutive by the computing unit.
In a data conversion apparatus in which (n is an integer) data is processed as one block, the number of data is reduced to 1/2 ⁿ , and the data after the calculation is output via a buffer memory. next the one buffer memory, a shift means for shifting (2 n ^-1) number of data the data obtained by the operation processing, the by shift means (2 n ^-1) number of data only and the shift data Latching means for latching the processed data of these blocks as a set and sequentially writing them into the one buffer memory.
[0017]
In such a configuration, only one buffer memory is required, which simplifies the configuration of the apparatus and simplifies the peripheral circuit.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
FIG. 1 shows an example of an embodiment of a data conversion apparatus according to the present invention. In the figure, reference numeral 1 denotes an input terminal to which data to be processed is continuously input. The arithmetic unit 2 is an arithmetic unit such as a data compressor that reduces the number of data to 1/2 ⁿ (n is an integer) by performing arithmetic processing on a predetermined number of continuous data as one block. The three shift registers 3 to 5 are registers that store the arithmetic data Ai output from the arithmetic unit 2 and shift the data one by one.
[0019]
The first latch circuit 6 is a temporary holder that latches even-numbered operation data Ai (i = 0, 2, 4, 6,...) In the operation data output from the shift register 5. The second latch circuit 7 is a temporary holder for latching odd-numbered arithmetic data Ai (i = 1, 3, 5, 7,...) In the arithmetic data output from the arithmetic unit 2. 8 is a buffer memory, and 9 is an output terminal.
[0020]
The operation of the above apparatus will be described with reference to the timing chart of FIG.
The timing chart of FIG. 2 also has a data number reduction rate of 1/2 ⁿ = ¼ (n = 2), that is, four consecutive data ai, bi, ci as in the case of FIG. , Di (i = 0,1,2,3,...) As one block, predetermined calculation processing is performed, and as a result, one calculation data Ai (i = 0,1,2,3,...) It is an example in the case of obtaining.
[0021]
Now, as shown in FIG. 2A, when four data a0, b0, c0, d0 are input from the input terminal 1 as the first block, the arithmetic unit 2 causes the four data a0, b0, c0 to be input. , D0 as one block, a predetermined calculation is performed, and as a result, one calculation data A0 with the number of data compressed to ¼ is output.
[0022]
Next, when four pieces of data a1, b1, c1, and d1 are inputted as the second block, the computing unit 2 performs a predetermined calculation with these four pieces of data a1, b1, c1, and d1 as one block, As a result, one calculation data A1 whose number of data is compressed to ¼ is output.
[0023]
In this way, the computing unit 2 performs predetermined computations one after another using four consecutive data as one block, and as shown in FIG. 2B, the computation data A0, A1, A2, A3,... Are output one after another. Note that the crosses in FIG. 2B are meaningless invalid data.
[0024]
The output data of the arithmetic unit 2 is input to the shift register 3 and the second latch circuit 7. As shown in FIGS. 2C to 2E, output data from the arithmetic unit 2 input to the shift register 3 is sequentially shifted by the three shift registers 3 to 5, and the number of data (2 ⁿ −1). After being shifted by = 3, only even-numbered arithmetic data A0, A2, A4, A6,... Are sequentially latched in the first latch circuit 6 as shown in FIG. On the other hand, as shown in FIG. 2 (G), the output data from the arithmetic unit 2 input to the second latch circuit 7 is only odd-numbered arithmetic data A1, A3, A5, A7,. The two latch circuits 7 are sequentially latched.
[0025]
The output control signal shown in FIG. 2 (H) is input to the OE (output enable) terminal of the first latch circuit 6, and the OE terminal of the second latch circuit 7 is connected to FIG. The output control signal shown in I) is input. The latch circuits 6 and 7 operate to output the latched data when the output control signal “1” is given to the OE terminal.
[0026]
Therefore, when output control signals as shown in FIGS. 2 (H) and (I) are applied, the first and second latch circuits 6 and 7 write data into the memory as shown in FIG. 2 (J). Data (A 0, A 1), (A 2, A 3), (A 4, A 5), (A 6, A 7) are sequentially output as a set and input to the buffer memory 8.
[0027]
Then, the buffer memory 8 sequentially writes the memory write data of FIG. 2 (J) to a predetermined address position and sequentially reads it as output data in accordance with the R / W signal shown in FIG. 2 (K). As a result, only valid operation data Ai (i = 0, 1, 2, 3,...) Is stored in the buffer memory 8, and from the output terminal 9, as shown in FIG. Only valid operation data Ai (i = 0, 1, 2, 3,...) Is output.
[0028]
For this reason, meaningless invalid data is not stored in the buffer memory 8, and the memory capacity can be reduced accordingly. In addition, since data writing and reading are performed using only one buffer memory 8, memory writing control and reading control are simplified.
[0029]
In the above example, the calculation process is performed with four data as one block and the number of data is reduced to ¼. However, the present invention is not limited to this. That is, according to the present invention, a predetermined number of consecutive 2 ⁿ (n = 1, 2, 3,...) Data is processed as one block, whereby the number of data is reduced to 1/2 ⁿ (n is an integer). The present invention can be applied to a data transmission method and apparatus that are reduced to a minimum. When the number of data is reduced to 1/2 ⁿ , the number of shift stages of the shift register may be set to (2 ⁿ −1).
[0030]
【The invention's effect】
As described above, according to the first aspect of the present invention, it is possible to efficiently perform data conversion and data transmission using only valid operation data, so that useless data such as invalid data is stored in the memory. Therefore, data conversion can be performed using only one buffer memory having a small capacity.
[0031]
According to the second aspect of the present invention, since data can be converted and transmitted by only one memory, the configuration of the apparatus is simplified, and the cost and power consumption can be reduced. Further, since data writing and reading are performed using one buffer memory, writing control and reading control with respect to the buffer memory are simplified, and accordingly, peripheral circuits can be simplified.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an example of an embodiment of a data conversion apparatus according to the present invention.
FIG. 2 is a timing chart of the apparatus of FIG.
FIG. 3 is a block diagram showing a conventional example.
FIG. 4 is a timing chart of a conventional example.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Input terminal 2 Calculator 3-5 Shift register 6 1st latch circuit 7 2nd latch circuit 8 Buffer memory 9 Output terminal ai-di Input data Ai Operation data

Claims

The arithmetic unit calculates a predetermined number of consecutive 2 ⁿ (n is an integer) data as one block, thereby reducing the number of data to ½ ⁿ , and outputs the data after the operation via a buffer memory. In the data conversion method,
Shifting the data obtained by the arithmetic processing by the number of (2 ⁿ −1) data,
Sequentially writing the data shifted by the number of (2 ⁿ −1) data and the data processed in the next block into one buffer memory as a set;
A data conversion method characterized by the above.

The arithmetic unit calculates a predetermined number of consecutive 2 ⁿ (n is an integer) data as one block, thereby reducing the number of data to ½ ⁿ , and outputs the data after the operation via a buffer memory. In the data conversion device designed to
One buffer memory,
Shift means for shifting the data obtained by the arithmetic processing by the number of (2 ⁿ −1) data;
Latch means for latching the data shifted by the number of (2 ⁿ −1) data by the shift means and the data processed in the next block as a set, and sequentially writing them into the one buffer memory;
A data conversion device comprising: