JP3678968B2

JP3678968B2 - 回路基板

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Publication number: JP3678968B2
Application number: JP2000052935A
Authority: JP
Inventors: 勝一加藤
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 2000-02-29
Filing date: 2000-02-29
Publication date: 2005-08-03
Anticipated expiration: 2020-02-29
Also published as: JP2001244580A

Description

【０００１】
【発明の属する技術分野】
本発明は、電圧制御型発振器、パワーモジュールなどの共振回路を具備した回路構成に用いられる回路基板に関するものである。
【０００２】
【従来の技術】
携帯電話機などの高周波動作する電子・通信機器では、共振回路を利用した発振器やフィルタなどが用いられる。そして、このような回路基板は、単板または積層状の誘電体基板に、ストリップ線路、マイクロストリップ線路、インダクタンタス素子などのインダクタンス成分を有する導体膜が形成されている。これにより、回路基板の高集積化を図っている。
【０００３】
図４は、従来の共振回路を含む回路基板の分解斜視図である。共振回路基板としては３層のセラミック誘電体層５１ａ、５１ｂ、５１ｃから成る積層基板５１が用いられる。そして、積層基板５１には、共振回路の一部を構成する各種導体パターン５４、５８、配線パターン５３が形成されており、さらに、表面に所定回路を構成するトランジスタ、抵抗、コンデンサなどの回路素子５２が配置されている。これにより、共振回路を有する発振回路ないしフィルタ回路を構成したものである。
【０００４】
図において、共振回路の一部を構成する導体パターン５４（５４ａ、５４ｂ）、５８は、例えば、誘電体層５１ａの厚み方向に延びる２つのビアホール導体５６ａ、５６ｂを介して接続されている。具体的には、積層基板５１の表面に形成された一方の導体パターン５４ａ（第１の導体パターン）は、第１のビアホール導体５６ａの上部側一端である上部接続部に接続し、さらに、第１のビアホール導体５６ａの下部側一端である下部接続部は、誘電体層５１ａと５１ｂとの層間（誘電体層１ａの下面側）に配置された第３の導体パターン５８の一端部に接続している。さらに、第３の導体パターン５８の他端は、第２のビアホール導体５６ｂの下部側一端である下部接続部に接続し、さらに、第２のビアホール導体５６ａの上部側一端である上部接続部は、導体パターン５４（第２の導体パターン）に接続している。
【０００５】
このような共振回路基板５１は、誘電体セラミックのスラリーから形成された大型グリーンシートに、ビアホール導体５６ａ、５６ｂとなる貫通穴を形成し、そして、各貫通穴に導電ペーストを充填するとともに、大型グリーンシート上に、銀などからなる導体ペーストをスクリーン印刷して、所定導体パターン５４、５８や配線パターン５３となる導体膜を形成し、その後、大型グリーンシートを積層する。その後、所定の条件で焼成し、得られた多数個取りの母基板を分割して個々の共振回路基板とする。このようにして得られた共振回路基板は、その表面に各種電子部品素子５２を実装していた。
【０００６】
尚、このような基板材料は、セラミックだけでなく、ガラスエポキシ樹脂による複合材料基板でもよい。エポキシのプリプレーグシートに銅箔を張り、所望の電極パターンにエッチングしたものを張り合わせて加熱圧着することにより同様の基板が得られる。
【０００７】
このような共振回路基板において、第１の導体パターン５４ａ、第１のビアホール導体５６ａ、第３の導体パターン５８、第２のビアホール導体５６ｂ及び第２の導体パターン５４ｂとが一連となり、所定長さの導体膜（例えば、ストリップライン）となり、所定インダクタンス成分を有する。これにより、所定共振回路で所望の電気特性を得る。発振ないしフィルター回路は、特定の周波数で電気的に共振させる必要があるが、その共振周波数を決めるのはストリップラインの電気長Lであり、およそその物理的な長さと等価である。このストリップラインの物理的長さをコントロールすることによって当該回路を所望の共振周波数で動作させることが可能になる。
【０００８】
このストリップラインとなる導体膜を基板上面に形成することは、通常、回路基板の大型化につながり得策ではない。このため、基板の構成を積層基板として、ストリップラインの一部または全部を内層に形成していた。これにより、共振回路基板の小型化に大きな効果的がある。
【０００９】
【発明が解決しようとする課題】
しかしながら、上述の構造の回路基板では、電気的な特性は、積層基板の製造工程、特に、積層時の精度により大きく左右される。即ち、第１の導体パターン５４ａの端部における接続点と、第３の導体パターン５８の一端部の接続点とが、また、第３の導体パターン５８の他端部の接続点と第２の導体パターン５４ｂの端部における接続点とが、必ずしも一致せず、また、接続のための第１及び第２のビアホール導体５６ａ、５６ｂの中心も厳密には一致しない。
【００１０】
いま結果として、誘電体層５１ａと誘電体層５１ｂとの積層工程の位置ずれにより、ビアホール導体と各導体パターンとが電気的接続していたとしても、物理的にずれ量ΔＬだけ位置ずれが発生したとする。この時、２つのビアホール導体で各々ずれ量ΔＬが生じ、全体として２×ΔＬの電気長の増加または減少してしまう。
【００１１】
通常、積層基板は母基板からの多数個取りすると、積層基板となる領域がどこに位置するかによってずれ量ΔＬもまちまちの値を取るのが通常である。
【００１２】
このように、積層ずれや導体パターンの印刷ずれ、ビアホール位置のずれ、母基板内の収縮バラツキなどにより、インダクタンス成分を有する導体膜の全体の電気長のバラツキが発生し、その結果所望の共振特性の共振回路が得られない。
【００１３】
尚、このような対策として、通常、インダクタンス成分を有する導体パターンに共振特性を調整する電極パターンを付与し、その電極パターンをトリミング処理していた。即ち、このような構成では、加工工数のアップにつながっていた。
【００１４】
本発明は、上術の課題に鑑みて案出されたものであり、その目的は、製造時の位置ずれなどが発生しても、共振特性が変動することがなく、しかも、小形化が可能な回路基板を提供することにある。
【００１５】
本発明の回路基板は、第１のビアホール導体及び第２のビアホール導体が形成された誘電体層の上面側に、前記第１のビアホール導体と接続する第１の導体パターン及び前記第２ビアホール導体と接続する第２の導体パターンを各々配置するとともに、前記誘電体層の下面側に、両端が前記第１及び第２のビアホール導体と接続する第３の導体パターンを配置して成る回路基板において、前記第３の導体パターンは、前記誘電体層の下面側で前記第１、第２のビアホール導体にのみ接続されるようにして帯状に形成されており、且つ前記第３の導体パターンの両端に設けられる円形ランド近傍のリード部が平行な相反する方向に導出されていることを特徴とするものである。
【００１６】
【発明の実施の形態】
以下に、本発明の回路基板を図面に基づいて説明する。
図１は、本発明の共振回路を具備した回路基板の部分分解斜視図であり、以下、これを共振回路基板として説明する。
【００１７】
図１において、１は、誘電体基板、２ａ〜２ｄは各種電子部品、３は配線パターン、４（４ａ、４ｂ）は上面側の導体パターン、６ａ、６ｂはビアホール導体、８は下面側の導体パターンである。
【００１８】
誘電体基板１は、例えば、３層の誘電体層１ａ〜１ｃの積層構造である。そして、この基板には、共振回路の一部を構成するインダクタンス成分を有する導体膜（マイクロストリップ、ストリップライン、インダクタンス導体膜）が形成されている。また、基板１の表面には、各種電子部品２ａ〜２ｄが配線パターン３に接続されている。
【００１９】
そして、共振回路の一部を構成する所定インダクタンス成分を有する導体膜は、誘電体基板１を構成する誘電体層１ａの上面側及び下面側（誘電体層１ａと誘電体層１ｂとの接合面）に形成されている。即ち、誘電体層１ａの上面側の第１の導体パターン膜４ａ、第２の導体パターン４ｂ、第３の導体パターン８及びこれらを接続するビアホール導体６ａ、６ｂとから構成されている。尚、第１の導体パターン、第２の導体パターン４ａ、４ｂは、この例では導体の長さが短いため、ビアホール導体６ａ、６ｂの両端部との接続におけるリード部と完全に分けて表記することができないため、記号を兼用している。
【００２０】
具体的には、誘電体層１の上面において、第１の導体パターン４ａは、所定配線パターン３から延び、一端部に円形ランド５ａが形成されている。また、第２の配線パターン４ｂも、所定配線パターン３から延び、一端部に円形ランド５ｂが形成されている。
【００２１】
また、誘電体層１の下面側（図では、誘電体層１ｂの上面）において、周回するように形成された第３の導体パターン８は、ビアホール導体６ａ，６ｂにのみ接続された状態で帯状をなすように形成されており、その両端部には円形ランド７ａ、７ｂが設けられ、該円形ランド７ａ、７ｂの近傍には、平行な相反する方向、即ち、互いに平行で、延出方向が互いに逆向きとなっているリード部８ａ、８ｂが設けられている。
【００２２】
そして、誘電体層１ａには、その厚み方向に延びる第１のビアホール導体６ａ、第２のビアホール導体６ｂが形成されている。
【００２３】
そして、誘電体層１ａと誘電体層１ｂとを積層した時に、誘電体層１ａ上の第１の導体パターン４ａは、ランド５ａを介して第１のビアホール導体６ａの上端（上部側接続部）に接続される。また、第１のビアホール導体６ａの下端（下部側接続部）は、第３の導体パターン８の一方の端部のランド７ａに接続される。また、第３の導体パターン８の他方の端部のランド７ｂは、第２のビアホール導体６ｂの下端（下部側接続部）に接続されている。さらに、第２のビアホール６ｂの（上端）上部側接続部は、第２の導体パターン４ｂの端部のランド５ｂに接続される。
【００２４】
即ち、第１の導体パターン４ａ、第１のビアホール導体６ａ、第３の導体パターン８、第２のビアホール導体６ｂ、第２の導体パターン４ｂが互いに接続され、所定インダクタンス成分を有する導体膜、例えばストリップラインを構成している。
【００２５】
以下に、各導体パターン４ａ、４ｂ、８などの具体的な寸法を示す。誘電体基板１の表面に形成された配線パターン３に接続する第１の導体パターン４ａ、第２の導体パターン４ｂは、導体幅０．３〜０．５ｍｍであり、その端部の円形ランド５ａ、５ｂは、直径０．７ｍｍである。
【００２６】
また、誘電体層１ａの下面側に形成された第３の導体パターン８は、導体幅０．３〜０．５ｍｍであり、その両端部の円形ランド７ａ、７ｂは、直径０．９ｍｍである。
【００２７】
そして、両ランド５ａ、７ａ及び５ｂ、７ｂを接続するビアホール導体６ａ、６ｂは、その径が０．３ｍｍである。
【００２８】
そして誘電体層１ａ、１ｂとの間で位置ずれ（積層ずれ、印刷ずれ）がない場合は、ランド５ａ、５ｂ、７ａ、７ｂの中心が、ビアホール導体６ａ、６ｂの中心に位置するようになる。尚、第３の導体パターン８の両端部のランド７ａ、７ｂが、第１の導体パターン４ａのランド５ａや第２の導体パターン４ｂのランド５ｂに比べて直径で０．２ｍｍ大きく形成されるのは、積層時の位置合わせ精度０．１ｍｍを考慮しているためである。
【００２９】
図１に示す共振回路基板のインダクタンス成分を有する導体膜と、従来の図４の共振回路基板のインダクタンス成分を有する導体膜との異なる点は、上述したように、第２の導体パターン８の両端部におけるリード部８ａ、８ｂの引き出し方向である。即ち、その両リード部８ａ、８ｂの引き出し方向（延出方向）は互いに平行であるものの、ビアホール導体６ａ、６ｂの下部接続部（ランド７ａ、７ｂ）から見たときに、リード部８ａ、８ｂの延出する向きが互いに逆向きになることである。要は、ランド７ａからのリード部８ａと、ランド７ｂからのリード部８ｂとでは引き出し方きが１８０度をなしている。
【００３０】
これを、２つのビアホール導体６ａ、６ｂの合計４つの接続部からみた時、第１のビアホール導体６ａの上部接続部から第１の導体パターン４ａの延出方向（図１上、右上に向かう方向）、第１のビアホール導体６ａの下部接続部から第３の導体パターン８のリード部８ａの延出方向（図１上、右上に向かう方向）、第２のビアホール導体６ｂの下部接続部から第３の導体パターン８のリード部８ａの延出方向（図１上、左下に向かう方向）、第２のビアホール導体６ｂの上部接続部から第２の導体パターン４ｂの延出方向（図１上、右上に向かう方向）において、各４つの延出方向は互いに平行である。そして、その延出する向きは、１の延出向き、即ち、第２のビアホール導体６ｂの下部接続部から第３の導体パターン８のリード部８ａの延出の向きのみが、他の延出向きとは逆向きになっている。
【００３１】
このような第３の導体パターン８のように、その端部のリード８ａ、８ｂの延出向きを互い逆にすることで、例えば、誘電体層１ａと誘電体層１ｂとを積層加工した時に、また、第３の導体パターン８を印刷した時、その位置ずれによる発生する電気長のずれの影響を受けないようににできる。
【００３２】
この状況は図２を使って説明することができる。
【００３３】
図２（ａ）〜（ｃ）は、図１の第２のビアホール導体６ｂ側を示し、第２のビアホール導体６ｂの上部接続部に接続するランド５ｂから第３の導体パターン４ｂが紙面の奥向きに延出し、ビアホール導体６ｂの下部接続部に接続するランド７ｂから、第３の導体パターン８の端部が紙面の手前に延出している。
【００３４】
図２（ｄ）〜（ｆ）は、図１の第１のビアホール導体６ａ側を示し、第１のビアホール導体６ａの上部接続部に接続するランド５ａから第１の導体パターン４ａが紙面の奥向きに延出し、ビアホール導体６ａの下部接続部に接続するランド７ａから第３の導体パターン８の端部が紙面の手前に延出している。
【００３５】
図２（ａ）、（ｄ）は、正常な位置に積層された場合を示す。これ対して、図２（ｂ）（ｅ）は、ビアホール導体６ａ、６ｂが、ランド７ａ、７ｂの中心から紙面の奥向き方向にずれた状態である。図２（ｃ）（ｆ）は、ビアホール導体６ａ、６ｂが、ランド７ａ、７ｂの中心から紙面の手前方向にずれた状態である。
【００３６】
図２（ｂ）及び（ｅ）において、図２（ｂ）の第２のビアホール導体６ｂ側では、インダクタンス成分の導体膜の電気長Ｌが、位置ずれ量ΔＬに応じて、ΔＬだけ伸びることになる（＋ΔＬ）。これに対して、図２（ｅ）の第１のビアホール導体６ａ側では、インダクタンス成分の導体膜の電気長Ｌが、位置ずれ量ΔＬに応じて、ΔＬだけ短くなる（−ΔＬ）。
【００３７】
また、図２（ｃ）及び（ｆ）において、図２（ｃ）の第２のビアホール導体６ｂ側では、インダクタンス成分の導体膜の電気長Ｌが、位置ずれ量ΔＬに応じて、ΔＬだけ短くなることになる（−ΔＬ）。これに対して、図２（ｆ）の第１のビアホール導体６ａ側では、インダクタンス成分の導体膜の電気長Ｌが、位置ずれ量ΔＬに応じて、ΔＬだけ伸びる（＋ΔＬ）。
【００３８】
本発明では、第３の導体パターン８の両端部のリード部８ａ、８ｂが、互いに逆向きに延出するよう設定しているので、例えば積層時のパターンずれや印刷ずれにより、そのずれ方向が各リード部８ａ、８ｂと同一方向である場合では、図２（ｂ）の状態と図２（ｅ）の状態の組み合わせか、または、図２（ｃ）の状態と図２（ｆ）の状態の組み合わせのいずれかである。
【００３９】
このような組合せでは、電気長のずれがΔＬ、−ΔＬの組合せであり、互いに相殺されて電気長の変化は無くなる。
【００４０】
すなわち積層ずれによる影響を受けることがない。
【００４１】
図２（ｇ）〜図２（ｉ）は、第２のビアホール導体６ｂ側を例にして、積層ずれや印刷ずれ方向が、上述の方向と直交する横方向に発生した場合の影響を考える。
【００４２】
図２（ｇ）では正常の接続状態を示す。尚、図中、点線は信号経路の最短距離を示している。
【００４３】
仮に、図２（ｈ）のように第２の導体パターン４ｂが左側にずれた場合、図２（ｉ）のように第２の導体パターン４ｂが右側にずれた場合でも、点線部分で示す信号経路の最短距離は実質的に変動せず、電気長としては殆ど影響を受けることがない。
【００４４】
尚、図２（ｈ）、（ｉ）は、ビアホール導体６ｂの上部接続部に接続する第２の導体パターン４ｂを例にして説明しているが、相対的にビアホール導体６ａの下部接続部に接続する第３の導体パターン８の左右方向のずれも同様である。また、第１のビアホール導体６ａ側も同様である。
【００４５】
実際のずれは、任意の方向に発生するが、ずれを前後方向と横方向に分解して考えると、前後方向、横方向共に電気長に影響を受けないため、任意方向のずれによる電気長の変動は発生しないことが分かる。
【００４６】
以上のように、本発明の共振回路基板では、２つのビアホール導体６ａ、６ｂを有するインダクタンス成分を有する導体膜において、この２つのビアホール導体６ａ、６ｂから各導体パターン４ａ、４ｂ、８の延出方向を制御したため、誘電体層１ａ、１ｂの延出方向での積層ずれやビアホール導体６ａ、６ｂに対して導体パターン４ａ、４ｂ、または８の位置ずれが発生しても、実質的に電気長の変動が２つのビアホール導体６ａ、６ｂ側で相殺されて、電気長の変動のない安定した共振特性を有する共振回路基板とすることができる。
【００４７】
また、インダクタンス成分を有する導体膜を、誘電体層１ａの上面側と下面側に分けて形成しているため、この導体膜の高密度化ができ、これにより、小型化が可能となる。
【００４８】
また、従来、必要であったインダクタンス成分を有する導体膜に形成していたトリミングパターンが不要、または小さくて済む。
【００４９】
また基板積層時の管理が容易で、調整作業がなく、加工コストのかからない安価な基板を得ることができる。
【００５０】
図３は、本発明の他の実施例を示す。図１に示した第３の導体パターン８の変形例である。すなわち、図１に示す第３の導体パターン８は、一方の端部のランド７ａを取り囲むようにパターンニングされているが、本実施例では、両端の２つのランドを横切るようなパターン、例えば、概略Ｓ字状の導体パターン１８となっている。
【００５１】
これによって、第１のビアホール導体６ａの下部接続部において、リード部１８ａは紙面の上側に延出し、第２のビアホール導体６ｂの下部接続部において、リード部１８ｂは紙面の下側に延出している。
【００５２】
尚、第１のビアホール導体６ａの上部接続部において、第１の導体パターン４ａは、紙面の上側に延出し、第２のビアホール導体６ｂの上部接続部において、第２の導体パターン４ｂは紙面の上側に延出している。
【００５４】
図３においても、図２で説明したように、２つのビアホール導体６ａ、６ｂにおいて、２つのビアホール導体の一方の接続部において、導体パターンとの間で電気長の変動が互いに相殺されることになる。これにより、安定した共振特性が維持できる。
【００５６】
上述の実施例では、インダクタンス成分を有する導体膜として、ストリップラインのみな説明したが、例えは、誘電体層１ｂと１ｃとの層間にグランド電位の導体膜を形成し、マイクロストリップ線路として用いて、分布定数的に共振回路を構成しても構わない。
【００５７】
また、誘電体層を１層のみ、即ち、単板上の誘電体基板として、基板の表面に第１の導体パターン、第２の導体パターンを、基板の裏面に第３の導体パターンを形成しても構わない。
【００５８】
【発明の効果】
本発明によれば、回路基板の形成時の積層位置ずれが発生しても、その位置ずれによって生じる電気長の変動を、第１、第２のビアホール導体側で互いに打ち消しあうことができる。これにより、回路網側から見たときの電気長Ｌが影響しない。この回路基板を共振回路基板を用いた場合、共振周波数などの共振特性のバラツキを有効に抑えることができる。
【００５９】
また、トリミングパターンが不要、または小さくて済み、さらに、インダクタンス成分を有する導体膜を厚み方向にわけて形成できるため、小形の回路基板となる。
【００６０】
また基板積層時の管理が容易で、調整作業が除去または軽減され、加工コストのかからない安価な基板を得ることができる。
【図面の簡単な説明】
【図１】本発明の回路基板の実施例を示す一部分解した斜視図である。
【図２】（ａ）〜（ｉ）は、位置ずれが発生した時の電気長の変動状態を示す概略図である。
【図３】本発明の回路基板の他の実施例を示す一部分解した斜視図である。
【図４】従来の回路基板を示す一部分解した斜視図である。
【符号の説明】
１・・誘電体基板
１ａ、１ｂ、１ｃ・・誘電体層
２、２ａ、２ｂ、２ｃ、２ｄ・・電子部品
３・・配線パターン
４ａ、１４ａ、３４ａ・・第１の導体パターン
４ｂ、１４ｂ、３４ｂ・・第２の導体パターン
５ａ、５ｂ・・ランド
６ａ・・第１のビアホール導体
６ｂ・・第２のビアホール導体
７ａ、７ｂ・・ランド
８、１８、３８・・第３の導体パターン

Claims

第１のビアホール導体及び第２のビアホール導体が形成された誘電体層の上面側に、前記第１のビアホール導体と接続する第１の導体パターン及び前記第２ビアホール導体と接続する第２の導体パターンを各々配置するとともに、前記誘電体層の下面側に、両端が前記第１及び第２のビアホール導体と接続する第３の導体パターンを配置して成る回路基板において、
前記第３の導体パターンは、前記誘電体層の下面側で前記第１、第２のビアホール導体にのみ接続されるようにして帯状に形成されており、且つ前記第３の導体パターンの両端に設けられる円形ランド近傍のリード部が平行な相反する方向に導出されていることを特徴とする回路基板。