JP3683206B2 - 不揮発性半導体記憶装置およびその書き込み方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電気的に書き換え可能な不揮発性のメモリセルからなる半導体記憶装置に関し、特に、半導体記憶装置のメモリセルの浮遊ゲートに電子を注入する技術に関する。
【０００２】
【従来の技術】
従来から、ＥＰＲＯＭ(Erasable Programmable Read-Only Memory)、ＥＥＰＲＯＭ(Electrically Erasable Programmable Read-Only Memory)、フラッシュメモリ等の不揮発性半導体記憶装置が知られている。そのような不揮発性半導体記憶装置では、半導体素子上に多数の記憶セル（メモリセル）が形成され、各メモリセルには情報を記憶するための高抵抗の浮遊ゲートが設けられている。各メモリセルは、浮遊ゲートに電子を注入するか否かにより、２状態に分類され、その状態に応じて、例えばデジタル値のハイ／ローの１ビットが記憶される。すなわち、浮遊ゲートに電子を注入することにより電気的に書き込みが実施されている。
【０００３】
メモリセルの浮遊ゲートに電子を注入する方法としては、一般的に、次の２つの方法が知られている。
（１）メモリセルのソースとドレイン間に大電流等を流すことにより高いエネルギーを有する電子（ホット・エレクトロン）を発生させて、そのホット・エレクトロンを高抵抗の浮遊ゲートに注入するチャネル・ホット・エレクトロン（ＣＨＥ）注入型。
（２）メモリセルのゲートとドレイン間に高電圧（強電界）を印加した場合に、その間をトンネル効果で流れるファウラー・ノルドハイム（ＦＮ）電流を利用して、高抵抗の浮遊ゲートに電子を注入するＦＮ型。
【０００４】
図１１は、従来のＣＨＥ注入型のメモリセルを示した図である。
図１１のメモリセルＭ８１は、制御ゲート端（Ｇ）に電源電圧Ｖｇとして１２Ｖが印加されており、ドレイン端（Ｄ）に電源電圧Ｖｄとして６Ｖ〜７Ｖが印加されており、ソース端（Ｓ）は接地されている。このドレインとソース間に大電流を流すことにより、ホット・エレクトロンが発生して、浮遊ゲート（ＦＧ）８２に電子が注入される。また、ドレインとソース間の大電流は、不図示の制御回路により制御され、１回の書き込みについて１回の発生で実施される。すなわち、書き込みに用いられる、ドレインとソース間の大電流を制御するためのパルスは１パルスである。
【０００５】
図１２は、従来のＦＮ型のメモリセルを示した図である。
図１２のメモリセルＭ９１は、制御ゲート端（Ｇ）に電源電圧Ｖｇとして１０Ｖが印加されており、ドレイン端（Ｄ）に電源電圧Ｖｄとして−８Ｖが印加されており、ソース端（Ｓ）は接地されずフローティング状態になっている。この制御ゲートとドレイン間が高電圧であることから、トンネル効果でＦＮ電流（ＦＮトンネル電流）が流れ、浮遊ゲート（ＦＧ）９２に電子が注入される。また、ＦＮ型メモリセルの場合も制御ゲートとドレイン間の高電圧は、不図示の制御回路により制御され、１回の書き込みについて１回の印加が実施される。すなわち、書き込みに用いられる、制御ゲートとドレイン間の高電圧を制御するためのパルスは１パルスである。
【０００６】
このように、従来の不揮発性半導体記憶装置のメモリセルは、１パルスの大電流によるＣＨＥ注入によるか、１パルスの高電圧によるＦＮトンネル電流により、高抵抗の浮遊ゲートに電子を注入、すなわち、メモリセルへの書き込みを実施していた。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記した従来のＣＨＥ注入による方法では、大電流が必要であるため、例えば、縦横複数列のマトリクス状に浮遊ゲートを有するメモリセルが並んだメモリセルアレイの中から、制御回路で指定された複数のメモリセルに同時に電子を注入する場合等には、電源回路の電流供給能力を大きくする必要がある。つまり、電源回路の電流供給能力が小さい場合には、多数のメモリに同時に電子を注入できない場合が考えられる。そのため、電源回路が外部電源である場合には、電流供給能力が大きいタイプのものが要求されるという問題がある。また、電源回路が、例えば、ＬＳＩ（大規模集積回路）に内蔵された昇圧回路である場合には、やはり、電流供給能力が大きいタイプのものが要求されることから、電源部の回路規模およびレイアウト面積が増大するという問題がある。
【０００８】
一方、ＦＮトンネル電流による方法では、大電流は必要ではなく電流量としてはわずかであるため、複数のメモリセルに同時に電子を注入することができ、電源回路も大型化する懸念はない。しかしながら、ＦＮ型のメモリセルの場合には、ＣＮＥ注入型のメモリセルよりも、電子の注入に時間が多く必要である。すなわち、ＦＮ型のメモリセルは、ＣＮＥ注入型のメモリセルよりも書き込みに時間がかかるという問題がある。また、例えば、ＦＮ型のメモリセルアレイから任意のメモリセルに書き込む場合には、そのメモリセルの制御ゲートとドレイン間のみに高電圧を比較的長時間印可する必要があるため、ＣＮＥ注入型のメモリセルよりも、外部の制御回路（メモリセル選択回路および昇圧回路等）が複雑になるという問題がある。
【０００９】
本発明は、上述した如き従来の問題を解決するためになされたものであって、大電流を必要とせず、電子の注入時間の増加が少なく、制御回路が複雑にならない半導体記憶装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上述の目的を達成するため、請求項１に記載した本発明の不揮発性半導体記憶装置は、浮遊ゲートを有するメモリセル毎に、ＯＮ／ＯＦＦ特性が逆で相補的に動作する一方がドレイン側に設けられ、他方がソース側に設けられた２個のスイッチング手段を有し、２個のスイッチング手段は、一定周期で発生されるパルス信号の立ち上がり時および立ち下がり時にＯＮ／ＯＦＦ状態が逆になるように切替えられ、メモリセルは、２個のスイッチング手段がパルス信号により切替る時に、メモリセルのドレイン端又はソース端に寄生容量として蓄積された電荷の充放電に基づくスパイク性の電流が複数回供給されることで前記浮遊ゲートに電子注入が実施されることを特徴とする。
【００１１】
また、請求項２に記載の本発明の不揮発性半導体記憶装置は、浮遊ゲートを有し、ソース端がフローティング状態であるメモリセル毎に、ドレイン側に電圧を供給するドレイン用電源と接地間で、一定周期で発生されるパルス信号がメモリセルのドレインに供給される経路に、ＯＮ／ＯＦＦ特性が逆で相補的に動作する２個のスイッチング手段を並列に設け、２個のスイッチング手段は、一定周期で発生されるパルス信号の立ち上がり時および立ち下がり時にＯＮ／ＯＦＦ状態が逆になるように切替えられ、メモリセルは、２個のスイッチング手段がパルス信号により切替る時に、メモリセルのドレイン端又はドレイン端の電圧に追随するソース端に寄生容量として蓄積された電荷の充放電に基づくスパイク性の電流が複数回供給されることで浮遊ゲートに電子注入が実施されることを特徴とする。
【００１２】
また、請求項３の本発明は、請求項１または２に記載の不揮発性半導体記憶装置において、２個のスイッチング手段は、一方のスイッチング手段がｐ形ＭＯＳ(metal oxide semiconductor)のトランジスタであり、他方のスイッチング手段がｎ形ＭＯＳのトランジスタであることを特徴とする
【００１３】
また、請求項４に記載の本発明の不揮発性半導体記憶装置は、縦横複数列のマトリクス状に浮遊ゲートを有するメモリセルが並んだメモリセルアレイと、縦列の前記複数のメモリセルのドレイン端を共通させてドレイン用電源と接続する複数の共通ビット線と、縦列の前記複数のメモリセルのソース端を共通させて接地する複数の共通ソース線と、横列の前記複数のメモリセルのゲート端を共通させてゲート用電源と接続する複数の共通ワード線とを有する不揮発性半導体記憶装置において、各共通ビット線と各共通ソース線の組み合わせ毎に、各共通ビット線と前記ドレイン用電源との間にＯＮ／ＯＦＦ特性が逆で相補的に動作する一方が設けられ、各共通ソース線と接地との間に他方が設けられた２個のスイッチング手段を有し、２個のスイッチング手段は、一定周期で発生されるパルス信号の立ち上がり時および立ち下がり時にＯＮ／ＯＦＦ状態が逆になるように切替えられ、メモリセルは、２個のスイッチング手段がパルス信号により切替る時に、メモリセルのドレイン端又はソース端に寄生容量として蓄積された電荷の充放電に基づくスパイク性の電流が複数回供給されることで浮遊ゲートに電子注入が実施されることを特徴とする。
【００１４】
また、請求項５の本発明は、請求項４に記載の不揮発性半導体記憶装置において、２個のスイッチング手段は、各共通ビット線のドレイン用電源側に一方のスイッチング手段が設けられ、ソース線の接地側に他方のスイッチング手段が設けられることを特徴とする。
【００１５】
また、請求項６の本発明は、請求項４または５に記載の不揮発性半導体記憶装置において、各スイッチング手段のゲート端には、パルス信号と各共通ビット線の選択信号との論理積を演算するスイッチング手段用論理積演算素子が接続されることを特徴とする。
【００１６】
また、請求項７の本発明は、請求項４〜６の何れかに記載の不揮発性半導体記憶装置において、各メモリセルのゲート端には、ゲート用電源と各共通ワード線へのデータ信号との論理積を演算する共通ワード線用論理積演算素子が接続されることを特徴とする。
【００１７】
また、請求項８に記載の本発明の不揮発性半導体記憶装置は、縦横複数列のマトリクス状に浮遊ゲートを有し、ソース端がフローティング状態であるメモリセルが並んだメモリセルアレイと、縦列の前記複数のメモリセルのドレイン端を共通させてドレイン用電源と接続する複数の共通ビット線と、縦列の前記複数のメモリセルのソース端を共通させて接地する複数の共通ソース線と、横列の前記複数のメモリセルのゲート端を共通させてゲート用電源と接続する複数の共通ワード線とを有する不揮発性半導体記憶装置において、各共通ビット線毎に、各共通ビット線と前記ドレイン用電源との間で、一定周期で発生されるパルス信号が共通ビット線に供給される経路に、ＯＮ／ＯＦＦ特性が逆で相補的に動作する２個のスイッチング手段を並列に設け、２個のスイッチング手段は、一定周期で発生されるパルス信号の立ち上がり時および立ち下がり時にＯＮ／ＯＦＦ状態が逆になるように切替えられ、メモリセルは、２個のスイッチング手段がパルス信号により切替る時に、メモリセルのドレイン端又はドレイン端の電圧に追随するソース端に寄生容量として蓄積された電荷の充放電に基づくスパイク性の電流が複数回供給されることで前記浮遊ゲートに電子注入が実施されることを特徴とする。
【００１８】
また、請求項９に記載の本発明は、請求項８に記載の不揮発性半導体記憶装置において、各スイッチング手段のゲート端には、パルス信号と各共通ビット線へのデータ信号との論理積を演算するスイッチング手段用論理積演算素子が接続されることを特徴とする。
【００１９】
また、請求項１０の本発明は、請求項８または９に記載の不揮発性半導体記憶装置において、各メモリセルのゲート端には、ゲート用電源と各共通ワード線の選択信号との論理積を演算する共通ワード線用論理積演算素子が接続されることを特徴とする。
【００２０】
また、請求項１１の本発明は、請求項９に記載の不揮発性半導体記憶装置において、スイッチング手段用論理積演算素子は、２個のスイッチング手段からなるインバータとＮＡＮＤ回路を有することを特徴とする。
【００２１】
また、請求項１２の本発明は、請求項４〜１１の何れかに記載の不揮発性半導体記憶装置において、２個のスイッチング手段は、一方のスイッチング手段がｐ形ＭＯＳ(metal
oxide semiconductor)のトランジスタであり、他方のスイッチング手段がｎ形ＭＯＳのトランジスタであることを特徴とする。
【００２２】
また、請求項１３の本発明は、請求項１〜１２の何れかに記載の不揮発性半導体記憶装置において、一定周期のパルス信号は、メモリセルにデータを書き込むために供給されるクロック信号またはその反転信号であることを特徴とする。
【００２３】
また、請求項１４の本発明は、請求項１〜１１の何れかに記載の不揮発性半導体記憶装置において、メモリセルは、スイッチング手段のスイッチングにより寄生容量に蓄積される電荷の充放電が発生することによって複数のスパイク性の電流がパルス信号の立ち上がり時および立ち下がり時の周期で流れて電子注入が実施されることを特徴とする。
【００２４】
また、請求項１５に記載の本発明の不揮発性半導体記憶装置の書き込み方法は、浮遊ゲートを有するメモリセルを有する不揮発性半導体記憶装置に対し、各メモリセル毎に、ＯＮ／ＯＦＦ特性が逆で相補的に動作する一方がドレイン側に設けられ、他方がソース側に設けられるように２個のスイッチング手段を設け、２個のスイッチング手段を、一定周期で発生されるパルス信号の立ち上がり時および立ち下がり時にＯＮ／ＯＦＦ状態が逆になるように切替え、前記２個のスイッチング手段がパルス信号により切替ることで、メモリセルのドレイン端又はソース端に寄生容量として蓄積された電荷の充放電に基づくスパイク性の電流を複数回供給させ、それによりメモリセルの浮遊ゲートに電子注入が実施されることを特徴とする。
【００２５】
また、請求項１６に記載の本発明の不揮発性半導体記憶装置の書き込み方法は、浮遊ゲートを有し、ソース端がフローティング状態であるメモリセルを有する不揮発性半導体記憶装置に対し、各メモリセル毎に、ドレイン側に電圧を供給するドレイン用電源と接地間で、一定周期で発生されるパルス信号がメモリセルのドレインに供給される経路に、ＯＮ／ＯＦＦ特性が逆で相補的に動作する２個のスイッチング手段を並列に設け、２個のスイッチング手段を、一定周期で発生されるパルス信号の立ち上がり時および立ち下がり時にＯＮ／ＯＦＦ状態が逆になるように切替え、２個のスイッチング手段がパルス信号により切替ることで、メモリセルのドレイン端又はドレイン端の電圧に追随するソース端に寄生容量として蓄積された電荷の充放電に基づくスパイク性の電流を複数回供給させ、それによりメモリセルの浮遊ゲートに電子注入が実施されることを特徴とする。
【００２６】
また、請求項１７の本発明は、請求項１５または１６に記載の不揮発性半導体記憶装置の書き込み方法において、スパイク性の電流は、パルス信号の立ち上がりおよび立ち下がりの少なくとも何れか一方がスイッチング手段に入力された場合にメモリセルに発生されることを特徴とする。
【００２７】
また、請求項１８の本発明は、請求項１５〜１７の何れかに記載の不揮発性半導体記憶装置の書き込み方法において、スパイク性の電流は、１個のパルス信号について立ち上がり時と立ち下がり時の２回発生されることを特徴とする。
【００２８】
また、請求項１９の本発明は、請求項１５〜１８の何れかに記載の不揮発性半導体記憶装置の書き込み方法において、一定周期で発生されるパルス信号として、メモリセルにデータを書き込むために供給されるクロック信号を用いることを特徴とする。
【００２９】
また、請求項２０の本発明は、請求項１５〜１９の何れかに記載の不揮発性半導体記憶装置の書き込み方法において、電子注入は、スイッチング手段のスイッチングにより寄生容量に蓄積される電荷の充放電が発生することによって、複数のスパイク性の電流がパルス信号の立ち上がり時および立ち下がり時の周期で流れて実施されることを特徴とする。
【００３０】
また、請求項２１に記載した本発明の不揮発性半導体記憶装置は、浮遊ゲートを有するメモリセルのドレイン側あるいはソース側の少なくとも一方に、一定周期で発生されるパルス信号の立ち上がりおよび立ち下がりの少なくとも何れかに応じて切替を実施することにより、メモリセルのドレイン端又はソース端に寄生容量として蓄積された電荷の充放電に基づくスパイク性の電流を供給するスイッチング手段を設け、スイッチング手段は、１つのメモリセルについて、パルス信号の立ち上がり時と立ち下がり時に電流出力が得られるように、ＯＮ／ＯＦＦ特性が逆で相補的に動作するものを２個用いて、１つのメモリセルのドレイン側に一方のスイッチング手段が設けられ、該メモリセルのソース側に他方のスイッチング手段が設けられ、パルス信号の供給を受けて、メモリセルに電流を複数回供給することにより、メモリセルの浮遊ゲートに電子注入を実施することを特徴とする。
請求項２２に記載した本発明の不揮発性半導体記憶装置は、縦横複数列のマトリクス状に浮遊ゲートを有するメモリセルが並んだメモリセルアレイと、縦列の複数のメモリセルのドレイン端を共通させてドレイン用電源と接続する複数の共通ビット線と、縦列の複数のメモリセルのソース端を共通させて接地する複数の共通ソース線と、横列の前記複数のメモリセルのゲート端を共通させてゲート用電源と接続する複数の共通ワード線とを有する不揮発性半導体記憶装置において、各共通ビット線とドレイン用電源との間、および、各共通ソース線と接地との間に、一定周期で発生されるパルス信号の立ち上がりおよび立ち下がりの少なくとも何れかに応じてＯＮ／ＯＦＦ状態の切替を実施することにより、メモリセルのドレイン端又はソース端に寄生容量として蓄積された電荷の充放電に基づくスパイク性の電流を供給するＯＮ／ＯＦＦ特性が逆で相補的に動作する２個のスイッチング手段を設け、各スイッチング手段のゲート端には、パルス信号と各共通ビット線の選択信号との論理積を演算するスイッチング手段用論理積演算素子が接続され、２個のスイッチング手段は、パルス信号の供給を受けて、メモリセルに電流を複数回供給することにより、各メモリセルの浮遊ゲートに電子注入を実施することを特徴とする。
請求項２３に記載した本発明の不揮発性半導体記憶装置は、縦横複数列のマトリクス状に浮遊ゲートを有するメモリセルが並んだメモリセルアレイと、縦列の複数のメモリセルのドレイン端を共通させてドレイン用電源と接続する複数の共通ビット線と、縦列の複数のメモリセルのソース端を共通させて接地する複数の共通ソース線と、横列の複数のメモリセルのゲート端を共通させてゲート用電源と接続する複数の共通ワード線とを有する不揮発性半導体記憶装置において、各共通ビット線とドレイン用電源との間、および、各共通ソース線と接地との間に、一定周期で発生されるパルス信号の立ち上がりおよび立ち下がりの少なくとも何れかに応じてＯＮ／ＯＦＦ状態の切替を実施することにより、メモリセルのドレイン端又はソース端に寄生容量として蓄積された電荷の充放電に基づくスパイク性の電流を供給するＯＮ／ＯＦＦ特性が逆で相補的に動作する２個のスイッチング手段を設け、各メモリセルのゲート端には、ゲート用電源と各共通ワード線へのデータ信号との論理積を演算する共通ワード線用論理積演算素子が接続され、２個のスイッチング手段は、パルス信号の供給を受けて、メモリセルに前記電流を複数回供給することにより、各メモリセルの浮遊ゲートに電子注入を実施することを特徴とする。
請求項２４に記載した本発明の不揮発性半導体記憶装置は、縦横複数列のマトリクス状に浮遊ゲートを有し、ソース端がフローティング状態であるメモリセルが並んだメモリセルアレイと、縦列の複数のメモリセルのドレイン端を共通させてドレイン用電源と接続する複数の共通ビット線と、縦列の複数のメモリセルのソース端を共通させて接地する複数の共通ソース線と、横列の複数のメモリセルのゲート端を共通させてゲート用電源と接続する複数の共通ワード線とを有する不揮発性半導体記憶装置において、各共通ビット線とドレイン用電源との間に、一定周期で発生されるパルス信号の立ち上がりおよび立ち下がりの少なくとも何れかに応じてＯＮ／ＯＦＦ状態の切替を実施することにより、メモリセルのドレイン端又はドレイン端の電圧に追随するソース端に寄生容量として蓄積された電荷の充放電に基づくスパイク性の電流を供給するスイッチング手段を設け、スイッチング手段は、各共通ビット線毎に、パルス信号の立ち上がり時と立ち下がり時に電流出力が得られるように、ＯＮ／ＯＦＦ特性が逆で相補的に動作するものを２個用いて、各共通ビット線のドレイン用電源側に、ドレイン側の電源と接地間で並列となるように設けられ、各スイッチング手段のゲート端には、パルス信号と各共通ビット線へのデータ信号との論理積を演算するスイッチング手段用論理積演算素子が接続され、２個のスイッチング手段は、パルス信号の供給を受けて、メモリセルに電流を複数回供給することにより、各メモリセルの浮遊ゲートに電子注入を実施することを特徴とする。
請求項２５の本発明は、請求項２４に記載の不揮発性半導体記憶装置において、各メモリセルのゲート端には、ゲート用電源と各共通ワード線の選択信号との論理積を演算する共通ワード線用論理積演算素子が接続されることを特徴とする。
請求項２６の本発明は、請求項２５に記載の不揮発性半導体記憶装置において、スイッチング手段用論理積演算素子は、２個のスイッチング手段からなるインバータとＮＡＮＤ回路を有することを特徴とする。
【００３１】
【発明の実施の形態】
以下、本発明を図示した実施形態に基づいて説明する。
本発明の基本原理としては、メモリセルの少なくともドレイン側に、一定周期のパルスが入力されるスイッチング手段を接続し、そのスイッチング手段がパルス入力により切り替わる際にメモリセルに発生する短期間のみのスパイク電流によりメモリセルの浮遊ゲートへの電子の注入を実施するものである。
【００３２】
（第１の実施形態）
図１は、本発明の第１の実施形態の不揮発性半導体記憶装置の構成を示すブロック図である。
図１の不揮発性半導体記憶装置は、（１）浮遊ゲートＦＧ２を有するメモリセルＭ１と、（２）一定周期で発生されるパルス信号の立ち上がりあるいは立ち下がりが入力された場合に、メモリセルに一定期間だけ電流を供給するスイッチング手段であって、メモリセルＭ１のドレイン側に設けられるｐ型ＭＯＳトランジスタＴＭ１と、（３）上記と同様にスイッチング手段であって、メモリセルＭ１のソース側に設けられるｎ型ＭＯＳトランジスタＴＭ２と、（４）ｐ型ＭＯＳトランジスタＴＭ１とｎ型ＭＯＳトランジスタＴＭ２の各ゲートに入力するクロック信号ＷＲＣＬＫのハイ／ローを反転させてパルス信号ｖ１を生成する反転素子２とから構成される。
【００３３】
ｐ型ＭＯＳトランジスタＴＭ１（スイッチング手段）は、メモリセルＭ１のドレイン端に電源電圧を供給するための６Ｖ〜７Ｖの電源Ｖｄ（ドレイン用電源）にＴＭ１のソース端が接続され、パルス信号ｖ１を出力する反転素子２の出力にＴＭ１のゲート端が接続され、メモリセルのドレイン端にＴＭ１のドレイン端が接続される。
【００３４】
メモリセルＭ１は、上記したようにスイッチング手段ＴＭ１のドレイン端にＭ１のドレイン端が接続され、メモリセルの制御ゲート端に電源電圧を供給するための１２Ｖの電源Ｖｇ（ゲート用電源）にＭ１の制御ゲート端が接続され、スイッチング手段ＴＭ２のドレイン端にＭ１のソース端が接続される。
【００３５】
ｎ型ＭＯＳトランジスタＴＭ１（スイッチング手段）は、上記したようにメモリセルＭ１のソース端にＴＭ２のドレイン端が接続され、パルス信号ｖ１を出力する反転素子２の出力にＴＭ２のゲート端が接続され、ＴＭ２のソースは接地（ＧＮＤ：０Ｖ）に接続される。
【００３６】
ｐ型ＭＯＳトランジスタＴＭ１と、ｎ型ＭＯＳトランジスタＴＭ１の各ゲート端には、反転素子２の出力から同じパルス信号（クロック信号ＷＲＣＬＫの反転信号）が入力されるが、相補的に動作する双方のトランジスタのＯＮ／ＯＦＦ特性の違いにより、ＯＮとＯＦＦのタイミングは全く逆となる。すなわち、一方のトランジスタがＯＮである時には、他方のトランジスタはＯＦＦとなる。従って、理論的には双方のトランジスタが同時にＯＮする時間は、切替時のほんの一瞬であるか、あるいは、全く無いかの何れかとなり、その切替時の一瞬に流れる電流、スイッチング時の過渡的な現象、および、後述する各素子の寄生容量による短期間のみのスパイク性の電流を除けば定常的な電流は流れない。
【００３７】
なお、（４）の反転素子２は、パルス信号のハイ／ローのタイミングを調整するために挿入するものである。また、一定周期で発生されるパルス信号としては、本実施形態では、メモリセルＭ１にデータを書き込むために供給されるクロック信号が用いられる。従って、パルス信号を供給するための構成は非常に簡潔な構成ですむ。なお、スイッチング手段（ＴＭ１、ＴＭ２）の切替によりメモリセルＭ１に複数のスパイク性の電流が流れることで、従来のＣＨＥ注入時と同様に電子注入できることについては、図４および図５を用いて後述するように本発明者の実験結果を基に確認されている。また、その実験結果から、本実施形態のメモリセルＭ１としては、図１１に示した従来のＣＨＥ注入型のメモリセルＭ８１と同様のものを用いることができることがわかっている。
【００３８】
本発明の基本原理としては、上記したとおりメモリセルＭ１において、ドレイン端またはソース端の寄生容量に蓄積された電荷が充放電される際のスパイク性の電流が供給されることにより電子の注入が実施されるので、単位時間あたりにメモリセルＭ１で発生するスパイク性の電流の発生数が多いほど、メモリセルＭ１への電子の注入（すなわち、書き込み）の速度（書き込み時間）は短くなる。また、本発明者の実験結果からは、単位時間あたりにメモリセルＭ１で発生するスパイク性の電流の発生数が多いほど、メモリセルＭ１への電子の注入は良好に実施される傾向であることが確認されている。
【００３９】
従って、本実施形態でメモリセルへの書き込み速度を向上させる場合には、スパイク性の電流を供給するためにメモリ書き込み用のクロック信号を用いていることから、クロック信号のパルス周波数を高くする（パルス発生周期を短くする）ことで可能である。また、１つのパルス信号が各スイッチング手段（ＴＭ１、ＴＭ２）に入力される場合には、理論的に、立ち上がり時と立ち下がり時の２回、メモリセルＭ１にスパイク性の電流を供給することが可能であることから、本実施形態では、相補的に動作することからＯＮ／ＯＦＦ特性が逆特性になるスイッチング手段を２個メモリセルに接続することにより、１個のクロック信号の立ち上がり時と立ち下がり時に同様なスパイク性の電流を２回供給するようにしている。
【００４０】
そのため、上記したようにメモリセルＭ１のドレイン側にｐ型ＭＯＳトランジスタＴＭ１（スイッチング手段）を設けると共に、メモリセルＭ８１のソース側にもｎ型ＭＯＳトランジスタＴＭ２（スイッチング手段）を設け、これにより、スイッチング手段へパルス入力の立ち上がりおよび立ち下がりのどちらが入力された場合であっても、スパイク性の同等な電流をメモリセルに供給することができるようになっている。
【００４１】
各スイッチング手段は、パルス信号（クロック信号）の供給を受けて、そのパルス入力の立ち上がりおよび立ち下がりにおいて電圧の切替を実施し、メモリセルＭ１のドレインあるいはソースへの充電を実施し、ドレインとソース間に電位差を生じさせ、ドレインあるいはソースの寄生容量による短期間のみのスパイク性の電流を供給する。そのスパイク性の電流は、一定周期のパルス信号の立ち上がりと立ち下がりで発生するので複数回の多数の信号がメモリセルのドレインとソース間を流れる。本実施形態のメモリセルは、メモリセルＭ１のドレインとソース間でスパイク性の電流が複数回発生されることにより、浮遊ゲートＦＧ２に電子を注入させる。
【００４２】
また、本実施形態のパルス入力時におけるメモリセルのドレイン端電圧とソース端電圧は、各端の寄生容量により、パルス信号の立ち上がりと立ち下がりで変動の波形形状に鈍りが発生する。これから、本実施形態では、単純に電流が流れないようにＯＮとＯＦＦの切替タイミングが逆である２個のスイッチング手段をメモリセルに接続するだけでなく、パルス信号の立ち上がりと立ち下がりの双方で、メモリセルで同等レベルのスパイク性の電流を供給するように、立ち上がり用と立ち下がり用として相補的に動作することからＯＮ／ＯＦＦ特性が逆の２個のスイッチング手段（ｐ型ＭＯＳトランジスタＴＭ１とｎ型ＭＯＳトランジスタＴＭ２）を用いている。本実施形態では、上記のようにｐ型ＭＯＳトランジスタＴＭ１を、メモリセルＭ１のドレイン（Ｄ）側に設け、メモリセルＭ１のソース（Ｓ）側にｎ型ＭＯＳトランジスタＴＭ２を設けている。
【００４３】
次に本実施形態の不揮発性半導体記憶装置の動作について説明する。
図２は、図１の不揮発性半導体記憶装置における各部の信号を示したタイミングチャートである。
図２（ａ）は、本実施形態のメモリセルへの書き込み制御用に入力される一定周期のパルス信号であるクロック信号ＷＲＣＬＫを示すタイミングチャートであり、図２（ｂ）は、図２（ａ）のクロック信号を反転素子２により反転させた信号ｖ１（一定周期のパルス信号）を示すタイミングチャートであり、図２（ｃ）は、図１のｐ型ＭＯＳトランジスタＴＭ１が、図２（ｂ）のクロック（パルス）信号入力によりＯＮ／ＯＦＦ状態のいずれの状態になるかを示す図であり、図２（ｄ）は、図１のｎ型ＭＯＳトランジスタＴＭ２が、図２（ｂ）のクロック（パルス）信号入力によりＯＮ／ＯＦＦ状態のいずれの状態になるかを示す図である。
【００４４】
図２（ｅ）は、図１のメモリセルＭ１のドレイン側の電圧Ｍ１−Ｄを示すタイミングチャートであり、図２（ｆ）は、図１のメモリセルＭ１のソース側の電圧Ｍ１−Ｓを示すタイミングチャートであり、図２（ｇ）は、図１のメモリセルＭ１のドレインとソース間を流れるスパイク性の電流ＩＤＳを示すタイミングチャートである。
【００４５】
図２（ｂ）に示したように反転素子２からＬｏｗレベルが出力された場合、図２（ｃ）に示したようにスイッチング手段ＴＭ１はＯＮし、図２（ｅ）に示したように電源電圧Ｖｄ（６Ｖ〜７Ｖ）がメモリセルＭ１のドレイン端に供給され、ドレイン端の電圧は上昇する。その一方で、図２（ｄ）に示したようにスイッチング手段ＴＭ２はＯＦＦし、図２（ｆ）に示したようにメモリセルＭ１のソース端は接地（ＧＮＤ：０Ｖ）から切り離されて電圧が上昇する。
【００４６】
その際に、図２（ｅ）に示したようにメモリセルＭ１のドレイン端は電源電圧Ｖｄ（６Ｖ〜７Ｖ）にすぐに達するが、図２（ｆ）に示したメモリセルＭ１のソース端は、図２（ｇ）に示したように短時間ではあるが寄生容量の電荷がドレイン−ソース間で移動される（スパイク性の電流が流れる）ため、電圧の上昇に若干の鈍りが発生する。
【００４７】
次に、図２（ｂ）に示したように反転素子２からＨｉｇｈレベルが出力された場合、図２（ｃ）に示したようにスイッチング手段ＴＭ１はＯＦＦし、図２（ｅ）に示したように電源電圧Ｖｄ（６Ｖ〜７Ｖ）はメモリセルＭ１のドレイン端から切り離され、ドレイン端の電圧は下降する。その一方で、図２（ｄ）に示したようにスイッチング手段ＴＭ２はＯＮし、図２（ｆ）に示したようにメモリセルＭ１のソース端は接地（ＧＮＤ：０Ｖ）に接続されて電圧が下降する。
【００４８】
その際に、図２（ｆ）に示したようにメモリセルＭ１のソース端は接地電圧（ＧＮＤ：０Ｖ）にすぐに達するが、図２（ｅ）に示したメモリセルＭ１のドレイン端は、図２（ｇ）に示したように短時間ではあるが寄生容量の電荷がドレイン−ソース間で移動される（スパイク性の電流ＩＤＳが流れる）ため、電圧の下降に若干の鈍りが発生する。
【００４９】
図２（ｃ）および、図２（ｄ）に示したように、ｐ型ＭＯＳトランジスタＴＭ１と、ｎ型ＭＯＳトランジスタＴＭ２とでは、図２（ｂ）の同じ信号ｖ１が各ゲートに入力されても、ＯＮ状態とＯＦＦ状態が逆転している。従って、双方のスイッチング手段（ｐ型ＭＯＳトランジスタＴＭ１およびｎ型ＭＯＳトランジスタＴＭ２）が同時にＯＮにはならないので、メモリセルＭ１には、過渡電圧による双方ＯＮ時の電流、および、メモリセルＭ１のドレイン端、あるいは、ソース端の寄生容量が充放電される際のスパイク性の電流以外は流れないことになる。従って、本実施形態では、従来のＣＨＥ注入型のように大電流は流れない。また、双方のスイッチング手段のＯＮ／ＯＦＦ特性が逆であることから、入力するパルス信号の立ち上がり時および立ち下がり時の双方において、ドレインまたはソースの寄生容量により充放電される際のスパイク性の電流が同様になる。
【００５０】
なお、図２（ｅ）に示したメモリセルＭ１のドレイン側（ドレイン端）の電圧では、説明の便宜上から、パルスの立ち下がりの波形を意図的に強調して鈍らせて記載しているが、これは、本実施形態のスパイク性の電流ＩＤＳの発生を導く説明のために鈍り成分を強調したためであり、実際には図示したような鈍り成分はほとんど発生しない。
【００５１】
また、図２（ｆ）に示されたメモリセルＭ１のソース側（ソース端）の電圧でも、説明の便宜上から、パルスの立ち上がりの波形を意図的に強調して鈍らせて記載しているが、これも、ドレイン側の電圧と同様に、本実施形態のスパイク性の電流ＩＤＳの発生を導く説明のために鈍り成分を強調したためであり、実際には図示したような鈍り成分はほとんど発生しない。
【００５２】
図２（ｇ）に示されたメモリセルＭ１のドレインとソース間を流れる電流ＩＤＳは、メモリセルＭ１のドレイン端あるいはソース端の寄生容量に基づいて充放電される電流であり、スイッチング手段の切替時に発生するため波形形状がインパルス的であり、スパイク性の電流である。
【００５３】
本実施形態で用いられる一定周期のパルス信号は、上記したようにメモリセルＭ１にデータを書き込むために供給されるクロック信号ＷＲＣＬＫを反転素子２で反転させた信号ｖ１であり、本実施形態のメモリセルＭ１には、上記したようにスイッチング手段（ＴＭ１およびＴＭ２）に入力された一定周期のパルス信号の立ち上がり時あるいは立ち下がり時のスイッチング（切替）により、メモリセルＭ１の寄生容量への充放電が発生することによって複数のスパイク性の電流が流れて、メモリセルＭ１の浮遊ゲートＦＧ２へ電子が注入される。
【００５４】
従って、本実施形態の浮遊ゲートを有するメモリセルＭ１に対しては、一定周期で発生されるパルス信号でスイッチング手段ＴＭ１およびＴＭ２を切り替えることで、メモリセルＭ１に、寄生容量の充放電に基づくスパイク性の電流を複数回供給することにより、メモリセルＭ１の浮遊ゲートＦＧ２に電子を注入することができる。本実施形態では、このようにして不揮発性半導体記憶装置へのデータ等の書き込みを実施できることになる。
【００５５】
また、本実施形態では、メモリセルＭ１に発生するスパイク性の電流は、パルス信号の立ち上がりおよび立ち下がりの何れかがスイッチング手段ＴＭ１およびＴＭ２に入力された場合にメモリセルＭ１に発生されるように構成されており、従って、１個のパルス信号について立ち上がり時と立ち下がり時の２回発生される。また、本実施形態の一定周期で発生されるパルス信号としては、メモリセルＭ１にデータを書き込むために供給されるクロック信号ＷＲＣＬＫを基本として反転させた信号ｖ１を用いている。
【００５６】
ここで、従来のＣＨＥ注入型のメモリセルと本実施形態のメモリセルとの違いについて、両者を比較しながらさらに詳しく説明する。
図３は、本実施形態と図１１に示した従来のＣＨＥ注入型における、電子注入時の各メモリセルの電圧を示すタイミングチャートである。
【００５７】
図３（ａ）に示した本実施形態の浮遊ゲートに電子を注入する際には、まず、メモリセルＭ１の制御ゲート（Ｇ）は、ＯＮになって電源電圧Ｖｇの１２Ｖが印加される。
【００５８】
図１に示したメモリセルＭ１のドレイン（Ｄ）の電圧は、書き込み用のクロック信号ＷＲＣＬＫが反転された信号ｖ１のパルスのＯＮ／ＯＦＦに従って切り替えられる。例えば、信号ｖ１がＯＮである時にはスイッチング手段ＴＭ１がＯＦＦとなり、逆にスイッチング手段ＴＭ２がＯＮになることから接地電圧の０Ｖとなる。逆に、信号ｖ１がＯＦＦである時にはスイッチング手段ＴＭ１がＯＮとなり、逆にスイッチング手段ＴＭ２がＯＦＦになることからドレイン用電源電圧Ｖｄの６Ｖ〜７Ｖとなる。なお、メモリセルＭ１、スイッチング手段ＴＭ１、および、スイッチング手段ＴＭ２の内部における電圧降下については無視する。
【００５９】
メモリセルＭ１のソース（Ｓ）の電圧は、基本的にドレイン（Ｄ）の電圧と同様である。これは、スイッチング手段ＴＭ１とスイッチング手段ＴＭ２の間にメモリセルＭ１のソース（Ｓ）とドレイン（Ｄ）が配置されているためである。
【００６０】
従って、両スイッチング手段が同時にＯＮにはならないことから、メモリセルＭ１に大電流が流れることはないが、上述したように、ドレイン端あるいはソース端の寄生容量があることから、パルス入力信号の立ち上がり時あるいは立ち下がり時に、ドレイン側からソース側へ、あるいは逆に、ソース側からドレイン側へ、スパイク性の電流が流れるのみである。なお、ここでは、各スイッチング手段のＯＮ／ＯＦＦ切替時の過渡的な状態により流れる電流については無視する。
【００６１】
一方、図３（ｂ）に示した従来の浮遊ゲートに電子を注入する際には、まず、図１１に示したメモリセルＭ８１の制御ゲート（Ｇ）がＯＮになって電源電圧Ｖｇに１２Ｖが印加される点については、本実施形態と同様である。
【００６２】
しかし、従来のメモリセルＭ８１のドレイン（Ｄ）の電圧は、書き込み用制御パルス（１パルス）のＯＮ期間中はドレイン用電源電圧Ｖｄの６Ｖ〜７Ｖが供給され続けるので、同様に６Ｖ〜７Ｖが維持される。
【００６３】
また、従来のメモリセルＭ８１のソース（Ｓ）の電圧は、直接に常時接地されているため、基本的に０Ｖである。
【００６４】
従って、従来のメモリセルＭ８１では、書き込み用制御パルス（１パルス）のパルス幅であるＯＮ期間中は、メモリセル８１に大電流が流れ、それにより、高エネルギーのホット・エレクトロンが発生して、メモリセル８１の浮遊ゲートＦＧ８２に電子が注入される。
【００６５】
ところで、近年になり、ＣＨＥ注入型のメモリセル８１に大電流を流すことにより浮遊ゲートに電子を注入する場合、電子を注入するためには、上記した大電流（チャネル電流）のごく一部しか寄与していないということが知られるようになった。つまり、従来のＣＨＥ注入における大電流のほとんどは無駄であることが知られるようになったが、かといって、ＦＮ型では電子の注入に時間が余分に必要となってしまうことから、例えば、書き込みの時間を増加させたくない場合等には、やむを得なくＣＨＥ注入により大電流を流す方法を用いているより他に方法が無かった。
【００６６】
ここで、本発明者は、メモリセルのドレイン／ソース間に大電流を流すことなく、メモリセルの少なくともドレイン側にスイッチング手段を設け、例えば、メモリセルのドレイン端の寄生容量に溜まった電荷がメモリセルのソース端に移動する際のスパイク性の電流、あるいは逆に、メモリセルのソース端の寄生容量に溜まった電荷がメモリセルのドレイン端に移動する際のスパイク性の電流を、一定周期のパルス信号の立ち上がりおよび立ち下がりに従って流れるように構成して複数回流すことにより、メモリセルの浮遊ゲートに電子の注入が可能であろうと推察し実験を行った。
【００６７】
以下に、本発明者が上記推察に基づいて実施した実験結果について説明する。図４は、パルス幅が２００ｎｓｅｃの一定周期のパルスを印加した場合の本実施形態のメモリセルのゲートにおける電圧変動を示した図である。
【００６８】
図４では、横軸にパルス数を示し、縦軸がメモリセルのドレイン−ソース間の電流が１μＡとなるゲートの電圧である。図１の構成で２００ｎｓｅｃのパルス幅のパルス信号（クロック信号）を各スイッチング手段ＴＭ１、ＴＭ２に供給した場合の供給パルス数に対するゲート電圧の変化を実線で示した。なお、縦軸のゲート電圧は、浮遊ゲートに電子を注入する場合に、電子の注入量に応じて上昇するしきい値電圧である。
【００６９】
また、参考のために従来のＣＨＥ注入時のメモリセルのゲートの電圧の変動を点線で示した。
【００７０】
この図４に示したように、パルス幅が２００ｎｓｅｃの一定周期のパルスを印加した場合には、従来の大電流を流すＣＨＥ注入時に近いゲート電圧（しきい値）の変動となったことから、ＣＨＥによる方法に近いレベルで浮遊ゲートに電子を注入できたことがわかる。これから、メモリセルの寄生容量に蓄積された電荷が充放電される際の小電流であっても、ソースからドレインに電子が高電界中を移動してドレイン領域付近でホット・エレクトロンが発生し、本実施形態のメモリセルＭ１の浮遊ゲートＦＧ２に電子が注入できることがわかる。
【００７１】
図５は、パルス幅が１０μｓｅｃの一定周期のパルスを印加した場合の本実施形態のメモリセルのゲートにおける電圧変動を示した図である。
【００７２】
この図５の場合には、従来の大電流を流すＣＨＥ注入時に近いゲート電圧（しきい値）の変動にはなっていないどころか、ほとんどゲート電圧（しきい値）が上昇していないことから、ＣＨＥによる方法に近いレベルで浮遊ゲートに電子を注入できないというよりも、浮遊ゲートにほとんど電子が注入できていないことがわかる。
【００７３】
図４および図５からは、本実施形態のメモリセルでは、供給されるパルスの数に応じて浮遊ゲートに電子が注入され、供給されるパルスの幅には関係していないことがわかる。ただし、供給されるパルスの幅及び周期は、メモリセルのドレインとゲート間にスパイク状の電流が流れる期間については確保する必要があるので、パルス幅（パルス周期）は上記したスパイク状の電流が流れる通電期間よりも短くすることはできない。
【００７４】
このように、本実施形態では、メモリセルのドレイン側とソース側に相補的に動作することからＯＮ／ＯＦＦ特性の異なる（ｐとｎが逆特性の）半導体のスイッチング手段を設け、例えば、パルス幅が２００ｎｓｅｃの短い一定周期のパルス信号でスイッチング手段を切り替えることにより、メモリセルにスパイク状の電流を複数回流すようにしてメモリセルの浮遊ゲートに電子を注入する構成としたので、大電流を流すことなく、電子の注入時間を増加させることが少なく、簡潔な制御回路であっても、メモリセルの浮遊ゲートに電子を注入させることができる。
【００７５】
（第２の実施形態）
上記した第１の実施形態では、単一のメモリセルに電子を注入する場合について示したが、以下に示す第２の実施形態では、縦横複数列のマトリクス状に浮遊ゲートを有するメモリセルが並んだメモリセルアレイの中の任意のメモリセルに電子を注入する場合について説明する。
【００７６】
図６は、本発明の第２の実施形態の不揮発性半導体記憶装置の構成を示すブロック図である。
図６の不揮発性半導体記憶装置における各メモリセルＭ１１〜Ｍｎｍは、第１の実施形態のメモリセルＭ１の浮遊ゲートＦＧ２と同様な浮遊ゲートを有している。
【００７７】
図６に示したメモリセルアレイの最も左の縦列に並んだメモリセルＭ１１〜Ｍ１ｍのドレイン端は、第１共通ビット線１００に接続される。同様にして、メモリセルアレイの左からｎ番目の縦列に並んだメモリセルＭｎ１〜Ｍｎｍのドレイン端は、第ｎ共通ビット線１０２に接続される。
また、メモリセルＭ１１〜Ｍ１ｍのソース端は、第１共通ソース線３００に接続され、メモリセルＭｎ１〜Ｍｎｍのソース端は、第ｎ共通ソース線３０３に接続される。
【００７８】
また、図６に示したメモリセルアレイの最も上の横列に並んだメモリセルＭ１１〜Ｍｎ１の制御ゲート端は、第１共通ワード線２００に接続され、メモリセルＭ１２〜Ｍｎ２の制御ゲート端は、第２共通ワード線２０１に接続され、最も下の横列に並んだメモリセルＭ１ｍ〜Ｍｎｍの制御ゲート端は、第ｍ共通ワード線２０３に接続される。
【００７９】
第１共通ビット線１００のドレイン用電源Ｖｄ（６Ｖ〜７Ｖ）側には、第１の実施形態のスイッチング手段ＴＭ１と同様なｐ型ＭＯＳトランジスタＴＭ１１（スイッチング手段）が接続される。スイッチング手段ＴＭ１１のドレイン端が第１共通ビット線１００の一方の端部に接続され、ソース端が電源Ｖｄ（６Ｖ〜７Ｖ）に接続され、ゲート端は、ＡＮＤゲート素子Ｇ１の出力に接続される。ＡＮＤゲート素子Ｇ１については後述する。
【００８０】
第１共通ビット線１００の接地（ＧＮＤ：０Ｖ）側には、第１の実施形態のスイッチング手段ＴＭ２と同様なｎ型ＭＯＳトランジスタＴＭ１２（スイッチング手段）が接続される。スイッチング手段ＴＭ１２のドレイン端が第１共通ビット線１００の他方の端部に接続され、ソース端が接地（ＧＮＤ：０Ｖ）に接続され、ゲート端は、ＴＭ１１と同様にＡＮＤゲート素子Ｇ１の出力に接続される。
【００８１】
同様にして、第ｎ共通ビット線１０２のドレイン用電源Ｖｄ（６Ｖ〜７Ｖ）側には、ｐ型ＭＯＳトランジスタＴＭ１３（スイッチング手段）が接続され、接地（ＧＮＤ：０Ｖ）側には、ｎ型ＭＯＳトランジスタＴＭ１２（スイッチング手段）が接続される。
【００８２】
スイッチング手段ＴＭ１３のドレイン端が第ｎ共通ビット線１０２の一方の端部に接続され、ソース端が電源Ｖｄ（６Ｖ〜７Ｖ）に接続され、ゲート端は、ＡＮＤゲート素子Ｇｎの出力に接続される。ＡＮＤゲート素子Ｇｎについては後述する。スイッチング手段ＴＭ１４のドレイン端が第ｎ共通ビット線１０２の他方の端部に接続され、ソース端が接地（ＧＮＤ：０Ｖ）に接続され、ゲート端は、ＴＭ１３と同様にＡＮＤゲート素子Ｇｎの出力に接続される。
【００８３】
ＡＮＤゲート素子Ｇ１は、本実施形態で各スイッチング手段に入力するパルス信号（クロック信号またはクロック反転信号）と、第１共通ビット線１００に接続されたメモリセルを選択するための選択信号ＳＥＬ１との論理積を演算するＡＮＤゲートである。
【００８４】
同様にしてＡＮＤゲート素子Ｇｎは、本実施形態で各スイッチング手段に入力するパルス信号と、第ｎ共通ビット線１０２に接続されたメモリセルを選択するための選択信号ＳＥＬｎとの論理積を演算するＡＮＤゲートである。
【００８５】
なお、図示していないが、本実施形態のメモリセルアレイでは、第１共通ビット線１００と第ｎ共通ビット線１０２の間に複数の共通ビット線を有し、それらの共通ビット線の両端にも同様にスイッチング手段（１端にｐ型ＭＯＳトランジスタおよび他端にｎ型ＭＯＳトランジスタ）が設けられ、その各スイッチング手段のゲート端に対応するＡＮＤゲートからパルス信号が出力される。
【００８６】
また、第１共通ワード線２００の一端は、ＡＮＤゲート素子ＧＡの出力に接続され、第２共通ワード線２０１の一端は、ＡＮＤゲート素子ＧＢの出力に接続され、第ｍ共通ワード線２０３の一端は、ＡＮＤゲート素子ＧＸの出力に接続される。
【００８７】
ＡＮＤゲート素子ＧＡは、本実施形態の各メモリセルの制御ゲートに供給される電源電圧Ｖｇ（１２Ｖ）と、第１共通ワード線２００に接続された各メモリセルにデータを供給するためのデータ信号ＤＡＴＡ１との論理積を演算するＡＮＤゲートである。
【００８８】
同様にして、ＡＮＤゲート素子ＧＢは、電源電圧Ｖｇ（１２Ｖ）と、第２共通ワード線２０１に接続された各メモリセルにデータを供給するためのデータ信号ＤＡＴＡ２との論理積を演算するＡＮＤゲートであり、ＡＮＤゲート素子ＧＸは、電源電圧Ｖｇ（１２Ｖ）と、第ｍ共通ワード線２０３に接続された各メモリセルにデータを供給するためのデータ信号ＤＡＴＡｍとの論理積を演算するＡＮＤゲートである。
【００８９】
次に本実施形態の不揮発性半導体記憶装置の動作について説明する。
図７は、図６の不揮発性半導体記憶装置における各部の信号を示したタイミングチャートである。
【００９０】
図７（ａ）は、本実施形態のメモリセルへの書き込み制御用にパルス発生回路から入力される一定周期のパルス信号を示すタイミングチャートであり、図７（ｂ）は、ＡＮＤゲート素子Ｇ１に入力する選択信号ＳＥＬ１を示すタイミングチャートであり、図７（ｃ）は、ＡＮＤゲート素子Ｇ２に入力する選択信号ＳＥＬ２を示すタイミングチャートであり、図７（ｄ）は、ＡＮＤゲート素子Ｇｎに入力する選択信号ＳＥＬｎを示すタイミングチャートである。なお、パルス発生回路とは、第１の実施形態におけるクロック信号ＷＲＣＬＫを受けて反転させた信号ｖ１を出力する反転素子２のような回路を意味している。
【００９１】
図７（ｅ）は、ＡＮＤゲート素子ＧＡに入力するデータ信号ＤＡＴＡ１を示すタイミングチャートであり、図７（ｆ）は、ＡＮＤゲート素子ＧＢに入力するデータ信号ＤＡＴＡ２を示すタイミングチャートであり、図７（ｇ）は、ＡＮＤゲート素子ＧＸに入力するデータ信号ＤＡＴＡｍを示すタイミングチャートである。
【００９２】
図７（ｈ）は、スイッチング手段ＴＭ１１から第１共通ビット線１００を介して各メモリセルＭ１１〜Ｍ１ｍのドレイン端に供給されるパルス電圧を示すタイミングチャートであり、図７（ｉ）は、図６には示されていない左から第２列目のスイッチング手段から第２の共通ビット線を介して各メモリセルのドレイン端に供給されるパルス電圧を示すタイミングチャートであり、図７（ｊ）は、スイッチング手段ＴＭ１３から第ｎ共通ビット線１０２を介して各メモリセルＭｎ１〜Ｍｎｍのドレイン端に供給されるパルス電圧を示すタイミングチャートである。なお、図７（ｈ）〜（ｊ）の各図は第１の実施形態では図２（ｅ）に相当する。
【００９３】
第１共通ビット線１００に接続された各メモリセルＭ１１〜Ｍ１ｍの浮遊ゲートに電子を注入する場合には、図７（ｂ）に示した選択信号ＳＥＬ１がＨｉｇｈレベルとなり、ＡＮＤゲート素子Ｇ１からは、パルス発生回路から入力される一定周期のパルス信号が第１共通ビット線１００に出力される。これにより、第１共通ビット線１００に接続された全てのメモリセルＭ１１〜Ｍ１ｍのドレイン端にパルス信号が供給される。
【００９４】
ここで、図７（ｅ）に示したようにデータ信号ＤＡＴＡ１のＨｉｇｈレベル信号がＡＮＤゲート素子ＧＡに入力した場合には、第１共通ワード線２００に電源電圧Ｖｇの１２Ｖが出力されるので、メモリセルＭ１１の制御ゲートにも１２Ｖが供給される。すると、第１の実施形態で説明したように、メモリセルＭ１１の浮遊ゲートに電子が注入される。
【００９５】
ところが、図７（ｅ）に示したようにデータ信号ＤＡＴＡ１のＬｏｗレベル信号がＡＮＤゲート素子ＧＡに入力した場合には、第１共通ワード線２００に電源電圧Ｖｇの１２Ｖが出力されないので、メモリセルＭ１１の制御ゲートには１２Ｖが供給されなくなる。すると、メモリセルＭ１１の浮遊ゲートには強電界が発生しないため電子は注入されない。
【００９６】
本実施形態のメモリセルアレイにおける他の縦列の選択は、上記と同様にして、図示しない第２の共通ビット線に接続された各メモリセルの浮遊ゲートに電子を注入する場合には、図７（ｃ）に示した選択信号ＳＥＬ２がＨｉｇｈレベルとなり、ＡＮＤゲート素子からは、パルス発生回路から入力される一定周期のパルス信号が第２の共通ビット線に出力される。これにより、第２の共通ビット線に接続された全てのメモリセルのドレイン端にパルス信号が供給される。
【００９７】
さらに、第ｎ共通ビット線１０２に接続された各メモリセルＭｎ１〜Ｍｎｍの浮遊ゲートに電子を注入する場合には、図７（ｄ）に示した選択信号ＳＥＬｎがＨｉｇｈレベルとなり、ＡＮＤゲート素子Ｇｎからは、パルス発生回路から入力される一定周期のパルス信号が第ｎ共通ビット線１０２に出力される。これにより、第ｎ共通ビット線１０２に接続された全てのメモリセルＭｎ１〜Ｍｎｍのドレイン端にパルス信号が供給される。
【００９８】
本実施形態のメモリセルアレイにおける他の横列の選択についても、上記と同様にして、図７（ｆ）に示したようにデータ信号ＤＡＴＡ２のＨｉｇｈレベル信号がＡＮＤゲート素子ＧＢに入力した場合には、第２共通ワード線２０１に電源電圧Ｖｇの１２Ｖが出力されるので、第２共通ワード線２０１に接続された全てのメモリセルの制御ゲートに１２Ｖが供給される。また、図７（ｇ）に示したようにデータ信号ＤＡＴＡｍのＨｉｇｈレベル信号がＡＮＤゲート素子ＧＸに入力した場合には、第ｍ共通ワード線２０３に電源電圧Ｖｇの１２Ｖが出力されるので、第ｍ共通ワード線２０３に接続された全てのメモリセルの制御ゲートに１２Ｖが供給される。
【００９９】
しかし、図７（ｆ）に示したようにデータ信号ＤＡＴＡ２のＬｏｗレベル信号がＡＮＤゲート素子ＧＢに入力した場合には、第２共通ワード線２０１に電源電圧Ｖｇの１２Ｖが出力されないので、第２共通ワード線２０１に接続された全てのメモリセルＭ１２〜Ｍｎ２の制御ゲートには１２Ｖが供給されなくなり、メモリセルＭ１２〜Ｍｎ２の浮遊ゲートには強電界が発生しないため電子は注入されなくなる。
【０１００】
これは、図７（ｇ）に示したデータ信号ＤＡＴＡｍのＬｏｗレベル信号がＡＮＤゲート素子ＧＸに入力した場合も同様であり、第ｍ共通ワード線２０３に電源電圧Ｖｇの１２Ｖが出力されないので、第ｍ共通ワード線２０３に接続された全てのメモリセルＭ１ｍ〜Ｍｎｍの制御ゲートには１２Ｖが供給されなくなり、メモリセルＭ１ｍ〜Ｍｎｍの浮遊ゲートには強電界が発生しないため電子は注入されなくなる。
【０１０１】
図７（ｈ）では、第１共通ビット線１００に接続された全てのメモリセルＭ１１〜Ｍ１ｍのドレイン端にパルス電圧が供給される場合を示しているが、この時に図７（ｅ）のデータ信号ＤＡＴＡ１が入力すると第１共通ワード線２００に電源電圧Ｖｇ（１２Ｖ）が供給され、メモリセルＭ１１の浮遊ゲートに電子の注入が実施される。
【０１０２】
同様にして、図７（ｉ）では、左から第２列目の第２の共通ビット線に接続された全てのメモリセルのドレイン端にパルス電圧が供給される場合であり、この時に図７（ｆ）のデータ信号ＤＡＴＡ２が入力すると第２共通ワード線２０１に電源電圧Ｖｇ（１２Ｖ）が供給され、図示していない左から２列目で上から２列目のメモリセルの浮遊ゲートに電子の注入が実施される。
【０１０３】
さらに、図７（ｊ）では、最右列の第ｎの共通ビット線１０２に接続された全てのメモリセルＭｎ１〜Ｍｎｍのドレイン端にパルス電圧が供給される場合であり、この時に図７（ｇ）のデータ信号ＤＡＴＡｍが入力すると第ｍ共通ワード線２０３に電源電圧Ｖｇ（１２Ｖ）が供給され、メモリセルＭｎｍの浮遊ゲートに電子の注入が実施される。
【０１０４】
本実施形態では、上記のようにメモリセルアレイにおける任意の位置のメモリセルについて選択して電子を注入できることから、任意位置のメモリセルにデータ等を書き込むことができる。なお、各メモリセルへの電子の注入方法については、第１の実施形態と同様である。
【０１０５】
例えば、従来のＣＨＥ型のメモリセルアレイで同時に書き込み可能な大電流の電源が得られない場合、同時に書き込みはできないので１個ずつ各メモリセルに書き込みが実施されることになる。従来のＣＨＥ型のメモリセルアレイで、例えば、１個のメモリセルへの書き込み時間を１０μｓｅｃとして、１ｂｉｔずつ１Ｍｂｉｔのデータを書き込むためには、１０（μｓｅｃ）×１０４８５７６（ｂｉｔ）となるので１０．４８５７６ｓｅｃが必要になる。本実施形態では、ＣＨＥ型よりも１個あたりの書き込み時間は若干多くかかることを考慮して、例えば、１個のメモリセルへの書き込み時間を１００μｓｅｃとしても、大電流が必要ないことから書１０２４ｂｉｔを同時に書き込んだ場合、１Ｍｂｉｔのデータを書き込むためには、１００μｓｅｃ×１０４８５７６（ｂｉｔ）／１０２４（ｂｉｔ）＝１００μｓｅｃ×１０２４（回）となり、０．１０２４ｓｅｃで書き込めることになる。
【０１０６】
このように、本実施形態では、メモリセルアレイにおいて、例えば、縦列の共通ビット線に接続された複数のメモリセルのドレイン−ソース間に大電流を流す必要がなく、データ信号で選択する複数のメモリセルに対して電子の注入を実施することができる。従って、例えば、ＣＨＥ型のメモリセルアレイに必要となる大電流の電源が得られない場合には、従来よりも大幅に早くメモリセルへ電子を注入することができる。
【０１０７】
（第３の実施形態）
上記した第１および第２の実施形態では、メモリセルのソース端が接地され、ドレイン端とソース端の双方に各１個ずつにスイッチング手段を設ける場合について示したが、以下に示す第３の実施形態では、メモリセルのソース端が接地されずフローティング状態であり、ドレイン側のみに２個のスイッチング手段を設けて第１の実施形態と同様な効果を得る場合について説明する。
【０１０８】
図８は、本発明の第３の実施形態の不揮発性半導体記憶装置の構成を示すブロック図である。
本実施形態の不揮発性半導体記憶装置が図１に示した第１の実施形態の構成と異なる点は、一定周期で発生されるパルス信号の立ち上がりあるいは立ち下がりが入力された場合に、メモリセルにスパイク性の電流を供給するスイッチング手段の配置が異なる点と、メモリセルＭ３１のソース端が接地されずフローティング状態となる点である。他の構成等については、第１の実施形態と同様である。
【０１０９】
具体的なスイッチング手段の配置としては、本実施形態では、スイッチング手段であるｐ型ＭＯＳトランジスタＴＭ２１とｎ型ＭＯＳトランジスタＴＭ２２が並列に接続され、双方共、メモリセルＭ３１のドレイン側に配置される。スイッチング手段ＴＭ２１とＴＭ２２の双方のゲート端にはパルス信号が供給される。このパルス信号とは、例えば、第１の実施形態におけるクロック信号ＷＲＣＬＫを反転素子２で反転させた信号ｖ１である。
【０１１０】
スイッチング手段ＴＭ２１は、ソース端が電源電圧Ｖｄ（６Ｖ〜７Ｖ）に接続され、ドレイン端はスイッチング手段ＴＭ２２のドレイン端と接続されると共に、メモリセルＭ３１のドレイン端とも接続される。また、スイッチング手段ＴＭ２２は、ソース端が接地（ＧＮＤ：０Ｖ）に接続され、ドレイン端はスイッチング手段ＴＭ２１のドレイン端と接続されると共に、メモリセルＭ３１のドレイン端とも接続される。
【０１１１】
また、本実施形態では、ＯＮ／ＯＦＦ特性が逆である２個のスイッチング手段ＴＭ２１およびＴＭ２２は、メモリセルＭ３１のドレイン側に、メモリセルＭ３１のドレイン側に電圧を供給するドレイン用電源Ｖｄ（６Ｖ〜７Ｖ）と接地（ＧＮＤ：０Ｖ）間において、パルス信号がメモリセルＭ３１のドレインに供給される経路が並列になるように設けられている。また、浮遊ゲートについては、第１の実施形態と判別するため、本実施形態では、浮遊ゲートの符号を３２としている。他の構成については、第１の実施形態と同様である。
【０１１２】
本実施形態においても、スイッチング手段ＴＭ２１とＴＭ２２の双方が同時にＯＮにはならないことから、電源電圧Ｖｄ（６Ｖ〜７Ｖ）から接地へ電流は流れない。また、メモリセルＭ３１のドレイン端に供給される電圧については、第１の実施形態と同様であり、例えば、図２（ｅ）に示したようにのＨｉｇｈレベルとＬｏｗレベルが入力するパルス信号により交互に切り替わるパルス電圧が供給される。なお、以下の説明では、図２（ａ）〜（ｇ）を引用するが、その最に、スイッチング手段ＴＭ１はＴＭ２１と読み替え、ＴＭ２はＴＭ２２と読み替え、Ｍ１はＭ３１と読み替えて引用する。
【０１１３】
本実施形態では、メモリセルＭ３１のソース側にはスイッチング手段を設けていないことから、メモリセルＭ３１のソース端をフローティング状態として、ドレイン端の電圧に追随するようにしている。そのため、メモリセルＭ３１のソース端の電圧も、第１の実施形態の図２（ｆ）に示した物と同様となる。但し、パルスの波形が鈍りについては、図２（ｅ）の鈍りが無くなり、図２（ｆ）では、立ち上がりと立ち下がりの双方で鈍りが発生することになる。従って、第１の実施形態の図２（ｇ）に示したスパイク性の電流が、メモリセルＭ３１のドレイン−ソース間を流れる。これから、本実施形態でも図２（ａ）〜（ｇ）のタイミングチャートに示されたタイミングで処理が実施されることになる。
【０１１４】
以下、本実施形態の動作を図２（ａ）〜（ｇ）を用いて説明する。
図２（ｂ）に示したようにパルス回路からＬｏｗレベル（０Ｖ）が出力された場合、図２（ｃ）に示したようにスイッチング手段ＴＭ２１はＯＮし、図２（ｅ）に示したように電源電圧Ｖｄ（６Ｖ〜７Ｖ）がメモリセルＭ３１のドレイン端に供給され、その一方で、図２（ｄ）に示したようにスイッチング手段ＴＭ２２はＯＦＦするので、ドレイン端の電圧は上昇する。その結果、図２（ｆ）に示したようにフローティング状態であるメモリセルＭ３１のソース端の電圧が電源電圧Ｖｄ（６Ｖ〜７Ｖ）まで上昇する。
【０１１５】
その際に、図２（ｅ）に示したようにメモリセルＭ３１のドレイン端は電源電圧Ｖｄ（６Ｖ〜７Ｖ）にすぐに達するが、図２（ｆ）に示したメモリセルＭ３１のソース端は、図２（ｇ）に示したように短時間ではあるが寄生容量の電荷がドレイン−ソース間で移動される（スパイク性の電流が流れる）ため、電圧の上昇に若干の鈍りが発生する。
【０１１６】
次に、図２（ｂ）に示したようにパルス回路からＨｉｇｈレベルが出力された場合、図２（ｃ）に示したようにスイッチング手段ＴＭ２１はＯＦＦし、図２（ｅ）に示したように電源電圧Ｖｄ（６Ｖ〜７Ｖ）はメモリセルＭ３１のドレイン端から切り離され、その一方で、図２（ｄ）に示したようにスイッチング手段ＴＭ２２はＯＮするので、ドレイン端は接地（ＧＮＤ：０Ｖ）に接続されて電圧は下降する。その結果、図２（ｆ）に示したようにフローティング状態であるメモリセルＭ３１のソース端の電圧も接地（ＧＮＤ：０Ｖ）電圧まで下降する。
【０１１７】
その際に、図２（ｅ）に示したものの鈍りを無くした場合のようにメモリセルＭ３１のドレイン端は接地電圧（ＧＮＤ：０Ｖ）にすぐに達するが、図２（ｆ）に示したものを立ち下がりでも鈍らせた場合のようにメモリセルＭ３１のソース端は、図２（ｇ）に示したように短時間ではあるが寄生容量の電荷がドレイン−ソース間で移動される（スパイク性の電流ＩＤＳが流れる）ため、電圧の下降に若干の鈍りが発生する。
【０１１８】
図２（ｃ）および、図２（ｄ）に示したように、ｐ型ＭＯＳトランジスタＴＭ２１と、ｎ型ＭＯＳトランジスタＴＭ２２とでは、図２（ｂ）の同じ信号ｖ１が各ゲートに入力されても、ＯＮ状態とＯＦＦ状態が逆転している。従って、双方のスイッチング手段（ｐ型ＭＯＳトランジスタＴＭ２１およびｎ型ＭＯＳトランジスタＴＭ２２）が同時にＯＮにはならないので、電源電圧Ｖｄ（６Ｖ〜７Ｖ）と接地（ＧＮＤ：０Ｖ）間で大電流が流れることはない。また、メモリセルＭ３１には、メモリセルＭ１のドレイン端、あるいは、ソース端の寄生容量が充放電される際のスパイク性の電流以外は流れない。
【０１１９】
従って、本実施形態でも、第１の実施形態と同様に従来のＣＨＥ注入型のように大電流は流れない。また、双方のスイッチング手段のＯＮ／ＯＦＦ特性が逆であることから、入力するパルス信号の立ち上がり時および立ち下がり時の双方において、ドレインまたはソースの寄生容量により充放電される際のスパイク性の電流が同様になる。
【０１２０】
なお、上記したように、図２（ｅ）に示したメモリセルＭ３１のドレイン側（ドレイン端）の電圧は、本実施形態ではほとんど鈍り成分は発生しない。また、図２（ｆ）に示されたメモリセルＭ３１のソース側（ソース端）の電圧は、パルスの立ち上がりに加えて立ち下がりの波形も鈍ることになる。
【０１２１】
図２（ｇ）に示されたメモリセルＭ３１のドレインとソース間を流れる電流ＩＤＳは、メモリセルＭ３１のソース端の寄生容量に基づいて充放電される電流である。他の動作については、第１の実施形態と同様である。
【０１２２】
このように、本実施形態では、大電流を流すことなく、電子の注入時間を増加させることが少なく、簡潔な制御回路であっても、メモリセルの浮遊ゲートに電子を注入させることができるという第１の実施形態と同様な効果を有することに加え、メモリセルの浮遊ゲートに電子を注入する間だけでなく放出時等もメモリセルのソース端子はフローティング状態であるので、例えば、メモリセルからのデータの読み出し時やメモリセルの消去時にメモリセルのソース側の制御回路が不要となり、回路制御を第１の実施形態よりも容易にすることができる。
【０１２３】
（第４の実施形態）
上記した第３の実施形態では、単一のメモリセルのドレイン側の入力信号を制御して電子を注入する場合について示したが、以下に示す第４の実施形態では、縦横複数列のマトリクス状に浮遊ゲートを有するメモリセルが並んだメモリセルアレイの中の任意のメモリセルに、第３の実施形態の手法を用いて電子を注入する場合について説明する。
【０１２４】
図９は、本発明の第４の実施形態の不揮発性半導体記憶装置の構成を示すブロック図である。
図９の不揮発性半導体記憶装置における各メモリセルＭ１１〜Ｍｎｍは、第３の実施形態のメモリセルＭ３１の浮遊ゲートＦＧ３２と同様な浮遊ゲートを有している。
【０１２５】
図９に示したメモリセルアレイの各メモリセルＭ１１〜Ｍｎｍの配置、および、各メモリセルＭ１１〜Ｍｎｍと各共通ビット線との接続状況、各メモリセルＭ１１〜Ｍｎｍと各共通ソース線との接続状況、各メモリセルＭ１１〜Ｍｎｍと各共通ワード線との接続状況については、図６に示した第２の実施形態の場合と同様である。
【０１２６】
本実施形態では、第１共通ビット線１００のドレイン用電源Ｖｄ（６Ｖ〜７Ｖ）側は、ＡＮＤゲート素子Ｇ１の出力に接続される。本実施形態のＡＮＤゲート素子Ｇ１は、本実施形態で各スイッチング手段に入力するパルス信号（クロック信号またはクロック反転信号）と、第１共通ビット線１００に接続されたメモリセルを選択してデータを供給するためのデータ信号ＤＡＴＡ１との論理積を演算するＡＮＤゲートである。また、第２の実施形態ではメモリセルアレイの縦列の選択に選択信号ＳＥＬ１〜ｎを用いていたが、本実施形態ではそれとは異なり、縦列の選択にデータ信号ＤＡＴＡ１を用いている。従って、本実施形態では、メモリセルアレイの横列の選択に選択信号ＳＥＬ１〜ｎを用いている。
【０１２７】
ところで、ＡＮＤゲート素子は、ＮＡＮＤゲート素子にインバータが付加された回路と考えられ、第３の実施形態におけるスイッチング手段ＴＭ２１およびＴＭ２２から構成される回路はインバータ回路と考えられる。従って、本実施形態の各ＡＮＤゲート素子Ｇ１〜Ｇｎには、第３の実施形態におけるスイッチング手段ＴＭ２１およびＴＭ２２から構成されるインバータ回路を備えていることになる。
【０１２８】
また、当然のことながら、各ＡＮＤゲート素子Ｇ１〜Ｇｎ内のインバータ回路には、第３の実施形態と同様に、ドレイン用電源電圧Ｖｄ（６Ｖ〜７Ｖ）が供給されており、接地接続もされていることとする。
【０１２９】
第１共通ビット線１００の非ドレイン用電源側は、第３の実施形態と同様に、不図示の制御回路によりフローティング状態に維持される。同様にして、第２共通ビット線１０１のドレイン用電源Ｖｄ側は、ＡＮＤゲート素子Ｇ２と接続され、非ドレイン用電源側はフローティング状態に維持され、第ｎ共通ビット線１０２のドレイン用電源Ｖｄ側は、ＡＮＤゲート素子Ｇｎと接続され、非ドレイン用電源側はフローティング状態に維持される。
【０１３０】
スイッチング手段ＴＭ１３のドレイン端が第ｎ共通ビット線１０２の一方の端部に接続され、ソース端が電源Ｖｄ（６Ｖ〜７Ｖ）に接続され、ゲート端は、ＡＮＤゲート素子Ｇｎの出力に接続される。ＡＮＤゲート素子Ｇｎについては後述する。スイッチング手段ＴＭ１４のドレイン端が第ｎ共通ビット線１０２の他方の端部に接続され、ソース端が接地（ＧＮＤ：０Ｖ）に接続され、ゲート端は、ＴＭ１３と同様にＡＮＤゲート素子Ｇｎの出力に接続される。
【０１３１】
また、第１共通ワード線２００の一端は、ＡＮＤゲート素子ＧＡの出力に接続され、第２共通ワード線２０１の一端は、ＡＮＤゲート素子ＧＢの出力に接続され、第（ｍ−１）共通ワード線２０２の一端は、ＡＮＤゲート素子ＧＣの出力に接続され、第ｍ共通ワード線２０３の一端は、ＡＮＤゲート素子ＧＸの出力に接続される。
【０１３２】
ＡＮＤゲート素子ＧＡは、本実施形態の各メモリセルの制御ゲートに供給される電源電圧Ｖｇ（１２Ｖ）と、第１共通ワード線２００に接続された各メモリセルを選択するための選択信号ＳＥＬ１との論理積を演算するＡＮＤゲートである。
【０１３３】
同様にして、ＡＮＤゲート素子ＧＢは、電源電圧Ｖｇ（１２Ｖ）と、第２共通ワード線２０１に接続された各メモリセルを選択するための選択信号ＳＥＬ２との論理積を演算するＡＮＤゲートであり、ＡＮＤゲート素子ＧＣは、電源電圧Ｖｇ（１２Ｖ）と、第（ｍ−１）共通ワード線２０２に接続された各メモリセルを選択するための選択信号ＳＥＬ（ｍ−１）との論理積を演算するＡＮＤゲートであり、ＡＮＤゲート素子ＧＸは、電源電圧Ｖｇ（１２Ｖ）と、第ｍ共通ワード線２０３に接続された各メモリセルを選択するための選択信号ＳＥＬｍとの論理積を演算するＡＮＤゲートである。
【０１３４】
次に本実施形態の不揮発性半導体記憶装置の動作について説明する。
図１０は、図９の不揮発性半導体記憶装置における各部の信号を示したタイミングチャートである。
【０１３５】
図１０（ａ）〜（ｇ）は、図７に示した第２の実施形態と同様であるが、本実施形態では、メモリセルアレイの縦列の選択にデータ信号ＤＡＴＡ１〜ｎを用い、横列の選択に選択信号ＳＥＬ１〜ｍを用いている点が異なっており、すなわち、縦列の信号と横列の信号が逆になっている。
【０１３６】
従って、、図１０（ｂ）は、ＡＮＤゲート素子ＧＡに入力する選択信号ＳＥＬ１を示すタイミングチャートであり、図１０（ｃ）は、ＡＮＤゲート素子ＧＢに入力する選択信号ＳＥＬ２を示すタイミングチャートであり、図１０（ｄ）は、ＡＮＤゲート素子ＧＸに入力する選択信号ＳＥＬｍを示すタイミングチャートである。
【０１３７】
また、図１０（ｅ）は、ＡＮＤゲート素子Ｇ１に入力するデータ信号ＤＡＴＡ１を示すタイミングチャートであり、図１０（ｆ）は、ＡＮＤゲート素子Ｇ２に入力するデータ信号ＤＡＴＡ２を示すタイミングチャートであり、図１０（ｇ）は、ＡＮＤゲート素子Ｇｎに入力するデータ信号ＤＡＴＡｎを示すタイミングチャートである。
【０１３８】
図１０（ｈ）は、ＡＮＤゲート素子Ｇ１から第１共通ビット線１００を介して各メモリセルＭ１１〜Ｍ１ｍのドレイン端に供給されるパルス電圧を示すタイミングチャートであり、図１０（ｉ）は、第２共通ビット線１０１を介して各メモリセルＭ２１〜Ｍ２ｍのドレイン端に供給されるパルス電圧を示すタイミングチャートであり、図１０（ｊ）は、スイッチング手段ＴＭ１３から第ｎ共通ビット線１０２を介して各メモリセルＭｎ１〜Ｍｎｍのドレイン端に供給されるパルス電圧を示すタイミングチャートである。
【０１３９】
第１共通ビット線１００に接続された各メモリセルＭ１１〜Ｍ１ｍの浮遊ゲートに電子を注入する場合には、図１０（ｅ）に示したデータ信号ＤＡＴＡ１がＨｉｇｈレベルとなり、ＡＮＤゲート素子Ｇ１からは、パルス発生回路から入力される一定周期のパルス信号のタイミングでドレイン電源電圧Ｖｄ（６Ｖ〜７Ｖ）をパルス化した信号が第１共通ビット線１００に出力される。これにより、第１共通ビット線１００に接続された全てのメモリセルＭ１１〜Ｍ１ｍのドレイン端にパルス信号が供給される。
【０１４０】
ここで、図１０（ｂ）に示したように選択信号ＳＥＬ１のＨｉｇｈレベル信号がＡＮＤゲート素子ＧＡに入力した場合には、第１共通ワード線２００に電源電圧Ｖｇの１２Ｖが出力されるので、メモリセルＭ１１の制御ゲートにも１２Ｖが供給される。すると、第３の実施形態で説明したように、メモリセルＭ１１の浮遊ゲートに電子が注入される。
【０１４１】
ところが、図１０（ｂ）に示したように選択信号ＳＥＬ１のＬｏｗレベル信号がＡＮＤゲート素子ＧＡに入力した場合には、第１共通ワード線２００に電源電圧Ｖｇの１２Ｖが出力されないので、メモリセルＭ１１の制御ゲートには１２Ｖが供給されなくなる。すると、メモリセルＭ１１の浮遊ゲートには強電界が発生しないため電子は注入されない。
【０１４２】
本実施形態のメモリセルアレイにおける他の縦列の選択は、上記と同様にして、第２共通ビット線に接続された各メモリセルＭ２１〜Ｍ２ｍの浮遊ゲートに電子を注入する場合には、図１０（ｆ）に示したデータ信号ＤＡＴＡ２がＨｉｇｈレベルとなり、ＡＮＤゲート素子Ｇ２からは、パルス発生回路から入力される一定周期のパルス信号でドレイン電源電圧Ｖｄ（６Ｖ〜７Ｖ）をパルス化した信号が第２共通ビット線１０１に出力される。これにより、第２の共通ビット線に接続された全てのメモリセルＭ２１〜Ｍ２ｍのドレイン端にパルス信号が供給される。
【０１４３】
さらに、第ｎ共通ビット線１０２に接続された各メモリセルＭｎ１〜Ｍｎｍの浮遊ゲートに電子を注入する場合には、図１０（ｇ）に示したデータ信号ＤＡＴＡｎがＨｉｇｈレベルとなり、ＡＮＤゲート素子Ｇｎからは、パルス発生回路から入力される一定周期のパルス信号でドレイン電源電圧Ｖｄ（６Ｖ〜７Ｖ）をパルス化した信号が第ｎ共通ビット線１０２に出力される。これにより、第ｎ共通ビット線１０２に接続された全てのメモリセルＭｎ１〜Ｍｎｍのドレイン端にパルス信号が供給される。
【０１４４】
本実施形態のメモリセルアレイにおける他の横列の選択についても、上記と同様にして、図１０（ｃ）に示したように選択信号ＳＥＬ２のＨｉｇｈレベル信号がＡＮＤゲート素子ＧＢに入力した場合には、第２共通ワード線２０１に電源電圧Ｖｇの１２Ｖが出力されるので、第２共通ワード線２０１に接続された全てのメモリセルの制御ゲートに１２Ｖが供給される。また、図１０（ｄ）に示したように選択信号ＳＥＬｍのＨｉｇｈレベル信号がＡＮＤゲート素子ＧＸに入力した場合には、第ｍ共通ワード線２０３に電源電圧Ｖｇの１２Ｖが出力されるので、第ｍ共通ワード線２０３に接続された全てのメモリセルの制御ゲートに１２Ｖが供給される。
【０１４５】
しかし、図１０（ｃ）に示したように選択信号ＳＥＬ２のＬｏｗレベル信号がＡＮＤゲート素子ＧＢに入力した場合には、第２共通ワード線２０１に電源電圧Ｖｇの１２Ｖが出力されないので、第２共通ワード線２０１に接続された全てのメモリセルＭ１２〜Ｍｎ２の制御ゲートには１２Ｖが供給されなくなり、メモリセルＭ１２〜Ｍｎ２の浮遊ゲートには強電界が発生しないため電子は注入されなくなる。
【０１４６】
これは、図１０（ｄ）に示した選択信号ＳＥＬｍのＬｏｗレベル信号がＡＮＤゲート素子ＧＸに入力した場合も同様であり、第ｍ共通ワード線２０３に電源電圧Ｖｇの１２Ｖが出力されないので、第ｍ共通ワード線２０３に接続された全てのメモリセルＭ１ｍ〜Ｍｎｍの制御ゲートには１２Ｖが供給されなくなり、メモリセルＭ１ｍ〜Ｍｎｍの浮遊ゲートには強電界が発生しないため電子は注入されなくなる。
【０１４７】
図１０（ｈ）では、第１共通ビット線１００に接続された全てのメモリセルＭ１１〜Ｍ１ｍのドレイン端にパルス電圧が供給される場合を示しているが、この時に図１０（ｂ）の選択信号ＳＥＬ１が入力すると第１共通ワード線２００に電源電圧Ｖｇ（１２Ｖ）が供給され、メモリセルＭ１１の浮遊ゲートに電子の注入が実施される。ただし、この場合には、図１０（ｅ）に示したデータ信号ＤＡＴＡ１が図１０（ｄ）の選択信号ＳＥＬｍのタイミングでもＨｉｇｈレベルとなっているので、メモリセルＭ１ｍの浮遊ゲートにも電子の注入が実施される。
【０１４８】
同様にして、図１０（ｉ）では、第２共通ビット線１０１に接続された全てのメモリセルＭ２１〜Ｍ２ｍのドレイン端にパルス電圧が供給される場合であり、この時に図１０（ｃ）の選択信号ＳＥＬ２が入力すると第２共通ワード線２０１に電源電圧Ｖｇ（１２Ｖ）が供給され、メモリセルＭ２２の浮遊ゲートに電子の注入が実施される。ただし、この場合にも、図１０（ｆ）に示したデータ信号ＤＡＴＡ２が図１０（ｄ）の選択信号ＳＥＬｍのタイミングでもＨｉｇｈレベルとなっているので、メモリセルＭ２ｍの浮遊ゲートにも電子の注入が実施される。
【０１４９】
さらに、図１０（ｊ）では、第ｎ共通ビット線１０２に接続された全てのメモリセルＭｎ１〜Ｍｎｍのドレイン端にパルス電圧が供給される場合であり、この時に図１０（ｄ）の選択信号ＳＥＬｍが入力すると第ｍ共通ワード線２０３に電源電圧Ｖｇ（１２Ｖ）が供給され、メモリセルＭｎｍの浮遊ゲートに電子の注入が実施される。
【０１５０】
本実施形態では、上記のようにメモリセルアレイにおける任意の位置のメモリセルについて選択して電子を注入できることから、任意位置のメモリセルにデータ等を書き込むことができ、さらに同時に多数のメモリセルにデータを書き込むことができる。なお、各メモリセルへの電子の注入方法については、第３の実施形態と同様である。
【０１５１】
このように、本実施形態では、メモリセルアレイにおいて、例えば、縦列の共通ビット線に接続された複数のメモリセルのドレイン−ソース間に大電流を流す必要がなく、データ信号で選択する複数のメモリセルに対して電子の注入を実施することができる。従って、例えば、ＣＨＥ型のメモリセルアレイに必要となる大電流の電源が得られない場合には、従来よりも大幅に早くメモリセルへ電子を注入することができるという第２の実施形態の効果に加えて、第３の実施形態と同様のメモリセルの浮遊ゲートに電子を注入する間だけでなく放出時等もメモリセルのソース端子はフローティング状態であるので、例えば、メモリセルからのデータの読み出し時やメモリセルの消去時にメモリセルのソース側の制御回路が不要となり、回路制御を第１の実施形態よりも容易にすることができるという効果を有し、更に、データ信号を共通ビット線方向の列の選択に用いることにより、データの読み出しも複数ビット分を同時に行うことができることから、データの読み出し時間も大幅に短縮することが可能となるという効果を有する。
【０１５２】
なお、上記した各実施形態では、スイッチング手段としてｐ型ＭＯＳトランジスタおよびｐ型ＭＯＳトランジスタあるいは、ＡＮＤゲートの内蔵素子等を前提に説明したが、本発明はこれに限られるものではなく、メモリセルに電流を流さずにメモリセルのドレインにパルス性の電圧を印加できる手段であれば、どのような回路、素子、あるいは、装置を使用しても良い。ＡＮＤゲート素子についても、同様な信号を供給できれば、他の回路、素子、あるいは、装置を使用しても良い。また、各メモリセルにゲート電圧を供給する手段についても、同様な信号を供給できれば、他の回路、素子、あるいは、装置を使用しても良い。
【０１５３】
また、第２および第４の実施形態では、メモリセルアレイの縦列の選択と横列の選択の信号を入れ替えているが、これは、それぞれの実施形態において逆の信号を利用しても良く、本発明の効果はその場合にも得ることができる。
【０１５４】
【発明の効果】
上記のように本発明は、メモリセルのドレイン側とソース側に相補的に動作することからＯＮ／ＯＦＦ特性の異なる（ｐとｎが逆特性の）半導体のスイッチング手段を設け、例えば、パルス幅が２００ｎｓｅｃの短い一定周期のパルス信号でスイッチング手段を切り替えることにより、メモリセルに短期間のみのスパイク状の電流を複数回流すようにしてメモリセルの浮遊ゲートに電子を注入する構成としたので、大電流を流すことなく、メモリセルの浮遊ゲートに電子を注入させることができる。また、その際に電子の注入時間を増加させることが少ない。さらに、本発明では、大電流を流したり高電圧をメモリセルに印加しなくてもよいので制御回路を複雑にする必要がない。
【０１５５】
また、上記した本発明をメモリセルアレイに適用した場合には、縦列の共通ビット線に接続された複数のメモリセルのドレイン−ソース間に大電流を流す必要がなく、データ信号で選択する複数のメモリセルに対して電子の注入を実施することができる。そのため、ＣＨＥ型のメモリセルアレイに必要となる大電流の電源が得られない場合には、従来よりも大幅に早くメモリセルへ電子を注入することができる。
【０１５６】
また、本発明でスイッチング手段をメモリセルのドレイン側のみに設け、メモリセルのソース側はフローティング状態にした場合には、大電流を流すことなく、電子の注入時間を増加させることが少なく、簡潔な制御回路であっても、メモリセルの浮遊ゲートに電子を注入させることができるという第１の実施形態と同様な効果を有することに加え、メモリセルの浮遊ゲートに電子を注入する間だけでなく放出時等もメモリセルのソース端子はフローティング状態であるので、メモリセルからのデータの読み出し時やメモリセルの消去時にメモリセルのソース側の制御回路が不要となり、回路制御をより容易にすることができる。
【０１５７】
また、上記したメモリセルのソース側をフローティング状態にする発明をメモリセルアレイに適用した場合には、メモリセルアレイにおいて、縦列の共通ビット線に接続された複数のメモリセルのドレイン−ソース間に大電流を流す必要がなく、データ信号で選択する複数のメモリセルに対して電子の注入を実施することができる。そのため、ＣＨＥ型のメモリセルアレイに必要となる大電流の電源が得られない場合には、従来よりも大幅に早くメモリセルへ電子を注入することができるという第２の実施形態の効果に加えて、第３の実施形態と同様のメモリセルの浮遊ゲートに電子を注入する間だけでなく放出時等もメモリセルのソース端子はフローティング状態であることから、メモリセルからのデータの読み出し時やメモリセルの消去時にメモリセルのソース側の制御回路が不要となり、回路制御をより容易にすることができるという効果を有し、更に、データ信号を共通ビット線方向の列の選択に用いることにより、データの読み出しも複数ビット分を同時に行うことができることから、データの読み出し時間も大幅に短縮することが可能となるという効果を有する。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態の不揮発性半導体記憶装置の構成を示すブロック図である。
【図２】 図１の不揮発性半導体記憶装置における各部の信号を示したタイミングチャートである。
【図３】 本実施形態と従来のＣＨＥ注入型における電子注入時の各メモリセルの電圧を示すタイミングチャートである。
【図４】 パルス幅が２００ｎｓｅｃの一定周期のパルスを印加した場合の本実施形態のメモリセルのゲートにおける電圧変動を示した図である。
【図５】 パルス幅が１０μｓｅｃの一定周期のパルスを印加した場合の本実施形態のメモリセルのゲートにおける電圧変動を示した図である。
【図６】 本発明の第２の実施形態の不揮発性半導体記憶装置の構成を示すブロック図である。
【図７】 図６の不揮発性半導体記憶装置における各部の信号を示したタイミングチャートである。
【図８】 本発明の第３の実施形態の不揮発性半導体記憶装置の構成を示すブロック図である。
【図９】 本発明の第４の実施形態の不揮発性半導体記憶装置の構成を示すブロック図である。
【図１０】 図９の不揮発性半導体記憶装置における各部の信号を示したタイミングチャートである。
【図１１】 従来のＣＨＥ注入型のメモリセルを示した図である。
【図１２】 従来のＦＮ型のメモリセルを示した図である。
【符号の説明】
２ 反転素子、 １００〜１０２ 第１〜第ｎ共通ビット線、 ２００〜２０３ 第１〜第ｍ共通ワード線、 ３００〜３０２ 第１〜第ｎ共通ソース線、 Ｍ１、Ｍ３１、Ｍ８１、Ｍ９１、Ｍ１１〜Ｍｎｍ メモリセル、 ＴＭ１、ＴＭ２１ ｐ型ＭＯＳトランジスタ（スイッチング手段）、 ＴＭ２、ＴＭ２２ ｎ型ＭＯＳトランジスタ（スイッチング手段）、 Ｄ ドレイン（ドレイン端）、Ｓ ソース（ソース端）、 Ｇ ゲート（ゲート端、制御ゲート）、 ＦＧ２、ＦＧ３２、ＦＧ８２、ＦＧ９２ 浮遊ゲート、 Ｖｇ メモリセルの制御ゲート用電源電圧、 Ｖｄ メモリセルのドレイン用電源電圧、 ＩＤＳ （メモリセルの）ドレイン−ソース間電流、 ＧＮＤ 接地（０Ｖ）、 ＷＲＣＬＫ （メモリセルへ）書き込み用クロック信号、 ｖ１ クロック信号の反転パルス信号、 Ｇ１〜Ｇｎ、ＧＡ〜ＧＸ ＡＮＤゲート素子。
【発明の属する技術分野】
本発明は、電気的に書き換え可能な不揮発性のメモリセルからなる半導体記憶装置に関し、特に、半導体記憶装置のメモリセルの浮遊ゲートに電子を注入する技術に関する。
【０００２】
【従来の技術】
従来から、ＥＰＲＯＭ(Erasable Programmable Read-Only Memory)、ＥＥＰＲＯＭ(Electrically Erasable Programmable Read-Only Memory)、フラッシュメモリ等の不揮発性半導体記憶装置が知られている。そのような不揮発性半導体記憶装置では、半導体素子上に多数の記憶セル（メモリセル）が形成され、各メモリセルには情報を記憶するための高抵抗の浮遊ゲートが設けられている。各メモリセルは、浮遊ゲートに電子を注入するか否かにより、２状態に分類され、その状態に応じて、例えばデジタル値のハイ／ローの１ビットが記憶される。すなわち、浮遊ゲートに電子を注入することにより電気的に書き込みが実施されている。
【０００３】
メモリセルの浮遊ゲートに電子を注入する方法としては、一般的に、次の２つの方法が知られている。
（１）メモリセルのソースとドレイン間に大電流等を流すことにより高いエネルギーを有する電子（ホット・エレクトロン）を発生させて、そのホット・エレクトロンを高抵抗の浮遊ゲートに注入するチャネル・ホット・エレクトロン（ＣＨＥ）注入型。
（２）メモリセルのゲートとドレイン間に高電圧（強電界）を印加した場合に、その間をトンネル効果で流れるファウラー・ノルドハイム（ＦＮ）電流を利用して、高抵抗の浮遊ゲートに電子を注入するＦＮ型。
【０００４】
図１１は、従来のＣＨＥ注入型のメモリセルを示した図である。
図１１のメモリセルＭ８１は、制御ゲート端（Ｇ）に電源電圧Ｖｇとして１２Ｖが印加されており、ドレイン端（Ｄ）に電源電圧Ｖｄとして６Ｖ〜７Ｖが印加されており、ソース端（Ｓ）は接地されている。このドレインとソース間に大電流を流すことにより、ホット・エレクトロンが発生して、浮遊ゲート（ＦＧ）８２に電子が注入される。また、ドレインとソース間の大電流は、不図示の制御回路により制御され、１回の書き込みについて１回の発生で実施される。すなわち、書き込みに用いられる、ドレインとソース間の大電流を制御するためのパルスは１パルスである。
【０００５】
図１２は、従来のＦＮ型のメモリセルを示した図である。
図１２のメモリセルＭ９１は、制御ゲート端（Ｇ）に電源電圧Ｖｇとして１０Ｖが印加されており、ドレイン端（Ｄ）に電源電圧Ｖｄとして−８Ｖが印加されており、ソース端（Ｓ）は接地されずフローティング状態になっている。この制御ゲートとドレイン間が高電圧であることから、トンネル効果でＦＮ電流（ＦＮトンネル電流）が流れ、浮遊ゲート（ＦＧ）９２に電子が注入される。また、ＦＮ型メモリセルの場合も制御ゲートとドレイン間の高電圧は、不図示の制御回路により制御され、１回の書き込みについて１回の印加が実施される。すなわち、書き込みに用いられる、制御ゲートとドレイン間の高電圧を制御するためのパルスは１パルスである。
【０００６】
このように、従来の不揮発性半導体記憶装置のメモリセルは、１パルスの大電流によるＣＨＥ注入によるか、１パルスの高電圧によるＦＮトンネル電流により、高抵抗の浮遊ゲートに電子を注入、すなわち、メモリセルへの書き込みを実施していた。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記した従来のＣＨＥ注入による方法では、大電流が必要であるため、例えば、縦横複数列のマトリクス状に浮遊ゲートを有するメモリセルが並んだメモリセルアレイの中から、制御回路で指定された複数のメモリセルに同時に電子を注入する場合等には、電源回路の電流供給能力を大きくする必要がある。つまり、電源回路の電流供給能力が小さい場合には、多数のメモリに同時に電子を注入できない場合が考えられる。そのため、電源回路が外部電源である場合には、電流供給能力が大きいタイプのものが要求されるという問題がある。また、電源回路が、例えば、ＬＳＩ（大規模集積回路）に内蔵された昇圧回路である場合には、やはり、電流供給能力が大きいタイプのものが要求されることから、電源部の回路規模およびレイアウト面積が増大するという問題がある。
【０００８】
一方、ＦＮトンネル電流による方法では、大電流は必要ではなく電流量としてはわずかであるため、複数のメモリセルに同時に電子を注入することができ、電源回路も大型化する懸念はない。しかしながら、ＦＮ型のメモリセルの場合には、ＣＮＥ注入型のメモリセルよりも、電子の注入に時間が多く必要である。すなわち、ＦＮ型のメモリセルは、ＣＮＥ注入型のメモリセルよりも書き込みに時間がかかるという問題がある。また、例えば、ＦＮ型のメモリセルアレイから任意のメモリセルに書き込む場合には、そのメモリセルの制御ゲートとドレイン間のみに高電圧を比較的長時間印可する必要があるため、ＣＮＥ注入型のメモリセルよりも、外部の制御回路（メモリセル選択回路および昇圧回路等）が複雑になるという問題がある。
【０００９】
本発明は、上述した如き従来の問題を解決するためになされたものであって、大電流を必要とせず、電子の注入時間の増加が少なく、制御回路が複雑にならない半導体記憶装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上述の目的を達成するため、請求項１に記載した本発明の不揮発性半導体記憶装置は、浮遊ゲートを有するメモリセル毎に、ＯＮ／ＯＦＦ特性が逆で相補的に動作する一方がドレイン側に設けられ、他方がソース側に設けられた２個のスイッチング手段を有し、２個のスイッチング手段は、一定周期で発生されるパルス信号の立ち上がり時および立ち下がり時にＯＮ／ＯＦＦ状態が逆になるように切替えられ、メモリセルは、２個のスイッチング手段がパルス信号により切替る時に、メモリセルのドレイン端又はソース端に寄生容量として蓄積された電荷の充放電に基づくスパイク性の電流が複数回供給されることで前記浮遊ゲートに電子注入が実施されることを特徴とする。
【００１１】
また、請求項２に記載の本発明の不揮発性半導体記憶装置は、浮遊ゲートを有し、ソース端がフローティング状態であるメモリセル毎に、ドレイン側に電圧を供給するドレイン用電源と接地間で、一定周期で発生されるパルス信号がメモリセルのドレインに供給される経路に、ＯＮ／ＯＦＦ特性が逆で相補的に動作する２個のスイッチング手段を並列に設け、２個のスイッチング手段は、一定周期で発生されるパルス信号の立ち上がり時および立ち下がり時にＯＮ／ＯＦＦ状態が逆になるように切替えられ、メモリセルは、２個のスイッチング手段がパルス信号により切替る時に、メモリセルのドレイン端又はドレイン端の電圧に追随するソース端に寄生容量として蓄積された電荷の充放電に基づくスパイク性の電流が複数回供給されることで浮遊ゲートに電子注入が実施されることを特徴とする。
【００１２】
また、請求項３の本発明は、請求項１または２に記載の不揮発性半導体記憶装置において、２個のスイッチング手段は、一方のスイッチング手段がｐ形ＭＯＳ(metal oxide semiconductor)のトランジスタであり、他方のスイッチング手段がｎ形ＭＯＳのトランジスタであることを特徴とする
【００１３】
また、請求項４に記載の本発明の不揮発性半導体記憶装置は、縦横複数列のマトリクス状に浮遊ゲートを有するメモリセルが並んだメモリセルアレイと、縦列の前記複数のメモリセルのドレイン端を共通させてドレイン用電源と接続する複数の共通ビット線と、縦列の前記複数のメモリセルのソース端を共通させて接地する複数の共通ソース線と、横列の前記複数のメモリセルのゲート端を共通させてゲート用電源と接続する複数の共通ワード線とを有する不揮発性半導体記憶装置において、各共通ビット線と各共通ソース線の組み合わせ毎に、各共通ビット線と前記ドレイン用電源との間にＯＮ／ＯＦＦ特性が逆で相補的に動作する一方が設けられ、各共通ソース線と接地との間に他方が設けられた２個のスイッチング手段を有し、２個のスイッチング手段は、一定周期で発生されるパルス信号の立ち上がり時および立ち下がり時にＯＮ／ＯＦＦ状態が逆になるように切替えられ、メモリセルは、２個のスイッチング手段がパルス信号により切替る時に、メモリセルのドレイン端又はソース端に寄生容量として蓄積された電荷の充放電に基づくスパイク性の電流が複数回供給されることで浮遊ゲートに電子注入が実施されることを特徴とする。
【００１４】
また、請求項５の本発明は、請求項４に記載の不揮発性半導体記憶装置において、２個のスイッチング手段は、各共通ビット線のドレイン用電源側に一方のスイッチング手段が設けられ、ソース線の接地側に他方のスイッチング手段が設けられることを特徴とする。
【００１５】
また、請求項６の本発明は、請求項４または５に記載の不揮発性半導体記憶装置において、各スイッチング手段のゲート端には、パルス信号と各共通ビット線の選択信号との論理積を演算するスイッチング手段用論理積演算素子が接続されることを特徴とする。
【００１６】
また、請求項７の本発明は、請求項４〜６の何れかに記載の不揮発性半導体記憶装置において、各メモリセルのゲート端には、ゲート用電源と各共通ワード線へのデータ信号との論理積を演算する共通ワード線用論理積演算素子が接続されることを特徴とする。
【００１７】
また、請求項８に記載の本発明の不揮発性半導体記憶装置は、縦横複数列のマトリクス状に浮遊ゲートを有し、ソース端がフローティング状態であるメモリセルが並んだメモリセルアレイと、縦列の前記複数のメモリセルのドレイン端を共通させてドレイン用電源と接続する複数の共通ビット線と、縦列の前記複数のメモリセルのソース端を共通させて接地する複数の共通ソース線と、横列の前記複数のメモリセルのゲート端を共通させてゲート用電源と接続する複数の共通ワード線とを有する不揮発性半導体記憶装置において、各共通ビット線毎に、各共通ビット線と前記ドレイン用電源との間で、一定周期で発生されるパルス信号が共通ビット線に供給される経路に、ＯＮ／ＯＦＦ特性が逆で相補的に動作する２個のスイッチング手段を並列に設け、２個のスイッチング手段は、一定周期で発生されるパルス信号の立ち上がり時および立ち下がり時にＯＮ／ＯＦＦ状態が逆になるように切替えられ、メモリセルは、２個のスイッチング手段がパルス信号により切替る時に、メモリセルのドレイン端又はドレイン端の電圧に追随するソース端に寄生容量として蓄積された電荷の充放電に基づくスパイク性の電流が複数回供給されることで前記浮遊ゲートに電子注入が実施されることを特徴とする。
【００１８】
また、請求項９に記載の本発明は、請求項８に記載の不揮発性半導体記憶装置において、各スイッチング手段のゲート端には、パルス信号と各共通ビット線へのデータ信号との論理積を演算するスイッチング手段用論理積演算素子が接続されることを特徴とする。
【００１９】
また、請求項１０の本発明は、請求項８または９に記載の不揮発性半導体記憶装置において、各メモリセルのゲート端には、ゲート用電源と各共通ワード線の選択信号との論理積を演算する共通ワード線用論理積演算素子が接続されることを特徴とする。
【００２０】
また、請求項１１の本発明は、請求項９に記載の不揮発性半導体記憶装置において、スイッチング手段用論理積演算素子は、２個のスイッチング手段からなるインバータとＮＡＮＤ回路を有することを特徴とする。
【００２１】
また、請求項１２の本発明は、請求項４〜１１の何れかに記載の不揮発性半導体記憶装置において、２個のスイッチング手段は、一方のスイッチング手段がｐ形ＭＯＳ(metal
oxide semiconductor)のトランジスタであり、他方のスイッチング手段がｎ形ＭＯＳのトランジスタであることを特徴とする。
【００２２】
また、請求項１３の本発明は、請求項１〜１２の何れかに記載の不揮発性半導体記憶装置において、一定周期のパルス信号は、メモリセルにデータを書き込むために供給されるクロック信号またはその反転信号であることを特徴とする。
【００２３】
また、請求項１４の本発明は、請求項１〜１１の何れかに記載の不揮発性半導体記憶装置において、メモリセルは、スイッチング手段のスイッチングにより寄生容量に蓄積される電荷の充放電が発生することによって複数のスパイク性の電流がパルス信号の立ち上がり時および立ち下がり時の周期で流れて電子注入が実施されることを特徴とする。
【００２４】
また、請求項１５に記載の本発明の不揮発性半導体記憶装置の書き込み方法は、浮遊ゲートを有するメモリセルを有する不揮発性半導体記憶装置に対し、各メモリセル毎に、ＯＮ／ＯＦＦ特性が逆で相補的に動作する一方がドレイン側に設けられ、他方がソース側に設けられるように２個のスイッチング手段を設け、２個のスイッチング手段を、一定周期で発生されるパルス信号の立ち上がり時および立ち下がり時にＯＮ／ＯＦＦ状態が逆になるように切替え、前記２個のスイッチング手段がパルス信号により切替ることで、メモリセルのドレイン端又はソース端に寄生容量として蓄積された電荷の充放電に基づくスパイク性の電流を複数回供給させ、それによりメモリセルの浮遊ゲートに電子注入が実施されることを特徴とする。
【００２５】
また、請求項１６に記載の本発明の不揮発性半導体記憶装置の書き込み方法は、浮遊ゲートを有し、ソース端がフローティング状態であるメモリセルを有する不揮発性半導体記憶装置に対し、各メモリセル毎に、ドレイン側に電圧を供給するドレイン用電源と接地間で、一定周期で発生されるパルス信号がメモリセルのドレインに供給される経路に、ＯＮ／ＯＦＦ特性が逆で相補的に動作する２個のスイッチング手段を並列に設け、２個のスイッチング手段を、一定周期で発生されるパルス信号の立ち上がり時および立ち下がり時にＯＮ／ＯＦＦ状態が逆になるように切替え、２個のスイッチング手段がパルス信号により切替ることで、メモリセルのドレイン端又はドレイン端の電圧に追随するソース端に寄生容量として蓄積された電荷の充放電に基づくスパイク性の電流を複数回供給させ、それによりメモリセルの浮遊ゲートに電子注入が実施されることを特徴とする。
【００２６】
また、請求項１７の本発明は、請求項１５または１６に記載の不揮発性半導体記憶装置の書き込み方法において、スパイク性の電流は、パルス信号の立ち上がりおよび立ち下がりの少なくとも何れか一方がスイッチング手段に入力された場合にメモリセルに発生されることを特徴とする。
【００２７】
また、請求項１８の本発明は、請求項１５〜１７の何れかに記載の不揮発性半導体記憶装置の書き込み方法において、スパイク性の電流は、１個のパルス信号について立ち上がり時と立ち下がり時の２回発生されることを特徴とする。
【００２８】
また、請求項１９の本発明は、請求項１５〜１８の何れかに記載の不揮発性半導体記憶装置の書き込み方法において、一定周期で発生されるパルス信号として、メモリセルにデータを書き込むために供給されるクロック信号を用いることを特徴とする。
【００２９】
また、請求項２０の本発明は、請求項１５〜１９の何れかに記載の不揮発性半導体記憶装置の書き込み方法において、電子注入は、スイッチング手段のスイッチングにより寄生容量に蓄積される電荷の充放電が発生することによって、複数のスパイク性の電流がパルス信号の立ち上がり時および立ち下がり時の周期で流れて実施されることを特徴とする。
【００３０】
また、請求項２１に記載した本発明の不揮発性半導体記憶装置は、浮遊ゲートを有するメモリセルのドレイン側あるいはソース側の少なくとも一方に、一定周期で発生されるパルス信号の立ち上がりおよび立ち下がりの少なくとも何れかに応じて切替を実施することにより、メモリセルのドレイン端又はソース端に寄生容量として蓄積された電荷の充放電に基づくスパイク性の電流を供給するスイッチング手段を設け、スイッチング手段は、１つのメモリセルについて、パルス信号の立ち上がり時と立ち下がり時に電流出力が得られるように、ＯＮ／ＯＦＦ特性が逆で相補的に動作するものを２個用いて、１つのメモリセルのドレイン側に一方のスイッチング手段が設けられ、該メモリセルのソース側に他方のスイッチング手段が設けられ、パルス信号の供給を受けて、メモリセルに電流を複数回供給することにより、メモリセルの浮遊ゲートに電子注入を実施することを特徴とする。
請求項２２に記載した本発明の不揮発性半導体記憶装置は、縦横複数列のマトリクス状に浮遊ゲートを有するメモリセルが並んだメモリセルアレイと、縦列の複数のメモリセルのドレイン端を共通させてドレイン用電源と接続する複数の共通ビット線と、縦列の複数のメモリセルのソース端を共通させて接地する複数の共通ソース線と、横列の前記複数のメモリセルのゲート端を共通させてゲート用電源と接続する複数の共通ワード線とを有する不揮発性半導体記憶装置において、各共通ビット線とドレイン用電源との間、および、各共通ソース線と接地との間に、一定周期で発生されるパルス信号の立ち上がりおよび立ち下がりの少なくとも何れかに応じてＯＮ／ＯＦＦ状態の切替を実施することにより、メモリセルのドレイン端又はソース端に寄生容量として蓄積された電荷の充放電に基づくスパイク性の電流を供給するＯＮ／ＯＦＦ特性が逆で相補的に動作する２個のスイッチング手段を設け、各スイッチング手段のゲート端には、パルス信号と各共通ビット線の選択信号との論理積を演算するスイッチング手段用論理積演算素子が接続され、２個のスイッチング手段は、パルス信号の供給を受けて、メモリセルに電流を複数回供給することにより、各メモリセルの浮遊ゲートに電子注入を実施することを特徴とする。
請求項２３に記載した本発明の不揮発性半導体記憶装置は、縦横複数列のマトリクス状に浮遊ゲートを有するメモリセルが並んだメモリセルアレイと、縦列の複数のメモリセルのドレイン端を共通させてドレイン用電源と接続する複数の共通ビット線と、縦列の複数のメモリセルのソース端を共通させて接地する複数の共通ソース線と、横列の複数のメモリセルのゲート端を共通させてゲート用電源と接続する複数の共通ワード線とを有する不揮発性半導体記憶装置において、各共通ビット線とドレイン用電源との間、および、各共通ソース線と接地との間に、一定周期で発生されるパルス信号の立ち上がりおよび立ち下がりの少なくとも何れかに応じてＯＮ／ＯＦＦ状態の切替を実施することにより、メモリセルのドレイン端又はソース端に寄生容量として蓄積された電荷の充放電に基づくスパイク性の電流を供給するＯＮ／ＯＦＦ特性が逆で相補的に動作する２個のスイッチング手段を設け、各メモリセルのゲート端には、ゲート用電源と各共通ワード線へのデータ信号との論理積を演算する共通ワード線用論理積演算素子が接続され、２個のスイッチング手段は、パルス信号の供給を受けて、メモリセルに前記電流を複数回供給することにより、各メモリセルの浮遊ゲートに電子注入を実施することを特徴とする。
請求項２４に記載した本発明の不揮発性半導体記憶装置は、縦横複数列のマトリクス状に浮遊ゲートを有し、ソース端がフローティング状態であるメモリセルが並んだメモリセルアレイと、縦列の複数のメモリセルのドレイン端を共通させてドレイン用電源と接続する複数の共通ビット線と、縦列の複数のメモリセルのソース端を共通させて接地する複数の共通ソース線と、横列の複数のメモリセルのゲート端を共通させてゲート用電源と接続する複数の共通ワード線とを有する不揮発性半導体記憶装置において、各共通ビット線とドレイン用電源との間に、一定周期で発生されるパルス信号の立ち上がりおよび立ち下がりの少なくとも何れかに応じてＯＮ／ＯＦＦ状態の切替を実施することにより、メモリセルのドレイン端又はドレイン端の電圧に追随するソース端に寄生容量として蓄積された電荷の充放電に基づくスパイク性の電流を供給するスイッチング手段を設け、スイッチング手段は、各共通ビット線毎に、パルス信号の立ち上がり時と立ち下がり時に電流出力が得られるように、ＯＮ／ＯＦＦ特性が逆で相補的に動作するものを２個用いて、各共通ビット線のドレイン用電源側に、ドレイン側の電源と接地間で並列となるように設けられ、各スイッチング手段のゲート端には、パルス信号と各共通ビット線へのデータ信号との論理積を演算するスイッチング手段用論理積演算素子が接続され、２個のスイッチング手段は、パルス信号の供給を受けて、メモリセルに電流を複数回供給することにより、各メモリセルの浮遊ゲートに電子注入を実施することを特徴とする。
請求項２５の本発明は、請求項２４に記載の不揮発性半導体記憶装置において、各メモリセルのゲート端には、ゲート用電源と各共通ワード線の選択信号との論理積を演算する共通ワード線用論理積演算素子が接続されることを特徴とする。
請求項２６の本発明は、請求項２５に記載の不揮発性半導体記憶装置において、スイッチング手段用論理積演算素子は、２個のスイッチング手段からなるインバータとＮＡＮＤ回路を有することを特徴とする。
【００３１】
【発明の実施の形態】
以下、本発明を図示した実施形態に基づいて説明する。
本発明の基本原理としては、メモリセルの少なくともドレイン側に、一定周期のパルスが入力されるスイッチング手段を接続し、そのスイッチング手段がパルス入力により切り替わる際にメモリセルに発生する短期間のみのスパイク電流によりメモリセルの浮遊ゲートへの電子の注入を実施するものである。
【００３２】
（第１の実施形態）
図１は、本発明の第１の実施形態の不揮発性半導体記憶装置の構成を示すブロック図である。
図１の不揮発性半導体記憶装置は、（１）浮遊ゲートＦＧ２を有するメモリセルＭ１と、（２）一定周期で発生されるパルス信号の立ち上がりあるいは立ち下がりが入力された場合に、メモリセルに一定期間だけ電流を供給するスイッチング手段であって、メモリセルＭ１のドレイン側に設けられるｐ型ＭＯＳトランジスタＴＭ１と、（３）上記と同様にスイッチング手段であって、メモリセルＭ１のソース側に設けられるｎ型ＭＯＳトランジスタＴＭ２と、（４）ｐ型ＭＯＳトランジスタＴＭ１とｎ型ＭＯＳトランジスタＴＭ２の各ゲートに入力するクロック信号ＷＲＣＬＫのハイ／ローを反転させてパルス信号ｖ１を生成する反転素子２とから構成される。
【００３３】
ｐ型ＭＯＳトランジスタＴＭ１（スイッチング手段）は、メモリセルＭ１のドレイン端に電源電圧を供給するための６Ｖ〜７Ｖの電源Ｖｄ（ドレイン用電源）にＴＭ１のソース端が接続され、パルス信号ｖ１を出力する反転素子２の出力にＴＭ１のゲート端が接続され、メモリセルのドレイン端にＴＭ１のドレイン端が接続される。
【００３４】
メモリセルＭ１は、上記したようにスイッチング手段ＴＭ１のドレイン端にＭ１のドレイン端が接続され、メモリセルの制御ゲート端に電源電圧を供給するための１２Ｖの電源Ｖｇ（ゲート用電源）にＭ１の制御ゲート端が接続され、スイッチング手段ＴＭ２のドレイン端にＭ１のソース端が接続される。
【００３５】
ｎ型ＭＯＳトランジスタＴＭ１（スイッチング手段）は、上記したようにメモリセルＭ１のソース端にＴＭ２のドレイン端が接続され、パルス信号ｖ１を出力する反転素子２の出力にＴＭ２のゲート端が接続され、ＴＭ２のソースは接地（ＧＮＤ：０Ｖ）に接続される。
【００３６】
ｐ型ＭＯＳトランジスタＴＭ１と、ｎ型ＭＯＳトランジスタＴＭ１の各ゲート端には、反転素子２の出力から同じパルス信号（クロック信号ＷＲＣＬＫの反転信号）が入力されるが、相補的に動作する双方のトランジスタのＯＮ／ＯＦＦ特性の違いにより、ＯＮとＯＦＦのタイミングは全く逆となる。すなわち、一方のトランジスタがＯＮである時には、他方のトランジスタはＯＦＦとなる。従って、理論的には双方のトランジスタが同時にＯＮする時間は、切替時のほんの一瞬であるか、あるいは、全く無いかの何れかとなり、その切替時の一瞬に流れる電流、スイッチング時の過渡的な現象、および、後述する各素子の寄生容量による短期間のみのスパイク性の電流を除けば定常的な電流は流れない。
【００３７】
なお、（４）の反転素子２は、パルス信号のハイ／ローのタイミングを調整するために挿入するものである。また、一定周期で発生されるパルス信号としては、本実施形態では、メモリセルＭ１にデータを書き込むために供給されるクロック信号が用いられる。従って、パルス信号を供給するための構成は非常に簡潔な構成ですむ。なお、スイッチング手段（ＴＭ１、ＴＭ２）の切替によりメモリセルＭ１に複数のスパイク性の電流が流れることで、従来のＣＨＥ注入時と同様に電子注入できることについては、図４および図５を用いて後述するように本発明者の実験結果を基に確認されている。また、その実験結果から、本実施形態のメモリセルＭ１としては、図１１に示した従来のＣＨＥ注入型のメモリセルＭ８１と同様のものを用いることができることがわかっている。
【００３８】
本発明の基本原理としては、上記したとおりメモリセルＭ１において、ドレイン端またはソース端の寄生容量に蓄積された電荷が充放電される際のスパイク性の電流が供給されることにより電子の注入が実施されるので、単位時間あたりにメモリセルＭ１で発生するスパイク性の電流の発生数が多いほど、メモリセルＭ１への電子の注入（すなわち、書き込み）の速度（書き込み時間）は短くなる。また、本発明者の実験結果からは、単位時間あたりにメモリセルＭ１で発生するスパイク性の電流の発生数が多いほど、メモリセルＭ１への電子の注入は良好に実施される傾向であることが確認されている。
【００３９】
従って、本実施形態でメモリセルへの書き込み速度を向上させる場合には、スパイク性の電流を供給するためにメモリ書き込み用のクロック信号を用いていることから、クロック信号のパルス周波数を高くする（パルス発生周期を短くする）ことで可能である。また、１つのパルス信号が各スイッチング手段（ＴＭ１、ＴＭ２）に入力される場合には、理論的に、立ち上がり時と立ち下がり時の２回、メモリセルＭ１にスパイク性の電流を供給することが可能であることから、本実施形態では、相補的に動作することからＯＮ／ＯＦＦ特性が逆特性になるスイッチング手段を２個メモリセルに接続することにより、１個のクロック信号の立ち上がり時と立ち下がり時に同様なスパイク性の電流を２回供給するようにしている。
【００４０】
そのため、上記したようにメモリセルＭ１のドレイン側にｐ型ＭＯＳトランジスタＴＭ１（スイッチング手段）を設けると共に、メモリセルＭ８１のソース側にもｎ型ＭＯＳトランジスタＴＭ２（スイッチング手段）を設け、これにより、スイッチング手段へパルス入力の立ち上がりおよび立ち下がりのどちらが入力された場合であっても、スパイク性の同等な電流をメモリセルに供給することができるようになっている。
【００４１】
各スイッチング手段は、パルス信号（クロック信号）の供給を受けて、そのパルス入力の立ち上がりおよび立ち下がりにおいて電圧の切替を実施し、メモリセルＭ１のドレインあるいはソースへの充電を実施し、ドレインとソース間に電位差を生じさせ、ドレインあるいはソースの寄生容量による短期間のみのスパイク性の電流を供給する。そのスパイク性の電流は、一定周期のパルス信号の立ち上がりと立ち下がりで発生するので複数回の多数の信号がメモリセルのドレインとソース間を流れる。本実施形態のメモリセルは、メモリセルＭ１のドレインとソース間でスパイク性の電流が複数回発生されることにより、浮遊ゲートＦＧ２に電子を注入させる。
【００４２】
また、本実施形態のパルス入力時におけるメモリセルのドレイン端電圧とソース端電圧は、各端の寄生容量により、パルス信号の立ち上がりと立ち下がりで変動の波形形状に鈍りが発生する。これから、本実施形態では、単純に電流が流れないようにＯＮとＯＦＦの切替タイミングが逆である２個のスイッチング手段をメモリセルに接続するだけでなく、パルス信号の立ち上がりと立ち下がりの双方で、メモリセルで同等レベルのスパイク性の電流を供給するように、立ち上がり用と立ち下がり用として相補的に動作することからＯＮ／ＯＦＦ特性が逆の２個のスイッチング手段（ｐ型ＭＯＳトランジスタＴＭ１とｎ型ＭＯＳトランジスタＴＭ２）を用いている。本実施形態では、上記のようにｐ型ＭＯＳトランジスタＴＭ１を、メモリセルＭ１のドレイン（Ｄ）側に設け、メモリセルＭ１のソース（Ｓ）側にｎ型ＭＯＳトランジスタＴＭ２を設けている。
【００４３】
次に本実施形態の不揮発性半導体記憶装置の動作について説明する。
図２は、図１の不揮発性半導体記憶装置における各部の信号を示したタイミングチャートである。
図２（ａ）は、本実施形態のメモリセルへの書き込み制御用に入力される一定周期のパルス信号であるクロック信号ＷＲＣＬＫを示すタイミングチャートであり、図２（ｂ）は、図２（ａ）のクロック信号を反転素子２により反転させた信号ｖ１（一定周期のパルス信号）を示すタイミングチャートであり、図２（ｃ）は、図１のｐ型ＭＯＳトランジスタＴＭ１が、図２（ｂ）のクロック（パルス）信号入力によりＯＮ／ＯＦＦ状態のいずれの状態になるかを示す図であり、図２（ｄ）は、図１のｎ型ＭＯＳトランジスタＴＭ２が、図２（ｂ）のクロック（パルス）信号入力によりＯＮ／ＯＦＦ状態のいずれの状態になるかを示す図である。
【００４４】
図２（ｅ）は、図１のメモリセルＭ１のドレイン側の電圧Ｍ１−Ｄを示すタイミングチャートであり、図２（ｆ）は、図１のメモリセルＭ１のソース側の電圧Ｍ１−Ｓを示すタイミングチャートであり、図２（ｇ）は、図１のメモリセルＭ１のドレインとソース間を流れるスパイク性の電流ＩＤＳを示すタイミングチャートである。
【００４５】
図２（ｂ）に示したように反転素子２からＬｏｗレベルが出力された場合、図２（ｃ）に示したようにスイッチング手段ＴＭ１はＯＮし、図２（ｅ）に示したように電源電圧Ｖｄ（６Ｖ〜７Ｖ）がメモリセルＭ１のドレイン端に供給され、ドレイン端の電圧は上昇する。その一方で、図２（ｄ）に示したようにスイッチング手段ＴＭ２はＯＦＦし、図２（ｆ）に示したようにメモリセルＭ１のソース端は接地（ＧＮＤ：０Ｖ）から切り離されて電圧が上昇する。
【００４６】
その際に、図２（ｅ）に示したようにメモリセルＭ１のドレイン端は電源電圧Ｖｄ（６Ｖ〜７Ｖ）にすぐに達するが、図２（ｆ）に示したメモリセルＭ１のソース端は、図２（ｇ）に示したように短時間ではあるが寄生容量の電荷がドレイン−ソース間で移動される（スパイク性の電流が流れる）ため、電圧の上昇に若干の鈍りが発生する。
【００４７】
次に、図２（ｂ）に示したように反転素子２からＨｉｇｈレベルが出力された場合、図２（ｃ）に示したようにスイッチング手段ＴＭ１はＯＦＦし、図２（ｅ）に示したように電源電圧Ｖｄ（６Ｖ〜７Ｖ）はメモリセルＭ１のドレイン端から切り離され、ドレイン端の電圧は下降する。その一方で、図２（ｄ）に示したようにスイッチング手段ＴＭ２はＯＮし、図２（ｆ）に示したようにメモリセルＭ１のソース端は接地（ＧＮＤ：０Ｖ）に接続されて電圧が下降する。
【００４８】
その際に、図２（ｆ）に示したようにメモリセルＭ１のソース端は接地電圧（ＧＮＤ：０Ｖ）にすぐに達するが、図２（ｅ）に示したメモリセルＭ１のドレイン端は、図２（ｇ）に示したように短時間ではあるが寄生容量の電荷がドレイン−ソース間で移動される（スパイク性の電流ＩＤＳが流れる）ため、電圧の下降に若干の鈍りが発生する。
【００４９】
図２（ｃ）および、図２（ｄ）に示したように、ｐ型ＭＯＳトランジスタＴＭ１と、ｎ型ＭＯＳトランジスタＴＭ２とでは、図２（ｂ）の同じ信号ｖ１が各ゲートに入力されても、ＯＮ状態とＯＦＦ状態が逆転している。従って、双方のスイッチング手段（ｐ型ＭＯＳトランジスタＴＭ１およびｎ型ＭＯＳトランジスタＴＭ２）が同時にＯＮにはならないので、メモリセルＭ１には、過渡電圧による双方ＯＮ時の電流、および、メモリセルＭ１のドレイン端、あるいは、ソース端の寄生容量が充放電される際のスパイク性の電流以外は流れないことになる。従って、本実施形態では、従来のＣＨＥ注入型のように大電流は流れない。また、双方のスイッチング手段のＯＮ／ＯＦＦ特性が逆であることから、入力するパルス信号の立ち上がり時および立ち下がり時の双方において、ドレインまたはソースの寄生容量により充放電される際のスパイク性の電流が同様になる。
【００５０】
なお、図２（ｅ）に示したメモリセルＭ１のドレイン側（ドレイン端）の電圧では、説明の便宜上から、パルスの立ち下がりの波形を意図的に強調して鈍らせて記載しているが、これは、本実施形態のスパイク性の電流ＩＤＳの発生を導く説明のために鈍り成分を強調したためであり、実際には図示したような鈍り成分はほとんど発生しない。
【００５１】
また、図２（ｆ）に示されたメモリセルＭ１のソース側（ソース端）の電圧でも、説明の便宜上から、パルスの立ち上がりの波形を意図的に強調して鈍らせて記載しているが、これも、ドレイン側の電圧と同様に、本実施形態のスパイク性の電流ＩＤＳの発生を導く説明のために鈍り成分を強調したためであり、実際には図示したような鈍り成分はほとんど発生しない。
【００５２】
図２（ｇ）に示されたメモリセルＭ１のドレインとソース間を流れる電流ＩＤＳは、メモリセルＭ１のドレイン端あるいはソース端の寄生容量に基づいて充放電される電流であり、スイッチング手段の切替時に発生するため波形形状がインパルス的であり、スパイク性の電流である。
【００５３】
本実施形態で用いられる一定周期のパルス信号は、上記したようにメモリセルＭ１にデータを書き込むために供給されるクロック信号ＷＲＣＬＫを反転素子２で反転させた信号ｖ１であり、本実施形態のメモリセルＭ１には、上記したようにスイッチング手段（ＴＭ１およびＴＭ２）に入力された一定周期のパルス信号の立ち上がり時あるいは立ち下がり時のスイッチング（切替）により、メモリセルＭ１の寄生容量への充放電が発生することによって複数のスパイク性の電流が流れて、メモリセルＭ１の浮遊ゲートＦＧ２へ電子が注入される。
【００５４】
従って、本実施形態の浮遊ゲートを有するメモリセルＭ１に対しては、一定周期で発生されるパルス信号でスイッチング手段ＴＭ１およびＴＭ２を切り替えることで、メモリセルＭ１に、寄生容量の充放電に基づくスパイク性の電流を複数回供給することにより、メモリセルＭ１の浮遊ゲートＦＧ２に電子を注入することができる。本実施形態では、このようにして不揮発性半導体記憶装置へのデータ等の書き込みを実施できることになる。
【００５５】
また、本実施形態では、メモリセルＭ１に発生するスパイク性の電流は、パルス信号の立ち上がりおよび立ち下がりの何れかがスイッチング手段ＴＭ１およびＴＭ２に入力された場合にメモリセルＭ１に発生されるように構成されており、従って、１個のパルス信号について立ち上がり時と立ち下がり時の２回発生される。また、本実施形態の一定周期で発生されるパルス信号としては、メモリセルＭ１にデータを書き込むために供給されるクロック信号ＷＲＣＬＫを基本として反転させた信号ｖ１を用いている。
【００５６】
ここで、従来のＣＨＥ注入型のメモリセルと本実施形態のメモリセルとの違いについて、両者を比較しながらさらに詳しく説明する。
図３は、本実施形態と図１１に示した従来のＣＨＥ注入型における、電子注入時の各メモリセルの電圧を示すタイミングチャートである。
【００５７】
図３（ａ）に示した本実施形態の浮遊ゲートに電子を注入する際には、まず、メモリセルＭ１の制御ゲート（Ｇ）は、ＯＮになって電源電圧Ｖｇの１２Ｖが印加される。
【００５８】
図１に示したメモリセルＭ１のドレイン（Ｄ）の電圧は、書き込み用のクロック信号ＷＲＣＬＫが反転された信号ｖ１のパルスのＯＮ／ＯＦＦに従って切り替えられる。例えば、信号ｖ１がＯＮである時にはスイッチング手段ＴＭ１がＯＦＦとなり、逆にスイッチング手段ＴＭ２がＯＮになることから接地電圧の０Ｖとなる。逆に、信号ｖ１がＯＦＦである時にはスイッチング手段ＴＭ１がＯＮとなり、逆にスイッチング手段ＴＭ２がＯＦＦになることからドレイン用電源電圧Ｖｄの６Ｖ〜７Ｖとなる。なお、メモリセルＭ１、スイッチング手段ＴＭ１、および、スイッチング手段ＴＭ２の内部における電圧降下については無視する。
【００５９】
メモリセルＭ１のソース（Ｓ）の電圧は、基本的にドレイン（Ｄ）の電圧と同様である。これは、スイッチング手段ＴＭ１とスイッチング手段ＴＭ２の間にメモリセルＭ１のソース（Ｓ）とドレイン（Ｄ）が配置されているためである。
【００６０】
従って、両スイッチング手段が同時にＯＮにはならないことから、メモリセルＭ１に大電流が流れることはないが、上述したように、ドレイン端あるいはソース端の寄生容量があることから、パルス入力信号の立ち上がり時あるいは立ち下がり時に、ドレイン側からソース側へ、あるいは逆に、ソース側からドレイン側へ、スパイク性の電流が流れるのみである。なお、ここでは、各スイッチング手段のＯＮ／ＯＦＦ切替時の過渡的な状態により流れる電流については無視する。
【００６１】
一方、図３（ｂ）に示した従来の浮遊ゲートに電子を注入する際には、まず、図１１に示したメモリセルＭ８１の制御ゲート（Ｇ）がＯＮになって電源電圧Ｖｇに１２Ｖが印加される点については、本実施形態と同様である。
【００６２】
しかし、従来のメモリセルＭ８１のドレイン（Ｄ）の電圧は、書き込み用制御パルス（１パルス）のＯＮ期間中はドレイン用電源電圧Ｖｄの６Ｖ〜７Ｖが供給され続けるので、同様に６Ｖ〜７Ｖが維持される。
【００６３】
また、従来のメモリセルＭ８１のソース（Ｓ）の電圧は、直接に常時接地されているため、基本的に０Ｖである。
【００６４】
従って、従来のメモリセルＭ８１では、書き込み用制御パルス（１パルス）のパルス幅であるＯＮ期間中は、メモリセル８１に大電流が流れ、それにより、高エネルギーのホット・エレクトロンが発生して、メモリセル８１の浮遊ゲートＦＧ８２に電子が注入される。
【００６５】
ところで、近年になり、ＣＨＥ注入型のメモリセル８１に大電流を流すことにより浮遊ゲートに電子を注入する場合、電子を注入するためには、上記した大電流（チャネル電流）のごく一部しか寄与していないということが知られるようになった。つまり、従来のＣＨＥ注入における大電流のほとんどは無駄であることが知られるようになったが、かといって、ＦＮ型では電子の注入に時間が余分に必要となってしまうことから、例えば、書き込みの時間を増加させたくない場合等には、やむを得なくＣＨＥ注入により大電流を流す方法を用いているより他に方法が無かった。
【００６６】
ここで、本発明者は、メモリセルのドレイン／ソース間に大電流を流すことなく、メモリセルの少なくともドレイン側にスイッチング手段を設け、例えば、メモリセルのドレイン端の寄生容量に溜まった電荷がメモリセルのソース端に移動する際のスパイク性の電流、あるいは逆に、メモリセルのソース端の寄生容量に溜まった電荷がメモリセルのドレイン端に移動する際のスパイク性の電流を、一定周期のパルス信号の立ち上がりおよび立ち下がりに従って流れるように構成して複数回流すことにより、メモリセルの浮遊ゲートに電子の注入が可能であろうと推察し実験を行った。
【００６７】
以下に、本発明者が上記推察に基づいて実施した実験結果について説明する。図４は、パルス幅が２００ｎｓｅｃの一定周期のパルスを印加した場合の本実施形態のメモリセルのゲートにおける電圧変動を示した図である。
【００６８】
図４では、横軸にパルス数を示し、縦軸がメモリセルのドレイン−ソース間の電流が１μＡとなるゲートの電圧である。図１の構成で２００ｎｓｅｃのパルス幅のパルス信号（クロック信号）を各スイッチング手段ＴＭ１、ＴＭ２に供給した場合の供給パルス数に対するゲート電圧の変化を実線で示した。なお、縦軸のゲート電圧は、浮遊ゲートに電子を注入する場合に、電子の注入量に応じて上昇するしきい値電圧である。
【００６９】
また、参考のために従来のＣＨＥ注入時のメモリセルのゲートの電圧の変動を点線で示した。
【００７０】
この図４に示したように、パルス幅が２００ｎｓｅｃの一定周期のパルスを印加した場合には、従来の大電流を流すＣＨＥ注入時に近いゲート電圧（しきい値）の変動となったことから、ＣＨＥによる方法に近いレベルで浮遊ゲートに電子を注入できたことがわかる。これから、メモリセルの寄生容量に蓄積された電荷が充放電される際の小電流であっても、ソースからドレインに電子が高電界中を移動してドレイン領域付近でホット・エレクトロンが発生し、本実施形態のメモリセルＭ１の浮遊ゲートＦＧ２に電子が注入できることがわかる。
【００７１】
図５は、パルス幅が１０μｓｅｃの一定周期のパルスを印加した場合の本実施形態のメモリセルのゲートにおける電圧変動を示した図である。
【００７２】
この図５の場合には、従来の大電流を流すＣＨＥ注入時に近いゲート電圧（しきい値）の変動にはなっていないどころか、ほとんどゲート電圧（しきい値）が上昇していないことから、ＣＨＥによる方法に近いレベルで浮遊ゲートに電子を注入できないというよりも、浮遊ゲートにほとんど電子が注入できていないことがわかる。
【００７３】
図４および図５からは、本実施形態のメモリセルでは、供給されるパルスの数に応じて浮遊ゲートに電子が注入され、供給されるパルスの幅には関係していないことがわかる。ただし、供給されるパルスの幅及び周期は、メモリセルのドレインとゲート間にスパイク状の電流が流れる期間については確保する必要があるので、パルス幅（パルス周期）は上記したスパイク状の電流が流れる通電期間よりも短くすることはできない。
【００７４】
このように、本実施形態では、メモリセルのドレイン側とソース側に相補的に動作することからＯＮ／ＯＦＦ特性の異なる（ｐとｎが逆特性の）半導体のスイッチング手段を設け、例えば、パルス幅が２００ｎｓｅｃの短い一定周期のパルス信号でスイッチング手段を切り替えることにより、メモリセルにスパイク状の電流を複数回流すようにしてメモリセルの浮遊ゲートに電子を注入する構成としたので、大電流を流すことなく、電子の注入時間を増加させることが少なく、簡潔な制御回路であっても、メモリセルの浮遊ゲートに電子を注入させることができる。
【００７５】
（第２の実施形態）
上記した第１の実施形態では、単一のメモリセルに電子を注入する場合について示したが、以下に示す第２の実施形態では、縦横複数列のマトリクス状に浮遊ゲートを有するメモリセルが並んだメモリセルアレイの中の任意のメモリセルに電子を注入する場合について説明する。
【００７６】
図６は、本発明の第２の実施形態の不揮発性半導体記憶装置の構成を示すブロック図である。
図６の不揮発性半導体記憶装置における各メモリセルＭ１１〜Ｍｎｍは、第１の実施形態のメモリセルＭ１の浮遊ゲートＦＧ２と同様な浮遊ゲートを有している。
【００７７】
図６に示したメモリセルアレイの最も左の縦列に並んだメモリセルＭ１１〜Ｍ１ｍのドレイン端は、第１共通ビット線１００に接続される。同様にして、メモリセルアレイの左からｎ番目の縦列に並んだメモリセルＭｎ１〜Ｍｎｍのドレイン端は、第ｎ共通ビット線１０２に接続される。
また、メモリセルＭ１１〜Ｍ１ｍのソース端は、第１共通ソース線３００に接続され、メモリセルＭｎ１〜Ｍｎｍのソース端は、第ｎ共通ソース線３０３に接続される。
【００７８】
また、図６に示したメモリセルアレイの最も上の横列に並んだメモリセルＭ１１〜Ｍｎ１の制御ゲート端は、第１共通ワード線２００に接続され、メモリセルＭ１２〜Ｍｎ２の制御ゲート端は、第２共通ワード線２０１に接続され、最も下の横列に並んだメモリセルＭ１ｍ〜Ｍｎｍの制御ゲート端は、第ｍ共通ワード線２０３に接続される。
【００７９】
第１共通ビット線１００のドレイン用電源Ｖｄ（６Ｖ〜７Ｖ）側には、第１の実施形態のスイッチング手段ＴＭ１と同様なｐ型ＭＯＳトランジスタＴＭ１１（スイッチング手段）が接続される。スイッチング手段ＴＭ１１のドレイン端が第１共通ビット線１００の一方の端部に接続され、ソース端が電源Ｖｄ（６Ｖ〜７Ｖ）に接続され、ゲート端は、ＡＮＤゲート素子Ｇ１の出力に接続される。ＡＮＤゲート素子Ｇ１については後述する。
【００８０】
第１共通ビット線１００の接地（ＧＮＤ：０Ｖ）側には、第１の実施形態のスイッチング手段ＴＭ２と同様なｎ型ＭＯＳトランジスタＴＭ１２（スイッチング手段）が接続される。スイッチング手段ＴＭ１２のドレイン端が第１共通ビット線１００の他方の端部に接続され、ソース端が接地（ＧＮＤ：０Ｖ）に接続され、ゲート端は、ＴＭ１１と同様にＡＮＤゲート素子Ｇ１の出力に接続される。
【００８１】
同様にして、第ｎ共通ビット線１０２のドレイン用電源Ｖｄ（６Ｖ〜７Ｖ）側には、ｐ型ＭＯＳトランジスタＴＭ１３（スイッチング手段）が接続され、接地（ＧＮＤ：０Ｖ）側には、ｎ型ＭＯＳトランジスタＴＭ１２（スイッチング手段）が接続される。
【００８２】
スイッチング手段ＴＭ１３のドレイン端が第ｎ共通ビット線１０２の一方の端部に接続され、ソース端が電源Ｖｄ（６Ｖ〜７Ｖ）に接続され、ゲート端は、ＡＮＤゲート素子Ｇｎの出力に接続される。ＡＮＤゲート素子Ｇｎについては後述する。スイッチング手段ＴＭ１４のドレイン端が第ｎ共通ビット線１０２の他方の端部に接続され、ソース端が接地（ＧＮＤ：０Ｖ）に接続され、ゲート端は、ＴＭ１３と同様にＡＮＤゲート素子Ｇｎの出力に接続される。
【００８３】
ＡＮＤゲート素子Ｇ１は、本実施形態で各スイッチング手段に入力するパルス信号（クロック信号またはクロック反転信号）と、第１共通ビット線１００に接続されたメモリセルを選択するための選択信号ＳＥＬ１との論理積を演算するＡＮＤゲートである。
【００８４】
同様にしてＡＮＤゲート素子Ｇｎは、本実施形態で各スイッチング手段に入力するパルス信号と、第ｎ共通ビット線１０２に接続されたメモリセルを選択するための選択信号ＳＥＬｎとの論理積を演算するＡＮＤゲートである。
【００８５】
なお、図示していないが、本実施形態のメモリセルアレイでは、第１共通ビット線１００と第ｎ共通ビット線１０２の間に複数の共通ビット線を有し、それらの共通ビット線の両端にも同様にスイッチング手段（１端にｐ型ＭＯＳトランジスタおよび他端にｎ型ＭＯＳトランジスタ）が設けられ、その各スイッチング手段のゲート端に対応するＡＮＤゲートからパルス信号が出力される。
【００８６】
また、第１共通ワード線２００の一端は、ＡＮＤゲート素子ＧＡの出力に接続され、第２共通ワード線２０１の一端は、ＡＮＤゲート素子ＧＢの出力に接続され、第ｍ共通ワード線２０３の一端は、ＡＮＤゲート素子ＧＸの出力に接続される。
【００８７】
ＡＮＤゲート素子ＧＡは、本実施形態の各メモリセルの制御ゲートに供給される電源電圧Ｖｇ（１２Ｖ）と、第１共通ワード線２００に接続された各メモリセルにデータを供給するためのデータ信号ＤＡＴＡ１との論理積を演算するＡＮＤゲートである。
【００８８】
同様にして、ＡＮＤゲート素子ＧＢは、電源電圧Ｖｇ（１２Ｖ）と、第２共通ワード線２０１に接続された各メモリセルにデータを供給するためのデータ信号ＤＡＴＡ２との論理積を演算するＡＮＤゲートであり、ＡＮＤゲート素子ＧＸは、電源電圧Ｖｇ（１２Ｖ）と、第ｍ共通ワード線２０３に接続された各メモリセルにデータを供給するためのデータ信号ＤＡＴＡｍとの論理積を演算するＡＮＤゲートである。
【００８９】
次に本実施形態の不揮発性半導体記憶装置の動作について説明する。
図７は、図６の不揮発性半導体記憶装置における各部の信号を示したタイミングチャートである。
【００９０】
図７（ａ）は、本実施形態のメモリセルへの書き込み制御用にパルス発生回路から入力される一定周期のパルス信号を示すタイミングチャートであり、図７（ｂ）は、ＡＮＤゲート素子Ｇ１に入力する選択信号ＳＥＬ１を示すタイミングチャートであり、図７（ｃ）は、ＡＮＤゲート素子Ｇ２に入力する選択信号ＳＥＬ２を示すタイミングチャートであり、図７（ｄ）は、ＡＮＤゲート素子Ｇｎに入力する選択信号ＳＥＬｎを示すタイミングチャートである。なお、パルス発生回路とは、第１の実施形態におけるクロック信号ＷＲＣＬＫを受けて反転させた信号ｖ１を出力する反転素子２のような回路を意味している。
【００９１】
図７（ｅ）は、ＡＮＤゲート素子ＧＡに入力するデータ信号ＤＡＴＡ１を示すタイミングチャートであり、図７（ｆ）は、ＡＮＤゲート素子ＧＢに入力するデータ信号ＤＡＴＡ２を示すタイミングチャートであり、図７（ｇ）は、ＡＮＤゲート素子ＧＸに入力するデータ信号ＤＡＴＡｍを示すタイミングチャートである。
【００９２】
図７（ｈ）は、スイッチング手段ＴＭ１１から第１共通ビット線１００を介して各メモリセルＭ１１〜Ｍ１ｍのドレイン端に供給されるパルス電圧を示すタイミングチャートであり、図７（ｉ）は、図６には示されていない左から第２列目のスイッチング手段から第２の共通ビット線を介して各メモリセルのドレイン端に供給されるパルス電圧を示すタイミングチャートであり、図７（ｊ）は、スイッチング手段ＴＭ１３から第ｎ共通ビット線１０２を介して各メモリセルＭｎ１〜Ｍｎｍのドレイン端に供給されるパルス電圧を示すタイミングチャートである。なお、図７（ｈ）〜（ｊ）の各図は第１の実施形態では図２（ｅ）に相当する。
【００９３】
第１共通ビット線１００に接続された各メモリセルＭ１１〜Ｍ１ｍの浮遊ゲートに電子を注入する場合には、図７（ｂ）に示した選択信号ＳＥＬ１がＨｉｇｈレベルとなり、ＡＮＤゲート素子Ｇ１からは、パルス発生回路から入力される一定周期のパルス信号が第１共通ビット線１００に出力される。これにより、第１共通ビット線１００に接続された全てのメモリセルＭ１１〜Ｍ１ｍのドレイン端にパルス信号が供給される。
【００９４】
ここで、図７（ｅ）に示したようにデータ信号ＤＡＴＡ１のＨｉｇｈレベル信号がＡＮＤゲート素子ＧＡに入力した場合には、第１共通ワード線２００に電源電圧Ｖｇの１２Ｖが出力されるので、メモリセルＭ１１の制御ゲートにも１２Ｖが供給される。すると、第１の実施形態で説明したように、メモリセルＭ１１の浮遊ゲートに電子が注入される。
【００９５】
ところが、図７（ｅ）に示したようにデータ信号ＤＡＴＡ１のＬｏｗレベル信号がＡＮＤゲート素子ＧＡに入力した場合には、第１共通ワード線２００に電源電圧Ｖｇの１２Ｖが出力されないので、メモリセルＭ１１の制御ゲートには１２Ｖが供給されなくなる。すると、メモリセルＭ１１の浮遊ゲートには強電界が発生しないため電子は注入されない。
【００９６】
本実施形態のメモリセルアレイにおける他の縦列の選択は、上記と同様にして、図示しない第２の共通ビット線に接続された各メモリセルの浮遊ゲートに電子を注入する場合には、図７（ｃ）に示した選択信号ＳＥＬ２がＨｉｇｈレベルとなり、ＡＮＤゲート素子からは、パルス発生回路から入力される一定周期のパルス信号が第２の共通ビット線に出力される。これにより、第２の共通ビット線に接続された全てのメモリセルのドレイン端にパルス信号が供給される。
【００９７】
さらに、第ｎ共通ビット線１０２に接続された各メモリセルＭｎ１〜Ｍｎｍの浮遊ゲートに電子を注入する場合には、図７（ｄ）に示した選択信号ＳＥＬｎがＨｉｇｈレベルとなり、ＡＮＤゲート素子Ｇｎからは、パルス発生回路から入力される一定周期のパルス信号が第ｎ共通ビット線１０２に出力される。これにより、第ｎ共通ビット線１０２に接続された全てのメモリセルＭｎ１〜Ｍｎｍのドレイン端にパルス信号が供給される。
【００９８】
本実施形態のメモリセルアレイにおける他の横列の選択についても、上記と同様にして、図７（ｆ）に示したようにデータ信号ＤＡＴＡ２のＨｉｇｈレベル信号がＡＮＤゲート素子ＧＢに入力した場合には、第２共通ワード線２０１に電源電圧Ｖｇの１２Ｖが出力されるので、第２共通ワード線２０１に接続された全てのメモリセルの制御ゲートに１２Ｖが供給される。また、図７（ｇ）に示したようにデータ信号ＤＡＴＡｍのＨｉｇｈレベル信号がＡＮＤゲート素子ＧＸに入力した場合には、第ｍ共通ワード線２０３に電源電圧Ｖｇの１２Ｖが出力されるので、第ｍ共通ワード線２０３に接続された全てのメモリセルの制御ゲートに１２Ｖが供給される。
【００９９】
しかし、図７（ｆ）に示したようにデータ信号ＤＡＴＡ２のＬｏｗレベル信号がＡＮＤゲート素子ＧＢに入力した場合には、第２共通ワード線２０１に電源電圧Ｖｇの１２Ｖが出力されないので、第２共通ワード線２０１に接続された全てのメモリセルＭ１２〜Ｍｎ２の制御ゲートには１２Ｖが供給されなくなり、メモリセルＭ１２〜Ｍｎ２の浮遊ゲートには強電界が発生しないため電子は注入されなくなる。
【０１００】
これは、図７（ｇ）に示したデータ信号ＤＡＴＡｍのＬｏｗレベル信号がＡＮＤゲート素子ＧＸに入力した場合も同様であり、第ｍ共通ワード線２０３に電源電圧Ｖｇの１２Ｖが出力されないので、第ｍ共通ワード線２０３に接続された全てのメモリセルＭ１ｍ〜Ｍｎｍの制御ゲートには１２Ｖが供給されなくなり、メモリセルＭ１ｍ〜Ｍｎｍの浮遊ゲートには強電界が発生しないため電子は注入されなくなる。
【０１０１】
図７（ｈ）では、第１共通ビット線１００に接続された全てのメモリセルＭ１１〜Ｍ１ｍのドレイン端にパルス電圧が供給される場合を示しているが、この時に図７（ｅ）のデータ信号ＤＡＴＡ１が入力すると第１共通ワード線２００に電源電圧Ｖｇ（１２Ｖ）が供給され、メモリセルＭ１１の浮遊ゲートに電子の注入が実施される。
【０１０２】
同様にして、図７（ｉ）では、左から第２列目の第２の共通ビット線に接続された全てのメモリセルのドレイン端にパルス電圧が供給される場合であり、この時に図７（ｆ）のデータ信号ＤＡＴＡ２が入力すると第２共通ワード線２０１に電源電圧Ｖｇ（１２Ｖ）が供給され、図示していない左から２列目で上から２列目のメモリセルの浮遊ゲートに電子の注入が実施される。
【０１０３】
さらに、図７（ｊ）では、最右列の第ｎの共通ビット線１０２に接続された全てのメモリセルＭｎ１〜Ｍｎｍのドレイン端にパルス電圧が供給される場合であり、この時に図７（ｇ）のデータ信号ＤＡＴＡｍが入力すると第ｍ共通ワード線２０３に電源電圧Ｖｇ（１２Ｖ）が供給され、メモリセルＭｎｍの浮遊ゲートに電子の注入が実施される。
【０１０４】
本実施形態では、上記のようにメモリセルアレイにおける任意の位置のメモリセルについて選択して電子を注入できることから、任意位置のメモリセルにデータ等を書き込むことができる。なお、各メモリセルへの電子の注入方法については、第１の実施形態と同様である。
【０１０５】
例えば、従来のＣＨＥ型のメモリセルアレイで同時に書き込み可能な大電流の電源が得られない場合、同時に書き込みはできないので１個ずつ各メモリセルに書き込みが実施されることになる。従来のＣＨＥ型のメモリセルアレイで、例えば、１個のメモリセルへの書き込み時間を１０μｓｅｃとして、１ｂｉｔずつ１Ｍｂｉｔのデータを書き込むためには、１０（μｓｅｃ）×１０４８５７６（ｂｉｔ）となるので１０．４８５７６ｓｅｃが必要になる。本実施形態では、ＣＨＥ型よりも１個あたりの書き込み時間は若干多くかかることを考慮して、例えば、１個のメモリセルへの書き込み時間を１００μｓｅｃとしても、大電流が必要ないことから書１０２４ｂｉｔを同時に書き込んだ場合、１Ｍｂｉｔのデータを書き込むためには、１００μｓｅｃ×１０４８５７６（ｂｉｔ）／１０２４（ｂｉｔ）＝１００μｓｅｃ×１０２４（回）となり、０．１０２４ｓｅｃで書き込めることになる。
【０１０６】
このように、本実施形態では、メモリセルアレイにおいて、例えば、縦列の共通ビット線に接続された複数のメモリセルのドレイン−ソース間に大電流を流す必要がなく、データ信号で選択する複数のメモリセルに対して電子の注入を実施することができる。従って、例えば、ＣＨＥ型のメモリセルアレイに必要となる大電流の電源が得られない場合には、従来よりも大幅に早くメモリセルへ電子を注入することができる。
【０１０７】
（第３の実施形態）
上記した第１および第２の実施形態では、メモリセルのソース端が接地され、ドレイン端とソース端の双方に各１個ずつにスイッチング手段を設ける場合について示したが、以下に示す第３の実施形態では、メモリセルのソース端が接地されずフローティング状態であり、ドレイン側のみに２個のスイッチング手段を設けて第１の実施形態と同様な効果を得る場合について説明する。
【０１０８】
図８は、本発明の第３の実施形態の不揮発性半導体記憶装置の構成を示すブロック図である。
本実施形態の不揮発性半導体記憶装置が図１に示した第１の実施形態の構成と異なる点は、一定周期で発生されるパルス信号の立ち上がりあるいは立ち下がりが入力された場合に、メモリセルにスパイク性の電流を供給するスイッチング手段の配置が異なる点と、メモリセルＭ３１のソース端が接地されずフローティング状態となる点である。他の構成等については、第１の実施形態と同様である。
【０１０９】
具体的なスイッチング手段の配置としては、本実施形態では、スイッチング手段であるｐ型ＭＯＳトランジスタＴＭ２１とｎ型ＭＯＳトランジスタＴＭ２２が並列に接続され、双方共、メモリセルＭ３１のドレイン側に配置される。スイッチング手段ＴＭ２１とＴＭ２２の双方のゲート端にはパルス信号が供給される。このパルス信号とは、例えば、第１の実施形態におけるクロック信号ＷＲＣＬＫを反転素子２で反転させた信号ｖ１である。
【０１１０】
スイッチング手段ＴＭ２１は、ソース端が電源電圧Ｖｄ（６Ｖ〜７Ｖ）に接続され、ドレイン端はスイッチング手段ＴＭ２２のドレイン端と接続されると共に、メモリセルＭ３１のドレイン端とも接続される。また、スイッチング手段ＴＭ２２は、ソース端が接地（ＧＮＤ：０Ｖ）に接続され、ドレイン端はスイッチング手段ＴＭ２１のドレイン端と接続されると共に、メモリセルＭ３１のドレイン端とも接続される。
【０１１１】
また、本実施形態では、ＯＮ／ＯＦＦ特性が逆である２個のスイッチング手段ＴＭ２１およびＴＭ２２は、メモリセルＭ３１のドレイン側に、メモリセルＭ３１のドレイン側に電圧を供給するドレイン用電源Ｖｄ（６Ｖ〜７Ｖ）と接地（ＧＮＤ：０Ｖ）間において、パルス信号がメモリセルＭ３１のドレインに供給される経路が並列になるように設けられている。また、浮遊ゲートについては、第１の実施形態と判別するため、本実施形態では、浮遊ゲートの符号を３２としている。他の構成については、第１の実施形態と同様である。
【０１１２】
本実施形態においても、スイッチング手段ＴＭ２１とＴＭ２２の双方が同時にＯＮにはならないことから、電源電圧Ｖｄ（６Ｖ〜７Ｖ）から接地へ電流は流れない。また、メモリセルＭ３１のドレイン端に供給される電圧については、第１の実施形態と同様であり、例えば、図２（ｅ）に示したようにのＨｉｇｈレベルとＬｏｗレベルが入力するパルス信号により交互に切り替わるパルス電圧が供給される。なお、以下の説明では、図２（ａ）〜（ｇ）を引用するが、その最に、スイッチング手段ＴＭ１はＴＭ２１と読み替え、ＴＭ２はＴＭ２２と読み替え、Ｍ１はＭ３１と読み替えて引用する。
【０１１３】
本実施形態では、メモリセルＭ３１のソース側にはスイッチング手段を設けていないことから、メモリセルＭ３１のソース端をフローティング状態として、ドレイン端の電圧に追随するようにしている。そのため、メモリセルＭ３１のソース端の電圧も、第１の実施形態の図２（ｆ）に示した物と同様となる。但し、パルスの波形が鈍りについては、図２（ｅ）の鈍りが無くなり、図２（ｆ）では、立ち上がりと立ち下がりの双方で鈍りが発生することになる。従って、第１の実施形態の図２（ｇ）に示したスパイク性の電流が、メモリセルＭ３１のドレイン−ソース間を流れる。これから、本実施形態でも図２（ａ）〜（ｇ）のタイミングチャートに示されたタイミングで処理が実施されることになる。
【０１１４】
以下、本実施形態の動作を図２（ａ）〜（ｇ）を用いて説明する。
図２（ｂ）に示したようにパルス回路からＬｏｗレベル（０Ｖ）が出力された場合、図２（ｃ）に示したようにスイッチング手段ＴＭ２１はＯＮし、図２（ｅ）に示したように電源電圧Ｖｄ（６Ｖ〜７Ｖ）がメモリセルＭ３１のドレイン端に供給され、その一方で、図２（ｄ）に示したようにスイッチング手段ＴＭ２２はＯＦＦするので、ドレイン端の電圧は上昇する。その結果、図２（ｆ）に示したようにフローティング状態であるメモリセルＭ３１のソース端の電圧が電源電圧Ｖｄ（６Ｖ〜７Ｖ）まで上昇する。
【０１１５】
その際に、図２（ｅ）に示したようにメモリセルＭ３１のドレイン端は電源電圧Ｖｄ（６Ｖ〜７Ｖ）にすぐに達するが、図２（ｆ）に示したメモリセルＭ３１のソース端は、図２（ｇ）に示したように短時間ではあるが寄生容量の電荷がドレイン−ソース間で移動される（スパイク性の電流が流れる）ため、電圧の上昇に若干の鈍りが発生する。
【０１１６】
次に、図２（ｂ）に示したようにパルス回路からＨｉｇｈレベルが出力された場合、図２（ｃ）に示したようにスイッチング手段ＴＭ２１はＯＦＦし、図２（ｅ）に示したように電源電圧Ｖｄ（６Ｖ〜７Ｖ）はメモリセルＭ３１のドレイン端から切り離され、その一方で、図２（ｄ）に示したようにスイッチング手段ＴＭ２２はＯＮするので、ドレイン端は接地（ＧＮＤ：０Ｖ）に接続されて電圧は下降する。その結果、図２（ｆ）に示したようにフローティング状態であるメモリセルＭ３１のソース端の電圧も接地（ＧＮＤ：０Ｖ）電圧まで下降する。
【０１１７】
その際に、図２（ｅ）に示したものの鈍りを無くした場合のようにメモリセルＭ３１のドレイン端は接地電圧（ＧＮＤ：０Ｖ）にすぐに達するが、図２（ｆ）に示したものを立ち下がりでも鈍らせた場合のようにメモリセルＭ３１のソース端は、図２（ｇ）に示したように短時間ではあるが寄生容量の電荷がドレイン−ソース間で移動される（スパイク性の電流ＩＤＳが流れる）ため、電圧の下降に若干の鈍りが発生する。
【０１１８】
図２（ｃ）および、図２（ｄ）に示したように、ｐ型ＭＯＳトランジスタＴＭ２１と、ｎ型ＭＯＳトランジスタＴＭ２２とでは、図２（ｂ）の同じ信号ｖ１が各ゲートに入力されても、ＯＮ状態とＯＦＦ状態が逆転している。従って、双方のスイッチング手段（ｐ型ＭＯＳトランジスタＴＭ２１およびｎ型ＭＯＳトランジスタＴＭ２２）が同時にＯＮにはならないので、電源電圧Ｖｄ（６Ｖ〜７Ｖ）と接地（ＧＮＤ：０Ｖ）間で大電流が流れることはない。また、メモリセルＭ３１には、メモリセルＭ１のドレイン端、あるいは、ソース端の寄生容量が充放電される際のスパイク性の電流以外は流れない。
【０１１９】
従って、本実施形態でも、第１の実施形態と同様に従来のＣＨＥ注入型のように大電流は流れない。また、双方のスイッチング手段のＯＮ／ＯＦＦ特性が逆であることから、入力するパルス信号の立ち上がり時および立ち下がり時の双方において、ドレインまたはソースの寄生容量により充放電される際のスパイク性の電流が同様になる。
【０１２０】
なお、上記したように、図２（ｅ）に示したメモリセルＭ３１のドレイン側（ドレイン端）の電圧は、本実施形態ではほとんど鈍り成分は発生しない。また、図２（ｆ）に示されたメモリセルＭ３１のソース側（ソース端）の電圧は、パルスの立ち上がりに加えて立ち下がりの波形も鈍ることになる。
【０１２１】
図２（ｇ）に示されたメモリセルＭ３１のドレインとソース間を流れる電流ＩＤＳは、メモリセルＭ３１のソース端の寄生容量に基づいて充放電される電流である。他の動作については、第１の実施形態と同様である。
【０１２２】
このように、本実施形態では、大電流を流すことなく、電子の注入時間を増加させることが少なく、簡潔な制御回路であっても、メモリセルの浮遊ゲートに電子を注入させることができるという第１の実施形態と同様な効果を有することに加え、メモリセルの浮遊ゲートに電子を注入する間だけでなく放出時等もメモリセルのソース端子はフローティング状態であるので、例えば、メモリセルからのデータの読み出し時やメモリセルの消去時にメモリセルのソース側の制御回路が不要となり、回路制御を第１の実施形態よりも容易にすることができる。
【０１２３】
（第４の実施形態）
上記した第３の実施形態では、単一のメモリセルのドレイン側の入力信号を制御して電子を注入する場合について示したが、以下に示す第４の実施形態では、縦横複数列のマトリクス状に浮遊ゲートを有するメモリセルが並んだメモリセルアレイの中の任意のメモリセルに、第３の実施形態の手法を用いて電子を注入する場合について説明する。
【０１２４】
図９は、本発明の第４の実施形態の不揮発性半導体記憶装置の構成を示すブロック図である。
図９の不揮発性半導体記憶装置における各メモリセルＭ１１〜Ｍｎｍは、第３の実施形態のメモリセルＭ３１の浮遊ゲートＦＧ３２と同様な浮遊ゲートを有している。
【０１２５】
図９に示したメモリセルアレイの各メモリセルＭ１１〜Ｍｎｍの配置、および、各メモリセルＭ１１〜Ｍｎｍと各共通ビット線との接続状況、各メモリセルＭ１１〜Ｍｎｍと各共通ソース線との接続状況、各メモリセルＭ１１〜Ｍｎｍと各共通ワード線との接続状況については、図６に示した第２の実施形態の場合と同様である。
【０１２６】
本実施形態では、第１共通ビット線１００のドレイン用電源Ｖｄ（６Ｖ〜７Ｖ）側は、ＡＮＤゲート素子Ｇ１の出力に接続される。本実施形態のＡＮＤゲート素子Ｇ１は、本実施形態で各スイッチング手段に入力するパルス信号（クロック信号またはクロック反転信号）と、第１共通ビット線１００に接続されたメモリセルを選択してデータを供給するためのデータ信号ＤＡＴＡ１との論理積を演算するＡＮＤゲートである。また、第２の実施形態ではメモリセルアレイの縦列の選択に選択信号ＳＥＬ１〜ｎを用いていたが、本実施形態ではそれとは異なり、縦列の選択にデータ信号ＤＡＴＡ１を用いている。従って、本実施形態では、メモリセルアレイの横列の選択に選択信号ＳＥＬ１〜ｎを用いている。
【０１２７】
ところで、ＡＮＤゲート素子は、ＮＡＮＤゲート素子にインバータが付加された回路と考えられ、第３の実施形態におけるスイッチング手段ＴＭ２１およびＴＭ２２から構成される回路はインバータ回路と考えられる。従って、本実施形態の各ＡＮＤゲート素子Ｇ１〜Ｇｎには、第３の実施形態におけるスイッチング手段ＴＭ２１およびＴＭ２２から構成されるインバータ回路を備えていることになる。
【０１２８】
また、当然のことながら、各ＡＮＤゲート素子Ｇ１〜Ｇｎ内のインバータ回路には、第３の実施形態と同様に、ドレイン用電源電圧Ｖｄ（６Ｖ〜７Ｖ）が供給されており、接地接続もされていることとする。
【０１２９】
第１共通ビット線１００の非ドレイン用電源側は、第３の実施形態と同様に、不図示の制御回路によりフローティング状態に維持される。同様にして、第２共通ビット線１０１のドレイン用電源Ｖｄ側は、ＡＮＤゲート素子Ｇ２と接続され、非ドレイン用電源側はフローティング状態に維持され、第ｎ共通ビット線１０２のドレイン用電源Ｖｄ側は、ＡＮＤゲート素子Ｇｎと接続され、非ドレイン用電源側はフローティング状態に維持される。
【０１３０】
スイッチング手段ＴＭ１３のドレイン端が第ｎ共通ビット線１０２の一方の端部に接続され、ソース端が電源Ｖｄ（６Ｖ〜７Ｖ）に接続され、ゲート端は、ＡＮＤゲート素子Ｇｎの出力に接続される。ＡＮＤゲート素子Ｇｎについては後述する。スイッチング手段ＴＭ１４のドレイン端が第ｎ共通ビット線１０２の他方の端部に接続され、ソース端が接地（ＧＮＤ：０Ｖ）に接続され、ゲート端は、ＴＭ１３と同様にＡＮＤゲート素子Ｇｎの出力に接続される。
【０１３１】
また、第１共通ワード線２００の一端は、ＡＮＤゲート素子ＧＡの出力に接続され、第２共通ワード線２０１の一端は、ＡＮＤゲート素子ＧＢの出力に接続され、第（ｍ−１）共通ワード線２０２の一端は、ＡＮＤゲート素子ＧＣの出力に接続され、第ｍ共通ワード線２０３の一端は、ＡＮＤゲート素子ＧＸの出力に接続される。
【０１３２】
ＡＮＤゲート素子ＧＡは、本実施形態の各メモリセルの制御ゲートに供給される電源電圧Ｖｇ（１２Ｖ）と、第１共通ワード線２００に接続された各メモリセルを選択するための選択信号ＳＥＬ１との論理積を演算するＡＮＤゲートである。
【０１３３】
同様にして、ＡＮＤゲート素子ＧＢは、電源電圧Ｖｇ（１２Ｖ）と、第２共通ワード線２０１に接続された各メモリセルを選択するための選択信号ＳＥＬ２との論理積を演算するＡＮＤゲートであり、ＡＮＤゲート素子ＧＣは、電源電圧Ｖｇ（１２Ｖ）と、第（ｍ−１）共通ワード線２０２に接続された各メモリセルを選択するための選択信号ＳＥＬ（ｍ−１）との論理積を演算するＡＮＤゲートであり、ＡＮＤゲート素子ＧＸは、電源電圧Ｖｇ（１２Ｖ）と、第ｍ共通ワード線２０３に接続された各メモリセルを選択するための選択信号ＳＥＬｍとの論理積を演算するＡＮＤゲートである。
【０１３４】
次に本実施形態の不揮発性半導体記憶装置の動作について説明する。
図１０は、図９の不揮発性半導体記憶装置における各部の信号を示したタイミングチャートである。
【０１３５】
図１０（ａ）〜（ｇ）は、図７に示した第２の実施形態と同様であるが、本実施形態では、メモリセルアレイの縦列の選択にデータ信号ＤＡＴＡ１〜ｎを用い、横列の選択に選択信号ＳＥＬ１〜ｍを用いている点が異なっており、すなわち、縦列の信号と横列の信号が逆になっている。
【０１３６】
従って、、図１０（ｂ）は、ＡＮＤゲート素子ＧＡに入力する選択信号ＳＥＬ１を示すタイミングチャートであり、図１０（ｃ）は、ＡＮＤゲート素子ＧＢに入力する選択信号ＳＥＬ２を示すタイミングチャートであり、図１０（ｄ）は、ＡＮＤゲート素子ＧＸに入力する選択信号ＳＥＬｍを示すタイミングチャートである。
【０１３７】
また、図１０（ｅ）は、ＡＮＤゲート素子Ｇ１に入力するデータ信号ＤＡＴＡ１を示すタイミングチャートであり、図１０（ｆ）は、ＡＮＤゲート素子Ｇ２に入力するデータ信号ＤＡＴＡ２を示すタイミングチャートであり、図１０（ｇ）は、ＡＮＤゲート素子Ｇｎに入力するデータ信号ＤＡＴＡｎを示すタイミングチャートである。
【０１３８】
図１０（ｈ）は、ＡＮＤゲート素子Ｇ１から第１共通ビット線１００を介して各メモリセルＭ１１〜Ｍ１ｍのドレイン端に供給されるパルス電圧を示すタイミングチャートであり、図１０（ｉ）は、第２共通ビット線１０１を介して各メモリセルＭ２１〜Ｍ２ｍのドレイン端に供給されるパルス電圧を示すタイミングチャートであり、図１０（ｊ）は、スイッチング手段ＴＭ１３から第ｎ共通ビット線１０２を介して各メモリセルＭｎ１〜Ｍｎｍのドレイン端に供給されるパルス電圧を示すタイミングチャートである。
【０１３９】
第１共通ビット線１００に接続された各メモリセルＭ１１〜Ｍ１ｍの浮遊ゲートに電子を注入する場合には、図１０（ｅ）に示したデータ信号ＤＡＴＡ１がＨｉｇｈレベルとなり、ＡＮＤゲート素子Ｇ１からは、パルス発生回路から入力される一定周期のパルス信号のタイミングでドレイン電源電圧Ｖｄ（６Ｖ〜７Ｖ）をパルス化した信号が第１共通ビット線１００に出力される。これにより、第１共通ビット線１００に接続された全てのメモリセルＭ１１〜Ｍ１ｍのドレイン端にパルス信号が供給される。
【０１４０】
ここで、図１０（ｂ）に示したように選択信号ＳＥＬ１のＨｉｇｈレベル信号がＡＮＤゲート素子ＧＡに入力した場合には、第１共通ワード線２００に電源電圧Ｖｇの１２Ｖが出力されるので、メモリセルＭ１１の制御ゲートにも１２Ｖが供給される。すると、第３の実施形態で説明したように、メモリセルＭ１１の浮遊ゲートに電子が注入される。
【０１４１】
ところが、図１０（ｂ）に示したように選択信号ＳＥＬ１のＬｏｗレベル信号がＡＮＤゲート素子ＧＡに入力した場合には、第１共通ワード線２００に電源電圧Ｖｇの１２Ｖが出力されないので、メモリセルＭ１１の制御ゲートには１２Ｖが供給されなくなる。すると、メモリセルＭ１１の浮遊ゲートには強電界が発生しないため電子は注入されない。
【０１４２】
本実施形態のメモリセルアレイにおける他の縦列の選択は、上記と同様にして、第２共通ビット線に接続された各メモリセルＭ２１〜Ｍ２ｍの浮遊ゲートに電子を注入する場合には、図１０（ｆ）に示したデータ信号ＤＡＴＡ２がＨｉｇｈレベルとなり、ＡＮＤゲート素子Ｇ２からは、パルス発生回路から入力される一定周期のパルス信号でドレイン電源電圧Ｖｄ（６Ｖ〜７Ｖ）をパルス化した信号が第２共通ビット線１０１に出力される。これにより、第２の共通ビット線に接続された全てのメモリセルＭ２１〜Ｍ２ｍのドレイン端にパルス信号が供給される。
【０１４３】
さらに、第ｎ共通ビット線１０２に接続された各メモリセルＭｎ１〜Ｍｎｍの浮遊ゲートに電子を注入する場合には、図１０（ｇ）に示したデータ信号ＤＡＴＡｎがＨｉｇｈレベルとなり、ＡＮＤゲート素子Ｇｎからは、パルス発生回路から入力される一定周期のパルス信号でドレイン電源電圧Ｖｄ（６Ｖ〜７Ｖ）をパルス化した信号が第ｎ共通ビット線１０２に出力される。これにより、第ｎ共通ビット線１０２に接続された全てのメモリセルＭｎ１〜Ｍｎｍのドレイン端にパルス信号が供給される。
【０１４４】
本実施形態のメモリセルアレイにおける他の横列の選択についても、上記と同様にして、図１０（ｃ）に示したように選択信号ＳＥＬ２のＨｉｇｈレベル信号がＡＮＤゲート素子ＧＢに入力した場合には、第２共通ワード線２０１に電源電圧Ｖｇの１２Ｖが出力されるので、第２共通ワード線２０１に接続された全てのメモリセルの制御ゲートに１２Ｖが供給される。また、図１０（ｄ）に示したように選択信号ＳＥＬｍのＨｉｇｈレベル信号がＡＮＤゲート素子ＧＸに入力した場合には、第ｍ共通ワード線２０３に電源電圧Ｖｇの１２Ｖが出力されるので、第ｍ共通ワード線２０３に接続された全てのメモリセルの制御ゲートに１２Ｖが供給される。
【０１４５】
しかし、図１０（ｃ）に示したように選択信号ＳＥＬ２のＬｏｗレベル信号がＡＮＤゲート素子ＧＢに入力した場合には、第２共通ワード線２０１に電源電圧Ｖｇの１２Ｖが出力されないので、第２共通ワード線２０１に接続された全てのメモリセルＭ１２〜Ｍｎ２の制御ゲートには１２Ｖが供給されなくなり、メモリセルＭ１２〜Ｍｎ２の浮遊ゲートには強電界が発生しないため電子は注入されなくなる。
【０１４６】
これは、図１０（ｄ）に示した選択信号ＳＥＬｍのＬｏｗレベル信号がＡＮＤゲート素子ＧＸに入力した場合も同様であり、第ｍ共通ワード線２０３に電源電圧Ｖｇの１２Ｖが出力されないので、第ｍ共通ワード線２０３に接続された全てのメモリセルＭ１ｍ〜Ｍｎｍの制御ゲートには１２Ｖが供給されなくなり、メモリセルＭ１ｍ〜Ｍｎｍの浮遊ゲートには強電界が発生しないため電子は注入されなくなる。
【０１４７】
図１０（ｈ）では、第１共通ビット線１００に接続された全てのメモリセルＭ１１〜Ｍ１ｍのドレイン端にパルス電圧が供給される場合を示しているが、この時に図１０（ｂ）の選択信号ＳＥＬ１が入力すると第１共通ワード線２００に電源電圧Ｖｇ（１２Ｖ）が供給され、メモリセルＭ１１の浮遊ゲートに電子の注入が実施される。ただし、この場合には、図１０（ｅ）に示したデータ信号ＤＡＴＡ１が図１０（ｄ）の選択信号ＳＥＬｍのタイミングでもＨｉｇｈレベルとなっているので、メモリセルＭ１ｍの浮遊ゲートにも電子の注入が実施される。
【０１４８】
同様にして、図１０（ｉ）では、第２共通ビット線１０１に接続された全てのメモリセルＭ２１〜Ｍ２ｍのドレイン端にパルス電圧が供給される場合であり、この時に図１０（ｃ）の選択信号ＳＥＬ２が入力すると第２共通ワード線２０１に電源電圧Ｖｇ（１２Ｖ）が供給され、メモリセルＭ２２の浮遊ゲートに電子の注入が実施される。ただし、この場合にも、図１０（ｆ）に示したデータ信号ＤＡＴＡ２が図１０（ｄ）の選択信号ＳＥＬｍのタイミングでもＨｉｇｈレベルとなっているので、メモリセルＭ２ｍの浮遊ゲートにも電子の注入が実施される。
【０１４９】
さらに、図１０（ｊ）では、第ｎ共通ビット線１０２に接続された全てのメモリセルＭｎ１〜Ｍｎｍのドレイン端にパルス電圧が供給される場合であり、この時に図１０（ｄ）の選択信号ＳＥＬｍが入力すると第ｍ共通ワード線２０３に電源電圧Ｖｇ（１２Ｖ）が供給され、メモリセルＭｎｍの浮遊ゲートに電子の注入が実施される。
【０１５０】
本実施形態では、上記のようにメモリセルアレイにおける任意の位置のメモリセルについて選択して電子を注入できることから、任意位置のメモリセルにデータ等を書き込むことができ、さらに同時に多数のメモリセルにデータを書き込むことができる。なお、各メモリセルへの電子の注入方法については、第３の実施形態と同様である。
【０１５１】
このように、本実施形態では、メモリセルアレイにおいて、例えば、縦列の共通ビット線に接続された複数のメモリセルのドレイン−ソース間に大電流を流す必要がなく、データ信号で選択する複数のメモリセルに対して電子の注入を実施することができる。従って、例えば、ＣＨＥ型のメモリセルアレイに必要となる大電流の電源が得られない場合には、従来よりも大幅に早くメモリセルへ電子を注入することができるという第２の実施形態の効果に加えて、第３の実施形態と同様のメモリセルの浮遊ゲートに電子を注入する間だけでなく放出時等もメモリセルのソース端子はフローティング状態であるので、例えば、メモリセルからのデータの読み出し時やメモリセルの消去時にメモリセルのソース側の制御回路が不要となり、回路制御を第１の実施形態よりも容易にすることができるという効果を有し、更に、データ信号を共通ビット線方向の列の選択に用いることにより、データの読み出しも複数ビット分を同時に行うことができることから、データの読み出し時間も大幅に短縮することが可能となるという効果を有する。
【０１５２】
なお、上記した各実施形態では、スイッチング手段としてｐ型ＭＯＳトランジスタおよびｐ型ＭＯＳトランジスタあるいは、ＡＮＤゲートの内蔵素子等を前提に説明したが、本発明はこれに限られるものではなく、メモリセルに電流を流さずにメモリセルのドレインにパルス性の電圧を印加できる手段であれば、どのような回路、素子、あるいは、装置を使用しても良い。ＡＮＤゲート素子についても、同様な信号を供給できれば、他の回路、素子、あるいは、装置を使用しても良い。また、各メモリセルにゲート電圧を供給する手段についても、同様な信号を供給できれば、他の回路、素子、あるいは、装置を使用しても良い。
【０１５３】
また、第２および第４の実施形態では、メモリセルアレイの縦列の選択と横列の選択の信号を入れ替えているが、これは、それぞれの実施形態において逆の信号を利用しても良く、本発明の効果はその場合にも得ることができる。
【０１５４】
【発明の効果】
上記のように本発明は、メモリセルのドレイン側とソース側に相補的に動作することからＯＮ／ＯＦＦ特性の異なる（ｐとｎが逆特性の）半導体のスイッチング手段を設け、例えば、パルス幅が２００ｎｓｅｃの短い一定周期のパルス信号でスイッチング手段を切り替えることにより、メモリセルに短期間のみのスパイク状の電流を複数回流すようにしてメモリセルの浮遊ゲートに電子を注入する構成としたので、大電流を流すことなく、メモリセルの浮遊ゲートに電子を注入させることができる。また、その際に電子の注入時間を増加させることが少ない。さらに、本発明では、大電流を流したり高電圧をメモリセルに印加しなくてもよいので制御回路を複雑にする必要がない。
【０１５５】
また、上記した本発明をメモリセルアレイに適用した場合には、縦列の共通ビット線に接続された複数のメモリセルのドレイン−ソース間に大電流を流す必要がなく、データ信号で選択する複数のメモリセルに対して電子の注入を実施することができる。そのため、ＣＨＥ型のメモリセルアレイに必要となる大電流の電源が得られない場合には、従来よりも大幅に早くメモリセルへ電子を注入することができる。
【０１５６】
また、本発明でスイッチング手段をメモリセルのドレイン側のみに設け、メモリセルのソース側はフローティング状態にした場合には、大電流を流すことなく、電子の注入時間を増加させることが少なく、簡潔な制御回路であっても、メモリセルの浮遊ゲートに電子を注入させることができるという第１の実施形態と同様な効果を有することに加え、メモリセルの浮遊ゲートに電子を注入する間だけでなく放出時等もメモリセルのソース端子はフローティング状態であるので、メモリセルからのデータの読み出し時やメモリセルの消去時にメモリセルのソース側の制御回路が不要となり、回路制御をより容易にすることができる。
【０１５７】
また、上記したメモリセルのソース側をフローティング状態にする発明をメモリセルアレイに適用した場合には、メモリセルアレイにおいて、縦列の共通ビット線に接続された複数のメモリセルのドレイン−ソース間に大電流を流す必要がなく、データ信号で選択する複数のメモリセルに対して電子の注入を実施することができる。そのため、ＣＨＥ型のメモリセルアレイに必要となる大電流の電源が得られない場合には、従来よりも大幅に早くメモリセルへ電子を注入することができるという第２の実施形態の効果に加えて、第３の実施形態と同様のメモリセルの浮遊ゲートに電子を注入する間だけでなく放出時等もメモリセルのソース端子はフローティング状態であることから、メモリセルからのデータの読み出し時やメモリセルの消去時にメモリセルのソース側の制御回路が不要となり、回路制御をより容易にすることができるという効果を有し、更に、データ信号を共通ビット線方向の列の選択に用いることにより、データの読み出しも複数ビット分を同時に行うことができることから、データの読み出し時間も大幅に短縮することが可能となるという効果を有する。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態の不揮発性半導体記憶装置の構成を示すブロック図である。
【図２】 図１の不揮発性半導体記憶装置における各部の信号を示したタイミングチャートである。
【図３】 本実施形態と従来のＣＨＥ注入型における電子注入時の各メモリセルの電圧を示すタイミングチャートである。
【図４】 パルス幅が２００ｎｓｅｃの一定周期のパルスを印加した場合の本実施形態のメモリセルのゲートにおける電圧変動を示した図である。
【図５】 パルス幅が１０μｓｅｃの一定周期のパルスを印加した場合の本実施形態のメモリセルのゲートにおける電圧変動を示した図である。
【図６】 本発明の第２の実施形態の不揮発性半導体記憶装置の構成を示すブロック図である。
【図７】 図６の不揮発性半導体記憶装置における各部の信号を示したタイミングチャートである。
【図８】 本発明の第３の実施形態の不揮発性半導体記憶装置の構成を示すブロック図である。
【図９】 本発明の第４の実施形態の不揮発性半導体記憶装置の構成を示すブロック図である。
【図１０】 図９の不揮発性半導体記憶装置における各部の信号を示したタイミングチャートである。
【図１１】 従来のＣＨＥ注入型のメモリセルを示した図である。
【図１２】 従来のＦＮ型のメモリセルを示した図である。
【符号の説明】
２ 反転素子、 １００〜１０２ 第１〜第ｎ共通ビット線、 ２００〜２０３ 第１〜第ｍ共通ワード線、 ３００〜３０２ 第１〜第ｎ共通ソース線、 Ｍ１、Ｍ３１、Ｍ８１、Ｍ９１、Ｍ１１〜Ｍｎｍ メモリセル、 ＴＭ１、ＴＭ２１ ｐ型ＭＯＳトランジスタ（スイッチング手段）、 ＴＭ２、ＴＭ２２ ｎ型ＭＯＳトランジスタ（スイッチング手段）、 Ｄ ドレイン（ドレイン端）、Ｓ ソース（ソース端）、 Ｇ ゲート（ゲート端、制御ゲート）、 ＦＧ２、ＦＧ３２、ＦＧ８２、ＦＧ９２ 浮遊ゲート、 Ｖｇ メモリセルの制御ゲート用電源電圧、 Ｖｄ メモリセルのドレイン用電源電圧、 ＩＤＳ （メモリセルの）ドレイン−ソース間電流、 ＧＮＤ 接地（０Ｖ）、 ＷＲＣＬＫ （メモリセルへ）書き込み用クロック信号、 ｖ１ クロック信号の反転パルス信号、 Ｇ１〜Ｇｎ、ＧＡ〜ＧＸ ＡＮＤゲート素子。
Claims (26)
- 浮遊ゲートを有するメモリセル毎に、ＯＮ／ＯＦＦ特性が逆で相補的に動作する一方がドレイン側に設けられ、他方がソース側に設けられた２個のスイッチング手段を有し、
前記メモリセルへの書込を実施する際に、
前記２個のスイッチング手段は、一定周期で発生されるパルス信号の立ち上がり時および立ち下がり時にＯＮ／ＯＦＦ状態が逆になるように切替えられ、
前記メモリセルは、前記２個のスイッチング手段が前記パルス信号により切替る時に、メモリセルのドレイン端又はソース端に寄生容量として蓄積された電荷の充放電に基づくスパイク性の電流が複数回供給されることで前記浮遊ゲートに電子注入が実施される
ことを特徴とする不揮発性半導体記憶装置。 - 浮遊ゲートを有し、ソース端がフローティング状態であるメモリセル毎に、ドレイン側に電圧を供給するドレイン用電源と接地間で、一定周期で発生されるパルス信号がメモリセルのドレインに供給される経路に、ＯＮ／ＯＦＦ特性が逆で相補的に動作する２個のスイッチング手段を並列に設け、
前記メモリセルへの書込を実施する際に、
前記２個のスイッチング手段は、一定周期で発生されるパルス信号の立ち上がり時および立ち下がり時にＯＮ／ＯＦＦ状態が逆になるように切替えられ、
前記メモリセルは、前記２個のスイッチング手段が前記パルス信号により切替る時に、メモリセルのドレイン端又はドレイン端の電圧に追随するソース端に寄生容量として蓄積された電荷の充放電に基づくスパイク性の電流が複数回供給されることで前記浮遊ゲートに電子注入が実施される
ことを特徴とする不揮発性半導体記憶装置。 - 前記２個のスイッチング手段は、一方のスイッチング手段がｐ形ＭＯＳ(metal oxide semiconductor)のトランジスタであり、他方のスイッチング手段がｎ形ＭＯＳのトランジスタである
ことを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。 - 縦横複数列のマトリクス状に浮遊ゲートを有するメモリセルが並んだメモリセルアレイと、縦列の前記複数のメモリセルのドレイン端を共通させてドレイン用電源と接続する複数の共通ビット線と、縦列の前記複数のメモリセルのソース端を共通させて接地する複数の共通ソース線と、横列の前記複数のメモリセルのゲート端を共通させてゲート用電源と接続する複数の共通ワード線とを有する不揮発性半導体記憶装置において、
前記各共通ビット線と前記各共通ソース線の組み合わせ毎に、前記各共通ビット線と前記ドレイン用電源との間にＯＮ／ＯＦＦ特性が逆で相補的に動作する一方が設けられ、前記各共通ソース線と前記接地との間に他方が設けられた２個のスイッチング手段を有し、
前記メモリセルへの書込を実施する際に、
前記２個のスイッチング手段は、一定周期で発生されるパルス信号の立ち上がり時および立ち下がり時にＯＮ／ＯＦＦ状態が逆になるように切替えられ、
前記メモリセルは、前記２個のスイッチング手段が前記パルス信号により切替る時に、メモリセルのドレイン端又はソース端に寄生容量として蓄積された電荷の充放電に基づくスパイク性の電流が複数回供給されることで前記浮遊ゲートに電子注入が実施される
ことを特徴とする不揮発性半導体記憶装置。 - 前記２個のスイッチング手段は、各共通ビット線のドレイン用電源側に一方のスイッチング手段が設けられ、前記ソース線の接地側に他方のスイッチング手段が設けられる
ことを特徴とする請求項４に記載の不揮発性半導体記憶装置。 - 前記各スイッチング手段のゲート端には、前記パルス信号と前記各共通ビット線の選択信号との論理積を演算するスイッチング手段用論理積演算素子が接続される
ことを特徴とする請求項４または５に記載の不揮発性半導体記憶装置。 - 前記各メモリセルのゲート端には、前記ゲート用電源と前記各共通ワード線へのデータ信号との論理積を演算する共通ワード線用論理積演算素子が接続される
ことを特徴とする請求項４〜６の何れかに記載の不揮発性半導体記憶装置。 - 縦横複数列のマトリクス状に浮遊ゲートを有し、ソース端がフローティング状態であるメモリセルが並んだメモリセルアレイと、縦列の前記複数のメモリセルのドレイン端を共通させてドレイン用電源と接続する複数の共通ビット線と、縦列の前記複数のメモリセルのソース端を共通させて接地する複数の共通ソース線と、横列の前記複数のメモリセルのゲート端を共通させてゲート用電源と接続する複数の共通ワード線とを有する不揮発性半導体記憶装置において、
前記各共通ビット線毎に、前記各共通ビット線と前記ドレイン用電源との間で、一定周期で発生されるパルス信号が共通ビット線に供給される経路に、ＯＮ／ＯＦＦ特性が逆で相補的に動作する２個のスイッチング手段を並列に設け、
前記メモリセルへの書込を実施する際に、
前記２個のスイッチング手段は、一定周期で発生されるパルス信号の立ち上がり時および立ち下がり時にＯＮ／ＯＦＦ状態が逆になるように切替えられ、
前記メモリセルは、前記２個のスイッチング手段が前記パルス信号により切替る時に、メモリセルのドレイン端又はドレイン端の電圧に追随するソース端に寄生容量として蓄積された電荷の充放電に基づくスパイク性の電流が複数回供給されることで前記浮遊ゲートに電子注入が実施される
ことを特徴とする不揮発性半導体記憶装置。 - 前記各スイッチング手段のゲート端には、前記パルス信号と前記各共通ビット線へのデータ信号との論理積を演算するスイッチング手段用論理積演算素子が接続される
ことを特徴とする請求項８に記載の不揮発性半導体記憶装置。 - 前記各メモリセルのゲート端には、前記ゲート用電源と前記各共通ワード線の選択信号との論理積を演算する共通ワード線用論理積演算素子が接続される
ことを特徴とする請求項８または９に記載の不揮発性半導体記憶装置。 - 前記スイッチング手段用論理積演算素子は、前記２個のスイッチング手段からなるインバータとＮＡＮＤ回路を有することを特徴とする請求項９に記載の不揮発性半導体記憶装置。
- 前記２個のスイッチング手段は、一方のスイッチング手段がｐ形ＭＯＳ(metal oxide semiconductor)のトランジスタであり、他方のスイッチング手段がｎ形ＭＯＳのトランジスタである
ことを特徴とする請求項４〜１１の何れかに記載の不揮発性半導体記憶装置。 - 前記一定周期のパルス信号は、前記メモリセルにデータを書き込むために供給されるクロック信号またはその反転信号である
ことを特徴とする請求項１〜１２の何れかに記載の不揮発性半導体記憶装置。 - 前記メモリセルは、前記スイッチング手段のスイッチングにより寄生容量に蓄積される電荷の充放電が発生することによって複数の前記スパイク性の電流が前記パルス信号の立ち上がり時および立ち下がり時の周期で流れて電子注入が実施される
ことを特徴とする請求項１〜１１の何れかに記載の不揮発性半導体記憶装置。 - 浮遊ゲートを有するメモリセルを有する不揮発性半導体記憶装置に対し、各メモリセル毎に、ＯＮ／ＯＦＦ特性が逆で相補的に動作する一方がドレイン側に設けられ、他方がソース側に設けられるように２個のスイッチング手段を設け、
前記メモリセルへの書込を実施する際には、
前記２個のスイッチング手段を、一定周期で発生されるパルス信号の立ち上がり時および立ち下がり時にＯＮ／ＯＦＦ状態が逆になるように切替え、
前記２個のスイッチング手段が前記パルス信号により切替ることで、メモリセルのドレイン端又はソース端に寄生容量として蓄積された電荷の充放電に基づくスパイク性の電流を複数回供給させ、それにより前記メモリセルの浮遊ゲートに電子注入が実施される
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。 - 浮遊ゲートを有し、ソース端がフローティング状態であるメモリセルを有する不揮発性半導体記憶装置に対し、各メモリセル毎に、ドレイン側に電圧を供給するドレイン用電源と接地間で、一定周期で発生されるパルス信号がメモリセルのドレインに供給される経路に、ＯＮ／ＯＦＦ特性が逆で相補的に動作する２個のスイッチング手段を並列に設け、
前記メモリセルへの書込を実施する際には、
前記２個のスイッチング手段を、一定周期で発生されるパルス信号の立ち上がり時および立ち下がり時にＯＮ／ＯＦＦ状態が逆になるように切替え、
前記２個のスイッチング手段が前記パルス信号により切替ることで、メモリセルのドレイン端又はドレイン端の電圧に追随するソース端に寄生容量として蓄積された電荷の充放電に基づくスパイク性の電流を複数回供給させ、それにより前記メモリセルの浮遊ゲートに電子注入が実施される
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。 - 前記スパイク性の電流は、
前記パルス信号の立ち上がりおよび立ち下がりの少なくとも何れか一方がスイッチング手段に入力された場合にメモリセルに発生される
ことを特徴とする請求項１５または１６に記載の不揮発性半導体記憶装置の書き込み方法。 - 前記スパイク性の電流は、１個のパルス信号について立ち上がり時と立ち下がり時の２回発生されることを特徴とする請求項１５〜１７の何れかに記載の不揮発性半導体記憶装置の書き込み方法。
- 前記一定周期で発生されるパルス信号として、前記メモリセルにデータを書き込むために供給されるクロック信号を用いる
ことを特徴とする請求項１５〜１８の何れかに記載の不揮発性半導体記憶装置の書き込み方法。 - 前記電子注入は、前記スイッチング手段のスイッチングにより寄生容量に蓄積される電荷の充放電が発生することによって、複数の前記スパイク性の電流が前記パルス信号の立ち上がり時および立ち下がり時の周期で流れて実施される
ことを特徴とする請求項１５〜１９の何れかに記載の不揮発性半導体記憶装置の書き込み方法。 - 浮遊ゲートを有するメモリセルのドレイン側あるいはソース側の少なくとも一方に、一定周期で発生されるパルス信号の立ち上がりおよび立ち下がりの少なくとも何れかに応じて切替を実施することにより、メモリセルのドレイン端又はソース端に寄生容量として蓄積された電荷の充放電に基づくスパイク性の電流を供給するスイッチング手段を設け、
前記スイッチング手段は、１つのメモリセルについて、前記パルス信号の立ち上がり時と立ち下がり時に電流出力が得られるように、ＯＮ／ＯＦＦ特性が逆で相補的に動作するものを２個用いて、１つのメモリセルのドレイン側に一方のスイッチング手段が設けられ、該メモリセルのソース側に他方のスイッチング手段が設けられ、前記パルス信号の供給を受けて、前記メモリセルに前記電流を複数回供給することにより、メモリセルの浮遊ゲートに電子注入を実施する
ことを特徴とする不揮発性半導体記憶装置。 - 縦横複数列のマトリクス状に浮遊ゲートを有するメモリセルが並んだメモリセルアレイと、縦列の前記複数のメモリセルのドレイン端を共通させてドレイン用電源と接続する複数の共通ビット線と、縦列の前記複数のメモリセルのソース端を共通させて接地する複数の共通ソース線と、横列の前記複数のメモリセルのゲート端を共通させてゲート用電源と接続する複数の共通ワード線とを有する不揮発性半導体記憶装置において、
前記各共通ビット線と前記ドレイン用電源との間、および、前記各共通ソース線と前記接地との間に、一定周期で発生されるパルス信号の立ち上がりおよび立ち下がりの少なくとも何れかに応じてＯＮ／ＯＦＦ状態の切替を実施することにより、メモリセルのドレイン端又はソース端に寄生容量として蓄積された電荷の充放電に基づくスパイク性の電流を供給するＯＮ／ＯＦＦ特性が逆で相補的に動作する２個のスイッチング手段を設け、
前記各スイッチング手段のゲート端には、前記パルス信号と前記各共通ビット線の選択信号との論理積を演算するスイッチング手段用論理積演算素子が接続され、
前記２個のスイッチング手段は、前記パルス信号の供給を受けて、前記メモリセルに前記電流を複数回供給することにより、各メモリセルの浮遊ゲートに電子注入を実施する
ことを特徴とする不揮発性半導体記憶装置。 - 縦横複数列のマトリクス状に浮遊ゲートを有するメモリセルが並んだメモリセルアレイと、縦列の前記複数のメモリセルのドレイン端を共通させてドレイン用電源と接続する複数の共通ビット線と、縦列の前記複数のメモリセルのソース端を共通させて接地する複数の共通ソース線と、横列の前記複数のメモリセルのゲート端を共通させてゲート用電源と接続する複数の共通ワード線とを有する不揮発性半導体記憶装置において、
前記各共通ビット線と前記ドレイン用電源との間、および、前記各共通ソース線と前記接地との間に、一定周期で発生されるパルス信号の立ち上がりおよび立ち下がりの少なくとも何れかに応じてＯＮ／ＯＦＦ状態の切替を実施することにより、メモリセルのドレイン端又はソース端に寄生容量として蓄積された電荷の充放電に基づくスパイク性の電流を供給するＯＮ／ＯＦＦ特性が逆で相補的に動作する２個のスイッチング手段を設け、
前記各メモリセルのゲート端には、前記ゲート用電源と前記各共通ワード線へのデータ信号との論理積を演算する共通ワード線用論理積演算素子が接続され、
前記２個のスイッチング手段は、前記パルス信号の供給を受けて、前記メモリセルに前記電流を複数回供給することにより、各メモリセルの浮遊ゲートに電子注入を実施する
ことを特徴とする不揮発性半導体記憶装置。 - 縦横複数列のマトリクス状に浮遊ゲートを有し、ソース端がフローティング状態であるメモリセルが並んだメモリセルアレイと、縦列の前記複数のメモリセルのドレイン端を共通させてドレイン用電源と接続する複数の共通ビット線と、縦列の前記複数のメモリセルのソース端を共通させて接地する複数の共通ソース線と、横列の前記複数のメモリセルのゲート端を共通させてゲート用電源と接続する複数の共通ワード線とを有する不揮発性半導体記憶装置において、
前記各共通ビット線と前記ドレイン用電源との間に、一定周期で発生されるパルス信号の立ち上がりおよび立ち下がりの少なくとも何れかに応じてＯＮ／ＯＦＦ状態の切替を実施することにより、メモリセルのドレイン端又はドレイン端の電圧に追随するソース端に寄生容量として蓄積された電荷の充放電に基づくスパイク性の電流を供給するスイッチング手段を設け、
前記スイッチング手段は、各共通ビット線毎に、前記パルス信号の立ち上がり時と立ち下がり時に電流出力が得られるように、ＯＮ／ＯＦＦ特性が逆で相補的に動作するものを２個用いて、各共通ビット線のドレイン用電源側に、ドレイン側の電源と接地間で並列となるように設けられ、
前記各スイッチング手段のゲート端には、前記パルス信号と前記各共通ビット線へのデータ信号との論理積を演算するスイッチング手段用論理積演算素子が接続され、
前記２個のスイッチング手段は、前記パルス信号の供給を受けて、前記メモリセルに前記電流を複数回供給することにより、各メモリセルの浮遊ゲートに電子注入を実施する
ことを特徴とする不揮発性半導体記憶装置。 - 前記各メモリセルのゲート端には、前記ゲート用電源と前記各共通ワード線の選択信号との論理積を演算する共通ワード線用論理積演算素子が接続される
ことを特徴とする請求項２４に記載の不揮発性半導体記憶装置。 - 前記スイッチング手段用論理積演算素子は、前記２個のスイッチング手段からなるインバータとＮＡＮＤ回路を有することを特徴とする請求項２５に記載の不揮発性半導体記憶装置。
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