JP3685178B2

JP3685178B2 - TFT array substrate and liquid crystal display panel

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Publication number: JP3685178B2
Application number: JP2003038309A
Authority: JP
Inventors: 研一高原
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-02-17
Filing date: 2003-02-17
Publication date: 2005-08-17
Anticipated expiration: 2017-09-26
Also published as: JP2003280038A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＴＦＴ（薄膜トランジスタ）駆動によるアクティブマトリクス駆動方式のＴＦＴアレイ基板及び液晶表示パネルの技術分野に属し、特に、液晶プロジェクタ等に用いられる、ＴＦＴの下側にブラックマトリクスを設けた形式の液晶表示パネルの技術分野に属する。
【０００２】
【従来の技術】
従来、この種の液晶プロジェクタ等にライトバルブとして用いられる液晶表示パネルにおいては一般に、液晶層を挟んでＴＦＴアレイ基板に対向配置される対向基板の側から投射光が入射される。ここで、投射光がＴＦＴのａ−Ｓｉ（アモルファスシリコン）膜やｐ−Ｓｉ（ポリシリコン）膜から構成されたチャネル形成用の領域に入射すると、この領域において光電変換効果により光電流が発生してしまいＴＦＴのトランジスタ特性が劣化する。このため、対向基板には、各ＴＦＴに夫々対向する位置に複数のブラックマトリクスと呼ばれる遮光層が形成されるのが一般的である。このようなブラックマトリクスは、Ｃｒ（クロム）などの金属材料や、カーボンをフォトレジストに分散した樹脂ブラックなどの材料から作られ、上述のＴＦＴのａ−Ｓｉ膜やｐ−Ｓｉ膜に対する遮光の他に、コントラストの向上、色材の混色防止などの機能を有する。
【０００３】
更に、この種の液晶表示パネルにおいては特にトップゲート構造（即ち、ＴＦＴアレイ基板上においてゲート電極がチャネルの上側に設けられた構造）を採る正スタガ型またはコプレーナ型のａ−Ｓｉ又はｐ−ＳｉＴＦＴを用いる場合には、投射光の一部が液晶プロジェクタ内の投射光学系により戻り光として、ＴＦＴアレイ基板の側からＴＦＴのチャネルに入射するのを防ぐ必要がある。
【０００４】
このために、特開平９−１２７４９７号公報、特公平３−５２６１１号公報，特開平３−１２５１２３号公報、特開平８−１７１１０１号公報等では、石英基板等からなるＴＦＴアレイ基板上においてＴＦＴに対向する位置（即ち、ＴＦＴの下側）にも、遮光層を形成する技術を提案している。この遮光層により、ＴＦＴのｐ−Ｓｉ膜に対する戻り光の遮光が可能となるとされている。特にこの技術によれば、ＴＦＴアレイ基板上のブラックマトリクス形成工程の後に行われるＴＦＴ形成工程における高温処理により、遮光層が破壊されたり溶融したりしないようにするために、遮光層を不透明な高融点金属から形成するようにしている。
【０００５】
しかし、遮光層を高融点金属で形成した場合には、ＴＦＴと絶縁を図る必要があり、遮光層とＴＦＴとの間に絶縁層が設けられる。その結果、例えばトップゲート型ＴＦＴでは、ソース、ドレインとなるポリシリコン層と遮光層とが絶縁層を介して対向し、コンデンサを形成することになる。そして、遮光層はフローティング電位であるため、ポリシリコン層の電荷の影響を受けて、遮光層の電荷が変動する。逆にＴＦＴも遮光層の電荷の影響を受けることになり、この遮光層が本来のゲートとは別のゲートとして機能するおそれがある。すなわち、遮光層の持つ電荷に起因してＴＦＴにリーク電流が流れたり、あるいは、ＴＦＴにリーク電流が流れたり、あるいはＴＦＴのゲートに高い電圧を印加しなければ、ＴＦＴがオンしなくなる。このことは、ＴＦＴと遮光層とを絶縁する絶縁膜が薄い程顕著であり、これを防止するためには、遮光層の持つ電荷がＴＦＴに影響しない程のかなり厚い絶縁層を形成しなければならない。このような現象は、スイッチング素子として、バックツーバックダイオードを用いた場合も同様である。
【０００６】
そこで、このような問題を解決するために、遮光層を画素領域外でショートさせ、コンタクトホールを形成して接地電位あるいは対向電極電位もしくは負電位等の定電位を供給する配線に接続する技術が提案された。このような構成によれば、遮光層は定電位となるため、前記リーク電流の発生やＴＦＴの特性の劣化を防ぐことができる。
【０００７】
【発明が解決しようとする課題】
しかしながら、上述した従来の技術によれば、遮光層は高融点金属からなるため、遮光層が形成される石英基板等からなるＴＦＴアレイ基板との熱的相性が悪い。より具体的には、高温環境と常温環境とに置かれた場合には、遮光層とＴＦＴアレイ基板との熱膨張率等の物理的性質の差に起因して両者の間に応力が発生してしまう。このため、前記コンタクトホールが形成された絶縁膜に歪みが生じたり、コンタクトホールの開口部にクラックが入ることがあった。更に、遮光層自体にもクラックが発生することがあった。特に、前記コンタクトホールは、開孔径をほぼマスクの寸法通りに形成できるという理由から、異方性のエッチングにより形成されており、一般的には、反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより矩形状の開口部を有するコンタクトホールとして形成される。従って、このような矩形状のコンタクトホールに作用する前記応力は不均一なものとなり、前記開口部の角部からクラックが入り易いという問題があった。
【０００８】
また、前記画素領域外における遮光層は、前記定電位配線との接触面積を増加させて安定した電位を得るために、大きなパターン幅で形成されており、前記高融点金属自体の応力が前記画素領域に比べて大きくなり、前記クラックが生じさせ易いという問題があった。
【０００９】
そして、以上のような歪み及びクラックが発生すると、前記コンタクトホール周辺における、ＴＦＴアレイ基板、層間絶縁層、定電位配線の各構成要素等に歪みが生じたり、クラックが入ってしまう。その結果、前記遮光層と前記定電位配線との電気的接続が不安定になり、前記遮光層を所定の定電位に維持できないという問題があった。
【００１０】
本発明は上述した問題点に鑑みなされたものであり、コンタクトホールを形成して遮光層と定電位配線とを電気的に接続させる場合でも、コンタクトホール開口部及び遮光層に歪みやクラックを発生させることのない、アクティブマトリクス駆動方式の液晶表示パネルを提供することを課題とする。
【００１１】
【課題を解決するための手段】
本発明に記載のＴＦＴアレイ基板は、薄膜トランジスタと、前記薄膜トランジスタに重なる位置に設けられており導電性を有する遮光層と、前記遮光層と前記薄膜トランジスタとの間に配置される絶縁層とを具備するＴＦＴアレイ基板において、前記遮光層により形成されてなり、定電位を供給する定電位配線に接続されるコンタクト部を備え、前記コンタクト部は、前記遮光層とは異なる熱膨張率を有する基板上に形成されているとともに、複数に分割された部位を含むことを特徴とする。
本発明に係るＴＦＴアレイ基板は、薄膜トランジスタと、前記薄膜トランジスタに重なる位置に設けられており導電性を有する遮光層と、前記遮光層と前記薄膜トランジスタとの間に配置される絶縁層とを具備するＴＦＴアレイ基板において、前記遮光層により形成されてなり、定電位を供給する定電位配線に接続されるコンタクト部を備え、前記コンタクト部は、前記遮光層とは異なる熱膨張率を有する基板上に形成されているとともに、前記コンタクト部にはスリットが設けられていることを特徴とする。
本発明に係るＴＦＴアレイ基板は、本発明に記載のＴＦＴアレイ基板において、前記遮光層は高融点金属からなることを特徴とする。
本発明に係るＴＦＴアレイ基板は、薄膜トランジスタと、前記薄膜トランジスタに重なる位置に設けられており導電性を有する遮光層と、前記遮光層と前記薄膜トランジスタとの間に配置される絶縁層とを具備するＴＦＴアレイ基板において、前記遮光層により形成されてなり、定電位を供給する定電位配線に接続されるコンタクト部を備え、前記遮光層は、高融点金属から形成されてなり、前記コンタクト部は、前記ＴＦＴアレイ基板上に形成されているとともに、複数に分割された部位を含むことを特徴とする。
本発明に係るＴＦＴアレイ基板は、薄膜トランジスタと、前記薄膜トランジスタに重なる位置に設けられており導電性を有する遮光層と、前記遮光層と前記薄膜トランジスタとの間に配置される絶縁層とを具備するＴＦＴアレイ基板において、前記遮光層により形成されてなり、定電位を供給する定電位配線に接続されるコンタクト部を備え、前記遮光層は、高融点金属から形成されてなり、前記コンタクト部は、前記ＴＦＴアレイ基板上に形成されているとともに、前記コンタクト部にはスリットが設けられていることを特徴とする。
本発明に係るＴＦＴアレイ基板は、本発明に記載のＴＦＴアレイ基板において、前記薄膜トランジスタは、ポリシリコン層を含み、前記ポリシリコン層と前記遮光層との間に前記絶縁膜が形成されてなることを特徴とする。
本発明に係るＴＦＴアレイ基板は、薄膜トランジスタと、前記薄膜トランジスタに重なる位置に設けられており導電性を有する遮光層と、前記遮光層と前記薄膜トランジスタとの間に配置される絶縁層とを具備するＴＦＴアレイ基板において、前記遮光層により形成されてなり、定電位を供給する定電位配線に接続されるコンタクト部を備え、前記絶縁層が前記コンタクト部上にも形成されており、前記定電位配線は、前記絶縁層に設けられた円形状のコンタクトホールを介して前記コンタクト部に接続されてなることを特徴とする。
本発明に係るＴＦＴアレイ基板は、本発明に記載のＴＦＴアレイ基板において、前記コンタクトホールはテーパ状であることを特徴とする。
本発明に係るＴＦＴアレイ基板は、本発明に記載のＴＦＴアレイ基板において、前記コンタクトホールが前記複数の部位を避けて形成されてなることを特徴とする。
本発明に係る液晶表示パネルは、一対の基板間に液晶を挟持してなる液晶表示装置において、前記一対の基板のうち一方の基板が、本発明に記載のＴＦＴアレイ基板を含むことを特徴とする。
本発明係る液晶表示パネルは上記課題を解決するために、一対の第１及び第２基板と、該第１及び第２基板間に挟持された液晶と、前記第１基板の前記液晶に対面する側にマトリクス状に設けられた複数の透明な画素電極と、該複数の画素電極に夫々隣接する位置において前記第１基板に設けられており前記複数の画素電極を夫々スイッチング制御する複数のスイッチング素子と、前記複数のスイッチング素子に夫々対向する位置において前記第１基板と前記複数のスイッチング素子との間に夫々設けられた高融点金属からなる遮光層と、前記第１基板上に設けられ定電位源に接続される導電層と、前記複数の遮光層と前記複数のスイッチング素子との間、及び前記遮光層と前記導電層との間に設けられた層間絶縁層とを備え、前記遮光層は、スリットが形成されたコンタクト部を有し、該コンタクト部と前記導電層とは、前記層間絶縁層に形成された開口形状が円形状のコンタクトホールを介して電気的に接続されていてもよい。
【００１２】
本発明に係る液晶表示パネルによれば、高融点金属からなる遮光層は、スイッチング素子に対向する位置に設けられているので、第１基板の側から戻り光などの光が当該液晶表示パネルに入射しても、この光がスイッチング素子に入射するのを防ぐことが出来る。また、遮光層は、コンタクト部と定電位源に接続される導電層とが、層間絶縁層に形成されたコンタクトホールを介して接続されているので、遮光層の持つ電荷の影響は、スイッチング素子に対して一定となり、スイッチング素子のスイッチング動作に悪影響を及ぼすことがない。更に、前記コンタクト部には、スリットが設けられており、遮光層のパターンが所定の幅ごとに分割された形状を有している。従って、前記遮光層のコンタクト部は、高融点金属からなるにも拘わらず、石英等からなる第１基板及び高絶縁性ガラス等からなる層間絶縁層との熱的相性の悪さが緩和されている。より具体的には、高温環境と常温環境とに置かれた場合でも、遮光層のコンタクト部と層間絶縁層あるいは第１基板との熱膨張率等の物理的性質の差に起因して発生する両者間の応力が緩和されている。しかも、コンタクト部の面積の減少は、前記スリットの形成分のみなので、コンタクト部全体としては十分に大きな面積を確保することができ、導電層との電気的接続を行った場合の接触抵抗が低減されることになる。また、層間絶縁層に形成されるコンタクトホールは開口形状が円形状に形成されているので、前記応力はコンタクトホールの開口に対して均一に作用することになる。このため、前記コンタクトホールの開口にクラックが入ったり、或いは、前記遮光層のコンタクト部に歪みが生じたりクラックが入ったり、更には、該コンタクト部周辺の第１基板、導電層の各構成要素などに歪みが生じたり、クラックが入ってしまうのを阻止し得る。その結果、導電層とコンタクト部との電気的接続が確実に行われ、少ない接触抵抗により遮光層は安定して一定の電位に保たれることになり、前記スイッチング動作への悪影響が確実に防止される。
【００１３】
尚、本発明に係る液晶表示パネルにおいては、前記スイッチング素子を、正スタガ型あるいはコプレーナ型のｐ−ＳｉＴＦＴ（ポリシリコン薄膜トランジスタ）素子から構成し、前記複数のスイッチング素子に夫々対向する位置において前記第２基板の側にも、遮光層を設けてもよい。この場合特に、トップゲート型配置の中でチャネル形成用のｐ−Ｓｉ層又はａ−Ｓｉ層は、ゲート電極よりも第１基板に近い側に配置されるが、遮光層により第１基板の側からの戻り光などの光を遮光できる。同時に、第２基板の側からの光を第２基板に設けられた遮光層により遮光できる。そして、この場合に第２基板に設けられた遮光層にも、定電位源と接続される導電層との電気的接続のためのコンタクト部を設け、当該コンタクト部にスリットを設けると共に、当該コンタクト部と導電層との電気的接続のためのコンタクトホールの開口形状を円形状とすることにより、前記歪み及びクラックの発生を防止できる。
【００１４】
本発明に係る液晶表示パネルは上記課題を解決するために、本発明に記載の液晶表示パネルにおいて、前記第１基板は、石英基板であり、前記層間絶縁層は、ＮＳＧ、ＰＳＧ、ＢＳＧ及びＢＰＳＧのうちの少なくとも一つを含む高絶縁性ガラスであり、前記高融点金属は、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｄのうちの少なくとも一つを含む金属シリサイドであることとしてもよい。
【００１５】
本発明に記載の液晶表示パネルによれば、金属シリサイドからなりシリコンを含む遮光層と、石英からなる第１基板や高絶縁性ガラスからなる層間絶縁層との熱的相性が良い。より具体的には、高温環境と常温環境とに置かれた場合でも、遮光層と第１基板や層間絶縁層との間で、熱膨張率等の物理的性質の差に起因して発生する応力が更に緩和される。
【００１６】
本発明に係る液晶表示パネルは上記課題を解決するために、本発明に記載の液晶表示パネルにおいて、前記スリットが形成された前記コンタクト部のパターン幅は１００μｍ以下であり、前記コンタクトホールの開口の直径は５０μｍ以下であることとしてもよい。
【００１７】
本発明に係る液晶表示パネルによれば、遮光層と導電層との電気的接続を行うためのコンタクト部は、スリットにより所定の幅ごとに分割された形状を有しており、そのパターン幅は１００μｍ以下に設定されている。従って、コンタクト部自体の前記応力が低減される。また、このようなパターン幅のコンタクト部と導電層との電気的接続を行うための前記コンタクトホールの開口の直径は５０μｍ以下に設定されているので、コンタクトホール作用する応力は均一になるだけでなく、作用する領域が十分に小さくなり、上述した歪みあるいはクラックの発生を確実に防ぐ。
【００１８】
本発明のこのような作用及び他の利得は次に説明する実施の形態から明らかにされよう。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００２０】
図１は、本発明の一実施形態である液晶表示パネルの断面図である。尚、図１においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。また図２は、図１に示したＴＦＴアレイ基板１上に形成される各種電極等の透視図である。
【００２１】
図１において、液晶表示パネル１００は、第１基板の一例を構成するＴＦＴアレイ基板１と、これに対向配置される第２基板の一例を構成する対向基板２とを備えている。ＴＦＴアレイ基板１は、例えば石英基板からなり、対向基板２は、例えばガラス基板からなる。
【００２２】
ＴＦＴアレイ基板１には、図２に示すように、マトリクス状に複数の透明な画素電極１１が設けられており、図１に示すようにその上側には、ラビング処理等の所定の配向処理が施された配向膜１２がその全面に渡って設けられている。画素電極１１は例えば、ＩＴＯ膜（インジウム・ティン・オキサイド膜）などの透明導電性薄膜からなる。また配向膜１２は例えば、ポリイミド薄膜などの有機薄膜からなる。
【００２３】
他方、対向基板２には、その全面に渡って共通電極２１が設けられており、その下側には、ラビング処理等の所定の配向処理が施された配向膜２２が設けられている。共通電極２１は例えば、ＩＴＯ膜などの透明導電性薄膜からなる。また配向膜２２は、ポリイミド薄膜などの有機薄膜からなる。
【００２４】
ＴＦＴアレイ基板１には、図１及び図２に示すように、複数の画素電極１１に夫々隣接する位置に、複数の画素電極１１を夫々スイッチング制御する、スイッチング素子の一例としての複数のＴＦＴトランジスタ３０が設けられている。
【００２５】
対向基板２には、更に、ブラックマトリクス２３が、ＴＦＴトランジスタ３０に対向する所定領域に設けられている。このようなブラックマトリクスは、Ｃｒ（クロム）やＮｉ（ニッケル）などの金属材料や、カーボンやＴｉ（チタン）をフォトレジストに分散した樹脂ブラックなどの材料から作られ、ＴＦＴ３０のｐ−Ｓｉ（ポリシリコン）層３２に対する遮光の他に、コントラストの向上、色材の混色防止などの機能を有する。
【００２６】
このように構成され、画素電極１１と共通電極２１とが対面するように配置されたＴＦＴアレイ基板１と対向基板２との間には、シール剤５２により囲まれた空間に液晶が封入され、液晶層５０が形成される。液晶層５０は、画素電極１１からの電界が印加されていない状態で配向膜１２及び２２により所定の配向状態を採る。液晶層５０は、例えば一種又は数種類のネマティック液晶を混合した液晶からなる。シール剤５２は、二つの基板１及び２をそれらの周辺で張り合わせるための接着剤である。
【００２７】
ＴＦＴ３０に夫々対向する位置においてＴＦＴアレイ基板１と複数のＴＦＴ３０との間には、高融点金属からなる複数の遮光層３が設けられている。また、複数の遮光層３と複数のＴＦＴ３０との間には、第１層間絶縁層４１が設けられている。第１層間絶縁層４１は、ＴＦＴ３０を構成するｐ−Ｓｉ層３２を遮光層３から電気的絶縁するために設けられるものである。更に、第１層間絶縁層４１は、ＴＦＴアレイ基板１の全面に形成されることにより、ＴＦＴ３０のための下地膜としての機能をも有する。即ち、ＴＦＴアレイ基板１の表面の研磨時における荒れや、洗浄後に残る汚れ等でＴＦＴ３０の特性の劣化を防止する機能を有する。
【００２８】
第１層間絶縁層４１は、例えば、ＮＳＧ（ノンドープトシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）などの高絶縁性ガラス又は、酸化シリコン膜等からなる。
【００２９】
遮光層３は、例えば、Ｔｉ（チタン）、Ｃｒ（クロム）、Ｗ（タングステン）、Ｔａ（タンタル）、Ｍｏ（モリブデン）及びＰｄ（鉛）などの高融点金属からなる。より好ましくは、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｄのうちの少なくとも一つを含む金属シリサイド（例えば、タングステンシリサイドＷＳｉ）からなる。このように金属シリサイドから構成すると、即ち、シリコンを遮光層の材料に含ませると、シリコンを含んでなる第１層間絶縁層４１との熱的相性が良くなる。より具体的には、高温環境と常温環境とに置かれた場合でも、遮光層３と第１層間絶縁層４１との間で、熱膨張率等の物理的性質の差に起因して発生する応力が緩和される。
【００３０】
遮光層３は図２に示すコンタクトホール８１を介して定電位配線８３に接続されており、定電位配線８３は、接地されているか、または定電位源に接続されている。このため、遮光層３の電位が変化することにより、ＴＦＴ３０のスイッチング特性等に悪影響を及ぼすことがない。但し、遮光層３は電気的に浮遊していも良いし、あるいは、遮光層３を後述の蓄積容量（図３参照）用の配線として使用することも可能である。
【００３１】
また、図１に示すように、ＴＦＴ３０は、ゲート電極３１（走査電極）、ゲート電極３１からの電界によりチャネルが形成されるｐ−Ｓｉ層３２、ゲート電極３１とｐ−Ｓｉ層３２とを絶縁するゲート絶縁層３３、ｐ−Ｓｉ層３２に形成されたソース領域３４、ソース電極３５（信号電極）、及びｐ−Ｓｉ層３２に形成されたドレイン領域３６を備えている。ドレイン領域３６には、複数の画素電極１１のうちの対応する一つが接続されている。ソース領域３４及びドレイン領域３６は後述のように、ｐ−Ｓｉ層３２に対し、ｎ型又はｐ型のチャネルを形成するかに応じて所定濃度のｎ型用又はｐ型用のドーパントをドープすることにより形成されている。ｎ型チャネルのＴＦＴは、動作速度が速いという利点があり、ｐ型チャネルのＴＦＴは、ｐ型チャネルを形成するのが容易であるという利点がある。ソース電極３５（信号電極）は、画素電極１１と同様にＩＴＯ膜等の透明導電性薄膜から構成してもよいし、Ａｌ等の金属膜や金属シリサイドなどの不透明な薄膜から構成してもよい。また、ゲート電極３１、ゲート絶縁層３３及び第１層間絶縁層４１の上には、ソース領域３４へ通じるコンタクトホール３７及びドレイン領域３６へ通じるコンタクトホール３８が夫々形成された第２層間絶縁層４２が形成されている。このソース領域３４へのコンタクトホール３７を介して、ソース電極３５（信号電極）はソース領域３４に電気的接続されている。更に、ソース電極３５（信号電極）及び第２絶縁層４２の上には、ドレイン領域３６へのコンタクトホール３８が形成された第３層間絶縁層４３が形成されている。このドレイン領域３６へのコンタクトホール３８を介して、画素電極１１はドレイン領域３６に電気的接続されている。前述の画素電極１１は、このように構成された第３層間絶縁層４３の上面に設けられている。尚、図２は、説明の都合上、画素電極１１のマトリクス状配列等を簡略化して示すためのものであり、実際の各電極は層間絶縁層の間や上をコンタクトホール等を介して配線されており、図１から分かるように３次元的により複雑な構成を有している。図１においては、コンタクトホール３８下にも遮光膜３が形成されているが、図２に示されるようにコンタクトホール３８下には図２に示されるように遮光膜を形成しない場合もある。しかし、遮光膜３はチャネル要理記及びＬＤＤ領域下には形成することが望ましい。
【００３２】
図１には示されていないが、図２及び図３に示すように、画素電極１１には蓄積容量７０が夫々設けられている。この蓄積容量７０は、より具体的には、ｐ−Ｓｉ層３２と同一工程により形成されるｐ−Ｓｉ層３２’、ゲート絶縁層３３と同一工程により形成される絶縁層３３’、ゲート電極３１と同一工程により形成される蓄積容量電極（容量線）３１’、第２及び第３層間絶縁層４２及び４３、並びに第２及び第３層間絶縁層４２及び４３を介して蓄積容量電極３１’に対向する画素電極１１の一部から構成されている。このように蓄積容量７０が設けられているため、デューティー比が小さくても高詳細な表示が可能とされる。尚、蓄積容量電極（容量線）３１’は、図２に示すように、ＴＦＴアレイ基板１の面上においてゲート電極（走査電極）３１と平行に設けられている。また前述のように、遮光層３を蓄積容量７０の配線として利用することも可能である。
【００３３】
ここで、一般には、チャネルが形成されるｐ−Ｓｉ層３２は、光が入射するとｐ−Ｓｉが有する光電変換効果により光電流が発生してしまいＴＦＴ３０のトランジスタ特性が劣化するが、本実施の形態では、対向基板２には各ＴＦＴ３０に夫々対向する位置に複数のブラックマトリクス２３が形成されているので、入射光が直接にｐ−Ｓｉ層３２に入射することが防止される。更にこれに加えて又は代えて、ゲート３１を上側から覆うようにソース電極３５（信号電極）をＡｌ等の不透明な金属薄膜から形成すれば、ブラックマトリクス２３と共に又は単独で、ｐ−Ｓｉ層３２への入射光（即ち、図１で上側からの光）の入射を効果的に防ぐことが出来る。
【００３４】
図２に示すように、以上のように構成された画素電極１１は、ＴＦＴアレイ基板１上にマトリクス状に配列され、各画素電極１１に隣接してＴＦＴ３０が設けられており、また画素電極１１の縦横の境界に夫々沿ってソース電極３５（信号電極）及びゲート電極３１（走査電極）が設けられている。尚、図２は、説明の都合上、画素電極１１のマトリクス状配列等を簡略化して示すためのものであり、実際の各電極は層間絶縁層の間や上をコンタクトホール等を介して配線されており、図１から分かるように３次元的により複雑な構成を有している。
【００３５】
次に、図４及び図５に基づいて本実施形態のアクティブマトリクス型液晶表示パネルの全体の構成について説明する。
【００３６】
図４は本実施形態における液晶表示パネルの平面図である。また、図５は、図４のＨ−Ｈ’線における液晶表示パネルの断面図を示す。
【００３７】
図４及び図５に示すように、本実施形態における液晶表示パネルにおいては、ＴＦＴアレイ基板１上のＸ側駆動用ドライバ回路１０１及びＹ側駆動用ドライバ回路１０２は、電荷の直流成分によりポリイミド等の配向膜１２，２２や液晶層５０の劣化を防ぐために、前記対向基板２の外周より外側に配置している。また、前記ＴＦＴアレイ基板１上に形成した画素電極１１の表面には、前記共通電極２１を有する対向基板２が、適当な間隔をおいて配置され、ＴＦＴ３０により構成される各画素と対向基板２とで形成される画面表示領域を、シール剤５２により封止している。更に、画面表示領域外側は、モジュールとして組み立てた際に光が漏れないように対向基板２上にブラックマトリクス２３と同一層で周辺見切り５３を形成する。なお、ＴＦＴアレイ基板１上には、対向基板２側に設けられた共通電極２１に、ＴＦＴアレイ基板１側から共通電極電位を供給するための上下基板導通用端子１０６が、所定の径を有する導電性接着剤を介在させて、対向基板２と導通を図るように構成されている。また、外部実装端子１０７は、前記対向基板２より外側の部分に配置され、ワイヤーボンディング、ＡＣＦ（ＡｎｉｓｏｔｒｏｐｉｃＣｏｎｄｕｃｔｉｖｅＦｉｌｍ）圧着等により外部ＩＣと接続される。
【００３８】
図１においては、Ｘ側駆動用ドライバ回路１０１と前記外部実装端子１０２のみが描かれているが、ＴＦＴアレイ基板１上にはその周辺部には、上述のようにＸ側駆動用ドライバ回路１０１及びＹ側駆動用ドライバ回路１０４が設けられており、図示しない配線によりソース電極３５（信号電極）及びゲート電極３１（走査電極）に夫々電気的接続されている。Ｘ側駆動用ドライバ回路１０１には、図示しない制御回路から即時表示可能な形式に変換された表示信号が入力され、Ｙ側駆動用ドライバ回路１０４がパルス的にゲート電極３１（走査電極）に順番にゲート電圧を送るのに合わせて、Ｘ側駆動用ドライバ回路１０１は表示信号に応じた信号電圧をソース電極３５（信号電極）に送る。本実施の形態では特に、ＴＦＴ３０はｐ−Ｓｉ（ポリシリコン）タイプのＴＦＴであるので、ＴＦＴ３０の形成時に同一工程で、Ｘ側駆動用ドライバ回路１０１及びＹ側駆動用ドライバ回路１０４を形成することも可能であり、製造上有利である。
【００３９】
尚、Ｘ側駆動用ドライバ回路１０１及びＹ側駆動用ドライバ回路１０４をＴＦＴアレイ基板１の上に設ける代わりに、例えばＴＡＢ（テープオートメイテッドボンディング基板）上に実装された駆動用ＬＳＩに、ＴＦＴアレイ基板１の周辺部に設けられた異方性導電フィルムを介して電気的及び機械的に接続するようにしてもよい。
【００４０】
また、図１乃至図５には示されていないが、対向基板２の投射光が入射する側及びＴＦＴアレイ基板１の投射光が出射する側には夫々、例えば、ＴＮ（ツイステッドネマティック）モード、ＳＴＮ（スーパーＴＮ）モード、Ｄ−ＳＴＮ（ダブル−ＳＴＮ）モード等の動作モードや、ノーマリーホワイトモード／ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板などが所定の方向で配置される。
【００４１】
以上のように構成された本実施の形態によれば、遮光層３の働きにより、戻り光の一部がＴＦＴ３０のチャネルに入射することを効果的に阻止でき、ＴＦＴにおけるリーク電流の発生が抑えることができる。従って、本実施の形態によれば、ＴＦＴ３０のトランジスタ特性が改善され、最終的には、液晶表示パネル１００ａにより、高コントラストで色付きの良い高画質の画像を表示することが可能となる。
【００４２】
しかし、遮光層３は、上述したように高融点金属で形成されているため、ＴＦＴ３０と絶縁を図る必要があり、遮光層３とＴＦＴ３０との間には、第１層間絶縁層４１が設けられる。その結果、ソース、ドレインとなるポリシリコン層３２と遮光層３とが第１層間絶縁層４１を介して対向し、コンデンサを形成することになる。従って、この遮光層３がフローティング電位である場合には、ポリシリコン層３２の電荷の影響を受けて、遮光層３の電荷が変動する。逆にＴＦＴ３０も遮光層３の電荷の影響を受けることになり、この遮光層３が本来のゲートとは別のゲートとして機能するおそれがある。すなわち、遮光層３の持つ電荷に起因してＴＦＴ３０にリーク電流が流れたり、あるいは、ＴＦＴ３０にリーク電流が流れたり、あるいはＴＦＴ３０のゲートに高い電圧を印加しなければ、ＴＦＴ３０がオンしなくなる。
【００４３】
そこで、本実施形態では、このような問題を解決するために、図２に示すように、遮光層３を画素領域外まで延出させ、コンタクトホール８１を形成して接地電位あるいは対向電極電位もしくは負電位等の定電位を供給する定電位配線８３に接続している。このため、遮光層３の電位が変化することにより、ＴＦＴ３０のスイッチング特性等に悪影響を及ぼすことがない。また、遮光層３は上述した蓄積容量用の配線として使用することも可能である。
【００４４】
しかしながら、遮光層３を前記定電位配線８３に接続するには、遮光層３上に形成された第１層間絶縁層４１及び第２層間絶縁層４２にコンタクトホール８１を形成する必要があり、このコンタクトホール８１の形成の際に、遮光層３と第１層間絶縁層４１及び第２層間絶縁層４２との間で、熱膨張率等の物理的性質の差に起因して応力が発生する。
【００４５】
特に、コンタクトホールは、開孔径をほぼマスクの寸法通りに形成できるという理由から、異方性のエッチングにより形成されており、従来は、反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより図６に示すような矩形状の開口部を有するコンタクトホール８０として形成される。従って、このような矩形状のコンタクトホール８０に作用する前記応力は不均一なものとなり、コンタクトホール８０の開口部の角部からクラックが入り易いという問題があった。
【００４６】
また、コンタクトホール８０が形成されるコンタクト部は、接触抵抗を低減するために、画素領域におけるパターン幅よりも大きなパターン幅で形成されているため、前記応力が大きなものとなり、第１層間絶縁層４１及び第２層間絶縁層４２に歪みやクラックが生じることがあった。更に、遮光層３自体にもクラックが発生することがあった。
【００４７】
そこで、本実施形態では、このような問題点を解決するために、次のように定電位配線８３とのコンタクト部における遮光層３及びコンタクトホール８１を構成した。以下、この構成について詳しく説明する。
【００４８】
図２に示すように、画素領域の全ての遮光層３は、画素領域外にて接続されており、定電位配線８３との接続を行うためのコンタクト部３ａが形成されている。
【００４９】
このコンタクト部３ａのパターンは、画素領域におけるパターン幅よりも大きく形成されており、定電位配設８３との接続を行った際の接触抵抗の低減が図られている。しかし、コンタクト部３ａの面積が大きくなる程、上述した応力も大きくなるため、本実施形態においては、コンタクト部３ａに複数のスリット８２を設け、幅ｄの複数の部分に分割した。従って、コンタクト部３ａの面積は、スリット８２が形成された分だけ減少することになるが、コンタクト部３ａ全体として見れば画素領域におけるパターンよりも遥かに大きく形成されており、接触抵抗の低減と応力の低減の両立が図られている。
【００５０】
また、このようなコンタクト部３ａは、図２のｂ−ｂ’線断面図である図７に示すように、第１層間絶縁層４１及び第２層間絶縁層４２に形成されたコンタクトホール８１を介して定電位配線８３と接続されることになるが、本実施形態では、このコンタクトホール８１の開口の形状を角の無い円形状とした。従って、コンタクト部３ａと第１層間絶縁層４１との熱膨張率等の物理的性質の差に起因して応力が発生しても、該応力は前記開口部に均一に作用することになり、従来のようにクラックを発生させることがない。
【００５１】
本実施形態においては、コンタクト部３ａの分割された部分の幅ｄを１００μｍ、コンタクトホール８１の直径を８０μｍに設定しているが、実験によれば、前記幅ｄを１００μｍ以下、前記直径を８０μｍ以下に設定することにより、前記応力を十分に低減できることが判った。つまり、コンタクトホール８１の開口におけるクラックの発生、コンタクト部３ａの歪み及びクラックの発生は全く確認されず、定電位配線８３とコンタクト部３ａとの電気的接続が良好に行われた。その結果、遮光部３は安定して一定の電位に保たれ、ＴＦＴ３０のスイッチング特性に悪影響を与えることがなかった。
【００５２】
なお、ＴＦＴ３０をｎチャンネル型とした場合には、定電位配線８３は、電源等の接地電位部に接続し、遮光層３を接地電位に維持すれば良い。このようにすれば、遮光層３の持つ電荷により、ＴＦＴ３０を誤って動作させたり、リーク電流を生じさせたりすることがない。また、ＴＦＴ３０をｎチャンネル型とした場合には、定電位配線８３に印加される電位は、接地電位に限られず、ＴＦＴのゲート電極３１に印加されるオフ電位としても良い。
【００５３】
また、上述したＸ側駆動用ドライブ回路１０１及びＹ側駆動用ドライブ回路１０４を形成するＴＦＴと対向して設けられる遮光層にも、接地電位あるいは前記オフ電位が印加される。但し、ドライブ回路に用いるトランジスタにｎ型及びｐ型ＴＦＴの双方が用いられる場合には、それらと対向する遮光層には、ｐ、ｎ型ＴＦＴごとに異なるオフ電位が印加される。
【００５４】
更に、本実施形態においては、遮光層３は、走査信号線であるゲート電極３１と対応して、少なくとも走査信号線の本数分だけそれぞれ分離して設けられている。この場合には、各々の遮光層３に、対応する走査信号線への走査信号を供給しても良い。こうすると、走査信号線であるゲート電極３１と遮光層３とは、ＴＦＴをオンさせたい時には共にオン電位となり、オフさせたい時には共にオフ電位となり、ＴＦＴのスイッチングに誤動作が生ずることがなくなる。
【００５５】
次に以上のように構成された本実施の形態の動作について図１を参照して説明する。
【００５６】
図１において、制御回路から表示信号を受けたＸ側駆動用ドライバ回路１０１は、この表示信号に応じたタイミング及び大きさで信号電圧をソース電極３５（信号電極）に印加し、これと並行して、Ｙ側駆動用駆動回路１０２は、所定タイミングで電極３１（走査電極）にゲート電圧をパルス的に順次印加し、ＴＦＴ３０は駆動される。これにより、ゲート電圧がオンとされた時点でソース電圧が印加されたＴＦＴ３０においては、ソース領域３４、ｐ−Ｓｉ層３２に形成されたチャネル及びドレイン領域３６を介して画素電極１１に電圧が印加される。そして、この画素電極１１の電圧は、ソース電圧が印加された時間よりも例えば３桁も長い時間だけ蓄積容量７０（図３参照）により維持される。
【００５７】
このように画素電極１１に電圧が印加されると、液晶層５０におけるこの画素電極１１と共通電極２１とに挟まれた部分における液晶の配向状態が変化し、ノーマリーホワイトモードであれば、電圧が印加された状態で入射光がこの液晶部分を通過不可能とされ、ノーマリーブラックモードであれば、電圧が印加された状態で入射光がこの液晶部分を通過可能とされ、全体として液晶表示パネル１００ａからは表示信号に応じたコントラストを持つ光が出射する。
【００５８】
そして、ＴＦＴ３０の下側に設けられた遮光層３により、戻り光による悪影響が低減されるため、ＴＦＴ３０のトランジスタ特性が改善されており、更には、遮光層３が上述したような良好な電気的接続により、安定して一定の電位に保たれるため、ＴＦＴ３０のスイッチング特性は良好に維持され、最終的には、液晶表示パネル１００により、高コントラストで色付きの良い高画質の画像を表示することが可能となる。
【００５９】
次に、本実施の形態の液晶表示パネル１００の製造プロセスについて図８乃至図１１を参照して説明する。
【００６０】
先ず図８の工程（１）（ａ）に示すように、石英基板、ハードガラス等のＴＦＴアレイ基板１を用意する。ここで、好ましくはＮ２（窒素）等の不活性ガス雰囲気且つ約１０００℃の高温でアニール処理し、後に実施される高温プロセスにおけるＴＦＴアレイ基板１に生じる歪みが少なくなるように前処理しておく。このように処理されたＴＦＴアレイ基板１の全面に、スパッタリング法、ＣＶＤ法等により好ましくはＴｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｄなどの高融点金属の金属シリサイド等からなる遮光層を多結晶シリコン層の全面に形成する。その後フォトリソグラフィ工程及びエッチング工程により、これらの基板全面に形成された多結晶シリコン層及び遮光層をＴＦＴ３０を形成する予定の領域にのみ残して、遮光層３を形成する。
【００６１】
この遮光層３のパターン形状は図８の工程（１）（ｂ）のようになっており、各遮光層３は接続されて、画素領域外にスリットを有するコンタクト部３ａが形成される。
【００６２】
なお、図８の工程（１）（ａ）は、図２におけるａ−ａ’線断面と、図８の工程（１）（ｂ）に示すｃ−ｃ’線断面とを理解の容易のために繋げて描いたものである。以下、図８乃至図１１の各工程において（ａ）及び（ｂ）に分けて記載したものについて同様である。
【００６３】
また、遮光層３の層厚としては、約１０００〜３０００Åが好ましく、更に約１５００〜２５００Åがより好ましくい。１０００Åより薄いと遮光の効果（例えば、１／１０００程度の透過率）が十分に得られず、また３０００Åより厚いと、ＴＦＴ３０の形成工程における高温環境と常温環境とにおける熱応力の発生が大きくなり過ぎ、加えて遮光層３自体を形成するための時間やコストの上昇を招くと共に後にＴＦＴ３０を形成する第１層間絶縁層４１の段差が大きくなり過ぎてＴＦＴ３０の形成が困難になる。更に遮光層３の厚さが約１５００〜２５００Åであれば、良好な遮光性が得られると共に、段差の問題も実用上殆ど生じないで済む。遮光層３は、少なくともＴＦＴ３０のｐ−Ｓｉ層３２のうちチャンネル形成用の領域、ソース領域３４及びドレイン領域３６をＴＦＴアレイ基板１の裏面から見て覆うように形成される。
【００６４】
次に図８の工程（２）に示すように、遮光層３の上に、例えば、常圧又は減圧ＣＶＤ法等によりＴＥＯＳ（テトラ・エチル・オソル・シリケート）ガス、ＴＥＢ（テトラ・エチル・ボートレート）ガス、ＴＭＯＰ（テトラ・メチル・オキシ・フォスレート）ガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＳＰＧなどのシリケートガラス膜、窒化膜や酸化シリコン膜等からなる第１層間絶縁層４１を形成する。第１層間絶縁層４１の層厚は、約５００〜８０００Åが好ましい。或いは、熱酸化膜を形成した後、更に減圧ＣＶＤ法等により高温酸化シリコン膜（ＨＴＯ膜）や窒化膜を約５００Åの比較的薄い厚さに堆積し、厚さ約２０００Åの多層構造を持つ第１層間絶縁層４１を形成してもよい。更に、このようなシリケートガラス膜に重ねて又は代えて、ＳＯＧ（スピンオンガラス：紡糸状ガラス）をスピンコートして平坦な膜を形成してもよい。このように、第１層間絶縁層４１の上面をスピンコート処理により平坦化しておけば、後に上側にＴＦＴ３０を形成し易いという利点が得られる。
【００６５】
尚、第１層間絶縁層４１に対し、約９００℃のアニール処理を施すことにより、汚染を防ぐと共に平坦化してもよい。
【００６６】
次に図８の工程（３）（ａ）に示すように、第１層間絶縁層４１の上に、約４５０〜５５０℃、好ましくは約５００℃の比較的低温環境中で、流量約４００〜６００ｃｃ／ｍｉｎのモノシランガス、ジシランガス等を用いた減圧ＣＶＤ（例えば、圧力約２０〜４０ＰａのＣＶＤ）により、ａ−Ｓｉ（アモルファスシリコン）膜を形成する。その後、窒素雰囲気中で、約６００〜７００℃にて約１〜１０時間、好ましくは、４〜６時間のアニール処理を施することにより、ｐ−Ｓｉ（ポリシリコン）膜を約５００〜２０００Åの厚さ、好ましくは約１０００Åの厚さとなるまで固相成長させる。この際、ｎチャネル型のＴＦＴ３０を作成する場合には、Ｓｂ（アンチモン）、Ａｓ（砒素）、Ｐ（リン）などのＶ族元素のドーパントを僅かにイオン注入等によりドープする。また、ＴＦＴ３０をｐチャネル型とする場合には、Ａｌ（アルミニウム）、Ｂ（ボロン）、Ｇａ（ガリウム）、Ｉｎ（インジウム）などのIII族元素のドーパントを僅かにイオン注入等によりドープする。尚、ａ−Ｓｉ膜を経ないで、減圧ＣＶＤ法等によりｐ−Ｓｉ膜を直接形成しても良い。或いは、減圧ＣＶＤ法等により堆積したｐ−Ｓｉ膜にシリコンイオンを打ち込んで一旦非晶質化（アモルファス化）し、その後アニール処理等により再結晶化させてｐ−Ｓｉ膜を形成しても良い。
【００６７】
そして、フォトリソグラフィ工程、エッチング工程等の実施により、図８の工程（３）（ｂ）に示すパターンを有する第１層間絶縁層３２が形成される。
【００６８】
次に図８の工程（４）に示すように、ｐ−Ｓｉ層３２を約９００〜１３００℃の温度、好ましくは約１０００℃の温度により熱酸化することにより、約３００Åの比較的薄い厚さの熱酸化膜を形成し、更に減圧ＣＶＤ法等により高温酸化シリコン膜（ＨＴＯ膜）や窒化膜を約５００Åの比較的薄い厚さに堆積し、多層構造を持つゲート絶縁層３３を形成する。この結果、ｐ−Ｓｉ層３２の厚さは、約３００〜１５００Åの厚さ、好ましくは約３５０〜４５０Åの厚さとなり、ゲート絶縁層３３の厚さは、約２００〜１５００Åの厚さ、好ましくは約３００Åの厚さとなる。このように高温熱酸化時間を短くすることにより、特に８インチ程度の大型ウエーハを使用する場合に熱によるそりを防止することができる。但し、ｐ−Ｓｉ層３２を熱酸化することのみにより、単一層構造を持つゲート絶縁層３３を形成してもよい。
【００６９】
次に図９の工程（５）（ａ）に示すように、遮光層３のコンタクト部３ａと定電位配線との接続を行うためのコンタクトホール８１を、反応性エッチング、反応性イオンビームエッチング等のドライエッチングにより形成する。この際、反応性エッチング、反応性イオンビームエッチングのような異方性エッチングにより、コンタクトホール３７を開口した方が、開口形状をマスク形状とほぼ同じにできるという利点がある。但し、ドライエッチングとウエットエッチングとを組み合わせて開口すれば、コンタクトホール８１をテーパ状にできるので、配線接続時の断線を防止できるという利点が得られる。
【００７０】
そして、このコンタクトホール８１の開口部の形状は、図９の工程（５）（ｂ）に示すように円形状とし、該コンタクトホール８１に作用する応力の均一化を図る。
【００７１】
次に図９の工程（６）（ａ）に示すように、ｐ−Ｓｉ層３２上にゲート絶縁層３３を介して、減圧ＣＶＤ法等によりｐ−Ｓｉを堆積した後、ゲートマスクを用いたフォトリソグラフィ工程、エッチング工程等により、ゲート電極３１（走査電極）及び容量線３１’並びにコンタクト部３ａの接続用電極３１ａを形成する。
【００７２】
但し、ゲート電極３１（走査電極）及び容量線３１’並びに接続用電極３１ａを、ｐ−Ｓｉ層ではなく、Ａｌ等の金属膜又は金属シリサイド膜から形成してもよいし、若しくはこれらの金属膜又は金属シリサイド膜とｐ−Ｓｉ膜を組み合わせて多層に形成してもよい。この場合、ゲート電極３１（走査電極）を、ブラックマトリクス２３が覆う領域の一部又は全部に対応する遮光膜として配置すれば、金属膜や金属シリサイド膜の持つ遮光性により、ブラックマトリクス２３の一部又は全部を省略することも可能となる。この場合特に、対向基板２とＴＦＴアレイ基板１との貼り合わせずれによる画素開口率の低下を防ぐことが出来る利点がある。
【００７３】
なお、ゲート電極３１（走査電極）及び容量線３１’並びに接続用電極３１ａは、同じ材料で形成されているが、図９の工程（６）（ｂ）に示すように、互いに接触しない位置に設けられている。
【００７４】
次に図１０の工程（７）に示すように、ＴＦＴ３０をＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎＳｔｒｕｃｔｕｒｅ）構造を持つｎチャネル型のＴＦＴとする場合、ｐ型のｐ−Ｓｉ層３２に、先ずソース領域３４及びドレイン領域３６のうちチャネル側に夫々隣接する一部を構成する低濃度ドープ領域を形成するために、ゲート電極３１を拡散マスクとして、ＰなどのＶ族元素のドーパントを低濃度で（例えば、Ｐイオンを１〜３×１０¹³／ｃｍ²のドース量にて）ドープし、続いて、ゲート電極３１よりも幅の広いマスクでレジスト層をゲート電極３１上に形成した後、同じくＰなどのＶ族元素のドーパントを高濃度で（例えば、Ｐイオンを１〜３×１０¹⁵／ｃｍ²のドース量にて）ドープする。また、ＴＦＴ３０をｐチャネル型とする場合、ｎ型のｐ−Ｓｉ層３２に、ソース領域３４及びドレイン領域３６を形成するために、ＢなどのIII族元素のドーパントを用いてドープする。このようにＬＤＤ構造とした場合、ショートチャネル効果を低減できる利点が得られる。尚、このように低濃度と高濃度の２段階に分けて、ドープを行わなくても良い。例えば、低濃度のドープを行わずに、オフセット構造のＴＦＴとしてもよく、ゲート電極３１をマスクとして、Ｐイオン、Ｂイオン等を用いたイオン注入技術によりセルフアライン型のＴＦＴとしてもよい。
【００７５】
これらの工程と並行して、ｎチャネル型ｐ−ＳｉＴＦＴ及びｐチャネル型ｐ−ＳｉＴＦＴから構成されるＣＭＯＳ（相補型ＭＯＳ）構造を持つＸ側駆動用ＬＳＩ１０１及びＹ側駆動用ＬＳＩ１０２をＴＦＴアレイ基板１上の周辺部に形成する。このように、ＴＦＴ３０はｐ−ＳｉＴＦＴであるので、ＴＦＴ３０の形成時に同一工程で、Ｘ側駆動用ドライバ回路１０１及びＹ側駆動用ドライバ回路１０２を形成することができ、製造上有利である。
【００７６】
次に図１０の工程（８）（ａ）に示すように、ゲート電極３１（走査電極）及び容量線３１’並びに接続用電極３１ａを覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化膜や酸化シリコン膜等からなる第２層間絶縁層４２を形成する。第２層間絶縁層４２の層厚は、約５０００〜１５０００Åが好ましい。そして、ソース領域３４及びドレイン領域３６を活性化するために約１０００℃のアニール処理を２０分程度行った後、ソース電極３１（信号電極）に対するコンタクトホール３７と、接続用電極３１ａに対するコンタクトホール８１ａとを、反応性エッチング、反応性イオンビームエッチング等のドライエッチングにより形成する。この際、上述したように反応性エッチング等の異方性エッチングにより、コンタクトホール３７及びコンタクトホール８１ａを開口した方が、開口形状をマスク形状とほぼ同じにできるという利点がある。但し、ドライエッチングとウエットエッチングとを組み合わせて開口すれば、コンタクトホール３７及びコンタクトホール８１ａをテーパ状にできるので、配線接続時の断線を防止できるという利点が得られる。また、ゲート電極３１（走査電極）を図示しない配線と接続するためのコンタクトホールも、コンタクトホール３７と同一の工程により第２層間絶縁層４２に開ける。
【００７７】
次に図１０の工程（９）（ａ）に示すように、第２層間絶縁層４２の上に、スパッタリング処理等により、Ａｌ等の低抵抗金属や金属シリサイド等を、約１０００〜５０００Åの厚さに堆積し、更にフォトリソグラフィ工程、ウエットエッチング工程等により、ソース電極３５（信号電極）及び定電位配線８３を形成する。
【００７８】
なお、ソース電極３５（信号電極）及び定電位配線８３は同じ材料で形成されるが、図１０の工程（９）（ｂ）に示すように、互いに接触しない位置関係にある。
【００７９】
また、このような工程により、定電位配線８３とコンタクト部３ａとが接続用電極３１ａを介して電気的に接続され、定電位配線８３に接地電位あるいは負電位等の定電位を印加することにより、遮光層３の電位を所定の定電位に保つことができる。
【００８０】
また、ソース電極３５（信号電極）を、ブラックマトリクス２３が覆う領域の一部又は全部に対応する遮光膜として配置すれば、Ａｌ等の金属膜や金属シリサイド膜の持つ遮光性により、ブラックマトリクス２３の一部又は全部を省略することも可能となる。この場合特に、対向基板２とＴＦＴアレイ基板１との貼り合わせずれによる画素開口率の低下を防ぐことが出来る利点がある。
【００８１】
次に図１１の工程（１０）（ａ）に示すように、ソース電極３５（信号電極）及び定電位配線８３上を覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化膜や酸化シリコン膜等からなる第３層間絶縁層４３を形成する。第３層間絶縁層４３の層厚は、約５０００〜１５０００Åが好ましい。或いは、このようなシリケートガラス膜に代えて又は重ねて、有機膜やＳＯＧ（スピンオンガラス）をスピンコートして平坦な膜を形成してもよい。
【００８２】
更に、画素電極１１とドレイン領域３６とを電気的接続するためのコンタクトホール３８を、反応性エッチング、反応性イオンビームエッチング等のドライエッチングにより形成する。この際、反応性エッチング、反応性イオンビームエッチングのような異方性エッチングにより、コンタクトホール３８を開口した方が、開口形状をマスク形状とほぼ同じにできるという利点が得られる。但し、ドライエッチングとウエットエッチングとを組み合わせて開口すれば、コンタクトホール３８をテーパ状にできるので、配線接続時の断線を防止できるという利点が得られる。このコンタクトホール３８の画素領域内における位置を図１１の工程（１０）（ｂ）に示す。
【００８３】
次に図１１の工程（１１）（ａ）に示すように、第３層間絶縁層４３の上に、スパッタリング処理等により、ＩＴＯ膜等の透明導電性薄膜を、約５００〜２０００Åの厚さに堆積し、更にフォトリソグラフィ工程、ウエットエッチング工程等により、図１１の工程（１１）（ｂ）に示す形状の画素電極１１を形成する。尚、当該液晶表示パネル１００ａを反射型の液晶表示装置に用いる場合には、Ａｌ等の反射率の高い不透明な材料から画素電極１１を形成してもよい。
【００８４】
続いて、画素電極１１の上にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように且つ所定方向でラビング処理を施すこと等により、図１に示した配向膜１２が形成される。
【００８５】
他方、図１に示した対向基板２については、ガラス基板等が先ず用意され、この上において複数のＴＦＴ３０に夫々対応した位置にブラックマトリクス２３が、例えば金属クロムをスパッタリングした後、フォトリソグラフィ工程、エッチング工程を経て形成される。尚、ブラックマトリクス２３は、ＣｒやＮｉなどの金属材料の他、カーボンやＴｉをフォトレジストに分散した樹脂ブラックなどの材料から形成してもよい。その後、対向基板２の全面にスパッタリング処理等により、ＩＴＯ等の透明導電性薄膜を、約５００〜２０００Åの厚さに堆積することにより、共通電極２１を形成する。更に、共通電極２１の全面にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように且つ所定方向でラビング処理を施すこと等により、配向膜２２が形成される。
【００８６】
最後に、上述のように各層が形成されたＴＦＴアレイ基板１と対向基板２とは、配向膜１２及び２２が対面するようにシール剤５２により張り合わされ、真空吸引等により、両基板間の空間に、例えばスペーサ５１を含む複数種類のネマティック液晶を混合してなる液晶が吸引されて、スペーサ５１により層厚が規定された液晶層５０が形成される。
【００８７】
以上の製造プロセスにより、図１に示した液晶表示パネル１００が完成する。
【００８８】
そして、以上のようにして製造された液晶表示パネル１００においては、製造中においても、また、様々な温度環境下において使用しても、上述のように、遮光層３のコンタクト部３ａにはスリット８２が設けられているので、高融点金属で形成されたコンタクト部３ａ自体の応力が緩和され、コンタクト部３ａと定電位配線８３との電気的接続用のコンタクトホール８１の開口形状が円形状に形成されているので、開口に作用する応力が均一となって、コンタクトホール８１及びコンタクト部３ａにおける歪み並びにクラックの発生を確実に防ぐことができる。
【００８９】
特に、前記製造プロセスにて説明したように、遮光層３が石英ガラス等の絶縁基板上に形成される場合には、高融点金属と石英ガラス等との熱膨張率等の物理的性質の差が大きくなるため、上述のように応力を緩和する本発明の構成は有効である。
【００９０】
また、本実施形態のように、液晶表示パネルを構成する場合には、ＴＦＴ３０の基板サイズ及び遮光層の接触部のパターン幅が大きくなり、大きな応力が発生し易いため、上述のように応力を緩和する本発明の構成は有効である。
【００９１】
なお、本実施形態においては、スリット８２により分割されたコンタクト部３ａ上の位置にコンタクトホール８１を形成した例について説明したが、本発明はこれに限られるものではなく、図１２に示すように、スリット８２が形成されていない部分３ｂの位置にコンタクトホール８１を設けても良い。但し、この場合には、前記部分３ｂの幅ｄ’が分割された部分の幅ｄと同程度であることが好ましい。
【００９２】
更に、スリット８２の形成位置については、上述した本実施形態のように、コンタクト部３ａの片方の側に限られるものではなく、図１３に示すように、コンタクト部３ａの両方の側に設けるようにしても良い。
【００９３】
また、以上説明した各実施の形態における液晶表示パネル１００は、カラー液晶プロジェクタに適用されるため、３つの液晶表示パネル１００がＲＧＢ用のライトバルブとして夫々用いられ、各パネルには夫々ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が入射光として夫々入射されることになる。従って、各実施の形態では、対向基板２に、カラーフィルタは設けられていない。しかしながら、液晶表示パネル１００ａにおいてもブラックマトリックス２３の形成されていない画素電極１１に対向する所定領域にＲＧＢのカラーフィルタをその保護膜と共に、対向基板２上に形成してもよい。このようにすれば、液晶プロジェクタ以外の直視型や反射型のカラー液晶テレビなどのカラー液晶表示装置に本実施の形態の液晶表示パネルを適用できる。
【００９４】
各実施の形態の液晶表示パネル１００では、従来と同様に入射光を対向基板２の側から入射することとしたが、遮光層３が存在するので、ＴＦＴアレイ基板１の側から入射光を入射し、対向基板２の側から出射するようにしても良い。即ち、このように液晶表示パネル１００ａ液晶プロジェクタに取り付けても、チャネル形成用のａ−Ｓｉ層３２に光が入射することを防ぐことが出来、高画質の画像を表示することが可能である。
【００９５】
各実施の形態の液晶表示パネル１００において、ＴＦＴアレイ基板１側における液晶分子の配向不良を抑制するために、第３層間絶縁層４３の上に更に平坦化膜をスピンコート等で塗布してもよい。
【００９６】
また、各実施の形態では、液晶表示パネル１００のスイッチング素子は、正スタガ型のｐ−ＳｉＴＦＴであるとして説明したが、逆スタガ型のＴＦＴやａ−ＳｉＴＦＴ等の他の形式のＴＦＴに対しても、戻り光がチャネル形成用の半導体層に入射するのを阻止するという課題の下に、各種の形態での応用が可能である。
【００９７】
更に、各実施の形態の液晶表示パネル１００においては、一例として液晶層５０をネマティック液晶から構成したが、液晶を高分子中に微小粒として分散させた高分子分散型液晶を用いれば、配向膜１２及び２２、並びに前述の偏光フィルム、偏光板等が不要となり、光利用効率が高まることによる液晶表示パネルの高輝度化や低消費電力化の利点が得られる。更に、画素電極１１をＡｌ等の反射率の高い金属膜から構成することにより、液晶表示パネル１００を反射型液晶表示装置に適用する場合には、電圧無印加状態で液晶分子がほぼ垂直配向されたＳＨ（スーパーホメオトロピック）型液晶などを用いても良い。更にまた、液晶表示パネル１００においては、液晶層５０に対し垂直な電界（縦電界）を印加するように対向基板２の側に共通電極２１を設けているが、液晶層５０に平行な電界（横電界）を印加するように一対の横電界発生用の電極から画素電極１１を夫々構成する（即ち、対向基板２の側には縦電界発生用の電極を設けることなく、ＴＦＴアレイ基板１の側に横電界発生用の電極を設ける）ことも可能である。このように横電界を用いると、縦電界を用いた場合よりも視野角を広げる上で有利である。その他、各種の液晶材料（液晶相）、動作モード、液晶配列、駆動方法等に本実施の形態を適用することが可能である。
【００９８】
【発明の効果】
請求項１に記載の液晶表示パネルによれば、高融点金属からなる遮光層と、定電位源に接続される導電層とのコンタクト部には、スリットが形成されており、コンタクトホールの開口形状は円形状に形成されているので、当該コンタクト部及びコンタクトホールに歪みが生じたりクラックが入ったり、或いは、コンタクト部周辺の第１基板、導電層の各構成要素などに歪みが生じたり、クラックが入ってしまうのを阻止し得る。その結果、コンタクト部と導電層の電気的接続は長期間に渡って確実に良好な状態に保たれるので、遮光層の電位を安定して一定の電位に維持することができ、スイッチング素子のスイッチング特性に悪影響を与えることがない。従って、高コントラストで色付きのよい高画質の画像表示が可能となる。
【００９９】
請求項２に記載の液晶表示パネルによれば、シリコンを含む遮光層と、高絶縁性ガラスや石英基板からなる層間絶縁層及び第１基板との熱的相性が良いので、遮光層に歪みが生じたりクラックが入ったり、或いは、第１基板、導電層の各構成要素、層間絶縁層等に歪みが生じたり、クラックが入ってしまう事態をより効果的に回避し得る。
【０１００】
請求項３に記載の液晶表示パネルによれば、遮光層と導電層との電気的接続を行うためのコンタクト部は、スリットにより１００μｍ以下のパターン幅となっており、前記コンタクトホールの開口の直径は５０μｍ以下に設定されているので、石英等から形成される第１基板及び層間絶縁層との熱膨張率等の物理的性質の差に起因して発生する応力を確実に緩和して、遮光層に歪みが生じたりクラックが入ったり、或いは、第１基板、導電層の各構成要素、層間絶縁層等に歪みが生じたり、クラックが入ってしまう事態をより効果的に回避し得る。
【図面の簡単な説明】
【図１】本発明の一実施形態の液晶表示パネルの構成を示す断面図である。
【図２】図１の液晶表示パネルを構成するＴＦＴアレイ基板上に形成される各層の透視図である。
【図３】図１の液晶表示パネルを構成する蓄積容量の断面図である。
【図４】図１の液晶表示パネルの全体的な構成を示す平面図である。
【図５】図４のＨ−Ｈ’線断面図である。
【図６】比較例としての矩形状のコンタクトホールを有する遮光層の接触部を示す平面図である。
【図７】図１の液晶表示パネルにおける遮光層の定電位配線とのコンタクト部の構成を示す断面図である。
【図８】図１の液晶表示パネルの製造プロセスを順を追って示す工程図（その１）である。
【図９】図１の液晶表示パネルの製造プロセスを順を追って示す工程図（その２）である。
【図１０】図１の液晶表示パネルの製造プロセスを順を追って示す工程図（その３）である。
【図１１】図１の液晶表示パネルの製造プロセスを順を追って示す工程図（その４）である。
【図１２】図１の液晶表示パネルにおける遮光層のコンタクト部とコンタクトホールの位置に関する別の態様を示す平面図である。
【図１３】図１の液晶表示パネルにおける遮光層のコンタクト部に設けられるスリットの位置に関する別の態様を示す平面図である。
【符号の説明】
１…ＴＦＴアレイ基板
２…対向基板
３…遮光層
３ａ…コンタクト部
１１…画素電極
１２…配向膜
２１…共通電極
２２…配向膜
３０…ＴＦＴ
３１…ゲート電極
３２…ｐ−Ｓｉ層
３３…ゲート絶縁層
３４…ソース領域
３５…ソース電極（信号電極）
３６…ドレイン領域
３７、３８…コンタクトホール
４１…第１層間絶縁層
４２…第２層間絶縁層
４３…第３層間絶縁層
５０…液晶層
５２…シール剤
８１…コンタクトホール
８２…スリット
８３…定電位配線
１００ａ、１００ｂ…液晶表示パネル
１０１…Ｘ側駆動用ドライバ回路
１０２…外部実装端子
１０４…Ｙ側駆動用ドライバ回路[0001]
BACKGROUND OF THE INVENTION
The present invention belongs to the technical field of an active matrix driving TFT array substrate and a liquid crystal display panel driven by a TFT (thin film transistor), and in particular, a liquid crystal of a type provided with a black matrix below a TFT, used for a liquid crystal projector or the like. It belongs to the technical field of display panels.
[0002]
[Prior art]
Conventionally, in a liquid crystal display panel used as a light valve for this type of liquid crystal projector or the like, projection light is generally incident from the side of the counter substrate that is disposed to face the TFT array substrate with the liquid crystal layer interposed therebetween. Here, when the projection light is incident on a channel formation region composed of an a-Si (amorphous silicon) film or a p-Si (polysilicon) film of a TFT, a photocurrent is generated in this region due to a photoelectric conversion effect. As a result, the transistor characteristics of the TFT deteriorate. For this reason, a plurality of light shielding layers called black matrices are generally formed on the counter substrate at positions facing the respective TFTs. Such a black matrix is made of a metal material such as Cr (chromium) or a material such as resin black in which carbon is dispersed in a photoresist. In addition to shielding light from the a-Si film and p-Si film of the TFT described above. In addition, it has functions such as improving contrast and preventing color mixture of color materials.
[0003]
Further, in this type of liquid crystal display panel, a positive staggered type or coplanar type a-Si or p-Si TFT that adopts a top gate structure (that is, a structure in which a gate electrode is provided above the channel on the TFT array substrate). When using, it is necessary to prevent a part of the projection light from entering the TFT channel from the TFT array substrate side as return light by the projection optical system in the liquid crystal projector.
[0004]
For this reason, in Japanese Patent Application Laid-Open No. 9-127497, Japanese Patent Publication No. 3-52611, Japanese Patent Application Laid-Open No. 3-125123, Japanese Patent Application Laid-Open No. 8-171101, etc. A technique for forming a light shielding layer at an opposing position (ie, below the TFT) has been proposed. This light shielding layer enables the return light to be shielded from the p-Si film of the TFT. In particular, according to this technology, in order to prevent the light shielding layer from being destroyed or melted by the high temperature treatment in the TFT forming process performed after the black matrix forming process on the TFT array substrate, It is made of a melting point metal.
[0005]
However, when the light shielding layer is formed of a refractory metal, it is necessary to insulate it from the TFT, and an insulating layer is provided between the light shielding layer and the TFT. As a result, for example, in a top gate type TFT, a polysilicon layer serving as a source and a drain and a light shielding layer are opposed to each other through an insulating layer to form a capacitor. Since the light shielding layer has a floating potential, the charge of the light shielding layer varies under the influence of the charge of the polysilicon layer. Conversely, the TFT is also affected by the charge of the light shielding layer, and this light shielding layer may function as a gate different from the original gate. That is, the TFT does not turn on unless a leakage current flows through the TFT due to the charge of the light shielding layer, a leakage current flows through the TFT, or a high voltage is not applied to the gate of the TFT. This is more conspicuous as the insulating film that insulates the TFT from the light shielding layer is thinner. In order to prevent this, an insulating layer that is so thick that the charge of the light shielding layer does not affect the TFT must be formed. Don't be. Such a phenomenon is the same when a back-to-back diode is used as a switching element.
[0006]
Therefore, in order to solve such problems, there is a technique in which the light shielding layer is short-circuited outside the pixel region, and a contact hole is formed and connected to a wiring that supplies a constant potential such as a ground potential, a counter electrode potential, or a negative potential was suggested. According to such a configuration, since the light shielding layer has a constant potential, the generation of the leakage current and the deterioration of the TFT characteristics can be prevented.
[0007]
[Problems to be solved by the invention]
However, according to the conventional technique described above, the light shielding layer is made of a refractory metal, so that the thermal compatibility with the TFT array substrate made of a quartz substrate or the like on which the light shielding layer is formed is poor. More specifically, when placed in a high temperature environment and a normal temperature environment, stress is generated between the light shielding layer and the TFT array substrate due to a difference in physical properties such as thermal expansion coefficient. End up. For this reason, the insulating film in which the contact hole is formed may be distorted or a crack may be formed in the opening of the contact hole. Further, cracks may occur in the light shielding layer itself. In particular, the contact hole is formed by anisotropic etching because the opening diameter can be formed almost according to the dimensions of the mask. Generally, the contact hole is formed by reactive ion etching, reactive ion beam etching, or the like. A contact hole having a rectangular opening is formed by dry etching. Accordingly, the stress acting on such a rectangular contact hole becomes non-uniform, and there is a problem that cracks are easily generated from the corners of the opening.
[0008]
The light shielding layer outside the pixel region is formed with a large pattern width in order to obtain a stable potential by increasing the contact area with the constant potential wiring, and the stress of the refractory metal itself is applied to the pixel. There is a problem that the crack is likely to be generated because it is larger than the region.
[0009]
When the strain and crack as described above occur, the TFT array substrate, the interlayer insulating layer, and the components of the constant potential wiring around the contact hole are distorted or cracked. As a result, there is a problem that the electrical connection between the light shielding layer and the constant potential wiring becomes unstable, and the light shielding layer cannot be maintained at a predetermined constant potential.
[0010]
The present invention has been made in view of the above-described problems, and even when a contact hole is formed and the light shielding layer and the constant potential wiring are electrically connected, distortion and cracks are generated in the contact hole opening and the light shielding layer. It is an object of the present invention to provide an active matrix liquid crystal display panel that is not caused to occur.
[0011]
[Means for Solving the Problems]
The TFT array substrate according to the present invention includes a thin film transistor, a conductive light shielding layer provided at a position overlapping the thin film transistor, and an insulating layer disposed between the light shielding layer and the thin film transistor. The TFT array substrate includes a contact portion formed of the light shielding layer and connected to a constant potential wiring for supplying a constant potential, and the contact portion is on a substrate having a thermal expansion coefficient different from that of the light shielding layer. It is formed and includes a part divided into a plurality of parts.
A TFT array substrate according to the present invention includes a thin film transistor, a conductive light shielding layer provided at a position overlapping the thin film transistor, and an insulating layer disposed between the light shielding layer and the thin film transistor. The array substrate includes a contact portion that is formed of the light shielding layer and is connected to a constant potential wiring that supplies a constant potential, and the contact portion is formed on a substrate having a thermal expansion coefficient different from that of the light shielding layer. In addition, the contact portion is provided with a slit.
The TFT array substrate according to the present invention is characterized in that in the TFT array substrate according to the present invention, the light shielding layer is made of a refractory metal.
A TFT array substrate according to the present invention includes a thin film transistor, a conductive light shielding layer provided at a position overlapping the thin film transistor, and an insulating layer disposed between the light shielding layer and the thin film transistor. The array substrate includes a contact portion that is formed of the light shielding layer and is connected to a constant potential wiring that supplies a constant potential, the light shielding layer is formed of a refractory metal, and the contact portion includes the contact portion It is formed on the TFT array substrate and includes a plurality of divided parts.
A TFT array substrate according to the present invention includes a thin film transistor, a conductive light shielding layer provided at a position overlapping the thin film transistor, and an insulating layer disposed between the light shielding layer and the thin film transistor. The array substrate includes a contact portion that is formed of the light shielding layer and is connected to a constant potential wiring that supplies a constant potential, the light shielding layer is formed of a refractory metal, and the contact portion includes the contact portion It is formed on the TFT array substrate, and the contact portion is provided with a slit.
The TFT array substrate according to the present invention is the TFT array substrate according to the present invention, wherein the thin film transistor includes a polysilicon layer, and the insulating film is formed between the polysilicon layer and the light shielding layer. It is characterized by.
A TFT array substrate according to the present invention includes a thin film transistor, a conductive light shielding layer provided at a position overlapping the thin film transistor, and an insulating layer disposed between the light shielding layer and the thin film transistor. The array substrate includes a contact portion formed of the light shielding layer and connected to a constant potential wiring for supplying a constant potential, the insulating layer is also formed on the contact portion, and the constant potential wiring is The contact portion is connected to the contact portion through a circular contact hole provided in the insulating layer.
The TFT array substrate according to the present invention is characterized in that in the TFT array substrate according to the present invention, the contact hole is tapered.
The TFT array substrate according to the present invention is characterized in that, in the TFT array substrate according to the present invention, the contact holes are formed avoiding the plurality of portions.
The liquid crystal display panel according to the present invention is a liquid crystal display device in which liquid crystal is sandwiched between a pair of substrates, wherein one of the pair of substrates includes the TFT array substrate according to the present invention. To do.
In order to solve the above problems, a liquid crystal display panel according to the present invention faces a pair of first and second substrates, a liquid crystal sandwiched between the first and second substrates, and the liquid crystal of the first substrate. A plurality of transparent pixel electrodes provided in a matrix on the side, and a plurality of switching elements provided on the first substrate at positions adjacent to the pixel electrodes and controlling the switching of the pixel electrodes, respectively. A light-shielding layer made of a refractory metal provided between the first substrate and the plurality of switching elements at positions facing the plurality of switching elements, respectively, and a constant potential provided on the first substrate A conductive layer connected to a source; an interlayer insulating layer provided between the plurality of light shielding layers and the plurality of switching elements; and between the light shielding layer and the conductive layer, the light shielding layer comprising: It has a contact portion in which slits are formed, and the said contact portion and the conductive layer, an opening shape formed on the interlayer insulating layer may be electrically connected via a circular contact hole.
[0012]
According to the liquid crystal display panel of the present invention, since the light shielding layer made of a refractory metal is provided at a position facing the switching element, light such as return light from the first substrate side is applied to the liquid crystal display panel. Even if it is incident, this light can be prevented from entering the switching element. In addition, since the light shielding layer is connected to the contact layer and the conductive layer connected to the constant potential source through a contact hole formed in the interlayer insulating layer, the influence of the charge of the light shielding layer is influenced by the switching element. Therefore, the switching operation of the switching element is not adversely affected. Furthermore, the contact portion is provided with a slit, and has a shape in which the pattern of the light shielding layer is divided into predetermined widths. Therefore, although the contact portion of the light shielding layer is made of a refractory metal, the poor thermal compatibility with the first substrate made of quartz or the like and the interlayer insulating layer made of highly insulating glass or the like is alleviated. . More specifically, even when placed in a high temperature environment and a normal temperature environment, it occurs due to a difference in physical properties such as a thermal expansion coefficient between the contact portion of the light shielding layer and the interlayer insulating layer or the first substrate. The stress between them is relaxed. In addition, since the area of the contact portion is reduced only by the formation of the slit, a sufficiently large area can be secured for the entire contact portion, and the contact resistance when electrically connected to the conductive layer is reduced. Will be. Further, since the contact hole formed in the interlayer insulating layer has a circular opening shape, the stress acts uniformly on the contact hole opening. For this reason, the opening of the contact hole is cracked, or the contact portion of the light shielding layer is distorted or cracked. Furthermore, each component of the first substrate and the conductive layer around the contact portion It is possible to prevent distortion and cracks from occurring. As a result, the electrical connection between the conductive layer and the contact portion is ensured, and the light shielding layer is stably maintained at a constant potential with a small contact resistance, thereby reliably preventing adverse effects on the switching operation. Is done.
[0013]
In the liquid crystal display panel according to the present invention, the switching element is composed of a positive stagger type or coplanar type p-Si TFT (polysilicon thin film transistor) element, and the first switching element is located at a position facing each of the plurality of switching elements. A light shielding layer may also be provided on the two substrate side. In this case, in particular, the p-Si layer or a-Si layer for forming the channel in the top gate type arrangement is arranged on the side closer to the first substrate than the gate electrode. Light such as return light from can be blocked. At the same time, light from the second substrate side can be blocked by the light blocking layer provided on the second substrate. In this case, the light shielding layer provided on the second substrate is also provided with a contact portion for electrical connection with the conductive layer connected to the constant potential source, and the contact portion is provided with a slit and the contact. By forming the opening shape of the contact hole for electrical connection between the portion and the conductive layer into a circular shape, it is possible to prevent the occurrence of distortion and cracks.
[0014]
In order to solve the above problems, the liquid crystal display panel according to the present invention is the liquid crystal display panel according to the present invention, wherein the first substrate is a quartz substrate, and the interlayer insulating layers are NSG, PSG, BSG, and BPSG. And the high melting point metal may be a metal silicide containing at least one of Ti, Cr, W, Ta, Mo, and Pd.
[0015]
According to the liquid crystal display panel of the present invention, the thermal compatibility between the light shielding layer made of metal silicide and containing silicon, and the first substrate made of quartz and the interlayer insulating layer made of highly insulating glass is good. More specifically, it occurs due to a difference in physical properties such as a coefficient of thermal expansion between the light shielding layer and the first substrate or the interlayer insulating layer even when placed in a high temperature environment and a room temperature environment. The stress is further relaxed.
[0016]
In order to solve the above problems, a liquid crystal display panel according to the present invention is the liquid crystal display panel according to the present invention, wherein a pattern width of the contact portion in which the slit is formed is 100 μm or less, and the opening of the contact hole is The diameter may be 50 μm or less.
[0017]
According to the liquid crystal display panel according to the present invention, the contact portion for electrical connection between the light shielding layer and the conductive layer has a shape divided by a predetermined width by the slit, and the pattern width is It is set to 100 μm or less. Therefore, the stress of the contact part itself is reduced. In addition, since the diameter of the contact hole opening for electrical connection between the contact portion having such a pattern width and the conductive layer is set to 50 μm or less, the stress acting on the contact hole is only uniform. In other words, the acting area is sufficiently small, and the occurrence of the above-described distortion or crack is surely prevented.
[0018]
Such an operation and other advantages of the present invention will become apparent from the embodiments described below.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0020]
FIG. 1 is a cross-sectional view of a liquid crystal display panel according to an embodiment of the present invention. In FIG. 1, the scale of each layer and each member is different in order to make each layer and each member recognizable on the drawing. 2 is a perspective view of various electrodes and the like formed on the TFT array substrate 1 shown in FIG.
[0021]
In FIG. 1, a liquid crystal display panel 100 includes a TFT array substrate 1 that constitutes an example of a first substrate, and a counter substrate 2 that constitutes an example of a second substrate disposed opposite thereto. The TFT array substrate 1 is made of, for example, a quartz substrate, and the counter substrate 2 is made of, for example, a glass substrate.
[0022]
As shown in FIG. 2, the TFT array substrate 1 is provided with a plurality of transparent pixel electrodes 11 in a matrix, and a predetermined alignment process such as a rubbing process is performed on the upper side as shown in FIG. The applied alignment film 12 is provided over the entire surface. The pixel electrode 11 is made of a transparent conductive thin film such as an ITO film (indium tin oxide film). The alignment film 12 is made of an organic thin film such as a polyimide thin film.
[0023]
On the other hand, a common electrode 21 is provided on the entire surface of the counter substrate 2, and an alignment film 22 subjected to a predetermined alignment process such as a rubbing process is provided below the common electrode 21. The common electrode 21 is made of a transparent conductive thin film such as an ITO film. The alignment film 22 is made of an organic thin film such as a polyimide thin film.
[0024]
As shown in FIGS. 1 and 2, the TFT array substrate 1 includes a plurality of TFT transistors as an example of a switching element that controls switching of the plurality of pixel electrodes 11 at positions adjacent to the plurality of pixel electrodes 11, respectively. 30 is provided.
[0025]
In the counter substrate 2, a black matrix 23 is further provided in a predetermined region facing the TFT transistor 30. Such a black matrix is made of a metal material such as Cr (chromium) or Ni (nickel), or a material such as resin black in which carbon or Ti (titanium) is dispersed in a photoresist. In addition to the light shielding to the (silicon) layer 32, it has functions such as improving contrast and preventing color mixture of color materials.
[0026]
Liquid crystal is sealed in a space surrounded by a sealant 52 between the TFT array substrate 1 and the counter substrate 2 that are configured in this manner and are arranged so that the pixel electrode 11 and the common electrode 21 face each other. A liquid crystal layer 50 is formed. The liquid crystal layer 50 takes a predetermined alignment state by the alignment films 12 and 22 in a state where an electric field from the pixel electrode 11 is not applied. The liquid crystal layer 50 is made of, for example, a liquid crystal in which one kind or several kinds of nematic liquid crystals are mixed. The sealing agent 52 is an adhesive for bonding the two substrates 1 and 2 around them.
[0027]
A plurality of light shielding layers 3 made of a refractory metal are provided between the TFT array substrate 1 and the plurality of TFTs 30 at positions facing the TFTs 30 respectively. A first interlayer insulating layer 41 is provided between the plurality of light shielding layers 3 and the plurality of TFTs 30. The first interlayer insulating layer 41 is provided to electrically insulate the p-Si layer 32 constituting the TFT 30 from the light shielding layer 3. Further, the first interlayer insulating layer 41 has a function as a base film for the TFT 30 by being formed on the entire surface of the TFT array substrate 1. That is, the TFT 30 has a function of preventing deterioration of the characteristics of the TFT 30 due to roughness during polishing of the surface of the TFT array substrate 1 and dirt remaining after cleaning.
[0028]
The first interlayer insulating layer 41 is, for example, a highly insulating glass such as NSG (non-doped silicate glass), PSG (phosphorus silicate glass), BSG (boron silicate glass), BPSG (boron phosphorus silicate glass), or a silicon oxide film. Etc.
[0029]
The light shielding layer 3 is made of, for example, a high melting point metal such as Ti (titanium), Cr (chromium), W (tungsten), Ta (tantalum), Mo (molybdenum), and Pd (lead). More preferably, it is made of a metal silicide containing at least one of Ti, Cr, W, Ta, Mo, and Pd (for example, tungsten silicide WSi). Thus, when it comprises metal silicide, that is, when silicon is included in the material of the light shielding layer, the thermal compatibility with the first interlayer insulating layer 41 containing silicon is improved. More specifically, even when placed in a high temperature environment and a normal temperature environment, it occurs due to a difference in physical properties such as thermal expansion coefficient between the light shielding layer 3 and the first interlayer insulating layer 41. Stress is relieved.
[0030]
The light shielding layer 3 is connected to a constant potential wiring 83 through a contact hole 81 shown in FIG. 2, and the constant potential wiring 83 is grounded or connected to a constant potential source. For this reason, changing the potential of the light shielding layer 3 does not adversely affect the switching characteristics of the TFT 30. However, the light shielding layer 3 may be electrically floating, or the light shielding layer 3 can be used as a wiring for a storage capacitor (see FIG. 3) described later.
[0031]
As shown in FIG. 1, the TFT 30 insulates the gate electrode 31 (scanning electrode), the p-Si layer 32 in which a channel is formed by the electric field from the gate electrode 31, and the gate electrode 31 and the p-Si layer 32 from each other. A gate insulating layer 33, a source region 34 formed in the p-Si layer 32, a source electrode 35 (signal electrode), and a drain region 36 formed in the p-Si layer 32. A corresponding one of the plurality of pixel electrodes 11 is connected to the drain region 36. As will be described later, the source region 34 and the drain region 36 dope the p-Si layer 32 with a predetermined concentration of n-type or p-type dopant depending on whether an n-type or p-type channel is to be formed. It is formed by. An n-type channel TFT has an advantage of high operating speed, and a p-type channel TFT has an advantage that it is easy to form a p-type channel. The source electrode 35 (signal electrode) may be composed of a transparent conductive thin film such as an ITO film, like the pixel electrode 11, or may be composed of an opaque thin film such as a metal film such as Al or a metal silicide. . Further, a second interlayer insulating layer 42 in which a contact hole 37 leading to the source region 34 and a contact hole 38 leading to the drain region 36 are formed on the gate electrode 31, the gate insulating layer 33 and the first interlayer insulating layer 41, respectively. Is formed. A source electrode 35 (signal electrode) is electrically connected to the source region 34 through a contact hole 37 to the source region 34. Further, a third interlayer insulating layer 43 in which a contact hole 38 to the drain region 36 is formed is formed on the source electrode 35 (signal electrode) and the second insulating layer 42. The pixel electrode 11 is electrically connected to the drain region 36 through a contact hole 38 to the drain region 36. The pixel electrode 11 described above is provided on the upper surface of the third interlayer insulating layer 43 thus configured. Note that FIG. 2 is for simplification of the matrix arrangement of the pixel electrodes 11 for the sake of explanation, and the actual electrodes are wired between and above the interlayer insulating layer via contact holes and the like. As shown in FIG. 1, it has a three-dimensionally more complicated configuration. In FIG. 1, the light shielding film 3 is also formed under the contact hole 38. However, as shown in FIG. 2, the light shielding film may not be formed under the contact hole 38 as shown in FIG. 2. However, it is desirable to form the light shielding film 3 under the channel statement and the LDD region.
[0032]
Although not shown in FIG. 1, as shown in FIGS. 2 and 3, the pixel electrode 11 is provided with a storage capacitor 70, respectively. More specifically, the storage capacitor 70 includes a p-Si layer 32 ′ formed by the same process as the p-Si layer 32, an insulating layer 33 ′ formed by the same process as the gate insulating layer 33, and the gate electrode 31. The storage capacitor electrode (capacitor line) 31 ′, the second and third interlayer insulating layers 42 and 43, and the second and third interlayer insulating layers 42 and 43 formed in the same process as the storage capacitor electrode 31 ′. It consists of a part of the pixel electrode 11 which opposes. Since the storage capacitor 70 is provided in this manner, high-detail display is possible even when the duty ratio is small. The storage capacitor electrode (capacitor line) 31 ′ is provided in parallel with the gate electrode (scanning electrode) 31 on the surface of the TFT array substrate 1 as shown in FIG. Further, as described above, the light shielding layer 3 can be used as the wiring of the storage capacitor 70.
[0033]
Here, in general, in the p-Si layer 32 in which the channel is formed, a photoelectric current is generated due to the photoelectric conversion effect of p-Si when light is incident, and the transistor characteristics of the TFT 30 are deteriorated. In the embodiment, since the plurality of black matrices 23 are formed on the counter substrate 2 at positions facing the respective TFTs 30, it is possible to prevent incident light from directly entering the p-Si layer 32. Further, in addition to or instead of this, if the source electrode 35 (signal electrode) is formed of an opaque metal thin film such as Al so as to cover the gate 31 from above, the p-Si layer 32 together with the black matrix 23 or alone. Incident light (that is, light from the upper side in FIG. 1) can be effectively prevented.
[0034]
As shown in FIG. 2, the pixel electrodes 11 configured as described above are arranged in a matrix on the TFT array substrate 1, and TFTs 30 are provided adjacent to the pixel electrodes 11. A source electrode 35 (signal electrode) and a gate electrode 31 (scanning electrode) are provided along the vertical and horizontal boundaries. Note that FIG. 2 is for simplification of the matrix arrangement of the pixel electrodes 11 for the sake of explanation, and the actual electrodes are wired between and above the interlayer insulating layer via contact holes and the like. As shown in FIG. 1, it has a three-dimensionally more complicated configuration.
[0035]
Next, the overall configuration of the active matrix type liquid crystal display panel of the present embodiment will be described with reference to FIGS.
[0036]
FIG. 4 is a plan view of the liquid crystal display panel in the present embodiment. FIG. 5 is a cross-sectional view of the liquid crystal display panel taken along line HH ′ of FIG.
[0037]
As shown in FIGS. 4 and 5, in the liquid crystal display panel according to the present embodiment, the X-side drive driver circuit 101 and the Y-side drive driver circuit 102 on the TFT array substrate 1 are made of polyimide or the like due to the direct current component of the charge. In order to prevent the alignment films 12 and 22 and the liquid crystal layer 50 from being deteriorated, they are arranged outside the outer periphery of the counter substrate 2. Further, the counter substrate 2 having the common electrode 21 is arranged on the surface of the pixel electrode 11 formed on the TFT array substrate 1 at an appropriate interval, and each pixel constituted by the TFT 30 and the counter substrate 2 are arranged. The screen display area formed by the above is sealed with a sealant 52. Furthermore, outside the screen display area, a peripheral parting 53 is formed on the counter substrate 2 in the same layer as the black matrix 23 so that light does not leak when assembled as a module. On the TFT array substrate 1, the upper and lower substrate conduction terminals 106 for supplying a common electrode potential from the TFT array substrate 1 side to the common electrode 21 provided on the counter substrate 2 side have a predetermined diameter. It is configured so as to be electrically connected to the counter substrate 2 with a conductive adhesive interposed. The external mounting terminal 107 is disposed outside the counter substrate 2 and connected to an external IC by wire bonding, ACF (Anisotropic Conductive Film) pressure bonding, or the like.
[0038]
In FIG. 1, only the X-side driver circuit 101 and the external mounting terminal 102 are shown. However, as described above, the X-side driver circuit 101 is provided on the periphery of the TFT array substrate 1. And a Y-side driving driver circuit 104, which are electrically connected to the source electrode 35 (signal electrode) and the gate electrode 31 (scanning electrode) by wirings not shown. The X-side driver circuit 101 receives a display signal converted into a form that can be displayed immediately from a control circuit (not shown), and the Y-side driver circuit 104 sequentially pulses the gate electrodes 31 (scanning electrodes). The X-side driver circuit 101 sends a signal voltage corresponding to the display signal to the source electrode 35 (signal electrode) as the gate voltage is sent to. Particularly in this embodiment, since the TFT 30 is a p-Si (polysilicon) type TFT, the X-side driver circuit 101 and the Y-side driver circuit 104 are formed in the same process when the TFT 30 is formed. Is also possible and is advantageous in manufacturing.
[0039]
Instead of providing the X side driving driver circuit 101 and the Y side driving driver circuit 104 on the TFT array substrate 1, for example, the TFT LSI is mounted on the driving LSI mounted on the TAB (tape automated bonding substrate). You may make it connect electrically and mechanically via the anisotropic conductive film provided in the peripheral part of the board | substrate 1. FIG.
[0040]
Although not shown in FIGS. 1 to 5, for example, a TN (twisted nematic) mode, respectively, is provided on the side on which the projection light of the counter substrate 2 is incident and on the side of the TFT array substrate 1 on which the projection light is emitted. Depending on the operation mode such as STN (super TN) mode, D-STN (double-STN) mode, and normally white mode / normally black mode, the polarizing film, retardation film, polarizing plate, etc. are in a predetermined direction. It is arranged with.
[0041]
According to the present embodiment configured as described above, the function of the light shielding layer 3 can effectively prevent a part of the return light from entering the channel of the TFT 30 and suppress the generation of a leakage current in the TFT. be able to. Therefore, according to the present embodiment, the transistor characteristics of the TFT 30 are improved, and finally, a high-quality image with high contrast and good color can be displayed on the liquid crystal display panel 100a.
[0042]
However, since the light shielding layer 3 is formed of a refractory metal as described above, it is necessary to insulate from the TFT 30, and the first interlayer insulating layer 41 is provided between the light shielding layer 3 and the TFT 30. . As a result, the polysilicon layer 32 serving as the source and drain and the light shielding layer 3 face each other via the first interlayer insulating layer 41, thereby forming a capacitor. Therefore, when the light shielding layer 3 is at a floating potential, the charge of the light shielding layer 3 varies under the influence of the charge of the polysilicon layer 32. On the contrary, the TFT 30 is also affected by the charge of the light shielding layer 3, and this light shielding layer 3 may function as a gate different from the original gate. That is, if the leakage current flows through the TFT 30 due to the charge of the light shielding layer 3, the leakage current flows through the TFT 30, or a high voltage is not applied to the gate of the TFT 30, the TFT 30 will not turn on.
[0043]
Therefore, in the present embodiment, in order to solve such a problem, as shown in FIG. 2, the light shielding layer 3 is extended to the outside of the pixel region, and a contact hole 81 is formed to form a ground potential or a counter electrode potential or It is connected to a constant potential wiring 83 that supplies a constant potential such as a negative potential. For this reason, changing the potential of the light shielding layer 3 does not adversely affect the switching characteristics of the TFT 30. The light shielding layer 3 can also be used as the storage capacitor wiring described above.
[0044]
However, in order to connect the light shielding layer 3 to the constant potential wiring 83, it is necessary to form contact holes 81 in the first interlayer insulating layer 41 and the second interlayer insulating layer 42 formed on the light shielding layer 3. When the contact hole 81 is formed, stress is generated between the light shielding layer 3 and the first interlayer insulating layer 41 and the second interlayer insulating layer 42 due to a difference in physical properties such as a coefficient of thermal expansion.
[0045]
In particular, the contact hole is formed by anisotropic etching because the opening diameter can be formed almost according to the dimensions of the mask. Conventionally, the contact hole is formed by dry etching such as reactive ion etching or reactive ion beam etching. It is formed as a contact hole 80 having a rectangular opening as shown in FIG. Therefore, the stress acting on the rectangular contact hole 80 becomes non-uniform, and there is a problem that cracks are easily generated from the corner of the opening of the contact hole 80.
[0046]
Further, since the contact portion in which the contact hole 80 is formed is formed with a pattern width larger than the pattern width in the pixel region in order to reduce the contact resistance, the stress becomes large, and the first interlayer insulating layer 41 and the second interlayer insulating layer 42 may be distorted or cracked. Further, cracks may occur in the light shielding layer 3 itself.
[0047]
Therefore, in this embodiment, in order to solve such a problem, the light shielding layer 3 and the contact hole 81 in the contact portion with the constant potential wiring 83 are configured as follows. Hereinafter, this configuration will be described in detail.
[0048]
As shown in FIG. 2, all the light shielding layers 3 in the pixel region are connected outside the pixel region, and a contact portion 3 a for connecting to the constant potential wiring 83 is formed.
[0049]
The pattern of the contact portion 3a is formed to be larger than the pattern width in the pixel region, and the contact resistance when connecting to the constant potential arrangement 83 is reduced. However, since the stress described above increases as the area of the contact portion 3a increases, in the present embodiment, the contact portion 3a is provided with a plurality of slits 82 and divided into a plurality of portions having a width d. Therefore, although the area of the contact portion 3a is reduced by the amount of the slit 82 formed, the contact portion 3a is formed to be much larger than the pattern in the pixel region when viewed as a whole, and the contact resistance is reduced. Both reduction of stress is achieved.
[0050]
Further, as shown in FIG. 7 which is a cross-sectional view taken along the line bb ′ of FIG. 2, the contact portion 3a has a contact hole 81 formed in the first interlayer insulating layer 41 and the second interlayer insulating layer 42. However, in this embodiment, the shape of the opening of the contact hole 81 is a circular shape without corners. Therefore, even if stress occurs due to a difference in physical properties such as thermal expansion coefficient between the contact portion 3a and the first interlayer insulating layer 41, the stress acts uniformly on the opening, No cracks are generated as in the prior art.
[0051]
In the present embodiment, the width d of the divided portion of the contact portion 3a is set to 100 μm and the diameter of the contact hole 81 is set to 80 μm. However, according to experiments, the width d is set to 100 μm or less and the diameter is set to 80 μm. It turned out that the said stress can fully be reduced by setting to the following. That is, generation of cracks in the opening of the contact hole 81, distortion of the contact part 3a, and generation of cracks were not confirmed at all, and the electrical connection between the constant potential wiring 83 and the contact part 3a was performed satisfactorily. As a result, the light-shielding portion 3 was stably maintained at a constant potential, and the switching characteristics of the TFT 30 were not adversely affected.
[0052]
In the case where the TFT 30 is an n-channel type, the constant potential wiring 83 may be connected to a ground potential portion such as a power source and the light shielding layer 3 may be maintained at the ground potential. In this way, the TFT 30 can be prevented from operating erroneously or causing a leak current due to the charge of the light shielding layer 3. When the TFT 30 is an n-channel type, the potential applied to the constant potential wiring 83 is not limited to the ground potential, but may be an off potential applied to the gate electrode 31 of the TFT.
[0053]
The ground potential or the off-potential is also applied to the light-shielding layer provided facing the TFTs that form the X-side drive circuit 101 and the Y-side drive circuit 104 described above. However, when both n-type and p-type TFTs are used as transistors used in the drive circuit, different off-potentials are applied to the light-shielding layer facing them for each of the p-type and n-type TFTs.
[0054]
Further, in the present embodiment, the light shielding layers 3 are provided separately from each other by at least the number of scanning signal lines corresponding to the gate electrodes 31 that are scanning signal lines. In this case, each light shielding layer 3 may be supplied with a scanning signal to the corresponding scanning signal line. In this way, the gate electrode 31 and the light shielding layer 3 which are scanning signal lines are both turned on when the TFT is turned on, and turned off when the TFT is turned off, so that malfunction of TFT switching does not occur.
[0055]
Next, the operation of the present embodiment configured as described above will be described with reference to FIG.
[0056]
In FIG. 1, the X-side driver circuit 101 that has received a display signal from the control circuit applies a signal voltage to the source electrode 35 (signal electrode) at a timing and magnitude according to the display signal, and in parallel with this. Thus, the Y-side drive circuit 102 sequentially applies a gate voltage to the electrodes 31 (scanning electrodes) at predetermined timings, and the TFTs 30 are driven. Thereby, in the TFT 30 to which the source voltage is applied when the gate voltage is turned on, a voltage is applied to the pixel electrode 11 through the source region 34 and the channel and drain region 36 formed in the p-Si layer 32. Is done. The voltage of the pixel electrode 11 is maintained by the storage capacitor 70 (see FIG. 3) for a time that is, for example, three orders of magnitude longer than the time when the source voltage is applied.
[0057]
When the voltage is applied to the pixel electrode 11 in this manner, the alignment state of the liquid crystal in the portion sandwiched between the pixel electrode 11 and the common electrode 21 in the liquid crystal layer 50 changes. In the normally black mode, incident light is allowed to pass through the liquid crystal portion when a voltage is applied, and the liquid crystal display as a whole. The panel 100a emits light having a contrast corresponding to the display signal.
[0058]
The light shielding layer 3 provided on the lower side of the TFT 30 reduces the adverse effect of the return light, so that the transistor characteristics of the TFT 30 are improved. Further, the light shielding layer 3 has good electrical characteristics as described above. Since the connection maintains a stable and constant potential, the switching characteristics of the TFT 30 are maintained satisfactorily. Finally, the liquid crystal display panel 100 displays a high-quality image with high contrast and good color. Is possible.
[0059]
Next, a manufacturing process of the liquid crystal display panel 100 of the present embodiment will be described with reference to FIGS.
[0060]
First, as shown in step (1) (a) of FIG. 8, a TFT array substrate 1 such as a quartz substrate or hard glass is prepared. Here, annealing is preferably performed in an inert gas atmosphere such as N 2 (nitrogen) and at a high temperature of about 1000 ° C., and pre-processing is performed so as to reduce distortion generated in the TFT array substrate 1 in a high-temperature process to be performed later. . A light-shielding layer made of a metal silicide of a refractory metal such as Ti, Cr, W, Ta, Mo and Pd is formed on the entire surface of the TFT array substrate 1 thus processed by a sputtering method, a CVD method or the like. It is formed on the entire surface of the silicon layer. Thereafter, the light-shielding layer 3 is formed by leaving the polycrystalline silicon layer and the light-shielding layer formed on the entire surface of these substrates only in the region where the TFT 30 is to be formed by a photolithography process and an etching process.
[0061]
The pattern shape of the light shielding layer 3 is as shown in steps (1) and (b) of FIG. 8, and the light shielding layers 3 are connected to form a contact portion 3a having a slit outside the pixel region.
[0062]
Step (1) and FIG. 8 (a) in FIG. 8 are easy to understand the cross section along line aa ′ in FIG. 2 and the cross section along line cc ′ shown in steps (1) and (b) in FIG. It is drawn in connection with. Hereinafter, the same applies to the steps described in FIGS. 8A to 11B divided into (a) and (b).
[0063]
Further, the thickness of the light shielding layer 3 is preferably about 1000 to 3000 mm, and more preferably about 1500 to 2500 mm. If the thickness is less than 1000 mm, a light shielding effect (for example, a transmittance of about 1/1000) cannot be obtained sufficiently. If the thickness is more than 3000 mm, the generation of thermal stress in the high temperature environment and the normal temperature environment in the formation process of the TFT 30 increases. In addition, the time and cost for forming the light shielding layer 3 itself are increased, and the step of the first interlayer insulating layer 41 that forms the TFT 30 later becomes too large, making it difficult to form the TFT 30. Further, when the thickness of the light shielding layer 3 is about 1500 to 2500 mm, good light shielding properties can be obtained, and the problem of steps is hardly caused in practice. The light shielding layer 3 is formed so as to cover at least the channel formation region, the source region 34 and the drain region 36 in the p-Si layer 32 of the TFT 30 when viewed from the back surface of the TFT array substrate 1.
[0064]
Next, as shown in step (2) of FIG. 8, TEOS (tetraethyl osol silicate) gas, TEB (tetraethyl boat) is formed on the light shielding layer 3 by, for example, atmospheric pressure or low pressure CVD. Rate) gas, TMOP (tetra-methyl-oxy-phosphite) gas, etc., to form a first interlayer insulating layer 41 made of silicate glass film such as NSG, PSG, BSG, BSPG, nitride film, silicon oxide film, etc. Form. The thickness of the first interlayer insulating layer 41 is preferably about 500 to 8000 mm. Alternatively, after a thermal oxide film is formed, a high-temperature silicon oxide film (HTO film) or nitride film is further deposited to a relatively thin thickness of about 500 mm by a low pressure CVD method or the like, and a multilayer structure having a thickness of about 2000 mm is formed. One interlayer insulating layer 41 may be formed. Further, a flat film may be formed by spin-coating SOG (spin-on glass: spun glass) on top of or instead of such a silicate glass film. Thus, if the upper surface of the first interlayer insulating layer 41 is flattened by spin coating, there is an advantage that the TFT 30 can be easily formed on the upper side later.
[0065]
Note that the first interlayer insulating layer 41 may be annealed at about 900 ° C. to prevent contamination and planarize.
[0066]
Next, as shown in step (3) (a) of FIG. 8, a flow rate of about 400 to 550 is formed on the first interlayer insulating layer 41 in a relatively low temperature environment of about 450 to 550 ° C., preferably about 500 ° C. An a-Si (amorphous silicon) film is formed by low-pressure CVD (for example, CVD at a pressure of about 20 to 40 Pa) using 600 cc / min monosilane gas, disilane gas, or the like. Thereafter, annealing is performed in a nitrogen atmosphere at about 600 to 700 ° C. for about 1 to 10 hours, preferably 4 to 6 hours, so that a p-Si (polysilicon) film has a thickness of about 500 to 2000 mm. Solid phase growth is performed to a thickness, preferably about 1000 mm. At this time, when an n-channel TFT 30 is formed, a dopant of a group V element such as Sb (antimony), As (arsenic), or P (phosphorus) is slightly doped by ion implantation or the like. When the TFT 30 is a p-channel type, a dopant of a group III element such as Al (aluminum), B (boron), Ga (gallium), and In (indium) is slightly doped by ion implantation or the like. Note that the p-Si film may be directly formed by a low pressure CVD method or the like without passing through the a-Si film. Alternatively, a p-Si film may be formed by implanting silicon ions into a p-Si film deposited by a low pressure CVD method or the like to make it amorphous (amorphized) and then recrystallizing it by annealing or the like. .
[0067]
Then, the first interlayer insulating layer 32 having the pattern shown in the steps (3) and (b) of FIG. 8 is formed by performing a photolithography process, an etching process, and the like.
[0068]
Next, as shown in step (4) of FIG. 8, the p-Si layer 32 is thermally oxidized at a temperature of about 900 to 1300 ° C., preferably about 1000 ° C., so that a relatively thin thickness of about 300 mm is obtained. Then, a high-temperature silicon oxide film (HTO film) or a nitride film is deposited to a relatively thin thickness of about 500 mm by a low pressure CVD method or the like to form a gate insulating layer 33 having a multilayer structure. As a result, the p-Si layer 32 has a thickness of about 300 to 1500 mm, preferably about 350 to 450 mm, and the gate insulating layer 33 has a thickness of about 200 to 1500 mm, preferably Is about 300 mm thick. By shortening the high-temperature thermal oxidation time in this way, it is possible to prevent warping due to heat, particularly when using a large wafer of about 8 inches. However, the gate insulating layer 33 having a single layer structure may be formed only by thermally oxidizing the p-Si layer 32.
[0069]
Next, as shown in step (5) (a) of FIG. 9, the contact hole 81 for connecting the contact portion 3a of the light shielding layer 3 and the constant potential wiring is formed by reactive etching, reactive ion beam etching, or the like. It is formed by dry etching. At this time, opening the contact hole 37 by anisotropic etching such as reactive etching or reactive ion beam etching has an advantage that the opening shape can be made substantially the same as the mask shape. However, if the dry etching and the wet etching are combined and opened, the contact hole 81 can be tapered, so that an advantage that disconnection at the time of wiring connection can be prevented can be obtained.
[0070]
The shape of the opening of the contact hole 81 is circular as shown in steps (5) and (b) of FIG. 9, and the stress acting on the contact hole 81 is made uniform.
[0071]
Next, as shown in step (6) (a) of FIG. 9, after depositing p-Si on the p-Si layer 32 through a gate insulating layer 33 by a low pressure CVD method or the like, a gate mask was used. The gate electrode 31 (scanning electrode), the capacitor line 31 ′, and the connection electrode 31a of the contact portion 3a are formed by a photolithography process, an etching process, and the like.
[0072]
However, the gate electrode 31 (scanning electrode), the capacitor line 31 ′, and the connection electrode 31a may be formed of a metal film such as Al or a metal silicide film instead of the p-Si layer, or these metal films. Alternatively, the metal silicide film and the p-Si film may be combined to form a multilayer. In this case, if the gate electrode 31 (scanning electrode) is arranged as a light-shielding film corresponding to a part or all of the region covered by the black matrix 23, the black matrix 23 can be prevented by the light-shielding property of the metal film or the metal silicide film. It is also possible to omit some or all of the parts. In this case, in particular, there is an advantage that it is possible to prevent the pixel aperture ratio from being lowered due to the bonding deviation between the counter substrate 2 and the TFT array substrate 1.
[0073]
Note that the gate electrode 31 (scanning electrode), the capacitor line 31 ′, and the connection electrode 31a are formed of the same material, but are not in contact with each other as shown in step (6) (b) of FIG. Is provided.
[0074]
Next, as shown in step (7) in FIG. 10, when the TFT 30 is an n-channel TFT having an LDD (Lightly Doped Drain Structure) structure, the source region 34 and the drain are first formed on the p-type p-Si layer 32. In order to form a lightly doped region that constitutes a part of the region 36 adjacent to the channel side, the gate electrode 31 is used as a diffusion mask, and a dopant of a group V element such as P is formed at a low concentration (for example, P ions). 1-3 × 10 ¹³ / Cm ² Then, after forming a resist layer on the gate electrode 31 with a mask wider than the gate electrode 31, a dopant of a group V element such as P is also formed at a high concentration (for example, 1 to 3 × 10 P ions ¹⁵ / Cm ² Dope). When the TFT 30 is a p-channel type, the n-type p-Si layer 32 is doped with a group III element dopant such as B in order to form the source region 34 and the drain region 36. When the LDD structure is used as described above, there is an advantage that the short channel effect can be reduced. In addition, it is not necessary to dope by dividing into two steps of low concentration and high concentration. For example, a TFT having an offset structure may be used without performing low-concentration doping, or a self-aligned TFT may be used by an ion implantation technique using P ions, B ions, or the like using the gate electrode 31 as a mask.
[0075]
In parallel with these steps, an X-side driving LSI 101 and a Y-side driving LSI 102 having a CMOS (complementary MOS) structure composed of an n-channel p-Si TFT and a p-channel p-Si TFT are connected to the TFT array substrate 1. Form in the upper periphery. Thus, since the TFT 30 is a p-Si TFT, the X-side driver circuit 101 and the Y-side driver circuit 102 can be formed in the same process when the TFT 30 is formed, which is advantageous in manufacturing.
[0076]
Next, as shown in step (8) (a) of FIG. 10, for example, atmospheric pressure or reduced pressure CVD or TEOS gas is applied so as to cover the gate electrode 31 (scanning electrode), the capacitor line 31 ′, and the connection electrode 31a. The second interlayer insulating layer 42 made of a silicate glass film such as NSG, PSG, BSG, or BPSG, a nitride film, a silicon oxide film, or the like is formed. The thickness of the second interlayer insulating layer 42 is preferably about 5000 to 15000 mm. An annealing process at about 1000 ° C. is performed for about 20 minutes to activate the source region 34 and the drain region 36, and then a contact hole 37 for the source electrode 31 (signal electrode) and a contact hole 81a for the connection electrode 31a. Are formed by dry etching such as reactive etching or reactive ion beam etching. At this time, as described above, opening the contact hole 37 and the contact hole 81a by anisotropic etching such as reactive etching has an advantage that the opening shape can be made substantially the same as the mask shape. However, if the dry etching and the wet etching are combined and opened, the contact hole 37 and the contact hole 81a can be tapered, so that an advantage of preventing disconnection at the time of wiring connection can be obtained. A contact hole for connecting the gate electrode 31 (scanning electrode) to a wiring (not shown) is also opened in the second interlayer insulating layer 42 by the same process as the contact hole 37.
[0077]
Next, as shown in step (9) (a) of FIG. 10, a low resistance metal such as Al or a metal silicide is formed on the second interlayer insulating layer 42 by sputtering or the like to a thickness of about 1000 to 5000 mm. Then, the source electrode 35 (signal electrode) and the constant potential wiring 83 are formed by a photolithography process, a wet etching process, and the like.
[0078]
Note that the source electrode 35 (signal electrode) and the constant potential wiring 83 are formed of the same material, but as shown in step (9) and (b) in FIG.
[0079]
Further, by such a process, the constant potential wiring 83 and the contact portion 3a are electrically connected via the connection electrode 31a, and a constant potential such as a ground potential or a negative potential is applied to the constant potential wiring 83. The potential of the light shielding layer 3 can be kept at a predetermined constant potential.
[0080]
Further, if the source electrode 35 (signal electrode) is arranged as a light shielding film corresponding to a part or all of the region covered by the black matrix 23, the black matrix 23 is obtained due to the light shielding property of a metal film such as Al or a metal silicide film. It is also possible to omit part or all of. In this case, in particular, there is an advantage that it is possible to prevent the pixel aperture ratio from being lowered due to the bonding deviation between the counter substrate 2 and the TFT array substrate 1.
[0081]
Next, as shown in step (10) (a) of FIG. 11, the source electrode 35 (signal electrode) and the constant potential wiring 83 are covered using, for example, atmospheric pressure or reduced pressure CVD, TEOS gas, or the like. A third interlayer insulating layer 43 made of a silicate glass film such as NSG, PSG, BSG or BPSG, a nitride film or a silicon oxide film is formed. The layer thickness of the third interlayer insulating layer 43 is preferably about 5000 to 15000 mm. Alternatively, a flat film may be formed by spin coating an organic film or SOG (spin-on glass) instead of or in addition to such a silicate glass film.
[0082]
Further, a contact hole 38 for electrically connecting the pixel electrode 11 and the drain region 36 is formed by dry etching such as reactive etching or reactive ion beam etching. At this time, by opening the contact hole 38 by anisotropic etching such as reactive etching or reactive ion beam etching, there is an advantage that the opening shape can be made substantially the same as the mask shape. However, if the dry etching and the wet etching are combined and opened, the contact hole 38 can be tapered, so that there is an advantage that disconnection at the time of wiring connection can be prevented. The position of the contact hole 38 in the pixel region is shown in steps (10) and (b) of FIG.
[0083]
Next, as shown in step (11) (a) of FIG. 11, a transparent conductive thin film such as an ITO film is formed on the third interlayer insulating layer 43 to a thickness of about 500 to 2000 mm by sputtering or the like. Then, the pixel electrode 11 having the shape shown in steps (11) and (b) of FIG. 11 is formed by a photolithography process, a wet etching process, and the like. When the liquid crystal display panel 100a is used in a reflective liquid crystal display device, the pixel electrode 11 may be formed from an opaque material having a high reflectance such as Al.
[0084]
Subsequently, after applying a polyimide-based alignment film coating solution on the pixel electrode 11, a rubbing process is performed in a predetermined direction so as to have a predetermined pretilt angle, and the alignment film 12 shown in FIG. Is formed.
[0085]
On the other hand, for the counter substrate 2 shown in FIG. 1, a glass substrate or the like is first prepared, on which a black matrix 23 is sputtered, for example, with metal chrome, at a position corresponding to each of the plurality of TFTs 30. It is formed through an etching process. The black matrix 23 may be formed of a material such as resin black in which carbon or Ti is dispersed in a photoresist in addition to a metal material such as Cr or Ni. Thereafter, the common electrode 21 is formed by depositing a transparent conductive thin film such as ITO on the entire surface of the counter substrate 2 to a thickness of about 500 to 2000 mm by sputtering or the like. Further, the alignment film 22 is formed by applying a polyimide-based alignment film coating solution over the entire surface of the common electrode 21 and then performing a rubbing process in a predetermined direction so as to have a predetermined pretilt angle.
[0086]
Finally, the TFT array substrate 1 and the counter substrate 2 on which the respective layers are formed as described above are bonded to each other with a sealant 52 so that the alignment films 12 and 22 face each other, and a space between the two substrates is obtained by vacuum suction or the like. In addition, for example, liquid crystal formed by mixing a plurality of types of nematic liquid crystal including the spacer 51 is sucked to form the liquid crystal layer 50 whose layer thickness is defined by the spacer 51.
[0087]
Through the above manufacturing process, the liquid crystal display panel 100 shown in FIG. 1 is completed.
[0088]
In the liquid crystal display panel 100 manufactured as described above, the slit 3 is formed in the contact portion 3a of the light shielding layer 3 as described above, even during manufacturing and under various temperature environments. 82 is provided, the stress of the contact portion 3a itself made of a refractory metal is relieved, and the opening shape of the contact hole 81 for electrical connection between the contact portion 3a and the constant potential wiring 83 is circular. Since it is formed, the stress acting on the opening becomes uniform, and distortion and cracks in the contact hole 81 and the contact portion 3a can be reliably prevented.
[0089]
In particular, as described in the manufacturing process, when the light shielding layer 3 is formed on an insulating substrate such as quartz glass, a difference in physical properties such as a coefficient of thermal expansion between the refractory metal and quartz glass or the like. Therefore, the configuration of the present invention that relieves stress as described above is effective.
[0090]
Further, when the liquid crystal display panel is configured as in the present embodiment, the substrate size of the TFT 30 and the pattern width of the contact portion of the light shielding layer are increased, and a large stress is likely to be generated. The configuration of the present invention that mitigates is effective.
[0091]
In the present embodiment, the example in which the contact hole 81 is formed at the position on the contact portion 3a divided by the slit 82 has been described. However, the present invention is not limited to this, and as shown in FIG. The contact hole 81 may be provided at the position of the portion 3b where the slit 82 is not formed. However, in this case, it is preferable that the width d ′ of the portion 3b is approximately the same as the width d of the divided portion.
[0092]
Further, the formation position of the slit 82 is not limited to one side of the contact portion 3a as in the above-described embodiment, but is provided on both sides of the contact portion 3a as shown in FIG. Anyway.
[0093]
In addition, since the liquid crystal display panel 100 in each of the embodiments described above is applied to a color liquid crystal projector, the three liquid crystal display panels 100 are used as RGB light valves, and each panel has an RGB color separation. The light of each color separated through the dichroic mirror for use is incident as incident light. Therefore, in each embodiment, the counter substrate 2 is not provided with a color filter. However, in the liquid crystal display panel 100a, an RGB color filter may be formed on the counter substrate 2 together with its protective film in a predetermined region facing the pixel electrode 11 where the black matrix 23 is not formed. In this way, the liquid crystal display panel of the present embodiment can be applied to a color liquid crystal display device such as a direct-view type or a reflective type color liquid crystal television other than the liquid crystal projector.
[0094]
In the liquid crystal display panel 100 of each embodiment, incident light is incident from the counter substrate 2 side as in the conventional case, but since the light shielding layer 3 is present, incident light is incident from the TFT array substrate 1 side. However, the light may be emitted from the counter substrate 2 side. That is, even when the liquid crystal display panel 100a is attached to the liquid crystal projector as described above, it is possible to prevent light from entering the channel-forming a-Si layer 32 and to display a high-quality image.
[0095]
In the liquid crystal display panel 100 of each embodiment, a planarizing film may be further applied on the third interlayer insulating layer 43 by spin coating or the like in order to suppress alignment defects of liquid crystal molecules on the TFT array substrate 1 side. Good.
[0096]
In each of the embodiments, the switching element of the liquid crystal display panel 100 has been described as a normal staggered p-Si TFT, but other types of TFTs such as an inverted staggered TFT and an a-Si TFT are used. However, it can be applied in various forms under the problem of preventing the return light from entering the channel forming semiconductor layer.
[0097]
Furthermore, in the liquid crystal display panel 100 of each embodiment, the liquid crystal layer 50 is composed of nematic liquid crystal as an example, but if a polymer dispersed liquid crystal in which liquid crystal is dispersed as fine particles in a polymer is used, an alignment film 12 and 22 as well as the aforementioned polarizing film, polarizing plate and the like are not necessary, and the advantages of high luminance and low power consumption of the liquid crystal display panel due to the increased light utilization efficiency can be obtained. Further, by forming the pixel electrode 11 from a metal film having a high reflectance such as Al, when the liquid crystal display panel 100 is applied to a reflective liquid crystal display device, the liquid crystal molecules are substantially vertically aligned in the state where no voltage is applied. Also, SH (super homeotropic) type liquid crystal may be used. Furthermore, in the liquid crystal display panel 100, the common electrode 21 is provided on the counter substrate 2 side so as to apply an electric field (longitudinal electric field) perpendicular to the liquid crystal layer 50, but an electric field parallel to the liquid crystal layer 50 ( The pixel electrode 11 is composed of a pair of electrodes for generating a horizontal electric field so as to apply a horizontal electric field (that is, the electrode for generating a vertical electric field is not provided on the side of the counter substrate 2). It is also possible to provide a lateral electric field generating electrode on the side. Using a horizontal electric field in this way is more advantageous in widening the viewing angle than using a vertical electric field. In addition, the present embodiment can be applied to various liquid crystal materials (liquid crystal phases), operation modes, liquid crystal alignments, driving methods, and the like.
[0098]
【The invention's effect】
According to the liquid crystal display panel according to claim 1, a slit is formed in a contact portion between the light shielding layer made of a refractory metal and the conductive layer connected to the constant potential source, and the opening shape of the contact hole Is formed in a circular shape, so that the contact portion and the contact hole are distorted or cracked, or the first substrate around the contact portion and the constituent elements of the conductive layer are distorted or cracked. Can be prevented from entering. As a result, the electrical connection between the contact portion and the conductive layer is reliably maintained in a good state over a long period of time, so that the potential of the light shielding layer can be stably maintained at a constant potential, and the switching element Does not adversely affect the switching characteristics. Therefore, it is possible to display a high-quality image with high contrast and good color.
[0099]
According to the liquid crystal display panel of claim 2, since the thermal compatibility between the light-shielding layer containing silicon, the interlayer insulating layer made of highly insulating glass or quartz substrate, and the first substrate is good, the light-shielding layer is distorted. It is possible to more effectively avoid the occurrence of cracks or the occurrence of distortions or cracks in the first substrate, each component of the conductive layer, the interlayer insulating layer, or the like.
[0100]
According to the liquid crystal display panel according to claim 3, the contact portion for electrical connection between the light shielding layer and the conductive layer has a pattern width of 100 μm or less due to the slit, and the diameter of the opening of the contact hole Is set to 50 μm or less, so that the stress generated due to the difference in physical properties such as the thermal expansion coefficient between the first substrate formed of quartz or the like and the interlayer insulating layer is surely relieved, and light shielding It is possible to more effectively avoid a situation in which the layer is distorted or cracked, or the first substrate, each component of the conductive layer, the interlayer insulating layer, or the like is distorted or cracked.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a configuration of a liquid crystal display panel according to an embodiment of the present invention.
2 is a perspective view of each layer formed on a TFT array substrate constituting the liquid crystal display panel of FIG.
3 is a cross-sectional view of a storage capacitor constituting the liquid crystal display panel of FIG.
4 is a plan view showing an overall configuration of the liquid crystal display panel of FIG. 1. FIG.
FIG. 5 is a cross-sectional view taken along line HH ′ of FIG.
FIG. 6 is a plan view showing a contact portion of a light shielding layer having a rectangular contact hole as a comparative example.
7 is a cross-sectional view illustrating a configuration of a contact portion with a constant potential wiring of a light shielding layer in the liquid crystal display panel of FIG.
FIG. 8 is a process diagram (part 1) illustrating a manufacturing process of the liquid crystal display panel of FIG. 1 in order.
FIG. 9 is a process diagram (part 2) illustrating the manufacturing process of the liquid crystal display panel of FIG. 1 in order.
FIG. 10 is a process diagram (part 3) illustrating the manufacturing process of the liquid crystal display panel of FIG. 1 in order.
FIG. 11 is a process diagram (part 4) illustrating the manufacturing process of the liquid crystal display panel of FIG. 1 in order.
12 is a plan view showing another aspect regarding the positions of the contact portions and contact holes of the light shielding layer in the liquid crystal display panel of FIG. 1. FIG.
13 is a plan view showing another aspect regarding the position of the slit provided in the contact portion of the light shielding layer in the liquid crystal display panel of FIG. 1. FIG.
[Explanation of symbols]
1 ... TFT array substrate
2 ... Counter substrate
3 ... Light-shielding layer
3a ... Contact part
11: Pixel electrode
12 ... Alignment film
21 ... Common electrode
22 ... Alignment film
30 ... TFT
31 ... Gate electrode
32 ... p-Si layer
33 ... Gate insulating layer
34 ... Source area
35 ... Source electrode (signal electrode)
36 ... Drain region
37, 38 ... contact holes
41. First interlayer insulating layer
42. Second interlayer insulating layer
43 ... Third interlayer insulating layer
50 ... Liquid crystal layer
52 ... Sealant
81 ... Contact hole
82 ... Slit
83 ... Constant potential wiring
100a, 100b ... Liquid crystal display panel
101... X-side driver circuit
102 ... External mounting terminal
104... Y-side driver circuit

Claims

A switching element; a light-shielding layer provided at a position facing the switching element; and an insulating layer disposed between the light-shielding layer and the switching element, wherein the thermal expansion coefficient is different from that of the light-shielding layer. A TFT array substrate comprising:
A contact portion formed of the light shielding layer and electrically connected to a constant potential wiring for supplying a constant potential;
The TFT array substrate according to claim 1, wherein the contact portion is formed on the TFT array substrate, and the contact portion is provided with a slit that is open at least one of the contact portion in plan view.

The TFT array substrate according to claim 1,
The TFT array substrate, wherein the light shielding layer is made of a refractory metal.

The TFT array substrate according to claim 1,
The TFT array substrate according to claim 1, wherein a width of the contact portion in which the slit is not formed is approximately the same as a width of a portion of the contact portion divided by the slit.

A TFT array substrate comprising a switching element, a light shielding layer provided at a position facing the switching element, and an insulating layer disposed between the light shielding layer and the switching element,
A contact portion formed of the light shielding layer and electrically connected to a constant potential wiring for supplying a constant potential;
The light shielding layer is formed of a refractory metal,
The TFT array substrate according to claim 1, wherein the contact portion is formed on the TFT array substrate, and the contact portion is provided with a slit that is open at least one of the contact portion in plan view.

A TFT array substrate comprising a switching element, a light shielding layer provided at a position facing the switching element, and an insulating layer disposed between the light shielding layer and the switching element,
The light shielding layer is formed, and is connected to a constant potential wiring that supplies a constant potential, and includes a contact portion provided with a slit that is open at least one in a plan view.
The insulating layer is also formed on the contact portion;
The TFT array substrate, wherein the constant potential wiring is electrically connected to the contact portion through a circular contact hole provided in the insulating layer.

In the TFT array substrate according to claim 5,
A TFT array substrate, wherein the contact hole is tapered.

A pair of first and second substrates;
Liquid crystal sandwiched between the first and second substrates;
A plurality of pixel electrodes provided in a matrix on the side of the first substrate facing the liquid crystal;
A plurality of switching elements which are provided on the first substrate corresponding to the plurality of pixel electrodes and which respectively control the switching of the plurality of pixel electrodes;
A light-shielding layer made of a refractory metal provided between the first substrate and the plurality of switching elements at positions facing the plurality of switching elements, respectively.
A conductive layer provided on the first substrate and connected to a constant potential source;
An interlayer insulating layer provided between the plurality of light shielding layers and the plurality of switching elements, and between the light shielding layer and the conductive layer;
The light shielding layer has a contact portion in which at least one of the slits is opened in plan view, and the contact portion and the conductive layer have a circular opening shape formed in the interlayer insulating layer. Electrically connected through the contact hole,
A liquid crystal display panel characterized by that.