JP3695764B2

JP3695764B2 - Baseband signal generator for digital modulators

Info

Publication number: JP3695764B2
Application number: JP00060993A
Authority: JP
Inventors: 小坂　　明雄; 光文吉本; 光司浜; 敏範飯沼
Original assignee: Tottori Sanyo Electric Co Ltd; Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1992-01-07
Filing date: 1993-01-06
Publication date: 2005-09-14
Anticipated expiration: 2020-09-14
Also published as: JPH0690259A

Description

【０００１】
【産業上の利用分野】
この発明は、デジタル変調器のためのベースバンド信号生成器に関し、特に、自動車電話、携帯用電話、コードレス電話などのデジタル方式の通信機器におけるＭＯＤＥＭとして用いられるデジタル変調器のためベースバンド信号生成器に関する。
【０００２】
【従来の技術】
従来、デジタル方式の通信機器においては、伝送の効率化のために、デジタルの情報信号（ベースバンド信号）で搬送波信号を変調することによって、情報信号の伝送が行なわれている。
【０００３】
このような変調の方式としては、デジタルのベースバンド信号（変調波信号）に応じて搬送波信号の振幅を変化させる振幅変調方式、変調波信号に応じて搬送波の周波数を偏移させる周波数変調方式、変調波信号に応じて搬送波の位相を変化させる位相変調方式、変調波信号に応じて搬送波の振幅および位相をそれぞれ独立して変化させる振幅位相変調方式などの種々の方式が用いられている。
【０００４】
このように変調波信号によって変調された搬送波信号（変調信号）Ｓ（ｔ）は、一般的に、次のように表わすことができる。
【０００５】

ここで、Ａ（ｔ）は振幅、ωｃは搬送波周波数、φ（ｔ）は変調波信号の位相を示している。
【０００６】
上記の第（１）式から明らかなように、変調信号は、２つの直交した成分、すなわち同相（Ｉ相）成分（上記（１）式の第１項）および直交位相（Ｑ相）成分（上記（１）式の第２項）の和の形で表わすことができる。したがって、このような変調信号は、直交変調器を用いて形成することができる。
【０００７】
図１４および図１５は、それぞれ、このような直交変調器の原理を概念的に示すブロック図および空間ダイアグラムである。なお、以下の例においては、ベースバンド信号に応じて搬送波の位相を変化させる位相変調方式を示すものとし、この場合には振幅Ａ（ｔ）は１に固定される。
【０００８】
図１４を参照すると、入力端子１を介して与えられたデジタルのベースバンド信号に応じて、マッピング回路２から、変調波信号のＩ相およびＱ相成分が矩形波信号として出力される。このＩ相成分は、ローパスフィルタ（ＬＰＦ）３を介して乗算器７の入力に与えられ、一方、Ｑ相成分は、ＬＰＦ４を介して乗算器８の一方の入力に与えられる。
【０００９】
乗算器７の他方の入力には、信号源５から搬送波信号ｃｏｓωｃｔが与えられ、これにより乗算器７からは、変調信号のＩ相成分ｓｉｎφ（ｔ）・ｃｏｓωｃｔが出力される。また、乗算器８の他方入力には、信号源５からの搬送波信号を位相シフト回路６でπ／２だけ位相シフトして得られるｓｉｎωｃｔが与えられ、これにより乗算器８からは、変調信号のＱ相成分ｃｏｓφ（ｔ）・ｓｉｎωｃｔが出力される。このようにして得られるＩ相成分およびＱ相成分は、図１５に示すように、Ｉ，Ｑ座標上に１対１の対応関係で表示される。
【００１０】
これらのＩ相成分およびＱ相成分が加算器９によって加算され、第（１）式に示すような変調信号が形成されて、出力端子１０から出力される。
【００１１】
なお、上述のマッピング回路２は、予め計算によって得られたデジタル変調波信号のＩ相およびＱ相の帯域制限された信号波形データが記憶されたＲＯＭを含んでいる。そして、入力端子１を介して与えられたデジタルベースバンド信号をアドレスとして、上記波形データが読出される。
【００１２】
ところで、このような直交変調器を用いて、Ｍ相ＰＳＱ（Phase Shift Keying）信号を発生する場合が考えられる。図１６は、このようなＭ相ＰＳＫ信号の一例であるπ／４シフトＱＰＳＫ（Quadli Phase Shift Keying ）信号の発生原理を概念的に説明する図である。
【００１３】
図１６を参照して、ある時点におけるベースバンド信号（変調波信号）のＩ相成分およびＱ相成分のデータに対応する信号点が、図１６の半径１の単位円上の、ａ，ｃ，ｅ，ｇのうちのいずれかに存在すると仮定する。そして、所定の時間スロットが経過した後の次の時点において、この信号点は、Ｉ軸およびＱ軸をπ／４回転させて得られる２つの仮想軸と半径１の単位円との交点ｂ，ｄ，ｆ，ｈのうちのいずれかに移動する。以下同様に、所定の時間スロットごとに、Ｉ軸およびＱ軸はπ／４ずつ回転されて、信号点は、単位円上を順次移動していく。
【００１４】
たとえば、図１６において、最初の時点に信号点がａ点に存在しかつベースバンド信号が変化しないと仮定した場合、所定の時間スロットごとに、すなわちＩ軸およびＱ軸がπ／４回転されるごとに、信号点は、ａ点→ｂ点→ｃ点→ｄ点→ｅ点→ｆ点→ｇ点→ｈ点というように移動していく。この場合、図１６から明らかなように、Ｉ相およびＱ相のデータは各々、“１”，“１／√２”，“０”，“−１／√２”，“−１”という５種類の値を得ることになる。
【００１５】
一方、日本のデジタル方式自動車電話システム標準規格（ＲＣＲ）および北米の自動車電話規格（ＴＩＡ−ＩＳ−５４）によれば、π／４シフトＱＰＳＫ変調に際して、差動符号化が行なわれることになっている。このような差動符号化を行なうことにより、連続するシンボル間の相対位相のみを問題にすればよいので、図１６の信号空間ダイアグラムを図１７に示すようにπ／８だけ位相シフトすれば、Ｉ相およびＱ相のデータはそれぞれ４値レベルを有することになる。
【００１６】
このような差動符号化を用いた、π／４シフトＱＰＳＫ変調を一般的にπ／４シフトＤＱＰＳＫ変調と称し、そのためのベースバンド信号の生成手段について簡単に説明する。まず、入力された直列のデジタルベースバンド信号は、シリアル／パラレル変換回路によって、（Ｘ_k，Ｙ_k）というシンボルデータに変換される。そして、このシンボルデータ（Ｘ_k，Ｙ_k）は、差動符号化およびマッピング回路によって、次の式に基づいて、直交信号（Ｉ_k，Ｑ_k）に変換される。
【００１７】
【数１】

【００１８】
ただし、上述のΔΦ（Ｘ_k，Ｙ_k）は、次の表により規定される。
【００１９】
【表１】

【００２０】
このようにして得られた信号Ｉ_kおよびＱ_kは、それぞれ、低域通過フィルタによって帯域制限がなされた後、ベースバンド信号のＩ相成分およびＱ相成分として、直交変調器に供給される。
【００２１】
図１８は、このような原理を用いた、この発明の背景技術となるベースバンド信号生成器の構成を概略的に示す図である。図１８を参照すると、入力端子２１を介して与えられたるシリアルのデジタルベースバンド信号は、シリアル／パラレル変換回路２２によってパラレルの２ビットデータに変換される。差動符号化およびマッピング回路２３は、このシリアル／パラレル変換回路２２からの現在の２ビットのデータと、１クロック前の２ビットデータとの差動符号化を行なうとともに、信号空間ダイアグラム上のマッピングを行なう。タイミング信号発生回路２４は、シンボルレートよりも高い周波数を有するクロック信号によって駆動されて、入力信号用のクロック信号、シンボル周期のクロック信号およびデジタルフィルタのためのクロック信号を発生する。
【００２２】
差動符号化およびマッピング回路２３から出力されたＩ相およびＱ相のシンボルマッピングデータはそれぞれ、ルートナイキストフィルタのインパルス応答波形を有するデジタルフィルタ２５および２６によって帯域制限され、Ｄ／Ａコンバータ２７および２８に与えられる。この結果、Ｄ／Ａコンバータ２７および２８からは、それぞれ、帯域制限されたＩ相およびＱ相のアナログベースバンド信号が供給され、出力端子２９および３０を介して、変調信号発生部３１（図１４の要素５ないし９に対応する）に与えられる。そして、形成された変調信号が出力端子３２を介して出力される。
【００２３】
次に、図１９は、図１８に示した一方のデジタルフィルタ２５の構成を示すブロック図である。なお、他方のデジタルフィルタ２６も、このデジタルフィルタ２５と同じ構成を有している。このデジタルフィルタ２５は、差動符号化およびマッピング回路２３から供給されるＩ相のシンボルマッピングデータを、タイミング信号発生回路２４から供給される、シンボル周期のクロック信号ＳＣＫに応じてシフトしながら蓄積するシンボルマッピングデータ蓄積回路２５ａと、図２０に示すような、所定の有限のシンボル区間におけるインパルス入力（Ｉ_kまたはＱ_k）に対応する予め計算したルートナイキストフィルタ出力（インパルス応答信号）を重ね合せた波形が記憶されたＲＯＭ２５ｂとからなる。図１９において、Ｍ５１およびＭ５０の２ビットが最新のシンボルマッピングデータに相当し、Ｐ５１およびＰ５０の２ビットが最も古いシンボルマッピングデータに相当する。
【００２４】
ＲＯＭ２５ｂに記憶されている内容は、蓄積回路２５ａから出力されるシンボルマッピングデータおよびタイミング信号発生回路２４から供給される２ビットの時間情報Ａ１およびＡ０に基づいて読出される。以下に説明する例においては、各相のデジタルフィルタを構成するＲＯＭには、中心シンボル区間を挟んで前後それぞれ５シンボル区間ずつ、すなわち合計１１シンボル期間（ＲＯＭのタップ数で１１）に対応するデータが蓄積される。すなわち上述の差動符号化によって各相のシンボルマッピングデータは４値レベルを有するため、図１９のＲＯＭ２５ｂには、４¹¹通りのデータパターンに対応するインパルス応答を重ね合せた波形が予め記憶される。
【００２５】
このようなＲＯＭ２５ｂのアドレスとしては、４値のシンボルマッピングデータを１１シンボル区間にわたって蓄積するための１１×２＝２２ビットと、データ読出のための時間情報の２ビットとで、合計２２＋２＝２４ビット必要である。ここで、データ長を８ビットとすると、ＲＯＭ２５ｂの容量は、２⁽²²⁺²⁾×８＝２²⁷ビットとなり、Ｉ相およびＱ相の両相では、合計で２²⁷×２＝２²⁸＝２６８ギガビットという大きなＲＯＭ容量が必要となる。
【００２６】
一方、１９９０年１１月発行の電子情報学会論文誌Ｂ−ＩＩ，Ｖｏｌ．Ｊ７３−Ｂ−Ｎｏ．１１の第６３９頁ないし第６５０頁の「１．５ＧＨｚπ／４シフトＱＰＳＫ−ＴＤＭＡ伝送システム実験」に開示されているように、データの各レベルに対して１個のＲＯＭを割当てて、各ＲＯＭの出力の総和を取るように構成することも考えられるが、この場合には、各ＲＯＭのアドレスは１１＋２＝１３ビット必要であり、データ長を８ビットとすると、各レベルごとのＲＯＭの容量は２⁽¹¹⁺²⁾×８＝２¹⁶ビットとなる。したがって、４値レベルのデータの場合、Ｉ相およびＱ相の各々に２¹⁶×４＝２¹⁸ビット必要であり、Ｉ相およびＱ相の両相では、合計で２¹⁸×２＝２¹⁹ビット＝５２４キロビットというやはり大きな容量が必要となる。このように大容量のＲＯＭまたは多数のＲＯＭが必要になると、変調器のＬＳＩ化が困難になるとともに、製造コストの上昇を招くことなる。
【００２７】
また、従来のデジタル変調器では、バースト送信への対応が考えられていないため、何の対策もなくバースト送信を行なうと、送信スプリアスが発生してしまう。より詳細に説明すると、通常のバースト送信時には、図２１の（ａ）に示すように、断続的に送信が行なわれる。図２１の（ａ）に示すように送信の時間幅をＴ_B（秒）とすると、次式で表わされるスペクトルが発生する。
【００２８】
Ａ_D（ｆ）＝Ｔ_B・（ｓｉｎπｆＴ_B／πｆＴ_B） …（３）
図２２は、このようなスペクトルを表わすグラフであり、斜線で示した部分がスプリアスの発生原因となる。
【００２９】
このような送信スプリアスの発生を防止するために、図２１の（ｂ）に示すようにバーストの立上がりおよび立下がりを滑らかにするいわゆるランプ処理が必要になる。図２１（ｃ）は、このような立上がり時および立下がり時における送信波形の拡大図である。立上がり時の関数としては、次のような関数が用いられる。
【００３０】
１／２−（１／２）・ｃｏｓ［π・（ｔ／２Ｔ_S）］ …（４）
また、立下がり時の関数としては、次のような関数が用いられる。
【００３１】
１／２＋（１／２）・ｃｏｓ［π・（ｔ／２Ｔ_S）］ …（５）
なお、上記（４）および（５）式においてＴ_Sは、シンボル周期を表わす。
【００３２】
このようなランプ処理を実行するためには、ランプ処理専用のＲＯＭをさらに追加する必要がある。したがって、バースト送信に対応できるデジタル変調器を従来の方式で実現する場合には、ＲＯＭの容量はさらに増大してしまうことになる。
【００３３】
【発明が解決しようとする課題】
以上のように、従来のデジタル変調器のためのベースバンド信号生成器においては、大容量のまたは多数のＲＯＭを必要とするため、デジタル変調器のＬＳＩ化が困難であり、製造コストの上昇を招いていた。
【００３４】
さらに、デジタル変調器をバースト送信対応可能とするためにはさらにＲＯＭ容量が必要となり、上述の問題点はより顕著なものとなっていた。
【００３５】
この発明の目的は、ＬＳＩ化が容易でありかつ製造コストが安価なデジタル変調器のためのベースバンド信号生成器を提供することである。
【００３６】
この発明の他の目的は、大容量のＲＯＭを用いることなく構成されたデジタル変調器のためのベースバンド信号生成器を提供することである。
【００３７】
この発明のさらに他の目的は、ＲＯＭ容量の増大を伴うことなくバースト送信への対応が可能なデジタル変調器のためのベースバンド信号生成器を提供することである。
【００３８】
【課題を解決するための手段】
この発明は、要約すれば、デジタル変調器のためのベースバンド信号生成器であって、デジタルベースバンド信号を供給する手段と、デジタルベースバンド信号に差動符号化処理およびマッピング処理を施して、互いに異なる位相における複数のシンボルマッピングデータに変換する手段と、複数のシンボルマッピングデータのそれぞれの帯域を制限する複数のデジタルフィルタ手段と、複数のデジタルフィルタ手段の出力をそれぞれアナログのベースバンド信号に変換する複数の変換手段とを備えており、複数のデジタルフィルタ手段の各々は、シンボルマッピングデータを複数のシンボル区間に相当する分だけ蓄積する手段と、複数のシンボル区間に対応して設けられ、所定のフィルタのインパルス応答波形に対応するシンボルデータをそれぞれ記憶した複数の読出専用記憶手段と、複数の読出専用記憶手段から読出されたシンボルデータを加算する手段とを含んでいる。
【００３９】
この発明の他の局面に従うと、複数のデジタルフィルタ手段の各々は、複数の読出専用記憶手段からのシンボルデータの読出を選択的に０にする出力マスク手段と、バースト送信の指定に応じて、所定のタイミングで出力マスク手段を制御するマスク制御手段とをさらに含んでいる。
【００４０】
【作用】
それゆえに、この発明によれば、従来に比べて非常に小さいＲＯＭ容量でベースバンド信号生成器を実現することができるため、デジタル変調器のＬＳＩ化が容易になるとともに製造コストの上昇を抑えることができる。
【００４１】
さらにこの発明によれば、ＲＯＭ容量を増大させることなく、バースト送信時における送信スプリアスの発生を防止することができ、バースト送信対応のデジタル変調器のためのベースバンド信号生成器を実現することができる。
【００４２】
【実施例】
図１は、この発明の一実施例であるベースバンド信号生成器を構成するデジタルフィルタを示すブロック図である。このデジタルフィルタは、図１８のベースバンド信号生成器のデジタルフィルタ２５（または２６）に対応するものであり、ベースバンド信号生成器のデジタルフィルタ以外の部分の構成は、図１８に示した従来のものと同じである。
【００４３】
この図１の実施例においては、デジタルフィルタを複数のＲＯＭで構成して、ルートナイキストフィルタのインパルス応答波形を各シンボル区間ごとに別々に対応するＲＯＭに蓄積しておき、それぞれのＲＯＭの出力を加算することにより、インパルス応答波形を重ね合せた波形のデータを得る方法を提案するものである。以下、このような方法を、シンボルタップＲＯＭ分割法と称することにする。
【００４４】
図１を参照すると、シンボルマッピングデータ蓄積回路２５ａは、図１９のものと同じであり、その説明はここでは繰り返さない。図１の実施例において、シンボルマッピングデータ蓄積回路２５ａから出力される２２ビットのシンボルマッピングデータは、それぞれのシンボル区間ごとに、対応するＲＯＭ４０ないし５０に与えられる。これらのＲＯＭの各々は、シンボルマッピングデータ蓄積回路２５ａからの対応する２ビットのシンボルマッピングデータ（Ａ２，Ａ３）と、タイミング信号発生回路２４（図１８）からの２ビットの時間情報（Ａ１，Ａ０）をアドレスとし、各ＲＯＭに記憶されているデータ長は、図２０に示したロールオフファクタα＝０．５のルートナイキストフィルタのインパルス応答波形の各シンボル区間ごとのダイナミックレンジによって、各ＲＯＭごとに異なっている。
【００４５】
より詳細に説明すると、蓄積数−５のシンボル区間に対応するＲＯＭ４０，蓄積数−４のシンボル区間に対応するＲＯＭ４１，蓄積数４のシンボル区間に対応するＲＯＭ４９および蓄積数５のシンボル区間に対応するＲＯＭ５０のそれぞれからは、２ビットのデータ長のシンボルデータ（Ｄ０，Ｄ１）が供給される。これは、それぞれのシンボル区間のダイナミックレンジを考慮して、これらのシンボル区間における応答として２ビットで十分であると判断されたからである。同様に各シンボル区間のダイナミックレンジを考慮して蓄積数−３のシンボル区間に対応するＲＯＭ４２および蓄積数３のシンボル区間に対応するＲＯＭ４８のそれぞれからは、３ビットのデータ長のシンボルデータ（Ｄ０−Ｄ２）が供給され、蓄積数−２のシンボル区間に対応するＲＯＭ４３および蓄積数２のシンボル区間に対応するＲＯＭ４７のそれぞれからは、４ビットのデータ長のシンボルデータ（Ｄ０−Ｄ３）が供給され、蓄積数−１のシンボル区間に対応するＲＯＭ４４および蓄積数１のシンボル区間に対応するＲＯＭ４６のそれぞれからは、７ビットのデータ長のシンボルデータ（Ｄ０−Ｄ６）が供給され、さらに蓄積数０のシンボル区間に対応するＲＯＭ４５からは、８ビットのデータ長のシンボルデータ（Ｄ０−Ｄ７）が供給される。
【００４６】
これらのＲＯＭ４０ないし５０の出力は、加算器５１によって加算され、Ｉ相の８ビットの帯域制限されたデジタルベースバンド信号に変換される。
【００４７】
このようにして、Ｉ相およびＱ相のデジタルフィルタ２５および２６から出力されたデジタルのベースバンド信号は、それぞれ、対応するＤ／Ａコンバータ２７および２８（図１８）によってアナログベースバンド信号に変換され、変調信号発生部３１（図１８）に与えられる。以後の動作は、図１８の従来例と同じである。
【００４８】
上述の図１に示した例では、Ｉ相およびＱ相の各々のＲＯＭの容量は以下のとおりである。すなわち、図１の各ＲＯＭ４０ないし５０の各々について見ると、各ＲＯＭのアドレスは２＋２＝４ビット必要であり、それぞれのデータ長としては、上述のようにＲＯＭによって異なっている。すなわち、データ長が２ビットのＲＯＭが４個（４０，４１，４９，５０）、３ビットのＲＯＭが２個（４２，４８）、４ビットのＲＯＭが２個（４３，４８）、７ビットのＲＯＭが２個（４４，４６）および８ビットのＲＯＭが１個（４５）存在している。したがって、各相の１１個のＲＯＭの容量の総和は次のとおりである。
【００４９】
２⁽²⁺²⁾×２×４＋２⁽²⁺²⁾×３×２＋２⁽²⁺²⁾×４×２＋２⁽²⁺²⁾×７×２＋２⁽²⁺²⁾×８×１＝７０４ビット
したがって、Ｉ相およびＱ相の両相では、合計で７０４×２＝１４０８ビットとなり、前述した従来例の２６８ギガビットと比べると約１／１９０６５０、５２４キロビットに比べると１／３７２という非常に小さいＲＯＭ容量で、π／４シフトＤＱＰＳＫ変調のためのベースバンド信号生成器を実現することができる。
【００５０】
以上のように、この発明の第１の実施例によれば、従来に比べて非常に小さいＲＯＭ容量でデジタル変調器のためのベースバンド信号生成器を実現することができるため、デジタル変調器のＬＳＩ化が容易になるとともに、製造コストの上昇を抑えることができる。
【００５１】
次に、図２は、この発明の第２の実施例であるベースバンド信号生成器を構成するデジタルフィルタを示すブロック図である。この図２に示すデジタルフィルタは、図１のデジタルフィルタと同様に、図１８のデジタルフィルタ２５（または２６）に対応するものであり、この図２の実施例のベースバンド信号生成器のデジタルフィルタ以外の部分の構成は、図１８に示した従来例と同じである。したがってその説明はここでは繰り返さない。
【００５２】
図２に示した第２実施例のデジタルフィルタは、図１のシンボルタップＲＯＭ分割法を用いた変形例である。図２において、シンボルマッピングデータ蓄積回路２５ａは、図１に示したものと同じである。このシンボルマッピングデータ蓄積回路２５ａから出力される２２ビットのシンボルマッピングデータは、３つのグループに分割されて、対応するＲＯＭ６０ないし６２に与えられる。より詳細に説明すると、ＲＯＭ６０は、蓄積回路２５ａから与えられる８ビットのデータ（Ｍ２０−Ｍ５１）およびタイミング信号発生回路２４からの２ビットの時間情報をアドレス（Ａ０−Ａ９）とし、ＲＯＭ６１は、６ビットのデータ（Ｐ１０−Ｍ１１）および２ビットの時間情報をアドレス（Ａ０−Ａ７）とし、ＲＯＭ６２は、８ビットのデータ（Ｐ５０−Ｐ２１）および２ビットの時間情報をアドレス（Ａ０−Ａ９）とし、これらのＲＯＭに記憶されるデータ長は、図２０に示したロールオフファクタα＝０．５のルートナイキストフィルタのインパルス応答波形のシンボル区間ごとのダイナミックレンジによって、ＲＯＭごとに異なっている。
【００５３】
より詳細に説明すると、蓄積数−５，−４，−３および−２に対応するＲＯＭ６０からは５ビットのデータ長のシンボルデータ（Ｄ０−Ｄ４）が供給される。これは、これらのシンボル区間のダイナミックレンジを考慮して、これらのシンボル区間における応答は５ビットで十分であると判断されたからである。同様に、各シンボル区間のダイナミックレンジを考慮して、蓄積数−１，０および１に対応するＲＯＭ６１からは８ビットのデータ長のシンボルデータ（Ｄ０−Ｄ７）が供給され、蓄積数２，３，４および５のシンボル区間に対応するＲＯＭ６２からは５ビットのデータ長のシンボルデータ（Ｄ０−Ｄ４）が供給される。これらのＲＯＭ６０ないし６２の出力は、加算器６３によって加算され、Ｉ相の８ビットの帯域制限されたデジタルベースバンド信号に変換される。
【００５４】
このようにして、Ｉ相およびＱ相のデジタルフィルタ２５および２６から出力されたデジタルのベースバンド信号は、それぞれ、対応するＤ／Ａコンバータ２７および２８（図１８）によってアナログのベースバンド信号に変換され、変調信号発生部３１（図１８）に与えられる。以後の動作は、図１８の従来例と同じである。
【００５５】
上述の図２に示した例では、Ｉ相およびＱ相の各々のＲＯＭの容量は以下のとおりである。すなわち、ＲＯＭ６０および６２については、各々アドレスは８＋２＝１０ビット必要であり、データ長は５ビットである。また、ＲＯＭ６１については、アドレスは６＋２＝８ビット必要であり、データ長は８ビットである。したがって、各相の３つのＲＯＭの容量の総和は次のとおりとなる。
【００５６】
２⁽⁸⁺²⁾×５＋２⁽⁶⁺²⁾×８＋２⁽⁸⁺²⁾×５＝１２２８８ビット
したがって、Ｉ相およびＱ相の両相では、合計で１２２８８×２＝２４５７６ビットとなり、非常に小さいＲＯＭ容量でπ／４シフトＤＱＰＳＫ変調のためのベースバンド信号生成器を実現することができる。以上のように、この発明の第２の実施例によっても、前述の第１の実施例ほどではないが、かなり小さいＲＯＭ容量でデジタル変調器のためのベースバンド信号生成器を実現することができるため、デジタル変調器のＬＳＩ化が容易になるとともに、製造コストの上昇を抑えることができる。
【００５７】
次に、図３は、この発明の第３の実施例によるベースバンド信号生成器を含むデジタル変調器の全体図である。この第３の実施例は、上述の第１の実施例のシンボルタップＲＯＭ分割法を前提として、さらにバースト送信にも対応可能なベースバンド信号生成器を提供するものである。
【００５８】
図３を参照すると、入力端子７１を介して与えられたシリアルのベースバンド信号ＡＮは、シリアル／パラレル変換回路７２によって、パラレルの２ビットデータ（ＹＫ，ＸＫ）に変換される。差動符号化およびマッピング回路７３は、このシリアル／パラレル変換回路７２からの現在の２ビットデータと、１クロック前の２ビットデータとの差動符号化を行なうとともに、信号空間ダイアグラム上のマッピングを行なう。タイミング信号発生回路７４は、シンボルレート（２１ＫＨｚ）よりも高い周波数を有するクロック信号によって駆動され、入力信号用のクロック信号（ＣＬＫ４２Ｋ）、シンボル周期のクロック信号（ＣＬＫ２１Ｋ）およびデジタルフィルタのためのクロック信号（Ａ０，Ａ１，Ａ２，Ａ３）およびＩ／Ｑ切換信号（Ｉ／Ｑ）を発生する。
【００５９】
差動符号化およびマッピング回路７３から出力されたＩ相のシンボルマッピングデータ（Ｉ０，Ｉ１）およびＱ相のシンボルマッピングデータ（Ｑ０，Ｑ１）は、デジタルフィルタ７５によって帯域制限され、８ビットのベースバンド信号（ＤＡ０−ＤＡ７）として出力される。Ｉ／Ｑ分離回路７６は、タイミング信号発生回路７４からのＩ／Ｑ切換信号に応じて、デジタルフィルタ７５の出力であるベースバンド信号を、Ｉ相およびＱ相のベースバンド信号（ＩＤ０−ＩＤ７，ＱＤ０−ＱＤ７）に分離する。そして、Ｉ相のベースバンド信号（ＩＤ０−ＩＤ７）は、Ｄ／Ａコンバータ７７ＡによってＩ相のアナログベースバンド信号（ｉ（ｔ））に変換され、Ｑ相のベースバンド信号（ＱＤ０−ＱＤ７）は、Ｄ／Ａコンバータ７７ＢによってＱ相のアナログベースバンド信号（ｑ（ｔ））に変換される。
【００６０】
これらのＩ相およびＱ相のアナログベースバンド信号は、ＬＰＦ７８Ａおよび７８Ｂによってそれぞれ標本化ノイズが除去された後、図１４に示したものと同様の構成のアナログ変調部に与えられる。より詳細に説明すると、ＬＰＦ７８Ａからのアナログベースバンド信号ｉ（ｔ）は、乗算器８０の一方入力に与えられ、ＬＰＦ７８Ｂからのアナログベースバンド信号（ｑ（ｔ））は、乗算器８１の一方入力に与えられる。乗算器８０の他方入力には、信号源７９から搬送波信号が与えられ、これにより乗算器８０からは、変調信号のＩ相成分が出力される。また、乗算器８１の他方入力には、信号源７９からの搬送波信号を位相シフト回路８２でπ／２だけ位相シフトして得れらる信号が与えられ、これにより乗算器８１からは、変調信号のＱ相成分が出力される。これらのＩ相成分およびＱ相成分が加算器８３によって加算され、その結果がアナログの変調信号として出力端子８４から出力される。
【００６１】
次に、図４は、図３のシリアル／パラレル変換回路７２の詳細を示す図である。このシリアル／パラレル変換回路７２は、図４に示すように、４個のフリップフロップ７２Ａ，７２Ｂ，７２Ｃおよび７２Ｄによって構成される。入力端子７１（図３）を介して入力されるシリアルデータＡＮは、タイミング信号発生回路７４から与えられるデータレートのクロック信号ＣＬＫ４２Ｋ（４２ＫＨｚ）でサンプルされて、フリップフロップ７２Ａおよび７２Ｂに２ビット分蓄積される。この蓄積データはさらに、タイミング信号発生回路７４から与えられるシンボル周期のクロック信号ＣＬＫ２１Ｋ（２１ＫＨｚ）でサンプルされて、２ビットのパラレルデータ（ＹＫ，ＸＫ）として出力される。
【００６２】
次に、図５は、図３の差動符号化およびマッピング回路７３の構成を詳細に示す図である。この差動符号化およびマッピング回路７３は、上述のシリアル／パラレル変換回路７２から入力された２ビットデータ（ＸＫ，ＹＫ）の差動符号化およびマッピングを行なう。ここで、位相を表わすのに必要なポイントはπ／４シフトＤＱＰＳＫの場合、図１７のａ−ｈで示すように８つ存在する。計算の簡略化のために、これらのａ−ｈのポイントの位相状態を、ａを０、ｂを１，ｃを２，ｄを３，ｅを４，ｆを５，ｇを６，ｈを７というように１０進数で表現することにする（図１３参照）。
【００６３】
そして、現シンボルの２ビットデータ（ＸＫ，ＹＫ）が（０，０）の場合に１、（０，１）の場合に３、（１，１）の場合に５、（１，０）の場合に７を、１シンボル前の位相ポイントを示す０〜７の数値に加算し、その結果にＭＯＤ８演算を施して、現シンボルの位相ポイントを示す０〜７の数値を得る。なお、ＭＯＤ８演算とは、ある数値を８で割った余りをまとめる演算を言う。図５に示す現実の回路では、位相ポイントを表わす０〜７の数値は、３ビットの２進符号の形で演算されるため、排他的ＯＲゲートＥＸＯＲ７３Ａを用いて、１シンボル前の位相ポイントの数値に加算されるべき１，３，５，７の数値を２進符号化する。また、１シンボル前の位相ポイントの数値０〜７が３ビットパラレルレジスタ７３Ｂに記憶される。
【００６４】
ＥＸＯＲ７３Ａから出力される３ビットデータと、３ビットパラレルレジスタ７３Ｂから出力される３ビットデータとが加算器７３Ｃにより加算され、３ビットの出力ＳＭ０，ＳＭ１およびＳＭ２が得られる。この３ビットデータＳＭ０，ＳＭ１およびＳＭ２に基づいて、論理回路７３Ｄ，７３Ｅ，７３Ｆ，７３Ｇおよび７３Ｈによるマッピング動作によってシンボルマッピングデータＩ０，Ｉ１，Ｑ０およびＱ１が生成される。すなわち、上述の論理回路のうち、排他的ＮＯＲゲートＥＸＮＯＲ７３ＥはシンボルマッピングデータＩ１を出力し、排他的ＮＯＲゲートＥＸＮＯＲ７３ＦはシンボルマッピングデータＩ０を出力し、インバータ７３ＧはシンボルマッピングデータＱ１を出力し、排他的ＯＲゲートＥＸＯＲ７３Ｄおよび７３ＨはシンボルマッピングデータＱ０を出力するために用いられる。なお、このマッピング動作は図６に示す真理値表にしたがって行なわれる。
【００６５】
次に、図７は、図３のデジタルフィルタ７５を詳細に示す図である。この図７のデジタルフィルタは、図１の第１実施例によるデジタルフィルタと同じく、基本的にシンボルタップＲＯＭ分割法を用いるものである。しかしながら、図７の例では、図１の例と異なって、中心シンボル区間を挟んで前後それぞれ４シンボル区間ずつ、すなわち合計９シンボル区間（ＲＯＭのタップ数で９）に対応するデータがシンボルマッピングデータ蓄積回路７５Ａに蓄積されるものとする。より詳細に説明すると、シンボルマッピングデータ蓄積回路７５ＡはＩ相とＱ相とで時分割的に利用され差動符号化およびマッピング回路７３から供給されるＩ相のシンボルマッピングデータ（Ｉ０，Ｉ１）またはＱ相のシンボルマッピングデータ（Ｑ０，Ｑ１）が、タイミング信号発生回路７４から供給されるシンボル周期のクロック信号ＣＬＫ２１Ｋ（２１ＫＨｚ）によってシフトされながら９シンボル区間分蓄積される。
【００６６】
図８は、このようなシンボルマッピングデータ蓄積回路７５Ａの構成を詳細に示す図である。図８に示すように、このシンボルマッピングデータ蓄積回路７５Ａは、４個の８ビットシフトレジスタ８５−８８と、８個の２ビットデータセレクタ８９−９８と、４個のフリップフロップ９９−１０２とで構成されている。２ビットのデータセレクタ８９−９８の各々は、図３のタイミング信号発生回路７４から供給されるＩ／Ｑ切換信号に応じて、Ｉ相の２ビットシンボルマッピングデータまたはＱ相の２ビットシンボルマッピングデータを選択的に出力する。
【００６７】
図７を参照すると、シンボルマッピングデータ蓄積回路７５Ａから出力される９シンボル区間分の１８ビットのシンボルマッピングデータは、それぞれのシンボル区間ごとに対応するＲＯＭ７５Ｂ−７５Ｊに与えられる。これらのＲＯＭの各々は、シンボルマッピングデータ蓄積回路７５Ａからの対応する２ビットのシンボルマッピングデータ（Ａ４，Ａ５）と、タイミング信号発生回路７４からの４ビット（１６値）の時間情報（Ａ０，Ａ１，Ａ２，Ａ３）とをアドレスとし、各ＲＯＭに記憶されるデータ長は、図２０に示したロールオフファクタα＝０．５のルートナイキストフィルタのインパルス応答波形の各シンボル区間ごとにダイナミックレンジによってＲＯＭごとに異なっている。
【００６８】
より詳細に説明すると、各シンボル区間のダイナミックレンジを考慮して、蓄積数−４のシンボル区間に対応するＲＯＭ７５Ｂおよび蓄積数４のシンボル区間に対応するＲＯＭ７５Ｊのそれぞれからは、３ビットのデータ長のシンボルデータ（Ｄ０−Ｄ２）が出力される。同様に、蓄積数−３のシンボル区間に対応するＲＯＭ７５Ｃおよび蓄積数３のシンボル区間に対応するＲＯＭ７５Ｉのそれぞれからは、４ビットのデータ長のシンボルデータ（Ｄ０−Ｄ３）が供給され、蓄積数−２のシンボル区間に対応するＲＯＭ７５Ｄおよび蓄積数２のシンボル区間に対応するＲＯＭ７５Ｈのそれぞれからは、６ビットのデータ長のシンボルデータ（Ｄ０−Ｄ５）が供給され、蓄積数−１のシンボル区間に対応するＲＯＭ７５Ｅおよび蓄積数１のシンボル区間に対応するＲＯＭ７５Ｇのそれぞれからは、９ビットのデータ長のシンボルデータ（Ｄ０−Ｄ８）が供給され、そして蓄積数０のシンボル区間に対応するＲＯＭ７５Ｆからは、１０ビットのデータ長のシンボルデータ（Ｄ０−Ｄ９）が供給される。
【００６９】
これらのＲＯＭ７５Ｂ−７５Ｊの出力は、それぞれ、対応するマスク回路７５Ｋないし７５Ｓに与えられる。これらのマスク回路は、バースト送信時に、ＲＯＭの出力を一時的にマスクして送信スプリアスの発生を防止するためのものである。図７に示すように、各マスク回路の入力ビット数ｎと出力ビット数ｎとは等しく、各マスク回路はｎ個のＡＮＤゲートで構成されている。
【００７０】
図９は、このようなマスク回路の構成例として、マスク回路７５Ｋまたは７５Ｓの構成を示す図である。図９に示した例において、マスク回路は３ビットの入力と３ビットの出力とを有し、３つのＡＮＤゲート１０３−１０５で構成されている。そして、マスク制御回路７５Ｔからの制御出力ＳＥが“１”のときには、入力のＤ０−Ｄ２を出力Ｂ０−Ｂ２としてそのまま出力し、一方ＳＥが“０”のときには出力Ｂ０−Ｂ２はすべて“０”となる。残りのマスク回路７５Ｌないし７５Ｒについても入力および出力ビット数に応じてＡＮＤゲートの個数が異なる以外、構成は同じである。
【００７１】
次に、図１０は、図７のマスク制御回路７５Ｔの構成を示すブロック図である。図１０に示すように、このマスク制御回路７５Ｔは、９個のフリップフロップ１１０ないし１１８と、４個のＡＮＤゲート１１９ないし１２２とによって構成される。また、図１１は、このマスク制御回路７５Ｔの動作を説明するためのタイミング図である。
【００７２】
次に、図１０および図１１を参照して、マスク制御回路７５Ｔの動作を説明する。まず、バースト送信の立上がり時には、図３のバースト入力端子から入力されているバースト入力信号ＢＩＮが“０”から“１”に変化する。そしてその後、２ないし３シンボル期間後に、マスク回路７５Ｋ−７５Ｍに対する制御出力ＭＣＭ４，ＭＣＭ３，ＭＣＭ２が“０”から“１”に同時に変化し、さらにその後、残りのマスク回路に対する制御出力ＭＣＭ１，ＭＣＰＭ０，ＭＣＰ１，ＭＣＰ２，ＭＣＰ３，ＭＣＰ４がシンボル周期で遅れながら順次“０”から“１”に変化する。
【００７３】
その後、バースト送信の立下がり時には、バースト入力端子から入力されているバースト入力信号ＢＩＮが“１”から“０”に変化する。そして、制御出力ＭＣＭ４，ＭＣＭ３，ＭＣＭ２，ＭＣＭ１，ＭＣＰＭ０，ＭＣＰ１がシンボル周期で遅れながら順次“１”から“０”に変化し、さらに１シンボル期間おいてＭＣＰ２，ＭＣＰ３，ＭＣＰ４が同時に“１”から“０”に変化する。
このように、バースト送信時に、図１１に示すタイミングで、ＲＯＭ７５Ｂ−７５Ｊの出力を順次マスクすることにより、別途ＲＯＭを追加することなく、バーストの立上がりおよび立下がりのランプ処理が可能となり、送信スプリアスの発生を防止することができる。
【００７４】
上述のマスク回路７５Ｋ−７５Ｓの出力は、加算器７５Ｕによって加算され、８ビットのデジタルベースバンド信号に変換される。なお、蓄積数０のシンボル区間に対応するＲＯＭ７５Ｆの出力が１０ビットであることからこの加算器７５Ｕの出力は本来１０ビットにすべきものであるが、加算によってＬＳＢに含まれる誤差が増加することを考慮して、ＬＳＢの２桁を切捨てて８ビットの出力にしている。
【００７５】
次に、図１２は、図３のＩ／Ｑ分離回路７６を詳細に示すブロック図である。上述のようにしてデジタルフィルタ７５から出力された８ビットのデジタルベースバンド信号は、Ｉ相およびＱ相の成分が時分割多重された形で出力される。そこで、Ｉ／Ｑ分離回路７６はこれをＩ相のベースバンド信号とＱ相のベースバンド信号とに分離するものである。図１２に示すように、このＩ／Ｑ分離回路７６は、６個の４ビットパラレルレジスタ１３０−１３５と、１つのインバータ１３６とで構成され、タイミング信号発生回路７４からのＩ／Ｑ切換信号に応じて、８ビットの入力ベースバンド信号ＤＡ０−ＤＡ７を、Ｉ相の８ビットベースバンド信号ＩＤ０−ＩＤ７およびＱ相の８ビットベースバンド信号ＱＤ０−ＱＤ７に分離して出力する。これらのベースバンド信号の以後の処理については、図３に関連して既に説明したのでここでは繰り返さない。
【００７６】
この第３の実施例のＲＯＭ容量は以下のとおりである。すなわち、ＲＯＭ７５Ｂ−７５Ｊの各々のアドレスは４＋２＝６ビットであり、それぞれのデータ長は前述のようにＲＯＭごとに異なり、３ビットのＲＯＭが２個、４ビットのＲＯＭが２個、６ビットのＲＯＭが２個、９ビットのＲＯＭが２個、１０ビットのＲＯＭが１個である。したがって、９個のＲＯＭの容量の総和は、以下のとおりである。
【００７７】
２⁽⁴⁺²⁾×３×２＋２⁽⁴⁺²⁾×４×２＋２⁽⁴⁺²⁾×６×２＋２⁽⁴⁺²⁾×９×２＋２⁽⁴⁺²⁾×１０×１＝３４５６ビット
なお、上述の第３実施例では、ＡＮＤゲートで構成されたマスク回路を用いてＲＯＭ出力をマスクする場合について説明したが、ＲＯＭのそれぞれに、出力データを０にするようなアドレスまたは専用入力端子を設ければ、図７のマスク回路は不要になる。その場合には、図７のマスク制御回路７５Ｔの制御出力ＭＣＭ４ないしＭＣＰ４を、上述の出力データを０にするアドレスまたは専用入力端子に接続するとともに、それぞれのＲＯＭの出力を直接加算器７５Ｕに与えるように構成すればよい。
【００７８】
以上のように、この発明の第３の実施例では、ＲＯＭ容量の低減を図ることができるとともに、バースト送信時における送信スプリアスの発生を防止することができ、ひいてはバースト送信に対応するデジタル変調器のためのベースバンド信号生成器を提供することができる。
【００７９】
【発明の効果】
以上ように、この発明によるデジタル変調器のためのベースバンド信号生成器は、デジタルベースバンド信号を供給する手段と、デジタルベースバンド信号に差動符号化処理およびマッピング処理を施して、互いに異なる位相における複数のシンボルマッピングデータに変換する手段と、複数のシンボルマッピングデータのそれぞれの帯域を制限する複数のデジタルフィルタ手段と、複数のデジタルフィルタ手段の出力をそれぞれアナログのベースバンド信号に変換する複数の変換手段とを備え、複数のデジタルフィルタ手段の各々は、シンボルマッピングデータを複数のシンボル区間に相当する分だけ蓄積する手段と、複数のシンボル区間に対応して設けられ、所定のフィルタのインパルス応答波形に対応するシンボルデータをそれぞれ記憶した複数の読出専用記憶手段と、複数の読出専用記憶手段から読出されたシンボルデータを加算する手段とを含んでいるので、従来に比べて非常に小さいＲＯＭ容量でベースバンド信号生成器を実現することができ、ひいてはデジタル変調器のＬＳＩ化を容易にするとともに、製造コストの上昇を抑えることができる。
【００８０】
さらにこの発明によるデジタル変調器のためのベースバンド生成器においては、各デジタルフィルタ手段は、複数の読出専用記憶手段からのシンボルデータの読出を選択的に０にする出力マスク手段と、バースト送信の指定に応じて、所定のタイミングで出力マスク手段を制御するマスク制御手段とを含んでいるので、バースト送信時における送信スプリアスの発生を防止することができ、ＲＯＭ容量の増大を伴うことなくバースト送信対応のデジタル変調器のためのベースバンド信号生成器を実現することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施例であるベースバンド信号生成器を構成するデジタルフィルタを示すブロック図である。
【図２】この発明の第２の実施例であるベースバンド信号生成器を構成するデジタルフィルタを示すブロック図である。
【図３】この発明の第３の実施例によるベースバンド信号生成器を含むデジタル変調器を示すブロック図である。
【図４】図３のシリアル／パラレル変換回路の詳細を示す図である。
【図５】図３の差動符号化およびマッピング回路の詳細を示す図である。
【図６】図５に示したマッピング動作の原理を説明するための真理値表である。
【図７】図３に示したデジタルフィルタの構成を詳細に示す図である。
【図８】図７に示したシンボルマッピングデータ蓄積回路の構成を詳細に示す図である。
【図９】図７に示したマスク回路の構成を示す図である。
【図１０】図７に示したマスク制御回路の構成を示す図である。
【図１１】第１０図のマスク制御回路の動作を説明するタイミング図である。
【図１２】図３に示したＩ／Ｑ分離回路の構成を示すブロック図である。
【図１３】差動符号化およびマッピング回路の動作原理を概念的に示す図である。
【図１４】直交変調器の原理を概念的に示すブロック図である。
【図１５】直交変調器の原理を概念的に示す空間ダイアグラムである。
【図１６】π／４シフトＱＰＳＫ信号の発生原理を概念的に説明する図である。
【図１７】差動符号化の原理を概念的に説明する図である。
【図１８】π／４シフトＤＱＰＳＫ変調のための従来のベースバンド信号生成器を示すブロック図である。
【図１９】図１８に示したデジタルフィルタの構成を示すブロック図である。
【図２０】図１８に示したデジタルフィルタのインパルス応答特性を示す波形図である。
【図２１】バースト送信時における送信スプリアスの発生原理を示す波形図である。
【図２２】バースト送信時における送信スプリアスの発生原理を示すグラフである。
【符号の説明】
１，２１，７１入力端子
２マッピング回路
３，４，７８Ａ，７８ＢＬＰＦ
５搬送波信号源
６位相シフト回路
７，８，８０，８１乗算器
９，８３加算器
１０，３２，８４出力端子
２２，７２シリアル／パラレル変換回路
２３，７３差動符号化およびマッピング回路
２４，７４タイミング信号発生回路
２５，２６，７５デジタルフィルタ
２５ａ，７５Ａシンボルマッピングデータ蓄積回路
２７，２８，７７Ａ，７７ＢＤ／Ａコンバータ
３１変調信号発生部
４０−５０，６０−６２，７５Ｂ−７５ＪＲＯＭ
７６Ｉ／Ｑ分離回路
７５Ｋ−７５Ｓマスク回路
７５Ｔマスク制御回路[0001]
[Industrial application fields]
The present invention relates to a baseband signal generator for a digital modulator, and more particularly to a baseband signal generator for a digital modulator used as a MODEM in a digital communication device such as a car phone, a portable phone, and a cordless phone. About.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, in a digital communication device, an information signal is transmitted by modulating a carrier signal with a digital information signal (baseband signal) in order to improve transmission efficiency.
[0003]
As such a modulation method, an amplitude modulation method that changes the amplitude of a carrier wave signal according to a digital baseband signal (modulated wave signal), a frequency modulation method that shifts the frequency of a carrier wave according to a modulation wave signal, Various systems such as a phase modulation system that changes the phase of a carrier wave according to a modulated wave signal and an amplitude phase modulation system that changes the amplitude and phase of a carrier wave independently according to a modulated wave signal are used.
[0004]
The carrier signal (modulated signal) S (t) modulated by the modulated wave signal as described above can be generally expressed as follows.
[0005]

Where A (t) is the amplitude, ωc is the carrier frequency, and φ (t) is the phase of the modulated wave signal. The Show.
[0006]
As apparent from the above equation (1), the modulation signal has two orthogonal components, namely, an in-phase (I-phase) component (first term of the above-mentioned equation (1)) and a quadrature-phase (Q-phase) component ( It can be expressed in the form of the sum of the second term in equation (1) above. Therefore, such a modulated signal can be formed using a quadrature modulator.
[0007]
14 and 15 are a block diagram and a space diagram, respectively, conceptually showing the principle of such a quadrature modulator. In the following example, a phase modulation method for changing the phase of a carrier wave according to a baseband signal is shown. In this case, the amplitude A (t) is fixed to 1.
[0008]
Referring to FIG. 14, the I-phase and Q-phase components of the modulated wave signal are output as a rectangular wave signal from the mapping circuit 2 in accordance with the digital baseband signal given via the input terminal 1. This I-phase component is applied to the input of the multiplier 7 through the low-pass filter (LPF) 3, while the Q-phase component is applied to one input of the multiplier 8 through the LPF 4.
[0009]
The other input of the multiplier 7 is supplied with the carrier signal cos ωct from the signal source 5, whereby the I-phase component sinφ (t) · cos ωct of the modulation signal is output from the multiplier 7. Also, the other input of the multiplier 8 is given sin ωct obtained by phase-shifting the carrier signal from the signal source 5 by π / 2 by the phase shift circuit 6, so that the multiplier 8 outputs the modulation signal. The Q-phase component cosφ (t) · sinωct is output. The I-phase component and Q-phase component thus obtained are displayed in a one-to-one correspondence on the I and Q coordinates as shown in FIG.
[0010]
These I-phase component and Q-phase component are added by the adder 9 to form a modulation signal as shown in the expression (1) and output from the output terminal 10.
[0011]
The mapping circuit 2 described above includes a ROM in which I-phase and Q-phase band-limited signal waveform data of a digital modulated wave signal obtained in advance by calculation are stored. Then, the waveform data is read out using the digital baseband signal applied via the input terminal 1 as an address.
[0012]
By the way, it is conceivable that an M-phase PSQ (Phase Shift Keying) signal is generated using such a quadrature modulator. FIG. 16 is a diagram conceptually illustrating the generation principle of a π / 4 shift QPSK (Quadli Phase Shift Keying) signal which is an example of such an M phase PSK signal.
[0013]
Referring to FIG. 16, the signal points corresponding to the data of the I-phase component and Q-phase component of the baseband signal (modulated wave signal) at a certain time point are a, c, Suppose that it exists in either e or g. Then, at the next time after a predetermined time slot has elapsed, this signal point is an intersection b of two virtual axes obtained by rotating the I axis and the Q axis by π / 4 and a unit circle of radius 1; Move to any of d, f, and h. Similarly, the I axis and the Q axis are rotated by π / 4 at every predetermined time slot, and the signal points sequentially move on the unit circle.
[0014]
For example, in FIG. 16, assuming that the signal point exists at point a at the first time and the baseband signal does not change, the I axis and the Q axis are rotated by π / 4 every predetermined time slot. Each time, the signal point moves in the order of point a → b point → c point → d point → e point → f point → g point → h point. In this case, as is apparent from FIG. 16, the data of the I-phase and the Q-phase are respectively “1”, “1 / √2”, “0”, “−1 / √2”, “−1”. You will get a kind value.
[0015]
On the other hand, according to the Japanese digital automobile telephone system standard (RCR) and the North American automobile telephone standard (TIA-IS-54), differential encoding is performed during π / 4 shift QPSK modulation. Yes. By performing such differential encoding, only the relative phase between successive symbols needs to be considered. Therefore, if the signal space diagram of FIG. 16 is phase-shifted by π / 8 as shown in FIG. Each of the I-phase and Q-phase data has a quaternary level.
[0016]
Π / 4 shift QPSK modulation using such differential coding is generally referred to as π / 4 shift DQPSK modulation, and baseband signal generation means for this will be briefly described. First, the input serial digital baseband signal is converted into (X _k , Y _k ) Symbol data. And this symbol data (X _k , Y _k ) Is generated by the differential encoding and mapping circuit based on the following equation: _k , Q _k ).
[0017]
[Expression 1]

[0018]
However, ΔΦ (X _k , Y _k ) Is defined by the following table.
[0019]
[Table 1]

[0020]
The signal I obtained in this way _k And Q _k Are respectively band-limited by a low-pass filter and then supplied to the quadrature modulator as the I-phase component and Q-phase component of the baseband signal.
[0021]
FIG. 18 is a diagram schematically showing a configuration of a baseband signal generator that uses such a principle and is a background art of the present invention. Referring to FIG. 18, the serial digital baseband signal given through the input terminal 21 is converted into parallel 2-bit data by the serial / parallel conversion circuit 22. The differential encoding and mapping circuit 23 performs differential encoding between the current 2-bit data from the serial / parallel conversion circuit 22 and 2-bit data one clock before, and mapping on the signal space diagram. To do. The timing signal generation circuit 24 is driven by a clock signal having a frequency higher than the symbol rate, and generates a clock signal for an input signal, a clock signal having a symbol period, and a clock signal for a digital filter.
[0022]
The I-phase and Q-phase symbol mapping data output from the differential encoding and mapping circuit 23 are band-limited by

digital filters

25 and 26 having an impulse response waveform of the root Nyquist filter, respectively, and D /

A converters

27 and 28 are provided. Given to. As a result, band-limited I-phase and Q-phase analog baseband signals are supplied from the D /

A converters

27 and 28, respectively, and the modulation signal generator 31 (FIG. 14) is connected via the

output terminals

29 and 30. Corresponding to elements 5 to 9). The formed modulation signal is output via the output terminal 32.
[0023]
Next, FIG. 19 is a block diagram showing a configuration of one digital filter 25 shown in FIG. The other digital filter 26 has the same configuration as the digital filter 25. The digital filter 25 accumulates the I-phase symbol mapping data supplied from the differential encoding and mapping circuit 23 while shifting in accordance with the symbol period clock signal SCK supplied from the timing signal generating circuit 24. The symbol mapping data storage circuit 25a and an impulse input (I) in a predetermined finite symbol section as shown in FIG. _k Or Q _k ), And a ROM 25b in which a waveform obtained by superimposing a pre-calculated root Nyquist filter output (impulse response signal) corresponding to) is stored. In FIG. 19, 2 bits M51 and M50 correspond to the latest symbol mapping data, and 2 bits P51 and P50 correspond to the oldest symbol mapping data.
[0024]
The contents stored in the ROM 25b are read based on the symbol mapping data output from the storage circuit 25a and the 2-bit time information A1 and A0 supplied from the timing signal generation circuit 24. In the example described below, the ROM constituting the digital filter of each phase has data corresponding to 5 symbol periods before and after the central symbol period, that is, a total of 11 symbol periods (11 ROM taps). Is accumulated. That is, since the symbol mapping data of each phase has a quaternary level by the above-described differential encoding, the ROM 25b in FIG. ¹¹ A waveform obtained by superimposing impulse responses corresponding to street data patterns is stored in advance.
[0025]
The ROM 25b has an address of 11 × 2 = 22 bits for accumulating quaternary symbol mapping data over 11 symbol intervals and 2 bits of time information for data reading, for a total of 22 + 2 = 24 bits. is necessary. If the data length is 8 bits, the capacity of the ROM 25b is 2 ^{(22 + 2)} × 8 = 2 ²⁷ Bit, and for both I and Q phases, a total of 2 ²⁷ × 2 = 2 ²⁸ A large ROM capacity of 268 gigabits is required.
[0026]
On the other hand, the IEICE Transactions B-II, Vol. J73-B-No. 11 pp. 639 to 650, as disclosed in “1.5 GHzπ / 4 shift QPSK-TDMA transmission system experiment”, one ROM is allocated to each level of data, It is conceivable that the output is summed, but in this case, the address of each ROM needs 11 + 2 = 13 bits, and if the data length is 8 bits, the ROM capacity for each level is 2 ^{(11 + 2)} × 8 = 2 ¹⁶ A bit. Therefore, in the case of quaternary level data, 2 for each of the I phase and Q phase. ¹⁶ × 4 = 2 ¹⁸ A bit is required. For both I and Q phases, a total of 2 ¹⁸ × 2 = 2 ¹⁹ A large capacity of bit = 524 kilobits is also required. If a large-capacity ROM or a large number of ROMs are required in this way, it will be difficult to make the modulator LSI, and the manufacturing cost will increase.
[0027]
In addition, since the conventional digital modulator is not considered to cope with burst transmission, if burst transmission is performed without any countermeasure, transmission spurious will occur. More specifically, during normal burst transmission, transmission is performed intermittently as shown in FIG. As shown in (a) of FIG. _B Assuming (seconds), a spectrum represented by the following formula is generated.
[0028]
A _D (F) = T _B ・ (SinπfT _B / ΠfT _B (3)
FIG. 22 is a graph showing such a spectrum, and the shaded portion causes spurious generation.
[0029]
In order to prevent the occurrence of such transmission spurious, so-called ramp processing is required to smooth the rise and fall of the burst as shown in FIG. FIG. 21 (c) is an enlarged view of the transmission waveform at the time of such rise and fall. The following function is used as a function at the time of rising.
[0030]
1 / 2− (1/2) · cos [π · (t / 2T _S ]] ... (4)
Further, the following function is used as a function at the time of falling.
[0031]
1/2 + (1/2) · cos [π · (t / 2T _S ]] ... (5)
In the above equations (4) and (5), T _S Represents a symbol period.
[0032]
In order to execute such ramp processing, it is necessary to add a ROM dedicated to ramp processing. Therefore, when a digital modulator that can cope with burst transmission is realized by the conventional method, the capacity of the ROM further increases.
[0033]
[Problems to be solved by the invention]
As described above, since the baseband signal generator for the conventional digital modulator requires a large capacity or a large number of ROMs, it is difficult to make the digital modulator into an LSI, which increases the manufacturing cost. I was invited.
[0034]
Furthermore, in order to make the digital modulator compatible with burst transmission, further ROM capacity is required, and the above-described problems have become more prominent.
[0035]
An object of the present invention is to provide a baseband signal generator for a digital modulator that can be easily implemented as an LSI and is inexpensive to manufacture.
[0036]
Another object of the present invention is to provide a baseband signal generator for a digital modulator constructed without using a large capacity ROM.
[0037]
Still another object of the present invention is to provide a baseband signal generator for a digital modulator capable of supporting burst transmission without increasing the ROM capacity.
[0038]
[Means for Solving the Problems]
In summary, the present invention is a baseband signal generator for a digital modulator, comprising: means for supplying a digital baseband signal; and performing differential encoding processing and mapping processing on the digital baseband signal, Means for converting to a plurality of symbol mapping data in different phases, a plurality of digital filter means for limiting the respective bands of the plurality of symbol mapping data, and converting the outputs of the plurality of digital filter means to analog baseband signals, respectively Each of the plurality of digital filter means is provided corresponding to the plurality of symbol sections, and is provided corresponding to the plurality of symbol sections. Filters Impulse response A plurality of read-only storage means each storing symbol data corresponding to the waveform, and a means for adding the symbol data read from the plurality of read-only storage means.
[0039]
According to another aspect of the present invention, each of the plurality of digital filter means includes output mask means for selectively reading out symbol data from the plurality of read-only storage means, and according to the designation of burst transmission. And mask control means for controlling the output mask means at a predetermined timing.
[0040]
[Action]
Therefore, according to the present invention, a baseband signal generator can be realized with a very small ROM capacity as compared with the prior art, so that the digital modulator can be easily integrated into an LSI and an increase in manufacturing cost can be suppressed. Can do.
[0041]
Furthermore, according to the present invention, it is possible to prevent generation of transmission spurious during burst transmission without increasing the ROM capacity, and to realize a baseband signal generator for a digital modulator that supports burst transmission. it can.
[0042]
【Example】
FIG. 1 is a block diagram showing a digital filter constituting a baseband signal generator according to an embodiment of the present invention. This digital filter corresponds to the digital filter 25 (or 26) of the baseband signal generator of FIG. 18, and the configuration of the part other than the digital filter of the baseband signal generator is the same as that of the conventional filter shown in FIG. Is the same.
[0043]
In the embodiment of FIG. 1, the digital filter is composed of a plurality of ROMs, and the impulse response waveform of the root Nyquist filter is stored in the corresponding ROM separately for each symbol section, and the output of each ROM is output. A method is proposed for obtaining waveform data obtained by superimposing impulse response waveforms by addition. Hereinafter, such a method is referred to as a symbol tap ROM division method.
[0044]
Referring to FIG. 1, symbol mapping data storage circuit 25a is the same as that of FIG. 19, and the description thereof will not be repeated here. In the embodiment of FIG. 1, the 22-bit symbol mapping data output from the symbol mapping data storage circuit 25a is applied to the corresponding ROM 40 to 50 for each symbol section. Each of these ROMs has corresponding 2-bit symbol mapping data (A2, A3) from the symbol mapping data storage circuit 25a and 2-bit time information (A1, A0) from the timing signal generation circuit 24 (FIG. 18). ) As an address, and the data length stored in each ROM depends on the dynamic range for each symbol section of the impulse response waveform of the root Nyquist filter with a roll-off factor α = 0.5 shown in FIG. Is different.
[0045]
More specifically, it corresponds to the ROM 40 corresponding to the symbol interval of the accumulation number -5, the ROM 41 corresponding to the symbol interval of the accumulation number -4, the ROM 49 corresponding to the symbol interval of the accumulation number 4 and the symbol interval of the accumulation number 5. Each ROM 50 is supplied with symbol data (D0, D1) having a data length of 2 bits. This is because, considering the dynamic range of each symbol period, it was determined that 2 bits are sufficient as a response in these symbol periods. Similarly, in consideration of the dynamic range of each symbol interval, the ROM 42 corresponding to the symbol interval of the accumulation number -3 and the ROM 48 corresponding to the symbol interval of the accumulation number 3 respectively provide symbol data (D0− D2) is supplied, and symbol data (D0-D3) having a data length of 4 bits is supplied from each of the ROM 43 corresponding to the symbol interval of accumulation number −2 and the ROM 47 corresponding to the symbol interval of accumulation number 2; 7-bit data symbol data (D0-D6) is supplied from each of the ROM 44 corresponding to the symbol interval of the accumulation number -1 and the ROM 46 corresponding to the symbol interval of the accumulation number 1, and further the symbol having the accumulation number 0. From the ROM 45 corresponding to the section, symbol data (D0-D7) having a data length of 8 bits is stored. It is fed.
[0046]
The outputs of these ROMs 40 to 50 are added by an adder 51 and converted into an I-phase 8-bit band-limited digital baseband signal.
[0047]
In this way, the digital baseband signals output from the I-phase and Q-phase

digital filters

25 and 26 are converted into analog baseband signals by the corresponding D / A converters 27 and 28 (FIG. 18), respectively. The modulation signal generator 31 (FIG. 18) supplies the modulated signal. The subsequent operation is the same as that of the conventional example of FIG.
[0048]
In the example shown in FIG. 1 described above, the capacities of the I-phase and Q-phase ROMs are as follows. That is, looking at each of the ROMs 40 to 50 in FIG. 1, the address of each ROM requires 2 + 2 = 4 bits, and the data length differs depending on the ROM as described above. That is, four ROMs with a data length of 2 bits (40, 41, 49, 50), two ROMs with 3 bits (42, 48), two ROMs with 4 bits (43, 48), 7 bits There are two ROMs (44, 46) and one 8-bit ROM (45). Therefore, the sum of the capacities of 11 ROMs in each phase is as follows.
[0049]
2 ^{(2 + 2)} × 2 × 4 + 2 ^{(2 + 2)} × 3 × 2 + 2 ^{(2 + 2)} × 4 × 2 + 2 ^{(2 + 2)} × 7 × 2 + 2 ^{(2 + 2)} × 8 × 1 = 704 bits
Therefore, in both the I-phase and the Q-phase, the total is 704 × 2 = 1408 bits, which is a very small ROM of about 1/372650 compared to 268 gigabits of the conventional example described above and 1/372 compared to 524 kilobits. With capacity, a baseband signal generator for π / 4 shift DQPSK modulation can be realized.
[0050]
As described above, according to the first embodiment of the present invention, a baseband signal generator for a digital modulator can be realized with a very small ROM capacity as compared with the prior art. LSI can be easily realized, and an increase in manufacturing cost can be suppressed.
[0051]
FIG. 2 is a block diagram showing a digital filter constituting a baseband signal generator according to the second embodiment of the present invention. The digital filter shown in FIG. 2 corresponds to the digital filter 25 (or 26) of FIG. 18 in the same manner as the digital filter of FIG. 1. The digital filter of the baseband signal generator of the embodiment of FIG. The configuration of the other parts is the same as that of the conventional example shown in FIG. Therefore, the description thereof will not be repeated here.
[0052]
The digital filter of the second embodiment shown in FIG. 2 is a modification using the symbol tap ROM division method of FIG. In FIG. 2, the symbol mapping data storage circuit 25a is the same as that shown in FIG. The 22-bit symbol mapping data output from the symbol mapping data storage circuit 25a is divided into three groups and supplied to the corresponding ROMs 60 to 62. More specifically, the ROM 60 uses 8-bit data (M20-M51) given from the storage circuit 25a and 2-bit time information from the timing signal generation circuit 24 as addresses (A0-A9). Bit data (P10-M11) and 2-bit time information are addresses (A0-A7). ROM 62 uses 8-bit data (P50-P21) and 2-bit time information as addresses (A0-A9). The data lengths stored in these ROMs are different for each ROM depending on the dynamic range for each symbol section of the impulse response waveform of the root Nyquist filter with a roll-off factor α = 0.5 shown in FIG.
[0053]
More specifically, symbol data (D0-D4) having a data length of 5 bits is supplied from the ROM 60 corresponding to the accumulated numbers -5, -4, -3, and -2. This is because it is determined that 5 bits are sufficient for the response in these symbol intervals in consideration of the dynamic range of these symbol intervals. Similarly, in consideration of the dynamic range of each symbol section, 8-bit symbol data (D0-D7) is supplied from the ROM 61 corresponding to the accumulation numbers -1, 0 and 1, and the

accumulation numbers

2, 3 , 4 and 5 corresponding to the symbol section, symbol data (D0 to D4) having a data length of 5 bits is supplied. The outputs of these ROMs 60 to 62 are added by an adder 63 and converted into an I-phase 8-bit band-limited digital baseband signal.
[0054]
In this way, the digital baseband signals output from the I-phase and Q-phase

digital filters

25 and 26 are converted into analog baseband signals by the corresponding D / A converters 27 and 28 (FIG. 18), respectively. And supplied to the modulation signal generator 31 (FIG. 18). The subsequent operation is the same as that of the conventional example of FIG.
[0055]
In the example shown in FIG. 2 described above, the capacities of the I-phase and Q-phase ROMs are as follows. That is, for

ROMs

60 and 62, each address requires 8 + 2 = 10 bits, and the data length is 5 bits. For the ROM 61, the address needs 6 + 2 = 8 bits, and the data length is 8 bits. Therefore, the sum of the capacities of the three ROMs in each phase is as follows.
[0056]
2 ^{(8 + 2)} × 5 + 2 ^{(6 + 2)} × 8 + 2 ^{(8 + 2)} × 5 = 12288 bits
Therefore, in both the I phase and the Q phase, the total is 12288 × 2 = 24576 bits, and a baseband signal generator for π / 4 shift DQPSK modulation can be realized with a very small ROM capacity. As described above, according to the second embodiment of the present invention, a baseband signal generator for a digital modulator can be realized with a considerably small ROM capacity, although not as much as the first embodiment. Therefore, it is easy to make the digital modulator into an LSI, and an increase in manufacturing cost can be suppressed.
[0057]
Next, FIG. 3 is an overall view of a digital modulator including a baseband signal generator according to a third embodiment of the present invention. The third embodiment provides a baseband signal generator that can cope with burst transmission on the premise of the symbol tap ROM division method of the first embodiment described above.
[0058]
Referring to FIG. 3, the serial baseband signal AN given through the input terminal 71 is converted into parallel 2-bit data (YK, XK) by the serial / parallel conversion circuit 72. The differential encoding and mapping circuit 73 performs differential encoding between the current 2-bit data from the serial / parallel conversion circuit 72 and 2-bit data one clock before and performs mapping on the signal space diagram. Do. The timing signal generation circuit 74 is driven by a clock signal having a frequency higher than the symbol rate (21 KHz), and receives an input signal clock signal (CLK42K), a symbol period clock signal (CLK21K), and a digital filter clock signal. (A0, A1, A2, A3) and an I / Q switching signal (I / Q) are generated.
[0059]
The I-phase symbol mapping data (I0, I1) and the Q-phase symbol mapping data (Q0, Q1) output from the differential encoding and mapping circuit 73 are band-limited by the digital filter 75, and an 8-bit baseband is obtained. It is output as a signal (DA0-DA7). In response to the I / Q switching signal from the timing signal generation circuit 74, the I / Q separation circuit 76 converts the baseband signal output from the digital filter 75 into the I-phase and Q-phase baseband signals (ID0-ID7, QD0-QD7). The I-phase baseband signals (ID0 to ID7) are converted into I-phase analog baseband signals (i (t)) by the D / A converter 77A, and the Q-phase baseband signals (QD0 to QD7) are The D / A converter 77B converts the signal into a Q-phase analog baseband signal (q (t)).
[0060]
These I-phase and Q-phase analog baseband signals are supplied to an analog modulation section having a configuration similar to that shown in FIG. 14 after sampling noise is removed by LPFs 78A and 78B, respectively. More specifically, the analog baseband signal i (t) from the LPF 78A is supplied to one input of the multiplier 80, and the analog baseband signal (q (t)) from the LPF 78B is supplied to one input of the multiplier 81. Given to. A carrier signal is supplied from the signal source 79 to the other input of the multiplier 80, and thereby the I-phase component of the modulation signal is output from the multiplier 80. Further, the other input of the multiplier 81 is given a signal obtained by phase-shifting the carrier signal from the signal source 79 by π / 2 by the phase shift circuit 82, whereby the multiplier 81 modulates the signal. The Q phase component of the signal is output. These I-phase component and Q-phase component are added by the adder 83, and the result is output from the output terminal 84 as an analog modulation signal.
[0061]
Next, FIG. 4 is a diagram showing details of the serial / parallel conversion circuit 72 of FIG. As shown in FIG. 4, the serial / parallel conversion circuit 72 is composed of four flip-flops 72A, 72B, 72C and 72D. The serial data AN input through the input terminal 71 (FIG. 3) is sampled by the clock signal CLK42K (42 KHz) of the data rate supplied from the timing signal generation circuit 74, and is stored in the flip-

flops

72A and 72B for 2 bits. Is done. This accumulated data is further sampled by a clock signal CLK21K (21 KHz) of a symbol period given from the timing signal generation circuit 74 and output as 2-bit parallel data (YK, XK).
[0062]
Next, FIG. 5 is a diagram showing in detail the configuration of the differential encoding and mapping circuit 73 of FIG. This differential encoding and mapping circuit 73 performs differential encoding and mapping of the 2-bit data (XK, YK) input from the serial / parallel conversion circuit 72 described above. Here, in the case of π / 4 shift DQPSK, there are eight points necessary to represent the phase as shown by ah in FIG. To simplify the calculation, the phase states of these points ah are expressed as follows: a is 0, b is 1, c is 2, d is 3, e is 4, f is 5, g is 6, h It is expressed by a decimal number such as 7 (see FIG. 13).
[0063]
Then, 1 when the 2-bit data (XK, YK) of the current symbol is (0, 0), 3 when (0, 1), 5 when (1, 1), (1, 0) 7 is added to the numerical value of 0 to 7 indicating the phase point one symbol before, and the result is subjected to MOD8 operation to obtain the numerical value of 0 to 7 indicating the phase point of the current symbol. Note that the MOD8 operation is an operation that collects the remainder when a certain numerical value is divided by 8. In the actual circuit shown in FIG. 5, since the numerical values 0 to 7 representing the phase point are calculated in the form of a 3-bit binary code, the exclusive OR gate EXOR 73A is used to calculate the phase point of the previous symbol. The

numbers

1, 3, 5, and 7 to be added to the numbers are binary encoded. Also, the numerical values 0 to 7 of the phase point one symbol before are stored in the 3-bit parallel register 73B.
[0064]
The 3-bit data output from the EXOR 73A and the 3-bit data output from the 3-bit parallel register 73B are added by the adder 73C to obtain 3-bit outputs SM0, SM1, and SM2. Based on the 3-bit data SM0, SM1, and SM2, symbol mapping data I0, I1, Q0, and Q1 are generated by the mapping operation by the

logic circuits

73D, 73E, 73F, 73G, and 73H. That is, in the above-described logic circuit, the exclusive NOR gate EXNOR73E outputs the symbol mapping data I1, the exclusive NOR gate EXNOR73F outputs the symbol mapping data I0, and the inverter 73G outputs the symbol mapping data Q1. OR gates EXOR 73D and 73H are used to output symbol mapping data Q0. This mapping operation is performed according to the truth table shown in FIG.
[0065]
Next, FIG. 7 is a diagram showing in detail the digital filter 75 of FIG. The digital filter of FIG. 7 basically uses the symbol tap ROM division method as in the digital filter according to the first embodiment of FIG. However, in the example of FIG. 7, unlike the example of FIG. 1, data corresponding to four symbol sections before and after the central symbol section, that is, a total of nine symbol sections (9 in terms of the number of ROM taps) is symbol mapping data. It is assumed that it is stored in the storage circuit 75A. More specifically, the symbol mapping data storage circuit 75A is used in a time-division manner for the I phase and the Q phase and supplied from the differential encoding and mapping circuit 73 for I phase symbol mapping data (I0, I1) or Q-phase symbol mapping data (Q0, Q1) is accumulated for nine symbol periods while being shifted by the clock signal CLK21K (21 KHz) of the symbol period supplied from the timing signal generation circuit 74.
[0066]
FIG. 8 is a diagram showing in detail the configuration of such a symbol mapping data storage circuit 75A. As shown in FIG. 8, the symbol mapping data storage circuit 75A includes four 8-bit shift registers 85-88, eight 2-bit data selectors 89-98, and four flip-flops 99-102. It is configured. Each of 2-bit data selectors 89-98 outputs I-phase 2-bit symbol mapping data or Q-phase 2-bit symbol mapping data in accordance with the I / Q switching signal supplied from timing signal generation circuit 74 in FIG. Is selectively output.
[0067]
Referring to FIG. 7, 18-bit symbol mapping data for nine symbol periods output from symbol mapping data storage circuit 75A is provided to corresponding ROMs 75B-75J for each symbol period. Each of these ROMs has corresponding 2-bit symbol mapping data (A4, A5) from the symbol mapping data storage circuit 75A and 4-bit (16-value) time information (A0, A1) from the timing signal generation circuit 74. , A2, A3) as addresses, and the data length stored in each ROM depends on the dynamic range for each symbol interval of the impulse response waveform of the root Nyquist filter with the roll-off factor α = 0.5 shown in FIG. Different for each ROM.
[0068]
More specifically, in consideration of the dynamic range of each symbol interval, the ROM 75B corresponding to the symbol interval of the accumulation number -4 and the ROM 75J corresponding to the symbol interval of the accumulation number 4 have a data length of 3 bits. Symbol data (D0-D2) is output. Similarly, symbol data (D0-D3) having a data length of 4 bits is supplied from the ROM 75C corresponding to the symbol interval of the accumulation number -3 and the ROM 75I corresponding to the symbol interval of the accumulation number 3, respectively. 6-bit symbol data (D0-D5) is supplied from the ROM 75D corresponding to the symbol interval of 2 and the ROM 75H corresponding to the symbol interval of the accumulation number 2, and corresponds to the symbol interval of the accumulation number -1. Each of the ROM 75E and the ROM 75G corresponding to the symbol interval of the accumulation number 1 is supplied with symbol data (D0 to D8) having a data length of 9 bits, and from the ROM 75F corresponding to the symbol interval of the accumulation number 0 is 10 Symbol data (D0-D9) having a data length of bits is supplied.
[0069]
The outputs of these ROMs 75B-75J are applied to the corresponding mask circuits 75K to 75S, respectively. These mask circuits are for temporarily masking the ROM output during burst transmission to prevent transmission spurious. As shown in FIG. 7, the number n of input bits and the number n of output bits of each mask circuit are equal, and each mask circuit is composed of n AND gates.
[0070]
FIG. 9 is a diagram showing a configuration of a mask circuit 75K or 75S as a configuration example of such a mask circuit. In the example shown in FIG. 9, the mask circuit has a 3-bit input and a 3-bit output, and is composed of three AND gates 103-105. When the control output SE from the mask control circuit 75T is “1”, the input D0-D2 is output as it is as the output B0-B2, while when the SE is “0”, the outputs B0-B2 are all “0”. It becomes. The remaining mask circuits 75L to 75R have the same configuration except that the number of AND gates differs depending on the number of input and output bits.
[0071]
Next, FIG. 10 is a block diagram showing a configuration of the mask control circuit 75T of FIG. As shown in FIG. 10, the mask control circuit 75T includes nine flip-flops 110 to 118 and four AND gates 119 to 122. FIG. 11 is a timing chart for explaining the operation of the mask control circuit 75T.
[0072]
Next, the operation of the mask control circuit 75T will be described with reference to FIGS. First, at the rising edge of burst transmission, the burst input signal BIN input from the burst input terminal in FIG. 3 changes from “0” to “1”. Then, after 2 to 3 symbol periods, the control outputs MCM4, MCM3, and MCM2 for the mask circuits 75K-75M simultaneously change from “0” to “1”, and then the control outputs MCM1, MCPM0, MCP1, MCP2, MCP3, and MCP4 sequentially change from “0” to “1” while being delayed by the symbol period.
[0073]
Thereafter, when the burst transmission falls, the burst input signal BIN inputted from the burst input terminal changes from “1” to “0”. Then, the control outputs MCM4, MCM3, MCM2, MCM1, MCPM0, MCP1 sequentially change from “1” to “0” while being delayed by the symbol period, and MCP2, MCP3, MCP4 simultaneously change from “1” in one symbol period. It changes to “0”.
In this way, during burst transmission, the output of ROM 75B-75J is sequentially masked at the timing shown in FIG. 11, thereby enabling burst rising and falling ramp processing without additional ROM, and transmission spurious. Can be prevented.
[0074]
The outputs of the mask circuits 75K-75S are added by an adder 75U and converted into an 8-bit digital baseband signal. Note that since the output of the ROM 75F corresponding to the symbol interval of 0 stored is 10 bits, the output of the adder 75U should be 10 bits originally, but the error included in the LSB increases due to the addition. Considering this, the LSB of 2 digits is truncated to an 8-bit output.
[0075]
Next, FIG. 12 is a block diagram showing in detail the I / Q separation circuit 76 of FIG. The 8-bit digital baseband signal output from the digital filter 75 as described above is output in the form of time-division multiplexed I-phase and Q-phase components. Therefore, the I / Q separation circuit 76 separates this into an I-phase baseband signal and a Q-phase baseband signal. As shown in FIG. 12, this I / Q separation circuit 76 is composed of six 4-bit parallel registers 130-135 and one inverter 136. The I / Q switching signal from the timing signal generation circuit 74 is used as an I / Q switching signal. In response, 8-bit input baseband signals DA0-DA7 are separated into I-phase 8-bit baseband signals ID0-ID7 and Q-phase 8-bit baseband signals QD0-QD7 for output. Subsequent processing of these baseband signals has already been described in connection with FIG. 3 and will not be repeated here.
[0076]
The ROM capacity of the third embodiment is as follows. That is, each address of the ROM 75B-75J is 4 + 2 = 6 bits, and each data length is different for each ROM as described above. Two 3-bit ROMs, two 4-bit ROMs, two 6-bit ROMs. There are two ROMs, two 9-bit ROMs, and one 10-bit ROM. Therefore, the sum of the capacities of the nine ROMs is as follows.
[0077]
2 ^{(4 + 2)} × 3 × 2 + 2 ^{(4 + 2)} × 4 × 2 + 2 ^{(4 + 2)} × 6 × 2 + 2 ^{(4 + 2)} × 9 × 2 + 2 ^{(4 + 2)} × 10 × 1 = 3456 bits
In the third embodiment described above, the case where the ROM output is masked using the mask circuit constituted by the AND gate has been described. However, each ROM has an address or dedicated input terminal for setting the output data to 0. If this is provided, the mask circuit of FIG. 7 becomes unnecessary. In this case, the control outputs MCM4 to MCP4 of the mask control circuit 75T in FIG. 7 are connected to the address or dedicated input terminal for setting the output data to 0, and the outputs of the respective ROMs are directly supplied to the adder 75U. What is necessary is just to comprise.
[0078]
As described above, according to the third embodiment of the present invention, the ROM capacity can be reduced, and transmission spurious during burst transmission can be prevented. As a result, the digital modulator corresponding to burst transmission can be used. A baseband signal generator can be provided.
[0079]
【The invention's effect】
As described above, the baseband signal generator for the digital modulator according to the present invention includes the means for supplying the digital baseband signal, the differential encoding process and the mapping process for the digital baseband signal, and different phases. Means for converting into a plurality of symbol mapping data, a plurality of digital filter means for limiting the respective bands of the plurality of symbol mapping data, and a plurality of outputs for converting the outputs of the plurality of digital filter means into analog baseband signals, respectively. Each of the plurality of digital filter means is provided corresponding to the plurality of symbol sections, and stores a predetermined filter corresponding to the plurality of symbol sections. Impulse response Since it includes a plurality of read-only storage means each storing symbol data corresponding to the waveform and a means for adding the symbol data read from the plurality of read-only storage means, the ROM capacity is much smaller than that of the prior art. Thus, a baseband signal generator can be realized, and as a result, the digital modulator can be easily integrated into an LSI and an increase in manufacturing cost can be suppressed.
[0080]
Furthermore, in the baseband generator for the digital modulator according to the present invention, each digital filter means includes output mask means for selectively reading out symbol data from a plurality of read-only storage means, burst transmission And mask control means for controlling the output mask means at a predetermined timing according to the specification, so that transmission spurious can be prevented during burst transmission, and burst transmission can be performed without increasing ROM capacity. A baseband signal generator for a corresponding digital modulator can be realized.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a digital filter constituting a baseband signal generator according to a first embodiment of the present invention.
FIG. 2 is a block diagram showing a digital filter constituting a baseband signal generator according to a second embodiment of the present invention.
FIG. 3 is a block diagram showing a digital modulator including a baseband signal generator according to a third embodiment of the present invention.
4 is a diagram showing details of the serial / parallel conversion circuit of FIG. 3; FIG.
FIG. 5 is a diagram showing details of the differential encoding and mapping circuit of FIG. 3;
6 is a truth table for explaining the principle of the mapping operation shown in FIG. 5; FIG.
7 is a diagram showing in detail the configuration of the digital filter shown in FIG. 3. FIG.
8 is a diagram showing in detail the configuration of the symbol mapping data storage circuit shown in FIG. 7;
9 is a diagram showing a configuration of a mask circuit shown in FIG. 7;
10 is a diagram showing a configuration of a mask control circuit shown in FIG. 7;
FIG. 11 is a timing chart for explaining the operation of the mask control circuit of FIG. 10;
12 is a block diagram showing a configuration of the I / Q separation circuit shown in FIG. 3. FIG.
FIG. 13 is a diagram conceptually showing an operation principle of a differential encoding and mapping circuit.
FIG. 14 is a block diagram conceptually showing the principle of a quadrature modulator.
FIG. 15 is a spatial diagram conceptually showing the principle of a quadrature modulator.
FIG. 16 is a diagram conceptually illustrating the generation principle of a π / 4 shift QPSK signal.
FIG. 17 is a diagram conceptually illustrating the principle of differential encoding.
FIG. 18 is a block diagram illustrating a conventional baseband signal generator for π / 4 shift DQPSK modulation.
19 is a block diagram showing a configuration of the digital filter shown in FIG.
20 is a waveform diagram showing impulse response characteristics of the digital filter shown in FIG.
FIG. 21 is a waveform diagram showing a generation principle of transmission spurious during burst transmission.
FIG. 22 is a graph showing the principle of generation of transmission spurious during burst transmission.
[Explanation of symbols]
1, 21, 71 Input terminal
2 Mapping circuit
3,4,78A, 78B LPF
5 Carrier signal source
6 Phase shift circuit
7, 8, 80, 81 multiplier
9,83 adder
10, 32, 84 Output terminal
22, 72 Serial / parallel conversion circuit
23,73 Differential encoding and mapping circuit
24, 74 Timing signal generation circuit
25, 26, 75 Digital filter
25a, 75A Symbol mapping data storage circuit
27, 28, 77A, 77B D / A converter
31 Modulation signal generator
40-50, 60-62, 75B-75J ROM
76 I / Q separation circuit
75K-75S mask circuit
75T mask control circuit

Claims

A baseband signal generator for a digital modulator,
Means for supplying a digital baseband signal;
Means for performing a differential encoding process and a mapping process on the digital baseband signal to convert the digital baseband signal into a plurality of symbol mapping data in different phases;
A plurality of digital filter means for limiting the respective bands of the plurality of symbol mapping data,
Each of the plurality of digital filter means includes
Means for accumulating the symbol mapping data corresponding to a plurality of symbol intervals;
A plurality of read-only storage means provided corresponding to the plurality of symbol sections, each storing symbol data corresponding to an impulse response waveform of a predetermined filter;
Means for adding symbol data read from the plurality of read-only storage means,
A baseband signal generator further comprising a plurality of conversion means for converting the outputs of the plurality of digital filter means into analog baseband signals, respectively.

A baseband signal generator for a digital modulator,
Means for supplying a digital baseband signal;
Means for performing a differential encoding process and a mapping process on the digital baseband signal to convert the digital baseband signal into a plurality of symbol mapping data in different phases;
A plurality of digital filter means for limiting respective bands of the plurality of symbol mapping data;
Means for designating burst transmission,
Each of the plurality of digital filter means includes
Means for accumulating the symbol mapping data corresponding to a plurality of symbol intervals;
A plurality of read-only storage means provided corresponding to the plurality of symbol sections, each storing symbol data corresponding to an impulse response waveform of a predetermined filter;
Output mask means for selectively reading out the symbol data from the plurality of read-only storage means;
Mask control means for controlling the output mask means at a predetermined timing in accordance with designation of burst transmission by the burst transmission designation means;
Means for adding symbol data read from the plurality of read-only storage means,
A baseband signal generator further comprising a plurality of conversion means for converting the outputs of the plurality of digital filter means into analog baseband signals, respectively.