JP3714803B2

JP3714803B2 - Method for manufacturing diamond field effect transistor

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Publication number: JP3714803B2
Application number: JP28801298A
Authority: JP
Inventors: 和志林; 嘉宏横田; 吉人福本; 貴之平野; 康平鈴木; 隆木下
Original assignee: Kobe Steel Ltd
Current assignee: Kobe Steel Ltd
Priority date: 1998-10-09
Filing date: 1998-10-09
Publication date: 2005-11-09
Anticipated expiration: 2018-10-09
Also published as: JP2000114523A

Description

【０００１】
【発明の属する技術分野】
本発明は、高出力・高周波デバイス等に使用されるダイヤモンド電界効果トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】
ダイヤモンドは、その熱伝導率（２０Ｗ／ｃｍ・Ｋ）、バンドギャップ（５．５ｅＶ）、飽和電子及びホール移動度（電子：２０００ｃｍ²／Ｖｓ、正孔：２１００ｃｍ²／Ｖ・ｓ）といったデバイス特性が優れているため、高温及び放射線下で動作する電子デバイス、高出力デバイス及び高周波デバイス等への応用が期待されている。
【０００３】
ダイヤモンド薄膜を用いた電界効果トランジスタ（ＦＥＴ）としては、ダイヤモンド基板上にｐ型半導体ダイヤモンド層をチャネル層として形成し、更に、ｐ型半導体ダイヤモンド層上にＴｉからなるソース電極、Ａｌからなるゲート電極及びＴｉからなるドレイン電極を形成することにより、ゲート部にショットキー接合が形成された金属／半導体接合型電界効果トランジスタ（ＭＥＳＦＥＴ）が提案されている（特開平３−９４４２９号）。このＭＥＳＦＥＴではゲートに正（＋）の電圧を印加することにより、ソース−ドレイン電流が制御される(H. Shiomi, Y.Nishibayashi, and N.Fujimori, Jpn. J. Appl. Phys., Vol.29, No.12, L2153頁, 1989年）。
【０００４】
一方、上記ＭＥＳＦＥＴにおいて、ゲートからのリーク電流を低減するために、半導体ダイヤモンド層からなるチャネル層とゲート金属電極との間に絶縁性のダイヤモンド層を挿入したＭＩＳＦＥＴも提案されている（特開平１−１５８７７４号）。このＭＩＳＦＥＴ素子の動作は例えば従来文献（N.Fujimori and Y.Nishibayasi,Diamondand Related Materials,Vol.1,P665(1992)に示されている。
【０００５】
また、特開平３−２６３８７２号においても、ゲートからのリーク電流を低減するために、金属／絶縁性ダイヤモンド／半導体ダイヤモンド構造をゲート部に持つ電界効果トランジスタが提案されている。このＦＥＴでは、円形のドレイン電極をリング状のゲート電極で取り囲み、更にこのゲート電極の外側をソース電極で取り囲むようにしてれらの電極が配置されている。ドレイン電極及びソース電極はＡｕ層／Ｔｉ層の２層構造であり、ゲート電極はＡｌ層からなっている。この電界効果トランジスタにおいては、Ｓｉ₃Ｎ₄基板上に、アンドープの絶縁性ダイヤモンド層が形成されており、このアンドープダイヤモンド層上にＢドープのｐ型ダイヤモンド層が形成されている。そして、Ｂドープダイヤモンド層上にアンドープの絶縁性ダイヤモンド層を介してゲート電極が形成されていると共に、Ｂドープダイヤモンド層上に直接ソース電極及びドレイン電極が形成されている。この電界効果トランジスタの電流−電圧特性は、例えば、文献（西村、加藤、宮内、小橋、第５回ダイヤモンドシンポジウム講演要旨集，P.31(1991)に記載されている。
【０００６】
更に、特開平３−１２９６６号においては、基板上に形成されたｐ型半導体層と、ゲート電極の間に絶縁層を挿入したＦＥＴが提案されている。ｐ型半導体層はＢドープのダイヤモンド層である。また、絶縁層は酸化シリコンで形成されている。この絶縁層にＳｉＯ₂を使用したＭＩＳＦＥＴのソースドレイン特性は従来文献（A.J.Tessmer,K.Das,and D,L.Dreifus, Diamondand Related Materials, Vol, P.89(1992), and G.G.Fountain, R.A.Rudder,D.P.Malta et al,Diamond Materials,P.523(The Electrochemical Society 1991))に示されている。
【０００７】
上述した従来のダイヤモンドを用いたＦＥＴにおいては、ゲート電圧によるソース−ドレイン電流の変調は見られるが、実用的なＦＥＴとして必要なピンチオフ特性及び飽和特性をもつＦＥＴは未だ実現されていない。この原因の一つは、従来のトランジスタを使用したＦＥＴはゲート部の特性が不十分であるため、ゲート電極に正（＋）の電圧を印加し、これを増大した場合、ゲート電極からのリーク電流が増加し、半導体チャネル層の中に十分な深さの空乏層が拡がらないためであると考えられる。また、ｐ型チャネル層全体に空乏層を拡げるためには、ドーピング濃度を下げると共に、薄い連続したチャネル層を形成することが必要である。
【０００８】
しかしながら、薄い連続したｐ型チャネル層を気相合成法で再現性よく作製することは極めて困難である。更に、低不純物濃度で薄いチャネル層を作製するとソース−ドレイン間の抵抗が高くなり、高い相互コンダクタンスを得ることができないという欠点がある。
【０００９】
このような問題点を改良し、トランジスタコンダクタンスが大きく、実用的な電流一電圧特性を持つダイヤモンド電界効果トランジスタの開発も進められてきた。
【００１０】
例えば、特開平８−８８２３６に示されるトランジスタでは、活性層のドーパント濃度はキャリアの伝導を金属的に支配する程度の値であり、活性層の層厚はドーパントの分布を二次元的に整列させる程度の値である。即ち、活性層はともに高抵抗性のバッファ層及びキャップ層によって挟まれた所謂δドープ又はパルスドープとして導電性のドーパントをドープして形成されている。このような構造においては、導電性のドーパントを局在化することにより、不純物としての分布のバラツキが低減する。そのため、この積層構造には、Ｖ型のポテンシャル井戸が活性層の層方向に沿って窪んで発生するので、格子振動とキャリアとの相互作用、即ちフォノンによるキャリアの散乱が低減する。この結果、キャリア移動度は増大するので、活性層の相互コンダクタンスが向上する。
【００１１】
また、特開平６−２３２３８８に示されるトランジスタは、ソース電極に接触した第１の半導体ダイヤモンド層と、ドレイン電極に接触し前記第１の半導体ダイヤモンド層と同一導電型の第２の半導体ダイヤモンド層と、ゲート電極の作用を受ける領域であって前記第１及び第２の半導体ダイヤモンド層の間の領域に設けられ、厚さが１０Å乃至ｌｍｍの高抵抗ダイヤモンド層とを備え、これらの第１及び第２の半導体ダイヤモンド層並びに高抵抗ダイヤモンド層によりチャネル領域が構成されている。このトランジスタの場合、高抵抗ダイヤモンド層への注入によりキャリアを移動させるため、チャネル層に空乏層を拡げる必要がなく、また、ゲート電極で生じるリーク電流に関する問題は小さく、また低ドーピング濃度で薄い連続したダイヤモンドチャネル層を形成する必要もない。
【００１２】
しかしながら、上述のように改良しても、従来技術では、実用的な高出力の高周波トランジスタを得ることは困難である。これは、文献（K. Miyata,K.Nishimura,and K.Kobashi, IEEE Transactions on Electron Devices Vol.42,P.2010(1995)に示されるように、数十ギガヘルツでの動作を確保するためにはゲート長を１μｍ以下とする必要があり、この場合に、以下に示すように、そのデバイスの作製が困難になるからである。
【００１３】
一般のＳｉをはじめとする半導体材料を使用したデバイスでは、ゲート長が１μｍ、即ちソース−ドレイン間が１μｍを切る所謂サブミクロンデバイスの作製には、自己整合（セルフアライメント）技術が使用される。これは、リソグラフィの工程で発生したマスク合わせの誤差がトランジスタの特性に影響を与えないようにするもので、ソース及びドレイン電極の配置を予め作製したゲート電極によって制御するものである。
【００１４】
図３（ａ）乃至（ｅ）はこの自己整合技術による従来のデバイスの製造方法を工程順に示す断面図である。図３（ａ）に示すように、絶縁性のノンドープダイヤモンド層１を使用する。図３（ｂ）に示すように、このダイヤモンド層１上にゲート絶縁膜２及びゲート電極３をパターン形成し、図３（ｃ）に示すように、ゲート絶縁膜２及びゲート電極３の側壁に側壁絶縁膜４を形成する。次に、図３（ｄ）に示すように、ゲート電極３及び側壁絶縁膜４をマスクとして、ダイヤモンド層１にイオン注入し、アニールしてチャネル領域５を形成する。次いで、図３（ｅ）に示すように、チャネル領域５上に重なるように、ソースドレイン電極６を形成する、
【００１５】
【発明が解決しようとする課題】
しかしながら、上述した従来構造のダイヤモンド電界効果トランジスタの場合には、結晶性の回復に必要なアニールに１０００℃以上の高温が必要で、それをもってしても良好な半導体層の形成は困難である。また、１０００℃以上の高温ではダイヤモンド層のグラファイト化及び電極とダイヤモンド層との反応も生じ、実際にこの工程によりサブミクロンデバイスを作製しても、トランジスタ動作は期待できない。
【００１６】
また、特開平６−２３２３８８に開示されたトランジスタにおいては、薄膜を順次積層してトランジスタを形成しているが、この構造では、加工が困難であるばかりか、所定の性能を得るために必要なデバイスの集積が事実上不可能となってしまう。
【００１７】
本発明はかかる問題点に鑑みてなされたものであって、ダイヤモンド薄膜を使用して高出力であると共に、高周波特性が優れた電界効果トランジスタを提供し、更にこの電界効果トランジスタを容易に且つ再現性よく製造することができるダイヤモンド電界効果トランジスタの製造方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明に係るダイヤモンド電界効果トランジスタの製造方法は、不純物濃度が１０ ¹⁶ ｃｍ ^-3 以下の高抵抗ダイヤモンド層上に、不純物濃度が１０ ¹⁹ ｃｍ ^-3 以上の低抵抗ダイヤモンド層を形成する工程と、この低抵抗ダイヤモンド層上にオーミック接触の金属層を形成する工程と、この金属層上に絶縁膜を形成する工程と、前記絶縁膜上にゲート電極形成予定領域が開口したフォトレジストパターンを形成する工程と、前記フォトレジストパターンをマスクとして前記絶縁膜を選択的にエッチングする工程と、前記フォトレジスト及び／又はエッチング後の前記絶縁膜をマスクとして前記金属層を選択的にエッチングする工程と、前記フォトレジスト及び／又はエッチング後の前記絶縁膜をマスクとして前記低抵抗ダイヤモンド層を選択的にエッチングする工程と、前記高抵抗ダイヤモンド層の表面を水素プラズマ処理する工程と、前記ゲート電極形成予定領域の前記高抵抗ダイヤモンド層上にゲート電極部を形成する工程とを有することを特徴とする。
【００１９】
本発明に係る他のダイヤモンド電界効果トランジスタの製造方法は、不純物濃度が１０ ¹⁶ ｃｍ ^-3 以下の高抵抗ダイヤモンド層上に、不純物濃度が１０ ¹⁹ ｃｍ ^-3 以上の低抵抗ダイヤモンド層を形成する工程と、この低抵抗ダイヤモンド層上にオーミック接触の金属層を形成する工程と、この金属層上に絶縁膜を形成する工程と、前記絶縁膜上にゲート電極形成予定領域が開口したフォトレジストパターンを形成する工程と、前記フォトレジストパターンをマスクとして前記絶縁膜を選択的にエッチングする工程と、前記フォトレジスト及び／又はエッチング後の前記絶縁膜をマスクとして前記金属層を選択的にエッチングする工程と、前記フォトレジスト及び／又はエッチング後の前記絶縁膜をマスクとして前記低抵抗ダイヤモンド層を選択的にエッチングする工程と、前記高抵抗ダイヤモンド層の表面上に気相合成により高抵抗ダイヤモンド層を再合成する工程と、前記ゲート電極形成予定領域の前記高抵抗ダイヤモンド層上にゲート電極部を形成する工程とを有することを特徴とする。
【００２０】
このダイヤモンド電界効果トランジスタにおいて、前記ソース電極層と、前記ドレイン電極層との間に形成される前記ゲート電極部を、金属層とダイヤモンド以外の絶縁層との積層体で構成することができる。このように、ゲート電極を構成する金属層と高抵抗ダイヤモンド層との間に絶縁層を挿入することにより、ゲート電極金属層と高抵抗ダイヤモンド層との間の絶縁性を向上させ、より高い電圧をゲート電極金属層に印加し、トランジスタの動作範囲（高温及び高電圧）を拡大することができる。前記ダイヤモンド以外の絶縁層は、酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウム、フッ化カルシウム、フッ化マグネシウム、ダイヤモンドライクカーボン及び酸化ジルコニウムからなる群から選択された少なくとも１種の材料で形成することができる。
【００２１】
前記ゲート電極部によりゲート作用を受ける高抵抗ダイヤモンド層の全部又は一部を、ソース及びドレイン電極部形成のためのエッチング後に水素プラズマ処理を受けたものにするか、又は前記ゲート電極部によりゲート作用を受ける高抵抗ダイヤモンド層の全部又は一部を、前記ソース及びドレイン電極部形成のためのエッチング後に気相合成により合成されたダイヤモンド層とすることができる。これにより、ソース及びドレイン電極部を形成する際のエッチングのダメージを回復し、トランジスタ動作を良好にすることができる。
【００２２】
更にまた、前記エッチングにより形成されたソース電極部とドレイン電極部の内側における前記ゲート電極部の側壁に、ダイヤモンド以外の絶縁層による側壁絶縁膜を形成することができる。そして、前記側壁絶縁膜は、酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウム、フッ化カルシウム、フッ化マグネシウム、ダイヤモンドライクカーボン及び酸化ジルコニウムからなる群から選択された少なくとも１種の材料により形成することができる。
【００２３】
更にまた、前記ソース電極層と前記ドレイン電極層との間の距離をｌｎｍ乃至１μｍとすることができる。前記低抵抗ダイヤモンド層のドーパントをホウ素とすることができる。前記低抵抗ダイヤモンド層は不純物密度が２×１０²⁰ｃｍ^-3以上とすることができる。前記ドレイン電極層及びソース電極層の全部又は一部は、タングステン、モリブデン、チタン、タンタル及びその炭化物からなる群から選択された少なくとも１種の元素又は化合物により形成されていることができる。
【００２７】
本発明の電界効果トランジスタにおいては、例えば比抵抗１０²Ω・ｃｍ以上の高抵抗ダイヤモンドからなるキャリア注入層の上に形成されたゲート電極部の両側に、キャリアの伝導が金属的である程度のドーパント濃度を持つ低抵抗のダイヤモンド層、オーミック接触性のソース電極層及びドレイン電極層、絶縁膜層が順次積層されている。そして、ゲート電極部が形成されるソース−ドレイン間の溝が一回のフォトリソグラフィのみにより順次エッチングで形成されている。このように、低抵抗のダイヤモンド層、オーミック接触性のソース電極層及びドレイン電極層、並びに絶縁膜層を順次積層し、ソース−ドレイン溝を一回のフォトリソグラフィによって、フォトレジストをマスクに絶縁膜層を、レジスト又は絶縁膜層をマスクに電極層を、絶縁層をマスクに低抵抗のダイヤモンド層を順次エッチングすることにより、自己整合的にエッチングすることができ、マスク合わせが必要ではなく、従ってその寸法誤差がなく、所望のデバイス構造が形成可能となる。また、この工程においては従来数多く必要であったマスク合わせの工程を省略することができ、つまり、この構造を用いることにより、安価で再現性よく、高性能な電界効果トランジスタが得られる。
【００２８】
本発明におけるトランジスタの作製において用いられるフォトリソグラフィは、マスクを用いた密着露光の他、ステッパなどの公知の技術が利用可能である。更に電子ビーム露光又は収束イオンビーム露光などによる露光も同様の効果が得られる。また、そのエッチングにおいては、ＥＣＲ（電子サイクロトロン共鳴）プラズマエッチング、ＩＣＰ（誘導結合型プラズマ）エッチングを初めとする公知の技術が利用できる。また、そのエッチングに用いるガスは公知のガス種が利用可能であり、各種のガスを混合して利用することを妨げない。また、エッチングは一般的にガス種を変えることにより逐次行われるが、使用するガス種によっては、積層した各層を同時にエッチングすることが考えれらる。本発明はこのような場合を妨げるものではない。
【００２９】
更に、ソース電極層及びドレイン電極層の上には、既に所定厚の絶縁膜層が形成されているため、ゲート電極部との耐圧も予め十分に確保できる。このことはゲート電極部の作製にマスク合わせの誤差許容範囲が広がることを意味し、この点においても都合がよい。また、エッチングにより形成されたソース−ドレイン溝の内側にダイヤモンド以外の絶縁層による側壁絶縁膜を形成することにより、ゲート電極部とソース電極層及びドレイン電極層との絶縁性を向上させることができる。
【００３０】
【発明の実施の形態】
以下、本発明の実施例について添付の図面を参照して具体的に説明する。図１は本発明の実施例に係るダイヤモンド電界効果トランジスタを示す断面図である。基板として、不純物密度が１０¹⁶ｃｍ^-3以下で比抵抗が１０²Ω・ｃｍ以上の高抵抗ダイヤモンド層１０を使用し、この高抵抗ダイヤモンド層１０の表面に１対の低抵抗ダイヤモンド層１１が所定のチャネル長だけ離隔して形成されており、この低抵抗ダイヤモンド層１１上にソースドレイン電極層１２及び絶縁膜１３が、低抵抗ダイヤモンド層１１と同一の平面形状で形成されている。この低抵抗ダイヤモンド層１１は不純物密度が１０¹⁹ｃｍ^-3以上、好ましくは２×１０²⁰ｃｍ^-3以上である。
【００３１】
そして、低抵抗ダイヤモンド層１１間の高抵抗ダイヤモンド層１０の表面上に、ゲート絶縁膜１５及びその上のゲート電極１６が形成されており、更にゲート電極１６の側面に側壁絶縁膜１４が形成されている。
【００３２】
高抵抗ダイヤモンド層１０は一般には各種導電型のドーパントを故意にドープされていない所謂アンドープのダイヤモンド層である。この高抵抗ダイヤモンド層１０は、天然のダイヤモンド又は高圧合成したダイヤモンド基板を使用してもよいし、単結晶ダイヤモンド、多結晶ダイヤモンド、シリコン、白金又はイリジウムなどの基板上に気相合成法でダイヤモンド層を形成したものでも良い。
【００３３】
この場合の気相合成法は公知のマイクロ波ＣＶＤ法、熱フィラメント法等の種々の手段を採用することができる。また、この基板の格子面は、（１００）、（１１１）面をはじめとする種々の面方位を採用することができ、また、基板がこのような正確な面方位から傾いていてもよい。なお、高抵抗ダイヤモンド層１０はそのドーピングの意図にかかわらず、比抵抗は１０²Ω・ｃｍ以上の範囲にすることが好ましい。これは比抵抗が１０²Ω・ｃｍより小さいダイヤモンド層を使用すると、このダイヤモンド層とゲート電極との間の接触抵抗が下がり、キャリアの経路としてソース電極からドレイン電極へ流れる経路に加えて、ソース電極からゲート電極へ流れる新しい電流経路が生じ、トランジスタ特性が劣化するからである。
【００３４】
高抵抗ダイヤモンド層１０はソース及びドレイン電極部を形成するために行うエッチングの際にダメージを受けることがある。このため、この注入層の全部又は一部が、ソース−ドレイン溝形成のためのエッチング後に、ダメージの回復を目的として行われた水素プラズマ処理又は気相合成による再合成されたダイヤモンドで形成されていることが、良好なトランジスタ動作のためには望ましい。
【００３５】
キャリア注入領域の上には、一回のフォトリソグラフィによる順次エッチングでゲート電極部の両側に形成された各１対の低抵抗のダイヤモンド層１１、オーミック接触性のソースドレイン電極層１２、及び絶縁のための絶縁膜１３がある。
【００３６】
エッチングにより形成されたソース電極部と及びドレイン電極部との間の距離はｌｎｍ乃至１μｍが好適である。これは次のような理由による。ソース−ドレイン間の溝がｌｎｍより小さい場合は、その上に形成された低抵抗のダイヤモンド層内のキャリアの波動関数が重なり、トンネリングを起こすため、障壁の効果がなくなり、ゲート電圧によりドレイン電流を制御することができなくなる。また、高抵抗のダイヤモンド層が１μｍより厚くなると、コンダクタンスが低下し、高周波で動作しなくなるとともに、この高抵抗ダイヤモンド層の厚さがキャリアの拡散長よりも厚くなり、ソース−ドレイン間に電流は流れなくなる。
【００３７】
高抵抗ダイヤモンド層１０はアンドープのダイヤモンド層であり、不純物は積極的には添加せず、結晶中に存在する欠陥が比抵抗を決める。デバイスの実質的な動作のために、高抵抗ダイヤモンド層の不純物密度は、１０¹⁶ｃｍ^-3以下であることが必要である。また、この不純物密度は少ない方が好ましく、１０¹⁵ｃｍ^-3以下であれば更に好ましい。
【００３８】
低抵抗のダイヤモンド層１１のドーピング濃度はキャリアの伝導を金属的に支配する程度の値であり、一般的には、ホウ素が用いられ、そのドーピング濃度、即ち不純物密度が１０¹⁹ｃｍ^-3以上である。この低抵抗ダイヤモンド層１１の不純物密度は、好ましくは、ダイヤモンドがモット（金属）転移を示す２×１０²⁰ｃｍ^-3以上ある。
【００３９】
オーミック接触性のソースドレイン電極層１２は金属又は導電性セラミックス等の種々の材料により形成できるが、耐熱性を考えると、タングステン、モリブデン、チタン、タンタル及びその炭化物からなる群から選択された少なくとも１種の材料から構成されていることが望ましい。
【００４０】
また、絶縁のための絶縁膜１３の厚さは、ｌｎｍから１μｍが好適である。膜厚がｌｎｍより薄い場合は、トンネリング効果で電流が流れるため、絶縁をとることが不可能になる。また、絶縁膜１３の厚さが１μｍより厚くなると、エッチングの際のアスペクト比が高くなり、良好な溝形状が形成できない。
【００４１】
エッチングにより形成されたソース−ドレイン溝の内側にはダイヤモンド以外の絶縁層による側壁絶縁膜１４が形成されている。この側壁絶縁膜１４の膜厚も上述したトンネリング効果からｌｎｍ以上は必要である。また、側壁絶縁膜１４の最大膜厚はソース−ドレイン間の溝の幅からゲート長を引いた長さの幅の半分となる。
【００４２】
また、ゲート電極部を金属からなるゲート電極１６と高抵抗ダイヤモンド層１０との間にゲート絶縁膜１５を挿入することにより、ゲート電極１６と高抵抗ダイヤモンド層１０との間の絶縁性を向上させ、より高い電圧をゲート電極１６に印加し、トランジスタの動作範囲（高温及び高電圧）を拡大することができる。このときのゲート絶縁膜１５の膜厚は、ｌｎｍ乃至１μｍにする。これはゲート絶縁膜１５の膜厚がｌｎｍより薄い場合は、トンネリングの効果のため電流が流れっぱなしになり、ゲート電圧によりドレイン電流を制御することができなくなるからである。また、ゲート絶縁膜１５の膜厚が１μｍより厚くなると、ゲート電極１６に印加した電圧がキャリア注入領域に伝わらず、制御に必要な電圧が上昇し、相互コンダクタンスが減少し、高い利得が得られない。
【００４３】
次に、本実施例のダイヤモンド電界効果トランジスタの製造方法について具体的に説明する。図２（ａ）乃至（ｇ）はこの製造方法を工程順に示す断面図である。先ず、図２（ａ）に示すように、アンドープの高抵抗ダイヤモンド層１０を作る。この高抵抗ダイヤモンド層１０は絶縁性の天然単結晶ダイヤモンド基板上に、マイクロ波プラズマＣＶＤ法により、例えば、５μｍの厚さにアンドープダイヤモンド層を合成したものである。合成条件は、例えば、以下のとおりである。即ち、原料ガスとして水素希釈のメタンガスを使用する。その組成はＣＨ₄：０．５％、Ｈ₂：９９．５％である。ガスの総流量は１００sccmで成膜時のガス圧力及び基板温度は夫々３ＳＴｏｒｒ及び８００℃である。上記条件により製造した高抵抗ダイヤモンド層１０はその比抵抗が、測定器の測定範囲を超える高い値を示した。
【００４４】
次に、図２（ｂ）に示すように、低抵抗ダイヤモンド層として、高抵抗ダイヤモンド層１０上にＢドープのｐ型半導体ダイヤモンド薄膜２１を３００ｎｍの厚さに合成した。合成条件は、例えば、アンドープダイヤモンドの合成と同じであるが、例えば、ドーピングガスとしてＢ₂Ｈ₆ガスを用い、ガス中のＢ／Ｃ比を２００ｐｐｍとした。
【００４５】
次に、図２（ｃ）に示すように、電極材料として例えばタングステン膜２２をマグネトロンスパッタによって成膜した。タングステン膜２２の膜厚は例えば１００ｎｍである。
【００４６】
更に、図２（ｄ）に示すように、プラズマＣＶＤ法により、タングステン膜２２上に例えばＳｉＯ₂膜２３を３００ｎｍの厚さで成膜する。
【００４７】
次に、フォトリソグラフィー技術により、ソース及びドレイン電極部のリソグラフィーを行う。このため、図２（ｅ）に示すように、ＳｉＯ₂膜２３上にゲート電極部が開口したフォトレジスト２４を形成する。ここではソース−ドレイン間の距離、即ちフォトレジスト２４の開口幅を例えば０．５μｍとする。
【００４８】
そして、図２（ｆ）に示すように、このフォトレジスト２４をマスクとして、先ずＳｉＯ₂膜２３を例えばＣ₄Ｆ₈／Ａｒ混合ガスによりエッチングし、更に、タングステン膜２２を例えばＣｌ／Ａｒ混合ガスによりエッチングする。引き続き、Ｂドープｐ型半導体ダイヤモンド層１１を例えば酸素プラズマによりエッチングし、ソース−ドレイン間の溝を形成した。一連のエッチングにはＥＣＲエッチング装置を使用することができる。
【００４９】
ここでエッチングダメージを回復するために、上述のアンドープダイヤモンド形成条件で１０分間のアンドープ層の再合成を行う。
【００５０】
その後、プラズマＣＶＤによりＳｉＯ₂膜を蒸着し、このＳｉＯ₂膜をエッチバックすることにより側壁絶縁膜１４を形成し、更に露出している高抵抗ダイヤモンド層１０上にゲート絶縁膜１５を形成する。これらの側壁絶縁膜１４及びゲート絶縁膜１５の膜厚は例えばいずれも１００ｎｍである。
【００５１】
次に、図２（ｇ）に示すように、例えばＡｌ層を電子ビーム蒸着法により全面に形成した後、再びフォトリソグラフィー技術によってゲートパターンのフォトレジストを形成し、このフォトレジストをマスクとしてＡｌ層をエッチングすることにより、ゲート電極１６を形成する。このようにして、ゲート電極１６及びゲート絶縁膜１５からなるゲート電極部２５が形成される。
【００５２】
最後に、絶縁層として形成したＳｉＯ₂層にソース及びドレインのコンタクトホールを形成することにより、図１に示すチャネル構造のトランジスタが製造される。
【００５３】
【実施例】
次に、上述の製造条件で製造したダイヤモンド電界効果トランジスタの電気的特性を比較例と比較して説明する。上述の製造方法により上述の製造条件で製造した本実施例のトランジスタの電気的特性を評価したところ、７７．２ｍＳ／ｍｍという極めて大きな規格化トランスコンダクタンスが得られていた。また、このときの遮断周波数は３３ＧＨｚという値であった。そして、長さ１００μｍのゲート電極３本を並列に接続したトランジスタ構造を作製したところ、出力は２．１Ｗであった。
【００５４】
比較例として一般のセルファラインプロセスにより実施例と同様の電極配置を持つＦＥＴを作製した。先ず、実施例と同様に、絶縁性の天然単結晶ダイヤモンド基板上にアンドープダイヤモンドを合成し、活性層を形成した。次にプラズマＣＶＤにより１００ｎｍのＳｉＯ₂を蒸着し、ゲート絶縁膜とした。更にゲート金属としてマグネトロンスパッタによりタングステンの成膜を行った。その後、フォトリソグラフィ技術とＥＣＲエッチングによりゲートのパターンニングを行い、更に実施例と同様の方法、すなわちブラスマＣＶＤとエッチバックにより側壁絶縁膜を形成した。
【００５５】
次に、イオン注入により、選択的にｐ⁺層を作製した。イオン注入の条件を加速電圧６０ｋＶ、ドーズ量を３×１０¹⁶ｃｍ²としてホウ素（Ｂ）を注入後、イオン注入によるダメージ回復のためのアニールを行った。アニール温度は８００、１０００、１２００、１４００℃であり、アニール時間は３０分であった。
【００５６】
その後、８００ｎｍのアルミニウム層をスパッタリングにより形成し、リソグラフィ技術とエッチングにより、ソース及びドレインを作製した。
【００５７】
以上により作製されたトランジスタの電気的特性を評価した。その結果を下記表１にまとめる。表１に示すようにアニール温度が高い場合では、ゲート電極のリークにより明確なトランジスタ動作は確認されなかった。一方、アニール温度が低い場合では、イオン注入により注入したホウ素が十分に活性化しないため、ｐ⁺層の抵抗が高く良好な特性は得られなかった。
【００５８】
【表１】

【００５９】
【発明の効果】
以上詳細に説明したように、本発明によれば、ダイヤモンド薄膜を使用して高出力で高周波特性が優れた電界効果トランジスタを容易に再現性よく製造することができる。
【図面の簡単な説明】
【図１】本発明の実施例に係るダイヤモンド電界効果トランジスタの構成を示す断面図である。
【図２】本実施例のダイヤモンド電界効果トランジスタの製造方法を工程順に示す断面図である。
【図３】従来の自己整合技術によるダイヤモンド電界効果トランジスタの製造方法を工程順に示す断面図である。
【符号の説明】
１０；高抵抗ダイヤモンド層
１１；低抵抗ダイヤモンド層
１２；ソースドレイン電極層
１３；絶縁膜
１４；側壁絶縁膜
１５；ゲート絶縁膜
１６；ゲート電極[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a diamond field effect transistor used for a high-power / high-frequency device or the like and a method for manufacturing the same.
[0002]
[Prior art]
Diamond has its thermal conductivity (20 W / cm · K), band gap (5.5 eV), saturated electron and hole mobility (electron: 2000 cm).²/ Vs, hole: 2100cm²Since the device characteristics such as / V · s) are excellent, it is expected to be applied to electronic devices, high-power devices, high-frequency devices and the like that operate at high temperatures and radiation.
[0003]
As a field effect transistor (FET) using a diamond thin film, a p-type semiconductor diamond layer is formed as a channel layer on a diamond substrate, and further, a source electrode made of Ti and a gate electrode made of Al on the p-type semiconductor diamond layer. A metal / semiconductor junction field effect transistor (MESFET) in which a Schottky junction is formed in a gate portion by forming a drain electrode made of Ti and Ti has been proposed (Japanese Patent Laid-Open No. 3-94429). In this MESFET, the source-drain current is controlled by applying a positive (+) voltage to the gate (H. Shiomi, Y. Nishibayashi, and N. Fujimori, Jpn. J. Appl. Phys., Vol. 29, No. 12, L2153, 1989).
[0004]
On the other hand, in order to reduce the leakage current from the gate, there has also been proposed a MISFET in which an insulating diamond layer is inserted between a channel layer made of a semiconductor diamond layer and a gate metal electrode (Japanese Patent Laid-Open No. Hei 1). -158774). The operation of this MISFET element is shown, for example, in the conventional literature (N. Fujimori and Y. Nishibayasi, Diamond and Related Materials, Vol. 1, P665 (1992)).
[0005]
Japanese Patent Application Laid-Open No. 3-263872 proposes a field effect transistor having a metal / insulating diamond / semiconductor diamond structure in the gate portion in order to reduce a leakage current from the gate. In this FET, a circular drain electrode is surrounded by a ring-shaped gate electrode, and these electrodes are arranged so that the outside of the gate electrode is surrounded by a source electrode. The drain electrode and the source electrode have a two-layer structure of Au layer / Ti layer, and the gate electrode is made of an Al layer. In this field effect transistor, Si_ThreeN_FourAn undoped insulating diamond layer is formed on the substrate, and a B-doped p-type diamond layer is formed on the undoped diamond layer. A gate electrode is formed on the B-doped diamond layer via an undoped insulating diamond layer, and a source electrode and a drain electrode are directly formed on the B-doped diamond layer. The current-voltage characteristics of this field effect transistor are described, for example, in the literature (Nishimura, Kato, Miyauchi, Kobashi, Proceedings of the 5th Diamond Symposium, P.31 (1991)).
[0006]
Further, JP-A-3-12966 proposes an FET in which an insulating layer is inserted between a p-type semiconductor layer formed on a substrate and a gate electrode. The p-type semiconductor layer is a B-doped diamond layer. The insulating layer is made of silicon oxide. This insulating layer has SiO₂The source / drain characteristics of MISFETs using GaN are described in the previous literature (AJTessmer, K. Das, and D, L. Dreifus, Diamond and Related Materials, Vol, P. 89 (1992), and GGFountain, RARudder, DPMalta et al. , Diamond Materials, P. 523 (The Electrochemical Society 1991)).
[0007]
In the above-described conventional FET using diamond, the source-drain current is modulated by the gate voltage, but the FET having the pinch-off characteristic and the saturation characteristic necessary as a practical FET has not been realized yet. One reason for this is that FETs using conventional transistors have insufficient gate characteristics, so if a positive (+) voltage is applied to the gate electrode and this is increased, leakage from the gate electrode will occur. This is presumably because the current increases and a sufficiently deep depletion layer does not spread in the semiconductor channel layer. In order to spread the depletion layer over the entire p-type channel layer, it is necessary to reduce the doping concentration and form a thin continuous channel layer.
[0008]
However, it is extremely difficult to produce a thin continuous p-type channel layer with a gas phase synthesis method with good reproducibility. Furthermore, when a thin channel layer is produced with a low impurity concentration, there is a disadvantage that the resistance between the source and the drain becomes high and a high transconductance cannot be obtained.
[0009]
Development of a diamond field effect transistor having improved such problems and having a large transistor conductance and a practical current-voltage characteristic has been promoted.
[0010]
For example, in the transistor disclosed in Japanese Patent Application Laid-Open No. 8-88236, the dopant concentration of the active layer is a value that governs the conduction of carriers in a metallic manner, and the layer thickness of the active layer aligns the dopant distribution two-dimensionally. It is a value of the degree. That is, both active layers are formed by doping a conductive dopant as so-called δ-doping or pulse-doping sandwiched between a high-resistance buffer layer and a cap layer. In such a structure, variation in distribution as impurities is reduced by localizing the conductive dopant. For this reason, in this stacked structure, a V-type potential well is recessed along the layer direction of the active layer, so that the interaction between lattice vibration and carriers, that is, carrier scattering due to phonons is reduced. As a result, the carrier mobility is increased, so that the mutual conductance of the active layer is improved.
[0011]
In addition, a transistor disclosed in Japanese Patent Laid-Open No. 6-232388 includes a first semiconductor diamond layer in contact with a source electrode, and a second semiconductor diamond layer in contact with a drain electrode and having the same conductivity type as the first semiconductor diamond layer. A high-resistance diamond layer having a thickness of 10 to 1 mm, which is provided in a region between the first and second semiconductor diamond layers, which is affected by the action of the gate electrode. The channel region is constituted by the two semiconductor diamond layers and the high resistance diamond layer. In this transistor, carriers are moved by injection into the high-resistance diamond layer, so there is no need to spread a depletion layer in the channel layer, and there is little problem with leakage current generated in the gate electrode. There is no need to form a diamond channel layer.
[0012]
However, even with the improvements as described above, it is difficult to obtain a practical high-output high-frequency transistor with the prior art. As shown in the literature (K. Miyata, K. Nishimura, and K. Kobashi, IEEE Transactions on Electron Devices Vol.42, P.2010 (1995), in order to ensure operation at several tens of gigahertz. This is because the gate length needs to be 1 μm or less, and in this case, as shown below, it becomes difficult to manufacture the device.
[0013]
In a device using a semiconductor material such as general Si, a self-alignment technique is used to manufacture a so-called submicron device having a gate length of 1 μm, that is, a source-drain gap of 1 μm. This is to prevent the mask alignment error generated in the lithography process from affecting the characteristics of the transistor, and the arrangement of the source and drain electrodes is controlled by a gate electrode prepared in advance.
[0014]
3A to 3E are cross-sectional views showing a conventional device manufacturing method based on this self-alignment technique in the order of steps. As shown in FIG. 3A, an insulating non-doped diamond layer 1 is used. As shown in FIG. 3B, a pattern of the gate insulating film 2 and the gate electrode 3 is formed on the diamond layer 1, and on the side walls of the gate insulating film 2 and the gate electrode 3, as shown in FIG. Sidewall insulating film 4 is formed. Next, as shown in FIG. 3D, ion implantation is performed on the diamond layer 1 using the gate electrode 3 and the sidewall insulating film 4 as a mask, and annealing is performed to form a channel region 5. Next, as shown in FIG. 3E, a source / drain electrode 6 is formed so as to overlap the channel region 5.
[0015]
[Problems to be solved by the invention]
However, in the case of the diamond field effect transistor having the above-described conventional structure, a high temperature of 1000 ° C. or higher is required for annealing necessary for crystallinity recovery, and even with this, it is difficult to form a good semiconductor layer. Further, at a high temperature of 1000 ° C. or higher, the diamond layer is graphitized and the reaction between the electrode and the diamond layer also occurs. Even if a submicron device is actually manufactured by this process, transistor operation cannot be expected.
[0016]
Further, in the transistor disclosed in JP-A-6-232388, a transistor is formed by sequentially laminating thin films, but this structure is not only difficult to process but also necessary for obtaining a predetermined performance. Device integration is virtually impossible.
[0017]
The present invention has been made in view of such a problem, and provides a field effect transistor having a high output and a high frequency characteristic using a diamond thin film. Further, the field effect transistor can be easily and reproduced. An object of the present invention is to provide a method of manufacturing a diamond field effect transistor that can be manufactured with good performance.
[0018]
[Means for Solving the Problems]
  Diamond field effect transistor according to the present inventionIn this manufacturing method, the impurity concentration is 10 ¹⁶ cm ^-3 On the following high resistance diamond layer, the impurity concentration is 10 ¹⁹ cm ^-3 The step of forming the above low resistance diamond layer, the step of forming an ohmic contact metal layer on the low resistance diamond layer, the step of forming an insulating film on the metal layer, and the gate electrode on the insulating film A step of forming a photoresist pattern having an opening in a region to be formed; a step of selectively etching the insulating film using the photoresist pattern as a mask; and the mask using the photoresist and / or the insulating film after etching as a mask. A step of selectively etching the metal layer, a step of selectively etching the low-resistance diamond layer using the photoresist and / or the insulating film after etching as a mask, and hydrogen plasma on the surface of the high-resistance diamond layer A process on the high-resistance diamond layer in the region where the gate electrode is to be formed. Forming a gate electrode portionIt is characterized by having.
[0019]
  In another method of manufacturing a diamond field effect transistor according to the present invention, the impurity concentration is 10 ¹⁶ cm ^-3 On the following high resistance diamond layer, the impurity concentration is 10 ¹⁹ cm ^-3 The step of forming the above low resistance diamond layer, the step of forming an ohmic contact metal layer on the low resistance diamond layer, the step of forming an insulating film on the metal layer, and the gate electrode on the insulating film A step of forming a photoresist pattern having an opening in a region to be formed; a step of selectively etching the insulating film using the photoresist pattern as a mask; and the mask using the photoresist and / or the insulating film after etching as a mask. A step of selectively etching the metal layer, a step of selectively etching the low-resistance diamond layer using the photoresist and / or the insulating film after etching as a mask, and a surface of the high-resistance diamond layer. A step of re-synthesizing the high-resistance diamond layer by phase synthesis, and before the region where the gate electrode is to be formed. Characterized by a step of forming a gate electrode portion in the high-resistivity diamond layer.
[0020]
  In this diamond field effect transistor, the gate electrode portion formed between the source electrode layer and the drain electrode layer can be composed of a laminate of a metal layer and an insulating layer other than diamond. Thus, by inserting an insulating layer between the metal layer constituting the gate electrode and the high-resistance diamond layer, the insulation between the gate electrode metal layer and the high-resistance diamond layer is improved, and a higher voltage is achieved. Can be applied to the gate electrode metal layer to extend the operating range (high temperature and high voltage) of the transistor.The insulating layer other than diamond is formed of at least one material selected from the group consisting of silicon oxide, silicon nitride, aluminum oxide, aluminum nitride, calcium fluoride, magnesium fluoride, diamond-like carbon, and zirconium oxide. Can do.
[0021]
All or part of the high-resistance diamond layer that is gated by the gate electrode part is subjected to hydrogen plasma treatment after etching for forming the source and drain electrode parts, or gated by the gate electrode part. All or a part of the high-resistance diamond layer that receives the above can be a diamond layer synthesized by vapor phase synthesis after the etching for forming the source and drain electrode portions. Thereby, it is possible to recover the etching damage at the time of forming the source and drain electrode portions and to improve the transistor operation.
[0022]
Furthermore, a sidewall insulating film made of an insulating layer other than diamond can be formed on the sidewalls of the gate electrode portion inside the source electrode portion and the drain electrode portion formed by the etching. The sidewall insulating film is formed of at least one material selected from the group consisting of silicon oxide, silicon nitride, aluminum oxide, aluminum nitride, calcium fluoride, magnesium fluoride, diamond-like carbon, and zirconium oxide. Can do.
[0023]
Furthermore, the distance between the source electrode layer and the drain electrode layer can be set to 1 nm to 1 μm. The dopant of the low resistance diamond layer can be boron. The low resistance diamond layer has an impurity density of 2 × 10.²⁰cm^-3This can be done. All or part of the drain electrode layer and the source electrode layer may be formed of at least one element or compound selected from the group consisting of tungsten, molybdenum, titanium, tantalum, and carbides thereof.
[0027]
In the field effect transistor of the present invention, for example, a specific resistance of 10²A low-resistance diamond layer with ohmic contact on both sides of the gate electrode formed on the carrier-injection layer made of high-resistance diamond of Ω · cm or more, having a certain level of dopant concentration that is metallic in carrier conduction An electrode layer, a drain electrode layer, and an insulating film layer are sequentially stacked. Then, a trench between the source and drain where the gate electrode portion is formed is formed by sequential etching only by one photolithography. In this way, a low-resistance diamond layer, an ohmic contact source and drain electrode layer, and an insulating film layer are sequentially stacked, and the source-drain groove is formed by one photolithography, and the insulating film is formed using the photoresist as a mask. The layer can be etched in a self-aligned manner by sequentially etching the electrode layer with the resist or insulating film layer as a mask and the low-resistance diamond layer with the insulating layer as a mask, and mask alignment is not required. There is no dimensional error, and a desired device structure can be formed. In addition, in this process, the mask alignment process, which has been necessary many times in the past, can be omitted. That is, by using this structure, a high-performance field effect transistor can be obtained with low cost and good reproducibility.
[0028]
For photolithography used in the manufacture of the transistor in the present invention, well-known techniques such as a stepper can be used in addition to contact exposure using a mask. Further, the same effect can be obtained by exposure using electron beam exposure or focused ion beam exposure. In the etching, known techniques such as ECR (electron cyclotron resonance) plasma etching and ICP (inductively coupled plasma) etching can be used. Moreover, the gas used for the etching can use a well-known gas type, and does not prevent mixing and using various gases. Etching is generally performed sequentially by changing the gas species, but depending on the gas species used, it is conceivable to etch the stacked layers simultaneously. The present invention does not prevent such a case.
[0029]
Furthermore, since an insulating film layer having a predetermined thickness is already formed on the source electrode layer and the drain electrode layer, a sufficient withstand voltage with respect to the gate electrode portion can be secured in advance. This means that an allowable error range of mask alignment is widened in the production of the gate electrode portion, which is also convenient in this respect. In addition, by forming a sidewall insulating film made of an insulating layer other than diamond inside the source-drain trench formed by etching, the insulation between the gate electrode portion and the source electrode layer and the drain electrode layer can be improved. .
[0030]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. FIG. 1 is a cross-sectional view showing a diamond field effect transistor according to an embodiment of the present invention. As a substrate, the impurity density is 10¹⁶cm^-3The specific resistance is 10 below²A high resistance diamond layer 10 of Ω · cm or more is used, and a pair of low resistance diamond layers 11 are formed on the surface of the high resistance diamond layer 10 so as to be separated by a predetermined channel length. A source / drain electrode layer 12 and an insulating film 13 are formed on the same planar shape as the low resistance diamond layer 11. This low resistance diamond layer 11 has an impurity density of 10¹⁹cm^-3Or more, preferably 2 × 10²⁰cm^-3That's it.
[0031]
A gate insulating film 15 and a gate electrode 16 thereon are formed on the surface of the high resistance diamond layer 10 between the low resistance diamond layers 11, and a sidewall insulating film 14 is formed on the side surface of the gate electrode 16. ing.
[0032]
The high resistance diamond layer 10 is generally a so-called undoped diamond layer that is not intentionally doped with dopants of various conductivity types. The high-resistance diamond layer 10 may be a natural diamond or a high-pressure synthesized diamond substrate, or a diamond layer formed on a single crystal diamond, polycrystalline diamond, silicon, platinum or iridium substrate by vapor phase synthesis. May be formed.
[0033]
In this case, various means such as a known microwave CVD method and a hot filament method can be employed for the vapor phase synthesis method. In addition, various plane orientations including (100) and (111) planes can be adopted for the lattice plane of the substrate, and the substrate may be inclined from such an accurate plane orientation. The high-resistance diamond layer 10 has a specific resistance of 10 regardless of the purpose of doping.²A range of Ω · cm or more is preferable. This has a specific resistance of 10²When a diamond layer smaller than Ω · cm is used, the contact resistance between the diamond layer and the gate electrode decreases, and in addition to the path from the source electrode to the drain electrode as a carrier path, a new flow from the source electrode to the gate electrode is achieved. This is because a current path is generated and transistor characteristics are deteriorated.
[0034]
The high resistance diamond layer 10 may be damaged during the etching performed to form the source and drain electrode portions. For this reason, all or part of the implantation layer is formed of diamond synthesized by hydrogen plasma treatment or vapor phase synthesis performed for the purpose of damage recovery after etching for forming the source-drain trench. It is desirable for good transistor operation.
[0035]
Above the carrier injection region, a pair of low-resistance diamond layers 11 formed on both sides of the gate electrode portion by sequential etching by one photolithography, an ohmic contact source / drain electrode layer 12, and an insulating layer There is an insulating film 13 for the purpose.
[0036]
The distance between the source electrode portion and the drain electrode portion formed by etching is preferably 1 nm to 1 μm. This is due to the following reason. When the source-drain trench is smaller than 1 nm, the carrier wave functions in the low-resistance diamond layer formed thereon overlap and cause tunneling, so that the barrier effect disappears, and the drain current is reduced by the gate voltage. It becomes impossible to control. Also, when the high resistance diamond layer is thicker than 1 μm, the conductance is lowered and the high frequency diamond layer does not operate at a high frequency, and the thickness of the high resistance diamond layer becomes thicker than the carrier diffusion length. It stops flowing.
[0037]
The high resistance diamond layer 10 is an undoped diamond layer. Impurities are not actively added, and defects existing in the crystal determine the specific resistance. Due to the substantial operation of the device, the impurity density of the high resistance diamond layer is 10¹⁶cm^-3It is necessary that: Further, it is preferable that this impurity density is low.¹⁵cm^-3The following is more preferable.
[0038]
The doping concentration of the low-resistance diamond layer 11 is a value that governs the conduction of carriers in a metallic manner. Generally, boron is used, and the doping concentration, that is, the impurity density is 10.¹⁹cm^-3That's it. The impurity density of the low-resistance diamond layer 11 is preferably 2 × 10, where diamond exhibits a Mott (metal) transition.²⁰cm^-3That is all.
[0039]
The ohmic contact source / drain electrode layer 12 can be formed of various materials such as metal or conductive ceramics, but considering heat resistance, at least one selected from the group consisting of tungsten, molybdenum, titanium, tantalum, and carbides thereof. It is desirable to be made of a seed material.
[0040]
In addition, the thickness of the insulating film 13 for insulation is preferably 1 nm to 1 μm. When the film thickness is less than 1 nm, current flows due to the tunneling effect, so that insulation cannot be achieved. On the other hand, when the thickness of the insulating film 13 is greater than 1 μm, the aspect ratio at the time of etching becomes high, and a favorable groove shape cannot be formed.
[0041]
A sidewall insulating film 14 made of an insulating layer other than diamond is formed inside the source-drain trench formed by etching. The film thickness of the sidewall insulating film 14 is also required to be 1 nm or more due to the tunneling effect described above. The maximum film thickness of the sidewall insulating film 14 is half of the width obtained by subtracting the gate length from the width of the trench between the source and drain.
[0042]
Further, by inserting the gate insulating film 15 between the gate electrode 16 made of metal and the high resistance diamond layer 10 in the gate electrode portion, the insulation between the gate electrode 16 and the high resistance diamond layer 10 is improved. A higher voltage can be applied to the gate electrode 16 to expand the operating range (high temperature and high voltage) of the transistor. At this time, the thickness of the gate insulating film 15 is set to 1 nm to 1 μm. This is because when the thickness of the gate insulating film 15 is smaller than 1 nm, the current continues to flow due to the tunneling effect, and the drain current cannot be controlled by the gate voltage. When the gate insulating film 15 is thicker than 1 μm, the voltage applied to the gate electrode 16 is not transmitted to the carrier injection region, the voltage required for control is increased, the mutual conductance is decreased, and a high gain is obtained. Absent.
[0043]
Next, a method for manufacturing the diamond field effect transistor of this example will be specifically described. 2A to 2G are cross-sectional views showing this manufacturing method in the order of steps. First, as shown in FIG. 2A, an undoped high-resistance diamond layer 10 is formed. The high resistance diamond layer 10 is obtained by synthesizing an undoped diamond layer to a thickness of, for example, 5 μm on an insulating natural single crystal diamond substrate by a microwave plasma CVD method. The synthesis conditions are, for example, as follows. That is, hydrogen-diluted methane gas is used as the raw material gas. Its composition is CH_Four: 0.5%, H₂: 99.5%. The total gas flow rate is 100 sccm, and the gas pressure and substrate temperature during film formation are 3 STorr and 800 ° C., respectively. The high resistance diamond layer 10 produced under the above conditions showed a high value that exceeded the measurement range of the measuring instrument.
[0044]
Next, as shown in FIG. 2B, a B-doped p-type semiconductor diamond thin film 21 was synthesized to a thickness of 300 nm on the high resistance diamond layer 10 as a low resistance diamond layer. The synthesis conditions are the same as the synthesis of undoped diamond, for example.₂H₆Gas was used, and the B / C ratio in the gas was 200 ppm.
[0045]
Next, as shown in FIG. 2C, for example, a tungsten film 22 is formed as an electrode material by magnetron sputtering. The film thickness of the tungsten film 22 is 100 nm, for example.
[0046]
Further, as shown in FIG. 2D, for example, SiO 2 is formed on the tungsten film 22 by plasma CVD.₂The film 23 is formed with a thickness of 300 nm.
[0047]
Next, lithography of the source and drain electrode portions is performed by a photolithography technique. For this reason, as shown in FIG.₂A photoresist 24 having an opening in the gate electrode portion is formed on the film 23. Here, the distance between the source and the drain, that is, the opening width of the photoresist 24 is, for example, 0.5 μm.
[0048]
Then, as shown in FIG. 2 (f), using this photoresist 24 as a mask, first, SiO 2₂The membrane 23 is, for example, C_FourF₈Etching is performed using a / Ar mixed gas, and the tungsten film 22 is further etched using, for example, a Cl / Ar mixed gas. Subsequently, the B-doped p-type semiconductor diamond layer 11 was etched by oxygen plasma, for example, to form a source-drain trench. An ECR etching apparatus can be used for a series of etching.
[0049]
Here, in order to recover the etching damage, the undoped layer is re-synthesized for 10 minutes under the above-described undoped diamond formation conditions.
[0050]
After that, SiO by plasma CVD₂A film is deposited and this SiO₂The sidewall insulating film 14 is formed by etching back the film, and the gate insulating film 15 is formed on the exposed high resistance diamond layer 10. Each of the sidewall insulating film 14 and the gate insulating film 15 has a film thickness of, for example, 100 nm.
[0051]
Next, as shown in FIG. 2G, for example, after an Al layer is formed on the entire surface by electron beam evaporation, a photoresist having a gate pattern is formed again by photolithography, and the Al layer is formed using this photoresist as a mask. Is etched to form the gate electrode 16. In this way, the gate electrode portion 25 composed of the gate electrode 16 and the gate insulating film 15 is formed.
[0052]
Finally, SiO formed as an insulating layer₂By forming source and drain contact holes in the layer, the transistor having the channel structure shown in FIG. 1 is manufactured.
[0053]
【Example】
Next, the electrical characteristics of the diamond field effect transistor manufactured under the above manufacturing conditions will be described in comparison with a comparative example. When the electrical characteristics of the transistor of this example manufactured under the above manufacturing conditions by the above manufacturing method were evaluated, a very large standardized transconductance of 77.2 mS / mm was obtained. Further, the cutoff frequency at this time was a value of 33 GHz. Then, when a transistor structure in which three gate electrodes having a length of 100 μm were connected in parallel was produced, the output was 2.1 W.
[0054]
As a comparative example, an FET having the same electrode arrangement as that of the example was manufactured by a general self-line process. First, as in the example, undoped diamond was synthesized on an insulating natural single crystal diamond substrate to form an active layer. Next, 100 nm of SiO by plasma CVD.₂Was deposited as a gate insulating film. Further, tungsten was deposited as a gate metal by magnetron sputtering. Thereafter, gate patterning was performed by photolithography and ECR etching, and a sidewall insulating film was formed by the same method as in the example, that is, plasma CVD and etch back.
[0055]
Next, p is selectively performed by ion implantation.⁺A layer was made. Ion implantation conditions are acceleration voltage 60 kV and dose amount 3 × 10.¹⁶cm²After boron (B) was implanted, annealing for recovering damage by ion implantation was performed. The annealing temperature was 800, 1000, 1200, 1400 ° C., and the annealing time was 30 minutes.
[0056]
Thereafter, an aluminum layer having a thickness of 800 nm was formed by sputtering, and a source and a drain were produced by lithography and etching.
[0057]
The electrical characteristics of the transistor manufactured as described above were evaluated. The results are summarized in Table 1 below. As shown in Table 1, when the annealing temperature was high, clear transistor operation was not confirmed due to leakage of the gate electrode. On the other hand, when the annealing temperature is low, boron implanted by ion implantation is not sufficiently activated.⁺The layer resistance was high and good characteristics were not obtained.
[0058]
[Table 1]

[0059]
【The invention's effect】
As described above in detail, according to the present invention, a field effect transistor having high output and excellent high frequency characteristics can be easily manufactured with good reproducibility using a diamond thin film.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a configuration of a diamond field effect transistor according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view showing a method of manufacturing the diamond field effect transistor of this example in the order of steps.
FIG. 3 is a cross-sectional view showing a method of manufacturing a diamond field effect transistor according to a conventional self-alignment technique in the order of steps.
[Explanation of symbols]
10; High resistance diamond layer
11: Low resistance diamond layer
12: Source / drain electrode layer
13: Insulating film
14: Side wall insulating film
15: Gate insulating film
16: Gate electrode

Claims

Forming a low-resistance diamond layer having an impurity concentration of 10 ¹⁹ cm ^-3 or more on a high-resistance diamond layer having an impurity concentration of 10 ¹⁶ cm ^-3 or less, and forming an ohmic contact metal layer on the low-resistance diamond layer Forming an insulating film on the metal layer, forming a photoresist pattern in which a gate electrode formation planned area is opened on the insulating film, and using the photoresist pattern as a mask, the insulating film Selectively etching the metal layer using the photoresist and / or the insulating film after etching as a mask, and masking the photoresist and / or the insulating film after etching. Selectively etching the low-resistance diamond layer, and hydrogenating the surface of the high-resistance diamond layer. A step of plasma processing method of a diamond field effect transistor, characterized by a step of forming a gate electrode portion to the high-resistivity diamond layer on the gate electrode formation region.

Forming a low-resistance diamond layer having an impurity concentration of 10 ¹⁹ cm ^-3 or more on a high-resistance diamond layer having an impurity concentration of 10 ¹⁶ cm ^-3 or less, and forming an ohmic contact metal layer on the low-resistance diamond layer Forming an insulating film on the metal layer, forming a photoresist pattern in which a gate electrode formation planned area is opened on the insulating film, and using the photoresist pattern as a mask, the insulating film Selectively etching the metal layer using the photoresist and / or the insulating film after etching as a mask, and masking the photoresist and / or the insulating film after etching. Selectively etching the low resistance diamond layer, and forming a gas on the surface of the high resistance diamond layer. A step of recombining the high-resistivity diamond layer by a synthetic method for producing a diamond field effect transistor, characterized by a step of forming a gate electrode portion to the high-resistivity diamond layer on the gate electrode formation region.