JP3721159B2 - 不揮発性半導体記憶装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係わり、特に１つのメモリセルに１ビットより多い情報を記憶させる多値記憶を行うＥＥＰＲＯＭに関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭのメモリセルの１つとして、半導体基板上に電荷蓄積層と制御ゲートが積層形成されたＭＯＳＦＥＴ構造を有するものが知られている。通常、電荷蓄積層に蓄えられた電荷量によって、データ“０”又は“１”を記憶し、１つのセルに１ビットのデータを記憶する。これに対して、より高密度なＥＥＰＲＯＭを実現させるため、１つのセルに多ビット分のデータを記憶させる多値記憶方式も知られている。例えば４値記憶方式では、データ“０”，“１”，“２”，“３”を１つのセルに記憶させるため、データに対応した４つの電荷量を電荷蓄積層に蓄える。
【０００３】
４値方式を例にデータの記憶状態の一例を説明する。電荷蓄積層の電荷量が０の状態を中性状態とし、中性状態より正の電荷を蓄えた状態を消去状態とする。また、消去状態をデータ“０”に対応させる。例えば、基板に高電圧（〜２０Ｖ）を印加し、制御ゲートを０Ｖとして消去は行われる。中性状態より負の電荷を蓄えた状態をデータ“１”の状態とする。データ“２”の状態も中性状態より負の電荷を蓄えた状態であるが、負の電荷量がデータ“１”の状態の負の電荷量より多くされる。データ“３”の状態はさらに負の電荷量が多くされる。例えば、基板，ソース，ドレインを０Ｖ、制御ゲートを高電圧（〜２０Ｖ）として負の電荷は電荷蓄積層に蓄えられる。
【０００４】
一般的に、ＥＥＰＲＯＭのデータ保持は１０年間保証される。電荷蓄積層に蓄えられた電荷は、極僅かずつであるがリークしていく。このリークによってデータ“０”，“１”，“２”，“３”の区別がつかなくなるのを防ぐため、通常、各データに対応した電荷量は離散的に設定される。また、その電荷量の差を電荷量マージンという。
【０００５】
しかしながら、電荷量マージンが少なすぎると１０年間保証できなくなる。一方、電荷量マージンを多くしていくと、例えばデータ“３”に対応する電荷量も多くしていかなければならない。このため、書き込み時間が長くなったり、書き込み電圧が高くなったりする。さらに、蓄えた電荷量が多いほどリーク電荷量は多くなるので、電荷量マージンを多くしたほどはデータ保証時間は長くならないという問題があった。
【０００６】
また、ＥＥＰＲＯＭの１つとして、複数のバイト分のデータを一括して書き込むものが知られている。これは、書き込み時間を短縮するためであり、複数バイト分のデータを一時記憶するためのデータ回路を備えている。このようなＥＥＰＲＯＭで多値記憶する場合、データ回路も多値記憶できなければならない。このため、データ回路の回路面積が大きくなるという問題があった。
【０００７】
【発明が解決しようとする課題】
以上のように、多値記憶方式は高密度化のための有効な手段であるが、データ保証の信頼性が低下するという問題があった。また、メモリセル以外のデータ回路等の制御回路が大きくなるという問題があった。
【０００８】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、メモリセル以外の制御回路面積の増大を抑えることのできる多値記憶方式ＥＥＰＲＯＭを提供することにある。
【０００９】
【課題を解決するための手段】
（構成）
上記課題を解決するために本発明は、次のような構成を採用している。
【００１０】
即ち、本発明（請求項１）は、多値（ｎ（≧３）値）データ記憶可能な不揮発性半導体記憶装置において、電荷蓄積部を有するメモリセルと、書き込みデータを一時的に記憶するデータ回路を備え、前記データ回路はｎ−１個の入力端子を有するｎ個の論理回路から構成されることを特徴とする。さらに、前記ｎ−１個入力端子を有するｎ個の論理回路は、それぞれの出力端子が他のｎ−１個の各前記論理回路のｎ−１個の入力端の中の１つの入力端子に互いに接続されてデータ回路を構成することを特徴とする。
【００１１】
また、本発明（請求項２）は、多値（ｎ（≧３）値）データ記憶可能な不揮発性半導体記憶装置において、電荷蓄積部を有するメモリセルと、前記メモリセルに記憶されたデータを読み出すセンス回路と、前記センス回路で読み出されたデータを一時的に記憶するデータ回路を備え、前記センス回路は読み出しデータの値に応じてオン・オフするｎ−１個のスイッチ回路から構成され、前記データ回路はｎ−１個の入力端子を有するｎ個の論理回路から構成されることを特徴とする。さらに、前記ｎ−１個のスイッチ回路は、それぞれ異なるセンス信号が入力される第１のＭＯＳトランジスタと前記読み出しデータが入力される第２のＭＯＳトランジスタとを直列接続してセンス回路を構成し、前記ｎ−１個の入力端子を有するｎ個の論理回路は、それぞれの出力端子が他のｎ−１個の各前記論理回路のｎ−１個の入力端の中の１つの入力端子に互いに接続されてデータ回路を構成することを特徴とする。
【００１２】
また、本発明（請求項５）は、多値（ｎ（≧３）値）データ記憶可能な不揮発性半導体記憶装置において、電荷蓄積部を有する複数のメモリセルから構成されるメモリセルアレイと、複数のビット線と、複数のワード線と、複数のプログラム制御回路を備え、前記複数のプログラム制御回路は、１）それぞれ対応する前記メモリセルに印加される書き込み電圧を決める書き込み制御データを保持し、２）前記保持された書き込み制御データに従ってそれぞれ対応する前記メモリセルに前記書き込み電圧を同時に印加し、３）前記メモリセルの書き込み状態を検出し、４）書き込み不十分な前記メモリセルのみ予め決められた書き込み状態にするように前記書き込み電圧が印加されるように、前記メモリセルの書き込み状態と前記書き込み制御データから予め決められた論理関係に従って、保持されている前記書き込み制御データを選択的に変更し、各前記プログラム制御回路は前記書き込み制御データを保持するためのデータ回路を備える、ことを特徴とする。
【００１３】
さらに、本発明の望ましい実施態様としては、次のものがあげられる。
【００１４】
（１）データ回路は、ｎ−１個の入力端子を有するｎ個の論理回路から構成される。
【００１５】
（２）ｎ−１個の入力端子を有するｎ個の論理回路は、それぞれの出力端子が他のｎ−１個の各前記論理回路のｎ−１の入力端の中の１つの入力端子に互いに接続されて前記データ回路を構成する。
【００１６】
（３）各プログラム制御回路は、ビット線の信号に従ってデータ回路に保持されている書き込み制御データを変更するためのセンス回路を備えている。
【００１７】
（４）各プログラム制御回路は、ビット線の信号に従ってデータ回路に保持されているデータを変更するためのｎ−１個のセンス回路を備えている。
【００１８】
（５）センス回路は、ビット線の信号に従ってオン・オフするｎ−１個のスイッチ回路から構成されている。
【００１９】
また、本発明（請求項９）は、多値（ｎ（≧３）値）データ記憶可能な不揮発性半導体記憶装置において、電荷蓄積部を有する複数のメモリセルから構成されるメモリセルアレイと、複数のビット線と、複数のワード線と、複数のプログラム制御回路と、複数のデータ回路を備え、
この複数のプログラム制御回路は、１）前記メモリセルを選択し、２）前記選択したメモリセルに書き込み電圧を印加し、前記複数のデータ回路は、１）前記プログラム制御回路によって選択されたそれぞれ対応する前記メモリセルに印加される書き込み制御電圧を制御する第１，２，…，ｎの論理レベルの書き込み制御データを保持し、２）前記書き込み制御電圧をそれぞれ対応する前記メモリセルに印加し、３）前記第１以外の論理レベルの書き込み制御データを保持している前記データ回路に対応する前記メモリセルの書き込み状態のみ選択的に検出し、４）予め決められた書き込み状態に達したメモリセルに対応する前記データ回路の前記書き込み制御データの論理レベルを前記第１の論理レベルに変更し、５）予め決められた書き込み状態に達していないメモリセルに対応する前記データ回路の前記書き込み制御データの論理レベルを保持し、６）前記第１の論理レベルの書き込み制御データを保持している前記データ回路の書き込み制御データの論理レベルを前記第１の論理レベルに保持する、ことを特徴とする。
【００２０】
さらに、本発明の望ましい実施態様としては、次のものがあげられる。
【００２１】
（１）それぞれのデータ回路は、ｎ−１個の入力端子を有するｎ個の論理回路から構成されるデータ保持回路を備えている。
【００２２】
（２）ｎ−１個の入力端子を有するｎ個の論理回路は、それぞれの出力端子が他のｎ−１個の各論理回路のｎ−１の入力端の中の１つの入力端子に互いに接続されてデータ保持回路を構成する。
【００２３】
（３）各データ回路は、ビット線の信号に従ってデータ回路に保持されている書き込み制御データの論理レベルを変更するためのセンス回路を備えている。
【００２４】
（４）各データ回路は、ビット線の信号に従ってデータ回路に保持されているデータの論理レベルを変更するためのｎ−１個のセンス回路を備えている。
【００２５】
（５）センス回路は、ビット線の信号に従ってオン・オフするｎ−１個のスイッチ回路から構成されている。
【００２６】
また本発明は、多値（ｎ（≧３）値）データ記憶可能な電荷蓄積部を有する複数のメモリセルから構成されるメモリセルアレイと、複数のビット線と、複数のワード線と、複数のプログラム制御回路を備え、前記複数のプログラム制御回路は、１）それぞれ対応する前記メモリセルに印加される書き込み電圧を決める書き込み制御データを保持し、２）前記保持された書き込み制御データに従ってそれぞれ対応する前記メモリセルに前記書き込み電圧を同時に印加し、３）前記メモリセルの書き込み状態を検出し、４）書き込み不十分な前記メモリセルのみ予め決められた書き込み状態にするように前記書き込み電圧が印加されるように、前記メモリセルの書き込み状態と前記書き込み制御データから予め決められた論理関係に従って、保持されている前記書き込み制御データを選択的に変更し、各前記プログラム制御回路は前記書き込み制御データを保持するためのデータ回路を備え、各前記プログラム制御回路は、さらに前記ビット線の信号に従って前記データ回路に保持されている前記書き込み制御データを変更するためのセンス回路を備えることを特徴とする不揮発性半導体記憶装置。
【００２７】
さらに本発明は、多値（ｎ（≧３）値）データ記憶可能な電荷蓄積部を有する複数のメモリセルから構成されるメモリセルアレイと、複数のビット線と、複数のワード線と、複数のプログラム制御回路を備え、前記複数のプログラム制御回路は、１）それぞれ対応する前記メモリセルに印加される書き込み電圧を決める書き込み制御データを保持し、２）前記保持された書き込み制御データに従ってそれぞれ対応する前記メモリセルに前記書き込み電圧を同時に印加し、３）前記メモリセルの書き込み状態を検出し、４）書き込み不十分な前記メモリセルのみ予め決められた書き込み状態にするように前記書き込み電圧が印加されるように、前記メモリセルの書き込み状態と前記書き込み制御データから予め決められた論理関係に従って、保持されている前記書き込み制御データを選択的に変更し、各前記プログラム制御回路は前記書き込み制御データを保持するためのデータ回路を備え、各前記プログラム制御回路は、さらに前記ビット線の信号に従って前記データ回路に保持されているデータを変更するためのｎ−１個のセンス回路を備えることを特徴とする不揮発性半導体記憶装置。
【００２８】
ここで、前記データ回路はｎ−１個の入力端子を有するｎ個の論理回路から構成されることを特徴とする。さらに、前記ｎ−１個の入力端子を有するｎ個の論理回路は、それぞれの出力端子が他のｎ−１個の各前記論理回路のｎ−１の入力端の中の１つの入力端子に互いに接続されて前記データ回路を構成することを特徴とする。
【００２９】
また本発明は、多値（ｎ（≧３）値）データ記憶可能な電荷蓄積部を有する複数のメモリセルから構成されるメモリセルアレイと、複数のビット線と、複数のワード線と、複数のプログラム制御回路と、複数のデータ回路を備え、この複数のプログラム制御回路は、１）前記メモリセルを選択し、２）前記選択したメモリセルに書き込み電圧を印加し、前記複数のデータ回路は、１）前記プログラム制御回路によって選択されたそれぞれ対応する前記メモリセルに印加される書き込み制御電圧を制御する第１，２，…，ｎの論理レベルの書き込み制御データを保持し、２）前記書き込み制御電圧をそれぞれ対応する前記メモリセルに印加し、３）前記第１以外の論理レベルの書き込み制御データを保持している前記データ回路に対応する前記メモリセルの書き込み状態のみ選択的に検出し、４）予め決められた書き込み状態に達したメモリセルに対応する前記データ回路の前記書き込み制御データの論理レベルを前記第１の論理レベルに変更し、５）予め決められた書き込み状態に達していないメモリセルに対応する前記データ回路の前記書き込み制御データの論理レベルを保持し、６）前記第１の論理レベルの書き込み制御データを保持している前記データ回路の書き込み制御データの論理レベルを前記第１の論理レベルに保持し、各前記データ回路は、さらに前記ビット線の信号に従って前記データ回路に保持されている前記書き込み制御データの論理レベルを変更するためのセンス回路を備える、ことを特徴とすることを特徴とする不揮発性半導体記憶装置。
【００３０】
さらに本発明は、多値（ｎ（≧３）値）データ記憶可能な電荷蓄積部を有する複数のメモリセルから構成されるメモリセルアレイと、複数のビット線と、複数のワード線と、複数のプログラム制御回路と、複数のデータ回路を備え、この複数のプログラム制御回路は、１）前記メモリセルを選択し、２）前記選択したメモリセルに書き込み電圧を印加し、前記複数のデータ回路は、１）前記プログラム制御回路によって選択されたそれぞれ対応する前記メモリセルに印加される書き込み制御電圧を制御する第１，２，…，ｎの論理レベルの書き込み制御データを保持し、２）前記書き込み制御電圧をそれぞれ対応する前記メモリセルに印加し、３）前記第１以外の論理レベルの書き込み制御データを保持している前記データ回路に対応する前記メモリセルの書き込み状態のみ選択的に検出し、４）予め決められた書き込み状態に達したメモリセルに対応する前記データ回路の前記書き込み制御データの論理レベルを前記第１の論理レベルに変更し、５）予め決められた書き込み状態に達していないメモリセルに対応する前記データ回路の前記書き込み制御データの論理レベルを保持し、６）前記第１の論理レベルの書き込み制御データを保持している前記データ回路の書き込み制御データの論理レベルを前記第１の論理レベルに保持し、各前記データ回路は、さらに前記ビット線の信号に従って前記データ回路に保持されているデータの論理レベルを変更するためのｎ−１個のセンス回路を備えることを特徴とする不揮発性半導体記憶装置。
【００３１】
ここで、それぞれ前記データ回路はｎ−１個の入力端子を有するｎ個の論理回路から構成されるデータ保持回路を備えることを特徴とする。さらに、前記ｎ−１個の入力端子を有するｎ個の論理回路は、それぞれの出力端子が他のｎ−１個の各前記論理回路のｎ−１の入力端の中の１つの入力端子に互いに接続されて前記データ保持回路を構成することを特徴とする。
【００３２】
（作用）
本発明に係わる多値（ｎ（≧３）値）データ記憶可能なＥＥＰＲＯＭは、ｎ値データをメモリセルの電荷蓄積層に蓄えられるｎ個の電荷量に対応させて記憶させる。そして、ｎ値の書き込みデータを一時記憶するためのｎ値記憶データ回路を、ｎ−１個の入力端子を有するｎ個の論理回路で構成することにより、制御回路面積を抑えることができる。
【００３３】
また、ｎ個の電荷量は離散的に設定し、その電荷量差である電荷量マージンを電荷量が多いほど多く設定する。これにより、比較的多い電荷量に対応するデータの信頼性を確保しながら、比較的少ない電荷量に対応するデータのための電荷量マージンを削ることによって、最大電荷量を低下させることができる。従って、書き込み時間や書き込み電圧の増加を抑えつつ信頼性の高いＥＥＰＲＯＭを実現することが可能となる。
【００３４】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【００３５】
（第１の実施形態）
図１は、本発明の第１の実施形態におけるメモリセルＭの構造を示している。ｐ型半導体基板（又はｐ型ウェル）１上にトンネル絶縁膜３を介して浮遊ゲート（電荷蓄積層）４が形成され、この上にゲート絶縁膜５を介して制御ゲート６が形成される。また、基板１の表面にはｎ型拡散層２がソース・ドレインとして形成される。浮遊ゲート４に蓄積される電荷量を制御することで、メモリセルＭにデータは記憶される。
【００３６】
例えば、データの記憶は以下のように行われる。基板電圧Ｖsub ，ソース電圧Ｖｓ及びドレイン電圧Ｖｄを高電圧Ｖpp（例えば２０Ｖ）、制御ゲート電圧ＶCGを０Ｖとすると、絶縁膜３を介して電荷が移動し、浮遊ゲート４には正の電荷が蓄積される。この状態をデータ“０”の状態に対応させる。データ“０”の状態から、制御ゲート電圧ＶCGを高電圧Ｖpp（例えば２０Ｖ）、基板電圧Ｖsub ，ソース電圧Ｖｓ及びドレイン電圧Ｖｄを０Ｖにすると、浮遊ゲート４には負の電荷が蓄積される。負の電荷量を３つの領域に制御することでデータ“１”，“２”，“３”が記憶される。浮遊ゲート４の電荷量によってメモリセルのしきい値Ｖｔが変化し、実際にはこのＶｔの値を検出することでデータが読み出される。
【００３７】
浮遊ゲート４に蓄えられた電荷は、長い時間をかけてリークしていく。図２は、メモリセルＭのしきい値Ｖｔの経時変化の一例を示している。浮遊ゲート４の電荷量が０の場合のしきい値（中性しきい値）をＶｅとする。負の電荷が多いほどしきい値Ｖｔは高くなり、メモリセルのしきい値Ｖｔの初期値として３つの値Ｖ１，Ｖ２，Ｖ３（Ｖ１＜Ｖ２＜Ｖ３）が示してある。浮遊ゲート４に蓄えられた電荷のリークは、電荷量が０になると止まる。よって、Ｖ１，Ｖ２，Ｖ３は放置時間とともにＶｅに漸近していく。また、しきい値が高いほどＶｅに近づく速度ｄＶ／ｄｔが速い。これは、電荷量が多いほどリーク量が多いためである。例えば、１０年放置後のしきい値の変化量は、ΔＶ１＜ΔＶ２＜ΔＶ３となる。
【００３８】
図３は、メモリセルのしきい値とデータの関係を示している。複数のメモリセルを有するＥＥＰＲＯＭでは、全てのメモリセルのしきい値を同一の値に制御することは困難であるので、一般に、あるデータに対応するしきい値はあるしきい値分布幅を持つ。図３では、データ“０”に対応するしきい値はＶr1以下に設定される。ここでは、中性しきい値Ｖｅ以下に設定され、浮遊ゲートの電荷量が正である場合である。データ“１”に対応するしきい値はＶr1以上Ｖr2以下とされる。データ“２”に対応するしきい値はＶr2以上Ｖr3以下とされ、データ“３”に対応するしきい値はＶr3以上とされる。ここではＶｅ＜Ｖr1とされ、浮遊ゲートの負の電荷量が多い順にデータ“３”，“２”，“１”に対応する。電圧Ｖr1，Ｖr2，Ｖr3は参照電圧と呼ばれる。メモリセルのしきい値とこれら参照電圧との大小関係からデータは読み出される。
【００３９】
データ“１”に対応するしきい値の最小値とＶr1の間にはΔＶだけマージンが設けられる。データ“１”に対応するしきい値が放置時間とともにＶｅに近づきＶr1以下になると、データ“１”がデータ“０”に化けるため、メモリセルのデータ保持期間を長くするためである。同様に、データ“２”或いは“３”に対応するしきい値の最小値とＶr2或いはＶr3の間にも、ΔＶだけそれぞれマージンが設けられる。
【００４０】
図２を用いて説明したように、浮遊ゲートの電荷が多いほどしきい値の経時変化量は多いので、図３に示した例では、データ“１”が“０”に化けるまでの時間より、データ“２”が“１”に化けるまでの時間の方が短く、さらにデータ“３”が“２”に化けるまでの時間の方が短い。各データ保持のためのしきい値マージンΔＶが一定であるためである。
【００４１】
図４は、本発明におけるメモリセルのしきい値とデータの関係を示している。データ“１”に対応するしきい値の最小値とＶr1の間にはΔＶ１だけマージンが設けられる。データ“２”に対応するしきい値の最小値とＶr2の間にはΔＶ２だけマージンが設けられる。データ“３”に対応するしきい値の最小値とＶr3の間にはΔＶ３だけマージンが設けられる。ここで、ΔＶ１＜ΔＶ２＜ΔＶ３とされる。それぞれデータが“１”から“０”、“２”から“１”、“３”から“２”に化けるまでの時間が等しくなるようにされるのが最も理想的である。ΔＶ１＜ΔＶ２＜ΔＶ３とすることで、例えばデータ“１”保持のためのしきい値マージンΔＶ１を余分に設ける必要がなくなる。
【００４２】
このように、対応するしきい値の経時変化が小さいデータのためのしきい値マージンを小さくすることで、各データに対応するしきい値を低下させることができる。よって、浮遊ゲートに蓄える電荷量を低減でき、書き込み時間の短縮或いは書き込み電圧の低電圧化が実現される。
【００４３】
図４では、中性しきい値Ｖｅが参照電圧Ｖr1以下となっているが、例えば、ＶｅがＶr1とＶr2の間に位置する場合を考える。ΔＶ２＜ΔＶ３としておくと、データ“２”からデータ“１”に化ける時間とデータ“３”からデータ“２”に化けるまでの時間をほぼ等しくできる。データ“１”は化けることがない。よって、ΔＶ１＜ΔＶ２＜ΔＶ３と設定する。
【００４４】
メモリセルのしきい値を検出しデータを読み出す方法として、制御ゲートに参照電圧を印加してドレインとソース間に電流が流れるか否かをセンスする方法がある。この場合、参照電圧を制御ゲートに印加することで電圧ストレスがメモリセルに印加される。このストレスによってデータが化ける場合もある。
【００４５】
図４で、Ｖr1＜Ｖr2＜Ｖr3＜０Ｖである場合、読み出し時に制御ゲートに負の電圧が印加され、基板，ソース，ドレインが０Ｖ又は正の電位であれば、しきい値はこのストレスによって負の方向へ変化する。メモリセルのしきい値が放置時間とともに中性しきい値Ｖｅに漸近する速度より、この電圧ストレスによるしきい値変化速度の方が顕著な場合、ＶｅがＶr1以下の場合はもとより、ＶｅがＶr3より大きくても、ΔＶ１＜ΔＶ２＜ΔＶ３と設定する。Ｖｅ＞Ｖr3の場合、データ“１”に対応するしきい値はデータ“２”に対応するしきい値より低く、浮遊ゲートに蓄えられた正の電荷が多い。よって、上述のような電圧ストレスについては、データ“１”に対応するしきい値の変化速度の方がデータ“２”に対応するしきい値の変化速度より遅い。同様に、データ“２”に対応するしきい値の変化速度の方がデータ“３”に対応するしきい値の変化速度より遅い。
【００４６】
しきい値マージンが大きいということは、電荷量マージンも大きいということである。実際のメモリ装置では、メモリセルのしきい値以外にもメモリセルを介して流れる電流（以下、セル電流と呼ぶ）によって対応づけることもある。例えば、制御ゲートにある一定の電圧を印加し、ドレインからソースに流れるセル電流を検出する。ｎチャネル型のメモリセルでは、しきい値が高いほどセル電流が少なくなる。
【００４７】
図５は、メモリセルにおけるセル電流とデータとの関係を示している。浮遊ゲートに蓄えられた電荷量が０の場合の中性セル電流をＩｅとする。データ“１”に対応するセル電流の最大値と参照電流Ｉr1の間には、ΔＩ１だけマージンが設けられる。データ“２”に対応するセル電流の最大値と参照電流Ｉr2の間には、ΔＩ２だけマージンが設けられる。データ“３”に対応するセル電流の最大値と参照電流Ｉr3の間には、ΔＩ３だけマージンが設けられる。ΔＩ１＜ΔＩ２＜ΔＩ３とされる。それぞれデータが“１”から“０”、“２”から“１”、“３”から“２”に化けるまでの時間が等しくなるようにされるのが最も理想的である。ΔＩ１＜ΔＩ２＜ΔＩ３とすることで、例えば、データ“１”保持のためのセル電流マージンΔＩ１を余分に設ける必要がなくなる。
【００４８】
このように、対応するセル電流の経時変化が小さいデータのためのセル電流マージンを小さくすることで、各データに対応するセル電流を増加させることができる。よって、浮遊ゲートに蓄える電荷量を低減でき、書き込み時間の短縮或いは書き込み電圧の低電圧化が実現される。
【００４９】
図６は、浮遊ゲートに正の電荷を蓄えた場合のしきい値の経時変化を示している。正の電荷量が多いほどしきい値は低く、経時変化率は大きい。図７は、図４とは逆に、しきい値が高い順にデータ“０”，“１”，“２”，“３”としている。よって、ΔＶ１＜ΔＶ２＜ΔＶ３とする。図８は、図５とは逆に図７に対応させて、セル電流が少ない順にデータ“０”，“１”，“２”，“３”としている。よって、ΔＩ１＜ΔＩ２＜ΔＩ３とする。
【００５０】
図２、４、５及び図６、７、８で説明したように、種々様々な原因によってデータが変化し記憶情報が壊れるのを防ぐために、浮遊ゲートに蓄えられた電荷量マージン、或いはしきい値マージン、或いはセル電流マージンを、データ毎に設定することによって、浮遊ゲートに蓄える電荷量を低減することができる。よって、書き込み時間の短縮或いは書き込み電圧の低電圧化が実現される。マージンを電荷量で確保するか、しきい値で確保するか、セル電流で確保するかは、メモリ装置の制御回路に依存する。
【００５１】
また、ここではｎチャネル型のメモリセルを例に説明したが、ｐチャネル型メモリセルでも同様に実施できる。
【００５２】
図９は、図１に見られるメモリセルＭを用いて構成される、多値記憶式ＥＥＰＲＯＭの基本構成を示している。ここでは、３値記憶式を例として示す。メモリセルＭがマトリクス状に配置されて構成されるメモリセルアレイ７に対して、メモリセルを選択したり、制御ゲートに書き込み電圧及び読み出し電圧を印加するワード線選択・駆動回路１１が設けられる。ワード線選択・駆動回路１１はアドレスバッファ１０につながりアドレス信号を受ける。データ回路８は、書き込みデータを一時的に保持したり、メモリセルのデータを読み出したりするための回路である。データ回路８はデータ入出力バッファ９につながり、アドレスバッファ１０からのアドレス信号を受ける。
【００５３】
データ入出力バッファ９は、ＥＥＰＲＯＭ外部とのデータ入出力制御を行うものである。また、メモリセルアレイ７は、図１０に見られるようにｐ型基板１３に形成されるｎ型ウェル１４内のｐ型ウェル１５上に形成される。そして、ｎ型ウェル１４、ｐ型ウェル１５の電圧制御をするセルウェル制御回路１２が設けられる。
【００５４】
図１１は、メモリセルアレイ７の具体的構成とこれにつながるデータ回路８を示している。メモリセルＭ１〜Ｍ４が直列に接続されてＮＡＮＤ型セルを構成している。その両端は、選択トランジスタＳ１，Ｓ２を介して、それぞれビット線ＢＬ、ソース線Ｖｓに接続される。制御ゲートＣＧを共有するメモリセル群は、“ページ”と呼ばれる単位を形成し、同時に書き込み・読み出しされる。また、４本の制御ゲートＣＧ１〜ＣＧ４に繋がるメモリセル群でブロックを形成する。“ページ”，“ブロック”はワード線選択・駆動回路１１によって選択される。各ビット線ＢＬ0 〜ＢＬm には、データ回路８-0〜８-mが接続され、対応するメモリセルへの書き込みデータを一時的に記憶したりする。
【００５５】
図１２は、図９、１１に見られるデータ回路８の具体的な構成を示している。ＮＡＮＤ論理回路Ｇ１，Ｇ２，Ｇ３で、多値データラッチ回路を構成する。ノードＮ１，Ｎ２，Ｎ３の中、１つだけ“Ｌ”レベルとなり、残り２つは“Ｈ”レベルである。３つのノードの中のどれが“Ｌ”レベルであるかによって３値データをラッチする。
【００５６】
３入力ＮＡＮＤ論理回路を４つ用いて、それぞれの出力を他の３つのＮＡＮＤ論理回路に入力して互いに接続すれば、４値データをラッチできる。一般的に、（ｎ−１）入力ＮＡＮＤ論理回路をｎ個用いて、それぞれの出力を他の（ｎ−１）個のＮＡＮＤ論理回路に入力して互いに接続すると、ｎ値データをラッチできる。ＮＡＮＤ論理回路以外に、図１６に示すようにＮＯＲ論理回路などの回路を用いても構成できる。図１６では、３つのノードＮ４，Ｎ５，Ｎ６の中、１つだけ“Ｈ”レベルとなる。
【００５７】
図１７は、インバータＩ２，Ｉ３で構成される１ビットデータラッチ回路と、Ｉ４，Ｉ５で構成される１ビットデータラッチ回路の２つで３値データをラッチする従来のデータラッチ回路を示している。図１７のデータラッチ回路の構成を図１８に、ＮＡＮＤ論理回路Ｇ１，Ｇ２，Ｇ３で構成される多値データラッチ回路の構成を図１９に示す。ｐチャネルＭＯＳ領域からｎチャネルＭＯＳ領域に配線される配線数は、図１７のデータラッチ回路では４本必要であるが、ＮＡＮＤ論理回路Ｇ１，Ｇ２，Ｇ３で構成される多値データラッチ回路では３本である。ＮＡＮＤ論理回路Ｇ１，Ｇ２，Ｇ３で構成される多値データラッチ回路の利点は、こうした少ない配線によって回路面積が小さくできることがあげられる。
【００５８】
前記図１２において、データ入出力線ＩＯＡ，ＩＯＢと多値データラッチ回路は、ｎチャネルＭＯＳトランジスタＱn11 ，Ｑn12 を介して接続される。データ入出力線ＩＯＡ，ＩＯＢは、図９中のデータ入出力バッファ９にも接続される。ｎチャネルＭＯＳトランジスタＱn11 ，Ｑn12 のゲートは、ＮＡＮＤ論理回路Ｇ４とインバータＩ１で構成されるカラムアドレスデコーダの出力に接続される。ｎチャネルＭＯＳトランジスタＱn1，Ｑn2、或いはＱn3，Ｑn4で構成される回路は、それぞれ活性化信号ＳＥＮ１或いはＳＥＮ２が“Ｈ”となって、ビット線電圧をセンスして多値データラッチ回路のデータを変更する。
【００５９】
ｎチャネルＭＯＳトランジスタＱn5，Ｑn6，Ｑn7，Ｑn8、ｐチャネルＭＯＳトランジスタＱp1で構成される回路は、信号ＢＬＣ２が“Ｈ”となって、多値データラッチ回路のデータに応じて書き込み時のビット線電圧を制御したりする。ｎチャネルＭＯＳトランジスタＱn9は、信号ＢＬＣ１が“Ｈ”となって、データ回路８とビット線ＢＬを接続する。ｎチャネルＭＯＳトランジスタＱn10 は、信号ＰＲＥが“Ｈ”となって、ビット線ＢＬを電圧ＶBLP にする。高耐圧ｎチャネルＭＯＳトランジスタＨn33 は、消去時にビット線ＢＬに印加される高電圧がデータ回路に印加されるのを防ぐためのもので、消去時以外は信号ＥＲＳＢは“Ｈ”である。
【００６０】
次に、このように構成されたＥＥＰＲＯＭの動作を、図１３、１４、１５に従って説明する。図１３は読み出し時のタイミング、図１４は書き込み時のタイミング、図１５は書き込みベリファイ時のタイミング、をそれぞれ示している。
【００６１】
図１３に従って、読み出し動作を説明する。まず、電圧ＶＢＬＰが電源電圧Ｖcc（例えば５Ｖ）となって、ビット線は“Ｈ”レベルになる。同時に、電圧ＶSRもＶccとなり、信号ＳＥＮ１，ＳＥＮ２は“Ｈ”となって、ノードＮ１，Ｎ３は“Ｈ”、ノードＮ２は“Ｌ”にリセットされる。信号ＰＲＥが“Ｌ”となって、ビット線はフローティング状態になる。続いて、ワード線選択・駆動回路１１によって選択されたブロックの選択された制御ゲートＣＧ２は０Ｖ、非選択制御ゲートＣＧ１，ＣＧ３，ＣＧ４と選択ゲートＳＧ１，ＳＧ２はＶccにされる。
【００６２】
選択されたメモリセルのしきい値が０Ｖ以下なら、ビット線電圧は“Ｌ”となる。選択されたメモリセルのしきい値が０Ｖ以上なら、ビット線電圧は“Ｈ”のままとなる。この後、信号ＳＥＮ１が“Ｈ”となる。もし、ビット線が“Ｌ”ならｎチャネルＭＯＳトランジスタＱn1は“ＯＦＦ”で、ノードＮ１は“Ｈ”のままである。もし、ビット線が“Ｈ”ならｎチャネルＭＯＳトランジスタＱn1は“ＯＮ”で、ノードＮ１は０Ｖの電圧ＶSRによって“Ｌ”とされる。
【００６３】
次に、選択された制御ゲートが２Ｖにされる。選択されたメモリセルのしきい値が２Ｖ以下なら、ビット線電圧は“Ｌ”となる。選択されたメモリセルのしきい値が２Ｖ以上なら、ビット線電圧は“Ｈ”のままとなる。この後、信号ＳＥＮ２が“Ｈ”となる。もし、ビット線が“Ｌ”ならｎチャネルＭＯＳトランジスタＱn3は“ＯＦＦ”で、ノードＮ３は“Ｈ”のままである。もし、ビット線が“Ｈ”ならｎチャネルＭＯＳトランジスタＱn3は“ＯＮ”で、ノードＮ３は０Ｖの電圧ＶSRによって“Ｌ”とされる。
【００６４】
最後に、カラムアドレスデコーダに入力されるカラム活性化信号ＣＥＮＢが“Ｈ”となると、アドレス信号によって選択されたデータ回路に保持されているデータがデータ入出力線ＩＯＡ，ＩＯＢに出力され、データ入出力バッファ９を介してＥＥＰＲＯＭ外部へ出力される。
【００６５】
メモリセルに記憶されているデータとしきい値と読み出し後のノードＮ１，Ｎ２，Ｎ３の関係は、次の（表１）の通りである。
【００６６】
【表１】

【００６７】
隣り合う２つのメモリセルで９つの記憶状態ができる。このうち８状態を用いて３ビット分のデータを記憶している。データ入出力線ＩＯＡ，ＩＯＢに出力された信号は、隣り合う偶数、奇数２カラム分の３値情報をもとに３ビットのデータにデータ入出力バッファ９で変換されて出力される。例えば、次の（表２）のように対応させる。
【００６８】
【表２】

【００６９】
図１４は、書き込み動作を示している。書き込み動作前に、入力された３ビット分のデータは、（表２）のようにデータ入出力バッファ９で２つの３値データに変換されて、隣り合う偶数、奇数カラムのデータ回路に入力される。３値データとデータ入出力線ＩＯＡ，ＩＯＢ、ノードＮ１，Ｎ２，Ｎ３の関係は、次の（表３）の通りである。
【００７０】
【表３】

【００７１】
変換された３値データは、カラム活性化信号ＣＥＮＢが“Ｈ”で、アドレス信号で指定されたカラム番地のデータ回路に転送される。
【００７２】
書き込み動作は、まず信号ＰＲＥが“Ｌ”となってビット線がフローティングにされる。
【００７３】
次に、信号ＢＬＣ２が“Ｈ”、電圧ＶＬＨが２．５Ｖ、ＶＬＬが０Ｖとされる。これによって、データ“０”が保持されているデータ回路からはＶcc、データ“１”が保持されているデータ回路からはＶＬＨ、データ“２”が保持されているデータ回路からはＶＬＬがビット線に出力される。ｎチャネルＭＯＳトランジスタＱn8，Ｑn9、高耐圧ｎチャネルＭＯＳトランジスタＨn33 のしきい値分の電圧降下分が問題になるときは、信号ＢＬＣ１，ＢＬＣ２，ＥＲＳＢを昇圧すればよい。
【００７４】
ワード線選択・駆動回路１１によって、選択されたブロックの選択ゲートＳＧ１、制御ゲートＣＧ１〜ＣＧ４がＶccとなる。選択ゲートＳＧ２は０Ｖである。次に、選択された制御ゲートＣＧ２が高電圧Ｖpp（例えば２０Ｖ）、非選択制御ゲートＣＧ１，ＣＧ３，ＣＧ４と選択ゲートＳＧ１がＶＭ（例えば１０Ｖ）となる。
【００７５】
データ“２”が保持されているデータ回路に対応するメモリセルでは、０Ｖのチャネル電位と制御ゲートのＶppの電位差によって、浮遊ゲートに電子が注入されしきい値が上昇する。データ“１”が保持されているデータ回路に対応するメモリセルでは、２．５Ｖのチャネル電位と制御ゲートのＶppの電位差によって、浮遊ゲートに電子が注入されしきい値が上昇する。チャネル電位を２．５Ｖにしているのは、“２”データ書き込みより電子の注入量が少なくてよいからである。データ“０”が保持されているデータ回路に対応するメモリセルでは、チャネル電位と制御ゲートのＶppの電位差が小さいため、実効的には浮遊ゲートに電子は注入されない。よって、メモリセルのしきい値は変動しない。
【００７６】
書き込み動作後、メモリセルのしきい値を検出する（書き込みベリファイ）。もし、所望のしきい値に達していれば、データ回路のデータを“０”に変更する。もし、所望のしきい値に達していなければ、データ回路のデータを保持して再度書き込み動作を行う。書き込み動作と書き込みベリファイは、全ての選択されたメモリセルが所望のしきい値に達するまで繰り返される。
【００７７】
図１５を用いて、この書き込みベリファイ動作を説明する。まず、電圧ＶＢＬＰが電源電圧Ｖcc（例えば５Ｖ）となって、ビット線は“Ｈ”レベルになる。信号ＰＲＥが“Ｌ”となって、ビット線はフローティング状態になる。続いて、電圧ＶＬＨがＶcc、電圧ＶＬＬが０Ｖとされ信号ＢＬＣ２が“Ｈ”となると、データ回路に“２”データが保持されされているデータ回路に対応するビット線ＢＬのみ０Ｖとされる。
【００７８】
次に、ワード線選択・駆動回路１１によって選択されたブロックの選択された制御ゲートＣＧ２は０．５Ｖ、非選択制御ゲートＣＧ１，ＣＧ３，ＣＧ４と選択ゲートＳＧ１，ＳＧ２はＶccにされる。選択されたメモリセルのしきい値が０．５Ｖ以下なら、ビット線電圧は“Ｌ”となる。選択されたメモリセルのしきい値が０．５Ｖ以上なら、ビット線電圧は“Ｈ”のままとなる。この後、信号ＳＥＮ１が“Ｈ”となる。もし、ビット線が“Ｌ”ならｎチャネルＭＯＳトランジスタＱn1は“ＯＦＦ”で、ノードＮ１は変わらない。もし、ビット線が“Ｈ”ならｎチャネルＭＯＳトランジスタＱn1は“ＯＮ”で、ノードＮ１は０Ｖの電圧ＶSRによって“Ｌ”とされる。つまり、ここまでの“１”データベリファイ動作で、“１”書き込みに成功したメモリセルに対応するデータ回路のデータが“１”である場合、“０”に変更される。その他のデータは変更されない。
【００７９】
続いて、電圧ＶＢＬＰが電源電圧Ｖcc（例えば５Ｖ）となって、ビット線は“Ｈ”レベルになる。次に、ワード線選択・駆動回路１１によって選択されたブロックの選択された制御ゲートＣＧ２は３Ｖ、非選択制御ゲートＣＧ１，ＣＧ３，ＣＧ４と選択ゲートＳＧ１，ＳＧ２はＶccにされる。選択されたメモリセルのしきい値が３Ｖ以下なら、ビット線電圧は“Ｌ”となる。選択されたメモリセルのしきい値が３Ｖ以上なら、ビット線電圧は“Ｈ”のままとなる。この後、信号ＳＥＮ１が“Ｈ”となる。もし、ビット線が“Ｌ”ならｎチャネルＭＯＳトランジスタＱn1は“ＯＦＦ”で、ノードＮ１は変わらない。もし、ビット線が“Ｈ”ならｎチャネルＭＯＳトランジスタＱn1は“ＯＮ”で、ノードＮ１は０Ｖの電圧ＶSRによって“Ｌ”とされる。つまり、ここまでの“２”データベリファイ動作で、“２”書き込みに成功したメモリセルに対応するデータ回路のデータが“２”である場合、“０”に変更される。その他のデータは変更されない。
【００８０】
全てのメモリセルが所望のしきい値に達すると、全てのデータ回路のノードＮ１は“Ｌ”となるので、全てのデータ回路のノードＮ１のレベルが“Ｌ”になるとデータのメモリセルへの書き込みは終了させられる。書き込みベリファイ時の、データ回路のデータ変換則は次の（表４）の通りである。
【００８１】
【表４】

【００８２】
図１４、１５で説明したように、ベリファイしながら書き込みを行うことで、“１”データに対応するメモリセルのしきい値はベリファイ参照電圧の０．５Ｖ以上で２Ｖ以下、“２”データに対応するメモリセルのしきい値はベリファイ参照電圧の３Ｖ以上でＶcc以下に制御される。図１３で説明したように、読み出し時の参照電圧は、０Ｖと２Ｖであるから、“１”データのしきい値マージンは０．５Ｖ、“２”データのしきい値マージンは１．０Ｖとされる。“０”データに対応するしきい値は０Ｖ以下であり、これは消去状態と同じである。消去は、セルウェルを高電圧Ｖpp（例えば２０Ｖ）にして、制御ゲートＣＧを０Ｖとして行われる。電子が浮遊ゲートから放出されしきい値は０Ｖ以下となる。
【００８３】
図２０は、図９中のセルウェル制御回路１２の具体的な構成を示している。高耐圧ｎチャネルＭＯＳトランジスタＨｎ17〜Ｈｎ28は昇圧回路を構成している。ポンプ活性化信号ＰＭＰが“Ｈ”で、振動する信号Φが入力されると、出力ＶqqはＶcc以上の高電圧となる。電圧Ｖqqは電圧リミッタ１６によってリミットされる。昇圧回路リセット信号ＲＳＴＢが“Ｌ”となると、ＶqqはＶccにリセットされる。デバイス待機信号ＳＴＮＢＹが“Ｈ”となると、昇圧回路への電源供給は遮断される。これは、電圧転送効率を上げるため、高耐圧ｎチャネルＭＯＳトランジスタＨｎのしきい値を下げると、待機時にリーク電流のため待機消費電力が大きいためである。昇圧されたＶqqは、信号ＣＷＰＭＰＢが“Ｌ”となると、高耐圧ｎチャネルＭＯＳトランジスタＨn10 ，Ｈn11 を介してセルウェルに印加される。
【００８４】
図２１を用いて、セルウェル制御回路１２の動作を説明する。待機時、信号ＳＴＮＢＹは“Ｈ”である。信号ＲＳＴＢ，ＣＷＰＭＰＢも“Ｈ”、ＰＭＰとΦは“Ｌ”である。よって、セルウェルは０Ｖとなっている。
【００８５】
非待機時で消去時以外は、信号ＳＴＮＢＹ，ＲＳＴＢ，ＰＭＰは“Ｌ”、ＣＷＰＭＰＢは“Ｈ”である。信号Φは振動する。電圧ＶqqはＶccとなり、セルウェルは０Ｖである。
【００８６】
消去時には、信号ＲＳＴＢ，ＰＭＰが“Ｈ”となって電圧ＶqqはＶppに昇圧される。続いて、信号ＣＷＰＭＰＢが“Ｌ”となるとセルウェルはＶppとなる。ＣＷＰＭＰＢが“Ｈ”となってセルウェルは０Ｖにリセットされ、信号ＲＳＴＢ，ＰＭＰが“Ｌ”となってＶqqはＶccにリセットされる。
【００８７】
（第２の実施形態）
図２２は、図９、１１に見られるデータ回路８の他の実施形態を示す具体的な構成図である。３値記憶を例に構成されている。図２２（ａ）に示すように、クロック同期式インバータＣＩ１，ＣＩ２とＣＩ３，ＣＩ４でそれぞれ構成される２つのフリップ・フロップＦＦ１，ＦＦ２に、書き込み／読み出しデータをラッチする。また、これらはセンスアンプとしても動作する。クロック同期式インバータＣＩの具体的な構成は、図２２（ｂ）に示される。クロック同期式インバータＣＩの回路しきい値は、例えば電源電圧Ｖcc（例えば５Ｖ）の半分とする。
【００８８】
フリップ・フロップＦＦ１は、「“０”書き込みをするか、“１”又は“２”書き込みをするか」を書き込みデータ情報としてラッチし、メモリセルが「“０”の情報を保持しているか、“１”又は“２”の情報を保持しているか」を読み出しデータ情報としてセンスしラッチする。フリップ・フロップＦＦ２は、「“２”書き込みをするか、“１”又は“０”書き込みをするか」を書き込みデータ情報としてラッチし、メモリセルが「“２”の情報を保持しているか、“１”又は“０”の情報を保持しているか」を読み出しデータ情報としてセンスしラッチする。
【００８９】
データ入出力線ＩＯＡ，ＩＯＢとフリップ・フロップＦＦ１は、ｎチャネルＭＯＳトランジスタＱn101，Ｑn102を介して接続される。データ入出力線ＩＯＣ，ＩＯＤとフリップ・フロップＦＦ２は、ｎチャネルＭＯＳトランジスタＱn103，Ｑn104を介して接続される。データ入出力線ＩＯＡ，ＩＯＢ，ＩＯＣ，ＩＯＤは、図９中のデータ入出力バッファ９にも接続される。ｎチャネルＭＯＳトランジスタＱn101，Ｑn102，Ｑn103，Ｑn104のゲートは、ＮＡＮＤ論理回路Ｇ１０１とインバータＩ１０１で構成されるカラムアドレスデコーダの出力に接続される。ｎチャネルＭＯＳトランジスタＱn105，Ｑn109は、フリップ・フロップＦＦ１，ＦＦ２とＭＯＳキャパシタＱd101の接続を制御する。ｎチャネルＭＯＳトランジスタＱn106，Ｑn107，Ｑn108、ｐチャネルＭＯＳトランジスタＱp102，Ｑp103で構成される回路は、活性化信号ＶＲＦＹＢ或いはＰＲＯによって、フリップ・フロップＦＦ１，ＦＦ２のデータに応じて、ＭＯＳキャパシタＱd101のゲート電圧を変更する。ＭＯＳキャパシタＱd101は、ディプリーション型ｎチャネルＭＯＳトランジスタで構成され、ビット線容量より十分小さくされる。ｐチャネルＭＯＳトランジスタＱp105は、信号ＰＲＥＣによってＭＯＳキャパシタＱd101を充電する。全てのデータ回路８-0，８-1，…，８-mの書き込みデータが“０”書き込みか否かを検出信号ＰＥＮＤに出力するため、フリップ・フロップＦＦ１のデータを検出するｐチャネルＭＯＳトランジスタＱp101が設けられる。
【００９０】
ｎチャネルＭＯＳトランジスタＱn110、ｐチャネルＭＯＳトランジスタＱp104は、信号ＢＬＣＮ，ＢＬＣＰによって、データ回路８とビット線ＢＬの接続を制御する。ｎチャネルＭＯＳトランジスタＱn111は、信号ＰＲＥが“Ｈ”となって、ビット線ＢＬを電圧ＶBLP にする。高耐圧ｎチャネルＭＯＳトランジスタＨn101は、消去時にビット線に印加される高電圧がデータ回路に印加されるのを防ぐためのもので、消去時以外は信号ERSBは“Ｈ”である。
【００９１】
次に、このように構成されたＥＥＰＲＯＭの動作を、図２３、２４、２５に従って説明する。図２３は読み出し時のタイミング、図２４は書き込み時のタイミング、図２５は書き込みベリファイ時のタイミング、をそれぞれ示している。
【００９２】
図２３に従って、読み出し動作を説明する。まず、電圧ＶＢＬＰが電源電圧Ｖcc（例えば５Ｖ）となって、ビット線は“Ｈ”レベルになる。同時に、信号ＢＬＣＮが“Ｌ”、ＢＬＣＰが“Ｈ”となって、ビット線とＭＯＳキャパシタＱd101は切り離される。信号ＰＲＥが“Ｌ”となって、ビット線はフローティング状態になる。続いて、ワード線選択・駆動回路１１によって選択されたブロックの選択された制御ゲートＣＧ２は０Ｖ、非選択制御ゲートＣＧ１，ＣＧ３，ＣＧ４と選択ゲートＳＧ１，ＳＧ２はＶccにされる。信号ＰＲＥＣが“Ｌ”となってＭＯＳキャパシタＱd101はＶccに充電される。
【００９３】
選択されたメモリセルのしきい値が０Ｖ以下なら、ビット線電圧は“Ｌ”となる。選択されたメモリセルのしきい値が０Ｖ以上なら、ビット線電圧は“Ｈ”のままとなる。この後、信号ＢＬＣＮが例えばＶcc以下の１．５Ｖとされる。ｎチャネルＭＯＳトランジスタＱｎ110 のしきい値が１Ｖの場合、もしビット線が０．５Ｖ以下ならｎチャネルＭＯＳトランジスタＱn110は“ＯＮ”で、ノードＮ１０１は０．５Ｖ以下となる。もし、ビット線が０．５Ｖ以上ならｎチャネルＭＯＳトランジスタＱn110は“ＯＦＦ”で、ノードＮ１０１はＶccに保たれる。
【００９４】
再度、信号ＢＬＣＮが“Ｌ”となって、ビット線ＢＬとＭＯＳキャパシタＱd101は切り離される。信号ＬＡＴ１，ＳＥＮ１が“Ｌ”となってフリップ・フロップＦＦ１が非活性化された後、信号ＳＡＣ１が“Ｈ”となる。再度、信号ＳＥＮ１が“Ｈ”となり続いて信号ＬＡＴ１が“Ｈ”となることで、ノードＮ１０１の電圧がセンスされラッチされる。これで、メモリセルのデータが“０”か否かがフリップ・フロップＦＦ１によってセンスされ、その情報はラッチされる。
【００９５】
次に、選択された制御ゲートが２Ｖにされる。選択されたメモリセルのしきい値が２Ｖ以下なら、ビット線電圧は“Ｌ”となる。選択されたメモリセルのしきい値が２Ｖ以上なら、ビット線電圧は“Ｈ”のままとなる。この後、信号ＢＬＣＮが例えばＶcc以下の１．５Ｖとされる。ｎチャネルＭＯＳトランジスタＱn110のしきい値が１Ｖの場合、もしビット線が０．５Ｖ以下ならｎチャネルＭＯＳトランジスタＱn110は“ＯＮ”で、ノードＮ１０１は０．５Ｖ以下となる。もし、ビット線が０．５Ｖ以上ならｎチャネルＭＯＳトランジスタＱn110は“ＯＦＦ”で、ノードＮ１０１はＶccに保たれる。
【００９６】
再度、信号ＢＬＣＮが“Ｌ”となって、ビット線ＢＬとＭＯＳキャパシタＱd101は切り離される。信号ＬＡＴ２，ＳＥＮ２が“Ｌ”となってフリップ・フロップＦＦ２が非活性化された後、信号ＳＡＣ２が“Ｈ”となる。再度、信号ＳＥＮ２が“Ｈ”となり続いて信号ＬＡＴ２が“Ｈ”となることで、ノードＮ１０１の電圧がセンスされラッチされる。これで、メモリセルのデータが“２”か否かがフリップ・フロップＦＦ２によってセンスされ、その情報はラッチされる。
【００９７】
読み出し中、信号ERSBは“Ｈ”、ＶＲＦＹＢは“Ｈ”、ＰＲＯは“Ｌ”である。また、電圧ＶＢＬＭとＶｓは０Ｖとする。
【００９８】
カラムアドレスデコーダに入力されるカラム活性化信号ＣＥＮＢが“Ｈ”となると、アドレス信号によって選択されたデータ回路に保持されているデータがデータ入出力線ＩＯＡ，ＩＯＢ，ＩＯＣ，ＩＯＤに出力され、データ入出力バッファ９を介してＥＥＰＲＯＭ外部へ出力される。
【００９９】
メモリセルに記憶されているデータ、しきい値、データ入出力線ＩＯＡ，ＩＯＢ，ＩＯＣ，ＩＯＤに読み出し後に出力されるレベル、の関係は次の（表５）の通りである。
【０１００】
【表５】

【０１０１】
隣り合う２つのメモリセルで９つの記憶状態ができる。このうち８状態を用いて３ビット分のデータを記憶している。データ入出力線ＩＯＡ，ＩＯＢ，ＩＯＣ，ＩＯＤに出力された信号は、隣り合う偶数、奇数２カラム分の３値情報をもとに３ビットのデータにデータ入出力バッファ９で変換されて出力される。例えば、前記（表２）のように対応させる。
【０１０２】
図２４は、書き込み動作を示している。書き込み動作前に、入力された３ビット分のデータは、前記（表２）のようにデータ入出力バッファ９で２つの３値データに変換されて、隣り合う偶数、奇数カラムのデータ回路８に入力される。３値データとデータ入出力線ＩＯＡ，ＩＯＢ，ＩＯＣ，ＩＯＤの関係は、次の（表６）の通りである。
【０１０３】
【表６】

【０１０４】
変換された３値データは、カラム活性化信号ＣＥＮＢが“Ｈ”で、アドレス信号で指定されたカラム番地のデータ回路に転送される。
【０１０５】
書き込み動作は、まず信号ＰＲＥが“Ｌ”となってビット線がフローティングにされる。
【０１０６】
次に、信号ＶＲＦＹＢが“Ｌ”、信号ＰＲＯが“Ｈ”、電圧ＶＢＬＭが２．５Ｖとされる。これによって、データ“０”が保持されているデータ回路からはＶcc、データ“１”が保持されているデータ回路からは２．５Ｖがビット線に出力される。信号ＳＡＣ２が１．５Ｖとされると、データ“２”が保持されているデータ回路からは０Ｖがビット線に出力される。ｎチャネルＭＯＳトランジスタＱ109 のしきい値を１Ｖとすると、“０”又は“１”書き込み時にはｎチャネルＭＯＳトランジスタＱn109は“ＯＦＦ”、“２”書き込み時には“ＯＮ”となる。高耐圧ｎチャネルＭＯＳトランジスタＨn101のしきい値分の電圧降下分が問題になるときは、信号ＥＲＳＢを昇圧すればよい。
【０１０７】
ワード線選択・駆動回路１１によって、選択されたブロックの選択ゲートＳＧ１、制御ゲートＣＧ１〜ＣＧ４がＶccとなる。選択ゲートＳＧ２は０Ｖである。次に、選択された制御ゲートＣＧ２が高電圧Ｖpp（例えば２０Ｖ）、非選択制御ゲートＣＧ１，ＣＧ３，ＣＧ４がＶＭ（例えば１０Ｖ）となる。データ“２”が保持されているデータ回路に対応するメモリセルでは、０Ｖのチャネル電位と制御ゲートのＶppの電位差によって、浮遊ゲートに電子が注入されしきい値が上昇する。データ“１”が保持されているデータ回路に対応するメモリセルでは、２．５Ｖのチャネル電位と制御ゲートのＶppの電位差によって、浮遊ゲートに電子が注入されしきい値が上昇する。チャネル電位を２．５Ｖにしているのは、“２”データ書き込みより電子の注入量が少なくてよいからである。
【０１０８】
データ“０”が保持されているデータ回路に対応するメモリセルでは、チャネル電位と制御ゲートのＶppの電位差が小さいため、実効的には浮遊ゲートに電子は注入されない。よって、メモリセルのしきい値は変動しない。書き込み中、信号ＳＥＮ１，ＬＡＴ１，ＳＥＮ２，ＬＡＴ２は“Ｈ”、信号ＳＡＣ１は“Ｌ”、信号ＰＲＥＣは“Ｈ”、信号ＢＬＣＮ，ＢＬＣＰはそれぞれ“Ｈ”，“Ｌ”、信号ＥＲＳＢは“Ｈ”である。
【０１０９】
書き込み動作後、メモリセルのしきい値を検出する（書き込みベリファイ）。もし、所望のしきい値に達していれば、データ回路のデータを“０”に変更する。もし、所望のしきい値に達していなければ、データ回路のデータを保持して再度書き込み動作を行う。書き込み動作と書き込みベリファイは全ての選択されたメモリセルが所望のしきい値に達するまで繰り返される。
【０１１０】
図２５を用いて、この書き込みベリファイ動作を説明する。まず、電圧ＶＢＬＰが電源電圧Ｖcc（例えば５Ｖ）となって、ビット線は“Ｈ”レベルになる。同時に、信号ＢＬＣＮが“Ｌ”、ＢＬＣＰが“Ｈ”となって、ビット線とＭＯＳキャパシタＱd101は切り離される。信号ＰＲＥが“Ｌ”となって、ビット線はフローティング状態になる。続いて、ワード線選択・駆動回路１１によって選択されたブロックの選択された制御ゲートＣＧ２は０．５Ｖ、非選択制御ゲートＣＧ１，ＣＧ３，ＣＧ４と選択ゲートＳＧ１，ＳＧ２はＶccにされる。信号ＰＲＥＣが“Ｌ”となってＭＯＳキャパシタＱd101はＶccに充電される。
【０１１１】
選択されたメモリセルのしきい値が０．５Ｖ以下なら、ビット線電圧は“Ｌ”となる。選択されたメモリセルのしきい値が０．５Ｖ以上なら、ビット線電圧は“Ｈ”のままとなる。この後、信号ＢＬＣＮが例えばＶcc以下の１．５Ｖとされる。ｎチャネルＭＯＳトランジスタＱｎ110 のしきい値が１Ｖの場合、もしビット線が０．５Ｖ以下ならｎチャネルＭＯＳトランジスタＱn110は“ＯＮ”で、ノードＮ１０１は０．５Ｖ以下となる。もし、ビット線が０．５Ｖ以上ならｎチャネルＭＯＳトランジスタＱn110は“ＯＦＦ”で、ノードＮ１０１はＶccに保たれる。
【０１１２】
再度、信号ＢＬＣＮが“Ｌ”となって、ビット線ＢＬとＭＯＳキャパシタＱd101は切り離される。信号ＶＲＦＹＢが“Ｌ”となると、“０”書き込みデータが保持されているデータ回路のみ、ｐチャネルＭＯＳトランジスタＱp103が“ＯＮ”であり、ノードＮ１０１はＶccとなる。信号ＳＡＣ２が１．５Ｖとなると、“２”書き込みデータが保持されているデータ回路のみ、ノードＮ１０１が０Ｖにされる。“１”書き込みデータが保持されているデータ回路では、０．５Ｖ以上のノードＮ１０１の電圧は変化しない。０．５Ｖ以下のノードＮ１の電圧は０．５Ｖまでは充電される。信号ＬＡＴ１，ＳＥＮ１が“Ｌ”となってフリップ・フロップＦＦ１が非活性化された後、信号ＳＡＣ１が“Ｈ”となる。再度、信号ＳＥＮ１が“Ｈ”となり続いて信号ＬＡＴ１が“Ｈ”となることで、ノードＮ１０１の電圧がセンスされラッチされる。
【０１１３】
これで、“１”書き込みデータを保持しているデータ回路のみ、対応するメモリセルのデータが十分“１”書き込み状態となったか否かを検出する。メモリセルのデータが“１”であれば、フリップ・フロップＦＦ１でノードＮ１０１の電圧をセンスしラッチすることで書き込みデータは“０”に変更される。メモリセルのデータが“１”でなければ、フリップ・フロップＦＦ１でノードＮ１０１の電圧をセンスしラッチすることで書き込みデータは“１”に保持される。“０”又は“２”書き込みデータを保持しているデータ回路の書き込みデータは変更されない。
【０１１４】
次に、選択された制御ゲートが３Ｖにされる。選択されたメモリセルのしきい値が３Ｖ以下なら、ビット線電圧は“Ｌ”となる。選択されたメモリセルのしきい値が３Ｖ以上なら、ビット線電圧は“Ｈ”のままとなる。この後、信号ＢＬＣＮが例えばＶcc以下の１．５Ｖとされる。ｎチャネルＭＯＳトランジスタＱn110のしきい値が１Ｖの場合、もしビット線が０．５Ｖ以下ならｎチャネルＭＯＳトランジスタＱn110は“ＯＮ”で、ノードＮ１０１は０．５Ｖ以下となる。もし、ビット線が０．５Ｖ以上ならｎチャネルＭＯＳトランジスタＱn110は“ＯＦＦ”で、ノードＮ１０１はＶccに保たれる。
【０１１５】
再度、信号ＢＬＣＮが“Ｌ”となって、ビット線ＢＬとＭＯＳキャパシタＱd101は切り離される。信号ＶＲＦＹＢが“Ｌ”となると、“０”書き込みデータが保持されているデータ回路のみ、ｐチャネルＭＯＳトランジスタＱp103が“ＯＮ”であり、ノードＮ１０１はＶccとなる。信号ＬＡＴ１，ＳＥＮ１が“Ｌ”となってフリップ・フロップＦＦ１が非活性化された後、信号ＳＡＣ１が“Ｈ”となる。再度、信号ＳＥＮ１が“Ｈ”となり続いて信号ＬＡＴ１が“Ｈ”となることで、ノードＮ１０１の電圧がセンスされラッチされる。
【０１１６】
続いて、信号ＰＲＯが“Ｈ”、電圧ＶＢＬＭがＶccとなる。“１”書き込みデータを保持しているデータ回路のみで、そのノードＮ１０１は“Ｈ”に変更される。信号ＬＡＴ２，ＳＥＮ２が“Ｌ”となってフリップ・フロップＦＦ２が非活性化された後、信号ＳＡＣ２が“Ｈ”となる。再度、信号ＳＥＮ２が“Ｈ”となり続いて信号ＬＡＴ２が“Ｈ”となることで、ノードＮ１０１の電圧がセンスされラッチされる。
【０１１７】
これで、“２”書き込みデータを保持しているデータ回路のみ、対応するメモリセルのデータが十分“２”書き込み状態となったか否かを検出する。メモリセルのデータが“２”であれば、フリップ・フロップＦＦ１，ＦＦ２でノードＮ１０１の電圧をセンスしラッチすることで書き込みデータは“０”に変更される。メモリセルのデータが“２”でなければ、フリップ・フロップＦＦ１，ＦＦ２でノードＮ１０１の電圧をセンスしラッチすることで書き込みデータは“２”に保持される。“０”又は“１”書き込みデータを保持しているデータ回路の書き込みデータは変更されない。
【０１１８】
書き込みベリファイ中、信号ERSBは“Ｈ”、電圧Ｖｓは０Ｖとする。
【０１１９】
全ての選択されたメモリセルが所望のしきい値に達したか否かは、信号ＰＥＮＤを検出することで分る。全ての選択されたメモリセルが所望のしきい値に達していれば、書き込みデータが全て“０”となり、個々のデータ回路８-0，８-1，…，８-mのデータ検出用ｐチャネルＭＯＳトランジスタＱp101が全て“ＯＦＦ”となる。電源電圧Ｖccから信号線ＰＥＮＤが切り離されたか否かを検出すると、全ての選択されたメモリセルが所望のしきい値に達したか否かが分る。書き込みベリファイ時の、データ回路のデータ変換則は前記（表４）の通りである。
【０１２０】
図２４、２５で説明したように、ベリファイしながら書き込みを行うことで、“１”データに対応するメモリセルのしきい値はベリファイ参照電圧の０．５Ｖ以上で２Ｖ以下、“２”データに対応するメモリセルのしきい値はベリファイ参照電圧の３Ｖ以上でＶcc以下に制御される。図２３で説明したように、読み出し時の参照電圧は、０Ｖと２Ｖであるから、“１”データのしきい値マージンは０．５Ｖ、“２”データのしきい値マージンは１．０Ｖとされる。“０”データに対応するしきい値は０Ｖ以下である。これは消去状態と同じである。
【０１２１】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態ではＥＥＰＲＯＭを例に説明したが、本発明はＥＰＲＯＭでも同様に実施できる。また、ＮＡＮＤ型メモリセルを用いて説明したが、種々様々なメモリセルでも同様に実施できる。
【０１２２】
ＮＡＮＤ型メモリセルを用いた説明では、読み出し時の参照電位と書き込みベリファイ時の参照電位を制御することでしきい値マージンを確保した。セル電流マージンを確保する場合は、読み出し参照電流とベリファイ時の参照電流を制御することで実施できる。また、実施形態では３値或いは４値記憶を例に説明したが、何値でも同様に実施できる。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【０１２３】
【発明の効果】
以上詳述したように本発明によれば、多値記憶可能なメモリセルにおいて、一時記憶のためのｎ値記憶データ回路をｎ−１個の入力端子を有するｎ個の論理回路で構成することにより、メモリセル以外の制御回路面積の増大を抑えることができる。また、これに加えて、電荷量マージンを電荷量が多いほど多く設定することにより、書き込み時間や書き込み電圧の増加を抑えつつ、信頼性の高いＥＥＰＲＯＭを実現することが可能となる。
【図面の簡単な説明】
【図１】第１の実施形態におけるメモリセルの構成を示す断面図。
【図２】第１の実施形態におけるメモリセルのデータ保持特性を示す図。
【図３】従来のメモリセルのしきい値分布を示す図。
【図４】第１の実施形態におけるメモリセルのしきい値分布を示す図。
【図５】第１の実施形態におけるメモリセルのセル電流分布を示す図。
【図６】第１の実施形態におけるメモリセルのデータ保持特性を示す図。
【図７】第１の実施形態におけるメモリセルのしきい値分布を示す図。
【図８】第１の実施形態におけるメモリセルのセル電流分布を示す図。
【図９】第１の実施形態に係わるＥＥＰＲＯＭの構成を示すブロック図。
【図１０】第１の実施形態におけるＥＥＰＲＯＭの構造を示す断面図。
【図１１】第１の実施形態におけるメモリセルアレイの回路構成を示す図。
【図１２】第１の実施形態におけるデータ回路の具体的な構成を示す図。
【図１３】第１の実施形態におけるデータ読み出し動作を示すタイミング図。
【図１４】第１の実施形態におけるデータ書き込み動作を示すタイミング図。
【図１５】第１の実施形態における書き込みベリファイ動作を示すタイミング図。
【図１６】第１の実施形態における多値記憶データラッチ回路の変形例を示す図。
【図１７】従来のデータラッチ回路を示す図。
【図１８】従来のデータラッチ回路の構成を示す図。
【図１９】第１の実施形態における多値記憶データラッチ回路の構成を示す図。
【図２０】第１の実施形態におけるセルウェル制御回路の具体的な構成を示す図。
【図２１】第１の実施形態におけるセルウェル制御回路の動作を示すタイミング図。
【図２２】第２の実施形態におけるデータ回路の具体的な構成を示す図。
【図２３】第２の実施形態におけるデータ読み出し動作を示すタイミング図。
【図２４】第２の実施形態におけるデータ書き込み動作を示すタイミング図。
【図２５】第２の実施形態における書き込みベリファイ動作を示すタイミング図。
【符号の説明】
１…ｐ型半導体基板
２…ｎ型拡散層
３…絶縁膜
４…浮遊ゲート（電荷蓄積層）
５…ゲート絶縁膜
６…制御ゲート
７…メモリセルアレイ
８…データ回路
９…データ入出力バッファ
１０…アドレスバッファ
１１…ワード線選択・駆動回路
１２…セルウェル制御回路
１３…ｐ型半導体基板
１４…ｎ型ウェル
１５…ｐ型ウェル
１６…電圧リミッタ
Ｍ…メモリセル
ＳＧ…選択ゲート
ＣＧ…制御ゲート
ＢＬ…ビット線
Ｑｎ…ｎチャネルＭＯＳトランジスタ
Ｑｐ…ｐチャネルＭＯＳトランジスタ
Ｈｎ…高耐圧ｎチャネルＭＯＳトランジスタ
Ｑｄ…ディプリーション型ｎチャネルＭＯＳトランジスタ
ＣＩ…クロック同期式インバータ
ＦＦ…フリップ・フロップ

Claims (12)

1. 多値（ｎ（≧３）値）データ記憶可能な電荷蓄積部を有するメモリセルと、書き込みデータを一時的に記憶するデータ回路を備え、前記データ回路はｎ−１個の入力端子を有するｎ個の論理回路から構成されることを特徴とする不揮発性半導体記憶装置。
2. 前記ｎ−１個の入力端子を有するｎ個の論理回路は、それぞれの出力端子が他のｎ−１個の各前記論理回路のｎ−１個の入力端の中の１つの入力端子に互いに接続されてデータ回路を構成することを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 多値（ｎ（≧３）値）データ記憶可能な電荷蓄積部を有するメモリセルと、前記メモリセルに記憶されたデータを読み出すセンス回路と、前記センス回路で読み出されたデータを一時的に記憶するデータ回路を備え、
   前記センス回路は読み出しデータの値に応じてオン・オフするｎ−１個のスイッチ回路から構成され、前記データ回路はｎ−１個の入力端子を有するｎ個の論理回路から構成されることを特徴とする不揮発性半導体記憶装置。
4. 前記ｎ−１個のスイッチ回路は、それぞれ異なるセンス信号が入力される第１のＭＯＳトランジスタと前記読み出しデータが入力される第２のＭＯＳトランジスタとを直列接続してセンス回路を構成し、前記ｎ−１個の入力端子を有するｎ個の論理回路は、それぞれの出力端子が他のｎ−１個の各前記論理回路のｎ−１個の入力端の中の１つの入力端子に互いに接続されてデータ回路を構成することを特徴とする請求項３記載の不揮発性半導体記憶装置。
5. 多値（ｎ（≧３）値）データ記憶可能な電荷蓄積部を有する複数のメモリセルから構成されるメモリセルアレイと、複数のビット線と、複数のワード線と、複数のプログラム制御回路とを備え、
   前記複数のプログラム制御回路は、それぞれ対応する前記メモリセルに印加される書き込み電圧を決める書き込み制御データを保持し、前記保持された書き込み制御データに従ってそれぞれ対応する前記メモリセルに前記書き込み電圧を同時に印加し、前記メモリセルの書き込み状態を検出し、書き込み不十分な前記メモリセルのみ予め決められた書き込み状態にするように前記書き込み電圧が印加されるように、前記メモリセルの書き込み状態と前記書き込み制御データから予め決められた論理関係に従って、保持されている前記書き込み制御データを選択的に変更し、
   かつ前記各プログラム制御回路は前記書き込み制御データを保持するためのデータ回路を備え、該データ回路はｎ−１個の入力端子を有するｎ個の論理回路から構成されることを特徴とする不揮発性半導体記憶装置。
6. 前記ｎ−１個の入力端子を有するｎ個の論理回路は、それぞれの出力端子が他のｎ−１個の各前記論理回路のｎ−１個の入力端の中の１つの入力端子に互いに接続されて前記データ回路を構成することを特徴とする請求項５記載の不揮発性半導体記憶装置。
7. 前記プログラム制御回路は、前記ビット線の信号に従って前記データ回路に保持されている前記書き込み制御データを変更するためのセンス回路を備えることを特徴とする請求項６記載の不揮発性半導体記憶装置。
8. 前記プログラム制御回路は、前記ビット線の信号に従って前記データ回路に保持されているデータを変更するため、前記ビット線の信号に従ってオン・オフするｎ−１個のスイッチ回路を備え、各々のスイッチ回路はそれぞれ異なるセンス信号が入力される第１のスイッチ素子と前記ビット線の信号が入力される第２のスイッチ素子を直列接続してなることを特徴とする請求項６記載の不揮発性半導体記憶装置。
9. 多値（ｎ（≧３）値）データ記憶可能な電荷蓄積部を有する複数のメモリセルから構成されるメモリセルアレイと、複数のビット線と、複数のワード線と、複数のプログラム制御回路と、複数のデータ回路とを備え、
   前記複数のプログラム制御回路は、前記メモリセルを選択し、前記選択したメモリセルに書き込み電圧を印加し、
   前記複数のデータ回路は、前記プログラム制御回路によって選択されたそれぞれ対応する前記メモリセルに印加される書き込み制御電圧を制御する第１，２，…，ｎの論理レベルの書き込み制御データを保持し、前記書き込み制御電圧をそれぞれ対応する前記メモリセルに印加し、前記第１以外の論理レベルの書き込み制御データを保持している前記データ回路に対応する前記メモリセルの書き込み状態のみ選択的に検出し、予め決められた書き込み状態に達したメモリセルに対応する前記データ回路の前記書き込み制御データの論理レベルを前記第１の論理レベルに変更し、予め決められた書き込み状態に達していないメモリセルに対応する前記データ回路の前記書き込み制御データの論理レベルを保持し、前記第１の論理レベルの書き込み制御データを保持している前記データ回路の書き込み制御データの論理レベルを前記第１の論理レベルに保持し、
   かつ前記各データ回路はｎ−１個の入力端子を有するｎ個の論理回路から構成されるデータ保持回路を備えることを特徴とする不揮発性半導体記憶装置。
10. 前記ｎ−１個の入力端子を有するｎ個の論理回路は、それぞれの出力端子が他のｎ−１個の各前記論理回路のｎ−１個の入力端の中の１つの入力端子に互いに接続されて前記データ保持回路を構成することを特徴とする請求項９記載の不揮発性半導体記憶装置。
11. 前記データ回路は、さらに前記ビット線の信号に従って前記データ保持回路に保持されている前記書き込み制御データの論理レベルを変更するためのセンス回路を備えることを特徴とする請求項１０記載の不揮発性半導体記憶装置。
12. 前記データ回路は、前記ビット線の信号に従って前記データ保持回路に保持されているデータを変更するため、前記ビット線の信号に従ってオン・オフするｎ−１個のスイッチ回路を備え、各々のスイッチ回路はそれぞれ異なるセンス信号が入力される第１のスイッチ素子と前記ビット線の信号が入力される第２のスイッチ素子を直列接続してなることを特徴とする請求項１０記載の不揮発性半導体記憶装置。

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