JP3736766B2 - パルス幅変調方法および装置 - Google Patents

Description

本発明はパルス幅変調方法および装置に関し、特にＤ級増幅器等におけるブリッジ状のドライバ回路を駆動するドライバ制御回路のパルス幅変調器におけるパルス幅変調方法および装置に関する。

オーディオ信号の電力を増幅してスピーカ等の負荷を駆動するオーディオ出力増幅器は、電力効率を改善するために、例えば４個のＭＯＳトランジスタ等のスイッチング素子をブリッジ状に接続したブリッジ部を使用するＤ級増幅器（又はアンプ）が一般的である。

このブリッジ部を構成する４個のスイッチング素子は、パルス幅変調器（ＰＷＭ）を使用して入力オーディオ信号に応じてパルス幅を変調し、パルス幅変調されたパルスによるブリッジ制御回路でＯＮ／ＯＦＦ制御される。このスイッチング素子のＯＮ／ＯＦＦ動作により、スピーカ等の負荷が高効率で駆動される。

一般的なパルス幅変調方式は、アナログ三角波を使用するアナログ変調方式および基準クロック信号を使用するデジタル変調方式の２タイプの変調方式が提案されている。前者、即ちアナルグ変調方式の場合には、連続的にパルス幅を変調することが可能である。一方、後者、即ちデジタル変調方式の場合には、基準クロックに対応した離散的なパルス幅の変調が可能である。また、デジタル変調方式の場合には、多くの値を表現するにはそれに比例した高い基準クロック周波数が必要になる。しかし、基準クロック周波数が高くなると、それに付随する回路は高価になると共に発生するノイズも増加するので、可能な限り低周波数の基準クロックを使用して、可能な限り多くの値を表現するパルス幅変調を実現することが望まれる。

斯かるデジタルオーディオ増幅等に使用されるパルス幅変調技術に関し、種々の従来技術が開示されている（例えば、特許文献１および特許文献２参照。）。
特開平７−９４９６５号公報（第２頁、第１図） 特開平１０−３０３６５７号公報（第３−４頁、第１図）

ところで、デジタルパルス幅変調方式には、片側変調方式および両側変調方式の２通りの変調方式が提案されている。図６は、片側変調方式の基本動作を説明するタイミングチャートである。この片側変調方式は、パルス幅変調（ＰＷＭ）期間中にパルス幅が片側（例えば、立下がり時点）のみ変調される変調方式である。図６において、横軸は時間、特に第１乃至第８基準クロックに対応する１ＰＷＭ期間を示し、縦方向にパターン「０」乃至パターン「８」を示す。パルス幅変調されたパルスは、パルスの立ち上がり（又はスタート）時点は固定であり、その立ち下がり時点が変調される。パターン「０」の場合には、第１〜第８基準クロックの全期間中「Ｌ（又は低）」レベルであり、パルスは出力されない。パターン「１」の場合には、第１基準クロック期間中に１基準クロック幅のパルスが出力される。パターン「２」の場合には、第１および第２基準クロック期間中に２基準クロック幅のパルスが出力される。以下、パターン「３」の場合には、第１〜第３基準クロック期間中に３基準クロック幅のパルスが出力される。パターン「４」の場合には、第１〜第４基準クロック期間中に４基準クロック幅のパルスが出力される。パターン「５」の場合には、第１〜第５クロック期間中に５基準クロック幅のパルスが出力される。パターン「６」の場合には、第１〜第６基準クロック期間中に６基準クロック幅のパルスが発生される。パターン「７」の場合には、第１〜第７クロック期間中に７基準クロック幅のパルスが出力される。最後に、パターン「８」の場合には、第１〜第８基準クロック期間中にわたり８基準クロック幅のパルスが出力される。

上述の如く、片側変調方式の場合には、第１〜第８基準クロック期間中にパターン「０」〜パターン「８」の９つの値（パターン）を表現可能である。換言すると、片側変調方式の場合には、１ＰＷＭ期間中の基準クロック数をＮとすると、（Ｎ＋１）種類の値が表現可能である。しかし、パルス幅変調の幅によりパルスのエネルギーの中心が一定でないために、高分解能のアプリケーションに使用できない。

他方、図７は、両側変調方式の動作を説明するタイミングチャートを示す。図７において、横軸は時間、特に１ＰＷＭ期間を示す。この特定例において、第１〜第８基準クロックを含む１ＰＷＭ期間中に、それぞれパルス幅が０、２、４、６および８基準クロック周期の出力パルス又はパターン「０」、「１」、「２」、「３」および「４」の何れかに変調して出力される。即ち、出力パルスのパルス幅は、基準クロック周期の偶数倍のみであるので、変調して得られる出力の値（又はパターン）もＮ＝８の場合には、（８／２＋１）＝５に制限され、片側変調方式の場合に比較して少ない値である。しかし、何れの出力パルス（パターン）も、そのエネルギーの中心は、ＰＷＭ期間の中央に固定されているので、例えば１６ビット等の高分解能のアプリケーションに使用可能である。

上述の如く、１ＰＷＭ期間中に多数の値（パターン）が得られるという特長（長所）を有する片側変調方式および出力パルスのエネルギーがＰＷＭ期間の中心に固定されるという両側変調方式の特長を兼備した変調方式の実現が好ましい。しかし、それぞれ出力パルスのエネルギーの中心がクロック周期の中心から外れるおよび出力パルスの値が制限されるという欠点（短所）を有するので実現不可能であった。

本発明は、従来技術の上述した課題に鑑みなされたものであり、片側変調方式の長所を維持し且つその短所を克服又は軽減可能にするパルス幅変調方法および装置を提供することを目的とする。

本発明のパルス幅変調方法は、データ入力に応じて、所定数Ｎ（Ｎは任意の複数）の基準クロックを含むパルス幅変調（ＰＷＭ）期間中に出力パルスの立ち上がりおよび立下がり時点の両側を変調して複数の異なるパルス幅のパターンを出力する方法であって、出力パルスは、そのパルスの中心がＰＷＭ期間の中心と一致する偶数パターンおよびＰＷＭ期間の中心と僅かにずれる奇数パターンよりなり且つパルス幅が基準クロックの周期の０〜Ｎ倍の（Ｎ＋１）種類とし、偶数パターンおよび奇数パターンを切り替えて時間的な平均化処理を行い出力パルスのエネルギーの中心がＰＷＭ期間の実質的に中央となるようにすることを特徴とする。本発明の好適実施例によると、平均化処理は、出力パルスのうち奇数パターンをそれぞれ２種類用意し、パルスのパルス幅判定結果に応じて交互に選択して出力する。また平均化処理は、出力パルスの奇数パターンをパルスのパルス幅判定結果に応じて交互に１基準クロック期間シフトさせて出力する。

また、本発明のパルス幅変調装置は、データ入力に応じて、所定数Ｎ（Ｎは任意の複数）の基準クロックを含むパルス幅変調（ＰＷＭ）期間中にパルス幅を両側変調して前記基準クロック周期の０〜Ｎ倍である（Ｎ＋１）種類のパターンの出力パルスを発生する装置であって、（Ｎ＋１）種類のパターンの出力パルスのうち、パルス中心がＰＷＭ期間の中心から相互に逆方向へ位置ずれしたパルスを含む２種類のパルスを発生するＰＷＭパターン発生器と、このＰＷＭパターン発生器の出力パルスを選択的に切り替える切替回路とを備えることを特徴とする。本発明の好適実施例によると、ＰＷＭパターン発生器は、相互にパルスの中心位置が異なる複数の奇数パターンを発生する第１および第２ＰＷＭパルス発生器と、パルスの中心位置が同じ複数の偶数パターンを発生するパルス発生器を含んでいる。切替回路は、奇数パターンを発生する毎に第１および第２ＰＷＭパルス発生器を切り替える制御回路により制御される。切替回路は、第１および第２ＰＷＭパルス発生器の対応する奇数パルス発生器の出力を選択出力する複数のマルチプレクサ（ＭＵＸ）と、これら複数のＭＵＸの出力および偶数パターンのパルス発生器の出力が入力される出力ＭＵＸとを備える。切替回路の制御回路は、データレコーダおよび複数のＭＵＸ用制御回路により構成される。各ＭＵＸ用制御回路は、Ｄ型フリップフロップ（Ｄ−ＦＦ）およびこのＤ−ＦＦのＱ出力端およびＤ入力端間に接続されたインバータにより構成される。ＭＵＸ用制御回路は、レジスタ、このレジスタの出力側に接続された比較器、この比較器およびレジスタの出力を加算して加算出力をレジスタに入力する加算器により構成される。

本発明のパルス幅変調方法および装置によると、次の如き実用上の顕著な効果が得られる。即ち、従来の片側変調方式の長所である出力パルスとして多くの値（パターン）が得られ、しかも時間的に平均化すると、出力パルスのエネルギーの中心は、ＰＷＭ期間の中心となるので、高分解能のパルス幅変調に好適である。また、そのための手段は、２種類の出力パルス発生器を時間的に切り替える又はＰＷＭ期間中におけるパルスの発生時間をシフトするのみであるので、簡単且つ安価に実現可能である。

以下、本発明によるパルス幅変調方法および装置の好適実施例の構成および動作を、添付図面を参照して詳細に説明する。

図１は、本発明によるパルス幅変調方法および装置の説明図である。図１（Ａ）は第１のパルス幅変調出力（以下、第１ＰＷＭパルスという）を示し、図１（Ｂ）は第２パルス幅変調出力（以下、第２ＰＷＭパルスという）を示す。

図１（Ａ）および（Ｂ）において、横軸は時間又は基準クロックの１パルス幅変調（ＰＷＭ）期間を表す。この特定例では、第１〜第８基準クロックの８個の基準クロックにより１パルス変調期間（ＰＷＭ期間）を形成する。先ず、図１（Ａ）を参照して上述した第１ＰＷＭパルスについて説明する。この１ＰＷＭ期間中において、出力パルスがパターン「０」の場合には、何れの基準クロック期間中も「Ｌ」であり、パルスは現れない。パターン「１」の場合には、第５基準クロック期間中に、１基準クロック幅のパルスが出力される。パターン「２」の場合には、第４および第５基準クロック期間中に、２基準クロック幅のパルスが出力される。パターン「３」の場合には、第４〜第６基準クロック期間中に３基準クロック幅のパルスが出力される。パターン「４」の場合には、第３〜第６基準クロック期間中に４基準クロック幅のパルスが出力される。パターン「５」の場合には、第３〜第７基準クロック期間中に５基準クロック幅のパルスが出力される。パターン「６」の場合には、第２〜第７基準クロック期間中に６基準クロック幅のパルスが出力される。パターン「７」の場合には、第２〜第８基準クロック期間中に７基準クロック幅のパルスが出力される。最後に、パターン「８」の場合には、第１〜第８基準クロック期間中に８基準クロック幅のパルスが出力される。

次に、図１（Ｂ）を参照して、上述した第２ＰＷＭパルスについて説明する。パターン「０」の場合には、１ＰＷＭ期間中「Ｌ」であり、パルスは出力されない。パターン「１」の場合には、第４基準クロック期間に１基準クロック幅のパルスが出力される。パターン「２」の場合には、第４および第５基準クロック期間中に２基準クロック幅のパルスが出力される。パターン「３」の場合には、第３〜第５基準クロック期間中に３基準クロック幅のパルスが出力される。パターン「４」の場合には、第３〜第６基準クロック期間中に４基準クロック幅のパルスが出力される。パターン「５」の場合には、第２〜第６基準クロック期間中に５基準クロック幅のパルスが出力される。パターン「６」の場合には、第２〜第７基準クロック期間中に６基準クロック幅のパルスが出力される。パターン「７」の場合には、第１〜第７基準クロック期間中に７基準クロック幅のパルスが出力される。最後に、パターン「８」の場合には、第１〜第８基準クロック期間（即ち、１ＰＷＭ期間）中に８基準クロック幅のパルスが出力される。

上述の如く、第１ＰＷＭパルスおよび第２ＰＷＭパルスは、パターン「０」〜パターン「８」の場合に、それぞれパルス幅が基準クロック周期の０〜８倍である９種類（パターン）のパルスが出力される点で、上述した片側変調方式と同様であり、またこの点で第１ＰＷＭパルスおよび第２ＰＷＭパルス間に差はない。また、コード「０」、「２」、「４」、「６」および「８」の偶数パルス出力（以下、偶数パターンという）は、第１ＰＷＭパルスおよび第２ＰＷＭパルス共に同じ（又は共通）である。そして、これら偶数パターンのパルス中心は、ＰＷＭ期間の中心と一致している。換言すると、これら偶数パターンのパルスは、ＰＷＭ期間に対して左右対称であり、パルス中心が時間４と５の中間位置である。

一方、パルス幅が基準クロック期間の奇数（１、３、５又は７）倍であるパターン「１」、「３」、「５」又は「７」の奇数パルス出力（以下、奇数パターンという）は相互に異なる。即ち、第１ＰＷＭパルスの奇数パターンは、第２ＰＷＭパルスの対応する奇数パターンよりも1基準クロック分のみ遅れた位置でパルスが発生している。換言すると、第１ＰＷＭパルスの奇数パターンは、第２ＰＷＭパルスの奇数パターンに対して、1ＰＷＭ期間内で1基準クロック分のみ右へシフトしている。従って、図1（Ａ）に示す第1ＰＷＭと図1（Ｂ）に示す第２ＰＷＭパルスの奇数パターンのパルスの中心位置は、そのパルスエネルギーの中心が時間５又は４のいずれかの中心であり、ＰＷＭ期間の中心位置から外れることになる。

次に、上述した奇数パターンのパルス出力エネルギーの中心を、ＰＷＭ期間の実質的に中心位置にする時間的な平均化処理を行う本発明のパルス幅変調方法および装置の基本原理を、図２のブロック図を参照して説明する。

本発明によるパルス幅変調装置１０は、第１ＰＷＭパルス発生器２１および第２ＰＷＭパルス発生器２２を含むＰＷＭパターン発生回路２０、これら第１ＰＷＭパルス発生器２１および第２ＰＷＭパルス発生器２２を切替出力する切替回路（又はＳＷ回路）３０およびこの切替回路３０を制御する制御回路（又はＳＷ制御回路）４０を備える。そして、このパルス幅変調装置１０のパルス出力を、例えばブリッジ回路５０に供給してスピーカ等の負荷６０を駆動する。

図２のパルス幅変調装置１０において、第１ＰＷＭパルス発生器２１は、上述した図１（Ａ）に示す如く、奇数パターンのパルス中心がＰＷＭ期間の中心より右にシフトして発生されるパルスを発生するパルス発生器である。他方、第２ＰＷＭパルス発生器２２は、上述した図１（Ｂ）に示す如く、奇数パターンのパルス中心がＰＷＭ期間の中心より左にシフトしているパルスを発生するパルス発生器である。このように２種類のパルス発生器（即ち、第１ＰＷＭパルス発生器２１および第２ＰＷＭパルス発生器２２）を含むＰＷＭパターン発生器２０を備え、それらのＰＷＭパルス発生器２１、２２を制御回路４０の切替制御下で切替回路３０により適宜切り替えて出力することにより時間的に平均化処理することが本発明の最大の特徴である。

ここで、制御回路４０は、切替回路３０の切替動作を制御するための回路である。この制御回路４０は、一定時間におけるパルスのエネルギーの平均値が、ＰＷＭ期間の略中央になり、周波数帯域内への影響が最小になるように切替回路３０を制御する平均化処理を行う。後述する如く、例えば、第１ＰＷＭパルス発生回路２１および第２ＰＷＭパルス発生回路２２の前段に設けられるパルス幅判定回路（図示せず）の判定結果に応じて切替信号を出力する。

奇数パターンのパルス出力、例えばパルス幅が１であるパターン「１」を出力する毎に第１ＰＷＭパルス発生器２１と第２ＰＷＭパルス発生器２２とを切り替えるように制御回路４０をロジック回路で構成してもよい。そのための制御回路４０およびそれにより制御され切替動作する切替回路３０の構成は、当業者に周知であり、種々の設計が可能である。

次に、図３は、本発明によるパルス幅変調方法および装置の具体例を示すブロック図である。図３に示すパルス幅変調装置１０は、図２に示す如く、ＰＷＭパターン発生器２０、このＰＷＭパターン発生器２０の出力パルスを切り替える切替回路３０およびこの切替回路３０の切替動作を制御するＳＷ制御回路４０により構成される。ＰＷＭパターン発生器２０およびＳＷ制御回路４０には、入力データの周期と同一のクロック信号（ＣＬＫ）が入力される。また、切替回路３０のＭＵＸ３２およびＳＷ制御回路４０には、上位装置（図示せず）からデジタルデータ（０〜８値）が入力される。尚、ＰＷＭパターン発生器２０に入力されるＣＬＫ８は、ＣＬＫの８倍の周波数のクロック信号である。

図３に示すパルス幅変調装置１０において、ＰＷＭパターン発生器２０は、それぞれ第１ＰＷＭパルスの奇数パターン「１」、「３」、「５」および「７」を発生するパルス発生器２１ａ、２１ｂ、２１ｃおよび２１ｄ、同様にそれぞれ第２ＰＷＭパルスの奇数パターン「１」〜「７」を発生するパルス発生器２２ａ〜２２ｄおよびこれら第１ＰＷＭパルスおよび第２ＰＷＭパルスに共通の偶数パターン「０」、「２」、「４」、「６」および「８」を発生するパルス発生器（偶数パターン）２３ａ、２３ｂ、２３ｃ、２３ｄおよび２３ｅにより構成される。

次に、切替回路３０は、マルチプレクサ（以下、ＭＵＸという）３１ａ〜３１ｄおよび出力ＭＵＸ３２により構成される。出力ＭＵＸ３２は、ＭＵＸ３１ａ〜３１ｄの出力およびＰＷＭパターン発生器２０のパルス発生器２３ａ〜２３ｅの出力を入力とし、最終的なＰＷＭ出力パルスを出力端子から出力する。これらＭＵＸ３１ａ〜３１ｄおよび出力ＭＵＸ３２は、ＳＷ制御回路４０からの制御信号により切替動作する。

ＭＵＸ３１ａは、それぞれ奇数パターン「１」を発生する第１ＰＷＭパルス発生器２１ａおよび第２ＰＷＭパルス発生器２２ａの出力パルスを選択して出力ＭＵＸ３２に出力する。ＭＵＸ３１ｂは、それぞれ奇数パターン「３」を発生する第１ＰＷＭパルス発生器２１ｂおよび第２ＰＷＭパルス発生器２２ｂの出力パルスを選択して出力ＭＵＸ３２に出力する。ＭＵＸ３１ｃは、それぞれ奇数パターン「５」を発生する第１ＰＷＭパルス発生器２１ｃおよび第２ＰＷＭパルス発生器２２ｃの出力パルスを選択して出力ＭＵＸ３２に出力する。また、ＭＵＸ３１ｄは、それぞれ奇数パターン「７」を発生する第１ＰＷＭパルス発生器２１ｄおよび第２ＰＷＭパルス発生器２２ｄの出力パルスを選択して出力ＭＵＸ３２に出力する。

次に、図３に示す本発明によるパルス幅変調装置１０の動作を説明する。０〜８値をとるデータ入力が「０」の場合には、ＰＷＭパターン発生器２０のパルス発生器２３ａからの出力パルスが、直接出力ＭＵＸ３２を介してＰＷＭ出力端子から出力される。同様に、データ入力が「２」、「４」、「６」および「８」の偶数パターンの場合にも、それぞれＰＷＭパターン発生器２０のパルス発生器２３ｂ、２３ｃ、２３ｄおよび２３ｅからの出力パルスが、出力ＭＵＸ３２を介してＰＷＭ出力として出力される。

一方、入力データが奇数パターンである「１」の場合には、第１ＰＷＭパルス発生器２１ａおよび第２ＰＷＭパルス発生器２２ａの出力パルスが、ＭＵＸ３１ａに入力され、ＳＷ制御回路４０からの制御信号に基づいて、第１ＰＷＭパルス発生器２１ａ又は第２ＰＷＭパルス発生器２２ａの何れか一方の出力パルスが出力ＭＵＸ３２を介してＰＷＭ出力パルスとして出力される。同様に、奇数パターン「３」、「５」および「７」の場合にも、それぞれ第１ＰＷＭパルス発生器２１ｂ、２１ｃ、２１ｄおよび第２ＰＷＭパルス発生器２２ｂ、２２ｃ、２２ｄの出力パルスが、それぞれＭＵＸ３１ｂ、３１ｃおよび３１ｄに入力され、ＳＷ制御回路４０から出力されるそれぞれ独立した制御信号に基づいて何れか一方が選択され、出力ＭＵＸ３２を介してＰＷＭ出力パルスとして出力される。

次に、図４は、上述した各ＭＵＸ３１ａ〜３１ｄを切替制御する制御信号を出力するＳＷ制御回路４０のブロック図である。このＳＷ制御回路４０は、データデコーダ４１および各ＭＵＸ３１ａ〜３１ｄ用の制御回路４２ａ〜４２ｄにより構成される。データデコーダ４１にはデータ入力（０〜８値）が入力され、各ＭＵＸ制御回路４２ａ〜４２ｄにはＣＬＫが入力される。また、各ＭＵＸ制御回路４２ａ〜４２ｄには、データデコーダ４１からのイネーブル信号ＥＮａ〜ＥＮｄが入力され、それぞれＭＵＸ３１ａ〜３１ｄに切替信号ＳＷａ〜ＳＷｄを出力する。

図４中に示すＭＵＸ用制御回路４２ａ〜４２ｄの具体例を、図５（Ａ）および図５（Ｂ）に示す。図５（Ａ）に示すＭＵＸ制御回路４２Ａは、Ｄ型フリップフロップ（以下、Ｄ−ＦＦという）４３およびそのＱ出力端子およびＤ端子間に接続されたインバータ（位相反転器）４４により構成される。このＤ−ＦＦ４３のイネーブル（ＥＮ）端子およびＣＬＫ端子には、それぞれイネーブル信号ＥＮｎおよびＣＬＫ信号が入力されている。従って、Ｄ−ＦＦ４３にイネーブル信号ＥＮnが入力されてイネーブルされているとき、上述したデータ入力として奇数パターン「１」、「３」、「５」又は「７」を出力する毎に反転する切替信号ＳＷnを出力して、上述した第１ＰＷＭパルス発生器２１ａ〜２１ｄ又は第２ＰＷＭパルス発生器２２ａ〜２２ｄを交互に出力するように制御する。

他方、図５（Ｂ）のＭＵＸ制御回路４２Ｂは、レジスタ（ＲＥＧ）４５、比較器（ＣＯＭＰ）４６および加算器４７により構成される。ＲＥＧ４５には加算器４７の加算出力が入力されると共に、ＣＬＫ端子およびイネーブル（ＥＮ）端子にそれぞれＣＫＬおよびＥＮｎが入力される。ＲＥＧ４５の出力信号は、ＣＯＭＰ４６に入力されると共に加算器４７の一方の入力端子に入力される。ＣＯＭＰ４６は、切替信号ＳＷnを出力すると共にこの信号ＳＷnを加算器４７の他方の入力端子に入力する。このＣＯＭＰ４６は、その内部に予め記憶されたデータ（基準値）をＲＥＧ４５の出力信号と比較する。このＭＵＸ制御回路４２Ｂは、周知の１次ΔΣ変調動作を行う。

以上、本発明によるパルス幅変調方法および装置の基本原理および好適実施例の構成および動作を詳述した。しかし、斯かる実施例は、本発明の単なる例示に過ぎず、何ら本発明を限定するものではないことに留意されたい。本発明の要旨又は精神を逸脱することなく、特定用途に応じて種々の変形変更が可能であること、当業者には容易に理解できよう。例えば、上述した具体例では、パルス幅変調周期又は１ＰＷＭ期間を、８基準クロック期間の場合について説明したが、何らこの特定例に限定されず、例えば１６基準クロック期間又はその他の期間であってもよい。更にまた、図１（Ｂ）に示す如き1種類のＰＷＭパルス発生器を用意し、奇数パターンを選択的に１基準クロック相当時間のみ遅延させて、図１（Ａ）に示すＰＷＭパルスを発生させるようにして、結果的に図１（Ａ）に示す第１ＰＷＭパルスおよび図１（Ｂ）に示す第２ＰＷＭパルスを発生させて、時間的に平均化することも可能である。

尚、上述した好適実施例では、基準クロックの所定数Ｎを偶数と仮定して説明した。しかし、この所定数Ｎは、偶数が一般的ではあるが、必ずしも偶数に限定されるものではなく、必要に応じて奇数であってもよい。その場合には、奇数パターンは基準クロックの中心位置と一致するので、偶数パターンを切替回路で切り替えること、勿論である。

本発明のパルス幅変調に使用される２種類のＰＷＭパルス発生器が発生する複数種類の出力パルスのパターンを（Ａ）および（Ｂ）に示す。 本発明によるパルス幅変調装置の基本構成を示す機能ブロック図である。 本発明によるパルス幅変調装置の好適実施例の構成を示すブロック図である。 図３中のＳＷ制御回路の詳細構成を示すブロック図である。 図４中のＭＵＸ制御回路の２種類の具体例を（Ａ）および（Ｂ）に示す。 一般的な片側パルス幅変調方式における出力パルスの説明図である。 一般的な両側パルス幅変調方式における出力パルスの説明図である。

符号の説明

１０ パルス幅変調装置
２０ ＰＷＭパターン発生器
２１ａ〜２１ｄ 第１ＰＷＭパルス（奇数パターン）発生器
２２ａ〜２２ｄ 第２ＰＷＭパルス（奇数パターン）発生器
２３ａ〜２３ｅ パルス発生器（偶数パターン）
３０ 切替回路
３１ａ〜３１ｄ マルチプレクサ（ＭＵＸ）
３２ 出力ＭＵＸ
４０ 制御回路（ＳＷ制御回路）
４１ データデコーダ
４２ａ〜４２ｄ ＭＵＸ用制御回路
４３ Ｄ−ＦＦ
４４ インバータ
４５ レジスタ
４６ 比較器
４７ 加算器

Claims (10)

1. データ入力に応じて、所定数Ｎ（Ｎは任意の複数）の基準クロックを含むパルス幅変調（ＰＷＭ）期間中に出力パルスの立ち上がりおよび立下がり時点の両側を変調して複数の異なるパルス幅のパターンを出力するパルス幅変調方法において、
   前記出力パルスは、該パルスの中心が前記ＰＷＭ期間の中心と一致する偶数パターンおよび前記ＰＷＭ期間の中心と僅かにずれる奇数パターンよりなり且つパルス幅が前記基準クロックの周期の０〜Ｎ倍の（Ｎ＋１）種類とし、前記偶数パターンおよび前記奇数パターンを切り替えて時間的な平均化処理を行い前記出力パルスのエネルギーの中心が前記ＰＷＭ期間の実質的に中央となるようにすることを特徴とするパルス幅変調方法。
2. 前記平均化処理は、出力パルスのうち前記奇数パターンをそれぞれ２種類用意し、前記パルスのパルス幅判定結果に応じて交互に選択して出力することを特徴とする請求項１に記載のパルス幅変調方法。
3. 前記平均化処理は、前記出力パルスの前記奇数パターンを前記パルスのパルス幅判定結果に応じて交互に前記１基準クロック期間シフトさせて出力することを特徴とする請求項１に記載のパルス幅変調方法。
4. データ入力に応じて、所定数Ｎ（Ｎは任意の複数）の基準クロックを含むパルス幅変調（ＰＷＭ）期間中にパルス幅を両側変調して前記基準クロック周期の０〜Ｎ倍である（Ｎ＋１）種類のパターンの出力パルスを発生するパルス幅変調装置において、
   前記（Ｎ＋１）種類のパターンの出力パルスのうち、パルス中心が前記ＰＷＭ期間の中心から相互に逆方向へ位置ずれしたパルスを含む２種類のパルスを発生するＰＷＭパターン発生器と、該ＰＷＭパターン発生器の出力パルスを選択的に切り替える切替回路とを備えることを特徴とするパルス幅変調装置。
5. 前記ＰＷＭパターン発生器は、相互にパルスの中心位置が異なる複数の奇数パターンを発生する第１および第２ＰＷＭパルス発生器と、パルスの中心位置が同じ複数の偶数パターンを発生するパルス発生器を含むことを特徴とする請求項４に記載のパルス幅変調装置。
6. 前記切替回路は、前記奇数パターンを発生する毎に前記第１および第２ＰＷＭパルス発生器を切り替える制御回路により制御されることを特徴とする請求項５に記載のパルス幅変調装置。
7. 前記切替回路は、前記第１および第２ＰＷＭパルス発生器の対応する奇数パルス発生器の出力を選択出力する複数のマルチプレクサ（ＭＵＸ）と、該複数のＭＵＸの出力および前記偶数パターンのパルス発生器の出力が入力される出力ＭＵＸとを備えることを特徴とする請求項５又は６に記載のパルス幅変調装置。
8. 前記切替回路の制御回路は、データレコーダおよび前記複数のＭＵＸ用制御回路により構成されることを特徴とする請求項６又は７に記載のパルス幅変調回路。
9. 前記各ＭＵＸ用制御回路は、Ｄ型フリップフロップ（Ｄ−ＦＦ）および該Ｄ−ＦＦのＱ出力端およびＤ入力端間に接続されたインバータにより構成されることを特徴とする請求項６、７又は８に記載のパルス幅変調装置。
10. 前記ＭＵＸ用制御回路は、レジスタ、該レジスタの出力側に接続された比較器、該比較器および前記レジスタの出力を加算して加算出力を前記レジスタに入力する加算器により構成されることを特徴とする請求項６、７又は８に記載のパルス幅変調装置。

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