JP3743387B2 - アクティブマトリクス型表示装置およびアクティブマトリクス型有機エレクトロルミネッセンス表示装置、並びにそれらの駆動方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、画素ごとに能動素子を有して当該能動素子によって画素単位で表示制御が行われるアクティブマトリクス型表示装置およびその駆動方法に関し、特に流れる電流に応じて輝度が変化する電気光学素子を画素の表示素子として用いるアクティブマトリクス型表示装置、電気光学素子として有機材料のエレクトロルミネッセンス(以下、有機ＥＬ(electroluminescence)と記す)素子を用いるアクティブマトリクス型有機ＥＬ表示装置およびそれらの駆動方法に関する。
【０００２】
【従来の技術】
表示装置、例えば画素の表示素子として液晶セルを用いた液晶ディスプレイなどにおいては、多数の画素をマトリクス状に配列し、表示すべき画像情報に応じて画素ごとに光強度を制御することによって画像の表示駆動が行われるようになっている。この表示駆動は、画素の表示素子として電流制御型の電気光学素子、例えば有機ＥＬ素子を用いた有機ＥＬディスプレイなどでも同様である。
【０００３】
有機ＥＬ素子は、発光層を含む有機材料からなる有機層を２つの電極で挟み込む構造を持ち、素子に電圧を印加することにより、陰極から電子が、陽極から正孔が有機層に注入され、電子・正孔が再結合して発光が生じるものである。この有機ＥＬ素子は、１０Ｖ以下の駆動電圧で数１００〜数１００００ｃｄ／ｍ²の輝度が得られ、また自発光素子であり、画像のコントラストが高く、応答速度が速いなどの特長を有する。したがって、この有機ＥＬ素子を画素の表示素子として用いた有機ＥＬディスプレイは、次世代のフラットパネルディスプレイとして有望視されている。
【０００４】
有機ＥＬディスプレイの駆動方式としては、単純（パッシブ）マトリクス方式とアクティブマトリクス方式とが挙げられる。単純マトリクス方式は各画素の発光素子が選択された瞬間にのみ発光する方式であり、構造が単純である反面、大型かつ高精細のディスプレイの実現が難しいなどの問題がある。これに対して、アクティブマトリクス方式は、各画素における有機ＥＬ素子の発光を１フレーム期間に亘って保持できる方式であり、ディスプレイの大型化・高精細化・高輝度化に適した駆動方式と言える。
【０００５】
アクティブマトリクス型有機ＥＬディスプレイにおいて、各画素の輝度制御を行うための画素回路では、能動素子としてポリシリコン薄膜トランジスタ(Thin Film Transistor;ＴＦＴ)を用いるのが一般的である。ここで、薄膜トランジスタの特性ばらつきを抑えること、また回路的に薄膜トランジスタの特性ばらつきを補償することは、画素回路に薄膜トランジスタを用いたアクティブマトリクス型有機ＥＬディスプレイにおける大きな課題である。これは、以下に述べる理由による。
【０００６】
画素の表示素子として液晶セルを用いた液晶ディスプレイでは、各画素の輝度データを電圧値によって制御する。これに対して、有機ＥＬディスプレイでは、各画素の輝度データを電流値によって制御する。ここで、電圧書き込み型画素回路を用いた最も簡単なアクティブマトリクス型有機ＥＬディスプレイの構成の概略を図１３に、電圧書き込み型画素回路の回路構成を図１４にそれぞれ示す。
【０００７】
図１３に示すように、アクティブマトリクス型有機ＥＬディスプレイは、画素回路１０１をマトリクス状に多数並べ、走査線１０２−１〜１０２−ｎを走査線駆動回路１０３によって順次選択しながら、電圧駆動型のデータ線駆動回路１０４からデータ線１０５−１〜１０５−ｍを通して輝度データを電圧で供給することによって輝度データの書き込みを繰り返す構成となっている。ここでは、ｍ列ｎ行の画素配列を示している。この場合、当然のことながら、データ線がｍ本、走査線がｎ本となる。
【０００８】
電圧書き込み型画素回路１０１は、図１４から明らかなように、カソード（陰極）が第１の電源（例えば、負電源）に接続された有機ＥＬ素子１１１と、ドレインが有機ＥＬ素子１１１のアノード（陽極）に接続され、ソースが第２の電源（例えば、グランド）に接続されたＰチャネルＴＦＴ１１２と、ＴＦＴ１１２のゲートと第２の電源との間に接続されたキャパシタ１１３と、ドレインがＴＦＴ１１２のゲートに、ソースがデータ線１０５（１０５−１〜１０５−ｍ）に、ゲートが走査線１０２（１０２−１〜１０２−ｎ）にそれぞれ接続されたＮチャネルＴＦＴ１１４とを有する構成となっている。
【０００９】
上記構成の画素回路１０１において、ＴＦＴ１１４は輝度データを書き込む画素の選択を行うとともに、キャパシタ１１３に対する輝度データの電圧保持の制御を行う。キャパシタ１１３は、ＴＦＴ１１４を通して与えられる輝度データ電圧を保持する。ＴＦＴ１１２は、キャパシタ１１３に保持された輝度データ電圧に応じて有機ＥＬ素子１１１を駆動する。
【００１０】
ここで、有機ＥＬ素子１１１の発光輝度をＬｅｌ、有機ＥＬ素子１１１に流れる電流をＩｅｌ、ＴＦＴ１１２の閾値電圧をＶｔｈ、比例定数をｋ、キャパシタ１１３に保持されるデータ電圧をＶｄａｔａとすると、ＴＦＴ１１２を飽和領域で用いる場合、次式が成り立つ。
Ｌｅｌ∝Ｉｅｌ＝ｋ（Ｖｄａｔａ−Ｖｔｈ）² ……（１）
なお、ｋ＝１／２・μ・Ｃｏｘ・Ｗ／Ｌである。ここで、μはＴＦＴ１１２の移動度、Ｃｏｘは単位面積当たりのゲート容量、Ｗはゲート幅、Ｌはゲート長である。
【００１１】
上記式（１）から明らかなように、有機ＥＬ素子１１１に供給される電流値、即ち有機ＥＬ素子１１１の発光輝度は、ＴＦＴ１１２の移動度μ（∝ｋ）および閾値電圧Ｖｔｈのばらつきの影響を受ける。実際、ＴＦＴの形成に使用されるアモルファスシリコン（非晶質シリコン）やポリシリコン（多結晶シリコン）は、単結晶シリコンに比べて結晶性が悪く、導電機構の制御性が悪いことが知られており、したがってＴＦＴのトランジスタ特性のばらつきが大きい。そのため、電圧書き込み型画素回路を用いて自然画表示が可能な階調数を有する高品位な有機ＥＬディスプレイを作製することは困難である。
【００１２】
この問題を解決する方法の一つとして、輝度データの書き込みを電流で行う電流書き込み型画素回路が本出願人によって提案されている（国際公開第０１／０６４８４号パンフレットを参照）。この電流書き込み型画素回路の構成の一例を図１５に示す。
【００１３】
電流書き込み型画素回路は、図１５から明らかなように、カソードが第１の電源（例えば、負電源）に接続された有機ＥＬ素子１２１と、ドレインが有機ＥＬ素子１２１のアノードに接続され、ソースが第２の電源（例えば、グランド）に接続されたＰチャネルＴＦＴ１２２と、このＴＦＴ１２２のゲートと第２の電源との間に接続されたキャパシタ１２３と、ドレインがデータ線１２８に、ゲートが第１の走査線１２７Ａにそれぞれ接続されたＮチャネルＴＦＴ１２４と、ドレインおよびゲートがＴＦＴ１２４のソースに接続され、ソースが第２の電源に接続されたＰチャネルＴＦＴ１２５と、ドレインがＴＦＴ１２５のドレインおよびゲートに、ソースがＴＦＴ１２２のゲートに、ゲートが第２の走査線１２７Ｂにそれぞれ接続されたＮチャネルＴＦＴ１２６とを有する構成となっている。
【００１４】
上記構成の電流書き込み型画素回路において、ＴＦＴ１２４，１２６はアナログスイッチとして機能する。ＴＦＴ１２５は、書き込む輝度データ電流を電圧に変換する。キャパシタ１２３は、ＴＦＴ１２５で電圧に変換された輝度データ電圧を保持する。ＴＦＴ１２２は、キャパシタ１２３に保持された輝度データ電圧を電流に変換し、この変換した電流を有機ＥＬ素子１２１に流す。ここで、ＴＦＴ１２５とＴＦＴ１２２とはカレントミラー回路を形成している。
【００１５】
この電流書き込み型画素回路をマトリクス状に配置することで、図１６に示すアクティブマトリクス型有機ＥＬディスプレイが構成される。図１６において、マトリクス状にｍ列ｎ行分配置された電流書き込み型の画素回路１３１の各々に対して、各行ごとに第１の走査線１２７Ａ−１〜１２７Ａ−ｎと第２の走査線１２７Ｂ−１〜１２７Ｂ−ｎが配線されている。そして、第１の走査線１２７Ａ−１〜１２７Ａ−ｎに対して図１５のＴＦＴ１２４のゲートが、第２の走査線１２７Ｂ−１〜１２７Ｂ−ｎに対して図１５のＴＦＴ１２６のゲートがそれぞれ画素ごとに接続される。
【００１６】
この画素部の左側には第１の走査線１２７Ａ−１〜１２７Ａ−ｎを駆動する第１の走査線駆動回路１３２Ａが、画素部の右側には第２の走査線１２７Ｂ−１〜１２７Ｂ−ｎを駆動する第２の走査線駆動回路１３２Ｂがそれぞれ設けられている。また、画素回路１３１の各々に対し、各列ごとにデータ線１３３−１〜１３３−ｍが配線されている。これらデータ線１３３−１〜１３３−ｍの各一端は、電流駆動型データ線駆動回路１３４の各列の出力端に接続されている。そして、このデータ線駆動回路１３４によってデータ線１３３−１〜１３３−ｍを通して各画素に対して輝度データ電流の書き込みが行われる。
【００１７】
上記構成のアクティブマトリクス型有機ＥＬディスプレイにおいて、ｉ列目のデータ線１２８−ｉに接続される複数の画素回路１３１−ｋ−１〜１３１−ｋ＋２の回路構成を図１７に、またその駆動のタイミング関係を図１８にそれぞれ示す。
【００１８】
選択された画素回路に対して、データ線１２８−ｉを通して輝度データ電流を書き込むとき、第１の走査線（図中、ＷＳ(Write Scan)で示す）、第２の走査線（図中、ＥＳ(Erase Scan)で示す）を選択し、ＴＦＴ１２４およびＴＦＴ１２６（図１５を参照）をオン状態とする。このとき、輝度データ電流をＴＦＴ１２５で電圧に変換し、この変換された電圧をキャパシタ１２３で保持する。そして、このキャパシタ１２３で保持された輝度データ電圧をＴＦＴ１２２で輝度データ電流に変換して有機ＥＬ素子１２１に流すことにより、当該有機ＥＬ素子１２１を駆動する。
【００１９】
ここで、ＴＦＴ１２５のゲート幅をＷ１、ゲート長をＬ１とし、ＴＦＴ１２２のゲート幅をＷ２、ゲート長をＬ２とすると、書き込みデータ電流Ｉｗ、各画素回路１３１−ｋ−１〜１３１−ｋ＋２の有機ＥＬ素子１２１の発光輝度Ｌｅｌ、有機ＥＬ素子１２１に流れる電流Ｉｅｌは、次式の関係を満たす。
Ｌｅｌ∝Ｉｅｌ＝（Ｗ２／Ｌ２）／（Ｗ１／Ｌ１）・Ｉｗ …（２）
【００２０】
上記式（２）から明らかなように、書き込まれたデータ電流Ｉｗと有機ＥＬ素子１２１に流れる電流Ｉｅｌとは比例関係にある。また、画素内の局所領域に配置されてカレントミラー回路を形成するＴＦＴ１２５，１２２のトランジスタ特性にばらつきがなければ、ディスプレイの発光輝度のばらつきが補償される。したがって、電流書き込み型画素回路を用いることで、表示階調数の多い、即ち自然画表示が可能な階調数を有する有機ＥＬディスプレイの実現が可能となる。
【００２１】
【発明が解決しようとする課題】
しかしながら、上述した電流書き込み型画素回路を用いたアクティブマトリクス型有機ＥＬディスプレイでは、小さな輝度データを画素回路に書き込むとき、即ち低電流を画素回路に書き込む必要があるときに、データ線のインピーダンスが大きくなるため、データ電流の書き込みに必要な書き込み時間が大きくなる。実際に、１画素のサイズが数１００μｍ□以下であるとき、１画素の有機ＥＬ素子に流れる電流がたかだか数１０μＡ以下であり、多階調、例えば２５６階調の表示を行うためには、数〜数１０ｎＡ以下の電流を制御する必要がある。
【００２２】
このデータ電流の書き込み時間を短くするには、カレントミラー回路のミラーレシオを（Ｗ２／Ｌ２）＜（Ｗ１／Ｌ１）とし、書き込みデータ電流を大きくすれば良い。ところが、書き込み電流を大きくすると、ＴＦＴ１２４，１２５に大きな電流を流す必要が生じ、ＴＦＴ１２４，１２５のサイズを大きくせざるを得ないため、画素回路のサイズが大きくなる。すなわち、電流書き込み型画素回路を用いた有機ＥＬディスプレイでは、データ書き込み時間を短くすることと、画素回路のサイズを小さくすることとはトレードオフの関係にある。
【００２３】
一方、走査線数をＮｓｃａｎ、フレーム周波数をｆとすると、データ書き込み時間Ｔｗｒｉｔｅは、次式で表される。
Ｔｗｒｉｔｅ＝１／（ｆ・Ｎｓｃａｎ） ……（３）
上記式（３）から明らかなように、有機ＥＬディスプレイの大型化・高精細化を図るためには、データ書き込み時間Ｔｗｒｉｔｅを短くすると同時に、画素回路のサイズを小さくする必要が生じる。すなわち、トレードオフの関係にある両者、即ちデータ書き込み時間を短くすることと、画素回路のサイズを小さくすることを同時に満足する必要がある。
【００２４】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、電流書き込み型画素回路を用いた場合において、画素回路内のトランジスタサイズの大型化を抑制しつつ、データ書き込み時間を短縮することにより、ディスプレイの大型化・高精細化を可能としたアクティブマトリクス型表示装置およびアクティブマトリクス型有機ＥＬ表示装置、並びにそれらの駆動方法を提供することにある。
【００２５】
【課題を解決するための手段】
上記目的を達成するために、本発明では、電気光学素子を有し、当該電気光学素子への輝度情報の書き込みを電流によって行うカレントミラー回路を用いた電流書き込み型画素回路がマトリクス状に配置されてなる画素部と、画素回路に対する輝度情報の書き込みを、データ線を介して供給するデータ線電流によって行うデータ線駆動手段と、データ線駆動手段から供給されるデータ線電流を空間的に、画素回路の各々に対する輝度情報を書き込むデータ電流と、残りをバイパス電流として駆動する電流制御手段（以下、実施例では「データ電流制御回路」と記す）とを備える。
【００２６】
本発明の特徴部分である電流制御手段では、データ線電流のうち、バイパス電流の供給を受け持つ。これによって、画素回路内に設けられたＴＦＴに流れるデータ電流の書き込み時間を大幅に短縮可能とする。また、書き込み時間を同じとすれば、画素回路内に設けられたＴＦＴのトランジスタサイズを小型化することができる。ここで、本発明で用いられる電気光学素子としては、例えば、第１、第２の電極およびこれら電極間に発光層を含む有機層を有する有機ＥＬ素子が用いられる。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００２８】
［第１実施形態］
図１は、本発明の第１実施形態に係るアクティブマトリクス型表示装置を示す概略構成図である。ここでは、流れる電流によって輝度が変化する電流制御型電気光学素子として有機ＥＬ素子を、能動素子としてポリシリコン薄膜トランジスタをそれぞれ用い、ポリシリコン薄膜トランジスタを形成した基板上に有機ＥＬ素子を形成してなるアクティブマトリクス型有機ＥＬ表示装置に適用した場合を例に採って説明するものとする。後述する各実施形態においても同様とする。
【００２９】
図１において、電流書き込み型画素回路１１がマトリクス状にｍ列ｎ行分配置されている。これら画素回路１１の各々に対し、各行ごとに第１の走査線１２Ａ−１〜１２Ａ−ｎと第２の走査線１２Ｂ−１〜１２Ｂ−ｎが配線されている。この画素部の左側には第１の走査線１２Ａ−１〜１２Ａ−ｎを駆動する第１の走査線駆動回路１３Ａが、画素部の右側には第２の走査線１２Ｂ−１〜１２Ｂ−ｎを駆動する第２の走査線駆動回路１３Ｂがそれぞれ設けられている。
【００３０】
画素回路１１の各々に対して、各列ごとにデータ線１４−１〜１４−ｍが配線されている。これらデータ線１４−１〜１４−ｍの各一端は、電流駆動型のデータ線駆動回路１５の各列の出力端に接続されている。このデータ線駆動回路１５は、データ線１４−１〜１４−ｍを通して画素回路１１の各々に対して輝度データ電流の書き込みを行う。また、画素部の例えば上端部には、本発明における電流制御手段に相当するデータ電流制御回路１６が各列ごとに例えば１個ずつ設けられている。これらデータ電流制御回路１６に対しては、電流制御走査線１７が共通に配線されている。この電流制御走査線１７は、第１の走査線駆動回路１３Ａによって駆動される。
【００３１】
上記構成のアクティブマトリクス型有機ＥＬ表示装置において、ｉ列目のデータ線１４−ｉに接続される複数の画素回路１１−ｋ−１〜１１−ｋ＋２の回路構成を図２に示す。ここで、画素回路１１−ｋを例に採ってその具体的な回路構成について説明する。なお、他の画素回路についても全く同じ回路構成であることは勿論である。また、この回路構成は図１５に示した４トランジスタ（ＴＦＴ）の画素回路と基本的に同じ構成となっている。但し、アナログスイッチとして、図１５の回路ではＮチャネルＴＦＴ１２６を用いるのに対して、本例に係る回路ではＰチャネルＴＦＴ２６を用いている点で相違している。
【００３２】
画素回路１１−ｋは、カソードが第１の電源（例えば、負電源）に接続された有機ＥＬ素子２１と、ドレインが有機ＥＬ素子２１のアノードに接続され、ソースが第２の電源（例えば、グランド）に接続されたＰチャネルＴＦＴ２２と、このＴＦＴ２２のゲートと第２の電源との間に接続されたキャパシタ２３と、ドレインがデータ線１４−ｉに、ゲートが第１の走査線１２Ａ−ｋにそれぞれ接続されたＮチャネルＴＦＴ２４と、ドレインおよびゲートがＴＦＴ２４のソースに接続され、ソースが第２の電源に接続されたＰチャネルＴＦＴ２５と、ドレインがＴＦＴ２５のドレインおよびゲートに、ソースがＴＦＴ２２のゲートに、ゲートが第２の走査線１２Ｂ−ｋにそれぞれ接続されたＰチャネルＴＦＴ２６とを有する構成となっている。
【００３３】
上記構成の電流書き込み型画素回路１１−ｋにおいて、ＴＦＴ２４，２６はアナログスイッチとして機能する。ＴＦＴ２５は、書き込む輝度データ電流を電圧に変換する。キャパシタ２３は、ＴＦＴ２５で電圧に変換された輝度データ電圧を保持する。ＴＦＴ２２は、キャパシタ２３に保持された輝度データ電圧を電流に変換することによって有機ＥＬ素子２１を駆動する。ＴＦＴ２５とＴＦＴ２２とは、ほぼ同一の特性を有してカレントミラー回路を形成している。
【００３４】
ここで、ＴＦＴ２４のゲート幅をＷ11、ゲート長をＬ11、ＴＦＴ２５のゲート幅をＷ12、ゲート長をＬ12とする。また、ＴＦＴ２４，２５に流れる電流をＩｗ１とする。通常、ゲート長は、デバイスの作成プロセスによって制限されることから、以下の説明では、ゲート長Ｌは変化しないものとする。
【００３５】
データ電流制御回路１６は、図２（Ａ）から明らかなように、ドレインがデータ線１４−ｉに、ゲートが電流制御走査線１７にそれぞれ接続されたＮチャネルＴＦＴ２７と、ドレインおよびゲートがＴＦＴ２４のソースに接続され、ソースが接地されたＰチャネルＴＦＴ２８とを有する構成となっている。このデータ電流制御回路１６において、ＴＦＴ２７，２８のサイズの比は、画素回路１１−ｋ内のＴＦＴ２４，２５のサイズの比と同じであるとする。ここで、ＴＦＴ２７のゲート幅をＷ21、ゲート長をＬ21、ＴＦＴ２８のゲート幅をＷ22、ゲート長をＬ22とする。また、ＴＦＴ２７，２８に流れる電流をＩｗ２とする。
【００３６】
また、図２（Ｂ）は本発明の回路動作の概念図を示している。図２（Ｂ）に示すように、データ線を流れるデータ線電流（Ｉdata line)と、データ線制御回路１６を流れるバイパス電流（Ｉbypass）および画素回路を流れるデータ電流（Ｉdata）の関係は次式で表わすことができる。
Ｉdata line＝Ｉdata＋Ｉbypass （好ましくは、Ｉdata≦Ｉbypass）
そして、データ線制御回路１６を流れるバイパス電流および画素回路を流れるデータ電流は、その入力インピーダンスにより決定される（データ線制御回路１６の入力インピーダンスによって決定される電流をバイパス電流と定義する）。このように、データ線電流の一部をバイパス電流によって代替することにより、画素回路１１内のＴＦＴ２４，２５に流れるデータ電流よりもデータ線電流を大きく設定して、輝度データの書き込み時間を大幅に短縮可能とする。また、書き込み時間を同じとするならば、画素回路内に設けられたＴＦＴ２４，２５のトランジスタサイズを小型化することができ、これらは任意に設定される。
【００３７】
図３に、ｉ列目の画素回路１１−ｋ−１〜１１−ｋ＋２の駆動のタイミング関係を示す。なお、図２および図３において、第１の走査線１２Ａ−ｋ−１〜１２Ａ−ｋ＋２をＷＳｋ−１〜ＷＳｋ＋２として、第２の走査線１２Ｂ−ｋ−１〜１２Ｂ−ｋ＋２をＥＳｋ−１〜ＥＳｋ＋２として、電流制御走査線１７をＬＳとしてそれぞれ示している。
【００３８】
今、ｋ行目の画素回路に対して輝度データの書き込みを行うものとすると、第１の走査線ＷＳｋおよび第２の走査線ＥＳｋが共に選択される。また、電流制御走査線ＬＳは常に選択されているものとする。ここで、データ線１４−ｉを駆動するデータ線電流をＩｗ０とし、このデータ線電流Ｉｗ０のうち、画素回路１１−ｋ内に流れるデータ電流Ｉｗ１とデータ電流制御回路１６内に流れる残りの電流Ｉｗ２との比Ｒを、Ｒ＝Ｉｗ１／Ｉｗ２とすると、このとき、以下の関係式が成り立つ。
Ｒ：１：（Ｒ＋１）＝Ｉｗ１：Ｉｗ２：Ｉｗ０
【００３９】
従来例に係る画素回路（図１５を参照）において、ＴＦＴ２４に対応するＴＦＴ１２４のゲート幅をＷ01、ゲート長をＬ01、ＴＦＴ２５に対応するＴＦＴ１２５のゲート幅をＷ02、ゲート長をＬ02とすると、

となる。
【００４０】
ここで、例えばＲ＝１とし、先述したように、ゲート長Ｌは変化しないものとすると、
Ｗ11＝Ｗ21＝１／２・Ｗ01
Ｌ11＝Ｌ21＝Ｌ01
Ｗ12＝Ｗ22＝１／２・Ｗ02
Ｌ12＝Ｌ22＝Ｌ02
となる。
【００４１】
すなわち、画素回路１１−ｋに同じ電流値のデータ電流Ｉｗ１を流すものと仮定した場合、画素回路１１−ｋ内のＴＦＴ２４，２５のゲート幅Ｗ11，Ｗ12を、従来回路のＴＦＴ１２４，１２５のゲート幅Ｗ01，Ｗ02の１／２にすることが可能となる。換言すれば、画素回路内のトランジスタサイズを従来と同じに設定するとした場合、データ線１４−ｉを駆動するデータ線電流Ｉｗ０を大幅に増大できることになる。
【００４２】
上述したように、電流書き込み型画素回路１１を用いたアクティブマトリクス型有機ＥＬ表示装置において、データ線１４−１〜１４−ｍごとにデータ電流制御回路１６を設け、データ線１４−１〜１４−ｍを駆動するデータ線電流Ｉｗ０の一部を、輝度データを書き込む画素回路に供給し、残りの電流をデータ電流制御回路１６を通して流すことにより、画素回路１１内のＴＦＴ２４，２５のサイズの大型化を抑制しつつ、これらＴＦＴ２４，２５に流れるデータ電流Ｉｗ１よりもデータ線電流Ｉｗ０を大きく設定することが可能になる。これにより、データ書き込み時間を大幅に短縮できるため、有機ＥＬ表示装置の大型化・高精細化を図ることが可能となる。
【００４３】
ただし、トランジスタの特性ばらつきを補償するためには、カレントミラー回路を形成する書き込み側のＴＦＴ２５，２８と駆動側のＴＦＴ２２とのトランジスタ特性が揃っていることが要求される。換言すれば、ＴＦＴ２８を含むデータ電流制御回路１６を画素回路１１から遠く離れた位置に配置すると、トランジスタの特性ばらつきが十分に補償されないことになる。
【００４４】
そこで、画素回路１１を列方向において一定の領域に区切って複数個ずつブロック化、即ち同一データ線に接続される画素回路を複数個ずつブロック化し、１本のデータ線につきそのブロックごとにデータ電流制御回路１６を例えば１個ずつ設ける構成を採ることにより、トランジスタの特性ばらつきを十分に補償することが可能となる。ここで、画素回路１１がマトリクス状に配置されてなる画素部において、データ線１４−１〜１４−ｍに沿った方向、即ち縦方向を列方向と定義することとする。
【００４５】
［第２実施形態］
次に、本発明の第２実施形態に係るアクティブマトリクス型表示装置について説明する。本実施形態に係るアクティブマトリクス型表示装置は、回路構成上、図１に示した第１実施形態に係るアクティブマトリクス型表示装置において、データ電流制御回路１６を省いた構成、即ち図１６に示した従来例に係るアクティブマトリクス型表示装置と同じ構成を採っている。
【００４６】
この構成において、本実施形態に係るアクティブマトリクス型表示装置では、書き込みを行っていない画素回路を、データ電流制御回路（バイパス電流）として利用することで、第１実施形態に係るアクティブマトリクス型表示装置と同等の機能を実現している。本実施形態に係るアクティブマトリクス型表示装置の駆動方法について、以下に具体的に説明する。
【００４７】
第２実施形態に係るアクティブマトリクス型表示装置において、ｉ列目のデータ線１４−ｉに接続される複数の画素回路１１−ｋ−１〜１１−ｋ＋２の回路構成を図４に示す。これら画素回路１１−ｋ−１〜１１−ｋ＋２の各画素回路の構成は、第１実施形態の係る画素回路と同じ４トランジスタ（ＴＦＴ）を有する電流書き込み型画素回路の構成となっている。また、図５および図６に、複数の画素回路１１−ｋ−１〜１１−ｋ＋２の駆動のタイミング関係を示す。
【００４８】
図５および図６のいずれの例でも、列方向において連続したｘ個（本例では、ｘ＝２）の画素回路が同時に選択される。このように、２つの画素回路を同時選択した際に、１つの画素回路については、データ線を駆動するデータ線電流の一部を輝度データ電流として書き込む。このとき、他の１つの画素回路の一部分については、輝度データ電流の書き込みを行わないが、データ線電流の残りを流すデータ電流制御回路（バイパス電流）として利用する。
【００４９】
特に、図６の例では、列方向において連続したｘ個（本例では、ｘ＝２）の画素回路を１つのブロックとして、このブロック内の１つの画素回路についてデータ電流を書き込むとき、同一ブロック内の他の画素回路ついてはデータ電流の書き込みを行わず、バイパス電流として利用するようにしている。このとき、データ電流の書き込みを行っている画素回路では、第１の走査線ＷＳと第２の走査線ＥＳが共に選択される。例えば、図４において、画素回路１１−ｋ−１をデータ電流の書き込みを行う画素回路とすると、ＷＳ ｋ−１、ＥＳ ｋ−１の両方が選択される。
【００５０】
一方、データ電流の書き込みを行わないが、バイパス電流として利用される画素回路では、第１の走査線ＷＳのみが選択される。図４の例では、ＷＳ ｋが選択され、第２の走査線ＥＳ ｋは選択されない。これにより、ＴＦＴ２４、２５がバイパス電流として利用されるデータ電流制御回路として機能する。
すなわち、図４に示す画素回路において、第２の走査線ＥＳ ｋが選択されず、ＴＦＴ２６がオフ状態にあるため、キャパシタ２３に保持された輝度データに応じた電荷はＴＦＴ２６を通して放電されることなく、保持されたままとなる。このとき、一部分の回路、即ちＴＦＴ２４，２５のみがデータ電流制御回路（バイパス電流）として機能することになる。
【００５１】
ここで、ＴＦＴ２４のゲート幅がＷ11、ゲート長がＬ11、ＴＦＴ２５のゲート幅がＷ12、ゲート長をＬ12であり、またこれらＴＦＴ２４，２５に流れるデータ電流がＩｗ１である。このとき、データ線電流Ｉｗ０との間に、次の関係式が成り立つ。
Ｉｗ０＝ｘ・Ｉｗ１
【００５２】
したがって、
１：ｘ＝Ｉｗ１：Ｉｗ０
となり、従来例に係る画素回路（図１５を参照）におけるＴＦＴ１２４のゲート幅Ｗ01、ゲート長Ｌ01、ＴＦＴ１２５のゲート幅Ｗ02、ゲート長Ｌ02との間に、次の関係式が成り立つ。

【００５３】
例えば、先述したように、ゲート長は変化しないものとすると、
Ｗ11＝１／ｘ・Ｗ01
Ｌ11＝Ｌ01
Ｗ12＝１／ｘ・Ｗ02
Ｌ12＝Ｌ02
となる。
【００５４】
すなわち、画素回路１１−ｋに同じ電流値のデータ電流の書き込みを行うものと仮定した場合、画素回路１１−ｋ内のＴＦＴ２４，２５のゲート幅Ｗ11，Ｗ12を、従来回路のＴＦＴ１２４，１２５のゲート幅Ｗ01，Ｗ02の１／ｘにすることが可能となる。換言すれば、画素回路内のトランジスタサイズを従来と同じに設定するとした場合、データ線電流Ｉｗ０を大幅に増大できることになる。
【００５５】
上述したように、電流書き込み型画素回路１１を用いたアクティブマトリクス型有機ＥＬ表示装置において、列方向において隣り合う２つの画素回路を同時に選択し、データ線電流Ｉｗ０の一部を輝度データの書き込みを行う画素回路に供給し、残りの電流については他方の画素回路の一部分をバイパス電流として利用して流すようにしたことにより、画素回路１１内のＴＦＴ２４，２５のサイズの大型化を抑制しつつ、これらＴＦＴ２４，２５に流れるデータ電流Ｉｗ１よりもデータ線電流Ｉｗ０を大きく設定することが可能になる。これにより、データ書き込み時間を大幅に短縮できるため、有機ＥＬ表示装置の大型化・高精細化を図ることが可能となる。
【００５６】
なお、本実施形態においては、データ電流の書き込みを行うとき、列方向において隣り合う２つ（ｘ＝２）の画素回路を同時に選択するとしたが、２つに限られるものではなく、さらに多くの画素回路を同時に選択することが可能である。選択する画素回路の個数を増やして、データ電流パルスとして利用する画素回路数を多くすることにより、画素回路内のトランジスタサイズをさらに小さくすること、換言すればデータ線電流Ｉｗ０の電流値をさらに増大することが可能となる。ただし、トレードオフの関係から、カレントミラー回路を形成するトランジスタ間の距離が遠くなるため、その分だけトランジスタ特性のばらつきに対する補償の効果が低下する。
【００５７】
また、本実施形態においては、輝度データの書き込みは行わないが、バイパス電流として利用する画素回路を、輝度データの書き込みを行う画素回路に対して列方向において隣接する画素回路としたが、必ずしも隣接する画素回路に限られるものではない。
【００５８】
さらに、本実施形態のように、列方向において隣接する２つの画素回路を同時選択する構成を採った場合においても、カレントミラー回路を形成するトランジスタの特性がばらついて問題が生じることが考えられる。ここで、画素回路内のトランジスタとして薄膜トランジスタを用いた場合、そのトランジスタ特性として、Ｎ型が強くなるとＰ型が弱くなる、もしくはＰ型が強くなるとＮ型が弱くなるというように、ＰチャネルとＮチャネルの各トランジスタ特性のばらつきが逆方向になることが一般的に知られている。
【００５９】
したがって、図４に示す画素回路において、走査スイッチ用のＴＦＴ２４と電流−電圧変換用のＴＦＴ２５としてそれぞれ逆導電型の電界効果トランジスタ、例えばＴＦＴ２４としてＮチャネルの電界効果トランジスタを、ＴＦＴ２５としてＰチャネルの電界効果トランジスタをそれぞれ用いることにより、互いにトランジスタ特性のばらつきが相殺されるため、データ線の電位のばらつきを抑制することができる。以上の理由から、ＴＦＴ２４，２５としては、逆導電型の電界効果トランジスタを用いるのが好ましい。
【００６０】
以上説明した第２実施形態では、４トランジスタ構成の電流書き込み型画素回路を具備するアクティブマトリクス型表示装置の場合を例に採って説明したが、電流書き込み型画素回路としては、４トランジスタ構成の画素回路に限られるものではない。４トランジスタ以外の画素回路について以下に説明する。
【００６１】
図７は、４トランジスタ以外の電流書き込み型画素回路の構成例を示す回路図である。本例に係る画素回路では各列ごとに、走査用ＴＦＴ２４および電流−電圧変換用ＴＦＴ２５を例えば隣り合う２画素間で共用した構成を採っている。すなわち、第１の走査線１２Ａについては２画素ごとに１本の走査線…，１２Ａｋ−１，１２Ａｋ＋１，…が配線されており、例えばｋ−１画素およびｋ画素の２画素について見ると、走査線１２Ａｋ−１に対して走査用ＴＦＴ２４のゲートが接続され、その走査用ＴＦＴ２４のソースには電流−電圧変換用ＴＦＴ２５のドレイン・ゲートが接続され、さらに２画素のＴＦＴ２６，２６の各ドレインが接続されている。
【００６２】
図８に、走査用ＴＦＴ２４および電流−電圧変換用ＴＦＴ２５を２画素間で共用した画素構成を採る場合の駆動のタイミング関係を示す。基本的な動作については、先の例の場合と同じである。ここで、電流−電圧変換用ＴＦＴ２５を２画素間で共用できるのは、当該ＴＦＴ２５がデータ電流の書き込みの瞬間だけ利用される素子だからである。
【００６３】
このように、走査用ＴＦＴ２４および電流−電圧変換用ＴＦＴ２５を例えば隣り合う２画素間で共用した画素構成を採ることで、２画素ごとにトランジスタを２個省略することができ、トランジスタの数が２画素で６個となるため、１画素当たりのトランジスタの数としては３個となる。
【００６４】
ところで、データ線１４−ｉに流れる電流は、有機ＥＬ素子２１に流れる電流に比べて極めて大きな電流である。したがって、この大きな電流を直接扱う走査用ＴＦＴ２４および電流−電圧変換用ＴＦＴ２５としては、大きなトランジスタを用いることになるため、その占有面積が大きくならざるを得ない。
【００６５】
これに対して、本例に係る画素回路のように、走査用ＴＦＴ２４および電流−電圧変換用ＴＦＴ２５を２画素間で共用した画素構成を採ることで、ＴＦＴによる画素回路の占有面積を極めて小さくすることができるため、発光部連積の拡大化あるいは画素サイズの縮小化による高解像度化が可能となる。
【００６６】
なお、本例では、走査用ＴＦＴ２４および電流−電圧変換用ＴＦＴ２５を２画素間で共用した回路例を示したが、これを３画素以上で共用することも可能であることは明らかである。この場合、トランジスタの削減による効果はさらに大きなものとなる。また、走査用ＴＦＴ２４および電流−電圧変換用ＴＦＴ２５の両者を共に共用するのではなく、いずれか一方のみを複数の画素間で共用する構成を採ることも可能である。
【００６７】
［第３実施形態］
図９は、本発明の第３実施形態に係るアクティブマトリクス型表示装置を示す概略構成図であり、図中、図１と同等部分には同一符号を付して示している。
【００６８】
本実施形態に係るアクティブマトリクス型表示装置では、第２実施形態に係るアクティブマトリクス型表示装置と同様に、列方向において連続したｘ個の画素回路をブロック化してこれら画素回路を同時に選択し、一つの画素回路についてはデータ電流の書き込みを行い、残りの画素回路についてはバイパス電流として利用する場合に、同一ブロック内のｘ個の画素回路に対して第１の走査線ＷＳを共用化した構成を採っている。
【００６９】
第２実施形態に係るアクティブマトリクス型表示装置において述べたように、同一ブロック内の２つの画素回路を同時に選択するときは、これら駆動回路の各走査線ＷＳが同一動作をしていることから、同一ブロック内の走査線ＷＳを共用することが可能となるのである。本例では、ｘ＝２とした場合に、１行目と２行目の各画素回路に対して走査線１２Ａ−１，１２Ａ−２を、……、ｎ−１行目とｎ行目の各画素回路に対して走査線１２Ａ−ｎ−１，１２Ａ−ｎをそれぞれ共用した構成となっている。
【００７０】
第３実施形態に係るアクティブマトリクス型表示装置において、ｉ列目のデータ線１４−ｉに接続される複数の画素回路１１−ｋ−１〜１１−ｋ＋２の回路構成を図１０に示す。これら画素回路１１−ｋ−１〜１１−ｋ＋２の各構成は、第１実施形態の係る画素回路と同じ構成、即ち４トランジスタ（ＴＦＴ）を有する電流書き込み型画素回路の構成となっている。また、図１１に、複数の画素回路１１−ｋ−１〜１１−ｋ＋２の駆動のタイミング関係を示す。
【００７１】
上述したように、列方向において連続したｘ個の画素回路をブロック化してこれら画素回路を同時に選択し、輝度データの書き込みを行う画素回路についてはデータ線電流の一部をデータ電流として書き込み、残りの画素回路についてはバイパス電流として利用する構成のアクティブマトリクス型有機ＥＬ表示装置において、同一ブロック内のｘ個の画素回路に対して第１の走査線ＷＳを共用化したことにより、第１の走査線ＷＳの本数を１／ｘにすることができるため、第２実施形態で得られる作用効果に加えて、走査線ＷＳの本数を削減できる分だけ列方向（縦方向）のディスプレイサイズの縮小化が可能となる。
【００７２】
本実施形態では、列方向において連続したｘ個の画素回路をブロック化するとしたが、列方向において各画素回路が必ずしも連続している必要はなく、飛び飛びのｘ個の画素回路をブロック化することも可能である。この場合でも、各画素回路において配線の引き回しを行う必要性が生じるものの、同一ブロック内のｘ個の画素回路に対して第１の走査線ＷＳを共用化することが可能である。
【００７３】
［第４実施形態］
次に、本発明の第４実施形態に係るアクティブマトリクス型表示装置について説明する。本実施形態に係るアクティブマトリクス型表示装置の構成の概略については、図９に示した第３実施形態に係るアクティブマトリクス型表示装置と同じである。
【００７４】
第４実施形態に係るアクティブマトリクス型表示装置において、ｉ列目のデータ線１４−ｉに接続される複数の画素回路１１−ｋ−１〜１１−ｋ＋２の回路構成を図１２に示す。本例に係る画素回路１１−ｋ−１〜１１−ｋ＋２では、図１０に示す画素回路におけるＮチャネルＴＦＴ２４に代えて、ＮチャネルＴＦＴ２４ＡとＰチャネルＴＦＴ２４Ｂとが並列接続されてなるＣＭＯＳトランジスタ２７をアナログスイッチとして用いた構成となっている。そして、第１の走査線ＷＳｋ−１，ｋの電位が、直接ＮチャネルＴＦＴ２４Ａのゲートに、またインバータ２８で反転されてＰチャネルＴＦＴ２４Ｂのゲートにそれぞれ与えられることになる。
【００７５】
ところで、画素回路では、面積上の制約等からアナログスイッチとして、単極性のスイッチを用いることが通常である。これに対して、例えば第２実施形態の作用効果として述べたように、列方向において隣り合う２つの画素を同時に選択し、その一方の画素についてはデータ電流の書き込みを行い、他方の画素回路についてはデータ電流の書き込みを行わず、バイパス電流として利用することで、画素のトランジスタサイズの大型化を抑制しつつ、これらトランジスタに流れる電流よりも書き込みデータ電流を大きく設定することが可能、換言すれば、書き込みデータ電流の電流値を同じとした場合、画素のトランジスタ面積を削減することが可能となるため、画素のアナログスイッチとしてＣＭＯＳトランジスタ２７を用いることができる。
【００７６】
第３実施形態に係る画素回路では、ＴＦＴ２４，２５に低電流を流すとき、ＴＦＴ２４のソース電位が上昇して当該ＴＦＴ２４のゲート・ソース間電位が小さくなるため、ＴＦＴ２４が十分にオンしなくなる可能性がある。これに対して、第４実施形態に係る画素回路では、ＣＭＯＳトランジスタ２７を用いてアナログスイッチを構成したことで、ＣＭＯＳトランジスタ２７およびＴＦＴ２５に低電流を流すとき、ＴＦＴ２４Ａが十分にオンしなくても、ＴＦＴ２４Ｂが十分にオンするため、ＣＭＯＳトランジスタ２７が十分にオンすることが可能となる。
【００７７】
なお、上記各実施形態においては、画素の表示素子として有機ＥＬ素子を、能動素子としてポリシリコン薄膜トランジスタをそれぞれ用い、ポリシリコン薄膜トランジスタを形成した基板上に有機ＥＬ素子を形成してなるアクティブマトリクス型有機ＥＬ表示装置に適用する場合を例に採って説明したが、本発明はアクティブマトリクス型有機ＥＬ表示装置への適用に限られるものではなく、画素の表示素子として、流れる電流によって輝度が変化するいわゆる電流制御型の電気光学素子を用いるアクティブマトリクス型表示装置全般に適用可能である。
【００７８】
【発明の効果】
以上説明したように、本発明によれば、アクティブマトリクス型表示装置またはアクティブマトリクス型有機ＥＬ表示装置において、データ線を駆動するデータ線電流の一部をバイパス電流として供給するようにした。これによって、画素回路内に設けられたＴＦＴに流れるデータ電流よりもデータ線駆動電流を大きく設定して、輝度データの書き込み時間を大幅に短縮可能とする。また、書き込み時間を同じとするならば、画素回路内に設けられたＴＦＴのトランジスタサイズを小型化することができる。よってディスプレイの大型化・高精細化を図ることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るアクティブマトリクス型表示装置を示す概略構成図である。
【図２】（Ａ）は第１実施形態におけるｉ列目のデータ線に接続される複数の画素回路の回路構成を示す回路図であり、（Ｂ）は本発明の回路動作の概念図である。
【図３】第１実施形態におけるｉ列目の駆動のタイミング関係を示すタイミングチャートである。
【図４】第２実施形態におけるｉ列目のデータ線に接続される複数の画素回路の回路構成を示す回路図である。
【図５】第２実施形態におけるｉ列目の駆動のタイミング関係を示すタイミングチャート（その１）である。
【図６】第２実施形態におけるｉ列目の駆動のタイミング関係を示すタイミングチャート（その２）である。
【図７】４トランジスタ以外の画素回路の構成例を示す回路図である。
【図８】走査用ＴＦＴおよび電流−電圧変換用ＴＦＴを２画素間で共用した場合の駆動のタイミング関係を示すタイミングチャートである。
【図９】本発明の第３実施形態に係るアクティブマトリクス型表示装置を示す概略構成図である。
【図１０】第３実施形態におけるｉ列目のデータ線に接続される複数の画素回路の回路構成を示す回路図である。
【図１１】第３実施形態におけるｉ列目の駆動のタイミング関係を示すタイミングチャートである。
【図１２】第４実施形態におけるｉ列目のデータ線に接続される複数の画素回路の回路構成を示す回路図である。
【図１３】電圧書き込み型画素回路を用いたアクティブマトリクス型有機ＥＬディスプレイの構成の概略を示すブロック図である。
【図１４】電圧書き込み型画素回路の回路構成を示す回路図である。
【図１５】電流書き込み型画素回路の回路構成を示す回路図である。
【図１６】電流書き込み型画素回路を用いたアクティブマトリクス型有機ＥＬディスプレイの構成の概略を示すブロック図である。
【図１７】従来例におけるｉ列目のデータ線に接続される複数の画素回路の回路構成を示す回路図である。
【図１８】従来例におけるｉ列目の駆動のタイミング関係を示すタイミングチャートである。
【符号の説明】
１１…電流書き込み型画素回路、１２Ａ−１〜１２Ａ−ｎ…第１の走査線、１２Ｂ−１〜１２Ｂ−ｎ…第２の走査線、１３Ａ…第１の走査線駆動回路、１３Ｂ…第２の走査線駆動回路、１４−１〜１４−ｍ…データ線、１５…データ線駆動回路、１６…データ電流制御回路

Claims (40)

1. 電気光学素子を有し、当該電気光学素子への輝度情報の書き込みを電流によって行うカレントミラー回路を用いた電流書き込み型画素回路がマトリクス状に配置されてなる画素部と、
   前記画素回路に対する輝度情報の書き込みを、データ線を介して供給するデータ線電流によって行うデータ線駆動手段と、
   前記データ線駆動手段から供給されるデータ線電流を空間的に、前記画素回路の各々に対する輝度情報を書き込むデータ電流と、残りのバイパス電流とに分割する電流制御手段と
   を備えたことを特徴とするアクティブマトリクス型表示装置。
2. 前記電流制御手段は、前記画素部の同一データ線に接続される画素回路が複数個集まったブロック毎に設けられている
   ことを特徴とする請求項１記載のアクティブマトリクス型表示装置。
3. 前記データ線電流のうち、前記バイパス電流は前記データ電流に等しい、もしくは前記バイパス電流は前記データ電流よりも大きい
   ことを特徴とする請求項１記載のアクティブマトリクス型表示装置。
4. 前記画素回路は、
   前記データ線に一端が接続され、第１の走査線によって選択・非選択の制御が行われる第１のアナログスイッチと、
   前記第１のアナログスイッチの他端に接続され、この第１のアナログスイッチを介して入力されるデータ電流をデータ電圧に変換する電流−電圧変換手段と、
   前記電流−電圧変換手段の出力端に一端が接続され、第２の走査線によって選択・非選択の制御が行われる第２のアナログスイッチと、
   前記第２のアナログスイッチの他端に接続され、この第２のアナログスイッチを介して前記電流−電圧変換手段から供給されるデータ電圧を保持するデータ保持手段と、
   前記データ保持手段に保持されたデータ電圧に応じて前記電気光学素子を駆動する駆動手段とを有する
   ことを特徴とする請求項１記載のアクティブマトリクス型表示装置。
5. 前記第1、第２のアナログスイッチはそれぞれ第１、第２の電界効果トランジスタからなり、
   前記電流−電圧変換手段はドレインとゲートとが電気的に接続され、前記データ線から前記第１アナログスイッチを介してデータ電流が供給されることによってそのゲート・ソース間にデータ電圧を発生する第３の電界効果トランジスタからなり、
   前記データ保持手段は前記第３の電界効果トランジスタのゲート・ソース間に発生するデータ電圧を保持するキャパシタからなり、
   前記駆動手段は前記電気光学素子に対して直列に接続され、前記第３の電界効果トランジスタと共にカレントミラー回路を形成する第４の電界効果トランジスタからなる
   ことを特徴とする請求項４記載のアクティブマトリクス型表示装置。
6. 前記第１のアナログスイッチは、ＣＭＯＳトランジスタからなる
   ことを特徴とする請求項５記載のアクティブマトリクス型表示装置。
7. 前記カレントミラー回路は、前記第３の電界効果トランジスタを流れるドレイン電流が、前記第４の電界効果トランジスタを流れるドレイン電流よりも大きくなるようにミラーレシオが設定されている
   ことを特徴とする請求項５記載のアクティブマトリクス型表示装置。
8. 前記第１の電界効果トランジスタと前記第３の電界効果トランジスタとが逆導電型である
   ことを特徴とする請求項５記載のアクティブマトリクス型表示装置。
9. 前記第１、第２、第３および第４の電界効果トランジスタがポリシリコン薄膜トランジスタからなる
   ことを特徴とする請求項５記載のアクティブマトリクス型表示装置。
10. 電気光学素子と、
    前記電気光学素子に対して、データ線を通して供給されるデータ電流によって輝度データの書き込みを行うカレントミラー回路を用いた電流書き込み型画素回路がマトリクス状に配置されてなる画素部と、
    前記データ線を駆動するデータ線電流を空間的に分割してその一部を、輝度データの書き込みが行われる画素回路へデータ電流として供給するとともに、残りのバイパス電流を同一データ線に接続されている他の画素回路の一部分を通して流すように制御する電流制御手段と
    を備えたことを特徴とするアクティブマトリクス型表示装置。
11. 前記データ線電流のうち、前記バイパス電流は前記データ電流に等しい、もしくは前記バイパス電流は前記データ電流よりも大きい
    ことを特徴とする請求項１０記載のアクティブマトリクス型表示装置。
12. 前記画素回路は、
    前記データ線に一端が接続され、第１の走査線によって選択・非選択の制御が行われる第１のアナログスイッチと、
    前記第１のアナログスイッチの他端に接続され、この第１のアナログスイッチを介して入力されるデータ電流をデータ電圧に変換する電流−電圧変換手段と、
    前記電流−電圧変換手段の出力端に一端が接続され、第２の走査線によって選択・非選択の制御が行われる第２のアナログスイッチと、
    前記第２のアナログスイッチの他端に接続され、この第２のアナログスイッチを介して前記電流−電圧変換手段から供給されるデータ電圧を保持するデータ保持手段と、
    前記データ保持手段に保持されたデータ電圧に応じて前記電気光学素子を駆動する駆動手段とを有する
    ことを特徴とする請求項１０記載のアクティブマトリクス型表示装置。
13. 輝度データの書き込みが行われる画素回路と、輝度データの書き込みが行われない画素回路との間で前記第１の走査線を共用する
    ことを特徴とする請求項１２記載のアクティブマトリクス型表示装置。
14. 前記第1、第２のアナログスイッチはそれぞれ第１、第２の電界効果トランジスタからなり、
    前記電流−電圧変換手段はドレインとゲートとが電気的に接続され、前記データ線から前記第１アナログスイッチを介してデータ電流が供給されることによってそのゲート・ソース間にデータ電圧を発生する第３の電界効果トランジスタからなり、
    前記データ保持手段は前記第３の電界効果トランジスタのゲート・ソース間に発生するデータ電圧を保持するキャパシタからなり、
    前記駆動手段は前記電気光学素子に対して直列に接続され、前記第３の電界効果トランジスタと共にカレントミラー回路を形成する第４の電界効果トランジスタからなる
    ことを特徴とする請求項１２記載のアクティブマトリクス型表示装置。
15. 前記第１のアナログスイッチは、ＣＭＯＳトランジスタからなる
    ことを特徴とする請求項１２記載のアクティブマトリクス型表示装置。
16. 前記カレントミラー回路は、前記第３の電界効果トランジスタを流れるドレイン電流が、前記第４の電界効果トランジスタを流れるドレイン電流よりも大きくなるようにミラーレシオが設定されている
    ことを特徴とする請求項１２記載のアクティブマトリクス型表示装置。
17. 前記第１の電界効果トランジスタと前記第３の電界効果トランジスタとが逆導電型である
    ことを特徴とする請求項１２記載のアクティブマトリクス型表示装置。
18. 前記第１、第２、第３および第４の電界効果トランジスタがポリシリコン薄膜トランジスタからなる
    ことを特徴とする請求項１２記載のアクティブマトリクス型表示装置。
19. 電気光学素子と、
    前記電気光学素子に対して、データ線を通して供給されるデータ電流によって輝度データの書き込みを行うカレントミラー回路を用いた電流書き込み型画素回路がマトリクス状に配置されてなるアクティブマトリクス型表示装置において、
    前記データ線を駆動するデータ線電流を空間的に、前記画素回路の各々に対する輝度情報を書き込むデータ電流と、残りのバイパス電流とに分割して供給する
    ことを特徴とするアクティブマトリクス型表示装置の駆動方法。
20. 電気光学素子と、
    前記電気光学素子に対して、データ線を通して供給されるデータ電流によって輝度データの書き込みを行うカレントミラー回路を用いた電流書き込み型画素回路がマトリクス状に配置されてなるアクティブマトリクス型表示装置において、
    前記データ線を駆動するデータ線電流を空間的に分割してその一部を、輝度データの書き込みが行われる画素回路へデータ電流として供給し、残りをバイパス電流として同一データ線に接続されている他の画素回路の一部分を通して流す
    ことを特徴とするアクティブマトリクス型表示装置の駆動方法。
21. 第１、第２の電極およびこれら電極間に発光層を含む有機層を有する有機エレクトロルミネッセンス素子を有し、データ線を通して供給されるデータ電流によって輝度データの書き込みを行うカレントミラー回路を用いた電流書き込み型画素回路がマトリクス状に配置されてなる画素部と、
    前記画素回路に対する輝度情報の書き込みを、データ線を介して供給するデータ線電流によって行うデータ線駆動手段と、
    前記データ線駆動手段から供給されるデータ線電流を空間的に、前記画素回路の各々に対する輝度情報を書き込むデータ電流と、残りのバイパス電流とに分割して駆動する電流制御手段と
    を備えたことを特徴とするアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
22. 前記電流制御手段は、前記画素部の同一データ線に接続される画素回路が複数個集まったブロック毎に設けられている
    ことを特徴とする請求項２１記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
23. 前記データ線電流のうち、前記バイパス電流は前記データ電流に等しい、もしくは前記バイパス電流は前記データ電流よりも大きい
    ことを特徴とする請求項２１記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
24. 前記画素回路は、
    前記データ線に一端が接続され、第１の走査線によって選択・非選択の制御が行われる第１のアナログスイッチと、
    前記第１のアナログスイッチの他端に接続され、この第１のアナログスイッチを介して入力されるデータ電流をデータ電圧に変換する電流−電圧変換手段と、
    前記電流−電圧変換手段の出力端に一端が接続され、第２の走査線によって選択・非選択の制御が行われる第２のアナログスイッチと、
    前記第２のアナログスイッチの他端に接続され、この第２のアナログスイッチを介して前記電流−電圧変換手段から供給されるデータ電圧を保持するデータ保持手段と、
    前記データ保持手段に保持されたデータ電圧に応じて前記電気光学素子を駆動する駆動手段とを有する
    ことを特徴とする請求項２１記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
25. 前記第1、第２のアナログスイッチはそれぞれ第１、第２の電界効果トランジスタからなり、
    前記電流−電圧変換手段はドレインとゲートとが電気的に接続され、前記データ線から前記第１アナログスイッチを介してデータ電流が供給されることによってそのゲート・ソース間にデータ電圧を発生する第３の電界効果トランジスタからなり、
    前記データ保持手段は前記第３の電界効果トランジスタのゲート・ソース間に発生するデータ電圧を保持するキャパシタからなり、
    前記駆動手段は前記電気光学素子に対して直列に接続され、前記第３の電界効果トランジスタと共にカレントミラー回路を形成する第４の電界効果トランジスタからなる
    ことを特徴とする請求項２４記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
26. 前記第１のアナログスイッチは、ＣＭＯＳトランジスタからなる
    ことを特徴とする請求項２５記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
27. 前記カレントミラー回路は、前記第３の電界効果トランジスタを流れるドレイン電流が、前記第４の電界効果トランジスタを流れるドレイン電流よりも大きくなるようにミラーレシオが設定されている
    ことを特徴とする請求項２５記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
28. 前記第１の電界効果トランジスタと前記第３の電界効果トランジスタとが逆導電型である
    ことを特徴とする請求項２５記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
29. 前記第１、第２、第３および第４の電界効果トランジスタがポリシリコン薄膜トランジスタからなる
    ことを特徴とする請求項２５記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
30. 第１、第２の電極およびこれら電極間に発光層を含む有機層を有する有機エレクトロルミネッセンス素子を有し、データ線を通して供給されるデータ電流によって輝度データの書き込みを行うカレントミラー回路を用いた電流書き込み型画素回路がマトリクス状に配置されてなる画素部と、
    前記データ線を駆動するデータ線電流を空間的に分割してその一部を、輝度データの書き込みが行われる画素回路へデータ電流として供給するとともに、残りのバイパス電流を同一データ線に接続されている他の画素回路の一部分を通して流すように制御する電流制御手段と
    を備えたことを特徴とするアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
31. 前記電流制御手段から前記画素回路に供給されるデータ電流が、前記駆動手段によって駆動される電流よりも大きい
    ことを特徴とする請求項３０記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
32. 前記画素回路は、
    前記データ線に一端が接続され、第１の走査線によって選択・非選択の制御が行われる第１のアナログスイッチと、
    前記第１のアナログスイッチの他端に接続され、この第１のアナログスイッチを介して入力されるデータ電流をデータ電圧に変換する電流−電圧変換手段と、
    前記電流−電圧変換手段の出力端に一端が接続され、第２の走査線によって選択・非選択の制御が行われる第２のアナログスイッチと、
    前記第２のアナログスイッチの他端に接続され、この第２のアナログスイッチを介して前記電流−電圧変換手段から供給されるデータ電圧を保持するデータ保持手段と、
    前記データ保持手段に保持されたデータ電圧に応じて前記電気光学素子を駆動する駆動手段とを有する
    ことを特徴とする請求項３０記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
33. 輝度データの書き込みが行われる画素回路と、輝度データの書き込みが行われない画素回路との間で前記第１の走査線を共用する
    ことを特徴とする請求項３２記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
34. 前記第1、第２のアナログスイッチはそれぞれ第１、第２の電界効果トランジスタからなり、
    前記電流−電圧変換手段はドレインとゲートとが電気的に接続され、前記データ線から前記第１アナログスイッチを介してデータ電流が供給されることによってそのゲート・ソース間にデータ電圧を発生する第３の電界効果トランジスタからなり、
    前記データ保持手段は前記第３の電界効果トランジスタのゲート・ソース間に発生するデータ電圧を保持するキャパシタからなり、
    前記駆動手段は前記電気光学素子に対して直列に接続され、前記第３の電界効果トランジスタと共にカレントミラー回路を形成する第４の電界効果トランジスタからなる
    ことを特徴とする請求項３２記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
35. 前記第１のアナログスイッチは、ＣＭＯＳトランジスタからなる
    ことを特徴とする請求項３２記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
36. 前記カレントミラー回路は、前記第３の電界効果トランジスタを流れるドレイン電流が、前記第４の電界効果トランジスタを流れるドレイン電流よりも大きくなるようにミラーレシオが設定されている
    ことを特徴とする請求項３２記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
37. 前記第１の電界効果トランジスタと前記第３の電界効果トランジスタとが逆導電型である
    ことを特徴とする請求項３２記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
38. 前記第１、第２、第３および第４の電界効果トランジスタがポリシリコン薄膜トランジスタからなる
    ことを特徴とする請求項３２記載のアクティブマトリクス型有機エレクトロルミネッセンス表示装置。
39. 第１、第２の電極およびこれら電極間に発光層を含む有機層を有する有機エレクトロルミネッセンス素子を有し、データ線を通して供給されるデータ電流によって輝度データの書き込みを行うカレントミラー回路を用いた電流書き込み型画素回路がマトリクス状に配置されてなるアクティブマトリクス型有機エレクトロルミネッセンス表示装置において、
    前記データ線を駆動するデータ線電流を空間的に、前記画素回路の各々に対する輝度情報を書き込むデータ電流と、残りのバイパス電流とに分割して供給する
    ことを特徴とするアクティブマトリクス型有機エレクトロルミネッセンス表示装置の駆動方法。
40. 第１、第２の電極およびこれら電極間に発光層を含む有機層を有する有機エレクトロルミネッセンス素子を有し、データ線を通して供給されるデータ電流によって輝度データの書き込みを行うカレントミラー回路を用いた電流書き込み型画素回路がマトリクス状に配置されてなるアクティブマトリクス型有機エレクトロルミネッセンス表示装置において、
    前記データ線を駆動するデータ線電流を空間的に分割してその一部を、輝度データの書き込みが行われる画素回路へデータ電流として供給し、残りをバイパス電流として同一データ線に接続されている他の画素回路の一部分を通して流す
    ことを特徴とするアクティブマトリクス型有機エレクトロルミネッセンス表示装置の駆動方法。

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