JP3744196B2

JP3744196B2 - Silicon carbide semiconductor device and manufacturing method thereof

Info

Publication number: JP3744196B2
Application number: JP11102998A
Authority: JP
Inventors: 剛山本
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1998-04-21
Filing date: 1998-04-21
Publication date: 2006-02-08
Anticipated expiration: 2018-04-21
Also published as: JPH11307768A

Description

【０００１】
【発明の属する技術分野】
本発明は、炭化珪素半導体装置及びその製造方法に関し、特に絶縁ゲート型電界効果トランジスタ（以下、パワーＭＯＳＦＥＴという）等、とりわけ縦型パワーＭＯＳＦＥＴに適用して好適である。
【０００２】
【従来の技術】
本発明者らは、半導体装置のチップ外周領域における耐圧向上を図るべく特願平１０−６０１９０号を出願している。そして、この特願平１０−６０１９０号において、ガードリング構造を採用した半導体装置の耐圧向上を図れる構造を提案している。この構造を図５に示す。
【０００３】
図５に示すように、半導体装置は、セル領域と、セル領域の外周を囲むように形成された外周部領域とを有して構成されている。
セル領域は、プレーナ型パワーＭＯＳＦＥＴで構成されており、ゲート電極１０１に所定の電圧を印加することによって、ベース領域１０２の上部に位置しており、ソース領域１０３とｎ^-型エピタキシャル層１０４を繋ぐように形成された表面チャネル層１０５にチャネルを蓄積し、ソース電極１０６とドレイン電極１０７との間にドレイン電流を流すようになっている。
【０００４】
セル領域の外周部領域には、セル領域を囲むように、ブレークダウン防止用の素子分離層を構成するｐ型領域１１０と、ガードリングを構成する所定幅のｐ型領域１１１とが備えられている。ｐ型領域１１０及びｐ型領域１１１は、ｎ^-型炭化珪素半導体層１０４の表層部に形成されている。ｐ型領域１１１は複数個形成されており、ｐ型領域１１０からセル領域の外側に向かって所定間隔おきに配置されている。
【０００５】
そして、ｐ型領域１１１のうち、最もセル領域から離れた位置にあるものは、フィールドプレートを構成する電極１１２に電気的に接続されている。
さらに、ガードリング構造を構成する複数のｐ型領域１１１のそれぞれの間、ｐ型領域１１１とｐ型領域１１０との間、及びｐ型領域１１１のうち最外周に位置するものからさらにセル領域の外側（セル領域から離れる側）において、ｎ^-型炭化珪素半導体層１０４の上部には、ｎ^-型エピタキシャル層１０４よりも不純物濃度が低いｎ^--型薄膜層１１３が備えられている。具体的には、ｎ^--型薄膜層１１３は不純物濃度が１×１０¹⁶ｃｍ^-3、膜厚が０．３μｍで構成されている。つまり、ｎ^--型薄膜層１１３はｎ^-型炭化珪素半導体層１０４よりも低濃度となっている。
【０００６】
このように構成されたプレーナ型ＭＯＳＦＥＴのドレインに高電圧が印加された場合に示される等電位線を図５中に示す。この等電位線に示されるように、ｎ^--型薄膜層１１３がｎ^-型炭化珪素半導体層１０４よりも低濃度で形成されているため、空乏層の横方向への伸びを大きくすることができる。
このようにすることで、基板表面に形成された熱酸化膜１１４の界面における電界強度を低減することによって、熱酸化膜１１４の絶縁破壊を防止でき、半導体装置の耐圧向上を図れるようになっている。
【０００７】
そして、本発明者らは、さらに、上記構成を有する半導体装置を炭化珪素で形成する場合には、炭化珪素に深くイオン注入することが困難であることから、ｐ型領域１１０及びｐ型領域１１１を浅いイオン注入で形成できるようにするために、ｐ型領域１１０及びｐ型領域１１１をｎ^--型薄膜層１１３よりも先に形成しておくことを提案している。
【０００８】
【発明が解決しようとする課題】
上述したように、浅いイオン注入によってｐ型領域１１０及びｐ型領域１１１を形成した場合、図６に示すような構造を有する炭化珪素半導体装置が完成する。
しかしながら、このように先にｐ型領域１１０及びｐ型領域１１１を形成しておき、後でｎ^--型薄膜層１１３を形成するようにすると、ｐ型領域１１０をソース電極１０６（又はゲート電極１０１）と電気的に接触させるためのコンタクト部分においてｎ^--型薄膜層１１３がソース電極１０６と接触するように形成されてしまう。
【０００９】
このため、高抵抗なｎ^--型薄膜層１１３とソース電極１０６とが接触するショットキー接触となり、この接触部分における耐圧を低下させるという問題を発生させることが判った。
本発明は上記問題に鑑みてなされ、セル領域を囲む外周部領域に電界緩和用の低濃度の薄膜半導体層を形成する場合において、ソース電極と素子分離層とのコンタクト部分における耐圧の低下を防止することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、以下の技術的手段を採用する。
請求項１乃至４に記載の発明においては、素子分離層（２１）上に形成された半導体薄膜層（２２）は、素子分離層のうち、セル領域から最も離れる側に位置する終端部分の上に形成されており、少なくとも該素子分離層の上に位置する半導体薄膜層の上には第２の絶縁膜を介してソース電極（１０）又はゲート電極（７）と電気的に接触する電極層が配置されていることを特徴としている。
【００１１】
このように、少なくとも素子分離層の上に位置する半導体薄膜層の上に、第２の絶縁膜を介してソース電極又はゲート電極と電気的に接触する電極層を形成しておけば、トランジスタのオフ時に、素子分離層の上に位置する半導体薄膜層を、電極層と炭化珪素の仕事関数差により絶縁膜側から伸びる空乏層と、半導体薄膜層と素子分離層の静電ポテンシャル差を利用して素子分離層側から伸びる空乏層によってピンチオフすることができる。
【００１２】
このため、このピンチオフ部分にドレイン電圧が印加され吸収されるため、薄膜半導体層とソース電極が接触する部分にかかる電圧はドレイン電圧に比べて十分低い電圧となる。従って、高抵抗な薄膜半導体層とソース電極とのショットキー接触によっても耐圧低下を防止することができる。
請求項２に記載の発明においては、さらに薄膜半導体層よりもユニットセル領域側において、素子分離層上には、該素子分離層内で終端するように薄膜半導体層よりも低抵抗な第１導電型の半導体領域（２３）が備えられており、半導体領域を貫通するように形成された貫通孔（２３ａ）を介して、ソース電極は半導体領域及び素子分離層と電気的に接触していることを特徴としている。
【００１３】
このように、ソース電極との接触部分を低抵抗な半導体領域とすることによって、この接触部分をオーミック接触とすることができ、この部分における耐圧低下を防止することができる。
なお、電極層をゲート電極と電気的に接触させれば、ユニットセル領域においてドレイン電流を流す際に、半導体領域を通じてドレイン電流を流すこともできる。
【００１４】
請求項４に示すように、ユニットセル領域におけるソース領域と半導体領域とが同じ不純物濃度で形成されていることを特徴としている。
このように、ソース領域と半導体領域とを同じ不純物濃度とすることにより、半導体領域とソース電極との接触部分における耐圧をユニットセル領域における耐圧と同様にすることができるため、耐圧設計を容易にすることができる。
【００１５】
請求項５に記載の発明においては、素子分離層（２１）のうちセル領域から最も離れる側に位置する部分の上の薄膜半導体層（２２）の上に絶縁膜（６）を介してゲート電極（７）又はソース電極（１０）と電気的に接する電極層（２５）を形成する工程を備えていることを特徴としている。
このように、素子分離層のうちセル領域から最も離れる側に位置する部分の上の薄膜半導体層の上にゲート電極又はソース電極と電気的に接する電極層を形成することにより、素子分離層上の薄膜半導体層をピンチオフさせることができる。これにより、薄膜半導体層とソース電極とのショットキー接触によっても耐圧低下を防止できる炭化珪素半導体装置を製造できる。
【００１６】
なお、請求項６に示すように、ベース領域（３）、素子分離用の素子分離層（２１）及びこの素子分離層の周囲に所定間隔おきに配置された電界緩和用のリング層を同時に形成し、ゲート電極と電極層を同時に形成することにより、請求項５と同様の効果が得られると共に、製造工程の簡略化を図ることができる。
請求項７に記載の発明においては、素子分離層内に終端するように、薄膜半導体層よりもセル形成予定領域側に位置する第１導電型の半導体領域（２３）を形成する工程を有し、該半導体領域を形成する工程は、ソース領域（５）を形成する工程における該ソース領域を形成する際に同時に形成することを特徴とする。
【００１７】
このように、ソース領域と同時に形成することにより、ソース領域と同濃度で半導体領域を形成することができるため、半導体領域とソース電極との接触部分における耐圧をユニットセル領域と同様にでき、耐圧設計の容易化を図ることができる。また、半導体領域をソース領域と同時に形成することにより工程を簡略化できる。
【００１８】
なお、上記した括弧内の符号は、後述する実施形態記載の具体的手段との対応関係を示すものである。
【００１９】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
本発明の一実施形態を適用した炭化珪素半導体装置の断面図を図１に示す。以下、図１に基づいて本実施形態における炭化珪素半導体装置の構造について説明する。
【００２０】
図１に示すように、半導体装置は、セル領域と、セル領域の外周を囲むように形成された外周部領域とを有して構成されている。
セル領域は、プレーナ型パワーＭＯＳＦＥＴで構成されている。プレーナ型パワーＭＯＳＦＥＴは、ｎ⁺型炭化珪素半導体基板１とｎ^-型エピタキシャル層２とを基板とし、ｎ^-型エピタキシャル層２の表層部に形成された複数のｐ型ベース領域３と基板表面に平行な表面チャネル層４とを備えている。この表面チャネル層４は、不純物濃度が１×１０¹⁶ｃｍ^-3、膜厚が０．３μｍで構成されている。
【００２１】
また、ｐ型ベース領域３の中央部には表面チャネル層４と接するように、ｎ⁺型ソース領域５が形成されている。そして、表面チャネル層４の上にはゲート絶縁膜６を介してゲート電極７が形成されている。このゲート電極７は絶縁膜８で覆われている。
さらに、絶縁膜８上にはソース電極１０が形成されており、このソース電極１０はｎ⁺型ソース領域５に形成された貫通孔を通じてｐ型ベース領域３と電気的に接されている。また、ｎ⁺型炭化珪素半導体基板１の裏面にはドレイン電極１１が形成されている。
【００２２】
このように、本実施形態では蓄積型チャネルを形成するプレーナ型パワーＭＯＳＦＥＴを複数個形成してセル領域としている。
このプレーナ型パワーＭＯＳＦＥＴはノーマリオフ型となっている。つまり、表面チャネル層４の厚み（膜厚）は、ゲート電極６に電圧を印加していない時におけるｐ型ベース領域３から表面チャネル層４に広がる空乏層の伸び量と、ゲート絶縁膜６から表面チャネル層４に広がる空乏層の伸び量との和よりも小さくなるようになっている。
【００２３】
具体的には、ｐ型ベース領域３から表面チャネル層４に広がる空乏層の伸び量は、表面チャネル層４とｐ型ベース領域３とのＰＮ接合のビルトイン電圧によって決定され、ゲート絶縁膜６から表面チャネル層４に広がる空乏層の伸び量は、ゲート絶縁膜６の電荷及びゲート電極７（金属）と表面チャネル層４（半導体）との仕事関数差によって決定されるため、これらに基づいて表面チャネル層４の膜厚を設定している。
【００２４】
このようなノーマリオフ型のプレーナ型パワーＭＯＳＦＥＴは、故障などによってゲート電極７に電圧が印加できないような状態となっても、電流が流れないようにすることができるため、ノーマリオン型のものと比べて安全性を確保することができる。
このように構成されたプレーナ型パワーＭＯＳＦＥＴは、ゲート電極７に正電圧が印加されると、ゲート絶縁膜６から表面チャネル層４に広がる空乏層の伸び量が縮まり、表面チャネル層４をチャネル領域として、ソース電極１０とドレイン電極１１との間にドレイン電流を流す。
【００２５】
なお、図１に示すように、ｐ型ベース領域３は、ソース電極１０と接触していて接地状態となっている。このため、表面チャネル層４とｐ型ベース領域３とのＰＮ接合のビルトイン電圧を利用して表面チャネル層４をピンチオフすることができる。例えば、ｐ型ベース領域３が接地されてなくてフローティング状態となっている場合には、ビルトイン電圧を利用してｐ型ベース領域３から空乏層を延ばすということができないため、ｐ型ベース領域３をソース電極１０と接触させることは、表面チャネル層４をピンチオフするのに有効な構造であるといえる。なお、ベース領域３を高濃度にすることにより、より効果的にベース領域３を利用することが可能である。
【００２６】
一方、セル領域の外周部領域には、セル領域を囲むように、ブレークダウン防止用の素子分離層としてのｐ型領域２１と、ガードリングを構成する所定幅のｐ型領域２２とが備えられている。これらｐ型領域２１及びｐ型領域２２は、ｎ^-型炭化珪素半導体層２の表層部に形成されている。ｐ型領域２２は複数個形成されており、ｐ型領域２１からセル領域の外側に向かって所定間隔おきに配置されている。
【００２７】
ｐ型領域２１の上には、ｎ⁺型ソース領域５と同等の高濃度で構成されたｎ⁺型領域２３が形成されている。このｎ⁺型領域２３は、ｐ型領域２１の上部で終端するように形成されている。このｎ⁺型領域２３にはコンタクト用の貫通孔２３ａが設けられており、この貫通孔２３ａを通じてソース電極とｐ型領域２１とが電気的に接続されている。つまり、ソース電極１０とｎ⁺型領域２３とが接触するようになっている。
【００２８】
また、ｎ⁺型領域２３よりもセル領域から離れる側において、ｐ型領域２１及びｐ型領域２２の上には、ｎ^--型薄膜半導体層２４が延設されている。このｎ^--型薄膜半導体層２４のうち、ｐ型領域２１の上に位置する部分におけるセル領域を中心とした周方向の幅は、セル領域におけるベース領域３の上に形成された表面チャネル層の幅よりも広くなるように設定されている。
【００２９】
このｎ^--型薄膜層４０８は表面チャネル層４と同時に形成されており、不純物濃度が１×１０¹⁶ｃｍ^-3、膜厚が０．３μｍとなっている。
そして、少なくともｐ型領域２１の上に位置するｎ^--型薄膜半導体層２４の上には、ゲート絶縁膜６を介してソース電極１０と電気的に接続された電極層２５が形成されている。なお、電極層２５は、ｐ型領域２１の上に位置するｎ⁺型薄膜半導体層２４の上において、ｎ⁺型薄膜半導体層２４に最も近づき、セル領域から離れるにつれてｎ⁺型薄膜半導体層２４から離れるようになっており、フィールドプレートとしての役割を果たすようになっている。
【００３０】
また、ｐ型領域２２のうち、最もセル領域から離れた位置にあるものは、ｎ^--型薄膜半導体層２４に形成されたコンタクトホールを介して、フィールドプレートを構成する電極２６に電気的に接続されている。
このように構成されたプレーナ型ＭＯＳＦＥＴのドレイン電極１１に高電圧が印加された場合、ｎ^--型薄膜半導体層２４がｎ^-型炭化珪素半導体層２よりも低濃度で形成されているため、空乏層の横方向への伸びを大きくすることができる。
【００３１】
このように、ゲート絶縁膜６及び絶縁膜８からなる絶縁膜と基板表面との界面における電界強度を低減することによって、絶縁膜の絶縁破壊を防止でき、炭化珪素半導体装置の耐圧向上を図ることができる。
ここで、上述したように、本実施形態では、少なくともｐ型領域２１の上に位置するｎ^--型薄膜半導体層２４の上に、ゲート酸化膜６を介してソース電極３１０と電気的に接続された電極層２５を形成している。
【００３２】
このため、ｎ^--型薄膜半導体層２４内には、表面チャネル層４と同様に、ゲート絶縁膜６側から伸びる空乏層と、ｐ型領域２１側から伸びる空乏層によってピンチオフされる。従って、ｎ⁺型炭化珪素半導体層１とｎ^-型エピタキシャル層２及びｎ^--型薄膜半導体層２４を通じて、ドレイン電流が流れないようにできる。これにより、仮に、ソース電極１０との接触部分がショットキー接触であっても、ピンチオフ部分にドレイン電圧が印加され吸収されるため、ｎ^--型薄膜半導体層２４とソース電極１０が接触する部分にかかる電圧はドレイン電圧に比べ十分近い電圧となる。従って、その接触における耐圧低下を防止することができる。
【００３３】
また、ｐ型領域２１の上におけるｎ^--型薄膜半導体層２４の幅をベース領域３の上に形成された表面チャネル層の幅よりも広くなるようにしているため、セル領域の耐圧構造よりも高い耐圧構造とすることができる。
さらに、ｎ^--型薄膜半導体層２４ではなく、高濃度で構成されたｎ⁺型領域２３がソース電極１０と接触するようにしているため、これらの接触がオーミック接触となり、ソース電極１０と接触する部分における耐圧を向上させることができる。
【００３４】
そして、ｎ⁺型領域２３をｎ⁺型ソース領域５とを同等の不純物濃度で形成しているため、ｎ⁺型領域２３とソース電極１０との接触部における耐圧と、ｎ⁺型ソース領域５とソース電極１０との接触部における耐圧とを同じ耐圧にすることができ、耐圧設計が容易に行えるようにすることができる。
次に、図１に示す炭化珪素半導体装置の製造方法について、図２〜図４に基づいて説明する。
【００３５】
〔図２（ａ）に示す工程〕
低抵抗のｎ⁺型炭化珪素半導体基板１を用意し、このｎ⁺型炭化珪素半導体基板１上に高抵抗のｎ^-型炭化珪素半導体層２をエピタキシャル成長させる。
〔図２（ｂ）に示す工程〕
ｎ^-型炭化珪素半導体層２の表層部のうち、ユニットセル形成予定領域に高濃度のｐ型ベース層３を形成する。
【００３６】
〔図２（ｃ）に示す工程〕
次に、ｐ型不純物をイオン注入し、ブレークダウン防止用のｐ型領域２１を形成すると共に、このｐ型領域２１からユニットセル領域の外側に向けてガードリンクとなるｐ型領域２２を複数個形成する。
なお、本実施形態ではビルトイン電圧の効果的な利用を図るべく、高濃度でｐ型ベース領域３を形成しているため、ベース領域３とｐ型領域２１及びｐ型領域２２とを別工程で形成しているが、ｐ型ベース領域３を高濃度にしない場合には、これらを同一工程で形成することもできる。これにより、１つのマスクを用いてベース領域３とｐ型領域２１及びｐ型領域２２を形成できるため、これらを正確な位置関係で形成することができる。
【００３７】
〔図３（ａ）に示す工程〕
ｐ型ベース層３上を含むｎ^-型炭化珪素半導体層２上にエピタキシャル成長法によってｎ^--型薄膜層３０を形成する。このｎ^--型薄膜層３０がチャネル形成用の表面チャネル層４を構成すると共に、熱酸化膜９の界面における電界強度を低減する役割を果たすｎ^--型薄膜半導体層２４を構成する。
【００３８】
〔図３（ｂ）に示す工程〕
ｎ型不純物をイオン注入し、ｐ型ベース層３上の所定領域にｎ⁺型ソース領域５を形成すると共に、ｐ型領域２１内で終端するｎ⁺型領域２３を形成する。これにより、ｎ⁺型ソース領域５とｎ⁺型領域２３とが同等の不純物濃度で形成される。
【００３９】
また、このとき、外周部領域の所定領域において、同電位リング（ＥＱＲ）として働く部分とのコンタクト用のｎ⁺型層２７も形成する。
〔図４（ａ）に示す工程〕
フォトリソグラフィ工程を経て、ｐ型領域２１上に所定膜厚の酸化膜（ＳｉＯ₂）３１を形成すると共に、ｐ型領域２１よりもセル領域の外周に位置する部分に酸化膜３２を形成する。
【００４０】
〔図４（ｂ）に示す工程〕
熱酸化によってウェハ全面にゲート酸化膜６を形成する。そして、ポリシリコン等を堆積したのち、ポリシリコンをパターニングし、セル領域におけるゲート電極６と、ｐ型領域上に形成されたｎ^--型薄膜半導体層２４の上に形成される電極層２５とを形成する。
【００４１】
〔図４（ｃ）に示す工程〕
ゲート絶縁膜上を含むウェハ上に層間絶縁膜８を形成する。
この後、図示しないが、層間絶縁膜８及びゲート絶縁膜６にコンタクトホールを形成し、さらに、ｎ^--型薄膜半導体層２４を貫通してｐ型ベース層３に達する貫通孔３ａと、ｎ^--型薄膜半導体層２４やｎ⁺型領域２３を貫通してｐ型領域２１に達する貫通孔２３ａ及びｎ^--型薄膜半導体層２４を貫通して最外周に位置するｐ型領域２２に達する貫通孔を形成する。
【００４２】
そして、アルミ配線をパターニングし、ゲート電極７、ソース電極１０、及びフィールドプレートを構成する電極２６を形成する。そして、ゲート電極７、ソース電極１０、及び電極２６上にパッシベーション膜１３を形成し、さらにｎ⁺型炭化珪素半導体基板１の裏面にドレイン電極１１を形成して、図１に示すプレーナ型パワーＭＯＳＦＥＴが完成する。
【００４３】
（他の実施形態）
上記実施形態では、ｐ型領域３、２１、２２にコンタクトする電極を形成するために、貫通穴を形成する方法を示したが、これらｐ型領域３、２１、２２上のｎ^--型薄膜半導体層２４をイオン注入により反転させてもよく、この場合には、図３（ｂ）に示す工程の後に、ｐ型不純物をイオン注入する工程を設ければよい。
【００４４】
上記実施形態では、電極層２５をソース電極１０と電気的に接触させるようにしているが、ソース電極１９ではなくゲート電極７に接触させるようにしてもよい。このように電極層２５をゲート電極７と接触させるようにした場合には、ｐ型領域２１上のｎ^--型薄膜半導体層２４をチャネルとしてドレイン電流を流すようにできる。
【００４５】
なお、このような場合には、ｎ⁺型領域２３とｎ⁺型ソース領域５とを同時に形成し耐圧設計が容易に行えるようにすることがより有効となる。
上記実施形態では、ガードリング層としてのｐ型領域２２やフィールドプレートとしての電極２６を有するガードリング構造について述べたが、これらを無くしてもよい。この場合には、ソース電極１０あるいはゲート電極７と接触する電極２５のみで構成されるフィールドプレート構造となる。
【００４６】
また、上記実施形態ではノーマリオフ型のプレーナ型パワーＭＯＳＦＥＴを例に挙げて説明したが、上述したように、ゲート電極７と電極層２５とを電気的に接触させるようにすることにより、セル領域のオン・オフと同時にｐ型領域の上におけるｎ^--型薄膜半導体層２４を流れる電流のオン・オフも行うことができるため、ノーマリオン型のものを用いることもできる。
【図面の簡単な説明】
【図１】本発明にかかわるガードリング構造を備えた炭化珪素半導体装置の断面図である。
【図２】図１に示す炭化珪素半導体装置の製造工程を示す図である。
【図３】図２に続く炭化珪素半導体装置の製造工程を示す図である。
【図４】図３に示す炭化珪素半導体装置の製造工程を示す図である。
【図５】本発明者らが先に出願した炭化珪素半導体装置を説明するための図である。
【図６】本発明者らが先に出願した炭化珪素半導体装置を基に行った検討結果を説明するための図である。
【符号の説明】
１…ｎ⁺型炭化珪素半導体基板、２…ｎ^-型エピタキシャル層、
３…ｐ型ベース領域、４…表面チャネル層、５…ｎ⁺型ソース領域、
６…ゲート絶縁膜、７…ゲート電極、８…層間絶縁膜、１０…ソース電極、
１１…ドレイン電極、２１…素子分離層としてのｐ型領域、
２２…ガードリングとしてのｐ型領域、２３…ｎ⁺型領域、
２４…ｎ^--型薄膜半導体層、２５…電極層、２６…フィールドプレート。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a silicon carbide semiconductor device and a method for manufacturing the same, and is particularly suitable for application to an insulated gate field effect transistor (hereinafter referred to as a power MOSFET), particularly a vertical power MOSFET.
[0002]
[Prior art]
The present inventors have filed Japanese Patent Application No. 10-60190 in order to improve the breakdown voltage in the chip outer peripheral region of the semiconductor device. Japanese Patent Application No. 10-60190 proposes a structure capable of improving the breakdown voltage of a semiconductor device employing a guard ring structure. This structure is shown in FIG.
[0003]
As shown in FIG. 5, the semiconductor device includes a cell region and an outer peripheral region formed so as to surround the outer periphery of the cell region.
The cell region is composed of a planar power MOSFET, and is located above the base region 102 by applying a predetermined voltage to the gate electrode 101 and connects the source region 103 and the n ⁻ -type epitaxial layer 104. Channels are accumulated in the surface channel layer 105 formed as described above, and a drain current flows between the source electrode 106 and the drain electrode 107.
[0004]
The outer peripheral region of the cell region is provided with a p-type region 110 constituting an element isolation layer for preventing breakdown and a p-type region 111 having a predetermined width constituting a guard ring so as to surround the cell region. Yes. P type region 110 and p type region 111 are formed in the surface layer portion of n ⁻ type silicon carbide semiconductor layer 104. A plurality of p-type regions 111 are formed, and are arranged at predetermined intervals from the p-type region 110 to the outside of the cell region.
[0005]
Of the p-type region 111, the one located farthest from the cell region is electrically connected to the electrode 112 constituting the field plate.
Further, a cell region is further formed between each of the plurality of p-type regions 111 constituting the guard ring structure, between the p-type region 111 and the p-type region 110, and among the p-type regions 111 located at the outermost periphery. On the outside (side away from the cell region), an n ⁻ type thin film layer 113 having an impurity concentration lower than that of the n ⁻ type epitaxial layer 104 is provided on the n ⁻ type silicon carbide semiconductor layer 104. Specifically, the n ⁻ -type thin film layer 113 has an impurity concentration of 1 × 10 ¹⁶ cm ⁻³ and a film thickness of 0.3 μm. That is, the n ⁻ -type thin film layer 113 has a lower concentration than the n ⁻ -type silicon carbide semiconductor layer 104.
[0006]
FIG. 5 shows equipotential lines that are shown when a high voltage is applied to the drain of the planar MOSFET configured in this way. As indicated by this equipotential line, since n ⁻ type thin film layer 113 is formed at a lower concentration than n ⁻ type silicon carbide semiconductor layer 104, the lateral extension of the depletion layer can be increased. it can.
Thus, by reducing the electric field strength at the interface of the thermal oxide film 114 formed on the substrate surface, the dielectric breakdown of the thermal oxide film 114 can be prevented, and the breakdown voltage of the semiconductor device can be improved. Yes.
[0007]
Further, when the semiconductor device having the above structure is formed of silicon carbide, the present inventors have difficulty in deeply ion-implanting the silicon carbide. Therefore, the p-type region 110 and the p-type region 111 are used. Has been proposed to form the p-type region 110 and the p-type region 111 before the n ⁻ -type thin film layer 113.
[0008]
[Problems to be solved by the invention]
As described above, when p type region 110 and p type region 111 are formed by shallow ion implantation, a silicon carbide semiconductor device having a structure as shown in FIG. 6 is completed.
However, such a previously formed a p-type region 110 and p-type region 111 above, later n ^- If so -type thin film layer 113, the source electrode 106 and p-type region 110 (or the gate electrode in the contact portion for 101) and electrically contacting the n ^- -type thin film layer 113 will be formed to contact the source electrode 106.
[0009]
Therefore, high-resistance n ^- becomes a Schottky contact and type thin film layer 113 and the source electrode 106 are in contact, it was found to generate a problem of lowering the breakdown voltage in the contact portion.
The present invention has been made in view of the above problems, and prevents a decrease in breakdown voltage at a contact portion between a source electrode and an element isolation layer when a low concentration thin film semiconductor layer for electric field relaxation is formed in an outer peripheral region surrounding a cell region. The purpose is to do.
[0010]
[Means for Solving the Problems]
In order to achieve the above object, the following technical means are adopted.
In the first to fourth aspects of the present invention, the semiconductor thin film layer (22) formed on the element isolation layer (21) is above the terminal portion of the element isolation layer that is located farthest from the cell region. And an electrode layer in electrical contact with the source electrode (10) or the gate electrode (7) via the second insulating film on at least the semiconductor thin film layer located on the element isolation layer It is characterized by being arranged.
[0011]
In this manner, if an electrode layer that is in electrical contact with the source electrode or the gate electrode is formed through the second insulating film on at least the semiconductor thin film layer positioned on the element isolation layer, the transistor When off, the semiconductor thin film layer located above the element isolation layer is used as a depletion layer extending from the insulating film side due to the work function difference between the electrode layer and silicon carbide, and the electrostatic potential difference between the semiconductor thin film layer and the element isolation layer. Thus, pinch-off can be performed by a depletion layer extending from the element isolation layer side.
[0012]
For this reason, since the drain voltage is applied to the pinch-off portion and absorbed, the voltage applied to the portion where the thin film semiconductor layer and the source electrode are in contact is sufficiently lower than the drain voltage. Therefore, it is possible to prevent the breakdown voltage from being lowered by Schottky contact between the high-resistance thin film semiconductor layer and the source electrode.
In the invention according to claim 2, the first conductivity having a lower resistance than that of the thin film semiconductor layer is further provided on the element isolation layer on the unit cell region side of the thin film semiconductor layer so as to terminate in the element isolation layer. Type semiconductor region (23) is provided, and the source electrode is in electrical contact with the semiconductor region and the element isolation layer through a through hole (23a) formed so as to penetrate the semiconductor region. It is characterized by.
[0013]
Thus, by making the contact portion with the source electrode a low-resistance semiconductor region, this contact portion can be an ohmic contact, and a decrease in breakdown voltage in this portion can be prevented.
If the electrode layer is in electrical contact with the gate electrode, the drain current can be passed through the semiconductor region when the drain current is passed in the unit cell region.
[0014]
According to a fourth aspect of the present invention, the source region and the semiconductor region in the unit cell region are formed with the same impurity concentration.
Thus, by setting the source region and the semiconductor region to the same impurity concentration, the breakdown voltage at the contact portion between the semiconductor region and the source electrode can be made the same as the breakdown voltage in the unit cell region. can do.
[0015]
In the invention according to claim 5, the gate electrode is provided on the thin film semiconductor layer (22) on the portion of the element isolation layer (21) located farthest from the cell region via the insulating film (6). (7) or a step of forming an electrode layer (25) in electrical contact with the source electrode (10).
Thus, by forming an electrode layer in electrical contact with the gate electrode or the source electrode on the thin film semiconductor layer on the part of the element isolation layer that is located farthest from the cell region, The thin film semiconductor layer can be pinched off. Thereby, the silicon carbide semiconductor device which can prevent a pressure | voltage resistant fall by Schottky contact of a thin film semiconductor layer and a source electrode can be manufactured.
[0016]
In addition, as shown in claim 6, a base region (3), an element isolation layer (21) for element isolation, and a ring layer for electric field relaxation arranged at predetermined intervals around the element isolation layer are formed simultaneously. By forming the gate electrode and the electrode layer at the same time, the same effect as in the fifth aspect can be obtained and the manufacturing process can be simplified.
The invention according to claim 7 includes the step of forming a first conductivity type semiconductor region (23) located closer to the cell formation scheduled region than the thin film semiconductor layer so as to terminate in the element isolation layer. The step of forming the semiconductor region is characterized in that it is formed simultaneously with the formation of the source region in the step of forming the source region (5).
[0017]
In this manner, since the semiconductor region can be formed at the same concentration as the source region by forming simultaneously with the source region, the breakdown voltage at the contact portion between the semiconductor region and the source electrode can be made the same as that of the unit cell region. Design can be facilitated. Further, the process can be simplified by forming the semiconductor region simultaneously with the source region.
[0018]
In addition, the code | symbol in the above-mentioned parenthesis shows the correspondence with the specific means of embodiment description later mentioned.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments shown in the drawings will be described below.
FIG. 1 shows a cross-sectional view of a silicon carbide semiconductor device to which an embodiment of the present invention is applied. Hereinafter, the structure of the silicon carbide semiconductor device according to the present embodiment will be described with reference to FIG.
[0020]
As shown in FIG. 1, the semiconductor device has a cell region and an outer peripheral region formed so as to surround the outer periphery of the cell region.
The cell region is composed of a planar power MOSFET. The planar type power MOSFET has an n ⁺ type silicon carbide semiconductor substrate 1 and an n ⁻ type epitaxial layer 2 as substrates, and a plurality of p type base regions 3 formed on the surface layer portion of the n ⁻ type epitaxial layer 2 and the substrate surface. And a parallel surface channel layer 4. The surface channel layer 4 has an impurity concentration of 1 × 10 ¹⁶ cm ⁻³ and a film thickness of 0.3 μm.
[0021]
Further, an n ⁺ type source region 5 is formed at the center of the p type base region 3 so as to be in contact with the surface channel layer 4. A gate electrode 7 is formed on the surface channel layer 4 via a gate insulating film 6. The gate electrode 7 is covered with an insulating film 8.
Further, a source electrode 10 is formed on the insulating film 8, and the source electrode 10 is in electrical contact with the p-type base region 3 through a through hole formed in the n ⁺ -type source region 5. A drain electrode 11 is formed on the back surface of n ⁺ type silicon carbide semiconductor substrate 1.
[0022]
As described above, in this embodiment, a plurality of planar power MOSFETs that form the storage channel are formed to form the cell region.
This planar power MOSFET is a normally-off type. That is, the thickness (film thickness) of the surface channel layer 4 is such that the depletion layer extends from the p-type base region 3 to the surface channel layer 4 when no voltage is applied to the gate electrode 6 and the gate insulating film 6. It is smaller than the sum of the amount of extension of the depletion layer extending in the surface channel layer 4.
[0023]
Specifically, the extension amount of the depletion layer extending from the p-type base region 3 to the surface channel layer 4 is determined by the built-in voltage of the PN junction between the surface channel layer 4 and the p-type base region 3, and from the gate insulating film 6. The amount of extension of the depletion layer extending to the surface channel layer 4 is determined by the charge of the gate insulating film 6 and the work function difference between the gate electrode 7 (metal) and the surface channel layer 4 (semiconductor). The film thickness of the channel layer 4 is set.
[0024]
Such a normally-off type planar power MOSFET can prevent a current from flowing even when a voltage cannot be applied to the gate electrode 7 due to a failure or the like. Safety.
In the planar power MOSFET configured as described above, when a positive voltage is applied to the gate electrode 7, the extension amount of the depletion layer extending from the gate insulating film 6 to the surface channel layer 4 is reduced, and the surface channel layer 4 is reduced to the channel region. As shown, a drain current flows between the source electrode 10 and the drain electrode 11.
[0025]
As shown in FIG. 1, the p-type base region 3 is in contact with the source electrode 10 and is in a grounded state. For this reason, the surface channel layer 4 can be pinched off using the built-in voltage of the PN junction between the surface channel layer 4 and the p-type base region 3. For example, when the p-type base region 3 is not grounded and is in a floating state, the depletion layer cannot be extended from the p-type base region 3 using the built-in voltage. Is in contact with the source electrode 10 is an effective structure for pinching off the surface channel layer 4. Note that the base region 3 can be used more effectively by increasing the concentration of the base region 3.
[0026]
On the other hand, a peripheral region of the cell region is provided with a p-type region 21 as an element isolation layer for preventing breakdown and a p-type region 22 having a predetermined width constituting a guard ring so as to surround the cell region. ing. These p type region 21 and p type region 22 are formed in the surface layer portion of n ⁻ type silicon carbide semiconductor layer 2. A plurality of p-type regions 22 are formed, and are arranged at predetermined intervals from the p-type region 21 toward the outside of the cell region.
[0027]
On the p-type region 21, an n ⁺ -type region 23 having a high concentration equivalent to that of the n ⁺ -type source region 5 is formed. The n ⁺ type region 23 is formed so as to terminate at the upper part of the p type region 21. The n ⁺ -type region 23 is provided with a contact through-hole 23a, and the source electrode and the p-type region 21 are electrically connected through the through-hole 23a. That is, the source electrode 10 and the n ⁺ type region 23 are in contact with each other.
[0028]
Further, an n ⁻ -type thin film semiconductor layer 24 is extended on the p-type region 21 and the p-type region 22 on the side farther from the cell region than the n ⁺ -type region 23. Of the n ⁻ -type thin film semiconductor layer 24, the circumferential width around the cell region in the portion located on the p-type region 21 is the surface channel layer formed on the base region 3 in the cell region. It is set to be wider than the width of.
[0029]
The n ^- type thin-film layer 408 is formed simultaneously with the surface channel layer 4, the impurity concentration 1 × 10 ¹⁶ cm ^-3, film thickness is in the 0.3 [mu] m.
An electrode layer 25 electrically connected to the source electrode 10 through the gate insulating film 6 is formed on at least the n ⁻ -type thin film semiconductor layer 24 located on the p-type region 21. . The electrode layer 25, the top of the n ⁺ -type thin film semiconductor layer 24 located on the p-type region 21, most approaches n ⁺ -type thin-film semiconductor layer 24, n ⁺ -type thin-film semiconductor layer with distance from the cell region 24 It is designed to be a part of the field plate.
[0030]
Further, the p-type region 22 that is located farthest from the cell region is electrically connected to the electrode 26 that constitutes the field plate through a contact hole formed in the n ⁻ -type thin film semiconductor layer 24. It is connected.
When a high voltage is applied to the drain electrode 11 of the planar MOSFET configured in this way, the n ⁻ -type thin film semiconductor layer 24 is formed at a lower concentration than the n ⁻ -type silicon carbide semiconductor layer 2. The lateral extension of the depletion layer can be increased.
[0031]
Thus, by reducing the electric field strength at the interface between the insulating film composed of the gate insulating film 6 and the insulating film 8 and the substrate surface, the dielectric breakdown of the insulating film can be prevented and the breakdown voltage of the silicon carbide semiconductor device can be improved. Can do.
Here, as described above, in this embodiment, the source electrode 310 is electrically connected to the n ⁻ type thin film semiconductor layer 24 located at least on the p type region 21 via the gate oxide film 6. The electrode layer 25 is formed.
[0032]
Therefore, like the surface channel layer 4, the n ⁻ -type thin film semiconductor layer 24 is pinched off by a depletion layer extending from the gate insulating film 6 side and a depletion layer extending from the p-type region 21 side. Therefore, the drain current can be prevented from flowing through the n ⁺ type silicon carbide semiconductor layer 1, the n ⁻ type epitaxial layer 2, and the n ⁻ type thin film semiconductor layer 24. Part type thin film semiconductor layer 24 and the source electrode 10 contacts ^- Thus, even if a contact portion Schottky contact between the source electrode 10, since the drain voltage is applied is absorbed by the pinch-off portion, n The voltage applied to is sufficiently close to the drain voltage. Therefore, it is possible to prevent a decrease in pressure resistance in the contact.
[0033]
Moreover, definitive n on the p-type region 21 ^- because it to become wider than the width of the surface channel layer formed on the width of the base region 3 forms a thin film semiconductor layer 24, than the withstand voltage structure of the cell area Also, a high pressure resistant structure can be obtained.
Furthermore, since the n ⁺ -type region 23 formed with a high concentration is brought into contact with the source electrode 10 instead of the n ⁻ -type thin film semiconductor layer 24, these contacts become ohmic contacts and contact with the source electrode 10. It is possible to improve the withstand voltage at the portion to be performed.
[0034]
Since the n ⁺ type region 23 and the n ⁺ type source region 5 are formed with the same impurity concentration, the breakdown voltage at the contact portion between the n ⁺ type region 23 and the source electrode 10 and the n ⁺ type source region 5 are reduced. And the source electrode 10 can be made to have the same withstand voltage, and the withstand voltage design can be easily performed.
Next, a method for manufacturing the silicon carbide semiconductor device shown in FIG. 1 will be described with reference to FIGS.
[0035]
[Step shown in FIG. 2 (a)]
A low-resistance n ⁺ -type silicon carbide semiconductor substrate 1 is prepared, and a high-resistance n ⁻ -type silicon carbide semiconductor layer 2 is epitaxially grown on the n ⁺ -type silicon carbide semiconductor substrate 1.
[Step shown in FIG. 2 (b)]
High-concentration p-type base layer 3 is formed in the unit cell formation scheduled region in the surface layer portion of n ⁻ -type silicon carbide semiconductor layer 2.
[0036]
[Step shown in FIG. 2 (c)]
Next, p-type impurities are ion-implanted to form a p-type region 21 for preventing breakdown, and a plurality of p-type regions 22 serving as guard links from the p-type region 21 to the outside of the unit cell region. Form.
In this embodiment, since the p-type base region 3 is formed at a high concentration in order to effectively use the built-in voltage, the base region 3 and the p-type region 21 and the p-type region 22 are formed in separate steps. Although formed, if the p-type base region 3 is not made high in concentration, these can be formed in the same process. Accordingly, since the base region 3, the p-type region 21, and the p-type region 22 can be formed using one mask, these can be formed in an accurate positional relationship.
[0037]
[Step shown in FIG. 3 (a)]
An n ⁻ -type thin film layer 30 is formed on the n ⁻ -type silicon carbide semiconductor layer 2 including the p-type base layer 3 by an epitaxial growth method. The n ^- -type thin film layer 30, along with constituting the surface channel layer 4 for channel formation, serves n reduces the field intensity at the interface between the thermal oxide film 9 ^- constituting the type thin film semiconductor layer 24.
[0038]
[Step shown in FIG. 3B]
An n-type impurity is ion-implanted to form an n ⁺ -type source region 5 in a predetermined region on the p-type base layer 3 and an n ⁺ -type region 23 that terminates in the p-type region 21. As a result, the n ⁺ -type source region 5 and the n ⁺ -type region 23 are formed with the same impurity concentration.
[0039]
At this time, an n ⁺ -type layer 27 for contact with a portion functioning as the same potential ring (EQR) is also formed in a predetermined region of the outer peripheral region.
[Step shown in FIG. 4 (a)]
Through a photolithography process, an oxide film (SiO ₂ ) 31 having a predetermined thickness is formed on the p-type region 21, and an oxide film 32 is formed in a portion located on the outer periphery of the cell region relative to the p-type region 21.
[0040]
[Step shown in FIG. 4B]
A gate oxide film 6 is formed on the entire surface of the wafer by thermal oxidation. Then, after depositing polysilicon or the like, the polysilicon is patterned, and a gate electrode 6 in the cell region, and an electrode layer 25 formed on the n ⁻ -type thin film semiconductor layer 24 formed on the p-type region, Form.
[0041]
[Step shown in FIG. 4 (c)]
An interlayer insulating film 8 is formed on the wafer including the gate insulating film.
Thereafter, although not shown, a contact hole is formed in the interlayer insulating film 8 and the gate insulating film 6, further, n ^- a through hole 3a which through a type thin film semiconductor layer 24 reaches the p-type base layer 3, n ^The through hole 23a that reaches the p-type region 21 through the --type thin film semiconductor layer 24 and the n ⁺ -type region 23 and the p-type region 22 that passes through the n ⁻ -type thin film semiconductor layer 24 and is located at the outermost periphery A through hole is formed.
[0042]
Then, the aluminum wiring is patterned to form the gate electrode 7, the source electrode 10, and the electrode 26 constituting the field plate. Then, a passivation film 13 is formed on gate electrode 7, source electrode 10, and electrode 26, and drain electrode 11 is further formed on the back surface of n ⁺ type silicon carbide semiconductor substrate 1, so that the planar power MOSFET shown in FIG. Is completed.
[0043]
(Other embodiments)
In the above embodiment, in order to form an electrode to contact the p-type region 3, 21, 22, the method of forming a through hole, on these p-type regions 3, 21, 22 n ^- -type thin film The semiconductor layer 24 may be inverted by ion implantation. In this case, a step of ion-implanting p-type impurities may be provided after the step shown in FIG.
[0044]
In the above embodiment, the electrode layer 25 is in electrical contact with the source electrode 10, but it may be in contact with the gate electrode 7 instead of the source electrode 19. When the electrode layer 25 is brought into contact with the gate electrode 7 in this way, the drain current can be made to flow using the n ⁻ -type thin film semiconductor layer 24 on the p-type region 21 as a channel.
[0045]
In such a case, it is more effective to form the n ⁺ type region 23 and the n ⁺ type source region 5 at the same time so that the withstand voltage design can be easily performed.
Although the guard ring structure having the p-type region 22 as the guard ring layer and the electrode 26 as the field plate has been described in the above embodiment, these may be eliminated. In this case, the field plate structure is constituted by only the electrode 25 in contact with the source electrode 10 or the gate electrode 7.
[0046]
In the above embodiment, a normally-off type planar power MOSFET has been described as an example. However, as described above, by making the gate electrode 7 and the electrode layer 25 electrically contact each other, Since the current flowing through the n ⁻ -type thin film semiconductor layer 24 on the p-type region can be turned on / off simultaneously with the on / off, a normally-on type can also be used.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a silicon carbide semiconductor device provided with a guard ring structure according to the present invention.
2 is a diagram showing a manufacturing process of the silicon carbide semiconductor device shown in FIG. 1. FIG.
FIG. 3 is a diagram showing a manufacturing step of the silicon carbide semiconductor device continued from FIG. 2;
4 is a diagram showing a manufacturing process of the silicon carbide semiconductor device shown in FIG. 3. FIG.
FIG. 5 is a diagram for illustrating a silicon carbide semiconductor device previously filed by the present inventors.
FIG. 6 is a diagram for describing the results of studies conducted based on the silicon carbide semiconductor device previously filed by the present inventors.
[Explanation of symbols]
1 ... n ⁺ type silicon carbide semiconductor substrate, 2 ... n ⁻ type epitaxial layer,
3 ... p-type base region, 4 ... surface channel layer, 5 ... n ⁺ -type source region,
6 ... Gate insulating film, 7 ... Gate electrode, 8 ... Interlayer insulating film, 10 ... Source electrode,
11 ... drain electrode, 21 ... p-type region as an element isolation layer,
22 ... p-type region as a guard ring, 23 ... n ⁺ type region,
24 ... n ^- type thin film semiconductor layer, 25 ... electrode layer, 26 ... field plate.

Claims

A first conductivity type semiconductor substrate (1);
A first conductivity type semiconductor layer (2) formed on the surface side of the semiconductor substrate and having a higher resistance than the semiconductor substrate;
The source electrode (10) on the front side of the semiconductor layer and the drain electrode (11) on the back side of the semiconductor substrate are formed in a predetermined region of the semiconductor layer and controlled by applying a voltage to the gate electrode (7). A unit cell for controlling the current between
Provided around the cell region in which the unit cell is formed, extending in a direction away from the cell region in the surface layer portion of the semiconductor layer, and electrically connected to the source electrode. A two-conductivity type element isolation layer (21);
A first conductive type semiconductor thin film layer (24) formed on the element isolation layer and having a higher resistance than the semiconductor layer;
The semiconductor thin film layer formed on the element isolation layer is formed on a terminal portion of the element isolation layer that is located farthest from the cell region, and at least on the element isolation layer. An electrode layer (25) in electrical contact with the source electrode or gate electrode is provided on the semiconductor thin film layer positioned via a second insulating film (6). Semiconductor device.

On the element isolation layer, a first conductivity type semiconductor region (23) having a lower resistance than the semiconductor thin film layer is provided so as to terminate in the element isolation layer,
The source electrode is in electrical contact with the semiconductor region and the element isolation layer through a through hole (23a) formed so as to penetrate the semiconductor region. Silicon carbide semiconductor device.

The unit cell region is
A second conductivity type base region (3) formed in a predetermined region of the surface layer portion of the semiconductor layer and having a predetermined depth;
A first conductivity type source region (5) formed in a predetermined region of a surface layer portion of the base region and shallower than a depth of the base region;
A first conductivity type surface channel layer (4) made of silicon carbide, arranged to connect the source region and the front semiconductor layer on the base region;
A gate insulating film (6) disposed between the gate electrode and the surface channel layer,
The source electrode is configured to contact the base region and the source region;
The silicon carbide semiconductor device according to claim 1, wherein the surface channel layer and the thin film semiconductor layer are formed with the same impurity concentration.

The silicon carbide semiconductor device according to claim 3, wherein the semiconductor region is formed with an impurity concentration equivalent to that of the source region.

Forming a first conductivity type semiconductor layer (2) having a dopant concentration lower than that of the semiconductor substrate on the main surface of the first conductivity type semiconductor substrate (1) made of silicon carbide;
Forming a plurality of second conductivity type base regions (3) having a predetermined depth in a predetermined region of the surface layer portion of the semiconductor layer in the cell formation scheduled region ;
Forming a second conductivity type element isolation layer (21) for element isolation arranged so as to surround the cell formation planned area around the base area;
A surface channel layer (4) connected to the base region by forming a thin film layer (30) of the first conductivity type having a lower concentration than the semiconductor layer on the semiconductor layer including the element isolation layer. And forming a thin film semiconductor layer (24) around the cell formation planned region;
Forming a first conductivity type source region (5) having a junction depth shallower than a depth of the base region in a predetermined region of the surface layer in the base region;
Forming an insulating film (6) on the surface of the surface channel layer and the element isolation layer; forming a gate electrode (7) on the insulating film on the surface channel layer;
Forming a source electrode (10) in contact with the base region, the element isolation layer and the source region;
In the step of forming the gate electrode, the gate electrode or the gate electrode is further formed on the thin film semiconductor layer on the portion of the element isolation layer that is positioned farthest from the cell formation scheduled region via the insulating film. A method for manufacturing a silicon carbide semiconductor device, comprising: forming an electrode layer (25) in electrical contact with a source electrode.

Forming a first conductivity type semiconductor layer (2) having a dopant concentration lower than that of the semiconductor substrate on the main surface of the first conductivity type semiconductor substrate (1) made of silicon carbide;
In the cell formation planned region, a plurality of second conductivity type base regions (3) having a predetermined depth are formed in a predetermined region of the surface layer portion of the semiconductor layer, and at the same time, the cell formation scheduled is formed around the base region. A second conductivity type element isolation layer (21) for element isolation arranged so as to surround the region, and a plurality of electric field relaxation ring layers (22) arranged at predetermined intervals around the element isolation layer. Forming, and
A surface channel layer connected to the base region by forming a thin film layer (30) of the first conductivity type having a lower concentration than the semiconductor layer on the semiconductor layer including the element isolation layer and the ring layer. (4) and a step of forming a thin film semiconductor layer (24) around the cell formation scheduled region;
Forming a first conductivity type source region (5) having a junction depth shallower than a depth of the base region in a predetermined region of the surface layer in the base region;
Forming an insulating film (6) on the surface of the surface channel layer and the element isolation layer; forming a gate electrode (7) on the insulating film on the surface channel layer;
Forming a source electrode (10) in contact with the base region, the element isolation layer and the source region;
A field plate (26) electrically connected to the ring layer is formed through the insulating film so as to protrude from the outermost ring side of the ring layer to the outside of the cell formation scheduled region. A process,
In the step of forming the gate electrode, the gate electrode or the gate electrode is further formed on the thin film semiconductor layer on the portion of the element isolation layer that is positioned farthest from the cell formation scheduled region via the insulating film. A method for manufacturing a silicon carbide semiconductor device, comprising: forming an electrode layer (25) in electrical contact with a source electrode.

Forming a first conductivity type semiconductor region (23) positioned closer to the cell formation region than the thin film semiconductor layer so as to terminate in the element isolation layer;
7. The method for manufacturing a silicon carbide semiconductor device according to claim 5, wherein the step of forming the semiconductor region is performed simultaneously with the formation of the source region in the step of forming the source region.