JP3745589B2

JP3745589B2 - Scan line conversion circuit

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Publication number: JP3745589B2
Application number: JP2000173077A
Authority: JP
Inventors: 隆朗長谷川; 秀士井上
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2000-06-09
Filing date: 2000-06-09
Publication date: 2006-02-15
Anticipated expiration: 2020-06-09
Also published as: JP2001352526A

Description

【０００１】
【発明の属する技術分野】
本発明は、映像信号の走査線数を変換する走査線変換回路に関するものである。
【０００２】
【従来の技術】
近年、テレビジョン放送のデジタル化が進められており、ＢＳ（放送衛星）デジタル放送においては、１０８０ｉ、４８０ｉ等の種々の映像フォーマットが採用されており、例えば、ＨＤ（デジタルハイビジョン）放送に用いられる１０８０ｉの映像信号の走査線数は５４０本である。一方、従来のアナログ放送に用いられるＮＴＳＣまたはＰＡＬ等の放送方式に基づく映像信号の走査線数は２６３本または３１３本である。
【０００３】
このように種々の走査線数を有する映像信号が混在して用いられ、例えば、従来のＮＴＳＣまたはＰＡＬ等の放送方式に対応したテレビジョンに走査線数の異なる映像信号による映像を表示するためには走査線数をＮＴＳＣまたはＰＡＬ等の放送方式に適合する本数に変換する必要があり、以下のような走査線変換回路が用いられている。
【０００４】
図１１は、従来の走査線変換回路の構成を示すブロック図である。図１１に示す走査線変換回路は、ラインメモリ１０１〜１０３、選択回路１０４〜１０６、係数器１０７〜１０９および加算器１１０を備える。
【０００５】
ラインメモリ１０１〜１０３には、走査線変換前の映像信号ＨＴが走査線ごとに順に入力され、例えば、走査線変換前の第１〜第３ラインの映像信号ｉ１〜ｉ３がそれぞれ入力され、各ラインメモリ１０１〜１０３は、記憶した第１〜第３ラインの映像信号ｉ１〜ｉ３を選択回路１０４〜１０６へ出力する。選択回路１０４〜１０６は、各ラインメモリ１０１〜１０３の出力を選択し、第１〜第３ラインの映像信号ｉ１〜ｉ３を係数器１０７〜１０９に出力する。
【０００６】
係数器１０７は、第１ラインの映像信号ｉ１にフィルタ係数ｋ１を乗算し、加算器１１０へ出力する。係数器１０８は、第２ラインの映像信号ｉ２にフィルタ係数ｋ２を乗算し、加算器１１０へ出力する。係数器１０９は、第３ラインの映像信号ｉ３にフィルタ係数ｋ２を乗算し、加算器１１０へ出力する。加算器１１０は、係数器１０７〜１０９の各出力を加算し、変換後の映像信号ＶＴとして、ｋ１・ｉ１＋ｋ２・ｉ２＋ｋ３・ｉ３が出力される。
【０００７】
このようにして、３タップのフィルタ演算が行われ、第１〜第３ラインの３本の走査線の映像信号ＨＴから１本の走査線の映像信号ＶＴが出力される。このような処理を繰り返し、映像信号ＨＴの走査線数の３分の１の走査線を有する映像信号ＶＴが作成される。
【０００８】
【発明が解決しようとする課題】
上記のように、従来の走査線変換回路では、ｎ分の１に走査線数を減少させる場合、変換前のｎ本の走査線の映像信号をｎ個のラインメモリに記憶させ、ｎ個のラインメモリの出力をｎ個の選択回路により選択し、ｎ個の係数器により各出力に各フィルタ係数を乗算するため、ｎ個のラインメモリ、選択回路および係数器が必要となり、回路構成が複雑になるとともに回路コストが増大する。
【０００９】
本発明の目的は、回路構成を簡略化して回路コストを低減することができる走査線変換回路を提供することである。
【００１０】
【課題を解決するための手段】
（１）第１の発明
第１の発明に係る走査線変換回路は、所定数の走査線を含む走査線群ごとにその走査線群を１つの走査線に変換することによって映像信号の走査線数を変換する走査線変換回路であって、入力される映像信号にフィルタ係数を乗算する乗算手段と、映像信号を記憶するラインメモリと、ラインメモリの出力と乗算手段の出力とを加算する加算手段と、乗算手段の出力および加算手段の出力のうちの一方を選択してラインメモリへ出力する選択手段と、加算手段の出力が入力され、オンおよびオフに切り換え可能な出力スイッチとを備え、乗算手段は、入力される映像信号の走査線ごとにフィルタ係数を切り換え、選択手段は、各走査線群のうち最初の走査線が乗算手段に入力されているときに乗算手段の出力を選択してラインメモリに与え、それ以外のタイミングでは加算手段の出力を選択してラインメモリに与え、出力スイッチは、各走査線群のうち最後の走査線が乗算手段に入力されているときにオンするものである。
【００１１】
本発明に係る走査線変換回路においては、乗算手段により、入力される映像信号にフィルタ係数を乗算する。各走査線群のうち最初の走査線が乗算手段に入力されているときには、選択手段により乗算手段の出力を選択してラインメモリに与える。したがって、第１ラインの映像信号ｉ１にフィルタ係数ｋ１を乗算してラインメモリにｋ１・ｉ１を記憶することができる。
【００１２】
また、乗算手段により、入力される映像信号の走査線ごとにフィルタ係数を切り換える。また、加算手段によりラインメモリの出力と乗算手段の出力とを加算する。上記以外のタイミングでは、選択手段により、加算手段の出力を選択してラインメモリに与える。したがって、第２ラインの映像信号ｉ２に他のフィルタ係数ｋ２を乗算した乗算手段の出力ｋ２・ｉ２とラインメモリの出力ｋ１・ｉ１とを加算してラインメモリにｋ１・ｉ１＋ｋ２・ｉ２を記憶することができる。
【００１３】
したがって、上記の処理を繰り返すことにより、ラインメモリにｋ１・ｉ１＋ｋ２・ｉ２＋…＋ｋ（ｎ−１）・ｉ（ｎ−１）を記憶させる。出力スイッチは、各走査線群のうち最後の走査線（第ｎラインの映像信号）が乗算手段に入力されているときにオンになるので、最終的に第ｎラインの映像信号ｉｎに他のフィルタ係数ｋｎを乗算した乗算手段の出力ｋｎ・ｉｎとラインメモリの出力ｋ１・ｉ１＋ｋ２・ｉ２＋…＋ｋ（ｎ−１）・ｉ（ｎ−１）とを加算して得られるｋ１・ｉ１＋ｋ２・ｉ２＋…＋ｋｎ・ｉｎが出力される。
【００１４】
このように、１つの乗算手段、１つのラインメモリおよび１つの選択手段を用いて、ｎ本の走査線の映像信号を１本の走査線の映像信号に変換することができるので、回路構成を簡略化して回路コストを低減することができる走査線変換回路を実現することができる。
【００１５】
（２）第２の発明
第２の発明に係る走査線変換回路は、第１の発明に係る走査線変換回路の構成において、乗算手段は、入力される映像信号に第１のフィルタ係数を乗算して加算手段に出力する第１の乗算手段と、入力される映像信号に第２のフィルタ係数を乗算して選択手段に出力する第２の乗算手段とで構成され、第１の乗算手段および第２の乗算手段は、入力される映像信号の走査線ごとにそれぞれのフィルタ係数を切り換えるものである。
【００１６】
この場合、第２の乗算手段により、入力される映像信号に第２のフィルタ係数を乗算して選択手段に出力する。したがって、第２の乗算手段により第１ラインの映像信号ｉ１にフィルタ係数ｋ１を乗算してラインメモリにｋ１・ｉ１を記憶することができる。
【００１７】
また、第１の乗算手段により、入力される映像信号に第１のフィルタ係数を乗算して加算手段に出力する。したがって、第２ラインの映像信号ｉ２に他のフィルタ係数ｋ２を乗算した第１の乗算手段の出力ｋ２・ｉ２とラインメモリの出力ｋ１・ｉ１とを加算してラインメモリにｋ１・ｉ１＋ｋ２・ｉ２を記憶することができる。したがって、上記の処理を繰り返すことにより、ラインメモリにｋ１・ｉ１＋ｋ２・ｉ２＋…＋ｋｎ・ｉｎを記憶させることができる。
【００１８】
また、第１の乗算手段および第２の乗算手段により、入力される映像信号の走査線ごとにそれぞれのフィルタ係数を切り換えるとともに、加算手段によりラインメモリの出力と入力される映像信号に第１のフィルタ係数を乗算した第１の乗算手段の出力とを加算し、同時に、入力される映像信号に第２のフィルタ係数を乗算した第２の乗算手段の出力を選択手段により選択してラインメモリに記憶させることができる。
【００１９】
したがって、第ｎ＋１ラインの映像信号ｉ（ｎ＋１）に他のフィルタ係数ｋ（ｎ＋１）を乗算した第１の乗算手段の出力ｋ（ｎ＋１）・ｉ（ｎ＋１）とラインメモリの出力ｋ１・ｉ１＋ｋ２・ｉ２＋…＋ｋｎ・ｉｎとを加算してｋ１・ｉ１＋ｋ２・ｉ２＋…＋ｋ（ｎ＋１）・ｉ（ｎ＋１）を得ることができるとともに、第ｎ＋１ラインの映像信号ｉ（ｎ＋１）に他のフィルタ係数ｋ１を乗算した第２の乗算手段の出力ｋ１・ｉ（ｎ＋１）をラインメモリに記憶させることができる。
【００２０】
この結果、第ｎ＋１ラインの映像信号ｉ（ｎ＋１）に異なるフィルタ係数ｋ（ｎ＋１），ｋ１を別個に乗算することができ、第ｎ＋１ラインの映像信号ｉ（ｎ＋１）を変換後の２本の走査線の映像信号の変換処理に用いることができる。したがって、走査線数をｎ分の１にする場合に、フィルタのタップ数を増加させ、ｎ＋１本の走査線の映像信号から１本の走査線の映像信号を作成することができる。
【００２１】
このように、２つの乗算手段、１つのラインメモリおよび１つの選択手段を用いて、走査線数をｎ分の１に変換する場合にタップ数を増加させてｎ＋１本の走査線の映像信号から１本の走査線の映像信号を作成することができるので、回路構成を簡略化して回路コストを低減することができるとともに、より高精細な映像信号を作成することができる。
【００２２】
（３）第３の発明
第３の発明に係る走査線変換回路は、第１の発明に係る走査線変換回路の構成において、乗算手段は、入力される映像信号の１画素あたりの時間を複数の時間に時分割し、分割された時間毎にフィルタ係数を設定し、複数のフィルタ係数が乗じられた映像信号を時分割に出力し、ラインメモリは、乗算手段のフィルタ係数の切り換えと同期して映像信号の読み出しと書き込みとを切り換えるものである。
【００２３】
この場合、入力される映像信号の１画素あたりの時間を複数の時間に時分割し、分割された時間毎にフィルタ係数を設定し、複数のフィルタ係数が乗じられた映像信号を時分割に出力することができるので、第ｎ＋１ラインの映像信号ｉ（ｎ＋１）に異なるフィルタ係数ｋ（ｎ＋１），ｋ１を時分割に乗算することができる。したがって、第２の発明と同様に、第ｎ＋１ラインの映像信号ｉ（ｎ＋１）を変換後の２本の走査線の映像信号の変換処理に用いることができるので、走査線数をｎ分の１にする場合に、フィルタのタップ数を増加させ、ｎ＋１本の走査線の映像信号から１本の走査線の映像信号を作成することができる。
【００２４】
したがって、１つの乗算手段、１つのラインメモリおよび１つの選択手段を用いて、走査線数をｎ分の１に変換する場合にタップ数を増加させてｎ＋１本の走査線の映像信号から１本の走査線の映像信号を作成することができるので、回路構成をより簡略化して回路コストをより低減することができるとともに、より高精細な映像信号を作成することができる。
【００２５】
【発明の実施の形態】
以下、本発明に係る走査線変換回路の一例としてデジタル放送受信装置に用いられる垂直処理回路について説明する。なお、本発明が適用される走査線変換回路はこの例に特に限定されず、映像信号の走査線数を減少させるものであれば他の走査線変換回路に同様に適用することができ、他の受信装置等にも同様に用いることができる。
【００２６】
図１は、本発明の一実施の形態による垂直処理回路を用いたデジタル放送受信装置の構成を示すブロック図である。
【００２７】
図１に示すデジタル放送受信装置は、チューナ部２、ＡＶ（オーディオ・ビデオ）デコーダ３、画像圧縮回路４およびＡＶ出力回路５，６を備える。画像圧縮回路４は、水平処理回路７および垂直処理回路８を含む。
【００２８】
チューナ部２は、デジタル放送、例えば、ＢＳ（衛星放送）デジタル放送によるＢＳ電波を受信するパラボラアンテナ等からなるアンテナ１から出力されるＢＳ−ＩＦ信号を受け、ＢＳ−ＩＦ信号から所望の伝送チャンネルを選択するとともに所定の復調処理等を行い、トランスポートストリームＴＳをＡＶデコーダ３へ出力する。
【００２９】
ＡＶデコーダ３は、入力されるトランスポートストリームＴＳをデコードしてデジタル映像信号ＶＳを画像圧縮回路４およびＡＶ出力回路５へ出力する。
【００３０】
ＡＶ出力回路５は、入力されるデジタル映像信号ＶＳがＨＤ放送等による高精細な映像信号の場合、主映像出力として、ＨＤ放送等による高精細なデジタル映像信号ＶＳを当該放送方式に対応するテレビジョン等の表示装置に表示可能な主映像信号ＨＤに変換してＨＤ放送等の放送方式に対応する表示装置等（図示省略）に出力する。
【００３１】
画像圧縮回路４は、入力されるデジタル映像信号ＶＳがＨＤ放送等による高精細な映像信号の場合、デジタル映像信号ＶＳを水平方向および垂直方向に圧縮してＮＴＳＣまたはＰＡＬ等の従来の放送方式に適合する水平画素数および走査線数を有する圧縮デジタル映像信号ＶＴをＡＶ出力回路６へ出力する。
【００３２】
ＡＶ出力回路６は、副映像出力として、圧縮デジタル映像信号ＶＴをＮＴＳＣまたはＰＡＬ等の従来の放送方式に対応するテレビジョン等の表示装置に表示可能な副映像信号ＳＤに変換してＮＴＳＣまたはＰＡＬ等の従来の放送方式に対応する表示装置等（図示省略）に出力する。
【００３３】
水平処理回路７は、ＨＤ放送等の放送方式に適合する高精細な主映像出力とＮＴＳＣまたはＰＡＬ等の従来の放送方式に適合する通常の解像度の副映像出力との１走査線内の画素数の比に応じてデジタル映像信号ＶＳを水平方向に圧縮処理し、水平方向に圧縮されたデジタル映像信号ＨＴを垂直処理回路８へ出力する。
【００３４】
垂直処理回路８は、水平方向に圧縮されたデジタル映像信号ＨＴを主映像出力と副映像出力との走査線数の比に応じて垂直方向に圧縮し、すなわち主映像出力用の走査線数を有するデジタル映像信号ＨＴを副映像出力用の走査線数を有するデジタル映像信号ＶＴに変換してＡＶ出力回路６へ出力する。
【００３５】
上記の構成により、図１に示すデジタル放送受信装置は、高精細出力が可能な主映像出力とＮＴＳＣまたはＰＡＬ等の従来の放送方式に基づく副映像出力とを有し、ＨＤ放送等による高精細な映像信号をＮＴＳＣまたはＰＡＬ等の従来の放送方式による映像信号に変換することができ、従来のＮＴＳＣまたはＰＡＬ等の放送方式に対応した表示装置等を用いてＨＤ放送等による映像を表示することができる。
【００３６】
本実施の形態では、チューナ部２およびＡＶデコーダ３が受信手段に相当し、画像圧縮回路４が圧縮手段に相当し、垂直処理回路８が走査線変換回路に相当する。
【００３７】
次に、図１に示す垂直処理回路８について詳細に説明する。図２は、図１に示す垂直処理回路８の構成を示すブロック図である。
【００３８】
図２に示す垂直処理回路は、係数器８１、加算器８２、選択回路８３、ラインメモリ８４、制御回路８５および出力スイッチ８６を含む。
【００３９】
係数器８１は、入力されるデジタル映像信号ＨＴに制御回路８５により設定されたフィルタ係数ｋを乗算し、乗算結果を加算器８２および選択回路８３に出力する。加算器８２は、係数器８１の出力とラインメモリ８４の出力とを加算し、加算結果を選択回路８３および出力スイッチ８６へ出力する。選択回路８３は、制御回路８５によりその選択動作が制御され、係数器８１の出力および加算器８２の出力のうちの一方をラインメモリ８４へ出力する。出力スイッチ８６は、制御回路８５によりその出力動作が制御され、所定のタイミングで加算器８２からの出力をデジタル映像信号ＶＴとして出力する。制御回路８５は、係数器８１のフィルタ係数ｋ、選択回路８３の選択動作および出力スイッチ８６の出力動作を入力されるデジタル映像信号ＨＴの走査線ごとに切り換える。
【００４０】
本実施の形態では、係数器８１が乗算手段に相当し、加算器８２が加算手段に相当し、選択回路８３が選択手段に相当し、制御回路８５が制御手段に相当する。
【００４１】
図３は、図２に示す垂直処理回路により実行される走査線変換処理の一例を示す模式図である。図３に示す走査線変換処理は、走査線の数を３分の１に圧縮する１／３圧縮処理であり、入力される３本の走査線の映像信号から１本の走査線の映像信号を作成する。
【００４２】
図３に示すように、図２に示す垂直処理回路では、第１ラインの映像信号ｉ１にフィルタ係数ｋ１を乗算した値と、第２ラインの映像信号ｉ２にフィルタ係数ｋ２を乗算した値と、第３ラインの映像信号ｉ３にフィルタ係数ｋ３を乗算した値とを加算し、変換後の第１ラインの映像信号ｏ１として出力する。以降同様に、第４〜第６ラインの映像信号ｉ４〜ｉ６から変換後の第２ラインの映像信号ｏ２が作成され、第７〜第９ラインの映像信号ｉ７〜ｉ９から変換後の第３ラインの映像信号ｏ３が作成される。すなわち、３本の走査線の入力映像信号に所定のフィルタ係数ｋ１〜ｋ３を乗算してフィルタ処理を行い、１本の走査線の出力映像信号が作成され、走査線数が３分の１に低減される。
【００４３】
図４は、図３に示す走査線変換処理における図２に示す垂直処理回路の具体的な動作を説明するためのブロック図である。
【００４４】
まず、開始ラインの処理として、図４の（ａ）に示すように、第１ラインの映像信号ｉ１が係数器８１に入力されると、制御回路８５は係数器８１のフィルタ係数をｋ１に切り換え、係数器８１は第１ラインの映像信号ｉ１にフィルタ係数ｋ１を乗算する。このとき、選択回路８３は制御回路８５により係数器８１側を選択するように制御され、係数器８１の出力がラインメモリ８４に一旦格納される。すなわち、ラインメモリ８４には、ｋ１・ｉ１が格納される。なお、この処理では、出力スイッチ８６は、制御回路８５により加算器８２の出力を出力しないように設定されており、出力スイッチ８６の出力はオフされている。
【００４５】
次に、継続ラインの処理として、図４の（ｂ）に示すように、第２ラインの映像信号ｉ２が係数器８１に入力されると、制御回路８５は係数器８１のフィルタ係数をｋ２に切り換え、係数器８１は第２ラインの映像信号ｉ２にフィルタ係数ｋ２を乗算して加算器８２へ出力する。ここで、図４の（ａ）に示す処理により、ラインメモリ８４にはｋ１・ｉ１が格納されており、加算器８２は、係数器８１から出力されるｋ２・ｉ２とラインメモリ８４から出力されるｋ１・ｉ１とを加算してラインメモリ８４に出力し、ラインメモリ８４はｋ１・ｉ１＋ｋ２・ｉ２を一旦格納する。なお、この処理では、出力スイッチ８６は、制御回路８５により加算器８２の出力を出力しないように設定されており、出力スイッチ８６の出力はオフされている。
【００４６】
図５は、図４の（ｂ）に示す継続ラインの処理における係数器８１およびラインメモリ８４の動作を説明するためのタイミングチャートである。
【００４７】
図５に示すように、所定のクロックに同期して入力データとして１本の走査線を構成する各画素ｐ０〜ｐ２，…が係数器８１へ２クロック周期ごとに順次入力され、１クロック遅延して乗算値ｋ・ｐ０〜ｋ・ｐ２，…が順次係数器８１から出力される。このとき、係数器８１の出力に同期してラインメモリ８４からデータｍ０〜ｍ２，…が１クロック期間に順次読み出され、残りの１クロック期間に加算器８２の出力ｋ・ｐ０＋ｍ０〜ｋ・ｐ２＋ｍ２，…が順次ラインメモリ８４に書き込まれる。このように、係数器８１の出力期間の前半でラインメモリ８４のデータが読み出され、後半でラインメモリ８４にデータが書き込まれることにより、ラインメモリ８４に対するデータの入出力が適切なタイミングで行われ、図４の（ｂ）に示す継続ラインの処理が実行される。
【００４８】
最後に、終了ラインの処理として、図４の（ｃ）に示すように、第３ラインの映像信号ｉ３が係数器８１に入力されると、制御回路８５は係数器８１のフィルタ係数をｋ３に切り換え、係数器８１は第３ラインの映像信号ｉ３にフィルタ係数ｋ３を乗算して加算器８２へ出力する。ここで、図４の（ｂ）に示す処理により、ラインメモリ８４にはｋ１・ｉ１＋ｋ２・ｉ２が格納されており、加算器８２は、係数器８１から出力されるｋ３・ｉ３とラインメモリから出力されるｋ１・ｉ１＋ｋ２・ｉ２とを加算する。このとき、出力スイッチ８６は、制御回路８５により制御され、加算器８２の出力ｋ１・ｉ１＋ｋ２・ｉ２＋ｋ３・ｉ３を変換後の第１ラインの映像信号ｏ１として出力する。
【００４９】
上記の処理により３タップのフィルタ処理が行われ、３本の走査線の映像信号から１本の走査線の映像信号が作成され、上記の処理を繰り返すことにより、１／３圧縮処理が行われる。
【００５０】
なお、上記の説明では、３本の走査線の映像信号から１本の走査線の映像信号を作成する場合について述べたが、図４の（ｂ）に示す処理を順次継続することにより、任意の本数の走査線の映像信号から１本の走査線の映像信号を作成することができる。したがって、例えば、１０８０ｉ（走査線数５４０本かつインタレース）、７２０ｐ（走査線数７２０本かつプログレッシブ）、４８０ｐ（走査線数４８０本かつプログレッシブ）および４８０ｉ（走査線２４０本かつインタレース）等の種々の映像を４８０ｉの映像に変換したり、表示画面の上下部分にレターボックスを配置して中間部分に走査線数が１８０本の映像を表示したりすることができる。
【００５１】
上記のように、本実施の形態では、１つの係数器８１、１つのラインメモリ８４および１つの選択回路８３等を用いて、ｎ本の走査線の映像信号を１本の走査線の映像信号に変換することができるので、回路構成を簡略化して回路コストを低減することができる走査線変換回路を実現することができる。
【００５２】
次に、図１に示す垂直処理回路８の他の実施の形態について説明する。図６は、図１に示す垂直処理回路８の他の実施の形態の構成を示すブロック図である。
【００５３】
図６に示す垂直処理回路と図２に示す垂直処理回路とで異なる点は、係数器８７が付加され、選択回路８３が係数器８７の出力および加算器８２の出力のうちの一方を選択する選択回路８３ａに変更され、制御回路８５が係数器８１，８７、選択回路８３ａおよび出力スイッチ８６を制御する制御回路８５ａに変更された点であり、その他の点は図２に示す垂直処理回路と同様であるので同一部分には同一符号を付し、以下詳細な説明を省略する。
【００５４】
図６に示すように、係数器８７は、水平処理回路７により水平方向の圧縮処理が行われたデジタル映像信号ＨＴが入力され、制御回路８５ａにより設定されたフィルタ係数ｋ'をデジタル映像信号ＨＴに乗算し、乗算結果を選択回路８３ａに出力する。選択回路８３ａは、制御回路８５ａによりその選択動作が制御され、係数器８７の出力および加算器８２の出力のうちの一方をラインメモリ８４へ出力する。制御回路８５ａは、係数器８１，８７のフィルタ係数ｋ，ｋ'、選択回路８３ａの選択動作および出力スイッチ８６の出力動作を入力されるデジタル映像信号ＨＴの走査線ごとに切り換える。
【００５５】
本実施の形態では、係数器８１が第１の乗算手段に相当し、係数器８７が第２の乗算手段に相当し、加算器８２が加算手段に相当し、選択回路８３ａが選択手段に相当し、制御回路８５ａが制御手段に相当する。
【００５６】
図７は、図６に示す垂直処理回路により実行される走査線変換処理の一例を示す模式図である。図７に示す走査線変換処理は、走査線の数を３分の１に圧縮する１／３圧縮処理であり、入力される４本の走査線の映像信号から１本の走査線の映像信号を作成する。
【００５７】
図７に示すように、図６に示す垂直処理回路では、第１ラインの映像信号ｉ１にフィルタ係数ｋ１を乗算した値と、第２ラインの映像信号ｉ２にフィルタ係数ｋ２を乗算した値と、第３ラインの映像信号ｉ３にフィルタ係数ｋ３を乗算した値と、第４ラインの映像信号ｉ４にフィルタ係数ｋ４を乗算した値とを加算し、変換後の第１ラインの映像信号ｏ１として出力する。以降同様に、第４〜第７ラインの映像信号ｉ４〜ｉ７から変換後の第２ラインの映像信号ｏ２が作成され、第７〜第１０ラインの映像信号ｉ７〜ｉ１０から変換後の第３ラインの映像信号ｏ３が作成される。
【００５８】
このように、入力される映像信号うちの３ｍ＋１ライン（ｍは正数）の映像信号が出力される映像信号の変換に使用される終了ラインとなるとともに、次に出力される映像信号の変換に使用される開始ラインとなり、４本の走査線の入力映像信号に所定のフィルタ係数ｋ１〜ｋ４を乗算してフィルタ処理を行い、１本の走査線の出力映像信号が作成され、走査線数が３分の１に低減される。
【００５９】
図８は、図７に示す走査線変換処理における図６に示す垂直処理回路の具体的な動作を説明するためのブロック図である。
【００６０】
まず、開始ラインの処理として、図８の（ａ）に示すように、第１ラインの映像信号ｉ１が係数器８７に入力されると、制御回路８５ａは係数器８７のフィルタ係数をｋ１に切り換え、係数器８７は第１ラインの映像信号ｉ１にフィルタ係数ｋ７を乗算する。このとき、選択回路８３ａは制御回路８５ａにより係数器８７側を選択するように制御され、係数器８７の出力がラインメモリ８４に一旦格納される。すなわち、ラインメモリ８４には、ｋ１・ｉ１が格納される。なお、この処理では、出力スイッチ８６は、制御回路８５ａにより加算器８２の出力を出力しないように設定されており、出力スイッチ８６の出力はオフされている。
【００６１】
次に、継続ラインの処理として、図８の（ｂ）に示すように、第２ラインの映像信号ｉ２が係数器８１に入力されると、制御回路８５ａは係数器８１のフィルタ係数をｋ２に切り換え、係数器８１は第２ラインの映像信号ｉ２にフィルタ係数ｋ２を乗算して加算器８２へ出力する。ここで、図８の（ａ）に示す処理により、ラインメモリ８４にはｋ１・ｉ１が格納されており、加算器８２は、係数器８１から出力されるｋ２・ｉ２とラインメモリから出力されるｋ１・ｉ１とを加算してラインメモリ８４に出力し、ラインメモリ８４はｋ１・ｉ１＋ｋ２・ｉ２を一旦格納する。なお、この処理では、出力スイッチ８６は、制御回路８５ａにより加算器８２の出力を出力しないように設定されており、出力スイッチ８６の出力はオフされている。
【００６２】
次に、上記の継続ラインの処理が第３ラインの映像信号ｉ３に対して行われ、係数器８１により第３ラインの映像信号ｉ３にフィルタ係数ｋ３が乗算され、最終的に、ラインメモリ８４にｋ１・ｉ１＋ｋ２・ｉ２＋ｋ３・ｉ３が格納される。
【００６３】
次に、終了ラインおよび開始ラインの処理として、図８の（ｃ）に示すように、第４ラインの映像信号ｉ４が係数器８１，８７に入力されると、制御回路８５ａは係数器８１のフィルタ係数をｋ４に切り換えるとともに、係数器８７のフィルタ係数をｋ１に切り換え、係数器８１は第４ラインの映像信号ｉ４にフィルタ係数ｋ４を乗算して加算器８２へ出力し、係数器８７は第４ラインの映像信号ｉ４にフィルタ係数ｋ１を乗算して選択回路８３ａへ出力する。
【００６４】
ここで、図８の（ｂ）に示す処理により、ラインメモリ８４にはｋ１・ｉ１＋ｋ２・ｉ２＋ｋ３・ｉ３が格納されており、加算器８２は、係数器８１から出力されるｋ４・ｉ４とラインメモリ８４から出力されるｋ１・ｉ１＋ｋ２・ｉ２＋ｋ３・ｉ３とを加算する。このとき、出力スイッチ８６は、制御回路８５ａにより制御され、加算器８２の出力ｋ１・ｉ１＋ｋ２・ｉ２＋ｋ３・ｉ３＋ｋ４・ｉ４を変換後の第１ラインの映像信号ｏ１として出力する。
【００６５】
一方、選択回路８３ａは制御回路８５ａにより係数器８７側を選択するように制御され、係数器８７の出力がラインメモリ８４に一旦格納される。すなわち、ラインメモリ８４には、ｋ１・ｉ４が格納される。
【００６６】
次に、第５および第６ラインの映像信号ｉ５，ｉ６に対して図８の（ｂ）に示す処理が実行され、第７ラインの映像信号ｉ７に対して図８の（ｃ）に示す処理が実行され、第４ないし第７ラインの映像信号ｉ４〜ｉ７から変換後の第２ラインの映像信号ｏ２が作成される。
【００６７】
上記の処理が繰り返され、表示画面の下端の最終ラインの一つ前のラインの映像信号ｉｘ−１に対して図８の（ｂ）に示す処理が行われた後、最後に、最終ラインの処理として、図８の（ｄ）に示すように、最終ラインの映像信号ｉｘが係数器８１に入力されると、制御回路８５ａは係数器８１のフィルタ係数をｋ４に切り換え、係数器８１は最終ラインの映像信号ｉｘにフィルタ係数ｋ４を乗算して加算器８２へ出力する。ここで、図８の（ｂ）に示す処理により、ラインメモリ８４にはｋ１・ｉｘ−３＋ｋ２・ｉｘ−２＋ｋ３・ｉｘ−１が格納されており、加算器８２は、係数器８１から出力されるｋ４・ｉｘとラインメモリから出力されるｋ１・ｉｘ−３＋ｋ２・ｉｘ−２＋ｋ３・ｉｘ−１とを加算する。このとき、出力スイッチ８６は、制御回路８５により制御され、加算器８２の出力ｋ１・ｉｘ−３＋ｋ２・ｉｘ−２＋ｋ３・ｉｘ−１＋ｋ４・ｉｘを変換後の最終ラインの映像信号ｏｙとして出力する。
【００６８】
上記の処理により４タップのフィルタ処理が行われ、４本の走査線の映像信号から１本の走査線の映像信号が作成され、上記の処理を繰り返すことにより、１／３圧縮処理が行われる。なお、上記の説明では、４本の走査線の映像信号から１本の走査線の映像信号を作成する場合について述べたが、図８の（ｂ）に示す処理を順次継続することにより、任意の本数の走査線の映像信号から１本の走査線の映像信号を作成することができる。
【００６９】
上記のように、本実施の形態では、２つの係数器８１，８７、１つのラインメモリ８４および１つの選択回路８３ａ等を用いて、１／ｎ圧縮処理を行う場合に、ｎ＋１本の走査線の映像信号を１本の走査線の映像信号に変換することができるので、回路構成を簡略化して回路コストを低減することができる走査線変換回路を実現することができる。
【００７０】
また、本実施の形態では、１／ｎ圧縮処理を行う場合に、ｎ＋１本の走査線の映像信号から１本の走査線の映像信号を作成しているので、フィルタのタップ数を増加させることができる。したがって、フィルタのカットオフ周波数におけるフィルタ特性の傾きをより急峻にし、フィルタ特性をより向上することができるので、より高精細な映像信号に変換することができ、変換後の映像をより細かい部分まで判別することができる。例えば、黒白の縞模様を表示する場合、縞として判別できる限界をより細くすることができ、より高精細な映像を得ることができる。
【００７１】
次に、図１に示す垂直処理回路８のさらに他の実施の形態について説明する。図９は、図１に示す垂直処理回路８のさらに他の実施の形態の構成を示すブロック図である。
【００７２】
図９に示す垂直処理回路と図２に示す垂直処理回路とで異なる点は、制御回路８５ｂの制御により係数器８１ａのフィルタ係数を時分割に切り換える係数設定回路８８が付加された点であり、その他の点は図２に示す垂直処理回路と同様であるので同一部分には同一符号を付し、以下詳細な説明を省略する。
【００７３】
図９に示すように、係数設定回路８８は、制御回路８５ｂに制御され、係数器８１ａのフィルタ係数を第１のフィルタ係数ｋと第２のフィルタ係数ｋ'とに時分割に切り換える。
【００７４】
本実施の形態では、係数器８１ａが乗算手段に相当し、加算器８２が加算手段に相当し、選択回路８３が選択手段に相当し、制御回路８５ｂおよび係数設定回路８８が制御手段に相当する。
【００７５】
図９に示す垂直処理回路でも、図７に示す走査線変換処理を実行することができ、具体的には、以下のように動作する。
【００７６】
まず、制御回路８５ｂは、係数設定回路８８を制御し、係数設定回路８８は、係数器８１ａのフィルタ係数を第１のフィルタ係数ｋに切り換え、図４の（ａ）および（ｂ）に示す開始ラインの処理および継続ライン処理と同様の処理が第１〜第３ラインの映像信号ｉ１〜ｉ３に対してそれぞれ実行され、ラインメモリ８４にｋ１・ｉ１＋ｋ２・ｉ２＋ｋ３・ｉ３が一旦格納される。
【００７７】
次に、制御回路８５ｂは、係数設定回路８８を制御し、係数設定回路８８は、係数器８１ａのフィルタ係数を第１のフィルタ係数ｋと第２のフィルタ係数ｋ'とに時分割に切り換え、第４ラインの映像信号ｉ４に対して図８の（ｃ）に示す終了ラインおよび開始ラインの処理と実質的に同じ処理が以下のようにして行われる。
【００７８】
まず、図８の（ｃ）に示す終了ラインおよび開始ラインの処理と同様に、第４ラインの映像信号ｉ４が係数器８１ａに入力されると、制御回路８５ｂは係数器８１ａのフィルタ係数を第１のフィルタ係数ｋ４に切り換え、係数器８１ａは第４ラインの映像信号ｉ４に第１のフィルタ係数ｋ４を乗算して加算器８２へ出力する。このとき、図４の（ｂ）に示す処理により、ラインメモリ８４にはｋ１・ｉ１＋ｋ２・ｉ２＋ｋ３・ｉ３が格納されており、加算器８２は、係数器８１ａから出力されるｋ４・ｉ４とラインメモリから出力されるｋ１・ｉ１＋ｋ２・ｉ２＋ｋ３・ｉ３とを加算する。このとき、出力スイッチ８６は、制御回路８５ｂにより制御され、加算器８２の出力ｋ１・ｉ１＋ｋ２・ｉ２＋ｋ３・ｉ３＋ｋ４・ｉ４を変換後の第１ラインの映像信号ｏ１として出力する。
【００７９】
また、制御回路８５ｂは係数器８１ａのフィルタ係数を第１のフィルタ係数ｋ４に切り換えた後にさらに第２のフィルタ係数ｋ１に切り換え、係数器８１ａは第４ラインの映像信号ｉ４に第２のフィルタ係数ｋ１を乗算して選択回路８３へ出力する。選択回路８３は制御回路８５ｂにより係数器８１ａ側を選択するように制御され、係数器８１ａの出力がラインメモリ８４に一旦格納される。すなわち、ラインメモリ８４には、ｋ１・ｉ４が格納される。
【００８０】
図１０は、図８の（ｃ）に示す終了ラインおよび開始ラインの処理における係数器８１ａ、ラインメモリ８４および出力スイッチ８６の動作を説明するためのタイミングチャートである。
【００８１】
図１０に示すように、所定のクロックに同期して入力データとして第４ラインの映像信号ｉ４を構成する各画素ｐ０〜ｐ２，…が係数器８１ａへ２クロック周期ごとに順次入力される。このとき、係数器８１ａのフィルタ係数がクロックに同期して第１のフィルタ係数ｋと第２のフィルタ係数ｋ'とに時分割に切り換えられる。したがって、１クロック遅延して乗算値ｋ・ｐ０，ｋ'・ｐ０，ｋ・ｐ１，ｋ'・ｐ１，ｋ・ｐ１，ｋ'・ｐ２，…がクロックに同期して順次係数器８１ａから出力される。
【００８２】
このとき、係数器８１ａの第１のフィルタ係数ｋの乗算出力に同期してラインメモリ８４からデータｍ０〜ｍ２，…が１クロック期間に順次読み出され、係数器８１ａの第２のフィルタ係数ｋ'の乗算出力ｋ'・ｐ０，ｋ'・ｐ１，ｋ'・ｐ２，…が選択回路８３により選択され、残りの１クロック期間に順次ラインメモリ８４に書き込まれる。一方、係数器８１ａの第１のフィルタ係数ｋの乗算出力ｋ・ｐ０，ｋ・ｐ１，ｋ・ｐ２，…とラインメモリ８４の読み出しデータｍ０〜ｍ２，…とが加算器８２により順次加算され、加算器８２の出力ｋ・ｐ０＋ｍ０，ｋ・ｐ１＋ｍ１，…が出力スイッチ８６から２クロック周期ごとに順次出力される。
【００８３】
このように、係数器８１ａの第１のフィルタ係数ｋと第２のフィルタ係数ｋ'との切り換え、ラインメモリ８４のデータの読み出しおよび書き込み等が適切なタイミングで行われ、図８の（ｃ）に示す終了ラインおよび開始ラインの処理が実質的に実行される。
【００８４】
次に、制御回路８５ｂは、係数設定回路８８を制御し、係数設定回路８８は、係数器８１ａのフィルタ係数を第１のフィルタ係数ｋに切り換え、第５および第６ラインの映像信号ｉ５，ｉ６に対して図４の（ｂ）に示す処理が実行される。
【００８５】
次に、制御回路８５ｂは、係数設定回路８８を制御し、係数設定回路８８は、係数器８１ａのフィルタ係数を第１のフィルタ係数ｋと第２のフィルタ係数ｋ'とに時分割に切り換え、第７ラインの映像信号ｉ７に対して図８の（ｃ）に示す処理が実行され、第４ないし第７ラインの映像信号ｉ４〜ｉ７から変換後の第２ラインの映像信号ｏ２が作成される。
【００８６】
上記の処理が繰り返され、最終ラインの一つ前のラインの映像信号ｉｘ−１に対して図４の（ｂ）に示す処理が行われた後、制御回路８５ｂは、係数設定回路８８を制御し、係数設定回路８８は、係数器８１ａのフィルタ係数を第１のフィルタ係数ｋに切り換え、図８の（ｄ）に示す最終ラインの処理が実行される。
【００８７】
上記のように、本実施の形態では、１つの係数器８１ａ、１つのラインメモリ８４および１つの選択回路８３等を用いて、１／ｎ圧縮処理を行う場合に、ｎ＋１本の走査線の映像信号を１本の走査線の映像信号に変換することができるので、図６に示す垂直処理回路と同様の効果を得ることができるとともに、回路構成をより簡略化して回路コストをより低減することができる走査線変換回路を実現することができる。
【００８８】
【発明の効果】
本発明によれば、１つの乗算手段、１つのラインメモリおよび１つの選択手段を用いて、ｎ本の走査線の映像信号を１本の走査線の映像信号に変換することができるので、回路構成を簡略化して回路コストを低減することができる走査線変換回路を実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態による垂直処理回路を用いたデジタル放送受信装置の構成を示すブロック図
【図２】図１に示す垂直処理回路の構成を示すブロック図
【図３】図２に示す垂直処理回路により実行される走査線変換処理の一例を示す模式図
【図４】図３に示す走査線変換処理における図２に示す垂直処理回路の具体的な動作を説明するためのブロック図
【図５】図４に示す継続ラインの処理における係数器およびラインメモリの動作を説明するためのタイミングチャート
【図６】図１に示す垂直処理回路の他の実施の形態の構成を示すブロック図
【図７】図６に示す垂直処理回路により実行される走査線変換処理の一例を示す模式図
【図８】図７に示す走査線変換処理における図６に示す垂直処理回路の具体的な動作を説明するためのブロック図
【図９】図１に示す垂直処理回路のさらに他の実施の形態の構成を示すブロック図
【図１０】図８に示す終了ラインおよび開始ラインの処理における係数器、ラインメモリおよび出力スイッチの動作を説明するためのタイミングチャート
【図１１】従来の走査線変換回路の構成を示すブロック図
【符号の説明】
１アンテナ
２チューナ部
３ＡＶデコーダ
４画像圧縮回路
５，６ＡＶ出力回路
７水平処理回路
８垂直処理回路
８１，８１ａ，８７係数器
８２加算器
８３，８３ａ選択回路
８４ラインメモリ
８５，８５ａ，８５ｂ制御回路
８６出力スイッチ[0001]
BACKGROUND OF THE INVENTION
The present invention provides a scanning line conversion circuit for converting the number of scanning lines of a video signal. On the road It is related.
[0002]
[Prior art]
In recent years, digitalization of television broadcasts has been promoted, and various video formats such as 1080i and 480i have been adopted in BS (broadcast satellite) digital broadcasts. For example, they are used for HD (digital high-definition) broadcasts. The number of scanning lines of the 1080i video signal is 540. On the other hand, the number of scanning lines of a video signal based on a broadcasting system such as NTSC or PAL used for conventional analog broadcasting is 263 or 313.
[0003]
In this way, video signals having various numbers of scanning lines are mixedly used. For example, in order to display images based on video signals having different numbers of scanning lines on a television set compatible with a conventional broadcasting system such as NTSC or PAL. Needs to convert the number of scanning lines to a number suitable for a broadcasting system such as NTSC or PAL, and the following scanning line conversion circuit is used.
[0004]
FIG. 11 is a block diagram showing a configuration of a conventional scanning line conversion circuit. The scanning line conversion circuit shown in FIG. 11 includes line memories 101 to 103, selection circuits 104 to 106, coefficient units 107 to 109, and an adder 110.
[0005]
The video signals HT before scanning line conversion are sequentially input to the line memories 101 to 103 for each scanning line. For example, the video signals i1 to i3 of the first to third lines before scanning line conversion are input, respectively. The line memories 101 to 103 output the stored video signals i1 to i3 of the first to third lines to the selection circuits 104 to 106. The selection circuits 104 to 106 select the outputs of the line memories 101 to 103 and output the video signals i1 to i3 of the first to third lines to the coefficient units 107 to 109.
[0006]
The coefficient unit 107 multiplies the video signal i1 of the first line by the filter coefficient k1 and outputs the result to the adder 110. Coefficient unit 108 multiplies video signal i2 of the second line by filter coefficient k2, and outputs the result to adder 110. The coefficient unit 109 multiplies the video signal i3 of the third line by the filter coefficient k2, and outputs the result to the adder 110. The adder 110 adds the outputs of the coefficient units 107 to 109, and outputs k1 · i1 + k2 · i2 + k3 · i3 as the converted video signal VT.
[0007]
In this way, a 3-tap filter operation is performed, and the video signal VT of one scanning line is output from the video signals HT of the three scanning lines of the first to third lines. By repeating such processing, a video signal VT having one-third scanning lines of the video signal HT is created.
[0008]
[Problems to be solved by the invention]
As described above, in the conventional scanning line conversion circuit, when the number of scanning lines is reduced to 1 / n, video signals of n scanning lines before conversion are stored in n line memories, and n number of scanning lines are stored. Since the output of the line memory is selected by n selection circuits and each coefficient is multiplied by each output coefficient by n coefficient units, n line memories, selection circuits and coefficient units are required, and the circuit configuration is complicated. As a result, the circuit cost increases.
[0009]
An object of the present invention is to provide a scanning line conversion circuit capable of simplifying the circuit configuration and reducing the circuit cost. The road Is to provide.
[0010]
[Means for Solving the Problems]
(1) First invention
The scanning line conversion circuit according to the first invention is: By converting the scanning line group into one scanning line for each scanning line group including a predetermined number of scanning lines A scanning line conversion circuit for converting the number of scanning lines of a video signal, the multiplication means for multiplying an input video signal by a filter coefficient; , Movie A line memory for storing the image signal; an adding means for adding the output of the line memory and the output of the multiplying means; and a selecting means for selecting one of the output of the multiplying means and the output of the adding means and outputting it to the line memory And an output switch to which the output of the adding means is input and which can be switched on and off, the multiplying means switches the filter coefficient for each scanning line of the input video signal, and the selecting means The first scan line in each scan line group Multiplication means Enter The output of the multiplication means is selected and given to the line memory when it is being applied, and the output of the addition means is selected and given to the line memory at other timings. The last scan line in each scan line group is Multiplication means Enter It turns on when it is being powered.
[0011]
In the scanning line conversion circuit according to the present invention, the multiplying means multiplies the input video signal by the filter coefficient. The first scan line in each scan line group Multiplication means Enter When the power is being applied, the output of the multiplication means is selected by the selection means and applied to the line memory. Therefore, the video signal i1 of the first line can be multiplied by the filter coefficient k1, and k1 · i1 can be stored in the line memory.
[0012]
Also, The multiplication means switches the filter coefficient for each scanning line of the input video signal. Also, The output of the line memory and the output of the multiplication means are added by the addition means. To do. At timings other than the above, the selection means selects the output of the addition means and supplies it to the line memory. Therefore, the output k2 · i2 of the multiplication means obtained by multiplying the video signal i2 of the second line by another filter coefficient k2 and the output k1 · i1 of the line memory are added to store k1 · i1 + k2 · i2 in the line memory. Can do.
[0013]
Therefore, by repeating the above processing, k1 · i1 + k2 · i2 +... + K (n−1) · i (n−1) is stored in the line memory. The Since the output switch is turned on when the last scanning line (the video signal of the nth line) in each scanning line group is input to the multiplication unit, Finally, the output kn · in of the multiplication means obtained by multiplying the video signal in of the n-th line by another filter coefficient kn and the output k1 · i1 + k2 · i2 + ... + k (n−1) · i (n−1) of the line memory And add can get k1 · i1 + k2 · i2 + ... + kn · in Is output .
[0014]
In this way, the video signal of n scanning lines can be converted into the video signal of one scanning line by using one multiplication means, one line memory and one selection means. A scanning line conversion circuit that can be simplified and reduced in circuit cost can be realized.
[0015]
(2) Second invention
According to a second aspect of the present invention, in the configuration of the scanning line conversion circuit according to the first aspect, the multiplication means multiplies the input video signal by the first filter coefficient. And output to the adding means A first multiplying unit and an input video signal multiplied by a second filter coefficient; And output to the selection means A second multiplying means; The first multiplication means and the second multiplication means switch the respective filter coefficients for each scanning line of the input video signal. Is.
[0016]
in this case, By the second multiplication means, Multiply the input video signal by the second filter coefficient To the selection means. Therefore, the video signal i1 of the first line can be multiplied by the filter coefficient k1 by the second multiplication means, and k1 · i1 can be stored in the line memory.
[0017]
Also, By the first multiplication means, Multiply the input video signal by the first filter coefficient Output to the adding means. Therefore, the output k2 · i2 of the first multiplication means obtained by multiplying the video signal i2 of the second line by another filter coefficient k2 and the output k1 · i1 of the line memory are added to obtain k1 · i1 + k2 · i2 in the line memory. Can be remembered. Therefore, by repeating the above processing, k1 · i1 + k2 · i2 +... + Kn · in can be stored in the line memory.
[0018]
Also, Each filter coefficient is switched for each scanning line of the input video signal by the first multiplication unit and the second multiplication unit. At the same time, the addition means adds the output of the line memory and the output of the first multiplication means obtained by multiplying the input video signal by the first filter coefficient, and simultaneously adds the second filter coefficient to the input video signal. The output of the multiplied second multiplication means can be selected by the selection means and stored in the line memory.
[0019]
Therefore, the output k (n + 1) · i (n + 1) of the first multiplication means obtained by multiplying the video signal i (n + 1) of the n + 1th line by another filter coefficient k (n + 1) and the output k1 · i1 + k2 · i2 + of the line memory. ... + kn · in can be added to obtain k1 · i1 + k2 · i2 + ... + k (n + 1) · i (n + 1) and the video signal i (n + 1) of the (n + 1) th line is multiplied by another filter coefficient k1. The output k1 · i (n + 1) of the second multiplication means can be stored in the line memory.
[0020]
As a result, the video signal i (n + 1) of the (n + 1) th line can be separately multiplied by different filter coefficients k (n + 1) and k1, and two scans after conversion of the video signal i (n + 1) of the (n + 1) th line are converted. It can be used for conversion processing of video signals of lines. Therefore, when the number of scanning lines is reduced to 1 / n, the number of filter taps can be increased, and a video signal of one scanning line can be created from the video signals of n + 1 scanning lines.
[0021]
In this way, when the number of scanning lines is converted to 1 / n using two multiplication means, one line memory, and one selection means, the number of taps is increased and the video signal of n + 1 scanning lines is used. Since a video signal of one scanning line can be created, the circuit configuration can be simplified to reduce the circuit cost, and a higher definition video signal can be created.
[0022]
(3) Third invention
A scanning line conversion circuit according to a third aspect of the invention is the configuration of the scanning line conversion circuit according to the first aspect of the invention. The multiplying means time-divides the time per pixel of the input video signal into a plurality of times, sets a filter coefficient for each divided time, and time-divides the video signal multiplied by the plurality of filter coefficients. The line memory outputs and switches the reading and writing of the video signal in synchronization with the switching of the filter coefficient of the multiplication means. Is.
[0023]
in this case, The time per pixel of the input video signal is time-divided into a plurality of times, a filter coefficient is set for each divided time, and a video signal multiplied by the plurality of filter coefficients is output in a time-sharing manner. Therefore, different filter coefficients k (n + 1) and k1 can be multiplied in time division by the video signal i (n + 1) of the (n + 1) th line. Therefore, similarly to the second invention, the video signal i (n + 1) of the (n + 1) th line can be used for the conversion processing of the video signals of the two scanning lines after the conversion, so the number of scanning lines is reduced to 1 / n. In this case, the number of filter taps can be increased, and a video signal of one scanning line can be created from the video signals of n + 1 scanning lines.
[0024]
Therefore, when the number of scanning lines is converted to 1 / n using one multiplication unit, one line memory, and one selection unit, the number of taps is increased to one from the video signal of n + 1 scanning lines. Since the video signal of the scanning line can be created, the circuit configuration can be further simplified, the circuit cost can be further reduced, and a higher definition video signal can be created.
[0025]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a vertical processing circuit used in a digital broadcast receiving apparatus will be described as an example of a scanning line conversion circuit according to the present invention. The scanning line conversion circuit to which the present invention is applied is not particularly limited to this example, and can be similarly applied to other scanning line conversion circuits as long as the number of scanning lines of the video signal is reduced. It can also be used in the same manner for other receivers.
[0026]
FIG. 1 is a block diagram showing a configuration of a digital broadcast receiving apparatus using a vertical processing circuit according to an embodiment of the present invention.
[0027]
The digital broadcast receiver shown in FIG. 1 includes a tuner unit 2, an AV (audio / video) decoder 3, an image compression circuit 4, and AV output circuits 5 and 6. The image compression circuit 4 includes a horizontal processing circuit 7 and a vertical processing circuit 8.
[0028]
The tuner unit 2 receives a BS-IF signal output from an antenna 1 including a parabolic antenna that receives BS radio waves by digital broadcasting, for example, BS (satellite broadcasting) digital broadcasting, and receives a desired transmission channel from the BS-IF signal. And a predetermined demodulation process, etc., and the transport stream TS is output to the AV decoder 3.
[0029]
The AV decoder 3 decodes the input transport stream TS and outputs the digital video signal VS to the image compression circuit 4 and the AV output circuit 5.
[0030]
When the input digital video signal VS is a high-definition video signal by HD broadcast or the like, the AV output circuit 5 uses the high-definition digital video signal VS by HD broadcast or the like as a main video output for a television corresponding to the broadcast system. It is converted into a main video signal HD that can be displayed on a display device such as John and output to a display device (not shown) corresponding to a broadcasting system such as HD broadcasting.
[0031]
When the input digital video signal VS is a high-definition video signal by HD broadcasting or the like, the image compression circuit 4 compresses the digital video signal VS in the horizontal direction and the vertical direction to obtain a conventional broadcasting system such as NTSC or PAL. A compressed digital video signal VT having a suitable number of horizontal pixels and number of scanning lines is output to the AV output circuit 6.
[0032]
The AV output circuit 6 converts the compressed digital video signal VT as a sub-video output into a sub-video signal SD that can be displayed on a display device such as a television corresponding to a conventional broadcasting system such as NTSC or PAL, and outputs NTSC or PAL. To a display device or the like (not shown) corresponding to the conventional broadcasting system.
[0033]
The horizontal processing circuit 7 has a number of pixels in one scanning line of a high-definition main video output adapted to a broadcasting system such as HD broadcasting and a sub-picture output having a normal resolution adapted to a conventional broadcasting system such as NTSC or PAL. The digital video signal VS is compressed in the horizontal direction according to the ratio, and the digital video signal HT compressed in the horizontal direction is output to the vertical processing circuit 8.
[0034]
The vertical processing circuit 8 compresses the digital video signal HT compressed in the horizontal direction in the vertical direction according to the ratio of the number of scanning lines of the main video output and the sub video output, that is, the number of scanning lines for main video output. The digital video signal HT is converted into a digital video signal VT having the number of scanning lines for sub-video output and output to the AV output circuit 6.
[0035]
With the above configuration, the digital broadcast receiving apparatus shown in FIG. 1 has a main video output capable of high-definition output and a sub-video output based on a conventional broadcasting system such as NTSC or PAL, and is high-definition by HD broadcasting or the like. Video signals can be converted into video signals based on conventional broadcasting schemes such as NTSC or PAL, and video based on HD broadcasting or the like can be displayed using a display device or the like that supports conventional broadcasting schemes such as NTSC or PAL. Can do.
[0036]
In the present embodiment, the tuner unit 2 and the AV decoder 3 correspond to receiving means, the image compression circuit 4 corresponds to compression means, and the vertical processing circuit 8 corresponds to a scanning line conversion circuit.
[0037]
Next, the vertical processing circuit 8 shown in FIG. 1 will be described in detail. FIG. 2 is a block diagram showing a configuration of the vertical processing circuit 8 shown in FIG.
[0038]
The vertical processing circuit shown in FIG. 2 includes a coefficient unit 81, an adder 82, a selection circuit 83, a line memory 84, a control circuit 85, and an output switch 86.
[0039]
The coefficient unit 81 multiplies the input digital video signal HT by the filter coefficient k set by the control circuit 85 and outputs the multiplication result to the adder 82 and the selection circuit 83. The adder 82 adds the output of the coefficient unit 81 and the output of the line memory 84, and outputs the addition result to the selection circuit 83 and the output switch 86. The selection circuit 83 has its selection operation controlled by the control circuit 85, and outputs one of the output of the coefficient unit 81 and the output of the adder 82 to the line memory 84. The output operation of the output switch 86 is controlled by the control circuit 85, and the output from the adder 82 is output as a digital video signal VT at a predetermined timing. The control circuit 85 switches the filter coefficient k of the coefficient unit 81, the selection operation of the selection circuit 83, and the output operation of the output switch 86 for each scanning line of the input digital video signal HT.
[0040]
In the present embodiment, the coefficient unit 81 corresponds to multiplication means, the adder 82 corresponds to addition means, the selection circuit 83 corresponds to selection means, and the control circuit 85 corresponds to control means.
[0041]
FIG. 3 is a schematic diagram showing an example of a scanning line conversion process executed by the vertical processing circuit shown in FIG. The scanning line conversion process shown in FIG. 3 is a 1/3 compression process for compressing the number of scanning lines to one-third, and the video signal of one scanning line is converted from the video signals of three scanning lines inputted. Create
[0042]
As shown in FIG. 3, in the vertical processing circuit shown in FIG. 2, the value obtained by multiplying the video signal i1 of the first line by the filter coefficient k1, the value obtained by multiplying the video signal i2 of the second line by the filter coefficient k2, A value obtained by multiplying the video signal i3 of the third line by the filter coefficient k3 is added and output as the converted video signal o1 of the first line. Thereafter, similarly, the converted video signal o2 of the second line is generated from the video signals i4 to i6 of the fourth to sixth lines, and the converted third line from the video signals i7 to i9 of the seventh to ninth lines. Video signal o3 is generated. That is, the input video signals of the three scanning lines are multiplied by predetermined filter coefficients k1 to k3 to perform a filter process, and an output video signal of one scanning line is created, and the number of scanning lines is reduced to one third. Reduced.
[0043]
FIG. 4 is a block diagram for explaining a specific operation of the vertical processing circuit shown in FIG. 2 in the scanning line conversion processing shown in FIG.
[0044]
First, as processing of the start line, as shown in FIG. 4A, when the video signal i1 of the first line is input to the coefficient unit 81, the control circuit 85 switches the filter coefficient of the coefficient unit 81 to k1. The coefficient unit 81 multiplies the video signal i1 of the first line by the filter coefficient k1. At this time, the selection circuit 83 is controlled by the control circuit 85 to select the coefficient unit 81 side, and the output of the coefficient unit 81 is temporarily stored in the line memory 84. That is, k1 · i1 is stored in the line memory 84. In this process, the output switch 86 is set not to output the output of the adder 82 by the control circuit 85, and the output of the output switch 86 is turned off.
[0045]
Next, as processing of the continuation line, as shown in FIG. 4B, when the video signal i2 of the second line is input to the coefficient unit 81, the control circuit 85 sets the filter coefficient of the coefficient unit 81 to k2. Then, the coefficient unit 81 multiplies the video signal i2 of the second line by the filter coefficient k2 and outputs the result to the adder 82. Here, k1 · i1 is stored in the line memory 84 by the processing shown in FIG. 4A, and the adder 82 outputs k2 · i2 output from the coefficient unit 81 and the line memory 84. K1 · i1 are added and output to the line memory 84. The line memory 84 temporarily stores k1 · i1 + k2 · i2. In this process, the output switch 86 is set not to output the output of the adder 82 by the control circuit 85, and the output of the output switch 86 is turned off.
[0046]
FIG. 5 is a timing chart for explaining the operations of the coefficient multiplier 81 and the line memory 84 in the continuation line processing shown in FIG.
[0047]
As shown in FIG. 5, the pixels p0 to p2,... Constituting one scanning line as input data in synchronization with a predetermined clock are sequentially input to the coefficient unit 81 every two clock cycles and delayed by one clock. Multiplier values k · p0 to k · p2,. At this time, the data m0 to m2,... Are sequentially read from the line memory 84 in one clock period in synchronization with the output of the coefficient unit 81, and the outputs k · p0 + m0 to k · p2 + m2 of the adder 82 in the remaining one clock period. ,... Are sequentially written in the line memory 84. In this way, the data in the line memory 84 is read out in the first half of the output period of the coefficient unit 81, and the data is written in the line memory 84 in the second half, so that data input / output to / from the line memory 84 is performed at an appropriate timing. The continuation line process shown in FIG. 4B is executed.
[0048]
Finally, as the processing of the end line, as shown in FIG. 4C, when the video signal i3 of the third line is input to the coefficient unit 81, the control circuit 85 sets the filter coefficient of the coefficient unit 81 to k3. Switching, the coefficient unit 81 multiplies the video signal i3 of the third line by the filter coefficient k3 and outputs the result to the adder 82. Here, k1 · i1 + k2 · i2 is stored in the line memory 84 by the process shown in FIG. 4B, and the adder 82 outputs k3 · i3 output from the coefficient unit 81 and the line memory. K1 · i1 + k2 · i2 are added. At this time, the output switch 86 is controlled by the control circuit 85 and outputs the output k1 · i1 + k2 · i2 + k3 · i3 of the adder 82 as the converted video signal o1 of the first line.
[0049]
With the above processing, 3-tap filter processing is performed, and a video signal of one scanning line is created from video signals of three scanning lines. By repeating the above processing, 1/3 compression processing is performed. .
[0050]
In the above description, the case where the video signal of one scanning line is created from the video signal of three scanning lines has been described. However, the processing shown in FIG. The video signal of one scanning line can be created from the video signals of the number of scanning lines. Therefore, for example, 1080i (540 scanning lines and interlace), 720p (720 scanning lines and progressive), 480p (480 scanning lines and progressive), 480i (240 scanning lines and interlace), etc. Various images can be converted into 480i images, or letterboxes can be arranged in the upper and lower parts of the display screen, and images with 180 scanning lines can be displayed in the middle part.
[0051]
As described above, in this embodiment, the video signal of n scanning lines is converted to the video signal of one scanning line using one coefficient unit 81, one line memory 84, one selection circuit 83, and the like. Therefore, it is possible to realize a scanning line conversion circuit capable of simplifying the circuit configuration and reducing the circuit cost.
[0052]
Next, another embodiment of the vertical processing circuit 8 shown in FIG. 1 will be described. FIG. 6 is a block diagram showing a configuration of another embodiment of the vertical processing circuit 8 shown in FIG.
[0053]
The difference between the vertical processing circuit shown in FIG. 6 and the vertical processing circuit shown in FIG. 2 is that a coefficient unit 87 is added, and the selection circuit 83 selects one of the output of the coefficient unit 87 and the output of the adder 82. The control circuit 85 is changed to a control circuit 85a that controls the coefficient multipliers 81 and 87, the selection circuit 83a, and the output switch 86, and the other points are the same as the vertical processing circuit shown in FIG. Since they are the same, the same parts are denoted by the same reference numerals, and detailed description will be omitted below.
[0054]
As shown in FIG. 6, the coefficient unit 87 receives the digital video signal HT that has been compressed in the horizontal direction by the horizontal processing circuit 7, and uses the filter coefficient k ′ set by the control circuit 85a as the digital video signal HT. And the multiplication result is output to the selection circuit 83a. The selection circuit 83 a is controlled in its selection operation by the control circuit 85 a, and outputs one of the output of the coefficient unit 87 and the output of the adder 82 to the line memory 84. The control circuit 85a switches the filter coefficients k and k ′ of the coefficient multipliers 81 and 87, the selection operation of the selection circuit 83a, and the output operation of the output switch 86 for each scanning line of the input digital video signal HT.
[0055]
In the present embodiment, the coefficient unit 81 corresponds to the first multiplication unit, the coefficient unit 87 corresponds to the second multiplication unit, the adder 82 corresponds to the addition unit, and the selection circuit 83a corresponds to the selection unit. The control circuit 85a corresponds to the control means.
[0056]
FIG. 7 is a schematic diagram showing an example of a scanning line conversion process executed by the vertical processing circuit shown in FIG. The scanning line conversion process shown in FIG. 7 is a 1/3 compression process for compressing the number of scanning lines to one third, and the video signal of one scanning line is converted from the video signals of four scanning lines that are input. Create
[0057]
As shown in FIG. 7, in the vertical processing circuit shown in FIG. 6, a value obtained by multiplying the video signal i1 of the first line by the filter coefficient k1, a value obtained by multiplying the video signal i2 of the second line by the filter coefficient k2, The value obtained by multiplying the video signal i3 of the third line by the filter coefficient k3 and the value obtained by multiplying the video signal i4 of the fourth line by the filter coefficient k4 are added and output as the converted video signal o1 of the first line. . Thereafter, similarly, the converted video signal o2 of the second line is created from the video signals i4 to i7 of the fourth to seventh lines, and the converted third line from the video signals i7 to i10 of the seventh to tenth lines. Video signal o3 is generated.
[0058]
In this manner, the 3m + 1 line (m is a positive number) of the input video signal becomes an end line used for conversion of the output video signal, and for conversion of the next output video signal. The input video signal of four scanning lines is multiplied by predetermined filter coefficients k1 to k4 to perform filter processing, and an output video signal of one scanning line is created. It is reduced to one third.
[0059]
FIG. 8 is a block diagram for explaining a specific operation of the vertical processing circuit shown in FIG. 6 in the scanning line conversion processing shown in FIG.
[0060]
First, as processing of the start line, as shown in FIG. 8A, when the video signal i1 of the first line is input to the coefficient unit 87, the control circuit 85a switches the filter coefficient of the coefficient unit 87 to k1. The coefficient unit 87 multiplies the video signal i1 of the first line by the filter coefficient k7. At this time, the selection circuit 83 a is controlled by the control circuit 85 a to select the coefficient unit 87 side, and the output of the coefficient unit 87 is temporarily stored in the line memory 84. That is, k1 · i1 is stored in the line memory 84. In this process, the output switch 86 is set not to output the output of the adder 82 by the control circuit 85a, and the output of the output switch 86 is turned off.
[0061]
Next, as shown in FIG. 8B, when the video signal i2 of the second line is input to the coefficient unit 81, the control circuit 85a sets the filter coefficient of the coefficient unit 81 to k2, as shown in FIG. Then, the coefficient unit 81 multiplies the video signal i2 of the second line by the filter coefficient k2 and outputs the result to the adder 82. Here, by the process shown in FIG. 8A, k1 · i1 is stored in the line memory 84, and the adder 82 outputs k2 · i2 output from the coefficient unit 81 and the line memory. k1 · i1 is added and output to the line memory 84. The line memory 84 temporarily stores k1 · i1 + k2 · i2. In this process, the output switch 86 is set not to output the output of the adder 82 by the control circuit 85a, and the output of the output switch 86 is turned off.
[0062]
Next, the processing of the continuation line is performed on the video signal i3 on the third line, and the video signal i3 on the third line is multiplied by the filter coefficient k3 by the coefficient unit 81. k1 · i1 + k2 · i2 + k3 · i3 is stored.
[0063]
Next, as the processing of the end line and the start line, as shown in FIG. 8C, when the video signal i4 of the fourth line is input to the coefficient multipliers 81 and 87, the control circuit 85a The filter coefficient is switched to k4, the filter coefficient of the coefficient unit 87 is switched to k1, the coefficient unit 81 multiplies the video signal i4 of the fourth line by the filter coefficient k4 and outputs the result to the adder 82, and the coefficient unit 87 The 4-line video signal i4 is multiplied by the filter coefficient k1 and output to the selection circuit 83a.
[0064]
Here, by the process shown in FIG. 8B, k1 · i1 + k2 · i2 + k3 · i3 is stored in the line memory 84, and the adder 82 receives k4 · i4 output from the coefficient unit 81 and the line memory. K1 · i1 + k2 · i2 + k3 · i3 output from 84 is added. At this time, the output switch 86 is controlled by the control circuit 85a and outputs the output k1 · i1 + k2 · i2 + k3 · i3 + k4 · i4 of the adder 82 as the converted video signal o1 of the first line.
[0065]
On the other hand, the selection circuit 83 a is controlled by the control circuit 85 a to select the coefficient unit 87 side, and the output of the coefficient unit 87 is temporarily stored in the line memory 84. That is, k1 · i4 is stored in the line memory 84.
[0066]
Next, the processing shown in FIG. 8B is performed on the video signals i5 and i6 on the fifth and sixth lines, and the processing shown in FIG. 8C on the video signal i7 on the seventh line. And the converted video signal o2 of the second line is created from the video signals i4 to i7 of the fourth to seventh lines.
[0067]
The above process is repeated, and the process shown in FIG. 8B is performed on the video signal ix-1 of the line immediately before the last line at the lower end of the display screen. As processing, as shown in FIG. 8D, when the video signal ix of the final line is input to the coefficient unit 81, the control circuit 85a switches the filter coefficient of the coefficient unit 81 to k4, and the coefficient unit 81 The video signal ix of the line is multiplied by the filter coefficient k4 and output to the adder 82. Here, k1 · ix−3 + k2 · ix−2 + k3 · ix−1 is stored in the line memory 84 by the processing shown in FIG. 8B, and the adder 82 is output from the coefficient unit 81. k4 · ix and k1 · ix−3 + k2 · ix−2 + k3 · ix−1 output from the line memory are added. At this time, the output switch 86 is controlled by the control circuit 85 and outputs the output k1 · ix−3 + k2 · ix−2 + k3 · ix−1 + k4 · ix of the adder 82 as the video signal oy of the final line after conversion.
[0068]
A 4-tap filter process is performed by the above process, a video signal of one scanning line is created from the video signals of four scanning lines, and a 1/3 compression process is performed by repeating the above process. . In the above description, the case where the video signal of one scanning line is created from the video signals of four scanning lines has been described. However, the processing shown in FIG. The video signal of one scanning line can be created from the video signals of the number of scanning lines.
[0069]
As described above, in this embodiment, when performing 1 / n compression processing using the two coefficient units 81 and 87, the one line memory 84, the one selection circuit 83a, and the like, n + 1 scanning lines are used. Therefore, it is possible to realize a scanning line conversion circuit that can simplify the circuit configuration and reduce the circuit cost.
[0070]
Further, in the present embodiment, when 1 / n compression processing is performed, a video signal of one scanning line is created from video signals of n + 1 scanning lines, so that the number of taps of the filter is increased. Can do. Therefore, the slope of the filter characteristic at the cutoff frequency of the filter can be made steeper and the filter characteristic can be further improved, so that it can be converted into a higher definition video signal, and the converted video can be further refined. Can be determined. For example, when a black and white striped pattern is displayed, the limit that can be identified as a stripe can be narrowed, and a higher definition image can be obtained.
[0071]
Next, still another embodiment of the vertical processing circuit 8 shown in FIG. 1 will be described. FIG. 9 is a block diagram showing a configuration of still another embodiment of the vertical processing circuit 8 shown in FIG.
[0072]
The vertical processing circuit shown in FIG. 9 is different from the vertical processing circuit shown in FIG. 2 in that a coefficient setting circuit 88 for switching the filter coefficient of the coefficient unit 81a in a time division manner is added under the control of the control circuit 85b. Since the other points are the same as those of the vertical processing circuit shown in FIG. 2, the same parts are denoted by the same reference numerals, and detailed description thereof will be omitted.
[0073]
As shown in FIG. 9, the coefficient setting circuit 88 is controlled by the control circuit 85b and switches the filter coefficient of the coefficient unit 81a to the first filter coefficient k and the second filter coefficient k ′ in a time division manner.
[0074]
In the present embodiment, the coefficient unit 81a corresponds to multiplication means, the adder 82 corresponds to addition means, the selection circuit 83 corresponds to selection means, and the control circuit 85b and coefficient setting circuit 88 correspond to control means. .
[0075]
The vertical processing circuit shown in FIG. 9 can also execute the scanning line conversion processing shown in FIG. 7, and specifically operates as follows.
[0076]
First, the control circuit 85b controls the coefficient setting circuit 88. The coefficient setting circuit 88 switches the filter coefficient of the coefficient unit 81a to the first filter coefficient k, and starts as shown in FIGS. 4 (a) and 4 (b). The same processing as the line processing and the continuation line processing is executed for the video signals i1 to i3 of the first to third lines, respectively, and k1 · i1 + k2 · i2 + k3 · i3 is temporarily stored in the line memory 84.
[0077]
Next, the control circuit 85b controls the coefficient setting circuit 88, and the coefficient setting circuit 88 switches the filter coefficient of the coefficient unit 81a to the first filter coefficient k and the second filter coefficient k ′ in a time division manner, Substantially the same processing as the processing of the end line and start line shown in FIG. 8C is performed on the video signal i4 of the fourth line as follows.
[0078]
First, similarly to the processing of the end line and the start line shown in FIG. 8C, when the video signal i4 of the fourth line is input to the coefficient unit 81a, the control circuit 85b sets the filter coefficient of the coefficient unit 81a to the first coefficient. The filter coefficient k1 is switched to 1 and the coefficient unit 81a multiplies the video signal i4 on the fourth line by the first filter coefficient k4 and outputs the result to the adder 82. At this time, by the processing shown in FIG. 4B, k1 · i1 + k2 · i2 + k3 · i3 is stored in the line memory 84, and the adder 82 receives the k4 · i4 output from the coefficient unit 81a and the line memory. Is added to k1 · i1 + k2 · i2 + k3 · i3. At this time, the output switch 86 is controlled by the control circuit 85b, and outputs the output k1 · i1 + k2 · i2 + k3 · i3 + k4 · i4 of the adder 82 as the converted video signal o1 of the first line.
[0079]
The control circuit 85b switches the filter coefficient of the coefficient unit 81a to the first filter coefficient k4 and then switches to the second filter coefficient k1, and the coefficient unit 81a applies the second filter coefficient to the video signal i4 on the fourth line. Multiply k1 and output to selection circuit 83. The selection circuit 83 is controlled by the control circuit 85 b to select the coefficient unit 81 a side, and the output of the coefficient unit 81 a is temporarily stored in the line memory 84. That is, k1 · i4 is stored in the line memory 84.
[0080]
FIG. 10 is a timing chart for explaining the operations of the coefficient multiplier 81a, the line memory 84, and the output switch 86 in the processing of the end line and the start line shown in FIG.
[0081]
As shown in FIG. 10, the pixels p0 to p2,... Constituting the video signal i4 of the fourth line are sequentially input to the coefficient unit 81a every two clock periods as input data in synchronization with a predetermined clock. At this time, the filter coefficient of the coefficient multiplier 81a is switched in time division to the first filter coefficient k and the second filter coefficient k ′ in synchronization with the clock. Therefore, the multiplication values k · p0, k ′ · p0, k · p1, k ′ · p1, k · p1, k ′ · p2,... The
[0082]
At this time, data m0 to m2,... Are sequentially read out from the line memory 84 in one clock period in synchronization with the multiplication output of the first filter coefficient k of the coefficient unit 81a, and the second filter coefficient k of the coefficient unit 81a is read. The multiplication outputs k ′ · p0, k ′ · p1, k ′ · p2,... Are selected by the selection circuit 83 and sequentially written into the line memory 84 in the remaining one clock period. On the other hand, the multiplication outputs k · p0, k · p1, k · p2,... Of the first filter coefficient k of the coefficient unit 81a and the read data m0 to m2,. The outputs k · p0 + m0, k · p1 + m1,... Of the adder 82 are sequentially outputted from the output switch 86 every two clock cycles.
[0083]
In this way, switching between the first filter coefficient k and the second filter coefficient k ′ of the coefficient unit 81a, reading and writing of data in the line memory 84, and the like are performed at appropriate timing, and FIG. The processing of the end line and the start line shown in FIG.
[0084]
Next, the control circuit 85b controls the coefficient setting circuit 88. The coefficient setting circuit 88 switches the filter coefficient of the coefficient unit 81a to the first filter coefficient k, and the video signals i5, i6 of the fifth and sixth lines. On the other hand, the process shown in FIG.
[0085]
Next, the control circuit 85b controls the coefficient setting circuit 88, and the coefficient setting circuit 88 switches the filter coefficient of the coefficient unit 81a to the first filter coefficient k and the second filter coefficient k ′ in a time division manner, The processing shown in FIG. 8C is performed on the video signal i7 on the seventh line, and the converted video signal o2 on the second line is created from the video signals i4 to i7 on the fourth to seventh lines. .
[0086]
After the above processing is repeated and the processing shown in FIG. 4B is performed on the video signal ix-1 of the line immediately before the final line, the control circuit 85b controls the coefficient setting circuit 88. Then, the coefficient setting circuit 88 switches the filter coefficient of the coefficient multiplier 81a to the first filter coefficient k, and the process of the final line shown in FIG.
[0087]
As described above, in this embodiment, when 1 / n compression processing is performed using one coefficient unit 81a, one line memory 84, one selection circuit 83, and the like, an image of n + 1 scanning lines. Since the signal can be converted into the video signal of one scanning line, the same effect as that of the vertical processing circuit shown in FIG. 6 can be obtained, and the circuit configuration can be further simplified to further reduce the circuit cost. Thus, a scanning line conversion circuit capable of realizing the above can be realized.
[0088]
【The invention's effect】
According to the present invention, a video signal of n scanning lines can be converted into a video signal of one scanning line by using one multiplication means, one line memory, and one selection means. It is possible to realize a scanning line conversion circuit that can reduce the circuit cost by simplifying the configuration.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a digital broadcast receiving apparatus using a vertical processing circuit according to an embodiment of the present invention.
FIG. 2 is a block diagram showing the configuration of the vertical processing circuit shown in FIG.
3 is a schematic diagram showing an example of scanning line conversion processing executed by the vertical processing circuit shown in FIG.
4 is a block diagram for explaining a specific operation of the vertical processing circuit shown in FIG. 2 in the scanning line conversion processing shown in FIG. 3;
FIG. 5 is a timing chart for explaining the operation of the coefficient unit and the line memory in the continuation line processing shown in FIG. 4;
6 is a block diagram showing a configuration of another embodiment of the vertical processing circuit shown in FIG. 1;
7 is a schematic diagram showing an example of scanning line conversion processing executed by the vertical processing circuit shown in FIG.
8 is a block diagram for explaining a specific operation of the vertical processing circuit shown in FIG. 6 in the scanning line conversion processing shown in FIG. 7;
9 is a block diagram showing a configuration of still another embodiment of the vertical processing circuit shown in FIG.
10 is a timing chart for explaining operations of a coefficient unit, a line memory, and an output switch in processing of the end line and the start line shown in FIG.
FIG. 11 is a block diagram showing a configuration of a conventional scanning line conversion circuit.
[Explanation of symbols]
1 Antenna
2 Tuner
3 AV decoder
4 Image compression circuit
5,6 AV output circuit
7 Horizontal processing circuit
8 Vertical processing circuit
81, 81a, 87 Coefficient unit
82 Adder
83, 83a selection circuit
84 line memory
85, 85a, 85b control circuit
86 Output switch

Claims

A scanning line conversion circuit that converts the number of scanning lines of a video signal by converting the scanning line group into one scanning line for each scanning line group including a predetermined number of scanning lines ,
Multiplication means for multiplying an input video signal by a filter coefficient;
A line memory for storing movies image signal,
Adding means for adding the output of the line memory and the output of the multiplying means;
Selecting means for selecting one of the output of the multiplying means and the output of the adding means and outputting to the line memory;
The output of the adding means is input, and comprises an output switch that can be switched on and off,
The multiplication means switches a filter coefficient for each scanning line of the input video signal,
Said selection means, provided in said line memory by selecting the output of said multiplying means when the first scan line of each scanning line group is entered in the multiplication means, said adding means in other timings Is selected and given to the line memory,
It said output switch, the scanning line converting circuit last scan line of each scanning line group is characterized that they turn on when being entered into the multiplying means.

The multiplication means is
First multiplication means for multiplying an input video signal by a first filter coefficient and outputting the result to the addition means;
A second multiplication means for multiplying the input video signal by a second filter coefficient and outputting the result to the selection means;
2. The scanning line conversion circuit according to claim 1, wherein the first multiplying unit and the second multiplying unit switch respective filter coefficients for each scanning line of the input video signal.

The multiplication means time-divides the time per pixel of the input video signal into a plurality of times, sets a filter coefficient for each divided time, and time-divides the video signal multiplied by the plurality of filter coefficients Output to
2. The scanning line conversion circuit according to claim 1, wherein the line memory switches between reading and writing of a video signal in synchronization with switching of a filter coefficient of the multiplication means.