JP3747799B2

JP3747799B2 - Output limiting circuit, output limiting method, electro-optical device, driving circuit, and electronic apparatus

Info

Publication number: JP3747799B2
Application number: JP2001133125A
Authority: JP
Inventors: 紳介藤川
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2001-04-27
Filing date: 2001-04-27
Publication date: 2006-02-22
Anticipated expiration: 2021-04-27
Also published as: JP2002328660A

Description

【０００１】
【発明の属する技術分野】
本発明は、選択信号が指示信号に対して遅延しても、選択信号のパルス幅を縮小させないで済む出力制限回路、出力制限方法、電気光学装置、駆動回路および電子機器に関する。
【０００２】
【従来の技術】
近年、液晶や有機ＥＬ（エレクトロ・ルミネッセンス）などの電気光学物質の電気光学的な変化により表示を行う電気光学装置が、陰極線管（ＣＲＴ）に代わるディスプレイデバイスとして、各種情報処理機器やテレビジョンなどに広く用いられつつある。
ここで、電気光学装置は、駆動方式等によって分類すると、画素スイッチにより画素を駆動するアクティブ・マトリクス型と、画素スイッチを用いないで画素を駆動するパッシブ・マトリクス型とに大別することができる。このうち、前者に係るアクティブ・マトリクス型の電気光学装置は、次のような構成となっている。すなわち、アクティブ・マトリクス型の電気光学装置においては、行方向に延在する走査線と、列方向に延在するデータ線との交差に対応して画素電極が形成されるとともに、さらに、当該交差部分にあって画素電極とデータ線との間に、走査線に供給される走査信号にしたがってオンオフする薄膜トランジスタなどの画素スイッチが介挿される一方、画素電極には対向電極が電気光学物質を介して対向する構成となっている。
【０００３】
このような構成において、走査線にオン電圧の走査信号が印加されると、当該走査線に接続された画素スイッチがオン状態となる。このオン状態の際に、データ線に、階調（濃度）に応じたデータ信号を供給すると、当該データ信号は画素スイッチを介して画素電極に印加されるので、当該画素電極および対向電極の間に挟持された電気光学物質には、当該データ信号に応じた電圧が印加されることになる。これによって該電気光学物質は電気光学的に変化して、画素における透過光量、反射光量または発光量（いずれにせよ、観察者側に視認される光量）が、画素電極に印加されたデータ信号の電圧に応じたものとなる。したがって、このような制御を画素毎に実行することによって、所定の表示が可能になる。
【０００４】
ここで、走査信号は、走査線駆動回路から出力される。この走査線駆動回路は、複数段の転送単位回路をＹ方向に沿って多段接続したＹシフトレジスタを有する。そして、走査線駆動回路は、第１に、Ｙシフトレジスタによって、垂直走査期間の最初に供給されるスタートパルスを、水平走査の基準となるＹクロック信号の論理レベルが遷移する毎にシフトし、第２に、各段の転送単位回路によってシフトされたパルスが順次排他的にアクティブなレベルとなるように論理演算して、それぞれ走査線に供給する構成となっている。これにより、走査線は、順番に１本ずつ選択されることになる。
【０００５】
一方、データ信号は、データ線駆動回路から出力される。このデータ線駆動回路は、垂直走査および水平走査に同期して供給される画像信号を、データ線毎にサンプリングするサンプリングスイッチに対し、水平有効走査期間内に、サンプリング制御信号を供給する構成となっている。詳細には、データ線駆動回路は、複数段の転送単位回路をＸ方向に沿って多段接続したＸシフトレジスタを有する。そして、データ線駆動回路は、第１に、Ｘシフトレジスタによって、水平走査走査期間の最初に供給されるスタートパルスを、画像信号が供給される周期に同期したＸクロック信号の論理レベルが遷移する毎にシフトし、第２に、各段の転送単位回路によってシフトされたパルスが順次排他的にアクティブなレベルとなるように論理演算し、これをサンプリング制御信号として出力する構成となっている。これにより、サンプリングスイッチの各々は、それぞれサンプリング制御信号にしたがって画像信号をサンプリングして、対応するデータ線に供給されることになる。
【０００６】
ところで、近年では低消費電力の観点から、次のような部分表示駆動（パーシャル駆動ともいわれる）と呼ばれる駆動方法が提案されている。すなわち、この部分表示駆動とは、待機時などのように、特に全画面表示が必要とされない場合に、一部の走査線にのみ走査信号を供給することにより、当該一部の走査線に属する画素の領域のみを表示状態とし、他の画素については非表示状態として、電力の消費を抑えるというものである。
また、走査信号において、隣接するもの同士のパルス幅が重複すると、選択されるべき走査線にくわえて、重複して走査信号にかかる走査線も選択されてしまい、データ線にサンプリングされた画像信号が、本来とは異なる行の画素にも書き込まれてしまう。同様に、サンプリング制御信号において、隣接するもの同士のパルス幅が重複すると、あるデータ線に本来サンプリングされるべき画像信号が、これに隣接するデータ線にもサンプリングされてしまう。この結果、いわゆるゴーストやクロストークなどが発生して、表示品位が低下する、という問題が生じる。
【０００７】
このような部分表示駆動の実行や、パルス幅の重複防止のために、走査線駆動回路の最終段に出力制限回路なるものを設けて、走査信号による選択を禁止したり、走査信号として出力していた選択信号のパルス幅を積極的に狭めて、これを新たな走査信号として出力したりすることが行われる。ここで、出力制限回路は、一般的には、選択信号と、該選択信号の出力やパルス幅を規定等する指示信号との論理演算を行うＮＯＲ回路などの論理回路からなる。同様な出力制限回路を、データ線駆動回路の最終段に設けて、サンプリング制御信号として出力していた選択信号のパルス幅を積極的に狭めて、これを新たなサンプリング制御信号として出力して、サンプリング制御信号の重複を防止することも行われている。
【０００８】
【発明が解決しようとする課題】
しかしながら、選択信号は、シフトレジスタにより出力されるパルス信号を論理演算したものであるので、外部から直接供給される指示信号に対して遅延する傾向がある。このような出力制限回路において、指示信号によって走査信号の出力を禁止しようとしたとき、選択信号が指示信号に対して遅延していると、選択信号たるパルス信号の出力期間に指示信号の論理レベルが遷移することになる結果、当該パルス信号がカットされて、その分パルス幅が、出力許可された他の走査信号のパルス幅よりも短くなってしまう。このため、パルス幅が短くなった走査信号（またはサンプリング制御信号）では、出力許可された他の走査信号（またはサンプリング制御信号）と比べて十分な書込を行うことができないので、表示品位の低下といった問題を引き起こすことになる。
【０００９】
そこで例えば、指示信号を遅延回路などにより遅延させて、選択信号とのタイミング調整を図ることが考えられるが、遅延回路による遅延時間は素子特性に依存する傾向が強いので、どうしてもばらつきが生じる。このため、ばらつきを考慮した動作マージンを確保しようとすると、結果として、走査信号の出力許可期間を制限する必要がある。したがって、上記問題は、高速動作が要求されるにつれて、より顕著になる。
【００１０】
本発明は、上述した事情に鑑みてなされたものであり、その目的とするところは、選択信号を、指示信号の論理レベルにしたがって出力許可または出力禁止する構成において、選択信号が指示信号に対し遅延したときでも、該選択信号のパルス幅が短縮化されて出力される点を防止した出力制限回路、出力制限方法、電気光学装置、駆動回路および電子機器を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る駆動回路は、走査線およびデータ線の交差に対応して画素を備える電気光学装置に対し、前記走査線（または前記データ線）を選択すべき旨を示す選択信号であって、非能動レベルから能動レベルに遷移した後、再び前記非能動レベルに遷移する選択信号を、指示信号の論理レベルにしたがって出力許可または出力禁止する駆動回路であって、前記指示信号が出力許可を示す場合であれば、該指示信号と前記選択信号とを入力とする論理演算を実行して、前記選択信号が非能動レベルから能動レベルに遷移するまで、当該選択信号に対応した論理レベルの信号を、前記走査線（または前記データ線）に供給する演算回路と、前記指示信号が出力許可を示す場合に、前記選択信号が能動レベルに遷移したならば、前記論理演算から前記指示信号を切り離すとともに、前記演算回路の出力を前記選択信号の論理レベルに依存させる遮断回路とを備える特徴としている。この構成において、指示信号が出力許可を示す場合に、選択信号が非能動レベルから能動レベルに遷移するまで、当該選択信号に対応した論理レベルの信号が、演算回路によって走査線（またはデータ線）に供給される。一方、指示信号が出力許可を示す場合に、選択信号が能動レベルに遷移したならば、遮断回路によって、論理演算から指示信号が切り離されるとともに、演算回路の出力が選択信号の論理レベルに依存させられる。このため、演算回路の出力が最初に遷移する際の条件には、選択信号とともに指示信号も含まれるが、演算回路の出力が次に遷移する際の条件には、指示信号は含まれない。したがって、選択信号が指示信号に対し遅延したときでも、該選択信号のパルス幅が短縮化されて出力される点が防止されることになる。
【００１２】
また、上記目的を達成するため、本発明に係る電気光学装置は、走査線およびデータ線の交差に対応して画素を備える電気光学装置にあって、前記走査線（または前記データ線）を選択すべき旨を示す選択信号であって、非能動レベルから能動レベルに遷移した後、再び前記非能動レベルに遷移する選択信号を、指示信号の論理レベルにしたがって出力許可または出力禁止する駆動回路は、前記指示信号が出力許可を示す場合であれば、該指示信号と前記選択信号とを入力とする論理演算を実行して、前記選択信号が非能動レベルから能動レベルに遷移するまで、当該選択信号に対応した論理レベルの信号を、前記走査線（または前記データ線）に供給する演算回路と、前記指示信号が出力許可を示す場合に、前記選択信号が能動レベルに遷移したならば、前記論理演算から前記指示信号を切り離すとともに、前記演算回路の出力を前記選択信号の論理レベルに依存させる遮断回路とを含む構成を特徴としている。この構成によれば、上記駆動回路と同様な理由により、選択信号が指示信号に対し遅延したときでも、該選択信号のパルス幅は、短縮化されることなく出力される。
【００１３】
さらに、本発明に係る電子機器は、上記電気光学装置を表示部に備える構成となっている。このため、指示信号によって走査線またはデータ線の選択を許可または禁止する場合でも、その選択期間が短縮されることによる表示品位の低下が防止されることになる。
【００１４】
続いて、本発明に係る出力制限回路は、非能動レベルから能動レベルに遷移した後、再び前記非能動レベルに遷移する選択信号を、指示信号の論理レベルにしたがって出力許可または出力禁止する出力制限回路であって、前記指示信号が出力許可を示す場合であれば、該指示信号と前記選択信号とを入力とする論理演算を実行して、前記選択信号が非能動レベルから能動レベルに遷移するまで、当該選択信号に対応した論理レベルの信号を出力する演算回路と、前記指示信号が出力許可を示す場合に、前記選択信号が能動レベルに遷移したならば、前記論理演算から前記指示信号を切り離すとともに、前記演算回路の出力を前記選択信号の論理レベルに依存させる遮断回路とを備える構成を特徴としている。この構成によれば、上記駆動回路や電気光学装置と同様に、選択信号が指示信号に対し遅延したときでも、該選択信号のパルス幅は、短縮化されることなく出力される。
【００１５】
この構成において、前記演算回路としては、２入力とした素演算を行う論理回路、具体的には、前記選択信号と、前記遮断回路による出力との否定論理和を求めるＮＯＲ回路、または、前記選択信号と、前記遮断回路による出力との否定論理積を求めるＮＡＮＤ回路を含む態様が好ましい。このような態様にあれば、演算回路の構成素子数が最小限となる。
【００１６】
一方、この構成において、前記遮断回路は、前記指示信号が出力許可を示す場合に、前記演算回路の出力が非能動レベルから能動レベルに遷移したならば、入力した指示信号に対して不定となるクロックドインバータを含む態様や、オフして、前記指示信号が前記演算回路に入力されるのを遮断するアナログスイッチを含む態様が好ましい。このような態様によれば、指示信号を演算回路に入力するための構成に必要とする素子数が少なくて済む。
【００１７】
また、この構成において、前記遮断回路は、前記指示信号が出力許可を示す場合に、前記演算回路の出力が非能動レベルから能動レベルに遷移したならば、前記指示信号をラッチして、前記演算回路に供給するラッチ回路を含む態様や、前記指示信号を、当該遷移直前における前記指示信号と同一の論理レベルを有する信号に置換して、前記演算回路に供給する置換回路を含む態様が好ましい。このような態様によれば、演算回路の出力を選択信号の論理レベルに依存させるための構成に必要とする素子数が少なくて済む。
【００１８】
ここで、遮断回路に含まれる置換回路は、電源電位の一方の論理レベルを反転して供給するクロックドインバータである態様や、電源電位の一方を供給する片チャネル型アナログスイッチである態様が望ましい。特に、後者では、電源電位の一方を供給するので、アナログスイッチは相補型である必要がない。
【００１９】
そして、本発明に係る出力制限方法は、非能動レベルから能動レベルに遷移した後、再び前記非能動レベルに遷移する選択信号を、指示信号の論理レベルにしたがって出力許可または出力禁止する出力制限方法であって、前記指示信号が出力許可を示す場合であれば、該指示信号と前記選択信号とを入力とする論理演算を実行して、前記選択信号が非能動レベルから能動レベルに遷移するまで、当該選択信号に対応した論理レベルの信号を出力する過程と、前記指示信号が出力許可を示す場合に、前記選択信号が能動レベルに遷移したならば、前記論理演算から前記指示信号を切り離すとともに、前記出力を前記選択信号の論理レベルに依存させる過程とを備える方法を特徴としている。この方法によれば、上記出力制限回路と同様に、選択信号が指示信号に対し遅延したときでも、該選択信号のパルス幅が短縮化されてしまう点が防止される。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００２１】
＜電気光学装置の全体＞
まず、説明の便宜上、本発明の第１実施形態に係る出力制限回路を備える電気光学装置について説明する。この電気光学装置は、電気光学物質として液晶を用いて表示を行うものであり、図１は、この構成を示すブロック図である。
この図に示されるように、電気光学装置１００においては、複数ｍ本の走査線１１２が、行（Ｘ）方向に沿って延在して形成される一方、複数ｎ本のデータ線１１４が、列（Ｙ）方向に沿って延在して形成されている。そして、これらの走査線１１２とデータ線１１４との交差に対応して画素が形成されている。
【００２２】
ここで、画素においては、走査線１１２とデータ線１１４とが互いに交差する部分（電気的には絶縁状態にある）に対応して、薄膜トランジスタ（Thin Film Transistor：以下「ＴＦＴ」と称する）１１６が設けられるとともに、そのゲートが走査線１１２に接続され、そのソースがデータ線１１４に接続され、そのドレインが画素電極１１８に接続されている。本実施形態において、ＴＦＴ１１６をＮチャネル型とした場合、走査線１１２に供給される走査信号がＨレベルになると、当該走査線１１２が選択状態となって、当該走査線１１２に接続されたＴＦＴ１１６がオンすることになる。
また、画素電極１１８は、一定電圧が共通印加される対向電極１０８と対向している。このため、両電極と、両電極間に挟持された液晶１０５とによって、液晶容量が形成されて、両電極間に印加される電圧実効値に応じて、その透過光量が変化する構成となっている。
なお、画素電極１１８（ＴＦＴ１１６のドレイン）は、蓄積容量１１７の一端に接続される一方、蓄積容量１１７の他端は、容量線１１３により全画素にわたって共通接続されて、一定電圧の信号Ｓｔｇが印加される構成となっている。
【００２３】
さて、走査線駆動回路１３０は、詳細については後述するが、実施形態に係る出力制限回路を含むものであって、垂直走査期間の開始を規定するスタートパルスＤＹを、クロック信号ＹＣＬおよび反転クロック信号ＹＣＬinvにしたがって順番にラッチすることによって、１垂直走査期間にわたって順次排他的に生成したパルスを、走査信号Ｙ１、Ｙ２、Ｙ３、…、Ｙｍとして、それぞれ１行目、２行目、３行目、…、ｍ行目の走査線１１２に供給するものである。なお、走査信号Ｙ３は、３行目の走査線１１２に供給されるが、図示を省略している。
【００２４】
一方、データ線駆動回路１４０は、詳細については後述するが、実施形態に係る出力制限回路を含むものであって、水平走査期間の開始を規定するスタートパルスＤＸを、クロック信号ＸＣＬおよび反転クロック信号ＸＣＬinvにしたがって順番にラッチすることにより、１水平走査期間にわたって順次排他的に生成したパルスをサンプリング制御信号Ｘｓ１、Ｘｓ２、Ｘｓ３、…、Ｘｓｎとして出力するものである。
次に、サンプリングスイッチ１５１は、各列におけるデータ線１１４の一端と、画像信号ＶＩＤが供給される画像信号線１７１との間に介挿されて、対応するサンプリング制御信号が能動レベルとなったときにオンするものである。また、画像信号線１７１には、図示せぬ上位装置から、画素の階調（濃度）に応じた電圧を有する画像信号ＶＩＤが水平走査および垂直走査に同期して供給される。本実施形態において、サンプリングスイッチ１５１をＮチャネル型ＴＦＴとした場合、サンプリング制御信号がＨレベルになると、当該サンプリング制御信号が供給されるサンプリングスイッチ１５１がオンして、画像信号ＶＩＤが、データ線１１４にサンプリングされることになる。
【００２５】
＜走査線駆動回路＞
続いて、走査線駆動回路１３０の詳細について説明する。図２は、走査線駆動回路１３０の構成を示すブロック図である。
この図に示されるように、走査線駆動回路１３０は、スタートパルスＤＹを上方向から下方向に転送するＹシフトレジスタ１３００を備える。そして、このＹシフトレジスタ１３００は、（ｍ＋１）段の転送単位回路１３０２、１３０４が縦続接続された構成となっている。すなわち、転送単位回路１３０２、１３０４の総数は、走査線１１２の本数ｍよりも「１」だけ多い個数となっている。
ここで、本実施形態において、走査線１１２の本数ｍを奇数であるとして、転送単位回路１３０２、１３０４を、図において上から順番に、０段、１段、２段、…、ｍ段と数えることにする。また、便宜的に、０段、１段、２段、…、ｍ段０段、１段、２段、…、ｍ段の転送単位回路から出力される信号を、それぞれＹｆ０、Ｙｆ１、Ｙｆ２、…、Ｙｆｍと表記することにする。
【００２６】
なお、上から数えて偶数（０を含む）段目における転送単位回路の符号を便宜的に１３０２とし、奇数段目における転送単位回路の符号を１３０４とする。転送単位回路１３０２、１３０４の回路構成は、後述するように互いに同一ではあるが、クロック信号ＹＣＬと、反転クロック信号ＹＣＬinvとの供給が互いに入れ替わった関係にあるので、その動作を区別するためである。
【００２７】
次に、ＮＡＮＤ回路１３３０は、走査線１１２の各行に対応して設けられるものである。ここで、走査線１１２の各行を一般化して説明するために、１≦ｉ≦ｍを満たす整数ｉを用いると、ｉ行目に対応するＮＡＮＤ回路１３３０は、隣接する転送単位回路から出力される信号Ｙｆｉ−１、Ｙｆｉの否定論理積を求めて、該否定論理積信号を選択信号Ｓｅｌ−ｉとして出力するものである。
【００２８】
続いて、出力制限回路１３４は、ＮＡＮＤ回路１３３０毎に、すなわち走査線１１２の行毎に、対応して設けられるものである。詳細には、ｉ行目に対応する出力制限回路１３４は、選択信号Ｓｅｌ−ｉを、指示信号ｙＩＮＨの論理レベルにしたがって出力許可または出力禁止して、走査信号Ｙｉとしてｉ行目の走査線１１２に供給する。ここで、指示信号ｙＩＮＨは、図６に示されるように、クロック信号ＹＣＬおよび反転クロック信号ＹＣＬinvに同期して供給され、その論理レベルがＬレベルであれば走査線１１２の選択許可を指示する一方、Ｈレベルであれば走査線１１２の選択禁止する信号である。なお、出力制限回路１３４の詳細については、後述するものとする。
【００２９】
＜転送単位回路＞
次に、偶数段における転送単位回路１３０２および奇数段における転送単位回路１３０４について説明する。図３は、この詳細構成を示す回路図である。この図に示されるように、転送単位回路１３０２、１３０４は、いずれもクロックドインバータ１３５１、１３５２およびインバータ１３５４を有するが、クロックドインバータ１３５１、１３５２の制御信号となるクロック信号の供給関係が入れ替わっている。
すなわち、偶数段のクロックドインバータ１３５１における制御信号は、クロック信号ＹＣＬである一方、奇数段のクロックドインバータ１３５１における制御信号は、反転クロック信号ＹＣＬinvとなっている。また、偶数段のクロックドインバータ１３５２における制御信号は、反転クロック信号ＹＣＬinvである一方、奇数段のクロックドインバータ１３５２における制御信号は、クロック信号ＹＣＬとなっている。
【００３０】
ここで、クロックドインバータ１３５１は、制御信号として供給されるクロック信号がＨレベルであれば、当該転送単位回路の上端から供給された信号を反転出力する一方、制御信号として供給されるクロック信号がＬレベルであれば、ハイインピーダンス状態となるものである。また、インバータ１３５４は、クロックドインバータ１３５１の出力を再反転して、あるいは、クロックドインバータ１３５２の出力を反転するとともに該クロックドインバータ１３５２の入力に帰還して、当該転送単位回路の出力とするものである。さらに、クロックドインバータ１３５２は、供給されるクロック信号がＨレベルであれば、インバータ１３５４とともにラッチ回路を形成する一方、制御信号として供給されるクロック信号がＬレベルであれば、ハイインピーダンス状態となるものである。
【００３１】
このような転送単位回路では、クロック信号ＹＣＬがＨレベルである期間（反転クロック信号ＹＣＬinvがＬレベルである期間）に、偶数段のクロックドインバータ１３５１が反転動作を行う一方、当該偶数段のクロックドインバータ１３５２がハイインピーダンス状態となるので、当該偶数段におけるインバータ１３５４による出力信号、すなわち当該偶数段の転送単位回路による出力信号の論理レベルは、クロックドインバータ１３５１による入力信号の論理レベルと一致する。
【００３２】
次に、クロック信号ＹＣＬがＬレベル（反転クロック信号ＹＣＬinvがＨレベル）に遷移すると、偶数段のクロックドインバータ１３５１がハイインピーダンス状態となる一方、当該偶数段のクロックドインバータ１３５２が反転動作を行うので、当該偶数段のクロックドインバータ１３５２およびインバータ１３５４からなるラッチ回路が形成されて、クロック信号の論理レベルが遷移する直前におけるクロックドインバータ１３５１の出力信号がラッチされる。
一方、反転クロック信号ＹＣＬinvがＨレベルである期間では、奇数段のクロックドインバータ１３５１が反転動作を行うが、当該奇数段のクロックドインバータ１３５２がハイインピーダンス状態となるので、当該奇数段におけるクロックドインバータ１３５４による出力信号の論理レベルは、当該奇数段の前段である偶数段においてラッチされた信号、すなわち、当該奇数段におけるクロックドインバータ１３５１の入力信号の論理レベルと一致する。
【００３３】
このため、奇数段のインバータ１３５４から出力される信号は、その前段たる偶数段のインバータ１３５４から出力される信号よりも、クロック信号ＹＣＬ（反転クロック信号ＹＣＬinv）の論理レベルが遷移する間隔、すなわちクロック信号の半周期だけ遅延したものとなる。
したがって、垂直走査期間の最初にスタートパルスＤＹが供給されると、０段、１段、２段、３段、…、ｍ段の転送単位回路１３０２、１３０４から出力される信号Ｙｆ０、Ｙｆ１、Ｙｆ２、Ｙｆ３、…、Ｙｆｍは、図４に示される通りとなる。すなわち、第０段の信号Ｙｆ０は、スタートパルスＤＹを、クロック信号ＹＣＬの立ち上がり（反転クロック信号ＹＣＬinvの立ち下がり）で取り込んだものとなり、続いて信号Ｙｆ１、Ｙｆ２、Ｙｆ３、…、Ｙｆｍは、信号Ｙｆ０を、クロック信号ＹＣＬ（反転クロック信号ＹＣＬinv）の論理レベルが遷移する毎に順次シフトしたものとなる。
【００３４】
このため、各行のＮＡＮＤ回路１３３０から出力される選択信号Ｓｅｌ−１、Ｓｅｌ−２、Ｓｅｌ−３、…、Ｓｅｌ−ｍは、互いに隣接する段の転送単位回路から出力される信号同士の重複部分を反転して取り出したものとなる。
上述したように、指示信号ｙＩＮＨがＬレベルであれば、走査線１１２の選択が許可される。したがって、指示信号ｙＩＮＨがＬレベルである場合に、選択信号Ｓｅｌ−ｉがＬレベルである期間は、本来的には、ｉ行目の走査線１１２を選択すべき期間であることを意味している。
【００３５】
＜出力制限回路＞
次に、各行に設けられる出力制限回路１３４の詳細について、一般化して説明するためにｉ行目に対応したものを例にとって説明する。図５（ａ）は、この詳細構成を示す回路図である。
この図において、クロックドインバータ２０２は、インバータ２３２の出力信号がＨレベルであれば、指示信号ｙＩＮＨを反転出力する一方、インバータ２３２の出力信号がＬレベルであれば、ハイインピーダンス状態となるものである。
【００３６】
次に、インバータ２１２は、クロックドインバータ２０２または２１４の出力を再反転して、ＮＯＲ回路２２２における入力端の一方に供給するものである。また、ＮＯＲ回路２２２は、選択信号Ｓｅｌ−ｉとインバータ２１２による出力信号との否定論理和を求めて、当該否定論理和信号を走査信号Ｙｉとして出力するものである。
また、クロックドインバータ２１４は、走査信号ＹｉがＨレベルであれば、インバータ２１２の出力信号を反転して、当該インバータ２１２の入力に帰還する一方、走査信号ＹｉがＬレベルであれば、ハイインピーダンス状態となるものである。インバータ２３２は、走査信号Ｙｉを反転して、クロックドインバータ２０２の制御信号として供給するものである。
【００３７】
なお、本件における各素子は、特記したものを除き、実際にはＰチャネル型およびＮチャネル型の相補型で構成される。このため、図５（ａ）においては、クロックドインバータ２０２に供給される制御信号として、そのＮチャネル型素子のゲートに供給される信号（インバータ２３２の出力信号）のみが示されているが、実際には、クロックドインバータ２０２のＰチャネル型素子のゲートに走査信号２０２が供給される構成となっている。同様に図５（ａ）においては、クロックドインバータ２１４に供給される制御信号として、走査信号Ｙｉのみが示されているが、実際には、クロックドインバータ２０２のＰチャネル型素子のゲートに、インバータ２３２の出力信号が供給された構成となっている。クロックドインバータのＰチャネル型素子に供給される制御信号の図示省略については、他の図（例えば図３におけるクロックドインバータ１３５１、１３５２）についても同様である。
【００３８】
さて、図５（ａ）に示される構成では、選択信号Ｓｅｌ−ｉが非能動レベルたるＨレベルであれば、ＮＯＲ回路２２２の出力である走査信号Ｙｉは、無条件にＬレベルとなる。このため、クロックドインバータ２０２は反転動作を行う一方、クロックドインバータ２１４はハイインピーダンス状態となるので、指示信号ｙＩＮＨの正転信号がＮＯＲ回路２２２における一方の入力端に供給されることになる。ただし、Ｈレベルである選択信号Ｓｅｌ−ｉによって、ＮＯＲ回路２２２の出力である走査信号Ｙｉは、すでにＬレベルに確定しているので、走査信号Ｙｉが指示信号ｙＩＮＨによって遷移することはない。
【００３９】
次に、選択信号Ｓｅｌ−ｉが能動レベルたるＬレベルに遷移したときついて検討する。このときの動作については、選択信号Ｓｅｌ−ｉの遷移直前における指示信号ｙＩＮＨの論理レベルに応じて２通りに分けることができる。
そこで、選択信号Ｓｅｌ−ｉの遷移直前における指示信号ｙＩＮＨが、走査線１１２の選択禁止を示すＨレベルであったときについて説明する。指示信号ｙＩＮＨがＨレベルであれば、選択信号Ｓｅｌ−ｉがＬレベルに遷移することとは無関係に、ＮＯＲ回路２２２の出力である走査信号ＹｉはＬレベルに確定する。このため、指示信号ｙＩＮＨがＨレベルであれば、走査信号Ｙｉは、選択信号Ｓｅｌ−ｉとは無関係にＬレベルに維持されるので、ｉ行目の走査線１１２は実際に選択禁止されることになる。
【００４０】
続いて、選択信号Ｓｅｌ−ｉが能動レベルたるＬレベルに遷移したときに、その遷移直前における指示信号ｙＩＮＨが走査線１１２の選択許可を示すＬレベルであったときについて説明する。指示信号ｙＩＮＨがＬレベルであれば、選択信号Ｓｅｌ−ｉがＬレベルに遷移することに伴って、ＮＯＲ回路２２２の出力である走査信号ＹｉもＨレベルに遷移する。このため、ｉ行目の走査線１１２が実際に選択されることになる。
さらに、走査信号ＹｉがＨレベルに遷移すると、クロックドインバータ２０２がハイインピーダンス状態となる一方、クロックドインバータ２１４が反転動作を行うので、該クロックドインバータ２１４とインバータ２１２とによってラッチ回路が形成されて、走査信号Ｙｉの遷移直前における指示信号ｙＩＮＨのＬレベルがラッチされる。このため、クロックドインバータ２０２がハイインピーダンス状態となっても、ＮＯＲ回路２２２における入力端の一方に供給される信号はＬレベルに維持される。したがって、Ｈレベルに遷移した走査信号Ｙｉが再びＬレベルに遷移する条件は、能動レベルとなった選択信号Ｓｅｌ−ｉが再び非能動レベルたるＨレベルに遷移すること、ということになる。
【００４１】
＜データ線駆動回路＞
さて、ここまでは、走査線駆動回路１３０について説明したが、データ線駆動回路１４０についても同様な構成となる。詳細には、図７に示されるように、Ｘシフトレジスタ１４００の配列がＸ方向に沿っている点、Ｘシフトレジスタ１４００を構成する転送単位回路１４０２、１４０４の段数がデータ線１１４の本数ｎよりも「１」だけ多い点、および、供給される信号が異なる点以外、データ線駆動回路１４０は、走査線駆動回路１３０の構成と同様である。なお、データ線駆動回路１４０に供給されるスタートパルスＤＸ、クロック信号ＸＣＬ、反転クロック信号ＸＣＬinvについては、上述した通りである。また、指示信号ｘＩＮＨは、クロック信号ＸＣＬおよび反転クロック信号ＸＣＬinvに同期して供給され、その論理レベルがＨレベルであれば、サンプリング制御信号の出力（データ線１１４の選択）を許可し、Ｌレベルであれば、サンプリング制御信号の出力を禁止する旨を指示する信号である。なお、図７においては、データ線１１４の本数ｎを便宜的に奇数とした場合の構成を表している。
【００４２】
＜画像表示動作＞
次に、上述した電気光学装置における通常の表示動作について説明する。すなわち、指示信号ｘＩＮＨ、ｙＩＮＨが常時Ｌレベルである場合の表示動作について説明する。
この場合、垂直走査期間の最初を規定するスタートパルスＤＹが上から数えて０段の転送単位回路１３０２の上端に供給されると、図９に示されるように、走査信号Ｙ１、Ｙ２、Ｙ３、…、Ｙｍが、順番に出力される。
【００４３】
ここで、走査信号Ｙ１がＨレベルとなると、１行目の走査線１１２にゲートが接続されたＴＦＴ１１６がすべてオンになる。一方、走査信号Ｙ１がＨレベルになる期間では、１行１列、１行２列、１行３列、…、１行ｎ列の画素に対応する画像信号ＶＩＤが、サンプリング制御信号Ｘｓ１、Ｘｓ２、Ｘｓ３、…、Ｘｓｎの供給にそれぞれ同期して、画像信号線１７１を介して順番に供給される。
ここで、サンプリング制御信号Ｘｓ１がＨレベルになると、１列目のサンプリングスイッチ１５１がオンするので、１行１列の画素に対応する画像信号ＶＩＤが、１列目のデータ線１１４にサンプリングされる。そして、サンプリングされた画像信号ＶＩＤは、オンとなっているＴＦＴ１１６を介して、１行１列の画素電極１１８に印加されて、その液晶容量に書き込まれる。
【００４４】
続いて、サンプリング制御信号Ｘｓ２がＨレベルになると、２列目のサンプリングスイッチ１５１がオンするので、１行２列の画素に対応する画像信号ＶＩＤが、２列目のデータ線１１４にサンプリングされて、オンとなっているＴＦＴ１１６を介し、１行２列の液晶容量に書き込まれる。以下同様にして、画像信号ＶＩＤがサンプリングされて、１行ｎ列の液晶容量まで書き込まれることになる。こうして、１行目における１列からｎ列までに至る液晶容量の書込が完了する。
以降、走査信号Ｙ２、Ｙ３、…、Ｙｍが順番にＨレベルになると、２行目、３行目、…、ｍ行目において、それぞれ１列からｎ列までに至る液晶容量の書込が、１行目と同様にして実行される。こうして、１垂直走査期間（１フレーム）にわたって１枚の画像が形成されることになる。
【００４５】
次に、本実施形態に係る出力制限回路の具体的動作について説明する。なお、説明便宜のため、一例として、連続する（ｉ−３）行目、（ｉ−２）行目、（ｉ−１）行目、ｉ行目の走査線１１２のみについて選択許可し、他の走査線１１２については選択禁止とする場合を想定する。この場合、指示信号ｙＩＮＨは、図６に示されるように、クロック信号ＹＣＬおよび反転クロック信号ＹＣＬinvに同期するとともに、当該４水平走査期間にわたってＬレベルになる。
【００４６】
各行における選択信号Ｓｅｌ−１、Ｓｅｌ−２、Ｓｅｌ−３、…、Ｓｅｌ−ｍは、理想的には、クロック信号ＹＣＬおよび反転クロック信号ＹＣＬinvが遷移するタイミングに一致して順番に出力されるはずである。ただし、クロック信号ＹＣＬ、反転クロック信号ＹＣＬinvおよび指示信号ｙＩＮＨは、外部回路から直接供給されるのに対し、選択信号は、転送単位回路１３０２、１３０４およびＮＡＮＤ回路１３３０を経て出力されるので、これらの演算や配線抵抗・容量等により、実際には、クロック信号ＹＣＬおよび反転クロック信号ＹＣＬinvの遷移タイミングよりも遅延する。図６は、選択すべき行のほか、その前後の行に対応する選択信号Ｓｅｌ−（ｉ−３）、Ｓｅｌ−（ｉ−２）、Ｓｅｌ−（ｉ−１）、Ｓｅｌ−ｉ）、Ｓｅｌ−（ｉ＋１）が、それぞれクロック信号ＹＣＬおよび反転クロック信号ＹＣＬinvのレベル遷移タイミングよりも時間Ｔｄだけ遅延して出力される様子を示している。
【００４７】
ここで、本実施形態に係る出力制限回路１３４では、指示信号ｙＩＮＨがＬレベルである場合に選択信号Ｓｅｌ−ｉが能動レベルたるＬレベルに遷移すると、この遷移に伴って、走査信号ＹｉがＨレベルに遷移するが、Ｈレベルに遷移した走査信号Ｙｉが再びＬレベルに遷移する条件は、上述したように、選択信号Ｓｅｌ−ｉが再び非能動レベルたるＨレベルに遷移することである。すなわち、走査信号ＹｉがＨレベルに遷移する際の条件としては、選択信号Ｓｅｌ−ｉとともに指示信号ｙＩＮＨも考慮されるが、走査信号Ｙｉが再びＬレベルに遷移する際の条件には、指示信号ｙＩＮＨはもはや含まれず、ただ選択信号Ｓｅｌ−ｉが非能動レベルに遷移することだけである。
【００４８】
このため、走査信号ＹｉがＨレベルに遷移するポイント（立ち上がり点）は、選択信号Ｓｅｌ−ｉが能動レベルに遷移するポイントと一致し、また、走査信号ＹｉがＬレベルに遷移するポイント（立ち下がり点）は、指示信号ｙＩＮＨがＨレベルに遷移するポイントではなく、選択信号Ｓｅｌ−ｉが非能動レベルに遷移するポイントと一致する。したがって、走査信号ＹｉがＨレベルとなる期間は、選択信号Ｓｅｌ−ｉが能動レベルである期間と一致する。
したがって、各行の選択信号が、クロック信号や指示信号に対して遅延していても、走査信号ＹｉがＨレベルとなる期間は、出力許可されている他の走査信号Ｙ（ｉ−３）、Ｙ（ｉ−２）、Ｙ（ｉ−１）がＨレベルとなる期間に対して短くならずに、同等な期間が確保されることになる。すなわち、ｉ行目の走査線１１２の選択期間は、（ｉ−３）行目、（ｉ−２）行目、（ｉ−１）行目の走査線１１２の各選択期間と同等になる。
【００４９】
一方、本実施形態に対する比較例では、図９に示されるように、各行毎にＮＯＲ回路１３９が設けられ、一般的にｉ行目のＮＯＲ回路１３９は、選択信号Ｓｅｌ−ｉと指示信号ｙＩＮＨとの否定論理和信号を走査信号Ｙｉとして出力する構成となっている。
このような比較例に係る構成において、各行の選択信号が、クロック信号や指示信号に対して遅延していると、図１０に示されるように、選択信号Ｓｅｌ−ｉがＬレベルである選択期間の途中にて、指示信号ｙＩＮＨがＨレベルに遷移することになるので、両者の否定論理和で示される走査信号ＹｉがＨレベルとなる期間は、出力許可されている他の走査信号Ｙ（ｉ−３）、Ｙ（ｉ−２）、Ｙ（ｉ−１）がＨレベルとなる期間よりも遅延時間Ｔｄだけ短くなる。したがって、（ｉ−３）行目、（ｉ−２）行目、（ｉ−１）行目の走査線１１２に位置する画素と比較して、ｉ行目の走査線１１２に位置する画素においては、線順次表示にあっては、書込時間が十分に確保されない事態が想定され、また、点順次表示にあっては、最終列に対応するサンプリング制御信号Ｘｓｎが出力される前に水平走査が終了してしまう事態が想定されて、いずれの順次表示であっても表示品位の低下に結びつく。
【００５０】
これに対して、本実施形態に係る出力制限回路１３４では、上述したように、各行の選択信号が、クロック信号や指示信号に対して遅延していても、走査信号Ｙｉのアクティブ期間は、出力許可されている他の走査信号Ｙ（ｉ−３）、Ｙ（ｉ−２）、Ｙ（ｉ−１）のアクティブ期間に対して短くならず、同等な期間が確保される。このため、ｉ行目の走査線１１２に位置する画素では、実施形態では点順次表示であるが、たとえ線順次型表示としても、同じく選択される（ｉ−３）行目、（ｉ−２）行目、（ｉ−１）行目の走査線１１２に位置する画素と同等な期間にわたって書込が行われるので、表示品位の低下が発生することを防止することが可能となる。
【００５１】
＜第１実施形態の応用・変形＞
なお、第１実施形態に係る出力制限回路１３４は、図５（ａ）に示される構成であったが、本実施形態は、これに限られず、種々のバリエーションが考えられる。例えば、図５（ａ）におけるクロックドインバータ２０２を、図５（ｂ）に示されるように、相補型のアナログスイッチ２０４としても良い。
【００５２】
また、選択信号Ｓｅｌ−ｉの能動レベルをＨレベルとしても良い。このように選択信号Ｓｅｌ−ｉの能動レベルをＨレベルとしたとき、出力制限回路１３４は、例えば図５（ｃ）に示される構成となる。
図５（ｃ）において、クロックドインバータ２０６は、インバータ２３４の出力信号がＬレベルであれば指示信号ｙＥＮＢを反転出力する一方、インバータ２３４の出力信号がＨレベルであれば、ハイインピーダンス状態となるものである。
ここで、指示信号ｙＥＮＢは、図６に示されるように、指示信号ｙＩＮＨの論理レベルを反転したものであり、Ｈレベルであれば走査線１１２の選択許可を指示し、Ｌレベルであれば走査線１１２の選択禁止を指示する信号である。
【００５３】
次に、インバータ２１６は、クロックドインバータ２０６または２１８の出力を再反転して、ＮＡＮＤ回路２２４における入力端の一方に供給するものである。また、ＮＡＮＤ回路２２４は、選択信号Ｓｅｌ−ｉとインバータ２１６による出力信号との否定論理積を求めるものである。さらに、インバータ２２６は、ＮＡＮＤ回路２２４による否定論理積信号を再反転して走査信号Ｙｉとして出力するものである。
また、クロックドインバータ２１８は、該否定論理積信号がＬレベルであれば（走査信号ＹｉがＨレベルであれば）、インバータ２１２の出力信号を反転して、当該インバータ２１２の入力に帰還する一方、該否定論理積信号がＨレベルであれば（走査信号ＹｉがＬレベルであれば）、ハイインピーダンス状態となるものである。また、インバータ２３４は、走査信号Ｙｉを反転して、クロックドインバータ２０６の制御信号として供給するものである。
【００５４】
この構成では、選択信号Ｓｅｌ−ｉが非能動レベルたるＬレベルであれば、ＮＡＮＤ回路２２４の出力は無条件にＨレベルとなるので、走査信号ＹｉはＬレベルとなる。この状態において、クロックドインバータ２０６は反転動作を行う一方、クロックドインバータ２１４はハイインピーダンス状態となるので、指示信号ｙＥＮＢがＮＡＮＤ回路２２４における一方の入力端に供給されることになる。ただし、Ｌレベルである選択信号Ｓｅｌ−ｉによって、ＮＡＮＤ回路２２４の出力は、すでにＨレベルに確定しているので、走査信号Ｙｉが指示信号ｙＥＮＢによって遷移することはない。
【００５５】
次に、選択信号Ｓｅｌ−ｉが能動レベルたるＨレベルに遷移したときの動作について、選択信号Ｓｅｌ−ｉの遷移直前における指示信号ｙＥＮＢの論理レベルに応じて２通りに分けて説明する。
まず、選択信号Ｓｅｌ−ｉの遷移直前における指示信号ｙＥＮＢが、走査線１１２の選択禁止を示すＬレベルであったときについて説明する。指示信号ｙＥＮＢがＬレベルであれば、選択信号Ｓｅｌ−ｉがＨレベルに遷移することとは無関係に、ＮＡＮＤ回路２２２の出力を反転した走査信号ＹｉはＬレベルに確定する。このため、指示信号ｙＥＮＢがＬレベルであれば、走査信号Ｙｉは、選択信号Ｓｅｌ−ｉとは無関係にＬレベルに維持されるので、ｉ行目の走査線１１２は実際に選択禁止されることになる。
【００５６】
続いて、選択信号Ｓｅｌ−ｉが能動レベルたるＨレベルに遷移したときに、その遷移直前における指示信号ｙＥＮＢが走査線１１２の選択許可を示すＨレベルであったときについて説明する。指示信号ｙＥＮＢがＨレベルであれば、選択信号Ｓｅｌ−ｉがＨレベルに遷移することに伴って、ＮＡＮＤ回路２２４の出力もＬレベルに遷移する。このため、走査信号ＹｉはＨレベルに遷移するので、ｉ行目の走査線１１２が実際に選択されることになる。
さらに、ＮＡＮＤ回路２２４の出力がＬレベルに遷移すると、クロックドインバータ２０６がハイインピーダンス状態となる一方、クロックドインバータ２１８が反転動作を行うので、当該クロックドインバータ２１８と、インバータ２１６とによってラッチ回路が形成されて、走査信号Ｙｉが遷移する直前における指示信号ｙＥＮＢのＨレベルがラッチされる。このため、クロックドインバータ２０６がハイインピーダンス状態となっても、ＮＡＮＤ回路２２４における入力端の一方に供給される信号はＨレベルに維持される。したがって、Ｈレベルに遷移した走査信号Ｙｉが再びＬレベルに遷移する条件は、図５（ａ）や図５（ｂ）に示される構成と同様に、能動レベルとなった選択信号Ｓｅｌ−ｉが再び非能動レベルたるＨレベルに遷移すること、ということになる。
【００５７】
このように図５（ｃ）に示される構成にあっても、クロック信号や指示信号に対して遅延しているために、選択信号Ｓｅｌ−ｉが能動レベルたる期間の途中にて指示信号ｙＥＮＢがＬレベルに遷移しても、走査信号Ｙｉによるｉ行目の走査線１１２の選択期間が短くなることはない。
なお、図５（ｃ）におけるクロックドインバータ２０６を、図５（ｄ）に示されるように、相補型のアナログスイッチ２０８としても良い。
【００５８】
＜第２実施形態＞
上述した第１実施形態では、指示信号ｙＩＮＨ（ｙＥＮＢ）によってｉ行目の走査線１１２の選択が許可されている場合に、走査信号ＹｉがＨレベルに遷移すると、ＮＯＲ回路２２２（ＮＡＮＤ回路２２４）の出力は、選択信号Ｓｅｌ−ｉの論理レベルのみに依存する構成となっていた。さらに、この構成では、走査信号Ｙｉが遷移する直前における指示信号をラッチして、ＮＯＲ回路２２２（ＮＡＮＤ回路２２４）における入力端の一方に供給する構成となっていたが、本発明はラッチに限る必要はない。
【００５９】
そこで、ラッチする構成でない第２実施形態について説明する。この第２実施形態は、指示信号によってｉ行目の走査線１１２の選択が許可されている場合に、選択信号Ｓｅｌ−ｉが能動レベルに遷移したときに、ＮＯＲ回路２２２（ＮＡＮＤ回路２２４）の出力を選択信号Ｓｅｌ−ｉのみに依存させる方策として、指示信号とは別系統の信号に置換して、ＮＯＲ回路２２２（ＮＡＮＤ回路２２４）における入力端の一方に直接供給する構成としたものである。図１１（ａ）は、第２実施形態に係る出力制限回路１３４の構成を示す回路図である。
【００６０】
この図において、相補型のアナログスイッチ２４２は、ＮＯＲ回路２２２の出力たる走査信号ＹｉがＨレベルであればオンし、Ｌレベルであればオフするものである。この相補型のアナログスイッチ２４２のため、インバータ２６２は、走査信号Ｙｉを反転して、これを正論理制御信号としてアナログスイッチ２４２に供給している。
また、Ｎチャネル型のアナログスイッチ２８２は、走査信号ＹｉがＬレベルであればオフする一方、走査信号ＹｉがＨレベルであればオンして、電源の低位側電圧Ｖｓｓを、ＮＯＲ回路２２２における入力端の一方に供給するものである。
【００６１】
この構成では、選択信号Ｓｅｌ−ｉが非能動レベルたるＨレベルであれば、ＮＯＲ回路２２２の出力である走査信号Ｙｉは、無条件にＬレベルとなる。このため、アナログスイッチ２４２がオンし、アナログスイッチ２８２がオフするので、指示信号ｙＩＮＨがＮＯＲ回路２２２における一方の入力端に供給されることになる。ただし、Ｈレベルである選択信号Ｓｅｌ−ｉによって、走査信号ＹｉはすでにＬレベルに確定しているので、走査信号Ｙｉの論理レベルが指示信号ｙＩＮＨによって遷移することはない。
【００６２】
次に、選択信号Ｓｅｌ−ｉが能動レベルたるＬレベルに遷移したとき、指示信号ｙＩＮＨが走査線１１２の選択禁止を示すＨレベルであれば、ＮＯＲ回路２２２の出力である走査信号ＹｉはＬレベルに維持される。
一方、選択信号Ｓｅｌ−ｉが能動レベルたるＬレベルに遷移したとき、指示信号ｙＩＮＨが走査線１１２の選択許可を示すＬレベルであれば、当該遷移することに伴って、ＮＯＲ回路２２２の出力である走査信号ＹｉもＨレベルに遷移する。走査信号ＹｉがＨレベルに遷移すると、アナログスイッチ２４２がオフし、アナログスイッチ２８２がオンするので、電圧ＶｓｓたるＬレベル信号が、それまで供給されていた指示信号ｙＩＮＨに置換されて、ＮＯＲ回路２２２における一方の入力端に供給される。
【００６３】
このため、アナログスイッチ２４２がオフしても、ＮＯＲ回路２２２における入力端の一方に供給される信号はＬレベルに維持されるので、Ｈレベルに遷移した走査信号Ｙｉが再びＬレベルに遷移する条件は、図５（ａ）等に示される構成と同様に、能動レベルとなった選択信号Ｓｅｌ−ｉが再び非能動レベルたるＨレベルに遷移すること、ということになる。
したがって、第２実施形態においても、第１実施形態と同様に、クロック信号や指示信号に対して選択信号Ｓｅｌ−ｉが遅延しているために、選択信号Ｓｅｌ−ｉが能動レベルである期間の途中にて、指示信号ｙＩＮＨが走査線１１２の選択禁止を示すＨレベルに遷移しても、走査信号Ｙｉによる選択期間が短くなることはない。
【００６４】
なお、アナログスイッチ２８２は、電源における低位側電圧Ｖｓｓの給電線に接続されるため、アナログスイッチ２４２とは異なり、相補型である必要はない。また、図１１（ａ）におけるアナログスイッチ２８２を、図１１（ｂ）に示されるように、走査信号ＹｉがＨレベルである場合に、電源の高位側電圧Ｖｄｄを反転してＮＯＲ回路２２２における入力端の一方に供給するクロックドインバータ２８４としても良い。
【００６５】
さらに、選択信号Ｓｅｌ−ｉの能動レベルをＨレベルとする場合には、図１１（ｃ）や図１１（ｄ）などに示される構成としても良い。
ここで、図１１（ｃ）において、クロックドインバータ２４４は、ＮＡＮＤ回路２２４の出力がＨレベルであれば反転動作を行う一方、Ｌレベルであればハイインピーダンス状態となるものである。また、インバータ２６４は、走査信号Ｙｉを反転して、これを制御信号としてクロックドインバータ２４４に供給するものである。
さらに、Ｐチャネル型のアナログスイッチ２８６は、ＮＡＮＤ回路２２４の出力がＨレベルであればオフする一方、Ｌレベルであればオンして、電源の高位側電圧Ｖｄｄを、ＮＡＮＤ回路２２４における入力端の一方に供給するものである。
【００６６】
このような構成においても、指示信号ｙＩＮＨが走査線１１２の選択許可を示すＬレベルであったときに、選択信号Ｓｅｌ−ｉが能動レベルたるＨレベルに遷移すると、ＮＡＮＤ回路２２４の出力を反転した走査信号ＹｉもＨレベルに遷移する。そして、Ｈレベルに遷移した走査信号Ｙｉが再びＬレベルに遷移する条件は、能動レベルとなった選択信号Ｓｅｌ−ｉが再び非能動レベルたるＬレベルに遷移すること、ということになる。
なお、図１１（ｃ）におけるアナログスイッチ２８６を、図１１（ｄ）に示されるように、ＮＡＮＤ回路２２４の出力がＬレベルである場合（走査信号ＹｉがＨレベルである場合）に、電源の低位側電圧Ｖｓｓを反転してＮＡＮＤ回路２２４における入力端の一方に供給するクロックドインバータ２８８としても良い。
【００６７】
さらに、図１１（ａ）、図１１（ｂ）、図１１（ｃ）、図１１（ｄ）における指示信号ｙＩＮＨを、それぞれ指示信号ｙＥＮＢとして、図１２（ａ）、図１２（ｂ）、図１２（ｃ）、図１２（ｄ）に示される構成としても良い。この際、図１１（ａ）または図１１（ｂ）におけるアナログスイッチ２４２は、図１２（ａ）または図１２（ｂ）におけるクロックドインバータ２４６になり、また、図１１（ｃ）または図１１（ｄ）におけるクロックドインバータ２４４は、図１２（ｃ）または図１２（ｄ）における相補型のアナログスイッチ２４８になっている。
【００６８】
そして、図１２（ａ）、図１２（ｂ）、図１２（ｃ）または図１２（ｄ）のいずれの構成においても、指示信号ｙＥＮＢが走査線１１２の選択許可を示すＨレベルであったときに、選択信号Ｓｅｌ−ｉが能動レベルに遷移すると、走査信号ＹｉもＨレベルに遷移する。そして、Ｈレベルに遷移した走査信号Ｙｉが再びＬレベルに遷移する条件は、能動レベルとなった選択信号Ｓｅｌ−ｉが再び非能動レベルに遷移すること、ということになる。
このため、クロック信号や指示信号に対して選択信号Ｓｅｌ−ｉが遅延しているために、選択信号Ｓｅｌ−ｉが能動レベルである期間の途中にて、指示信号ｙＥＮＢが走査線１１２の選択禁止を示すＬレベルに遷移しても、走査信号Ｙｉによる選択期間が短くなることはない。
【００６９】
＜応用例・変形例＞
なお、上述した電気光学装置１００では、シフトレジスタ１３００、１４００の段数を奇数としたが、これは便宜上に過ぎず、偶数としても良いのはもちろんである。さらに、走査線駆動回路１３０による走査線１１２の選択方向（垂直走査方向）については、上方向から下方向とし、また、データ線駆動回路１４０によるデータ線１１４の選択方向（水平走査方向）については、左方向から右方向として、いずれも一方向としたが、転送方向を規定する信号を別途供給して、いずれの方向にも転送可能とする構成を採用しても良い。
くわえて、上述した電気光学装置１００では、ＴＦＴ１１６をＮチャネル型として、走査信号ＹｉがＨレベルであれば、走査線１１２を選択する構成としたが、ＴＦＴ１１６をＰチャネル型として、走査信号ＹｉがＬレベルであれば、走査線１１２を選択する構成としても良いし、さらには、両者を組み合わせて１行当たり走査線１１２を２本として、データ線１１４にサンプリングされた画像信号を、相補型ＴＦＴにより画素電極１１８に供給する構成としても良い。
【００７０】
また、転送単位回路１３０２、１３０４（１４０２、１４０４）については、常にクロックが供給される構成として説明したが、消費電力を抑える観点から、転送動作に必要なものだけに対して（または、これらに前後する数段を含めたものに対して）、クロック信号（反転クロック信号）を供給するクロック制御回路を設けても良い。
【００７１】
一方、上述したデータ線駆動回路１４０では、サンプリング制御信号によって１個のサンプリングスイッチ１５１を駆動する構成としたが、画像信号を複数系統に分配するとともに時間軸に複数倍に伸長し、さらに、データ線１１４を複数本毎にブロック化して、１ブロックを構成する本数分のサンプリングスイッチを同時に駆動する構成としても良い。
また、サンプリングした画像信号を、データ線を１本ずつ順番に供給する点順次駆動ではなく、サンプリングした画像信号を順番にラッチした後、すべてのデータ線に一斉に供給する線順次駆動としても良い。
【００７２】
くわえて、上述した電気光学装置は、電気光学物質に液晶を用いた液晶表示装置であり、この液晶表示装置は、透過型、反射型または半透過半反射型のいずれにも適用可能である。また、アクティブ・マトリクス方式のみならす、パッシブ・マトリクス方式にても適用可能である。
さらには、電気光学装置としては、有機ＥＬ装置や、蛍光表示管、プラズマ・ディスプレイ・パネル、ディジタルミラーデバイスなど種々のものに適用可能である。
【００７３】
＜電子機器＞
次に、上述した実施形態に係る電気光学装置を用いた電子機器のいくつかについて説明する。
【００７４】
＜その１：プロジェクタ＞
まず、上述した電子光学装置１００をライトバルブとして用いたプロジェクタについて説明する。図１３は、このプロジェクタの構成を示す平面図である。
この図に示されるように、プロジェクタ２１００内部には、ハロゲンランプ等の白色光源からなるランプユニット２１０２が設けられている。このランプユニット２１０２から射出された投射光は、内部に配置された３枚のミラー２１０６および２枚のダイクロイックミラー２１０８によってＲ（赤）、Ｇ（緑）、Ｂ（青）の３原色に分離されて、各原色に対応するライトバルブ１００Ｒ、１００Ｇおよび１００Ｂにそれぞれ導かれる。
【００７５】
ライトバルブ１００Ｒ、１００Ｇおよび１００Ｂは、上述した実施形態に係る電気光学装置１００、すなわち、透過型の液晶表示装置と基本的には同様である。すなわち、ライトバルブ１００Ｒ、１００Ｇ、１００Ｂは、それぞれＲＧＢの各原色画像を生成する光変調器として機能するものである。
また、Ｂの光は、他のＲやＧの光と比較すると、光路が長いので、その損失を防ぐために、入射レンズ２１２２、リレーレンズ２１２３および出射レンズ２１２４からなるリレーレンズ系２１２１を介して導かれる。
【００７６】
さて、ライトバルブ１００Ｒ、１００Ｇ、１００Ｂによってそれぞれ変調された光は、ダイクロイックプリズム２１１２に３方向から入射する。そして、このダイクロイックプリズム２１１２において、ＲおよびＢの光は９０度に屈折する一方、Ｇの光は直進する。これにより、各原色画像の合成したカラー画像が、投射レンズ２１１４を介して、スクリーン２１２０に投射されることになる。
【００７７】
＜その２：パーソナルコンピュータ＞
まず、上述した電気光学装置を、モバイル型パーソナルコンピュータの表示部に適用した例について説明する。図１４は、このパーソナルコンピュータの構成を示す斜視図である。図において、コンピュータ２２００は、キーボード２２０２を備えた本体部２２０４と、表示部として用いられる電気光学装置１００とを備えている。なお、電気光学装置１００として液晶表示装置を用いる場合には、暗所での視認性を確保するため、背面にバックライトが設けられるが、外観には表れないので、図示を省略している。
このようなコンピュータ２２００において、スタンバイや一定期間キー入力等がない状態などのように、表示領域のすべてにおいて画像表示を行う必要のない場合には、一部の領域だけ表示を行う部分表示駆動を行うことによって、消費電力を抑えて、バッテリによる駆動時間を長くすることができる。
【００７８】
＜その３：携帯電話＞
さらに、上述した電気光学装置を、携帯電話の表示部に適用した例について説明する。図１５は、この携帯電話の構成を示す斜視図である。図において、携帯電話２３００は、複数の操作ボタン２３０２のほか、受話口２３０４、送話口２３０６とともに、上述した電気光学装置１００を備えるものである。なお、電気光学装置１００として液晶表示装置を用いる場合には、暗所での視認性を確保するため、透過型や半透過半反射型であれば、バックライトが、反射型であればフロントライト（いずれも図示省略）が、それぞれ設けられる。
このような携帯電話２３００において、待受状態では、時刻や着信電話番号などの必要最低限の情報を、画面の一部の領域だけを用いて表示する部分表示駆動を行うことによって、消費電力を抑えて、連続待受時間を長くすることができる。
【００７９】
＜電子機器のまとめ＞
なお、電子機器としては、図１３、図１４および図１５を参照して説明した他にも、液晶テレビや、ビューファインダ型・モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種の電子機器に対して、実施形態や応用・変形例に係る電気光学装置が適用可能なのは言うまでもない。
【００８０】
【発明の効果】
以上説明したように本発明によれば、走査線の選択を、指示信号の論理レベルにしたがって許可または禁止する構成において、指示信号に対し選択信号が遅延したときでも、該選択信号のパルス幅が短縮化されて出力される点が防止される。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る出力制限回路が適用される電気光学装置の全体構成を示すブロック図である。
【図２】同電気光学装置における走査線駆動回路の構成を示すブロック図である。
【図３】同走査線駆動回路における転送単位回路の構成を示す回路図である。
【図４】同転送単位回路による転送動作を説明するためのタイミングチャートである。
【図５】（ａ）は、同走査線駆動回路における出力制限回路の構成を示す回路図であり、（ｂ）、（ｃ）および（ｄ）の各々は、その出力制限回路の別構成を示す回路図である。
【図６】同出力制限回路の動作を説明するためのタイミングチャートである。
【図７】同電気光学装置におけるデータ線駆動回路の構成を示すブロック図である。
【図８】同電気光学装置における画像表示動作を説明するためのタイミングチャートである。
【図９】従来における出力制限回路を含む走査線駆動回路の構成を示すブロック図である。
【図１０】従来における出力制限回路の動作を説明するためのタイミングチャートである。
【図１１】（ａ）は、本発明の第２実施形態に係る出力制限回路の構成を示す回路図であり、（ｂ）、（ｃ）および（ｄ）の各々は、その出力制限回路の別構成を示す回路図である。
【図１２】（ａ）、（ｂ）、（ｃ）および（ｄ）の各々は、第２実施形態に係る出力制限回路の別構成を示す回路図である。
【図１３】同電気光学装置を備える電子機器の一例たるプロジェクタの構成を示す図である。
【図１４】同電気光学装置を備える電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。
【図１５】同電気光学装置を備える電子機器の一例たる携帯電話の構成を示す斜視図である。
【符号の説明】
１００…電気光学装置
１０５…液晶
１１２…走査線
１１４…データ線
１１６…ＴＦＴ
１１８…画素電極
１３０…走査線駆動回路
１３４…出力制限回路
１４０…データ線駆動回路
２０２、２０４…クロックドインバータ
２０４、２０８…アナログスイッチ
２１２…インバータ
２１４…クロックドインバータ（２１２、２１４によりラッチ回路）
２２２…ＮＯＲ回路（演算回路）
２２４…ＮＡＮＤ回路（演算回路）
２８２、２８６…アナログスイッチ（置換回路）
２８４、２８８…クロックドインバータ（置換回路）
１３００…シフトレジスタ
１３０２、１３０４…転送単位回路
１４００…シフトレジスタ
２１００…プロジェクタ
２２００…パーソナルコンピュータ
２３００…携帯電話[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an output limiting circuit, an output limiting method, an electro-optical device, a driving circuit, and an electronic apparatus that do not reduce the pulse width of the selection signal even when the selection signal is delayed with respect to the instruction signal.
[0002]
[Prior art]
In recent years, electro-optical devices that perform display by electro-optical changes in electro-optical materials such as liquid crystal and organic EL (electroluminescence) have been used as display devices in place of cathode ray tubes (CRT) as various information processing equipment and televisions. Is being widely used.
Here, the electro-optical device can be roughly classified into an active matrix type in which pixels are driven by a pixel switch and a passive matrix type in which pixels are driven without using a pixel switch. . Among these, the active matrix type electro-optical device according to the former has the following configuration. That is, in the active matrix type electro-optical device, pixel electrodes are formed corresponding to the intersections between the scanning lines extending in the row direction and the data lines extending in the column direction. A pixel switch such as a thin film transistor is inserted between the pixel electrode and the data line and turned on and off according to a scanning signal supplied to the scanning line, while a counter electrode is connected to the pixel electrode via an electro-optic material. It is the structure which opposes.
[0003]
In such a configuration, when an on-voltage scanning signal is applied to a scanning line, a pixel switch connected to the scanning line is turned on. When a data signal corresponding to the gradation (density) is supplied to the data line in this ON state, the data signal is applied to the pixel electrode via the pixel switch, and thus between the pixel electrode and the counter electrode. A voltage corresponding to the data signal is applied to the electro-optical material sandwiched between the two. As a result, the electro-optical material changes electro-optically so that the transmitted light amount, reflected light amount, or light emission amount in the pixel (in any case, the light amount visually recognized by the observer) is the data signal applied to the pixel electrode. It depends on the voltage. Therefore, a predetermined display can be performed by executing such control for each pixel.
[0004]
Here, the scanning signal is output from the scanning line driving circuit. This scanning line driving circuit has a Y shift register in which a plurality of transfer unit circuits are connected in multiple stages along the Y direction. The scanning line driving circuit first shifts the start pulse supplied at the beginning of the vertical scanning period by the Y shift register every time the logic level of the Y clock signal serving as the reference for the horizontal scanning changes, Secondly, a logical operation is performed so that the pulses shifted by the transfer unit circuits in each stage are sequentially sequentially set to active levels, and are supplied to the respective scanning lines. As a result, the scanning lines are selected one by one in order.
[0005]
On the other hand, the data signal is output from the data line driving circuit. The data line driving circuit is configured to supply a sampling control signal within a horizontal effective scanning period to a sampling switch that samples an image signal supplied in synchronization with vertical scanning and horizontal scanning for each data line. ing. Specifically, the data line driving circuit has an X shift register in which a plurality of transfer unit circuits are connected in multiple stages along the X direction. In the data line driving circuit, first, the logical level of the X clock signal synchronized with the start pulse supplied at the beginning of the horizontal scanning scanning period is synchronized with the cycle in which the image signal is supplied by the X shift register. Shifting every time, and secondly, a logical operation is performed so that the pulses shifted by the transfer unit circuits of each stage sequentially become an active level, and this is output as a sampling control signal. As a result, each of the sampling switches samples the image signal in accordance with the sampling control signal, and supplies it to the corresponding data line.
[0006]
Incidentally, in recent years, from the viewpoint of low power consumption, the following driving method called partial display driving (also referred to as partial driving) has been proposed. In other words, this partial display drive belongs to a part of the scanning lines by supplying a scanning signal only to a part of the scanning lines when full screen display is not particularly required, such as during standby. Only the pixel region is set to the display state, and the other pixels are set to the non-display state to reduce power consumption.
In addition, if the pulse widths of adjacent ones in the scanning signal overlap, the scanning line that overlaps the scanning signal is selected in addition to the scanning line to be selected, and the image signal sampled on the data line However, it is also written to pixels in a different row from the original. Similarly, in the sampling control signal, when the pulse widths of adjacent ones overlap, an image signal that should be sampled on a certain data line is also sampled on the adjacent data line. As a result, so-called ghost or crosstalk occurs, resulting in a problem that display quality is deteriorated.
[0007]
In order to execute such partial display drive and to prevent duplication of pulse width, an output limiting circuit is provided at the final stage of the scan line drive circuit to prohibit selection by scan signals or output as scan signals. For example, the pulse width of the selected selection signal is actively narrowed and output as a new scanning signal. Here, the output limiting circuit is generally composed of a logic circuit such as a NOR circuit that performs a logical operation of the selection signal and an instruction signal that defines the output of the selection signal and the pulse width. A similar output limiting circuit is provided at the final stage of the data line driving circuit, and the pulse width of the selection signal output as the sampling control signal is actively narrowed, and this is output as a new sampling control signal, It is also practiced to prevent duplication of sampling control signals.
[0008]
[Problems to be solved by the invention]
However, since the selection signal is a logical operation of the pulse signal output from the shift register, it tends to be delayed with respect to the instruction signal directly supplied from the outside. In such an output limiting circuit, when the output of the scanning signal is prohibited by the instruction signal, if the selection signal is delayed with respect to the instruction signal, the logic level of the instruction signal is output during the output period of the pulse signal as the selection signal. As a result, the pulse signal is cut, and the pulse width becomes shorter than the pulse width of the other scanning signals whose output is permitted. For this reason, a scanning signal (or sampling control signal) with a reduced pulse width cannot perform sufficient writing as compared with other scanning signals (or sampling control signals) for which output is permitted. It will cause problems such as degradation.
[0009]
Thus, for example, it is conceivable to delay the instruction signal by a delay circuit or the like and to adjust the timing with the selection signal. However, the delay time by the delay circuit tends to depend on the element characteristics, and therefore inevitably varies. For this reason, if it is attempted to secure an operation margin in consideration of variations, it is necessary to limit the scanning signal output permission period as a result. Therefore, the above problem becomes more prominent as high speed operation is required.
[0010]
The present invention has been made in view of the above-described circumstances, and an object of the present invention is to provide a configuration in which the selection signal is permitted to be output or prohibited in accordance with the logic level of the instruction signal. An object of the present invention is to provide an output limiting circuit, an output limiting method, an electro-optical device, a driving circuit, and an electronic apparatus that prevent the selection signal from being output with a shortened pulse width even when it is delayed.
[0011]
[Means for Solving the Problems]
In order to achieve the above object, the drive circuit according to the present invention should select the scanning line (or the data line) for an electro-optical device including pixels corresponding to the intersection of the scanning line and the data line. A selection signal indicating that, after transitioning from the inactive level to the active level, the selection signal that transitions to the inactive level again is permitted or prohibited to output according to the logic level of the instruction signal, If the instruction signal indicates output permission, a logical operation is performed with the instruction signal and the selection signal as inputs, until the selection signal transitions from an inactive level to an active level. An arithmetic circuit that supplies a signal of a logic level corresponding to the above to the scanning line (or the data line), and when the instruction signal indicates output permission, the selection signal transits to an active level. If, together with separating the instruction signal from said logic operation is characterized and a blocking circuit for dependent output of the arithmetic circuit in the logic level of the selection signal. In this configuration, when the instruction signal indicates output permission, a signal having a logic level corresponding to the selection signal is scanned by the arithmetic circuit until the selection signal transits from the inactive level to the active level. To be supplied. On the other hand, if the instruction signal indicates output permission and the selection signal transits to the active level, the instruction signal is separated from the logical operation by the cutoff circuit, and the output of the arithmetic circuit depends on the logic level of the selection signal. It is done. For this reason, the condition when the output of the arithmetic circuit first transits includes the instruction signal as well as the selection signal, but the condition when the output of the arithmetic circuit transits next does not include the instruction signal. Therefore, even when the selection signal is delayed with respect to the instruction signal, a point in which the pulse width of the selection signal is shortened and output is prevented.
[0012]
In order to achieve the above object, an electro-optical device according to the present invention is an electro-optical device including pixels corresponding to the intersection of a scanning line and a data line, and selects the scanning line (or the data line). A drive circuit for enabling or disabling output of a selection signal indicating that the selection signal should be changed from an inactive level to an active level and then transitioning to the inactive level again according to the logic level of the instruction signal. If the instruction signal indicates output permission, a logical operation is performed with the instruction signal and the selection signal as inputs, and the selection is performed until the selection signal transitions from an inactive level to an active level. An arithmetic circuit that supplies a signal of a logic level corresponding to the signal to the scanning line (or the data line), and the selection signal transitions to an active level when the instruction signal indicates output permission. If the, with separating the instruction signal from said logical operation, is characterized in configuration including a cut-off circuit for dependent output of the arithmetic circuit in the logic level of the selection signal. According to this configuration, even when the selection signal is delayed with respect to the instruction signal for the same reason as in the drive circuit, the pulse width of the selection signal is output without being shortened.
[0013]
Furthermore, an electronic apparatus according to the present invention is configured to include the electro-optical device in a display unit. For this reason, even when the selection of the scanning line or the data line is permitted or prohibited by the instruction signal, the display quality is prevented from being deteriorated due to the shortening of the selection period.
[0014]
Subsequently, the output limiting circuit according to the present invention outputs a selection signal that permits or prohibits output of the selection signal that transitions from the inactive level to the active level and then transitions to the inactive level again according to the logic level of the instruction signal. If the instruction signal indicates permission to output, the circuit performs a logical operation using the instruction signal and the selection signal as inputs, and the selection signal transitions from an inactive level to an active level. Until the arithmetic circuit that outputs a signal of a logic level corresponding to the selection signal and the instruction signal indicates output permission, if the selection signal transitions to an active level, the instruction signal is output from the logic operation. It is characterized in that it includes a cutoff circuit that separates and makes the output of the arithmetic circuit depend on the logic level of the selection signal. According to this configuration, similarly to the drive circuit and the electro-optical device, even when the selection signal is delayed with respect to the instruction signal, the pulse width of the selection signal is output without being shortened.
[0015]
In this configuration, the arithmetic circuit is a logic circuit that performs a prime operation with two inputs, specifically, a NOR circuit that obtains a negative OR of the selection signal and an output from the cutoff circuit, or the selection A mode including a NAND circuit for obtaining a negative logical product of the signal and the output of the cutoff circuit is preferable. With such an aspect, the number of components of the arithmetic circuit is minimized.
[0016]
On the other hand, in this configuration, the cutoff circuit becomes indefinite with respect to the input instruction signal if the output of the arithmetic circuit changes from the inactive level to the active level when the instruction signal indicates output permission. A mode including a clocked inverter or a mode including an analog switch that is turned off to block the instruction signal from being input to the arithmetic circuit is preferable. According to such an aspect, the number of elements required for the configuration for inputting the instruction signal to the arithmetic circuit can be reduced.
[0017]
In this configuration, when the instruction signal indicates output permission, the cutoff circuit latches the instruction signal when the output of the arithmetic circuit transitions from an inactive level to an active level, and the arithmetic circuit An aspect including a latch circuit to be supplied to the circuit and an aspect including a replacement circuit for replacing the instruction signal with a signal having the same logic level as the instruction signal immediately before the transition and supplying the signal to the arithmetic circuit are preferable. According to such an aspect, the number of elements required for the configuration for making the output of the arithmetic circuit depend on the logic level of the selection signal can be reduced.
[0018]
Here, it is desirable that the replacement circuit included in the cutoff circuit is a clocked inverter that inverts and supplies one of the logic levels of the power supply potential or a single-channel analog switch that supplies one of the power supply potentials. . In particular, in the latter case, since one of the power supply potentials is supplied, the analog switch does not need to be complementary.
[0019]
The output limiting method according to the present invention is an output limiting method for permitting or prohibiting output of a selection signal that transitions from the inactive level to the active level and then transitions to the inactive level again according to the logic level of the instruction signal. If the instruction signal indicates that output is permitted, a logical operation that receives the instruction signal and the selection signal is executed until the selection signal transitions from the inactive level to the active level. A process of outputting a signal of a logic level corresponding to the selection signal, and if the selection signal transitions to an active level when the instruction signal indicates output permission, the instruction signal is separated from the logic operation. And making the output dependent on the logic level of the selection signal. According to this method, similarly to the output limiting circuit, even when the selection signal is delayed with respect to the instruction signal, the pulse width of the selection signal is prevented from being shortened.
[0020]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
[0021]
<Whole electro-optical device>
First, for convenience of explanation, an electro-optical device including the output limiting circuit according to the first embodiment of the invention will be described. This electro-optical device performs display using liquid crystal as an electro-optical material, and FIG. 1 is a block diagram showing this configuration.
As shown in this figure, in the electro-optical device 100, a plurality of m scanning lines 112 are formed extending along the row (X) direction, while a plurality of n data lines 114 are formed. It extends along the row (Y) direction. Pixels are formed corresponding to the intersections of these scanning lines 112 and data lines 114.
[0022]
Here, in the pixel, a thin film transistor (hereinafter referred to as “TFT”) 116 corresponds to a portion where the scanning line 112 and the data line 114 intersect (electrically insulated). The gate is connected to the scanning line 112, the source is connected to the data line 114, and the drain is connected to the pixel electrode 118. In this embodiment, when the TFT 116 is an N-channel type, when the scanning signal supplied to the scanning line 112 becomes H level, the scanning line 112 is selected, and the TFT 116 connected to the scanning line 112 Will turn on.
The pixel electrode 118 faces the counter electrode 108 to which a constant voltage is commonly applied. For this reason, a liquid crystal capacitance is formed by both electrodes and the liquid crystal 105 sandwiched between both electrodes, and the amount of transmitted light changes according to the effective voltage value applied between both electrodes. Yes.
Note that the pixel electrode 118 (the drain of the TFT 116) is connected to one end of the storage capacitor 117, while the other end of the storage capacitor 117 is commonly connected to all the pixels by the capacitor line 113, and a signal Stg having a constant voltage is applied. It becomes the composition which is done.
[0023]
As will be described in detail later, the scanning line driving circuit 130 includes an output limiting circuit according to the embodiment. The scanning line driving circuit 130 generates a start pulse DY that defines the start of the vertical scanning period as a clock signal YCL and an inverted clock signal. By sequentially latching in accordance with YCLinv, pulses generated sequentially and exclusively over one vertical scanning period as scanning signals Y1, Y2, Y3,. ..., supplied to the m-th scanning line 112. Although the scanning signal Y3 is supplied to the scanning line 112 in the third row, the illustration is omitted.
[0024]
On the other hand, the data line driving circuit 140 includes an output limiting circuit according to the embodiment, the details of which will be described later. By sequentially latching according to XCLinv, pulses generated sequentially and exclusively over one horizontal scanning period are output as sampling control signals Xs1, Xs2, Xs3,..., Xsn.
Next, the sampling switch 151 is inserted between one end of the data line 114 in each column and the image signal line 171 to which the image signal VID is supplied, and the corresponding sampling control signal becomes an active level. To turn on. The image signal line 171 is supplied with an image signal VID having a voltage corresponding to the gradation (density) of the pixel from a host device (not shown) in synchronization with horizontal scanning and vertical scanning. In this embodiment, when the sampling switch 151 is an N-channel TFT, when the sampling control signal becomes H level, the sampling switch 151 to which the sampling control signal is supplied is turned on, and the image signal VID is converted to the data line 114. Will be sampled.
[0025]
<Scanning line drive circuit>
Next, details of the scanning line driving circuit 130 will be described. FIG. 2 is a block diagram illustrating a configuration of the scanning line driving circuit 130.
As shown in this figure, the scanning line driving circuit 130 includes a Y shift register 1300 that transfers the start pulse DY from the upper direction to the lower direction. The Y shift register 1300 has (m + 1) stages of transfer unit circuits 1302 and 1304 connected in cascade. That is, the total number of transfer unit circuits 1302 and 1304 is “1” greater than the number m of scanning lines 112.
Here, in this embodiment, assuming that the number m of the scanning lines 112 is an odd number, the transfer unit circuits 1302 and 1304 are counted as 0 stage, 1 stage, 2 stages,. I will decide. For convenience, the signals output from the 0-stage, 1-stage, 2-stage,..., M-stage 0-stage, 1-stage, 2-stage,..., M-stage transfer unit circuits are respectively represented as Yf0, Yf1, Yf2, ..., Yfm.
[0026]
For convenience, the sign of the transfer unit circuit at the even number (including 0) stage counted from the top is 1302, and the sign of the transfer unit circuit at the odd number stage is 1304. Although the circuit configurations of the transfer unit circuits 1302 and 1304 are the same as described later, the supply of the clock signal YCL and the inverted clock signal YCLinv are interchanged with each other, so that their operations are distinguished. .
[0027]
Next, the NAND circuit 1330 is provided corresponding to each row of the scanning lines 112. Here, in order to generalize and explain each row of the scanning line 112, when an integer i satisfying 1 ≦ i ≦ m is used, the NAND circuit 1330 corresponding to the i-th row is output from an adjacent transfer unit circuit. A negative logical product of the signals Yfi-1 and Yfi is obtained, and the negative logical product signal is output as the selection signal Sel-i.
[0028]
Subsequently, the output limiting circuit 134 is provided for each NAND circuit 1330, that is, for each row of the scanning lines 112. Specifically, the output limiting circuit 134 corresponding to the i-th row enables or disables output of the selection signal Sel-i according to the logic level of the instruction signal yINH, and the scanning line 112 of the i-th row as the scanning signal Yi. To supply. Here, as shown in FIG. 6, the instruction signal yINH is supplied in synchronization with the clock signal YCL and the inverted clock signal YCLinv. If the logic level is L level, the instruction signal yINH is instructed to permit selection of the scanning line 112. If it is H level, this signal prohibits the selection of the scanning line 112. Details of the output limiting circuit 134 will be described later.
[0029]
<Transfer unit circuit>
Next, the transfer unit circuit 1302 in the even number stage and the transfer unit circuit 1304 in the odd number stage will be described. FIG. 3 is a circuit diagram showing the detailed configuration. As shown in this figure, each of the transfer unit circuits 1302 and 1304 has clocked inverters 1351 and 1352 and an inverter 1354, but the supply relationship of clock signals that are control signals of the clocked inverters 1351 and 1352 is switched. Yes.
That is, the control signal in the even-numbered clocked inverter 1351 is the clock signal YCL, while the control signal in the odd-numbered clocked inverter 1351 is the inverted clock signal YCLinv. The control signal in the even-numbered clocked inverter 1352 is the inverted clock signal YCLinv, while the control signal in the odd-numbered clocked inverter 1352 is the clock signal YCL.
[0030]
Here, if the clock signal supplied as the control signal is H level, the clocked inverter 1351 inverts and outputs the signal supplied from the upper end of the transfer unit circuit, while the clock signal supplied as the control signal is If it is L level, it will be in a high impedance state. Further, the inverter 1354 reinverts the output of the clocked inverter 1351 or inverts the output of the clocked inverter 1352 and feeds back to the input of the clocked inverter 1352 to be the output of the transfer unit circuit. Is. Further, clocked inverter 1352 forms a latch circuit together with inverter 1354 if the supplied clock signal is at the H level, and enters a high impedance state if the clock signal supplied as the control signal is at the L level. Is.
[0031]
In such a transfer unit circuit, while the clock signal YCL is at the H level (the period when the inverted clock signal YCLinv is at the L level), the even-numbered clocked inverter 1351 performs the inverting operation, while the even-numbered clock Since the inverter 1352 is in a high impedance state, the logic level of the output signal from the inverter 1354 in the even-numbered stage, that is, the logic level of the output signal from the transfer unit circuit in the even-numbered stage matches the logic level of the input signal from the clocked inverter 1351. .
[0032]
Next, when the clock signal YCL transits to L level (the inverted clock signal YCLinv is H level), the even-numbered clocked inverter 1351 enters a high impedance state, while the even-numbered clocked inverter 1352 performs an inverting operation. Therefore, a latch circuit composed of the even-numbered clocked inverters 1352 and 1354 is formed, and the output signal of the clocked inverter 1351 immediately before the logic level of the clock signal transitions is latched.
On the other hand, during the period when the inverted clock signal YCLinv is at the H level, the odd-numbered clocked inverter 1351 performs the inverting operation, but the odd-numbered clocked inverter 1352 is in a high impedance state. The logic level of the output signal from the inverter 1354 matches the logic level of the signal latched in the even-numbered stage preceding the odd-numbered stage, that is, the input signal of the clocked inverter 1351 in the odd-numbered stage.
[0033]
For this reason, the signal output from the odd-numbered inverter 1354 is the interval at which the logic level of the clock signal YCL (inverted clock signal YCLinv) transitions, that is, the clock from the signal output from the even-numbered inverter 1354 that is the preceding stage. The signal is delayed by a half period of the signal.
Therefore, when the start pulse DY is supplied at the beginning of the vertical scanning period, the signals Yf0, Yf1, Yf2 output from the 0-stage, 1-stage, 2-stage, 3-stage,..., M-stage transfer unit circuits 1302, 1304. , Yf3,..., Yfm are as shown in FIG. That is, the 0th stage signal Yf0 is obtained by capturing the start pulse DY at the rising edge of the clock signal YCL (falling edge of the inverted clock signal YCLinv), and then the signals Yf1, Yf2, Yf3,. Yf0 is sequentially shifted each time the logic level of the clock signal YCL (inverted clock signal YCLinv) changes.
[0034]
Therefore, the selection signals Sel-1, Sel-2, Sel-3,..., Sel-m output from the NAND circuit 1330 in each row are overlapping portions of signals output from the transfer unit circuits in the adjacent stages. Is taken out by reversing.
As described above, if the instruction signal yINH is at the L level, selection of the scanning line 112 is permitted. Therefore, when the instruction signal yINH is at the L level, the period during which the selection signal Sel-i is at the L level essentially means that the i-th scanning line 112 should be selected. Yes.
[0035]
<Output limiting circuit>
Next, the details of the output limiting circuit 134 provided in each row will be described with an example corresponding to the i-th row for generalization. FIG. 5A is a circuit diagram showing the detailed configuration.
In this figure, the clocked inverter 202 inverts and outputs the instruction signal yINH when the output signal of the inverter 232 is at the H level, and enters the high impedance state when the output signal of the inverter 232 is at the L level. is there.
[0036]
Next, the inverter 212 reinverts the output of the clocked inverter 202 or 214 and supplies it to one of the input terminals of the NOR circuit 222. The NOR circuit 222 calculates a negative logical sum of the selection signal Sel-i and the output signal from the inverter 212, and outputs the negative logical sum signal as the scanning signal Yi.
The clocked inverter 214 inverts the output signal of the inverter 212 when the scanning signal Yi is at the H level and feeds it back to the input of the inverter 212. On the other hand, when the scanning signal Yi is at the L level, the clocked inverter 214 has a high impedance. It becomes a state. The inverter 232 inverts the scanning signal Yi and supplies it as a control signal for the clocked inverter 202.
[0037]
Each element in this case is actually composed of a complementary type of P-channel type and N-channel type, unless otherwise specified. Therefore, in FIG. 5A, only the signal (output signal of the inverter 232) supplied to the gate of the N-channel element is shown as the control signal supplied to the clocked inverter 202. Actually, the scanning signal 202 is supplied to the gate of the P-channel element of the clocked inverter 202. Similarly, in FIG. 5A, only the scanning signal Yi is shown as the control signal supplied to the clocked inverter 214. In practice, however, the gate of the P-channel type element of the clocked inverter 202 is The output signal of the inverter 232 is supplied. The illustration of the control signal supplied to the P-channel element of the clocked inverter is the same for the other figures (for example, clocked inverters 1351 and 1352 in FIG. 3).
[0038]
In the configuration shown in FIG. 5A, if the selection signal Sel-i is an H level that is an inactive level, the scanning signal Yi that is the output of the NOR circuit 222 is unconditionally at the L level. Therefore, the clocked inverter 202 performs an inverting operation while the clocked inverter 214 is in a high impedance state, so that the normal rotation signal of the instruction signal yINH is supplied to one input terminal of the NOR circuit 222. However, since the scanning signal Yi that is the output of the NOR circuit 222 has already been determined to be at the L level by the selection signal Sel-i that is at the H level, the scanning signal Yi does not transition by the instruction signal yINH.
[0039]
Next, the case where the selection signal Sel-i transitions to the L level, which is the active level, will be considered. The operation at this time can be divided into two types according to the logic level of the instruction signal yINH immediately before the transition of the selection signal Sel-i.
Therefore, a case where the instruction signal yINH immediately before the transition of the selection signal Sel-i is at the H level indicating that the scanning line 112 is prohibited from being selected will be described. If the instruction signal yINH is at the H level, the scanning signal Yi that is the output of the NOR circuit 222 is fixed at the L level regardless of the transition of the selection signal Sel-i to the L level. Therefore, if the instruction signal yINH is at the H level, the scanning signal Yi is maintained at the L level regardless of the selection signal Sel-i, so that the selection of the scanning line 112 in the i-th row is actually prohibited. become.
[0040]
Next, the case where the instruction signal yINH immediately before the transition is at the L level indicating the selection permission of the scanning line 112 when the selection signal Sel-i transits to the L level that is the active level will be described. If the instruction signal yINH is at the L level, the scanning signal Yi, which is the output of the NOR circuit 222, also transitions to the H level as the selection signal Sel-i transitions to the L level. For this reason, the i-th scanning line 112 is actually selected.
Further, when the scanning signal Yi transitions to the H level, the clocked inverter 202 enters a high impedance state, while the clocked inverter 214 performs an inverting operation, so that a latch circuit is formed by the clocked inverter 214 and the inverter 212. Thus, the L level of the instruction signal yINH immediately before the transition of the scanning signal Yi is latched. For this reason, even when the clocked inverter 202 is in a high impedance state, the signal supplied to one of the input ends of the NOR circuit 222 is maintained at the L level. Therefore, the condition that the scanning signal Yi that has transitioned to the H level again transitions to the L level is that the selection signal Sel-i that has become the active level transitions to the H level that is the inactive level again.
[0041]
<Data line drive circuit>
The scanning line driving circuit 130 has been described so far, but the data line driving circuit 140 has the same configuration. Specifically, as shown in FIG. 7, the arrangement of the X shift register 1400 is along the X direction, and the number of transfer unit circuits 1402 and 1404 constituting the X shift register 1400 is greater than the number n of data lines 114. Also, the data line driving circuit 140 has the same configuration as that of the scanning line driving circuit 130 except that it is increased by “1” and the supplied signal is different. The start pulse DX, the clock signal XCL, and the inverted clock signal XCLinv supplied to the data line driving circuit 140 are as described above. The instruction signal xINH is supplied in synchronization with the clock signal XCL and the inverted clock signal XCLinv. If the logic level is H level, the output of the sampling control signal (selection of the data line 114) is permitted, and the L level. If so, the signal instructs to prohibit the output of the sampling control signal. FIG. 7 shows a configuration in which the number n of data lines 114 is an odd number for convenience.
[0042]
<Image display operation>
Next, a normal display operation in the above-described electro-optical device will be described. That is, the display operation when the instruction signals xINH and yINH are always at the L level will be described.
In this case, when the start pulse DY that defines the beginning of the vertical scanning period is supplied to the upper end of the transfer unit circuit 1302 at the zero stage counted from the top, as shown in FIG. 9, the scanning signals Y1, Y2, Y3, ..., Ym are output in order.
[0043]
Here, when the scanning signal Y1 becomes H level, all the TFTs 116 whose gates are connected to the scanning line 112 in the first row are turned on. On the other hand, in the period in which the scanning signal Y1 is at the H level, the image signal VID corresponding to the pixels in the first row, the first column, the first row, the second column, the first row, the third column, ..., the first row and the nth column are sampled control signals Xs1, Xs2. , Xs3,..., Xsn are sequentially supplied via the image signal line 171 in synchronization with the supply of Xs3.
Here, when the sampling control signal Xs1 becomes H level, the sampling switch 151 in the first column is turned on, so the image signal VID corresponding to the pixel in the first row and the first column is sampled on the data line 114 in the first column. . Then, the sampled image signal VID is applied to the pixel electrode 118 in the first row and the first column through the TFT 116 which is turned on, and is written in the liquid crystal capacitor.
[0044]
Subsequently, when the sampling control signal Xs2 becomes H level, the sampling switch 151 in the second column is turned on, so that the image signal VID corresponding to the pixel in the first row and the second column is sampled on the data line 114 in the second column. Then, the data is written into the liquid crystal capacitor in one row and two columns through the TFT 116 which is turned on. Similarly, the image signal VID is sampled and written to the liquid crystal capacity of 1 row and n columns. Thus, the writing of the liquid crystal capacitance from the first column to the nth column in the first row is completed.
Thereafter, when the scanning signals Y2, Y3,..., Ym are sequentially set to the H level, the writing of the liquid crystal capacitors from the first column to the nth column in the second row, the third row,. It is executed in the same way as the first line. Thus, one image is formed over one vertical scanning period (one frame).
[0045]
Next, a specific operation of the output limiting circuit according to the present embodiment will be described. For convenience of explanation, as an example, selection is permitted only for the scanning lines 112 in the continuous (i-3) th row, (i-2) th row, (i-1) th row, ith row, etc. It is assumed that the selection of the scanning line 112 is prohibited. In this case, as shown in FIG. 6, the instruction signal yINH is synchronized with the clock signal YCL and the inverted clock signal YCLinv and attains the L level over the four horizontal scanning periods.
[0046]
The selection signals Sel-1, Sel-2, Sel-3,..., Sel-m in each row should ideally be output sequentially in accordance with the transition timing of the clock signal YCL and the inverted clock signal YCLinv. It is. However, the clock signal YCL, the inverted clock signal YCLinv, and the instruction signal yINH are directly supplied from the external circuit, whereas the selection signal is output through the transfer unit circuits 1302, 1304 and the NAND circuit 1330. Actually, it is delayed from the transition timing of the clock signal YCL and the inverted clock signal YCLinv due to calculation, wiring resistance, capacitance, and the like. FIG. 6 shows selection signals Sel− (i−3), Sel− (i−2), Sel− (i−1), Sel−i), Sel corresponding to the row to be selected and the preceding and succeeding rows. -(I + 1) shows a state in which the output is delayed by a time Td from the level transition timing of the clock signal YCL and the inverted clock signal YCLinv, respectively.
[0047]
Here, in the output limiting circuit 134 according to the present embodiment, when the instruction signal yINH is at the L level and the selection signal Sel-i transitions to the L level, which is the active level, the scanning signal Yi becomes the H level along with this transition. The condition that the scanning signal Yi that has transitioned to the H level transitions to the L level again is that the selection signal Sel-i transitions to the H level that is the inactive level again, as described above. That is, as a condition when the scanning signal Yi transitions to the H level, the instruction signal yINH is considered together with the selection signal Sel-i, but the condition when the scanning signal Yi transitions to the L level again includes the instruction signal yINH is no longer included, only the selection signal Sel-i transitions to the inactive level.
[0048]
Therefore, the point (rising point) at which the scanning signal Yi transitions to the H level coincides with the point at which the selection signal Sel-i transitions to the active level, and the point (falling point) at which the scanning signal Yi transitions to the L level. The point) is not the point at which the instruction signal yINH transitions to the H level, but coincides with the point at which the selection signal Sel-i transitions to the inactive level. Therefore, the period in which the scanning signal Yi is at the H level coincides with the period in which the selection signal Sel-i is at the active level.
Therefore, even if the selection signal of each row is delayed with respect to the clock signal or the instruction signal, the other scanning signals Y (i-3), Y for which output is permitted during the period when the scanning signal Yi is at the H level. (I-2) and Y (i-1) are not shortened with respect to the period when H (i-1) is at the H level, and an equivalent period is secured. That is, the selection period of the scanning line 112 in the i-th row is equivalent to each selection period of the scanning line 112 in the (i-3) -th row, the (i-2) -th row, and the (i-1) -th row.
[0049]
On the other hand, in the comparative example for the present embodiment, as shown in FIG. 9, a NOR circuit 139 is provided for each row. Generally, the NOR circuit 139 in the i-th row includes a selection signal Sel-i and an instruction signal yINH. Is obtained as a scanning signal Yi.
In the configuration according to the comparative example, when the selection signal of each row is delayed with respect to the clock signal or the instruction signal, as shown in FIG. 10, the selection period in which the selection signal Sel-i is at the L level. Since the instruction signal yINH transitions to the H level in the middle of the period, the other scanning signal Y (i) whose output is permitted during the period in which the scanning signal Yi indicated by the negative OR of the two becomes the H level. -3), Y (i-2), and Y (i-1) are shorter by the delay time Td than the period in which they are at the H level. Therefore, in the pixel located in the i-th scanning line 112, compared to the pixel located in the scanning line 112 in the (i-3) -th row, (i-2) -th row, and (i-1) -th row. In line sequential display, it is assumed that the writing time is not sufficiently secured. In dot sequential display, horizontal scanning is performed before the sampling control signal Xsn corresponding to the last column is output. Is assumed to end, and any sequential display leads to a decrease in display quality.
[0050]
In contrast, in the output limiting circuit 134 according to the present embodiment, as described above, the active period of the scanning signal Yi is output even if the selection signal of each row is delayed with respect to the clock signal or the instruction signal. The active period of the other permitted scanning signals Y (i-3), Y (i-2), and Y (i-1) is not shortened, and an equivalent period is secured. For this reason, although the pixel located in the i-th scanning line 112 is dot-sequential display in the embodiment, even if it is line-sequential display, it is also selected in the (i-3) -th row, (i-2). Since writing is performed over a period equivalent to the pixels located on the scanning line 112 in the) th row and the (i-1) th row, it is possible to prevent the display quality from deteriorating.
[0051]
<Application and modification of the first embodiment>
The output limiting circuit 134 according to the first embodiment has the configuration shown in FIG. 5A. However, the present embodiment is not limited to this, and various variations are conceivable. For example, the clocked inverter 202 in FIG. 5A may be a complementary analog switch 204 as shown in FIG. 5B.
[0052]
Further, the active level of the selection signal Sel-i may be set to the H level. Thus, when the active level of the selection signal Sel-i is set to H level, the output limiting circuit 134 has a configuration shown in FIG. 5C, for example.
In FIG. 5C, the clocked inverter 206 inverts and outputs the instruction signal yENB when the output signal of the inverter 234 is L level, and enters the high impedance state when the output signal of the inverter 234 is H level. Is.
Here, as shown in FIG. 6, the instruction signal yENB is obtained by inverting the logic level of the instruction signal yINH. If the instruction signal yENB is at the H level, the selection permission of the scanning line 112 is instructed. This is a signal instructing prohibition of selection of the line 112.
[0053]
Next, the inverter 216 reinverts the output of the clocked inverter 206 or 218 and supplies it to one of the input terminals of the NAND circuit 224. The NAND circuit 224 calculates a negative logical product of the selection signal Sel-i and the output signal from the inverter 216. Further, the inverter 226 reinverts the NAND signal from the NAND circuit 224 and outputs it as the scanning signal Yi.
The clocked inverter 218 inverts the output signal of the inverter 212 and feeds it back to the input of the inverter 212 if the NAND signal is L level (if the scanning signal Yi is H level). If the negative logical product signal is at the H level (if the scanning signal Yi is at the L level), the high impedance state is obtained. The inverter 234 inverts the scanning signal Yi and supplies it as a control signal for the clocked inverter 206.
[0054]
In this configuration, if the selection signal Sel-i is at the L level, which is an inactive level, the output of the NAND circuit 224 is unconditionally at the H level, so the scanning signal Yi is at the L level. In this state, the clocked inverter 206 performs an inverting operation while the clocked inverter 214 is in a high impedance state, so that the instruction signal yENB is supplied to one input terminal of the NAND circuit 224. However, since the output of the NAND circuit 224 has already been determined to be at the H level by the selection signal Sel-i at the L level, the scanning signal Yi does not transition by the instruction signal yENB.
[0055]
Next, the operation when the selection signal Sel-i transitions to the H level that is the active level will be described in two ways according to the logical level of the instruction signal yENB immediately before the transition of the selection signal Sel-i.
First, the case where the instruction signal yENB immediately before the transition of the selection signal Sel-i is at the L level indicating that the scanning line 112 is prohibited from being selected will be described. If the instruction signal yENB is at the L level, the scanning signal Yi obtained by inverting the output of the NAND circuit 222 is fixed at the L level regardless of the transition of the selection signal Sel-i to the H level. Therefore, if the instruction signal yENB is at the L level, the scanning signal Yi is maintained at the L level regardless of the selection signal Sel-i, so that the selection of the scanning line 112 in the i-th row is actually prohibited. become.
[0056]
Next, the case where the instruction signal yENB immediately before the transition is at the H level indicating the selection permission of the scanning line 112 when the selection signal Sel-i transitions to the H level that is the active level will be described. If the instruction signal yENB is at the H level, the output of the NAND circuit 224 also transitions to the L level as the selection signal Sel-i transitions to the H level. For this reason, since the scanning signal Yi transits to the H level, the i-th scanning line 112 is actually selected.
Further, when the output of the NAND circuit 224 transitions to the L level, the clocked inverter 206 enters a high impedance state, while the clocked inverter 218 performs an inverting operation, so that the clocked inverter 218 and the inverter 216 perform a latch circuit. And the H level of the instruction signal yENB immediately before the scanning signal Yi transitions is latched. For this reason, even when the clocked inverter 206 is in a high impedance state, the signal supplied to one of the input ends of the NAND circuit 224 is maintained at the H level. Accordingly, the condition that the scanning signal Yi that has transitioned to the H level again transitions to the L level is that the selection signal Sel-i that has become the active level is the same as the configuration illustrated in FIGS. 5A and 5B. The transition to the H level, which is an inactive level, is made again.
[0057]
As described above, even in the configuration shown in FIG. 5C, the instruction signal yENB is delayed during the period in which the selection signal Sel-i is at the active level because of the delay with respect to the clock signal and the instruction signal. Even when transitioning to the L level, the selection period of the i-th scanning line 112 by the scanning signal Yi is not shortened.
Note that the clocked inverter 206 in FIG. 5C may be a complementary analog switch 208 as shown in FIG. 5D.
[0058]
Second Embodiment
In the first embodiment described above, when the selection of the scanning line 112 in the i-th row is permitted by the instruction signal yINH (yENB), when the scanning signal Yi transitions to the H level, the NOR circuit 222 (NAND circuit 224). Output is dependent only on the logic level of the selection signal Sel-i. Further, in this configuration, the instruction signal immediately before the scanning signal Yi transitions is latched and supplied to one of the input ends of the NOR circuit 222 (NAND circuit 224). However, the present invention is limited to the latch. There is no need.
[0059]
Therefore, a second embodiment that is not configured to latch will be described. In the second embodiment, when selection of the scanning line 112 in the i-th row is permitted by the instruction signal, the NOR circuit 222 (NAND circuit 224) of the NOR circuit 222 (NAND circuit 224) when the selection signal Sel-i transits to the active level. As a measure for making the output depend only on the selection signal Sel-i, the signal is replaced with a signal of a system different from the instruction signal and directly supplied to one of the input terminals of the NOR circuit 222 (NAND circuit 224). . FIG. 11A is a circuit diagram showing a configuration of the output limiting circuit 134 according to the second embodiment.
[0060]
In this figure, a complementary analog switch 242 is turned on when the scanning signal Yi output from the NOR circuit 222 is at the H level, and turned off when the scanning signal Yi is at the L level. Because of the complementary analog switch 242, the inverter 262 inverts the scanning signal Yi and supplies it to the analog switch 242 as a positive logic control signal.
The N-channel type analog switch 282 is turned off when the scanning signal Yi is at the L level, and turned on when the scanning signal Yi is at the H level, and the low voltage Vss of the power supply is input to the NOR circuit 222. Supply to one of the ends.
[0061]
In this configuration, if the selection signal Sel-i is an H level that is an inactive level, the scanning signal Yi that is the output of the NOR circuit 222 is unconditionally at the L level. Therefore, the analog switch 242 is turned on and the analog switch 282 is turned off, so that the instruction signal yINH is supplied to one input terminal of the NOR circuit 222. However, since the scanning signal Yi has already been fixed at the L level by the selection signal Sel-i at the H level, the logic level of the scanning signal Yi does not change by the instruction signal yINH.
[0062]
Next, when the selection signal Sel-i transitions to the L level, which is the active level, if the instruction signal yINH is at the H level indicating that the scanning line 112 is not selected, the scanning signal Yi that is the output of the NOR circuit 222 is at the L level. Maintained.
On the other hand, when the selection signal Sel-i transitions to the L level, which is the active level, if the instruction signal yINH is at the L level indicating the selection permission of the scanning line 112, the transition of the selection signal SIN-i is caused by the output of the NOR circuit 222. A certain scanning signal Yi also changes to the H level. When the scanning signal Yi transitions to the H level, the analog switch 242 is turned off and the analog switch 282 is turned on. Therefore, the L level signal that is the voltage Vss is replaced with the instruction signal yINH that has been supplied so far, and the NOR circuit 222. Is supplied to one input terminal.
[0063]
For this reason, even if the analog switch 242 is turned off, the signal supplied to one of the input terminals of the NOR circuit 222 is maintained at the L level, so that the scanning signal Yi that has transitioned to the H level again transitions to the L level. As in the configuration shown in FIG. 5A and the like, the selection signal Sel-i that has become the active level transitions again to the H level that is the inactive level.
Accordingly, in the second embodiment, as in the first embodiment, since the selection signal Sel-i is delayed with respect to the clock signal and the instruction signal, the period during which the selection signal Sel-i is at the active level. Even if the instruction signal yINH transits to the H level indicating that the selection of the scanning line 112 is prohibited in the middle, the selection period by the scanning signal Yi is not shortened.
[0064]
Since the analog switch 282 is connected to the power supply line of the lower voltage Vss in the power supply, unlike the analog switch 242, it does not have to be complementary. Further, the analog switch 282 in FIG. 11A is input to the NOR circuit 222 by inverting the high voltage Vdd of the power source when the scanning signal Yi is at the H level as shown in FIG. A clocked inverter 284 supplied to one of the ends may be used.
[0065]
Further, when the active level of the selection signal Sel-i is set to the H level, the configuration shown in FIG. 11C or FIG.
Here, in FIG. 11C, the clocked inverter 244 performs an inverting operation when the output of the NAND circuit 224 is at the H level, and enters a high impedance state when the output is at the L level. The inverter 264 inverts the scanning signal Yi and supplies it to the clocked inverter 244 as a control signal.
Further, the P-channel type analog switch 286 is turned off when the output of the NAND circuit 224 is at the H level, and is turned on when the output is at the L level, and the high voltage Vdd of the power supply is supplied to the input terminal of the NAND circuit 224. Supply to one side.
[0066]
Even in such a configuration, when the instruction signal yINH is at the L level indicating the selection permission of the scanning line 112, the output of the NAND circuit 224 is inverted when the selection signal Sel-i transitions to the H level that is the active level. The scanning signal Yi also changes to the H level. The condition that the scanning signal Yi that has transitioned to the H level again transitions to the L level is that the selection signal Sel-i that has become the active level transitions to the L level that is the inactive level again.
Note that the analog switch 286 in FIG. 11C is connected to the power supply when the output of the NAND circuit 224 is at the L level (when the scanning signal Yi is at the H level) as shown in FIG. A clocked inverter 288 that inverts the lower voltage Vss and supplies it to one of the input terminals of the NAND circuit 224 may be used.
[0067]
Further, the instruction signal yINH in FIGS. 11 (a), 11 (b), 11 (c), and 11 (d) is used as the instruction signal yENB, respectively, and FIGS. 12 (a), 12 (b), and 12 It is good also as a structure shown by 12 (c) and FIG.12 (d). At this time, the analog switch 242 in FIG. 11 (a) or FIG. 11 (b) becomes the clocked inverter 246 in FIG. 12 (a) or FIG. 12 (b), and FIG. 11 (c) or FIG. The clocked inverter 244 in d) is the complementary analog switch 248 in FIG. 12C or FIG.
[0068]
12A, 12B, 12C, or 12D, when the instruction signal yENB is at the H level indicating that the scanning line 112 is selected. When the selection signal Sel-i transitions to the active level, the scanning signal Yi also transitions to the H level. The condition that the scanning signal Yi that has transitioned to the H level transitions to the L level again is that the selection signal Sel-i that has transitioned to the active level transitions to the inactive level again.
Therefore, since the selection signal Sel-i is delayed with respect to the clock signal and the instruction signal, the instruction signal yENB is prohibited from selecting the scanning line 112 during the period in which the selection signal Sel-i is at the active level. Even when transitioning to the L level indicating, the selection period by the scanning signal Yi is not shortened.
[0069]
<Applications / Modifications>
In the electro-optical device 100 described above, the number of stages of the shift registers 1300 and 1400 is an odd number, but this is only for convenience and it is needless to say that the number may be an even number. Further, the selection direction (vertical scanning direction) of the scanning line 112 by the scanning line driving circuit 130 is changed from the upward direction to the downward direction, and the selection direction (horizontal scanning direction) of the data line 114 by the data line driving circuit 140 is set. The left direction to the right direction are all in one direction. However, it is also possible to employ a configuration in which a signal for defining the transfer direction is separately supplied to enable transfer in any direction.
In addition, in the electro-optical device 100 described above, the TFT 116 is N-channel type and the scanning line 112 is selected if the scanning signal Yi is at the H level. However, the TFT 116 is P-channel type and the scanning signal Yi is selected. If it is at the L level, the scanning line 112 may be selected. Further, by combining the two, two scanning lines 112 per row are combined, and the image signal sampled on the data line 114 is converted into a complementary TFT. Alternatively, the pixel electrode 118 may be supplied.
[0070]
The transfer unit circuits 1302 and 1304 (1402 and 1404) have been described as being configured so that the clock is always supplied. However, from the viewpoint of reducing power consumption, only the transfer unit circuits 1302 and 1304 (1402 and 1404) are required for the transfer operation. A clock control circuit that supplies a clock signal (inverted clock signal) may be provided for a circuit including several preceding and following stages.
[0071]
On the other hand, in the data line driving circuit 140 described above, one sampling switch 151 is driven by the sampling control signal. However, the image signal is distributed to a plurality of systems and expanded multiple times on the time axis. A configuration may be adopted in which a plurality of lines 114 are formed into blocks, and a number of sampling switches constituting one block are simultaneously driven.
Further, instead of dot-sequential driving in which sampled image signals are sequentially supplied to the data lines one by one, line-sequential driving in which the sampled image signals are sequentially latched and then supplied to all the data lines at the same time may be employed. .
[0072]
In addition, the above-described electro-optical device is a liquid crystal display device using liquid crystal as an electro-optical material, and this liquid crystal display device can be applied to any of a transmissive type, a reflective type, and a transflective type. Further, the present invention can also be applied to a passive matrix system in which only the active matrix system is used.
Furthermore, the electro-optical device can be applied to various devices such as an organic EL device, a fluorescent display tube, a plasma display panel, and a digital mirror device.
[0073]
<Electronic equipment>
Next, some electronic apparatuses using the electro-optical device according to the above-described embodiment will be described.
[0074]
<Part 1: Projector>
First, a projector using the above-described electro-optical device 100 as a light valve will be described. FIG. 13 is a plan view showing the configuration of the projector.
As shown in this figure, a lamp unit 2102 made of a white light source such as a halogen lamp is provided inside the projector 2100. The projection light emitted from the lamp unit 2102 is separated into three primary colors of R (red), G (green), and B (blue) by three mirrors 2106 and two dichroic mirrors 2108 arranged inside. Are guided to the light valves 100R, 100G and 100B corresponding to the respective primary colors.
[0075]
The light valves 100R, 100G, and 100B are basically the same as the electro-optical device 100 according to the above-described embodiment, that is, the transmissive liquid crystal display device. That is, the light valves 100R, 100G, and 100B function as light modulators that generate RGB primary color images, respectively.
Further, since the light path of B light is longer than that of other R and G lights, in order to prevent the loss, the light of B is guided through a relay lens system 2121 including an incident lens 2122, a relay lens 2123, and an exit lens 2124. It is burned.
[0076]
The light modulated by the light valves 100R, 100G, and 100B is incident on the dichroic prism 2112 from three directions. In the dichroic prism 2112, R and B light is refracted at 90 degrees, while G light travels straight. As a result, a color image obtained by combining the primary color images is projected onto the screen 2120 via the projection lens 2114.
[0077]
<Part 2: Personal computer>
First, an example in which the above-described electro-optical device is applied to a display unit of a mobile personal computer will be described. FIG. 14 is a perspective view showing the configuration of this personal computer. In the figure, a computer 2200 includes a main body 2204 having a keyboard 2202 and an electro-optical device 100 used as a display unit. In the case where a liquid crystal display device is used as the electro-optical device 100, a backlight is provided on the back surface in order to ensure visibility in a dark place.
In such a computer 2200, when it is not necessary to display an image in the entire display area, such as in a state where there is no key input or the like for standby or for a certain period of time, partial display driving for displaying only a part of the area is performed. By doing so, the power consumption can be suppressed and the battery driving time can be extended.
[0078]
<Part 3: Mobile phone>
Further, an example in which the above-described electro-optical device is applied to a display unit of a mobile phone will be described. FIG. 15 is a perspective view showing the configuration of this mobile phone. In the figure, a mobile phone 2300 includes the electro-optical device 100 described above, in addition to a plurality of operation buttons 2302, as well as an earpiece 2304 and a mouthpiece 2306. When a liquid crystal display device is used as the electro-optical device 100, a backlight is used for a transmissive type or a semi-transmissive / semi-reflective type, and a front light is used for a reflective type in order to ensure visibility in a dark place. (Both not shown) are provided.
In such a cellular phone 2300, in the standby state, by performing partial display driving for displaying the minimum necessary information such as the time and the incoming phone number using only a part of the area of the screen, power consumption can be reduced. In this way, the continuous standby time can be extended.
[0079]
<Summary of electronic devices>
In addition to the electronic devices described with reference to FIGS. 13, 14, and 15, liquid crystal televisions, viewfinder type / direct monitor type video tape recorders, car navigation devices, pagers, electronic notebooks, Examples include calculators, word processors, workstations, videophones, POS terminals, devices with touch panels, and the like. Needless to say, the electro-optical device according to the embodiment, application, or modification can be applied to these various electronic devices.
[0080]
【The invention's effect】
As described above, according to the present invention, in the configuration in which selection of the scanning line is permitted or prohibited according to the logic level of the instruction signal, even when the selection signal is delayed with respect to the instruction signal, the pulse width of the selection signal is reduced. Shortened output points are prevented.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an overall configuration of an electro-optical device to which an output limiting circuit according to a first embodiment of the present invention is applied.
FIG. 2 is a block diagram illustrating a configuration of a scanning line driving circuit in the electro-optical device.
FIG. 3 is a circuit diagram showing a configuration of a transfer unit circuit in the scanning line driving circuit.
FIG. 4 is a timing chart for explaining a transfer operation by the transfer unit circuit.
FIG. 5A is a circuit diagram showing a configuration of an output limiting circuit in the scanning line driving circuit, and each of (b), (c) and (d) shows another configuration of the output limiting circuit. FIG.
FIG. 6 is a timing chart for explaining the operation of the output limiting circuit.
FIG. 7 is a block diagram illustrating a configuration of a data line driving circuit in the electro-optical device.
FIG. 8 is a timing chart for explaining an image display operation in the electro-optical device.
FIG. 9 is a block diagram showing a configuration of a scanning line driving circuit including a conventional output limiting circuit.
FIG. 10 is a timing chart for explaining the operation of a conventional output limiting circuit.
FIG. 11A is a circuit diagram showing a configuration of an output limiting circuit according to a second embodiment of the present invention, and each of (b), (c), and (d) is a circuit diagram of the output limiting circuit. It is a circuit diagram which shows another structure.
12A, 12B, 12C, and 12D are circuit diagrams each showing another configuration of the output limiting circuit according to the second embodiment.
FIG. 13 is a diagram illustrating a configuration of a projector as an example of an electronic apparatus including the electro-optical device.
FIG. 14 is a perspective view illustrating a configuration of a personal computer as an example of an electronic apparatus including the electro-optical device.
FIG. 15 is a perspective view illustrating a configuration of a mobile phone as an example of an electronic apparatus including the electro-optical device.
[Explanation of symbols]
100: Electro-optical device
105 ... Liquid crystal
112 ... Scanning line
114 ... data line
116 ... TFT
118: Pixel electrode
130: Scanning line driving circuit
134: Output limiting circuit
140 Data line driving circuit
202, 204 ... clocked inverter
204, 208 ... Analog switches
212 ... Inverter
214 ... Clocked inverter (latch circuit by 212 and 214)
222: NOR circuit (arithmetic circuit)
224 ... NAND circuit (arithmetic circuit)
282, 286 ... Analog switch (replacement circuit)
284, 288 ... Clocked inverter (replacement circuit)
1300: Shift register
1302, 1304 ... Transfer unit circuit
1400: Shift register
2100 ... Projector
2200 ... Personal computer
2300 ... Mobile phone

Claims

For an electro-optical device having pixels corresponding to the intersection of a scan line and a data line,
A selection signal indicating that the scanning line (or the data line) should be selected, and the selection signal that transitions from the inactive level to the active level and then transitions to the inactive level again is the logic level of the instruction signal. A drive circuit that permits or prohibits output according to
If the instruction signal indicates output permission, a logical operation is performed with the instruction signal and the selection signal as inputs, until the selection signal transitions from an inactive level to an active level. An arithmetic circuit that supplies a signal having a logic level corresponding to the above to the scanning line (or the data line);
When the instruction signal indicates output permission, if the selection signal transitions to an active level, the instruction signal is disconnected from the logical operation, and the output of the arithmetic circuit depends on the logical level of the selection signal And a circuit for driving the electro-optical device.

An electro-optical device including pixels corresponding to intersections of scanning lines and data lines,
A selection signal indicating that the scanning line (or the data line) should be selected, and the selection signal that transitions from the inactive level to the active level and then transitions to the inactive level again is the logic level of the instruction signal. The drive circuit that enables or disables output according to
If the instruction signal indicates output permission, a logical operation is performed with the instruction signal and the selection signal as inputs, until the selection signal transitions from an inactive level to an active level. An arithmetic circuit that supplies a signal having a logic level corresponding to the above to the scanning line (or the data line);
When the instruction signal indicates output permission, if the selection signal transitions to an active level, the instruction signal is disconnected from the logical operation, and the output of the arithmetic circuit depends on the logical level of the selection signal An electro-optical device comprising: a circuit.

An electronic apparatus comprising the electro-optical device according to claim 2 in a display unit.

An output limiting circuit for permitting or prohibiting output of a selection signal that transitions from the inactive level to the active level and then transitions to the inactive level again according to the logic level of the instruction signal,
If the instruction signal indicates output permission, a logical operation is performed with the instruction signal and the selection signal as inputs, until the selection signal transitions from an inactive level to an active level. An arithmetic circuit that outputs a signal of a logic level corresponding to
When the instruction signal indicates output permission, if the selection signal transitions to an active level, the instruction signal is disconnected from the logical operation, and the output of the arithmetic circuit depends on the logical level of the selection signal And an output limiting circuit.

The arithmetic circuit is:
The output limiting circuit according to claim 4, further comprising a NOR circuit that calculates a negative logical sum of the selection signal and an output from the cutoff circuit.

The arithmetic circuit is:
The output limiting circuit according to claim 4, further comprising a NAND circuit that obtains a negative logical product of the selection signal and an output from the cutoff circuit.

The interruption circuit is
And a clocked inverter that is indeterminate with respect to the input instruction signal when the output of the arithmetic circuit transits from an inactive level to an active level when the instruction signal indicates output permission. Item 5. The output limiting circuit according to Item 4.

The interruption circuit is
When the instruction signal indicates output permission, if the output of the arithmetic circuit transits from an inactive level to an active level, the analog switch is turned off to block the instruction signal from being input to the arithmetic circuit The output limiting circuit according to claim 4, comprising:

The interruption circuit is
A latch circuit that latches the instruction signal and supplies it to the arithmetic circuit when the output of the arithmetic circuit makes a transition from an inactive level to an active level when the instruction signal indicates output permission. The output limiting circuit according to claim 4.

The interruption circuit is
When the instruction signal indicates output permission, if the output of the arithmetic circuit transitions from an inactive level to an active level, the instruction signal is changed to a signal having the same logic level as the instruction signal immediately before the transition. The output limiting circuit according to claim 4, further comprising a replacement circuit that replaces and supplies the operation circuit.

The output limiting circuit according to claim 10, wherein the replacement circuit is a clocked inverter that inverts and supplies one logic level of a potential equivalent to a power source supplied to the output limiting circuit.

The output limiting circuit according to claim 10, wherein the replacement circuit is a single-channel analog switch that supplies one of potentials equivalent to a power source supplied to the output limiting circuit.

An output limiting method for permitting or prohibiting output of a selection signal that transitions from the inactive level to the active level and then transitions to the inactive level again according to the logic level of the instruction signal,
If the instruction signal indicates output permission, a logical operation is performed with the instruction signal and the selection signal as inputs, until the selection signal transitions from an inactive level to an active level. A process of outputting a signal of a logic level corresponding to
When the instruction signal indicates output permission, the instruction signal is separated from the logical operation and the output depends on the logic level of the selection signal if the selection signal transits to an active level. An output limiting method characterized by that.