JP3748844B2 - 半導体集積回路およびそのテスト方法 - Google Patents
半導体集積回路およびそのテスト方法 Download PDFInfo
- Publication number
- JP3748844B2 JP3748844B2 JP2002279397A JP2002279397A JP3748844B2 JP 3748844 B2 JP3748844 B2 JP 3748844B2 JP 2002279397 A JP2002279397 A JP 2002279397A JP 2002279397 A JP2002279397 A JP 2002279397A JP 3748844 B2 JP3748844 B2 JP 3748844B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- pad
- integrated circuit
- semiconductor integrated
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
- H10P74/23—Testing or measuring during manufacture or treatment of wafers, substrates or devices characterised by multiple measurements, corrections, marking or sorting processes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Tests Of Electronic Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路およびそのテスト方法に関し、特に、メタル拡散工程の途中段階で、ウェハを試験するテスト手法及びテスト時に接続するパッドと全ての工程完了時に使用するパッドの層を変更し、パッドクラックによる信頼性劣化を防ぐ半導体集積回路およびそのテスト方法に関する。
【０００２】
【従来の技術】
図９（ａ）および図９（ｂ）を参照すると、従来の半導体集積回路４００は、ユーザー回路構成領域１０１と、ユーザー回路構成領域１０１内の最外郭に設けられたI／O領域（４１３、４１４、４１５）と、I／O領域（４１３、４１４、４１５）から配線（４０３，４０４，４０５）を介して、外部に信号を接続するパッド（４０２）を有する。
そして、この従来の半導体集積回路４００は、ユーザー回路構成領域１０１をカスタマイズする前に、最上層のメタル層をパターニングしてテストストローブポイント（４０４）を形成している。
また、チップ配置に関しては、チップ面積削減のため、テストストローブポイント（４０４）用のパッドは、製品段階で試験する時のパッド（４０２）と違う場所（例えばスクラブ線領域）に設けられている。
【０００３】
最上層メタルをパターニングしてテストストローブポイント（４０４）を形成した後、レジストを再塗布して同じ最上層メタルをパターニングしてカスタマイズを行う。また、チップ上には、スクライブ線に設置すべき、アライメントマーク、チェックトランジスタなどを配置している。
【０００４】
このような半導体集積回路およびそのテスト方法は、例えば、特許文献１に開示されている。
【０００５】
【特許文献１】
特開昭６２−１８３１３５号公報（１８６頁、第１図、第２図、第３図）
【０００６】
【発明が解決しようとする課題】
しかしながら、最上層メタルをパターニングしてテストストローブポイントを形成した後、レジストを再塗布して同じ最上層メタルをパターニングしてカスタマイズを行なっているため、カスタマイズ工程にて最上層メタルの加工段差が生じ、製造不良が生じ易くなるという問題がある。
すなわち、加工段差が生じているウェハー面にレジストを塗布すると、フォトレジストの膜厚にバラツキが生じるため、ステッパーによる露光後のレジストの加工精度にバラツキが生じ製造不良の要因となるためである。
また、従来は、メタル拡散途中段階で試験する時のパッドは、製品段階で試験する時のパッドと違う場所に設けられているため、メタル拡散途中段階の試験時のパッドにより、面積増加するという問題もある。
【０００７】
したがって、本発明の目的は、上記問題を解決した提案することである。
【０００８】
【課題を解決するための手段】
本発明の半導体集積回路は、ｎ層（ｎは自然数）の配線層を有する半導体集積回路であって、前記ｎ層配線層より下層のｍ層配線層（ｍは自然数）の製造工程完了段階で前記半導体集積回路の試験に用いられ、かつ前記ｍ層配線層で構成された第１のパッドと、前記ｎ層配線層で構成された第２のパッドとを有し、前記第１のパッドと前記第２のパッドとが重なり合うとともに、前記第１のパッドに接続されるＩ／Ｏバッファと前記第２のパッドに接続されるＩ／Ｏバッファが異なる構成である。
【００１２】
【発明の実施の形態】
以下、図面を参照して本発明の半導体集積回路およびそのテスト方法の実施の形態について説明する。
【００１３】
図１は、本発明の第１の実施の形態に係る半導体集積回路のテスト方法の構成を示した図である。
【００１４】
図１を参照すると、本発明の第１の実施の形態に係る半導体集積回路のテスト方法は、まず、ステップＳ１１において、製品として使用するメタル配線層の途中段階のメタルパターニング段階で、テストプローブポイントを形成する。この段階でチップに搭載する回路を全てパターニングはされていない。
【００１５】
次に、ステップＳ１２において、最上層のメタルまでパターニングされていない段階で、ステップＳ1で設けたプローブポイントを使用して、ウェハーを試験する。
【００１６】
ステップＳ１３において、ステップＳ１２の試験の歩留りに応じてウェハーの分別をする。本実施の形態では、ステップＳ１４において、歩留りの悪いウェハーは廃棄するか、または製造工場へ返却する。
【００１７】
次に、ステップＳ１５において、歩留まりの良いウェハーに対して、テストプローブポイント形成のメタル層より上位のメタル層のカスタマイズをする。
【００１８】
次に、ステップＳ１６において、メタル層のカスタマイズをしたウェハーの歩留まりテストをする。
【００１９】
最後に、ステップＳ１７において、ステップＳ１６の試験の歩留りに応じてウェハーの分別をする。
【００２０】
次に、本発明の第２の実施の形態に係る半導体集積回路のテスト方法について、説明する。図２は、本発明の第２の実施の形態に係る半導体集積回路のテスト方法の構成を示した図である。
【００２１】
図２を参照すると、本発明の第２の実施の形態に係る半導体集積回路のテスト方法は、ステップＳ１１からステップＳ１４までは、本発明の第１の実施の形態に係る半導体集積回路のテスト方法と同一ステップである。
【００２２】
次に、本発明の第２の実施の形態に係る半導体集積回路のテスト方法は、ステップＳ２５において、ステップＳ１２で良品となったチップに印をつけ記録するか、または、良品チップの場所を電子データ等で記録する。このとき、ウェハー上マッピングを作成しても良い。
【００２３】
次に、ステップＳ２６において、テストプローブポイント形成のメタル層より上位のメタル層のカスタマイズをする。
【００２４】
次に、ステップＳ２７において、ステップＳ２５において選別したウェハーの良品チップに対して、ウェハーの歩留まりテストをする。この時、ステップＳ１２でフェイルしたチップは、ステップＳ２５の記録にしたがって試験をしない。
【００２５】
最後に、ステップＳ２８において、ステップＳ２７の試験の歩留りに応じてウェハーの分別をする。
【００２６】
次に、本発明の第３の実施の形態に係る半導体集積回路について説明する。
【００２７】
図３（ａ）および図３（ｂ）は、本発明の第３の実施の形態に係る半導体集積回路の構成を示した模式図である。
【００２８】
図３（ａ）および図３（ｂ）図３を参照すると、本発明の第３の実施の形態に係る半導体集積回路１００は、５層メタル配線構造のＬＳＩで、３層メタルまでパターニングした段階で、３層メタル配線を使用してテストプローブポイント１０２を形成している。
【００２９】
すなわち、本発明の第３の実施の形態に係る半導体集積回路１００は、ユーザー回路構成領域１０１と、ユーザー回路構成領域１０１内の最外郭に設けられたＩ／Ｏ領域（１１３、１１４、１１５）と、Ｉ／Ｏ領域（１１３、１１４、１１５）から３層配線（１０３，１０４，１０５）を介して、外部に信号を接続するパッド（１０２）を有する。
【００３０】
そして、本発明の第３の実施の形態に係る半導体集積回路１００は、ユーザー回路構成領域１０１をカスタマイズする前に、３層メタル配線を使用してテストプローブポイント１０２を形成している。
【００３１】
図５は、この段階で、Ｉ／Ｏバッファ部（１１３、１１４、１１５）およびパッド部１０２を断面的に見た模式図である。図５に示すように、本発明の第３の実施の形態に係る半導体集積回路１００は、テストプローブ１２０からパッド部１０２、配線１０３およびＶＩＡホール１１６を介して、Ｉ／Ｏバッファ部（１１３、１１４、１１５）に信号を入出力し、ウェハのチップを試験する構成である。
【００３２】
図４（ａ）および図４（ｂ）は、本発明の第３の実施の形態に係る半導体集積回路の別の構成を示した模式図で、全ての５層メタルまでパターニング完了したレイアウト図である。
【００３３】
図４（ａ）および図４（ｂ）を参照すると、本発明の第３の実施の形態に係る半導体集積回路１００は、ユーザー回路構成領域１０１と、ユーザー回路構成領域１０１内の最外郭に設けられたＩ／Ｏ領域（１１３、１１４、１１５）と、Ｉ／Ｏ領域（１１３、１１４、１１５）から５層配線（２０３，２０４，２０５）を介して、外部に信号を接続するパッド（２０２）を有する。
【００３４】
そして、本発明の第３の実施の形態に係る半導体集積回路１００は、ユーザー回路構成領域１０１をカスタマイズし、５層メタル配線を使用してパッド２０２を形成している。
【００３５】
図６は、この段階で、Ｉ／Ｏバッファ部（１１３、１１４、１１５）およびパッド部２０２を断面的に見た模式図である。図６に示すように、本発明の第３の実施の形態に係る半導体集積回路１００は、テストプローブ２２０からパッド部２０２、配線２０３およびＶＩＡホール２１６を介して、Ｉ／Ｏバッファ部（１１３、１１４、１１５）に信号を入出力し、ウェハのチップを試験する構成である。
【００３６】
パッド部では、３層のテスト用プローブパッド（１０２）と５層のパッド２０２とは、電気的に接続されていない。
【００３７】
図1のステップＳ１１の段階で、図３に示すレイアウト図のように、製品として使用するメタル配線層(この実施の形態では５層配線層)の途中段階のメタルパターニング段階(この実施の形態では３層配線層)で、テストプローブポイントを形成する。この段階でチップに搭載する回路は、全てのパターンはパターニングはされていない。
【００３８】
次に、ステップＳ１２で、最上層のメタルまでパターニングされていない段階で、ステップＳ１１で設けたプローブポイントを使用して、ウェハーを試験する。ステップＳ１３で、ステップＳ１２の試験の歩留りに応じてウェハーの分別する。本実施の形態では、歩留りの悪いウェハーは廃棄するか、または製造工場へ返却する。ステップＳ２５で、ステップＳ１３で良品となったチップに印をつけ記録するか、または、良品チップの場所を電子データ等で記録する。
【００３９】
ステップＳ２６で、図４に示すように、最終配線層までパターニングし、最終ウェハテストを実施する。この時、図６に示すようにパッド部では、最終配線層のパッドとメタル配線層の途中段階のメタルパターニング段階でのテスト用３層パッドは電気的に接続されていない。
【００４０】
次に、本発明の第４の実施の形態に係る半導体集積回路について説明する。
【００４１】
図７（ａ）および図７（ｂ）は、本発明の第４の実施の形態に係る半導体集積回路の構成を示した図である。
【００４２】
図７（ａ）および図７（ｂ）を参照すると、本発明の第４の実施の形態に係る半導体集積回路３００は、全ての５層メタルまでパターニング完了したレイアウト図で、テスト用Ｉ／Ｏバッファ（３１４）を５層配線３０４で、高電位電源線ＶＤＤまたは接地電位線ＧＮＤに接続し、通常に使用するＩ／Ｏバッファ（３１３）を５層配線３０３介して、５層パッド３０２に接続し、同様な通常に使用するＩ／Ｏバッファ（３１５）を５層配線３０５介して、５層パッド３０２に接続している。
【００４３】
したがって、本発明の第４の実施の形態に係る半導体集積回路３００は、３層配線段階のパッドで接続しているＩ／Ｏバッファと５層配線段階で接続しているＩ／Ｏバッファが異なるため、Ｉ／Ｏ部も含めて、全く３層と５層は電気的に接続されていない。
【００４４】
そのため、メタルパターニング途中段階のパッドの損傷による吸水等の劣化が、全ての５層メタルまでパターニング完了した段階で、アルミを通じて５層パッドへ伝わらない効果が得られる。
【００４５】
【発明の効果】
以上の説明のように、本発明は、最上層でないメタルをパターニングしてテストプローブポイントを形成し、このテストプローブポイントに対して（ユーザー回路のカスタマイズ前の）歩留まり試験する。
【００４６】
かつ、全層のメタルをパターニングする前の途中段階でテストプローブパッドを、全層拡散完了時にウェハを試験時、プロービングする最上位層のパッドを有し、途中段階のテスト用プローブパッドと最上位層のパッドが、パッド領域では電気的に接続されていないため、全層メタル拡散時の製造不良を抑制することができる。
【００４７】
また、メタルパターニング途中の歩留まり試験の結果を記録しておき、全層拡散後のテストではメタルパターニング途中の不良チップをテストしないことも可能とする。このようにすることにより、全層拡散後のテスト時間を短縮する効果を得られる。
【００４８】
全層拡散後の製品を、メタルパターニング途中段階でウェハを試験する時に、プロ−ビングによりパッドが損傷しても、全層拡散後の製品を試験する時に、パッド領域では、メタルパターニング途中段階のパッドと全層拡散後のパッドは接続されていないため、メタルパターニング途中段階のパッドの損傷が、全層拡散後の製品には影響を与えない。段階で使用するバッファを使用しないときは、３層パッドと同じ位置に５層パッドを設け、別のバッファに接続することによって、パッド領域を増やすことなく３層時のウェハ試験が可能となる。
【００４９】
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体集積回路のテスト方法のフローチャートである。
【図２】本発明の第２の実施の形態の半導体集積回路のテスト方法のフローチャートである。
【図３】本発明の第３の実施の形態に係る半導体集積回路の構成を示した模式図である。
【図４】本発明の第３の実施の形態に係る半導体集積回路の別の構成を示した模式図で、全ての５層メタルまでパターニング完了したレイアウト図である。
【図５】本発明の第３の実施の形態の半導体集積回路の３層メタル配線を使用してテストプローブポイント１０２を形成した段階で、Ｉ／Ｏバッファ部（１１３、１１４、１１５）およびパッド部１０２を断面的に見た模式図である。
【図６】本発明の第３の実施の形態の半導体集積回路のユーザー回路構成領域１０１をカスタマイズし、５層メタル配線を使用してパッド２０２を形成した段階で、Ｉ／Ｏバッファ部（１１３、１１４、１１５）およびパッド部２０２を断面的に見た模式図である。
【図７】本発明の第４の実施の形態に係る半導体集積回路の構成を示した模式図である。
【図８】従来の半導体集積回路のテスト方法のフローチャートである。
【図９】従来の半導体集積回路の構成を示した模式図である。
【符号の説明】
１００，２００，３００，４００ 半導体集積回路チップ
１０１ カスタマイズ領域
１０２ ３層配線パッド
１０３，１０４，１０５ ３層配線
１１３，１１４，１１５ Ｉ／Ｏバッファ部
２０２ ５層配線パッド
２０３，２０４，２０５ ５層配線
１１６，２１６ ＶＩＡホール
１２０，２２０ テストプローブ
３０２ ５層配線パッド
３０３，３０４，３０５ ５層配線
３１３，３１５ Ｉ／Ｏバッファ部
３１４ テストバッファ部
４０２ ５層配線パッド
４０３，４０４，４０５ ５層配線
４１３，４１４，４１５ Ｉ／Ｏバッファ部
【発明の属する技術分野】
本発明は半導体集積回路およびそのテスト方法に関し、特に、メタル拡散工程の途中段階で、ウェハを試験するテスト手法及びテスト時に接続するパッドと全ての工程完了時に使用するパッドの層を変更し、パッドクラックによる信頼性劣化を防ぐ半導体集積回路およびそのテスト方法に関する。
【０００２】
【従来の技術】
図９（ａ）および図９（ｂ）を参照すると、従来の半導体集積回路４００は、ユーザー回路構成領域１０１と、ユーザー回路構成領域１０１内の最外郭に設けられたI／O領域（４１３、４１４、４１５）と、I／O領域（４１３、４１４、４１５）から配線（４０３，４０４，４０５）を介して、外部に信号を接続するパッド（４０２）を有する。
そして、この従来の半導体集積回路４００は、ユーザー回路構成領域１０１をカスタマイズする前に、最上層のメタル層をパターニングしてテストストローブポイント（４０４）を形成している。
また、チップ配置に関しては、チップ面積削減のため、テストストローブポイント（４０４）用のパッドは、製品段階で試験する時のパッド（４０２）と違う場所（例えばスクラブ線領域）に設けられている。
【０００３】
最上層メタルをパターニングしてテストストローブポイント（４０４）を形成した後、レジストを再塗布して同じ最上層メタルをパターニングしてカスタマイズを行う。また、チップ上には、スクライブ線に設置すべき、アライメントマーク、チェックトランジスタなどを配置している。
【０００４】
このような半導体集積回路およびそのテスト方法は、例えば、特許文献１に開示されている。
【０００５】
【特許文献１】
特開昭６２−１８３１３５号公報（１８６頁、第１図、第２図、第３図）
【０００６】
【発明が解決しようとする課題】
しかしながら、最上層メタルをパターニングしてテストストローブポイントを形成した後、レジストを再塗布して同じ最上層メタルをパターニングしてカスタマイズを行なっているため、カスタマイズ工程にて最上層メタルの加工段差が生じ、製造不良が生じ易くなるという問題がある。
すなわち、加工段差が生じているウェハー面にレジストを塗布すると、フォトレジストの膜厚にバラツキが生じるため、ステッパーによる露光後のレジストの加工精度にバラツキが生じ製造不良の要因となるためである。
また、従来は、メタル拡散途中段階で試験する時のパッドは、製品段階で試験する時のパッドと違う場所に設けられているため、メタル拡散途中段階の試験時のパッドにより、面積増加するという問題もある。
【０００７】
したがって、本発明の目的は、上記問題を解決した提案することである。
【０００８】
【課題を解決するための手段】
本発明の半導体集積回路は、ｎ層（ｎは自然数）の配線層を有する半導体集積回路であって、前記ｎ層配線層より下層のｍ層配線層（ｍは自然数）の製造工程完了段階で前記半導体集積回路の試験に用いられ、かつ前記ｍ層配線層で構成された第１のパッドと、前記ｎ層配線層で構成された第２のパッドとを有し、前記第１のパッドと前記第２のパッドとが重なり合うとともに、前記第１のパッドに接続されるＩ／Ｏバッファと前記第２のパッドに接続されるＩ／Ｏバッファが異なる構成である。
【００１２】
【発明の実施の形態】
以下、図面を参照して本発明の半導体集積回路およびそのテスト方法の実施の形態について説明する。
【００１３】
図１は、本発明の第１の実施の形態に係る半導体集積回路のテスト方法の構成を示した図である。
【００１４】
図１を参照すると、本発明の第１の実施の形態に係る半導体集積回路のテスト方法は、まず、ステップＳ１１において、製品として使用するメタル配線層の途中段階のメタルパターニング段階で、テストプローブポイントを形成する。この段階でチップに搭載する回路を全てパターニングはされていない。
【００１５】
次に、ステップＳ１２において、最上層のメタルまでパターニングされていない段階で、ステップＳ1で設けたプローブポイントを使用して、ウェハーを試験する。
【００１６】
ステップＳ１３において、ステップＳ１２の試験の歩留りに応じてウェハーの分別をする。本実施の形態では、ステップＳ１４において、歩留りの悪いウェハーは廃棄するか、または製造工場へ返却する。
【００１７】
次に、ステップＳ１５において、歩留まりの良いウェハーに対して、テストプローブポイント形成のメタル層より上位のメタル層のカスタマイズをする。
【００１８】
次に、ステップＳ１６において、メタル層のカスタマイズをしたウェハーの歩留まりテストをする。
【００１９】
最後に、ステップＳ１７において、ステップＳ１６の試験の歩留りに応じてウェハーの分別をする。
【００２０】
次に、本発明の第２の実施の形態に係る半導体集積回路のテスト方法について、説明する。図２は、本発明の第２の実施の形態に係る半導体集積回路のテスト方法の構成を示した図である。
【００２１】
図２を参照すると、本発明の第２の実施の形態に係る半導体集積回路のテスト方法は、ステップＳ１１からステップＳ１４までは、本発明の第１の実施の形態に係る半導体集積回路のテスト方法と同一ステップである。
【００２２】
次に、本発明の第２の実施の形態に係る半導体集積回路のテスト方法は、ステップＳ２５において、ステップＳ１２で良品となったチップに印をつけ記録するか、または、良品チップの場所を電子データ等で記録する。このとき、ウェハー上マッピングを作成しても良い。
【００２３】
次に、ステップＳ２６において、テストプローブポイント形成のメタル層より上位のメタル層のカスタマイズをする。
【００２４】
次に、ステップＳ２７において、ステップＳ２５において選別したウェハーの良品チップに対して、ウェハーの歩留まりテストをする。この時、ステップＳ１２でフェイルしたチップは、ステップＳ２５の記録にしたがって試験をしない。
【００２５】
最後に、ステップＳ２８において、ステップＳ２７の試験の歩留りに応じてウェハーの分別をする。
【００２６】
次に、本発明の第３の実施の形態に係る半導体集積回路について説明する。
【００２７】
図３（ａ）および図３（ｂ）は、本発明の第３の実施の形態に係る半導体集積回路の構成を示した模式図である。
【００２８】
図３（ａ）および図３（ｂ）図３を参照すると、本発明の第３の実施の形態に係る半導体集積回路１００は、５層メタル配線構造のＬＳＩで、３層メタルまでパターニングした段階で、３層メタル配線を使用してテストプローブポイント１０２を形成している。
【００２９】
すなわち、本発明の第３の実施の形態に係る半導体集積回路１００は、ユーザー回路構成領域１０１と、ユーザー回路構成領域１０１内の最外郭に設けられたＩ／Ｏ領域（１１３、１１４、１１５）と、Ｉ／Ｏ領域（１１３、１１４、１１５）から３層配線（１０３，１０４，１０５）を介して、外部に信号を接続するパッド（１０２）を有する。
【００３０】
そして、本発明の第３の実施の形態に係る半導体集積回路１００は、ユーザー回路構成領域１０１をカスタマイズする前に、３層メタル配線を使用してテストプローブポイント１０２を形成している。
【００３１】
図５は、この段階で、Ｉ／Ｏバッファ部（１１３、１１４、１１５）およびパッド部１０２を断面的に見た模式図である。図５に示すように、本発明の第３の実施の形態に係る半導体集積回路１００は、テストプローブ１２０からパッド部１０２、配線１０３およびＶＩＡホール１１６を介して、Ｉ／Ｏバッファ部（１１３、１１４、１１５）に信号を入出力し、ウェハのチップを試験する構成である。
【００３２】
図４（ａ）および図４（ｂ）は、本発明の第３の実施の形態に係る半導体集積回路の別の構成を示した模式図で、全ての５層メタルまでパターニング完了したレイアウト図である。
【００３３】
図４（ａ）および図４（ｂ）を参照すると、本発明の第３の実施の形態に係る半導体集積回路１００は、ユーザー回路構成領域１０１と、ユーザー回路構成領域１０１内の最外郭に設けられたＩ／Ｏ領域（１１３、１１４、１１５）と、Ｉ／Ｏ領域（１１３、１１４、１１５）から５層配線（２０３，２０４，２０５）を介して、外部に信号を接続するパッド（２０２）を有する。
【００３４】
そして、本発明の第３の実施の形態に係る半導体集積回路１００は、ユーザー回路構成領域１０１をカスタマイズし、５層メタル配線を使用してパッド２０２を形成している。
【００３５】
図６は、この段階で、Ｉ／Ｏバッファ部（１１３、１１４、１１５）およびパッド部２０２を断面的に見た模式図である。図６に示すように、本発明の第３の実施の形態に係る半導体集積回路１００は、テストプローブ２２０からパッド部２０２、配線２０３およびＶＩＡホール２１６を介して、Ｉ／Ｏバッファ部（１１３、１１４、１１５）に信号を入出力し、ウェハのチップを試験する構成である。
【００３６】
パッド部では、３層のテスト用プローブパッド（１０２）と５層のパッド２０２とは、電気的に接続されていない。
【００３７】
図1のステップＳ１１の段階で、図３に示すレイアウト図のように、製品として使用するメタル配線層(この実施の形態では５層配線層)の途中段階のメタルパターニング段階(この実施の形態では３層配線層)で、テストプローブポイントを形成する。この段階でチップに搭載する回路は、全てのパターンはパターニングはされていない。
【００３８】
次に、ステップＳ１２で、最上層のメタルまでパターニングされていない段階で、ステップＳ１１で設けたプローブポイントを使用して、ウェハーを試験する。ステップＳ１３で、ステップＳ１２の試験の歩留りに応じてウェハーの分別する。本実施の形態では、歩留りの悪いウェハーは廃棄するか、または製造工場へ返却する。ステップＳ２５で、ステップＳ１３で良品となったチップに印をつけ記録するか、または、良品チップの場所を電子データ等で記録する。
【００３９】
ステップＳ２６で、図４に示すように、最終配線層までパターニングし、最終ウェハテストを実施する。この時、図６に示すようにパッド部では、最終配線層のパッドとメタル配線層の途中段階のメタルパターニング段階でのテスト用３層パッドは電気的に接続されていない。
【００４０】
次に、本発明の第４の実施の形態に係る半導体集積回路について説明する。
【００４１】
図７（ａ）および図７（ｂ）は、本発明の第４の実施の形態に係る半導体集積回路の構成を示した図である。
【００４２】
図７（ａ）および図７（ｂ）を参照すると、本発明の第４の実施の形態に係る半導体集積回路３００は、全ての５層メタルまでパターニング完了したレイアウト図で、テスト用Ｉ／Ｏバッファ（３１４）を５層配線３０４で、高電位電源線ＶＤＤまたは接地電位線ＧＮＤに接続し、通常に使用するＩ／Ｏバッファ（３１３）を５層配線３０３介して、５層パッド３０２に接続し、同様な通常に使用するＩ／Ｏバッファ（３１５）を５層配線３０５介して、５層パッド３０２に接続している。
【００４３】
したがって、本発明の第４の実施の形態に係る半導体集積回路３００は、３層配線段階のパッドで接続しているＩ／Ｏバッファと５層配線段階で接続しているＩ／Ｏバッファが異なるため、Ｉ／Ｏ部も含めて、全く３層と５層は電気的に接続されていない。
【００４４】
そのため、メタルパターニング途中段階のパッドの損傷による吸水等の劣化が、全ての５層メタルまでパターニング完了した段階で、アルミを通じて５層パッドへ伝わらない効果が得られる。
【００４５】
【発明の効果】
以上の説明のように、本発明は、最上層でないメタルをパターニングしてテストプローブポイントを形成し、このテストプローブポイントに対して（ユーザー回路のカスタマイズ前の）歩留まり試験する。
【００４６】
かつ、全層のメタルをパターニングする前の途中段階でテストプローブパッドを、全層拡散完了時にウェハを試験時、プロービングする最上位層のパッドを有し、途中段階のテスト用プローブパッドと最上位層のパッドが、パッド領域では電気的に接続されていないため、全層メタル拡散時の製造不良を抑制することができる。
【００４７】
また、メタルパターニング途中の歩留まり試験の結果を記録しておき、全層拡散後のテストではメタルパターニング途中の不良チップをテストしないことも可能とする。このようにすることにより、全層拡散後のテスト時間を短縮する効果を得られる。
【００４８】
全層拡散後の製品を、メタルパターニング途中段階でウェハを試験する時に、プロ−ビングによりパッドが損傷しても、全層拡散後の製品を試験する時に、パッド領域では、メタルパターニング途中段階のパッドと全層拡散後のパッドは接続されていないため、メタルパターニング途中段階のパッドの損傷が、全層拡散後の製品には影響を与えない。段階で使用するバッファを使用しないときは、３層パッドと同じ位置に５層パッドを設け、別のバッファに接続することによって、パッド領域を増やすことなく３層時のウェハ試験が可能となる。
【００４９】
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体集積回路のテスト方法のフローチャートである。
【図２】本発明の第２の実施の形態の半導体集積回路のテスト方法のフローチャートである。
【図３】本発明の第３の実施の形態に係る半導体集積回路の構成を示した模式図である。
【図４】本発明の第３の実施の形態に係る半導体集積回路の別の構成を示した模式図で、全ての５層メタルまでパターニング完了したレイアウト図である。
【図５】本発明の第３の実施の形態の半導体集積回路の３層メタル配線を使用してテストプローブポイント１０２を形成した段階で、Ｉ／Ｏバッファ部（１１３、１１４、１１５）およびパッド部１０２を断面的に見た模式図である。
【図６】本発明の第３の実施の形態の半導体集積回路のユーザー回路構成領域１０１をカスタマイズし、５層メタル配線を使用してパッド２０２を形成した段階で、Ｉ／Ｏバッファ部（１１３、１１４、１１５）およびパッド部２０２を断面的に見た模式図である。
【図７】本発明の第４の実施の形態に係る半導体集積回路の構成を示した模式図である。
【図８】従来の半導体集積回路のテスト方法のフローチャートである。
【図９】従来の半導体集積回路の構成を示した模式図である。
【符号の説明】
１００，２００，３００，４００ 半導体集積回路チップ
１０１ カスタマイズ領域
１０２ ３層配線パッド
１０３，１０４，１０５ ３層配線
１１３，１１４，１１５ Ｉ／Ｏバッファ部
２０２ ５層配線パッド
２０３，２０４，２０５ ５層配線
１１６，２１６ ＶＩＡホール
１２０，２２０ テストプローブ
３０２ ５層配線パッド
３０３，３０４，３０５ ５層配線
３１３，３１５ Ｉ／Ｏバッファ部
３１４ テストバッファ部
４０２ ５層配線パッド
４０３，４０４，４０５ ５層配線
４１３，４１４，４１５ Ｉ／Ｏバッファ部
Claims (1)
- ｎ層（ｎは自然数）の配線層を有する半導体集積回路であって、前記ｎ層配線層より下層のｍ層配線層（ｍは自然数）の製造工程完了段階で前記半導体集積回路の試験に用いられ、かつ前記ｍ層配線層で構成された第１のパッドと、前記ｎ層配線層で構成された第２のパッドとを有し、前記第１のパッドと前記第２のパッドとが重なり合うとともに、前記第１のパッドに接続されるＩ／Ｏバッファと前記第２のパッドに接続されるＩ／Ｏバッファが異なることを特徴とする半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002279397A JP3748844B2 (ja) | 2002-09-25 | 2002-09-25 | 半導体集積回路およびそのテスト方法 |
| US10/625,695 US20050098779A1 (en) | 2002-09-25 | 2003-07-24 | Production process for producing semiconductor devices, semiconductor devices produced thereby, and test system for carrying out yield-rate test in production of such semiconductor devices |
| EP03019023A EP1403916A3 (en) | 2002-09-25 | 2003-08-21 | Production process for producing semiconductor devices, semiconductor devices produced thereby, and test system for carrying out yield-rate test in production of such semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002279397A JP3748844B2 (ja) | 2002-09-25 | 2002-09-25 | 半導体集積回路およびそのテスト方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005209888A Division JP2005333158A (ja) | 2005-07-20 | 2005-07-20 | 半導体集積回路のテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004119607A JP2004119607A (ja) | 2004-04-15 |
| JP3748844B2 true JP3748844B2 (ja) | 2006-02-22 |
Family
ID=31973279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002279397A Expired - Fee Related JP3748844B2 (ja) | 2002-09-25 | 2002-09-25 | 半導体集積回路およびそのテスト方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20050098779A1 (ja) |
| EP (1) | EP1403916A3 (ja) |
| JP (1) | JP3748844B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7946331B2 (en) | 2005-06-14 | 2011-05-24 | Cufer Asset Ltd. L.L.C. | Pin-type chip tooling |
| JP4970787B2 (ja) * | 2005-12-14 | 2012-07-11 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US7701045B2 (en) * | 2006-04-11 | 2010-04-20 | Rambus Inc. | Point-to-point connection topology for stacked devices |
| WO2008083284A2 (en) * | 2006-12-29 | 2008-07-10 | Cufer Asset Ltd. L.L.C. | Front-end processed wafer having through-chip connections |
| KR101413578B1 (ko) * | 2007-12-04 | 2014-07-01 | 삼성디스플레이 주식회사 | 표시 장치 및 표시 장치의 제조 방법 |
| CN101587161B (zh) * | 2008-05-23 | 2011-11-30 | 中芯国际集成电路制造(北京)有限公司 | 晶圆测试参数的限值确定方法 |
| US8274165B2 (en) * | 2009-02-10 | 2012-09-25 | Headway Technologies, Inc. | Semiconductor substrate, laminated chip package, semiconductor plate and method of manufacturing the same |
| CN112349616B (zh) * | 2019-08-09 | 2023-10-27 | 长鑫存储技术有限公司 | 控片自动更换系统及控片自动更换方法 |
| CN112415365B (zh) * | 2020-11-18 | 2022-09-27 | 海光信息技术股份有限公司 | 一种芯片测试方法、装置、电子设备及存储介质 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0480939A (ja) * | 1990-07-24 | 1992-03-13 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| US6342434B1 (en) * | 1995-12-04 | 2002-01-29 | Hitachi, Ltd. | Methods of processing semiconductor wafer, and producing IC card, and carrier |
| US6418353B1 (en) * | 1998-04-22 | 2002-07-09 | Lsi Logic Corporation | Automating photolithography in the fabrication of integrated circuits |
| US6133582A (en) * | 1998-05-14 | 2000-10-17 | Lightspeed Semiconductor Corporation | Methods and apparatuses for binning partially completed integrated circuits based upon test results |
| JP4229499B2 (ja) * | 1998-11-02 | 2009-02-25 | 富士通マイクロエレクトロニクス株式会社 | 半導体封止用樹脂組成物、その製造方法及び製造装置ならびにそれを使用した半導体装置 |
| US6245677B1 (en) * | 1999-07-28 | 2001-06-12 | Noor Haq | Backside chemical etching and polishing |
| US6423558B1 (en) * | 2000-02-25 | 2002-07-23 | Advantest Corporation | Method for fabricating integrated circuit (IC) dies with multi-layered interconnect structures |
| US6694208B1 (en) * | 2000-05-15 | 2004-02-17 | Promos Technologies, Inc. | Method for prioritizing failure modes to improve yield rate in manufacturing semiconductor devices |
| JP3608615B2 (ja) * | 2001-04-19 | 2005-01-12 | ソニー株式会社 | 素子の転写方法及びこれを用いた素子の配列方法、画像表示装置の製造方法 |
-
2002
- 2002-09-25 JP JP2002279397A patent/JP3748844B2/ja not_active Expired - Fee Related
-
2003
- 2003-07-24 US US10/625,695 patent/US20050098779A1/en not_active Abandoned
- 2003-08-21 EP EP03019023A patent/EP1403916A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP1403916A3 (en) | 2010-03-17 |
| JP2004119607A (ja) | 2004-04-15 |
| EP1403916A2 (en) | 2004-03-31 |
| US20050098779A1 (en) | 2005-05-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4837560B2 (ja) | 検査パッド構造を有する集積回路およびその製造方法 | |
| JP3884100B2 (ja) | 半導体デバイスの製造方法 | |
| US6448783B1 (en) | Method of inspecting semiconductor chip with projecting electrodes for defects | |
| KR101224426B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP3748844B2 (ja) | 半導体集積回路およびそのテスト方法 | |
| JP2004319904A (ja) | 半導体装置、半導体装置の製造方法及び半導体装置のテスト方法 | |
| US6614049B1 (en) | System LSI chip having a logic part and a memory part | |
| JP4890819B2 (ja) | 半導体装置の製造方法およびウェハ | |
| JP2004303787A (ja) | 半導体集積回路装置 | |
| JPS6080264A (ja) | 半導体装置 | |
| JP3670634B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| CN113140521B (zh) | 晶圆级封装方法以及晶圆级封装结构 | |
| JP4592634B2 (ja) | 半導体装置 | |
| US8598704B2 (en) | Semiconductor device | |
| JP2005333158A (ja) | 半導体集積回路のテスト方法 | |
| JP2002162448A (ja) | 半導体デバイス及びその検査方法 | |
| JP2003023022A (ja) | バンプ電極の導通試験構造 | |
| US20060076159A1 (en) | Contour structures to highlight inspection regions | |
| TW502355B (en) | Bonding pad structure to avoid probing damage | |
| JPH10303259A5 (ja) | ||
| JP2004296464A (ja) | 半導体装置 | |
| JP2665075B2 (ja) | 集積回路チェックパターンおよびそのチェック方法 | |
| JPH05343489A (ja) | 半導体装置 | |
| JP3466289B2 (ja) | 半導体装置 | |
| JPH0475358A (ja) | 半導体ウェーハ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040113 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041122 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041214 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050203 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050524 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050720 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051101 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051129 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3748844 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091209 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091209 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101209 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101209 Year of fee payment: 5 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101209 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111209 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111209 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121209 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121209 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131209 Year of fee payment: 8 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |