JP3750890B2

JP3750890B2 - 集積化ミキサ回路

Info

Publication number: JP3750890B2
Application number: JP26268598A
Authority: JP
Inventors: 亮一高野; 聡田中
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1998-09-17
Filing date: 1998-09-17
Publication date: 2006-03-01
Anticipated expiration: 2018-09-17
Also published as: JP2000091848A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体回路のソース接地型周波数混合回路（ミキサ回路）に係り、特に相補的な電界効果トランジスタ（ＣＭＯＳ）を用いた周波数混合回路の線形性を改善するのに好適なミキサ回路に関する。
【０００２】
【従来の技術】
移動体通信の爆発的普及に伴い、携帯端末等に使用する高周波回路の集積化の検討が活発になされている。適用されるデバイスはＳｉバイポーラ，ＣＭＯＳ（相補的な電界効果型トランジスタ）等、多岐にわたる。
【０００３】
バイポーラトランジスタを適用した従来例としては、例えばＮＥＣ民生用高周波デバイスデータブック１９９３／１９９４のｐ.１３５２〜１３７９に記載されている「μＰＣ１６９４ＧＲ−ダウン・コンバータ用Ｓｉ−ＭＭＩＣ」がある。これは局部発振器，バッファ増幅器，ミキサ回路を１チップに集積化したものである。
【０００４】
図２にこの従来例の回路接続の概要を示す。図において、Ｒ１，Ｒ２はバイアス用抵抗、Ｒ８は線形化用抵抗、Ｒ９，Ｒ１０はバイアス抵抗、Ｑ１，Ｑ２はＲＦ信号入力ｎｐｎトランジスタ、Ｑ３，Ｑ４，Ｑ５，Ｑ６はｎｐｎトランジスタ、端子１はミキサ用接地端子、端子２はミキサ出力端子、端子３はミキサ出力端子、端子７はミキサ局発信号入力端子（集積回路内端子）、端子８はミキサ局発信号入力端子（集積回路内端子）、端子対９はミキサＲＦ信号入力端子である。
【０００５】
図２のミキサ回路はエミッタに線形化用抵抗Ｒ８を加えたギルバート形乗算器である。差動対１にＲＦ（高周波）信号が印加され差動電流を発生する。この電流は大振幅のＬＯ（局部発振）信号を加えられスイッチング動作をする差動対２，３によってＯＮ，ＯＦＦされＲＦ周波数とＬＯ周波数の差と和の周波数成分を発生する。出力端子に低域通過フィルタを適宜接続することで差の周波数成分を中間周波信号として摘出する。
【０００６】
このミキサを用いたＩＣのブロック構成を図３に示す。ここではすべての回路の接地電位が単一の接地端子に接続され、パッケージのピンの内、接地端子に割り当てられているのは１つのみである。本従来例はミキサ，バッファ増幅器，局部発振器のすべての回路がエミッタを互いに接続し、接続点を電流源あるいは抵抗に接続した差動対回路で構成されている。このため、ＲＦ信号は接地端子の電位に影響を与えることが少ない。これにより、ここで記載されているように１つの接地端子で機能を満足している。
【０００７】
近年は前述したバイポーラ回路のみではなく従来論理回路あるいは数１０MHz以下のアナログ，ディジタル混載回路に適用されてきたＣＭＯＳデバイスを用いた高周波回路の研究開発も盛んになって来ている。ＣＭＯＳデバイスを適用したミキサ回路の代表的な例として、アイイーイーイージャーナルオブソリッドステートサーキッツ，３１巻，７号，８８０頁から８８９頁(IEEE J of Solid−State Circuits，Ｖol.３１，Ｎo.７，July １９９６)に記載された「ダイレクトコンバージョン受信機用１ＧＨｚ動作ＣＭＯＳＲＦ回路」が挙げられる。
【０００８】
図４に本従来例の回路図を示す。図において、Ｍ１，Ｍ２はＲＦ信号入力NMOSトランジスタ、Ｍ３，Ｍ４,Ｍ５,Ｍ６はＮＭＯＳトランジスタ、Ｍ１３〜Ｍ１８はＰＭＯＳトランジスタ、Ｃ１はキャパシタ、端子１はミキサ用接地端子、端子２はミキサ出力端子、端子３はミキサ出力端子、端子７はミキサ局発信号入力端子（集積回路内端子）、端子８はミキサ局発信号入力端子（集積回路内端子）、端子対９はミキサＲＦ信号入力端子である。
【０００９】
これはバイポーラデバイスの従来例ですべての回路を差動対を用いて構成していたのに対し、ミキサ回路のＲＦ（高周波）信号入力をソース端子を接地した１組のトランジスタ対のゲートに入力するものである。ソース端子が直接接地されているため差動対とは異なり回路を流れる電流が、電流源あるいは抵抗で制限されない。このため大振幅信号が入力されるとそれに追随して大電流を流すことが可能になり、線形性の高い回路が実現できる。
【００１０】
【発明が解決しようとする課題】
前述したようにソース接地回路を活用すると線形性の高いミキサ回路が実現できるがソース端子が直接接地端子に接続されているため、接地端子を局部発振信号用のバッファ増幅器と共通にした場合、図６に示すように入力ＲＦ信号が大きくなった時にパッケージピンの寄生インダクタンスＬ１の影響で集積回路内部の接地端子の電位が変動する。この影響によりＲＦ信号が局部発振信号用のバッファ増幅器等に混入し、ミキサのスイッチング動作を不完全なものとし、線形性を劣化させる。このようにＦＥＴのソースを直接接地したミキサ回路においては接地端子につく共通インピーダンス成分による線形性の劣化を対策することが課題となる。
【００１１】
【課題を解決するための手段】
上記課題は、ミキサ回路とバッファ増幅器の接地端子を分離することと、両回路を異なる分離した島上に形成することにより、寄生素子と基板伝導に起因するミキサ回路の接地端子の電位の変動が局発信号バッファ回路に伝わる量を低減することで達成される。
【００１２】
【発明の実施の形態】
本発明の第１の実施形態を図１，図５，図６を用いて説明する。図において、Ｍ１，Ｍ２はＲＦ信号入力ＮＭＯＳトランジスタ、Ｍ３，Ｍ４，Ｍ５，Ｍ６はＮＭＯＳトランジスタ、Ｍ７〜Ｍ１２は差動対ＮＭＯＳトランジスタ、Ｒ１，Ｒ２はバイアス用抵抗、Ｒ３〜Ｒ６は負荷抵抗、Ｌ１はパッケージおよびボンディングワイアの寄生インダクタ、Ｃ１はキャパシタ、端子１はミキサ用接地端子、端子２はミキサ出力端子、端子３はミキサ出力端子、端子対（または端子）４は局発信号バッファ増幅器入力端子、端子５は局発信号バッファ増幅器電源端子、端子６は局発信号バッファ増幅器接地端子、端子７はミキサ局発信号入力端子（集積回路内端子）、端子８はミキサ局発信号入力端子（集積回路内端子）、端子対９はミキサＲＦ信号入力端子である。
【００１３】
図１は、本発明の一実施形態を示すブロック図である。図１において局発信号バッファ増幅回路とミキサ回路の接地端子には異なる端子(端子６および端子１)が割り当てられている。その結果、ミキサ回路側を流れる電流に起因する接地端子の電位の脈動が局発バッファ増幅回路に与える影響を低減することが可能となる。
【００１４】
接地電位の脈動が与える影響について図５，図６を用いて更に詳細を述べる。図５はバッファ増幅回路の詳細を描き加えたものである。図５に示すミキサ回路とバッファ増幅回路が図６に示すように共通の接地端子を持ち、共通インピーダンスとしてパッケージおよびボンディングワイアのインダクタンスが存在したとする。このとき、バッファ用接地端子にＲＦ信号が混入したとするとＭ１１，Ｍ１２はゲート接地型増幅器として働き、Ｍ７〜Ｍ１０によって更に大きなインピーダンス変換を受け、負荷抵抗Ｒ３〜Ｒ６に大きなＲＦ信号振幅が発生する。この信号はソースから入るため負荷抵抗対に対して同相で発生する。この大きな同相信号によりバッファ増幅器の差動動作範囲が減少し、ミキサのスイッチングに十分な差動信号を得ることができず、結果として利得，線形性が劣化する。
【００１５】
これに対し、本発明の回路では、図１，図５に示すようにミキサの接地端子とバッファ用増幅器の接地端子を分離することでＲＦ信号によるＬＯ信号の抑圧効果を低減できる。
【００１６】
本発明の第２の実施形態を図７を用いて説明する。第１の実施形態ではミキサとバッファ増幅器の接地端子を分離することで２つの接地端子の共通インピーダンスをなくすることで対策を施した。しかしながら実装基板の制約から、基板上で共通インピーダンスを持つ場合が想定される。このような場合はミキサ回路から接地端子に発せられるＲＦ信号を低減する必要がある。
【００１７】
図５において局発信号バッファ回路とミキサ回路の接地端子には異なる端子が割り当てられている。図７の実施形態では、さらにミキサ回路の接地端子に発生するＲＦ信号による脈動を抑圧するため、抵抗Ｒ７を接地端子と高周波（ＲＦ）信号入力ＭＯＳトランジスタのＭ１およびＭ２の接続点との間に追加する。Ｒ７はＭ１，Ｍ２対に対して同相除去効果を加え、ミキサ接地端子の信号振幅を低減する。これによると、Ｍ１，Ｍ２の動作状態が互いに影響し、互いに流れる電流量に制限を加えるため線形性が若干劣化するが、基板上の接地インピーダンスが低減できない場合は次善の策となる。
【００１８】
本発明の第３の実施形態を図８を用いて説明する。図８（ａ）は、半導体基板の上面図、図８（ｂ）は、図８（ａ）Ａ−Ａ間の断面図である。基板材料として、シリコンオンインシュレータ（Silicon on insulator）基板を用い、局発信号バッファ回路とソース接地型ミキサ回路を絶縁体に囲まれた異なる島上に配置することにより、両回路間の干渉を低減し、接地端子の脈動を低減することが可能となる。さらに、外部取出し電極端子の周辺部を同様に絶縁体によって、囲むことにより、この外部取出し電極端子と基板間の寄生容量を減らすことが可能となり、各信号間の干渉低減が可能となる。
【００１９】
本発明の第４の実施形態を図９を用いて説明する。図９は、基板への給電用コンタクトを局発信号バッファ増幅回路とソース接地型ミキサで分離することを示す半導体基板上面図である。このように接地する基板コンタクトについてもミキサ回路，バッファ増幅器で分けることでブロック間の干渉を低減している。
【００２０】
本発明の第５の実施形態を図１０を用いて説明する。図１０は、静電破壊防止素子に対する給電方法を示す図である。局発信号バッファ増幅回路の基板への給電端子と局発信号バッファ増幅回路の接地端子を共通にして外部に取出す。同様にソース接地型ミキサ回路の基板への給電端子とソース接地型ミキサ回路の接地端子を共通にして外部に取出す。静電破壊防止素子への給電端子を局発信号バッファ増幅回路とソース接地型ミキサで分離する。局発信号バッファ増幅回路の静電破壊防止素子への給電端子と局発信号バッファ増幅回路の接地端子を共通にして外部に取出す。同様にソース接地型ミキサ回路の静電破壊防止素子への給電端子とソース接地型ミキサ回路の接地端子を共通にして外部に取出す。
【００２１】
これにより両回路間の干渉を低減することが可能となる。１.９ＧＨｚ帯におけるシミュレーションによると、およそ０.３ｐＦの静電破壊防止素子の寄生容量の影響で３ｄＢ以上のコンプレッションポイントの低下が確認されており、本実施例はソース接地型ミキサ回路の実用化には必要不可欠なものである。
【００２２】
【発明の効果】
０.３５μｍＣＭＯＳデバイスを９００ＭＨｚ帯の受信用周波数混合回路に対して適用することを想定した回路シミュレーションの結果、接地端子を共通にした場合に比較して、本発明を適用して接地端子を分離することにより、回路の線形性の指標である−１ｄＢコンプレッションポイントを６ｄＢ改善できることを確認した。−１ｄＢコンプレッションポイントは入力電力を増加したとき回路が飽和動作をして利得が１ｄＢ低下する入力電力で定義される。
【００２３】
また１.９ＧＨｚ帯においては、およそ０.３ｐＦの静電破壊防止素子の寄生容量の影響で３ｄＢ以上のコンプレッションポイントの低下がシミュレーションにより確認され、本発明の基板の分離，静電破壊防止素子の電源分離が大きな効果を持つことが確認された。
【図面の簡単な説明】
【図１】本発明の一実施例のソース接地型ミキサ回路を示す回路図。
【図２】従来のバイポーラトランジスタを用いたギルバート乗算器の回路図。
【図３】従来のバッファ増幅回路付きダウンコンバータＩＣの構成例を示すブロック図。
【図４】従来のソース接地型ミキサ回路の回路図。
【図５】図１に示した回路のバッファ増幅器部の詳細を加えた回路図。
【図６】ソース接地型ミキサ回路において従来例のように接地端子を共通にした場合の線形性の劣化原因を示すブロック図。
【図７】本発明の他の実施例のソース接地型ミキサ回路を示す回路図。
【図８】本発明の一実施例の回路を構成した半導体基板の（ａ）上面図および（ｂ）断面図。
【図９】本発明の実施例のソース接地型ミキサ回路の基板への給電端子割当て方法の実施例を示す平面図。
【図１０】静電破壊防止素子への給電端子割当て方法の実施例を示すブロック図。
【符号の説明】
Ｍ１，Ｍ２…ＲＦ信号入力ＮＭＯＳトランジスタ、Ｍ３，Ｍ４，Ｍ５，Ｍ６…ＮＭＯＳトランジスタ、Ｍ７〜Ｍ１２…差動対ＮＭＯＳトランジスタ、Ｍ１３〜Ｍ１８…ＰＭＯＳトランジスタ、Ｒ１，Ｒ２…バイアス用抵抗、Ｒ３〜Ｒ６…負荷抵抗、Ｒ７…振幅減衰抵抗、Ｒ８…線形化用抵抗、Ｒ９，Ｒ１０…バイアス抵抗、Ｑ１，Ｑ２…ＲＦ信号入力ｎｐｎトランジスタ、Ｑ３，Ｑ４，Ｑ５，Ｑ６…ｎｐｎトランジスタ、Ｌ１…パッケージおよびボンディングワイアの寄生インダクタ、Ｃ１…キャパシタ、端子１…ミキサ用接地端子、端子２…ミキサ出力端子、端子３…ミキサ出力端子、端子対４および端子４…局発信号バッファ増幅器入力端子、端子５…局発信号バッファ増幅器電源端子、端子６…局発信号バッファ増幅器接地端子、端子７…ミキサ局発信号入力端子（集積回路内端子）、端子８…ミキサ局発信号入力端子（集積回路内端子）、端子対９…ミキサＲＦ信号入力端子。

Claims

第１および第２のトランジスタのソースをミキサ用接地端子に接続し、第１および第２のトランジスタのゲートから差動信号を入力し、第３および第４のトランジスタのソースと第１のトランジスタのドレインを接続し、第５および第６のトランジスタのソースと第２のトランジスタのドレインを接続し、第４および第６のトランジスタのドレインを接続した出力端子を第１のミキサ出力端子とし、第３および第５のトランジスタのドレインを接続した出力端子を第２のミキサ出力端子とするミキサ回路と、
局発信号の入力端子と電源供給端子と接地端子と第１のバッファ出力端子および第２のバッファ出力端子を持ち、局部発振器の局発信号振幅を上記ミキサ回路を駆動するために所定の大きさに増幅する局発信号バッファ回路とを、同一半導体基板上に形成してなる集積化ミキサ回路であって、
上記第１のバッファ出力端子は、上記第４および第５のトランジスタのゲートに接続し、上記第２のバッファ出力端子は、上記第３および第６のトランジスタのゲートに接続し、
上記ミキサ回路および上記局発信号バッファ回路の接地（グランド）端子を分離し、異なる端子に割り当てたことを特徴とする集積化ミキサ回路。
請求項１に記載の集積化ミキサ回路において、上記ミキサ回路の第１および第２の信号入力トランジスタ対のソース端子に抵抗の一端を接続し、上記抵抗の逆の端子を接地端子に接続してなることを特徴とする集積化ミキサ回路。
請求項１に記載の集積化ミキサ回路において、上記第１〜第６のトランジスタはＮ型導電性ＭＯＳトランジスタであることを特徴とする集積化ミキサ回路。
請求項１に記載の集積化ミキサ回路において、上記第１〜第６のトランジスタはＰ型導電性ＭＯＳトランジスタであることを特徴とする集積化ミキサ回路。
ミキサ回路および局部発振器の信号振幅を上記ミキサ回路を駆動するために所定の大きさに増幅するための局発信号バッファ回路からなり、同一半導体基板上に形成された集積化ミキサ回路において、
上記ミキサ回路および局発信号バッファ回路の接地（グランド）端子を分離し、異なる端子に割り当て、
上記半導体基板として、シリコンオンインシュレータ（Silicon on insulator）基板を用い、上記局発信号バッファ回路，上記ミキサ回路本体および外部取出し電極の各々について側面および底面を絶縁体にて誘電体分離したことを特徴とする集積化ミキサ回路。
請求項５に記載の集積化ミキサ回路において、上記局発信号バッファ回路を形成する電気的に分離された基板の電位を該バッファ回路の交流的接地電位に接続し、上記ミキサ回路を形成する電気的に分離された基板の電位を該ミキサ回路の交流的接地電位に接続したことを特徴とする集積化ミキサ回路。
ミキサ回路および局部発振器の信号振幅を上記ミキサ回路を駆動するために所定の大きさに増幅するための局発信号バッファ回路からなり、同一半導体基板上に形成された集積化ミキサ回路において、
上記ミキサ回路および局発信号バッファ回路の接地（グランド）端子を分離し、異なる端子に割り当て、
上記局発信号バッファ回路の入力端子に接続される静電破壊防止用ダイオードの接地端子，電源端子をそれぞれ該バッファ回路の接地端子，電源端子に接続し、
上記ミキサ回路のＲＦ信号入力端子に接続される静電破壊防止用ダイオードの接地端子を該ミキサ回路の接地端子に接続したことを特徴とする集積化ミキサ回路。