JP3752874B2 - Image reduction processing device - Google Patents

Description

【０００５】
次の画素ｕは画素Ｖをそのまま用いる。以下同様の補間処理を繰り返し行う。以上の補間処理により３個の画素データから２個の補間画素データが作成される。この画素データを、図８の出力データに示すように、補間前の画素データと同じ間隔で表示することにより２／３倍に圧縮されて表示される。
【０００６】
以上述べた圧縮処理を行うためには隣り合う画素同士の演算が必要である。そのためには画素データを保持するフリップフロップなどのラッチ回路を設け、現在の画素データと１画素前の画素データを用いて補間処理を行う。
また、画面垂直方向の縮小処理を行う場合には、走査線方向に１走査線期間離れた画素同士の演算が必要であり、画像の１走査線分の容量を有する遅延回路（以降ラインメモリと呼ぶ）を備えた補間回路が必要である。
【０００７】
以上のような、画像の圧縮処理については公開特許公報平８−１５４１８３号公報で述べられている。
【０００８】
【発明が解決しようとする課題】
上記従来技術では、画像の圧縮処理（走査線数を減らす処理）について述べられているが、圧縮処理のためにラインメモリをどのように使用するのか説明されていない。
【０００９】
また、最近ではデジタル放送の開始に伴い、画像の放送だけでなく文字放送やデータ放送も始まっているし、さらに多チャンネル化、放送内容の高解像度化の流れがある。
【００１０】
したがって、それらを表示する装置としても高解像化、高画質化、複数画面表示などの要求が高まっており、たとえ縮小画像であっても、できる限り高画質に表示する必要がある。
【００１１】
さらに、それを実現するにあたっては低コストで実現することが望ましいことはいうまでもない。
【００１２】
【課題を解決するための手段】
画像信号の垂直方向の低域信号を抽出する垂直低域通過回路と縮小時の画像信号の垂直方向のバランスを補正する画素補間回路と走査線を１走査線分遅延する２個の遅延回路と、前記２個の遅延回路へ書き込む信号を切り替えるための２個の選択回路を設ける。
【００１３】
それらにより構成する縮小回路において、第１の状態では第１の遅延回路の書き込み信号を低域通過回路の低域通過演算用信号とすると共に、第２の遅延回路の書き込み信号を画素補間回路より与える画素補間処理用信号とし、第２の状態では第１の遅延回路の書き込み信号を低域通過演算用出力の下位ｎビット（ｎは自然数）とすると共に、２個目の遅延回路の書き込み信号を低域通過演算用出力の上位ａビット（ａは自然数）とする。
【００１４】
そして、例えば、縮小処理しない場合および１倍から１／４倍までは１個目の遅延回路の書き込み信号を画像縮小処理装置への入力信号とし、２個目の遅延回路の書き込み信号を画素補間回路からの信号とし、縮小倍率が１／４、１／８の場合は、１個目の遅延回路の書き込み信号を低域通過フィルタ演算用出力の下位ｎビット（ｎは自然数）とし、２個目の遅延回路の書き込み信号を低域通過フィルタ演算用出力の上位ａビット（ａは自然数）とするように制御する。
【００１５】
【発明の実施の形態】
図１に本発明の画像縮小処理装置の実施の形態の一例を示す。１は低域通過回路（以下ローパスフィルタと記す）、２は画素補間回路、３および４はラインメモリ、５および６は選択回路、７は画像信号入力端子、８は縮小処理した画像信号出力端子、９は選択回路５，６の選択制御端子、１０はゲート回路である。本実施形態の一例では入力画像データはｎビット（ｎは自然数）のデジタルデータとして示してある。また、ローパスフィルタ１から選択回路６へ導き、ラインメモリ４からゲート回路１０へ導くデータ数ａビット（ａは自然数）はｎよりも小さいものとする。
【００１６】
本構成において選択回路５，６は、制御端子９から付加する選択制御においてＡ入力またはＢ入力を出力に導き、２個の選択回路は同一方向の入力をを選択する。また、ゲート回路１０は選択回路５，６が入力Ａを選択するときに、ラインメモリ４の出力画像ｎビットのうちのａビットの入力に対し、ａビットの画像信号としてゼロを出力し、選択回路５，６が入力Ｂを選択するときには、ａビットの入力値をそのまま出力へ導く。
【００１７】
本実施形態の一例の動作を述べるにあたり、図２にローパスフィルタ１の実施形態の一例を、図３に画素補間回路２の実施形態の一例を示す。
【００１８】
まず、図２において、１７は加算器、１８は選択回路、１９は利得制御回路、１１は画像信号入力端子、１２は出力端子、１３は第２の画像信号入力端子、１４は選択回路１８の画像信号出力端子、１５は選択回路１８の選択制御端子、１６は利得制御端子である。
【００１９】
出力端子１４から出力される（ａ＋ｎ）ビットの画像信号は、ｎビットを図１に示す選択回路５のＢ入力へ、ａビットを選択回路６のＢ入力へ導く。また、端子１３へはラインメモリ３の出力画像のｎビットおよびゲート回路１０の出力ａビットが導かれる。この時の（ａ＋ｎ）ビットのデータはａビットが上位側、ｎビットが下位側に配置されるものとする。また、利得制御回路１９は端子１６の制御により画像信号を１倍、１／２倍、１／４倍、‥‥１／２ｎ倍して出力する。
【００２０】
次に、図３において、２１は入力画像信号を（１−Ｋ）倍する係数回路、２２は入力画像信号を（Ｋ）倍する係数回路、２３は加算器、２４は第１の画像信号入力端子、２５は係数Ｋの入力端子、２６は補間信号出力端子、２７は遅延用信号出力端子、２８は第２の画像信号入力端子である。端子２７から出力される画像信号は、図１に示す選択回路６のＡ入力へ導き、端子２８へはラインメモリ４の出力画像信号が導かれる。したがって、画素補間回路では、端子２４および端子２８の１走査線分離れた２つの画像データを用い、補間係数Ｋにより、図８で説明したような画素補間処理を行い、垂直方向の画像のバランスを補正する。
【００２１】
次に、図４、図５を用いて、図１から図３で示した実施形態の動作例を説明する。まず図４は選択回路５，６で入力Ａ側を選択した場合の画像信号の流れを示したもので、実線で有効な画像信号の流れを示す。まず、ローパスフィルタ１および選択回路５のＡ入力に端子７から入力されるｎビットの画像信号が導かれる。選択回路５へ導かれた画像信号はラインメモリ３で１走査線分遅延されローパスフィルタ１へ導く。また、ラインメモリ４へは選択回路６を介して画素補間回路２からの画像信号が導かれ、１走査線分遅延して再び画素補間回路２へ戻される。このとき、ゲート回路１０出力のａビットデータは先述のように入力信号に関係なくゼロとする。
【００２２】
次にローパスフィルタ１および画素補間回路２の動作を含めて図５のタイミング図を用い説明する。まず、端子７から入力される信号（現信号）としてラインＡ，Ｂ，Ｃ，Ｄ，‥‥（Ａ，Ｂ，Ｃ，Ｄ，‥‥はそれぞれ１走査線分の信号を示す）と入力される。そうするとラインメモリ３からは１走査線分遅延した信号が得られ、ローパスフィルタ１の端子１３に付加されるので、加算器１７の出力には連続した２走査線信号を加算した結果が得られる。このとき、現信号はｎビット、現信号を１走査線分遅延した信号もｎビットであるので、加算結果は（ｎ＋１）ビットとなる。ここで、選択回路１８をＢ側（加算器出力）を選択し、利得制御回路で利得１／２となるように制御を行う。これによりローパスフィルタ１の出力として図５に示す結果（１／ｍ回路出力）が得られる。
【００２３】
この時のローパスフィルタ１の伝達関数Ｈ（Ｚ）は下式で現わされる。
【００２４】
【数２】

【００２５】
なお、利得制御回路で１／２倍するときに最下位ビットの丸め処理を行い、ｎビットの結果を得るが、丸め方としては切り捨てであっても、四捨五入であっても問題はない。
【００２６】
この出力（図５の１／ｍ回路出力）を受ける画素補間回路２では、この画像信号とラインメモリ４で１走査線分遅延された画像信号を用いて画素補間処理を行う。
【００２７】
次に、図６、図７を用いて選択回路５，６で入力Ｂ側を選択した場合の動作例を説明する。まず、図６では実線で画像信号の流れを示している。端子７から入力された信号はローパスフィルタ１へ導かれ、ローパスフィルタ１から出力される（ｎ＋ａ）ビットのうち下位ｎビットが選択回路５を介してラインメモリ３へ導かれ、１走査線分遅延された信号がローパスフィルタ１入力の下位ｎビットとして戻される。また、ローパスフィルタ１から出力される（ｎ＋ａ）ビットのうち上位ａビットが選択回路６を介してラインメモリ４へ導かれ、１走査線分遅延された信号がゲート回路１０を介してローパスフィルタ１入力の上位ａビットとして戻される。
【００２８】
次にローパスフィルタ１および画素補間回路２の動作を含めて図７のタイミング図を用い説明する。まず、端子７から入力される信号（現信号）としてラインＡ，Ｂ，Ｃ，Ｄ，‥‥（Ａ，Ｂ，Ｃ，Ｄ，‥‥はそれぞれ１走査線分の信号を示す）と入力される。ラインＡが入力されるとき、選択回路１８はＡ側（現信号側）を選択し、端子１４を介してラインメモリ３へ導く（このときの出力端子から出力される信号（ａ＋ｎ）ビットのうち上位ａビットはゼロである。）。
【００２９】
次にラインＢが入力されるとき、端子１３にはラインメモリ３から１走査線分遅延したラインＡの信号が入力されるので、加算器１７の出力にはラインＡとラインＢを加算した結果が得られる。このとき、ラインＡ、Ｂはｎビットであるので、加算結果は（ｎ＋１）ビットとなる。このとき、選択回路１８はＢ側（加算器出力）を選択するように制御し、出力端子１４に加算結果を導く。次に、ラインＣが入力されるとき、端子１３にはラインメモリ３から１走査線分遅延したライン（Ａ＋Ｂ）の信号が入力されるので、加算器１７の出力にはライン（Ａ＋Ｂ＋Ｃ）が得られる。このとき、ライン（Ａ＋Ｂ）は（ｎ＋１）ビットであるので、加算結果は（ｎ＋２）ビットとなる。
【００３０】
このとき、選択回路１８はＢ側（加算器出力）を選択するように制御し、出力端子１４に加算結果を導く。次に、ラインＤが入力されるとき、端子１３にはラインメモリ３から１走査線分遅延したライン（Ａ＋Ｂ＋Ｃ）の信号が入力されるので、加算器１７の出力にはライン（Ａ＋Ｂ＋Ｃ＋Ｄ）が得られる。この結果（ｎ＋２ビットのデータ）に対して、利得制御回路では利得１／４となるように（下位２ビットの丸め処理を行うように）制御を行う。これによりローパスフィルタ１の出力として図５に示す結果（１／ｍ回路出力）が得られる。この時のローパスフィルタ１の伝達関数Ｈ（Ｚ）は下式で現わされる。
【００３１】
【数３】

【００３２】
この出力を受ける画素補間回路２は、補間係数Ｋ＝０として制御し、端子２４から入力される信号に対し補間処理を行わずそのまま出力する。
【００３３】
次に以上の２種類の動作の使い分けについて説明する。
【００３４】
まず、例えば画像の縮小倍率が１／４倍を越えるように比較的に大きい場合、図４で示したように選択回路５，６ではＡ側を選択して縮小処理を行う。この時、縮小回路のローパスフィルタ１ではラインメモリ３を用いて画像垂直方向の低域通過処理が行え、画素補間回路２ではラインメモリ４を用いて画素の補間処理が行える。
【００３５】
したがって、ローパスフィルタ１では画像縮小時に発生する折り返し妨害（垂直方向の高い周波数成分が低い周波数成分に折り返って発生する画像妨害）を軽減可能であり、画素補間回路２では画素の位置を補正できるので高画質な縮小画像を得ることができる。
【００３６】
このとき、画像の内容によってはローパスフィルタを動作させないほうがよい場合もあり、この時にはローパスフィルタの選択回路１８でＡ側を選択し、利得制御回路１９は１倍で出力すればよい。同様に縮小処理しない場合にもそうすればよく、画素補間回路２では、係数Ｋ＝０として処理すればよい。
【００３７】
次に、例えば画像の縮小倍率が１／４、１／８の場合、図６で示したように選択回路５，６ではＢ側を選択して縮小処理を行う。これによればローパスフィルタ１の特性としては前者（図４，５で説明した動作例）よりも低い信号成分を減衰させるため、より折り返し妨害の軽減効果を大きくすることができる。図６，７で説明した動作は走査線を４回加算し、１／４倍して出力しているが、８回、１６回など２ｍ回行い、利得制御を１／２ｍとすることにより低域通過特性を得ることができ、ｍが大きいほど低い信号成分まで減衰させることができる。この構成では前述のように画素補間処理２は動作しないが、縮小倍率が小さい場合には補間処理の効果は小さく、折り返し妨害の軽減効果の方がはるかに大きい。
【００３８】
以上、本発明の実施形態の使い分けの一例を述べたが、制御方法は縮小倍率だけでなく、画像の種類や、表示装置の性能により縮小時の見え方がことなるため、それぞれの場合で使い分ければよいことはいうまでもない。
【００３９】
以上のように本実施形態では２個のラインメモリを縮小時の信号処理内容により使い分けることができ、高画質の縮小画像を得ることができる。
【００４０】
次に、図９に本発明の他の実施形態の一例を示す。３０は縮小制御回路、３１は縮小倍率の設定端子であり、図１と同一符号のものは同一機能を有するものとする。
【００４１】
縮小制御回路３０は端子３１から設定される縮小倍率の応じて画像縮小の制御を行い、例えば前述のように選択回路５，６の制御を行うとともに、ローパスフィルタ１および画素補間回路２の制御を行う。
【００４２】
図１０はここまで説明した本発明の実施形態を用いた画像表示装置の実施形態の一例である。３２は画像入力端子、３３は垂直縮小回路、３４は水平縮小回路、３５はディスプレイへ表示するためのアナログ処理を行う表示処理回路、３６はディスプレイである。垂直縮小回路３３として、図１などで説明した本発明の実施形態の一例を用いれば少ない素子数で高画質な縮小回路が実現できる。
【００４３】
【発明の効果】
本発明によれば、画像の縮小倍率や画像の内容、表示装置の性能に応じてラインメモリの用途を切り替え、妨害除去、縮小画像のバランスの保持が可能であり、少ない素子数で高画質な縮小画像を得ることが可能である。
【図面の簡単な説明】
【図１】本発明における画像縮小処理装置の実施形態の一例を示すブロック図である。
【図２】本発明における低域通過フィルタの実施形態の一例を示すブロック図である。
【図３】本発明における画素補間回路の実施形態の一例を示すブロック図である。
【図４】本発明における画像縮小処理装置の画像信号の流れの一例を示すブロック図である。
【図５】本発明における画像縮小処理装置の動作例を示すタイミング図である。
【図６】本発明における画像縮小処理装置の画像信号の流れの一例を示すブロック図である。
【図７】本発明における画像縮小処理装置の動作例を示すタイミング図である。
【図８】縮小時の画素補間処理の一例を示す図である。
【図９】本発明における画像縮小処理装置の実施形態の一例を示すブロック図である。
【図１０】本発明における画像縮小処理装置の実施形態の一例を用いた画像表示装置の一例を示すブロック図である。
【符号の説明】
１…ローパスフィルタ、２…画素補正回路、３、４…ラインメモリ、５、６…選択回路、７…画像信号入力端子、８…画像信号出力端子、９…選択切り替え制御端子、１０…ゲート回路、１１…画像信号入力端子、１２…画像信号出力端子、１３…画像信号入力端子、１４…画像信号出力端子、１５…選択切り替え制御端子、１６…利得制御端子、１７…加算器、１８…選択回路、１９…利得制御回路、２１，２２…係数回路、２３…加算器。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an image signal processing apparatus suitable for arbitrarily reducing an image signal and displaying it with high image quality.
[0002]
[Prior art]
FIG. 8 shows an example of pixel interpolation in the case of 2/3 magnification in the horizontal direction as an example of a reduction process for reducing and displaying an image.
[0003]
First, the image before reduction is sent from the left in the order of S, T, U, V,. Among these, the pixel S is used as the pixel s after interpolation. Next, the pixel t is a position 1/2 from T and 1/2 from U when the distance between TU is 1, and is created by the following equation using the pixel data of T and U.
[0004]
[Expression 1]

[0005]
The next pixel u uses the pixel V as it is. Thereafter, the same interpolation process is repeated. Through the above interpolation processing, two pieces of interpolation pixel data are created from the three pieces of pixel data. As shown in the output data in FIG. 8, this pixel data is displayed at the same interval as the pixel data before interpolation, and is compressed by 2/3 times.
[0006]
In order to perform the compression processing described above, calculation between adjacent pixels is necessary. For this purpose, a latch circuit such as a flip-flop for holding pixel data is provided, and interpolation processing is performed using the current pixel data and the pixel data of the previous pixel.
In addition, when performing reduction processing in the vertical direction of the screen, it is necessary to calculate pixels that are separated by one scanning line period in the scanning line direction, and a delay circuit (hereinafter referred to as a line memory) having a capacity for one scanning line of the image. Interpolation circuit with the above is required.
[0007]
The image compression processing as described above is described in Japanese Patent Application Laid-Open No. 8-154183.
[0008]
[Problems to be solved by the invention]
The above prior art describes image compression processing (processing to reduce the number of scanning lines), but does not explain how to use a line memory for compression processing.
[0009]
Recently, along with the start of digital broadcasting, not only image broadcasting but also text broadcasting and data broadcasting have begun, and there is a trend to increase the number of channels and the resolution of broadcasting contents.
[0010]
Therefore, there is an increasing demand for a device that displays them, such as high resolution, high image quality, and multi-screen display, and even a reduced image needs to be displayed as high as possible.
[0011]
Furthermore, it goes without saying that it is desirable to realize this at a low cost.
[0012]
[Means for Solving the Problems]
A vertical low-pass circuit for extracting a low-frequency signal in the vertical direction of the image signal, a pixel interpolation circuit for correcting the vertical balance of the image signal at the time of reduction, and two delay circuits for delaying the scanning line by one scanning line Two selection circuits for switching signals to be written to the two delay circuits are provided.
[0013]
In the reduction circuit constituted by them, in the first state, the write signal of the first delay circuit is used as a low-pass operation signal of the low-pass circuit, and the write signal of the second delay circuit is obtained from the pixel interpolation circuit. In the second state, the write signal of the first delay circuit is set to the lower n bits (n is a natural number) of the output for low-pass operation, and the write signal of the second delay circuit is used. Are the upper a bits (a is a natural number) of the output for low-pass computation.
[0014]
For example, when the reduction process is not performed and when the magnification is 1 to 1/4, the write signal of the first delay circuit is used as the input signal to the image reduction processing device, and the write signal of the second delay circuit is pixel-interpolated. When the signal is from the circuit and the reduction ratio is 1/4 or 1/8, the write signal of the first delay circuit is the lower n bits (n is a natural number) of the low-pass filter operation output, and 2 Control is performed so that the write signal of the eye delay circuit is the upper a bits (a is a natural number) of the output for low-pass filter operation.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 shows an example of an embodiment of an image reduction processing apparatus of the present invention. 1 is a low-pass circuit (hereinafter referred to as a low-pass filter), 2 is a pixel interpolation circuit, 3 and 4 are line memories, 5 and 6 are selection circuits, 7 is an image signal input terminal, and 8 is a reduced image signal output terminal. , 9 are selection control terminals of the selection circuits 5 and 6, and 10 is a gate circuit. In the example of this embodiment, the input image data is shown as digital data of n bits (n is a natural number). Further, it is assumed that the number of data a bits (a is a natural number) led from the low-pass filter 1 to the selection circuit 6 and from the line memory 4 to the gate circuit 10 is smaller than n.
[0016]
In this configuration, the selection circuits 5 and 6 guide the A input or the B input to the output in the selection control added from the control terminal 9, and the two selection circuits select the inputs in the same direction. Further, when the selection circuits 5 and 6 select the input A, the gate circuit 10 outputs zero as the a-bit image signal for the a-bit input of the n-bit output image of the line memory 4 and selects it. When the circuits 5 and 6 select the input B, the a-bit input value is directly guided to the output.
[0017]
In describing the operation of an example of the present embodiment, FIG. 2 shows an example of the embodiment of the low-pass filter 1, and FIG. 3 shows an example of the embodiment of the pixel interpolation circuit 2.
[0018]
First, in FIG. 2, 17 is an adder, 18 is a selection circuit, 19 is a gain control circuit, 11 is an image signal input terminal, 12 is an output terminal, 13 is a second image signal input terminal, and 14 is a selection circuit 18. An image signal output terminal, 15 is a selection control terminal of the selection circuit 18, and 16 is a gain control terminal.
[0019]
The (a + n) -bit image signal output from the output terminal 14 leads n bits to the B input of the selection circuit 5 shown in FIG. 1 and a bits to the B input of the selection circuit 6. Further, the n bit of the output image of the line memory 3 and the output a bit of the gate circuit 10 are led to the terminal 13. The (a + n) -bit data at this time is arranged such that the a bit is arranged on the upper side and the n bit is arranged on the lower side. Further, the gain control circuit 19 outputs the image signal multiplied by 1, 1/2, 1/4,.
[0020]
Next, in FIG. 3, 21 is a coefficient circuit that multiplies the input image signal by (1-K), 22 is a coefficient circuit that multiplies the input image signal by (K), 23 is an adder, and 24 is a first image signal input. 25, a coefficient K input terminal, 26 an interpolation signal output terminal, 27 a delay signal output terminal, and 28 a second image signal input terminal. The image signal output from the terminal 27 is guided to the A input of the selection circuit 6 shown in FIG. 1, and the output image signal of the line memory 4 is guided to the terminal 28. Therefore, the pixel interpolation circuit uses the two image data separated by one scanning line of the terminal 24 and the terminal 28, performs the pixel interpolation processing as described in FIG. Correct.
[0021]
Next, an operation example of the embodiment shown in FIGS. 1 to 3 will be described with reference to FIGS. First, FIG. 4 shows the flow of an image signal when the input circuit A is selected by the selection circuits 5 and 6, and shows the flow of an effective image signal with a solid line. First, an n-bit image signal input from the terminal 7 is guided to the A inputs of the low-pass filter 1 and the selection circuit 5. The image signal guided to the selection circuit 5 is delayed by one scanning line in the line memory 3 and guided to the low-pass filter 1. Further, the image signal from the pixel interpolation circuit 2 is guided to the line memory 4 via the selection circuit 6, and is returned to the pixel interpolation circuit 2 again after being delayed by one scanning line. At this time, the a-bit data output from the gate circuit 10 is set to zero regardless of the input signal as described above.
[0022]
Next, the operation of the low-pass filter 1 and the pixel interpolation circuit 2 will be described using the timing chart of FIG. First, lines A, B, C, D,... (A, B, C, D,... Each indicate a signal for one scanning line) are input as signals (current signals) input from the terminal 7. The As a result, a signal delayed by one scanning line is obtained from the line memory 3 and added to the terminal 13 of the low-pass filter 1, so that the result of adding two continuous scanning line signals to the output of the adder 17 is obtained. At this time, since the current signal is n bits and the signal obtained by delaying the current signal by one scanning line is also n bits, the addition result is (n + 1) bits. Here, the selection circuit 18 selects the B side (adder output), and the gain control circuit controls the gain to be ½. As a result, the result (1 / m circuit output) shown in FIG. 5 is obtained as the output of the low-pass filter 1.
[0023]
The transfer function H (Z) of the low-pass filter 1 at this time is expressed by the following equation.
[0024]
[Expression 2]

[0025]
Note that, when the gain control circuit halves, the least significant bit is rounded to obtain an n-bit result, but there is no problem with rounding or rounding as the rounding method.
[0026]
The pixel interpolation circuit 2 that receives this output (the 1 / m circuit output in FIG. 5) performs pixel interpolation using this image signal and the image signal delayed by one scanning line in the line memory 4.
[0027]
Next, an example of operation when the input B side is selected by the selection circuits 5 and 6 will be described with reference to FIGS. First, in FIG. 6, the flow of the image signal is shown by a solid line. The signal input from the terminal 7 is guided to the low-pass filter 1, and the lower n bits of the (n + a) bits output from the low-pass filter 1 are guided to the line memory 3 via the selection circuit 5 and delayed by one scanning line. The returned signal is returned as the lower n bits of the low-pass filter 1 input. Further, of the (n + a) bits output from the low-pass filter 1, the upper a bits are led to the line memory 4 through the selection circuit 6, and a signal delayed by one scanning line is passed through the gate circuit 10 through the low-pass filter 1. Returned as the upper a bits of the input.
[0028]
Next, the operation of the low-pass filter 1 and the pixel interpolation circuit 2 will be described using the timing chart of FIG. First, lines A, B, C, D,... (A, B, C, D,... Each indicate a signal for one scanning line) are input as signals (current signals) input from the terminal 7. The When the line A is input, the selection circuit 18 selects the A side (current signal side) and guides it to the line memory 3 via the terminal 14 (of the signal (a + n) bits output from the output terminal at this time) The upper a bit is zero.)
[0029]
Next, when line B is input, the signal of line A delayed by one scanning line is input from the line memory 3 to the terminal 13, so that the output of the adder 17 is the result of adding line A and line B. Is obtained. At this time, since the lines A and B are n bits, the addition result is (n + 1) bits. At this time, the selection circuit 18 controls to select the B side (adder output), and introduces the addition result to the output terminal 14. Next, when the line C is input, since the signal of the line (A + B) delayed by one scanning line is input from the line memory 3 to the terminal 13, the line (A + B + C) is obtained at the output of the adder 17. It is done. At this time, since the line (A + B) is (n + 1) bits, the addition result is (n + 2) bits.
[0030]
At this time, the selection circuit 18 controls to select the B side (adder output), and introduces the addition result to the output terminal 14. Next, when the line D is input, since the signal of the line (A + B + C) delayed by one scanning line is input from the line memory 3 to the terminal 13, the line (A + B + C + D) is obtained at the output of the adder 17. It is done. With respect to this result (n + 2 bit data), the gain control circuit performs control so that the gain becomes ¼ (lower 2 bits are rounded). As a result, the result (1 / m circuit output) shown in FIG. 5 is obtained as the output of the low-pass filter 1. The transfer function H (Z) of the low-pass filter 1 at this time is expressed by the following equation.
[0031]
[Equation 3]

[0032]
The pixel interpolation circuit 2 receiving this output controls the interpolation coefficient K = 0 and outputs the signal inputted from the terminal 24 as it is without performing interpolation processing.
[0033]
Next, the proper use of the above two types of operations will be described.
[0034]
First, for example, when the image reduction magnification is relatively large so as to exceed 1/4, the selection circuits 5 and 6 select the A side and perform reduction processing as shown in FIG. At this time, the low-pass filter 1 of the reduction circuit can perform low-pass processing in the image vertical direction using the line memory 3, and the pixel interpolation circuit 2 can perform pixel interpolation processing using the line memory 4.
[0035]
Therefore, the low-pass filter 1 can reduce aliasing interference (image interference that occurs when a high frequency component in the vertical direction is folded back to a low frequency component) that occurs during image reduction, and the pixel interpolation circuit 2 can correct the pixel position. Therefore, a high-quality reduced image can be obtained.
[0036]
At this time, depending on the contents of the image, it may be better not to operate the low-pass filter. At this time, the low-pass filter selection circuit 18 selects the A side, and the gain control circuit 19 outputs the signal by a factor of 1. Similarly, when the reduction process is not performed, the pixel interpolation circuit 2 may perform the process with the coefficient K = 0.
[0037]
Next, for example, when the reduction ratio of the image is 1/4 or 1/8, the selection circuits 5 and 6 select the B side and perform the reduction process as shown in FIG. According to this, since the signal component lower than the former (the operation example described with reference to FIGS. 4 and 5) is attenuated as the characteristic of the low-pass filter 1, the effect of reducing the aliasing interference can be further increased. The operation described with reference to FIGS. 6 and 7 is performed by adding the scanning lines four times and outputting by multiplying by ¼, but by performing 2 m times such as 8 times and 16 times, the gain control is reduced to 1/2 m. A band-pass characteristic can be obtained, and as m increases, a lower signal component can be attenuated. In this configuration, the pixel interpolation processing 2 does not operate as described above, but when the reduction magnification is small, the effect of the interpolation processing is small, and the effect of reducing the aliasing interference is much greater.
[0038]
As described above, an example of proper use of the embodiment of the present invention has been described. However, the control method is not limited to the reduction magnification, but the appearance at the time of reduction differs depending on the type of image and the performance of the display device. It goes without saying.
[0039]
As described above, in the present embodiment, the two line memories can be selectively used depending on the signal processing contents at the time of reduction, and a high-quality reduced image can be obtained.
[0040]
Next, FIG. 9 shows an example of another embodiment of the present invention. Reference numeral 30 denotes a reduction control circuit, and reference numeral 31 denotes a reduction magnification setting terminal. The same reference numerals as those in FIG. 1 have the same functions.
[0041]
The reduction control circuit 30 controls the image reduction according to the reduction magnification set from the terminal 31, for example, controls the selection circuits 5 and 6 as described above, and controls the low-pass filter 1 and the pixel interpolation circuit 2. Do.
[0042]
FIG. 10 shows an example of an embodiment of an image display device using the embodiment of the present invention described so far. 32 is an image input terminal, 33 is a vertical reduction circuit, 34 is a horizontal reduction circuit, 35 is a display processing circuit for performing analog processing for display on a display, and 36 is a display. If the example of the embodiment of the present invention described in FIG. 1 or the like is used as the vertical reduction circuit 33, a high-quality reduction circuit can be realized with a small number of elements.
[0043]
【The invention's effect】
According to the present invention, the use of the line memory can be switched according to the image reduction magnification, the image content, and the performance of the display device, the disturbance removal and the reduction image balance can be maintained, and the image quality can be reduced with a small number of elements. It is possible to obtain a reduced image.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an example of an embodiment of an image reduction processing apparatus according to the present invention.
FIG. 2 is a block diagram showing an example of an embodiment of a low-pass filter in the present invention.
FIG. 3 is a block diagram illustrating an example of an embodiment of a pixel interpolation circuit according to the present invention.
FIG. 4 is a block diagram illustrating an example of a flow of an image signal of the image reduction processing device according to the present invention.
FIG. 5 is a timing chart showing an operation example of the image reduction processing apparatus according to the present invention.
FIG. 6 is a block diagram illustrating an example of a flow of an image signal of the image reduction processing apparatus according to the present invention.
FIG. 7 is a timing chart showing an operation example of the image reduction processing apparatus according to the present invention.
FIG. 8 is a diagram illustrating an example of pixel interpolation processing at the time of reduction.
FIG. 9 is a block diagram illustrating an example of an embodiment of an image reduction processing apparatus according to the present invention.
FIG. 10 is a block diagram illustrating an example of an image display device using an example of an embodiment of an image reduction processing device according to the present invention.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Low pass filter, 2 ... Pixel correction circuit, 3, 4 ... Line memory, 5, 6 ... Selection circuit, 7 ... Image signal input terminal, 8 ... Image signal output terminal, 9 ... Selection switching control terminal, 10 ... Gate circuit , 11 ... Image signal input terminal, 12 ... Image signal output terminal, 13 ... Image signal input terminal, 14 ... Image signal output terminal, 15 ... Selection switching control terminal, 16 ... Gain control terminal, 17 ... Adder, 18 ... Selection Circuit, 19 ... gain control circuit, 21, 22 ... coefficient circuit, 23 ... adder.

Claims (3)

A vertical low-pass circuit that extracts a low-frequency signal in the vertical direction of an input image signal, and a pixel interpolation circuit that is connected to a subsequent stage of the vertical low-pass circuit and corrects the vertical balance of the image signal at the time of reduction When one scanning line signal delayed by the scanning line and at least and a two delay circuit is supplied to the vertical low-pass circuit and the pixel interpolation circuit, the image reduction process unit that performs reduction processing of the image,
A switching means for switching a signal to be written to the two delay circuits ;
In the first state, the switching means uses the write signal to the first delay circuit as a low-pass calculation signal for the vertical low-pass circuit and the write signal to the second delay circuit as the pixel interpolation. In the second state, the write signal to the first delay circuit is the lower n bits (n is a natural number) of the output for low-pass operation, and the second delay An image reduction processing apparatus characterized by switching a signal to be written to a circuit to be a high-order a bit (a is a natural number) of an output for low-pass operation . 2. The image reduction processing apparatus according to claim 1, wherein in the second state, the pixel interpolation circuit does not perform correction processing of a vertical balance of an image signal at the time of reduction. apparatus. The image reduction processor according to claim 1, in the case of the reduction ratio is 1 / 4,1 / 8, the second was treated as a state, means for otherwise controls to process a state of said first An image reduction processing apparatus comprising:

Images