JP3753572B2

JP3753572B2 - Simulation system and instruction simulation method

Info

Publication number: JP3753572B2
Application number: JP28281799A
Authority: JP
Inventors: 三喜雄尾形
Original assignee: Ｎｅｃマイクロシステム株式会社
Priority date: 1999-10-04
Filing date: 1999-10-04
Publication date: 2006-03-08
Anticipated expiration: 2019-10-04
Also published as: JP2001101031A

Description

【０００１】
【発明の属する技術分野】
本発明は、プロセッサの命令シミュレーション技術に係り、特にシミュレーション対象プログラムを従来の命令逐次実行シミュレーションに比べて高速にシミュレーションでき、マイクロコントローラのような制御系のプロセッサに対してもシミュレーションを１命令毎に実行できるシミュレーションシステムおよび命令シミュレーション方法に関する。
【０００２】
【従来の技術】
図５は従来技術のプロセッサ命令シミュレーションの流れを説明するフロー図である。従来のプロセッサの命令シミュレーション方法としては、たとえば特開平１０−１７７４８７号公報に記載のものがある。図５を参照すると、従来のプロセッサ命令シミュレーション方法は、シミュレーション対象プログラム１、プログラム分割手段３と、シミュレーションを実際に実行するコンピュータ（以下、ホストコンピュータと呼ぶ）の機械語に変換する手段４と、変換された機械語プログラムを実行する手段５と、機械語に変換できなかった部分を命令逐次実行するシミュレータ６とから構成されている。
【０００３】
図８は従来技術を実現するための実際の計算機システム全体の構成図である。図８において、１はシミュレーション対象プログラム、２３は擬似レジスタ・メモリ格納領域、２５はネイティブ命令格納領域、９０はシミュレータ、９１は制御部、１００はコンピュータシステム、１０１は補助記憶装置、１０２は入出力装置を示している。
【０００４】
図８を参照すると、従来技術を実現するための実際の計算機システムでは、シミュレータ９０の制御部９１は、命令逐次実行シミュレーション機能と変換された機械語プログラムを直接実行する機能の２つを切り替えながら実行することができる機能を有している。
【０００５】
図６は従来技術におけるシミュレーション対象プログラム１の実行のシミュレーションの流れを説明するフロー図である。図６を参照すると、上記構成を有する従来のプロセッサ命令シミュレーション方法では、次のように動作する。すなわち、シミュレーション対象プログラム１を高速にシミュレーションするために、プログラム分割手段３によってホストコンピュータの機械語に変換し、変換された機械語プログラムを実行することにより、シミュレーション対象プログラム１の実行のシミュレーションを実行する場合（図６中のａ，ｂ，ｃ，ｅ）とホストコンピュータによる命令逐次実行型シミュレータによってシミュレーションを実行する場合（図６中のｄ）とに分け、これに基づいて、シミュレーション対象プログラム１のシミュレーション結果を得る。
【０００６】
また、ホストコンピュータによる命令逐次実行シミュレーションの動作は上記従来技術には具体的には説明されていないが、図７の処理の流れによって実行することができる。図７は従来の逐次命令シミュレーション方法の処理の流れを示すフローチャートである。図７の処理の流れは、実際のプロセッサのハードウェアで実行されることをソフトウェアの処理に置き換えたもので、特に目新しいものではない。ここで、周辺機能シミュレーションとは、シングルチップマイコンのＩ／Ｏポートやタイマ、Ａ／Ｄ変換器をシミュレーションすることを示している。なお、上記従来技術では、周辺機能シミュレーションについては、触れられていないため、これらの機能を有しているか否かは、不明である。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来技術には以下に掲げる問題点があった。まず第１の問題点は、割り込みコントローラ、Ｉ／Ｏポート、タイマなど、周辺機器を内蔵したマイクロコントローラと呼ばれるプロセッサには適用できないことである。その理由は、マイクロコントローラの場合には、命令毎あるいは、１クロック毎に、周辺機器のシミュレーションを行わなければ、正確なシミュレーション結果を得ることができないからである。たとえば、外部割り込み処理が必要な場合、図６のｃの部分を変換された機械語プログラムで実行している場合には、連続的にシミュレーション対象プログラム１のシミュレーションが実行されるため、ｃの部分では命令と命令の間の外部割り込み処理が受け付けられないためである。
【０００８】
そして第２の問題点は、シミュレーション対象プログラム１をデバッグする場合には、１命令ずつステップ実行させたり、任意の場所で、シミュレーションの実行を停止させる必要があるため、変換された機械語プログラムに対して、実行停止をさせるための処理が必要になり、構造が複雑になることである。その理由は、変換されたプログラムの実行停止方法と命令逐次実行でのプログラム停止手段が異なるからである。
【０００９】
本発明は斯かる問題点を鑑みてなされたものであり、その目的とするところは、シミュレーション対象プログラムを従来の命令逐次実行シミュレーションに比べて高速にシミュレーションでき、マイクロコントローラのような制御系のプロセッサに対してもシミュレーションを１命令毎に実行できるシミュレーションシステムおよび命令シミュレーション方法を提供する点にある。
【００１０】
【課題を解決するための手段】
請求項１に記載の発明の要旨は、シミュレーション対象プログラムを従来の命令逐次実行シミュレーションに比べて高速にシミュレーションでき、制御系のプロセッサに対してもシミュレーションを１命令毎に実行できるシミュレーションシステムであって、シミュレーション対象プログラムから命令を取り出してシミュレーションを実行するシミュレーション実行手段と、前記命令が実行済であるか否かの判定用の情報を格納する実行済命令情報格納領域と、前記シミュレーション対象プログラムから取り出した命令が実行済であるか否かを前記実行済命令情報格納領域に格納されている前記判定用の情報を基に判断する手段と、前記命令のシミュレーションを１回目に実行した際に変換した実行済命令にかかる変換結果を格納するネイティブ命令格納領域と、前記命令をネイティブ命令に変換できない場合に当該命令のデコード情報を保存するためのデコード情報格納領域とを有し、前記シミュレーション実行手段は、前記シミュレーション対象プログラムに同一命令が複数含まれ当該同一命令のシミュレーションを２回目以降に実行する際に、前記実行済命令情報格納領域および前記ネイティブ命令格納領域を参照して２回目以降のシミュレーションを実行するとともに、２回目以降のシミュレーションの実行の場合には同一命令のデコード処理を行わずに前記デコード情報格納領域を参照して得た１回目のデコード情報を利用してシミュレーションの処理時間の短縮を図るように構成されていることを特徴とするシミュレーションシステムに存する。
また、請求項２に記載の発明の要旨は、前記命令のシミュレーションを１回目に実行した際に、シミュレータが動作するコンピュータの機械語命令に変換可能であれば当該変換結果を前記ネイティブ命令格納領域に格納するように構成されていることを特徴とする請求項１に記載のシミュレーションシステムに存する。
また、請求項３に記載の発明の要旨は、同一命令のシミュレーションを２回目以降に実行する場合に前記実行済命令情報格納領域から情報を取り出すとともに、前記ネイティブ命令格納領域に既に格納されている機械語で実行可能であれば当該機械語を実行することにより、高速に同一命令の２回目以降のシミュレーションを実行するように構成されていることを特徴とする請求項１に記載のシミュレーションシステムに存する。
また、請求項４に記載の発明の要旨は、シミュレータ全体を制御し実際にシミュレーションを実行する制御部と、シミュレーション対象プログラムと、シミュレーションを実行するために擬似的にシミュレーション対象のプロセッサのハードウェアを持たせた擬似レジスタ・メモリ格納領域と、命令が実行済であるか否かの判定用の情報を格納する前記実行済命令情報格納領域と、前記シミュレーション対象プログラムの命令をコンピュータシステムの機械語の命令に変換して実行することによって命令のシミュレーションを行うことを可能とするための前記ネイティブ命令格納領域と、を有することを特徴とする請求項１乃至３のいずれか一項に記載のシミュレーションシステムに存する。
また、請求項５に記載の発明の要旨は、シミュレーション対象プログラムを従来の命令逐次実行シミュレーションに比べて高速にシミュレーションでき、制御系のプロセッサに対してもシミュレーションを１命令毎に実行できるシミュレーションシステムであって、シミュレーション対象プログラムから命令を取り出してシミュレーションを実行するシミュレーション実行手段と、前記命令が実行済であるか否かの判定用の情報を格納する実行済命令情報格納領域と、前記シミュレーション対象プログラムから取り出した命令が実行済であるか否かを前記実行済命令情報格納領域に格納されている前記判定用の情報を基に判断する手段と、前記命令のシミュレーションを１回目に実行した際に、当該命令をネイティブ命令に変換できない場合に当該命令のデコード情報を保存するためのデコード情報格納領域とを有し、前記シミュレーション実行手段は、前記シミュレーション対象プログラムに同一命令が複数含まれ当該同一命令のシミュレーションを２回目以降に実行する際に、前記実行済命令情報格納領域と前記デコード情報格納領域とを参照して得たデコード情報を利用してシミュレーションの処理時間の短縮を図るように構成されていることを特徴とするシミュレーションシステムに存する。
また、請求項６に記載の発明の要旨は、シミュレーション対象プログラムから命令を取り出してシミュレーションを実行するシミュレーション実行手段を有するシミュレーションシステムであって、前記命令のシミュレーションを実行した際に、当該命令が機械語命令に変換できない場合に当該命令のデコード情報を格納するためのデコード情報格納領域を備え、前記シミュレーション実行手段は、前記シミュレーション対象プログラムから取り出した命令が前記デコード情報格納領域に格納された前記デコード情報に関する命令と同一であるか否かを判定し、当該命令のデコード情報が存在する場合には、前記デコード情報格納領域を参照して当該命令のシミュレーションを実行することを特徴とするシミュレーションシステムに存する。
また、請求項７に記載の発明の要旨は、前記命令のシミュレーションを実行した際に変換した機械語命令変換結果を格納するネイティブ命令格納領域を備え、前記シミュレーション実行手段は、前記シミュレーション対象プログラムから取り出した命令が前記ネイティブ命令格納領域に格納された前記機械語命令変換結果に関する命令と同一であるか否かを判定し、当該命令の機械語命令変換結果が存在する場合には、前記ネイティブ命令格納領域を参照して当該命令のシミュレーションを実行することを特徴とする請求項６に記載のシミュレーションシステムに存する。
また、請求項８に記載の発明の要旨は、前記シミュレーション実行手段は、命令のシミュレーションを実行した際に、シミュレータが動作するコンピュータの前記機械語命令に変換可能であれば、前記デコード情報を前記デコード情報格納領域に格納せずに前記機械語命令変換結果を前記ネイティブ命令格納領域に格納するように構成されていることを特徴とする請求項７に記載のシミュレーションシステムに存する。
また、請求項９に記載の発明の要旨は、前記シミュレーション実行手段において、未実行の命令のシミュレーションを行なうときに、前記デコード情報を前記デコード情報格納領域に格納することを特徴とする請求項６に記載のシミュレーションシステムに存する。
また、請求項１０に記載の発明の要旨は、前記デコード情報は、シミュレーション対象の命令の種類、レジスタ番号、もしくはメモリアドレスであることを特徴とする請求項１及至９のいずれかに記載のシミュレーションシステムに存する。
また、請求項１１に記載の発明の要旨は、シミュレーション対象プログラムを従来の命令逐次実行シミュレーションに比べて高速にシミュレーションでき、制御系のプロセッサに対してもシミュレーションを１命令毎に実行できる命令シミュレーション方法であって、シミュレーション対象プログラムから命令を取り出してシミュレーションを実行するシミュレーション実行工程と、前記命令が実行済であるか否かの判定用の情報を実行済命令情報格納領域に格納する工程と、前記シミュレーション対象プログラムから取り出した命令が実行済であるか否かを前記実行済命令情報格納領域に格納されている前記判定用の情報を基に判断する工程と、前記命令のシミュレーションを１回目に実行した際に変換した実行済命令にかかる変換結果をネイティブ命令格納領域に格納する工程と、前記命令をネイティブ命令に変換できない場合に当該命令のデコード情報をデコード情報格納領に保存する工程とを有し、前記シミュレーション実行工程は、前記シミュレーション対象プログラムに同一命令が複数含まれ当該同一命令のシミュレーションを２回目以降に実行する際に、前記実行済命令情報格納領域および前記ネイティブ命令格納領域を参照して２回目以降のシミュレーションを実行するとともに、２回目以降のシミュレーションの実行の場合には同一命令のデコード処理を行わずに前記デコード情報格納領域を参照して得た１回目のデコード情報を利用してシミュレーションの処理時間の短縮を図る工程を含むことを特徴とする命令シミュレーション方法に存する。
また、請求項１２に記載の発明の要旨は、前記命令のシミュレーションを１回目に実行した際に、シミュレータが動作するコンピュータの機械語命令に変換可能であれば当該変換結果を前記ネイティブ命令格納領域に格納する工程を有することを特徴とする請求項１１に記載の命令シミュレーション方法に存する。
また、請求項１３に記載の発明の要旨は、同一命令のシミュレーションを２回目以降に実行する場合に前記実行済命令情報格納領域から情報を取り出すとともに、前記ネイティブ命令格納領域に既に格納されている機械語で実行可能であれば当該機械語を実行することにより、高速に同一命令の２回目以降のシミュレーションを実行する工程を有することを特徴とする請求項１１に記載の命令シミュレーション方法に存する。
また、請求項１４に記載の発明の要旨は、シミュレーション対象プログラムを従来の命令逐次実行シミュレーションに比べて高速にシミュレーションでき、制御系のプロセッサに対してもシミュレーションを１命令毎に実行できる命令シミュレーション方法であって、シミュレーション対象プログラムから命令を取り出してシミュレーションを実行するシミュレーション実行工程と、前記命令が実行済であるか否かの判定用の情報を実行済命令情報格納領域に格納する工程と、前記シミュレーション対象プログラムから取り出した命令が実行済であるか否かを前記実行済命令情報格納領域に格納されている前記判定用の情報を基に判断する工程と、前記命令のシミュレーションを１回目に実行する際に、当該命令をネイティブ命令に変換できない場合に当該命令のデコード情報をデコード情報格納領域に保存する工程とを有し、前記シミュレーション実行工程は、前記シミュレーション対象プログラムに同一命令が複数含まれ当該同一命令のシミュレーションを２回目以降に実行する際に、前記実行済命令情報格納領域と前記デコード情報格納領域とを参照して得たデコード情報を利用してシミュレーションの処理時間の短縮を図る工程を含むことを特徴とする命令シミュレーション方法に存する。
また、請求項１５に記載の発明の要旨は、シミュレーション対象プログラムから命令を取り出してシミュレーションを実行する命令シミュレーション方法であって、前記命令のシミュレーションを実行した際に、当該命令が機械語命令に変換できない場合に当該命令のデコード情報をデコード情報格納領域に格納する工程と、前記シミュレーション対象プログラムから取り出した命令が前記デコード情報格納領域に格納された前記デコード情報に関する命令と同一であるか否かを判定し、当該命令のデコード情報が存在する場合には、前記デコード情報格納領域を参照して当該命令のシミュレーションを実行する工程とを含むことを特徴とする命令シミュレーション方法に存する。
また、請求項１６に記載の発明の要旨は、前記デコード情報は、シミュレーション対象の命令の種類、レジスタ番号、もしくはメモリアドレスであることを特徴とする請求項１１及至１５のいずれかに記載の命令シミュレーション方法に存する。
【００１１】
【発明の実施の形態】
本発明の特徴は、プロセッサの命令逐次実行シミュレータにおいて、シミュレーション対象プログラムから命令を取り出してシミュレーションを実行した場合に、対象プログラムにループ処理があり２回目に同一命令を実行する際に、１回目のシミュレーション処理よりも高速にシミュレーションを行い、より短時間にシミュレーション結果を取得できる構成を設けた点にある。これにより、第１に、シミュレーション対象プログラムを従来の命令逐次実行シミュレーションに比べて高速にシミュレーションできるようになる。また第２に、マイクロコントローラのような制御系のプロセッサに対して１命令毎に実行することで割り込み処理や周辺機能シミュレーションに対しても正確にシミュレーションを実行できるようになる。そして第３に、プログラムを開発する場合に、従来の命令逐次実行シミュレーションに対する改造点が少ないために開発期間が少なくて済むといった効果を奏する。以下、図面に基づき本発明の実施の形態を説明する。
【００１２】
（第１の実施の形態）
初めに、図面に基づき本発明の第１の実施の形態を説明する。図１は本発明の第１の実施の形態のシステム構成図である。図１において、１はシミュレーション対象プログラム、２０はシミュレータ、２１は制御部、２２は実行済命令情報格納領域、２３は擬似レジスタ・メモリ格納領域、２５はネイティブ命令格納領域、１００はコンピュータシステム、１０１は補助記憶装置、１０２は入出力装置、２００はシミュレーションシステムを示している。
【００１３】
図１を参照すると、本実施の形態のシミュレーションシステム２００は、オペレーティングシステム（たとえば、ＷｉｎｄｏｗｓＮＴやＷｉｎｄｏｗｓ９８，ＵＮＩＸなど（いずれも商標））により動作するコンピュータシステム１００と、シミュレーション対象プログラム１のソースプログラム、実行形式のプログラムを格納する補助記憶装置１０１と、コンピュータシステム１００に接続された入出力装置１０２と、本発明のシミュレータ２０から構成されている。
【００１４】
また、本実施の形態におけるコンピュータシステム１００は、オペレーティングシステム（ＯｐｅｒａｔｉｎｇＳｙｓｔｅｍ）と、当該オペレーティングシステム上で動作するシミュレータ２０を備えている。一方、シミュレータ２０は、シミュレータ２０全体を制御し実際にシミュレーションを実行する制御部２１と、シミュレーション対象プログラム１と、シミュレーションを実行するために、擬似的にシミュレーション対象のプロセッサのハードウェアを持たせた擬似レジスタ・メモリ格納領域２３と、実行済命令であるかの判定用の情報を格納する実行済命令情報格納領域２２と、シミュレーション対象プログラム１の命令をコンピュータシステム１００の機械語の命令に変換して実行することによって命令のシミュレーションを行うことを可能とするためのネイティブ命令格納領域２５を備えている。
【００１５】
すなわち、本実施の形態のシミュレータ２０は、図１に示すように、前述の従来の命令逐次実行シミュレータ（図８参照）の構成に、実行済命令情報格納領域２２を追加することで、１回目の命令シミュレーションを実行した際に、シミュレータ２０が動作するコンピュータの機械語命令に変換可能であればその変換結果をネイティブ命令格納領域２５に格納できる。さらに加えて、ループなどにより同一命令の命令シミュレーションを２回目に実行する場合に実行済命令情報格納領域２２から情報を取り出すとともに、ネイティブ命令格納領域２５の機械語で実行可能であれば当該機械語を実行することにより、高速に２回目の命令シミュレーションを実行できるようになるといった効果を奏する。
【００１６】
次にシミュレーションシステム２００の動作（命令シミュレーション方法）について説明する。図２は制御部２１の処理の流れを示すフローチャートである。なお、本フローチャートに示す処理では実行済命令情報格納領域２２の初期化処理などは省略している。
【００１７】
図２において、ステップＳ２０１は、シミュレーション対象プログラム１からシミュレーションを行う１命令を取り出す処理である。
【００１８】
ステップＳ２０２は、未実行の命令か否かを、実行済命令情報格納領域２２を参照して判断する処理である。
【００１９】
ステップＳ２０３は、ステップＳ２０１で取り出した命令をデコードし、命令の種類（転送、演算、分岐、比較などの命令）や、対象のレジスタ番号やメモリのアドレスの情報を取り出す処理である。
【００２０】
ステップＳ２０４は、１命令シミュレーションを擬似レジスタ・メモリ格納領域２３を参照しながら、命令の種類に従って動作を行い、シミュレーション結果を擬似レジスタ・メモリ格納領域２３に格納する処理である。
【００２１】
ステップＳ２０５は、シミュレーションした命令が、ネイティブ命令変換可能であるかを判断する処理である。
【００２２】
ステップＳ２０６は、シミュレーション対象プログラム１の１命令を、コンピュータシステム１００で直接実行可能な命令（ネイティブ命令）に変換して、ネイティブ命令格納領域２５に格納する処理である。
【００２３】
ステップＳ２０７は、同一命令を２回目に実行する場合に、ネイティブ命令で実行可能であることを示すために、実行済命令情報格納領域２２に論理値（たとえば’１’）を格納する処理である。
【００２４】
ステップＳ２０８は、実行済命令であった場合に、ネイティブ命令格納領域２５の命令を実行して、シミュレーションを行う処理である。
【００２５】
ステップＳ２０９は、周辺機能のシミュレーション、たとえば、プロセッサ内蔵のタイマがあり、かつ動作中であれば、タイマのカウントアップを行う処理である。
【００２６】
ステップＳ２１０は、シミュレーション対象プロセッサに対する擬似割り込みがあった否かのチェック、シミュレーション処理に必要なクロック数の加算、およびシミュレーション対象プログラム１に対してシミュレーション停止の指示があったかのチェックをする処理である。
【００２７】
ステップＳ２１１は、シミュレーション停止の指示があった場合にシミュレーションを停止し、シミュレーション停止の指示がなければシミュレーションを続行する処理である。
【００２８】
次に図１および図２のフローチャートを参照して本実施の形態の全体の動作について詳細に説明する。本実施の形態では、まず、補助記憶装置１０１からコンピュータシステム１００のシミュレータ２０のシミュレーション対象プログラム１をロードする。
【００２９】
続いて、制御部２１の処理によって、シミュレーションを開始する。シミュレーション対象プログラム１の中から擬似レジスタ・メモリ格納領域２３に格納されているプログラムカウンタが示しているアドレスの命令をステップＳ２０１で取り出す。
【００３０】
続いて、ステップＳ２０２によって、取り出した命令が、未実行の命令であるか否かを判断する。もし、実行した命令であれば、ステップＳ２０８のステップ処理へ進む。未実行の命令であれば、次のステップの処理を行うステップＳ２０３によって、命令をデコードし、シミュレーションに必要な情報を取り出す。
【００３１】
続いて、ステップＳ２０３で取り出した情報に従ってステップＳ２０４を実行し擬似レジスタ・メモリ格納領域２３の情報を命令の種類によって操作し、その結果を擬似レジスタ・メモリ格納領域２３に書き戻す。たとえば、ＡＤＤＩＲ１，＃１０（すなわち、第１のレジスタに数値１０を加え、当該演算結果を第１のレジスタに保持する）といった命令であった場合には擬似レジスタ・メモリ格納領域２３の第１のレジスタに相当するメモリの内容を読み出して数値１０を加算し、該演算結果を擬似レジスタ・メモリ格納領域２３の第１のレジスタに相当するメモリに書き戻すことにより、１命令のシミュレーションを行ったことになる。
【００３２】
続いて、ステップＳ２０５を実行し、シミュレーションした命令がネイティブ命令に変換可能であるかを判定する。このとき、変換可能な命令は事前に制御部２１の管理するテーブルなどに登録しておくことによって判断可能である。変換不可能であれば、ステップＳ２０９へジャンプする。たとえばステップＳ２０４の具体的な命令の例である前述のＡＤＤＩＲ１，＃１０であれば、変換可能である。すなわち、ネイティブ加算命令が、擬似レジスタ・メモリ格納領域２３のメモリのアドレスの内容と数値１０を加算し、結果を擬似レジスタ・メモリ格納領域２３のメモリに格納できる命令であれば、ステップＳ２０４と同一の動作となる。
【００３３】
続いて、ステップＳ２０６を実行し、シミュレーション対象プログラム１の命令をネイティブ命令に変換して、ネイティブ命令格納領域２５に格納する。
【００３４】
続いて、ステップＳ２０８を実行する際、ネイティブ命令実行可能とするために、ステップＳ２０７で、実行済命令情報格納領域２２に値を書き込んで実行済命令とする。
【００３５】
続いて、ステップＳ２０９にジャンプする。このとき、シミュレーション対象プログラム１と実行済命令情報格納領域２２には、簡単な演算で１対１に対応できるようにマッピングする。たとえば、実行済命令情報格納領域２２を１ビットで表現した場合、シミュレーション対象プログラムがバイト（８ビット単位）で命令が配置されていれば、１／８のメモリの容量で表現することができる。具体的には、シミュレーション対象プログラム１のアドレス（バイト単位）が０番地に対しては、実行済命令情報格納領域２２のアドレス（バイト単位）およびビット位置は０番地およびビット０となる。同様に、シミュレーション対象プログラム１のアドレス（バイト単位）が１番地に対しては、実行済命令情報格納領域２２のアドレス（バイト単位）およびビット位置は０番地およびビット１となる。同様に、シミュレーション対象プログラム１のアドレス（バイト単位）が２番地に対しては、実行済命令情報格納領域２２のアドレス（バイト単位）およびビット位置は０番地およびビット２となる。同様に、シミュレーション対象プログラム１のアドレス（バイト単位）が８番地に対しては、実行済命令情報格納領域２２のアドレス（バイト単位）およびビット位置は１番地およびビット０となる。
【００３６】
続いて、ステップＳ２０８を実行し、ネイティブ命令格納領域２５に格納されたネイティブ命令を実行する。
【００３７】
続いて、ステップＳ２０９を実行し、１命令のシミュレーションでは直接操作できない周辺機能、たとえば、シミュレーション対象プロセッサに内蔵されたタイマーのカウントアップの処理などを行う。
【００３８】
続いて、ステップＳ２１０を実行し、シミュレーション対象プロセッサに対する割り込み（たとえば外部割り込み、タイマーの一致による内部割り込みなど）のチェック、シミュレーションに必要であったクロック数の更新（この値によって、実際のプロセッサでは、どのくらいの時間で、処理ができるかの算出ができる）、シミュレーション停止か否かのチェックを行う。このような外部割り込みのシミュレーションは、入出力装置１０２とシミュレータ２０の制御部２１との会話処理（インタラクティブ処理）によって割り込みを発生させるように登録しておくこと、あるいは事前にシミュレーション開始から何クロック経過したら割り込みを発生させるかを登録しておくことにより実現できる。
【００３９】
続いて、ステップＳ２１１を実行し、シミュレーション停止か否かの判断し、もしシミュレーション続行と判断した場合はステップＳ２０１へジャンプし、シミュレーション停止と判断した場合はシミュレーションを停止させる。
【００４０】
以上説明したように第１の実施の形態によれば以下に掲げる効果を奏する。まず第１の効果は、シミュレーション対象プログラム１を従来の命令逐次実行シミュレーションに比べて、高速にシミュレーションできることである。その理由は、シミュレーション対象プログラム１のループ処理（たとえば、Ｃ言語でのｆｏｒ文）で、同一の命令を実行する場合に、命令のデコードが不要であり、さらに、ネイティブ命令実行によって、擬似レジスタ・メモリ格納領域２３の情報を直接扱うことができるからである。
【００４１】
また第２の効果は、マイクロコントローラのような制御系のプロセッサに対して１命令毎に実行することで割り込み処理や周辺機能シミュレーションに対しても、正確にシミュレーションを行うことができることである。その理由は、従来のように、シミュレーション対象プログラム１をネイティブ命令に変換する場合、ある命令群の固まりを変換するのではなく、１命令毎に変換するため、ネイティブ命令実行によって、割り込み処理や周辺機能シミュレーションの動作に、影響を与えないからである。
【００４２】
そして第３の効果は、本実施の形態のプログラムを開発する場合に、従来の命令逐次実行シミュレーションに対する改造点が少ないために、開発期間が少なくて済ませることができることである。その理由は、基本的な処理の流れは、従来の命令逐次実行シミュレーションと同じであるからである。
【００４３】
（第２の実施の形態）
次に図面に基づき本発明の第２の実施の形態を説明する。なお、上記第１の実施の形態において既に記述したものと同一の部分については、同一符号を付し、重複した説明は省略する。図３は本発明の第２の実施の形態のシステム構成図である。図３において、１はシミュレーション対象プログラム、３０はシミュレータ、３１は制御部、２２は実行済命令情報格納領域、２３は擬似レジスタ・メモリ格納領域、２５はネイティブ命令格納領域、３２はデコード情報格納領域、１００はコンピュータシステム、１０１は補助記憶装置、１０２は入出力装置、２００はシミュレーションシステムを示している。
【００４４】
図３を参照すると、第２の実施の形態は、図１の前述の第１の実施の形態のシステム構成図に対して、デコード情報格納領域３２が追加され、ネイティブ命令に変換できない場合に当該命令のデコード情報を保存する構成とすることによって、２回目の実行の場合に同一命令のデコード処理を行わずに１回目のデコード情報を利用してシミュレーションの処理時間の短縮を図る点に特徴を有している。
【００４５】
上記デコード処理では、通常、シミュレーション対象プログラム１から取り出した命令のコードに対して、フィールド（命令フィールド、レジスタフィールド、アドレスフィールド、その他に分けられているフィールド）毎にマスクを掛け、さらに値を取り出すためにシフト動作を行う。さらに、命令の種類を判別するために命令テーブルを参照するなどの処理が必要であり、数１０ステップから数１００ステップの処理を必要とする。
【００４６】
第２の実施の形態ではこれらをデコード情報格納領域３２へのデコード情報の書き込みと読み出しによって、処理ステップを少なくしてシミュレーションの性能を上げている。
【００４７】
次にシミュレーションシステム２００の動作（命令シミュレーション方法）について説明する。図４は第２の実施の形態の制御部３１の処理の流れを示すフローチャートである。本実施の形態の制御部３１の処理のフローチャートは、前述の制御部２１の処理のフローチャートに、ステップＰ３０１〜ステップＰ３０４の処理が追加されている点に特徴を有している。
【００４８】
これらのステップＰ３０１〜ステップＰ３０４は、それぞれ概ね次のように動作する。まず、ステップＰ３０１は、命令デコードの情報を、デコード情報格納領域３２に格納する処理である。
【００４９】
ステップＰ３０２は、デコード済命令であること示すために、実行済命令情報格納領域２２に値を設定する処理である。前述の第１の実施の形態では、実行済命令情報格納領域２２のデータは、１ビットで実行済（ネイティブ命令実行可能）か未実行かの判断が可能であったが、第２の実施の形態の場合には、未実行／ネイティブ命令は実行不可であるが、デコード情報格納／ネイティブ命令実行可能のいずれかを示す必要があるため、２ビットを使用することにより表現できる。たとえば、「００：初期値、未実行命令、０１：ネイティブ命令実行可能命令、１０：ネイティブ命令実行不可であるが、デコード情報を格納、１１：この場合はありえないため、不定とする。」となる。
【００５０】
ステップＰ３０３は、ステップＰ３０２で設定した２ビットのデータを読み込んで、デコード済命令である（たとえば上記の例の場合１０）かを判定する処理である。
【００５１】
ステップＰ３０４は、ステップＰ３０１で、デコード情報格納領域３２に書き込んだ情報を読み出す処理を行う処理である。
【００５２】
次に図３のシステム構成図および図４のフローチャートを参照して本実施の形態の全体の動作について詳細に説明する。本実施の形態では、まず、補助記憶装置１０１からコンピュータシステム１００のシミュレータ３０のシミュレーション対象プログラム１をロードし、制御部３１の処理によってシミュレーションを開始する。
【００５３】
続いて、ステップＰ２０１を実行し、擬似レジスタ・メモリ格納領域２３に格納されているプログラムカウンタが示しているアドレスの命令を、シミュレーション対象プログラム１の中から取り出す。
【００５４】
続いて、ステップＰ２０２を実行し、取り出した命令が未実行の命令であるかを判断する。もし、取り出した命令が既に実行した命令であれば後述するステップＰ３０３へジャンプする。一方、取り出した命令が未実行の命令であれば、ステップＰ２０３を実行する。ステップＰ２０３では当該命令をデコードしてシミュレーションに必要な情報を取り出す。
【００５５】
続いて、ステップＰ２０４を実行し、ステップＰ２０３を実行して取り出した情報に従って、擬似レジスタ・メモリ格納領域２３の情報を命令の種類によって操作し、当該実行結果を擬似レジスタ・メモリ格納領域２３に書き戻す。
【００５６】
続いて、ステップＰ２０５を実行し、ステップＰ２０４でシミュレーションした命令がネイティブ命令に変換可能であるかを判定する。当該変換可能な命令は、事前に制御部３１の管理するテーブルなどに登録しておくことによって判断可能であり、ステップＰ２０６の処理へジャンプする。一方、ステップＰ２０４でシミュレーションした命令がネイティブ命令に変換不可能であった場合には次の処理を行う。
【００５７】
すなわち、ステップＰ３０１を実行してデコード情報（命令の種類、レジスタ番号、メモリアドレスなどの情報）をデコード情報格納領域３２に書き込む。
【００５８】
続いて、ステップＰ３０２を実行し、値（たとえば’１０’）の２ビットのデータをデコード済命令として実行済命令情報格納領域２２に書き込み、ステップＰ３０４の処理へジャンプする。
【００５９】
ステップＰ２０４でシミュレーションした命令がネイティブ命令に変換可能な場合は、続いてステップＰ２０６を実行し、シミュレーション対象プログラム１の命令をネイティブ命令に変換して、ネイティブ命令格納領域２５に格納する。
【００６０】
続いて、ステップＰ２０７を実行し、ネイティブ命令実行可能とするために、実行済命令（ネイティブ命令実行可能）の値（たとえば、’０１’）の２ビットのデータを実行済命令情報格納領域２２に書き込んでネイティブ命令実行可能命令とし、ステップＰ２０９の処理へジャンプする。
【００６１】
一方、未実行命令でない場合（ステップＰ２０２のＮＯ）は、ステップＰ３０３を実行して実行済命令情報格納領域２２からデータを取り出し、ステップＰ２０１で取り出した命令がデコード済みの命令であるかを判断する。
【００６２】
もし、実行済命令情報格納領域２２から取り出したデータの論理値が’０１’であれば、ネイティブ命令実行可能な命令であると判断してステップＰ２０８の処理へジャンプする。一方、実行済命令情報格納領域２２から取り出したデータの論理値が’１０’であれば、ネイティブ命令実行不可能な命令であるがデコード情報を格納した命令であると判断して次のステップを実行する。
【００６３】
続いて、ステップＰ３０４を実行し、デコード情報格納領域３２から命令シミュレーションに必要なデコードした情報を読み出す。
【００６４】
続いて、ステップＰ２０４を実行して１命令のシミュレーションを実行し、ステップＰ２０９の処理へジャンプする。
【００６５】
デコード済命令でない場合（ステップＰ３０３のＮＯ）は、ステップＰ２０８を実行し、ネイティブ命令格納領域２５に格納されたネイティブ命令を実行する。
【００６６】
続いて、ステップＰ２０９を実行し、１命令のシミュレーションでは直接操作できない周辺機能、たとえば、シミュレーション対象プロセッサに内蔵されたタイマーのカウントアップの処理などを行う。
【００６７】
続いて、ステップＰ２１０を実行し、シミュレーション対象プロセッサに対する割り込み（外部割り込み、タイマーの一致による内部割り込みなど）のチェック、シミュレーションに必要であったクロック数の更新（この値によって、実際のプロセッサでは、どのくらいの時間で、処理ができるかの算出ができる）、シミュレーション停止か否かのチェックなどを行う。
【００６８】
続いて、ステップＰ２１１を実行し、シミュレーション停止か否かの判断し、もし、シミュレーションを続行すると判断したならばステップＰ２０１の処理へジャンプする。一方、シミュレーション停止と判断したならばシミュレーションを停止させる。
【００６９】
ここで、図１を参照すると、本実施の形態は、シミュレータ３０のプログラムを補助記憶装置１０１からコンピュータシステム１００に読み込んでシミュレーションを実行するため、補助記憶装置１０１へシミュレータ３０を記述したプログラムコードを記録した記録媒体（不図示）を備えている。当該記録媒体は磁気ディスク、光ディスク、半導体メモリカードなどの情報記憶媒体であってよい。
【００７０】
以上説明したように第２の実施の形態によれば以下に掲げる効果を奏する。まず第１の効果は、シミュレーション対象プログラム１を従来の命令逐次実行シミュレーションに比べて、高速にシミュレーションできることである。その理由は、シミュレーション対象プログラム１のループ処理（たとえば、Ｃ言語でのｆｏｒ文）で、同一の命令を実行する場合に、命令のデコードが不要であり、さらに、ネイティブ命令実行によって、擬似レジスタ・メモリ格納領域２３の情報を直接扱うことができるからである。
【００７１】
また第２の効果は、マイクロコントローラのような制御系のプロセッサに対して１命令毎に実行することで割り込み処理や周辺機能シミュレーションに対しても、正確にシミュレーションを行うことができることである。その理由は、従来のように、シミュレーション対象プログラム１をネイティブ命令に変換する場合、ある命令群の固まりを変換するのではなく、１命令毎に変換するため、ネイティブ命令実行によって、割り込み処理や周辺機能シミュレーションの動作に、影響を与えないからである。
【００７２】
そして第３の効果は、本実施の形態のプログラムを開発する場合に、従来の命令逐次実行シミュレーションに対する改造点が少ないために、開発期間が少なくて済ませることができることである。その理由は、基本的な処理の流れは、従来の命令逐次実行シミュレーションと同じであるからである。
【００７３】
なお、本発明が上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変更され得ることは明らかである。また上記構成部材の数、位置、形状などは上記実施の形態に限定されず、本発明を実施する上で好適な数、位置、形状などにすることができる。また、各図において、同一構成要素には同一符号を付している。
【００７４】
【発明の効果】
本発明は以上のように構成されているので、以下に掲げる効果を奏する。まず第１の効果は、シミュレーション対象プログラムを従来の命令逐次実行シミュレーションに比べて、高速にシミュレーションできることである。その理由は、シミュレーション対象プログラムのループ処理（たとえば、Ｃ言語でのｆｏｒ文）で、同一の命令を実行する場合に、命令のデコードが不要であり、さらに、ネイティブ命令実行によって、擬似レジスタ・メモリ格納領域の情報を直接扱うことができるからである。
【００７５】
また第２の効果は、マイクロコントローラのような制御系のプロセッサに対して１命令毎に実行することで割り込み処理や周辺機能シミュレーションに対しても、正確にシミュレーションを行うことができることである。その理由は、従来のように、シミュレーション対象プログラムをネイティブ命令に変換する場合、ある命令群の固まりを変換するのではなく、１命令毎に変換するため、ネイティブ命令実行によって、割り込み処理や周辺機能シミュレーションの動作に、影響を与えないからである。
【００７６】
そして第３の効果は、本発明のプログラムを開発する場合に、従来の命令逐次実行シミュレーションに対する改造点が少ないために、開発期間が少なくて済ませることができることである。その理由は、基本的な処理の流れは、従来の命令逐次実行シミュレーションと同じであるからである。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のシステム構成図である。
【図２】第１の実施の形態の制御部の処理の流れを示すフローチャートである。
【図３】本発明の第２の実施の形態のシステム構成図である。
【図４】第２の実施の形態の制御部の処理の流れを示すフローチャートである。
【図５】従来技術のプロセッサ命令シミュレーションの流れを説明するフロー図である。
【図６】従来技術におけるターゲットプログラムの実行のシミュレーションの流れを説明するフロー図である。
【図７】従来の逐次命令シミュレーション方法の処理の流れを示すフローチャートである。
【図８】従来技術を実現するためのシステム構成図である。
【符号の説明】
１…シミュレーション対象プログラム
２０，３０，９０…シミュレータ
２１，３１，９１…制御部
２２…実行済命令情報格納領域
２３…擬似レジスタ・メモリ格納領域
２５…ネイティブ命令格納領域
３２…デコード情報格納領域
１００…コンピュータシステム
１０１…補助記憶装置
１０２…入出力装置
２００…シミュレーションシステム[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a processor instruction simulation technique, and in particular, can simulate a program to be simulated at a higher speed than a conventional instruction sequential execution simulation, and can perform simulation for each instruction even for a control processor such as a microcontroller. The present invention relates to an executable simulation system and an instruction simulation method.
[0002]
[Prior art]
FIG. 5 is a flowchart for explaining the flow of the prior art processor instruction simulation. As a conventional instruction simulation method for a processor, for example, there is one disclosed in Japanese Patent Laid-Open No. 10-177487. Referring to FIG. 5, a conventional processor instruction simulation method includes a simulation target program 1, program dividing means 3, and means 4 for converting into a machine language of a computer (hereinafter referred to as a host computer) that actually executes the simulation, It comprises means 5 for executing the converted machine language program and a simulator 6 for sequentially executing the instructions that could not be converted into machine language.
[0003]
FIG. 8 is a block diagram of the entire actual computer system for realizing the prior art. In FIG. 8, 1 is a simulation target program, 23 is a pseudo register / memory storage area, 25 is a native instruction storage area, 90 is a simulator, 91 is a control unit, 100 is a computer system, 101 is an auxiliary storage device, and 102 is an input / output The device is shown.
[0004]
Referring to FIG. 8, in an actual computer system for realizing the prior art, the control unit 91 of the simulator 90 switches between an instruction sequential execution simulation function and a function for directly executing the converted machine language program. It has functions that can be executed.
[0005]
FIG. 6 is a flowchart for explaining a simulation flow of execution of the simulation target program 1 in the prior art. Referring to FIG. 6, the conventional processor instruction simulation method having the above configuration operates as follows. That is, in order to simulate the simulation target program 1 at high speed, the program dividing unit 3 converts the program into the machine language of the host computer and executes the converted machine language program, thereby executing the simulation of the execution of the simulation target program 1 The simulation target program 1 is divided into a case (a, b, c, e in FIG. 6) and a case where a simulation is executed by an instruction sequential execution type simulator by the host computer (d in FIG. 6). The simulation result is obtained.
[0006]
The operation of the sequential instruction execution simulation by the host computer is not specifically described in the above prior art, but can be executed by the processing flow of FIG. FIG. 7 is a flowchart showing the flow of processing of the conventional sequential instruction simulation method. The processing flow of FIG. 7 is not particularly new, but is replaced by software processing instead of being executed by actual processor hardware. Here, the peripheral function simulation refers to simulating an I / O port, a timer, and an A / D converter of a single chip microcomputer. In addition, in the said prior art, since it is not touched about the peripheral function simulation, it is unknown whether it has these functions.
[0007]
[Problems to be solved by the invention]
However, the prior art has the following problems. The first problem is that it cannot be applied to a processor called a microcontroller incorporating peripheral devices such as an interrupt controller, an I / O port, and a timer. The reason is that in the case of a microcontroller, accurate simulation results cannot be obtained unless simulation of peripheral devices is performed for each instruction or for each clock. For example, when external interrupt processing is required, when the part c in FIG. 6 is executed by the converted machine language program, the simulation of the simulation target program 1 is continuously executed. This is because external interrupt processing between instructions cannot be accepted.
[0008]
The second problem is that when the simulation target program 1 is debugged, it is necessary to step by step one instruction or stop the execution of the simulation at an arbitrary location. On the other hand, a process for stopping execution is required, and the structure is complicated. This is because the execution stop method of the converted program is different from the program stop means in the sequential instruction execution.
[0009]
The present invention has been made in view of such problems, and an object of the present invention is to simulate a program to be simulated at a higher speed than a conventional instruction sequential execution simulation, and to control a processor such as a microcontroller. For this reason, a simulation system and an instruction simulation method capable of executing simulation for each instruction are provided.
[0010]
[Means for Solving the Problems]
  The gist of the invention described in claim 1 is a simulation system capable of simulating a simulation target program at a higher speed than a conventional instruction sequential execution simulation, and capable of executing a simulation for each instruction of a control processor. A simulation execution means for extracting an instruction from the simulation target program and executing a simulation; an executed instruction information storage area for storing information for determining whether or not the instruction has been executed;Means for determining whether or not an instruction fetched from the simulation target program has been executed based on the information for determination stored in the executed instruction information storage area;A native instruction storage area for storing a conversion result of an executed instruction converted when the instruction simulation is executed for the first time, and a decoding information of the instruction when the instruction cannot be converted into a native instruction A decoding information storage area, and the simulation execution means includes a plurality of the same instructions in the simulation target program and executes the simulation of the same instruction for the second time or later, and the executed instruction information storage area and the The second and subsequent simulations are executed with reference to the native instruction storage area, and in the case of the second and subsequent simulation executions, 1 obtained by referring to the decode information storage area without decoding the same instruction Shorten the simulation processing time by using the first decoding information It consists in a simulation system characterized by being configured to achieve.
  Further, the gist of the invention described in claim 2 is that, when the simulation of the instruction is executed for the first time, the conversion result can be converted into a machine language instruction of a computer on which the simulator operates. The simulation system according to claim 1, wherein the simulation system is configured to store in the simulation system.
  The gist of the invention described in claim 3 is that information is extracted from the executed instruction information storage area and is already stored in the native instruction storage area when the simulation of the same instruction is executed for the second time or later. The simulation system according to claim 1, wherein the simulation system is configured to execute the second and subsequent simulations of the same instruction at high speed by executing the machine language if it can be executed in the machine language. Exist.
  According to a fourth aspect of the present invention, there is provided a control unit that controls the entire simulator and actually executes a simulation, a simulation target program, and a simulation target processor hardware for executing the simulation. A pseudo register / memory storage area provided, the executed instruction information storage area for storing information for determining whether or not the instruction has been executed, and instructions of the simulation target program in the machine language of the computer system. The simulation system according to claim 1, further comprising: a native instruction storage area for enabling simulation of an instruction by converting the instruction into an instruction and executing the instruction. Exist.
  Further, the gist of the invention described in claim 5 is a simulation system capable of simulating a simulation target program at a higher speed than a conventional instruction sequential execution simulation and capable of executing a simulation for each instruction of a control processor. A simulation executing means for taking out an instruction from the simulation target program and executing the simulation; an executed instruction information storage area for storing information for determining whether or not the instruction has been executed;Means for determining whether or not an instruction fetched from the simulation target program has been executed based on the information for determination stored in the executed instruction information storage area;When the simulation of the instruction is executed for the first time, If the instruction cannot be converted to a native instructionA decoding information storage area for storing the decoding information of the instruction, and the simulation execution means includes a plurality of the same instructions in the simulation target program and executes the simulation of the same instructions for the second and subsequent times. And a simulation system configured to shorten a simulation processing time by using decode information obtained by referring to the executed instruction information storage area and the decode information storage area. .
  The gist of the invention described in claim 6 is a simulation system having a simulation execution means for taking out an instruction from a simulation target program and executing the simulation, and executing the simulation of the instruction., If the instruction cannot be converted into machine language instructionsA decoding information storage area for storing decoding information of the instruction, wherein the simulation execution means is the same as the instruction relating to the decoding information stored in the decoding information storage area; If the decoding information of the instruction exists, the simulation of the instruction is executed with reference to the decoding information storage area.
  Further, the gist of the invention described in claim 7 is provided with a native instruction storage area for storing a machine language instruction conversion result converted when the instruction simulation is executed, and the simulation execution means includes the simulation target program. It is determined whether or not the fetched instruction is the same as the instruction related to the machine language instruction conversion result stored in the native instruction storage area, and if the machine language instruction conversion result of the instruction exists, the native instruction The simulation system according to claim 6, wherein the simulation of the instruction is executed with reference to the storage area.
  Further, the gist of the invention described in claim 8 is that the simulation executing means is a computer that operates the simulator when executing simulation of instructions.SaidIf it is convertible to a machine language instruction, the machine language instruction conversion result is stored in the native instruction storage area without storing the decode information in the decode information storage area. It exists in the simulation system of Claim 7.
  The gist of the invention described in claim 9 is that the simulation information is stored in the decode information storage area when the unexecuted instruction is simulated in the simulation execution means. Exists in the simulation system described in 1.
  The gist of the invention of claim 10 is as follows:10. The simulation system according to claim 1, wherein the decode information is a type of instruction to be simulated, a register number, or a memory address.Exist.
  Claims11The gist of the invention described in is an instruction simulation method capable of simulating a simulation target program at a higher speed than the conventional instruction sequential execution simulation, and capable of executing simulation for each instruction to a control processor. A simulation execution step of extracting an instruction from the target program and executing a simulation; a step of storing information for determining whether or not the instruction has been executed in an executed instruction information storage area;Determining whether or not an instruction fetched from the simulation target program has been executed based on the information for determination stored in the executed instruction information storage area;A step of storing a conversion result of an executed instruction converted when the instruction simulation is executed for the first time in a native instruction storage area; and decoding information of the instruction when the instruction cannot be converted into a native instruction The simulation execution step includes the executed instruction information storage area when the simulation target program includes a plurality of the same instructions and executes the simulation of the same instructions for the second time or later. The second and subsequent simulations are executed by referring to the native instruction storage area, and the second and subsequent simulations are obtained by referring to the decode information storage area without decoding the same instruction. Simulation time using the first decoding information Resides in instruction simulation method characterized by comprising the step of shortening.
  Claims12In the gist of the invention described in (2), when the simulation of the instruction is executed for the first time, the conversion result can be stored in the native instruction storage area if the instruction can be converted into a machine language instruction of a computer on which the simulator operates. Claims having11The instruction simulation method described in the above.
  Claims13The gist of the invention described in the above is that when the simulation of the same instruction is executed for the second time or later, information is extracted from the executed instruction information storage area and can be executed in a machine language already stored in the native instruction storage area If so, it has a step of executing the second and subsequent simulations of the same instruction at high speed by executing the machine language.11The instruction simulation method described in the above.
  Claims14The gist of the invention described in is an instruction simulation method capable of simulating a simulation target program at a higher speed than the conventional instruction sequential execution simulation, and capable of executing simulation for each instruction to a control processor. A simulation execution step of extracting an instruction from the target program and executing a simulation; a step of storing information for determining whether or not the instruction has been executed in an executed instruction information storage area;Determining whether or not an instruction fetched from the simulation target program has been executed based on the information for determination stored in the executed instruction information storage area;When executing the simulation of the instruction for the first time, If the instruction cannot be converted to a native instructionStoring the decode information of the instruction in a decode information storage area, wherein the simulation execution step includes a case where a plurality of the same instructions are included in the simulation target program and the simulation of the same instruction is executed for the second time or later. The instruction simulation method includes a step of shortening a simulation processing time by using decode information obtained by referring to the executed instruction information storage area and the decode information storage area.
  The subject matter of claim 15 is as follows:An instruction simulation method for extracting an instruction from a simulation target program and executing a simulation, when the instruction simulation is executed, If the instruction cannot be converted into machine language instructionsDetermining whether or not the instruction fetched from the simulation target program is the same as the instruction related to the decode information stored in the decode information storage area, and storing the decode information of the instruction in the decode information storage area; A step of performing simulation of the instruction with reference to the decode information storage area when the decode information of the instruction exists.Exist.
  The gist of the invention described in claim 16 is that the decode information is a type of instruction to be simulated, a register number, or a memory address, and the instruction according to any one of claims 11 to 15 It exists in the simulation method.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
The feature of the present invention is that, in the instruction sequential execution simulator of a processor, when an instruction is extracted from a simulation target program and a simulation is executed, the target program has a loop process and the same instruction is executed for the second time when the target program is executed. The configuration is such that a simulation can be performed at a higher speed than the simulation process and the simulation result can be obtained in a shorter time. As a result, first, the simulation target program can be simulated at a higher speed than the conventional instruction sequential execution simulation. Second, by executing each instruction for a control processor such as a microcontroller, simulation can be executed accurately for interrupt processing and peripheral function simulation. Third, when developing a program, there is an effect that a development period can be shortened because there are few modifications to the conventional instruction sequential execution simulation. Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0012]
(First embodiment)
First, a first embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a system configuration diagram of a first embodiment of the present invention. In FIG. 1, 1 is a simulation target program, 20 is a simulator, 21 is a control unit, 22 is an executed instruction information storage area, 23 is a pseudo register / memory storage area, 25 is a native instruction storage area, 100 is a computer system, 101 Denotes an auxiliary storage device, 102 denotes an input / output device, and 200 denotes a simulation system.
[0013]
Referring to FIG. 1, a simulation system 200 according to the present embodiment includes a computer system 100 that is operated by an operating system (for example, Windows NT, Windows 98, UNIX (all are trademarks)), a source program of the simulation target program 1, and an execution It comprises an auxiliary storage device 101 for storing a program of a format, an input / output device 102 connected to the computer system 100, and the simulator 20 of the present invention.
[0014]
In addition, the computer system 100 according to the present embodiment includes an operating system (Operating System) and a simulator 20 that operates on the operating system. On the other hand, the simulator 20 includes a control unit 21 that controls the entire simulator 20 and actually executes the simulation, the simulation target program 1, and the simulation target processor hardware in order to execute the simulation. A pseudo register / memory storage area 23, an executed instruction information storage area 22 for storing information for determining whether the instruction is an executed instruction, and instructions of the simulation target program 1 are converted into machine language instructions of the computer system 100. A native instruction storage area 25 for enabling instruction simulation by executing the instruction.
[0015]
That is, as shown in FIG. 1, the simulator 20 of the present embodiment adds the executed instruction information storage area 22 to the configuration of the above-described conventional instruction sequential execution simulator (see FIG. 8). When the instruction simulation is executed, the conversion result can be stored in the native instruction storage area 25 if it can be converted into a machine language instruction of the computer on which the simulator 20 operates. In addition, when the instruction simulation of the same instruction is executed for the second time by a loop or the like, information is extracted from the executed instruction information storage area 22, and if the machine instruction in the native instruction storage area 25 can be executed, the machine language As a result, the second instruction simulation can be executed at high speed.
[0016]
Next, the operation (command simulation method) of the simulation system 200 will be described. FIG. 2 is a flowchart showing a processing flow of the control unit 21. In the process shown in this flowchart, the initialization process of the executed instruction information storage area 22 is omitted.
[0017]
In FIG. 2, step S <b> 201 is processing for extracting one instruction for performing simulation from the simulation target program 1.
[0018]
Step S202 is processing to determine whether or not the instruction is an unexecuted instruction with reference to the executed instruction information storage area 22.
[0019]
In step S203, the instruction fetched in step S201 is decoded, and the instruction type (transfer, operation, branch, comparison, etc.), target register number, and memory address information are fetched.
[0020]
Step S204 is a process of performing one instruction simulation according to the type of instruction while referring to the pseudo register / memory storage area 23 and storing the simulation result in the pseudo register / memory storage area 23.
[0021]
Step S205 is processing for determining whether or not the simulated instruction can be converted into a native instruction.
[0022]
Step S206 is a process of converting one instruction of the simulation target program 1 into an instruction (native instruction) that can be directly executed by the computer system 100 and storing it in the native instruction storage area 25.
[0023]
Step S207 is a process of storing a logical value (for example, “1”) in the executed instruction information storage area 22 to indicate that it can be executed with a native instruction when the same instruction is executed for the second time. .
[0024]
Step S208 is a process of executing a simulation by executing an instruction in the native instruction storage area 25 when the instruction is an executed instruction.
[0025]
Step S209 is a process of performing a peripheral function simulation, for example, if the processor has a built-in timer and the timer is counting up if it is in operation.
[0026]
Step S210 is a process of checking whether or not there is a pseudo interrupt for the simulation target processor, adding the number of clocks necessary for the simulation process, and checking whether or not the simulation target program 1 is instructed to stop the simulation.
[0027]
Step S211 is a process of stopping the simulation when there is an instruction to stop the simulation and continuing the simulation if there is no instruction to stop the simulation.
[0028]
Next, the overall operation of the present embodiment will be described in detail with reference to the flowcharts of FIGS. In the present embodiment, first, the simulation target program 1 of the simulator 20 of the computer system 100 is loaded from the auxiliary storage device 101.
[0029]
Subsequently, simulation is started by processing of the control unit 21. The instruction at the address indicated by the program counter stored in the pseudo register / memory storage area 23 is extracted from the simulation target program 1 in step S201.
[0030]
Subsequently, in step S202, it is determined whether or not the fetched instruction is an unexecuted instruction. If it is an executed instruction, the process proceeds to step S208. If the instruction is an unexecuted instruction, the instruction is decoded and information necessary for the simulation is extracted in step S203 in which processing of the next step is performed.
[0031]
Subsequently, step S204 is executed according to the information extracted in step S203, the information in the pseudo register / memory storage area 23 is manipulated according to the type of instruction, and the result is written back to the pseudo register / memory storage area 23. For example, if the instruction is ADDI R1, # 10 (that is, the numerical value 10 is added to the first register and the operation result is held in the first register), the first register in the pseudo register memory storage area 23 is stored. 1 instruction was simulated by reading the contents of the memory corresponding to this register, adding the numerical value 10, and writing the operation result back to the memory corresponding to the first register in the pseudo-register / memory storage area 23. It will be.
[0032]
Subsequently, step S205 is executed to determine whether the simulated instruction can be converted into a native instruction. At this time, convertible instructions can be determined by registering in advance in a table or the like managed by the control unit 21. If conversion is impossible, the process jumps to step S209. For example, the above-mentioned ADDI R1, # 10, which is an example of a specific instruction in step S204, can be converted. In other words, if the native addition instruction is an instruction that adds the contents of the memory address of the pseudo register / memory storage area 23 and the numerical value 10 and can store the result in the memory of the pseudo register / memory storage area 23, the same as step S204. It becomes the operation.
[0033]
Subsequently, step S206 is executed, and the instruction of the simulation target program 1 is converted into a native instruction and stored in the native instruction storage area 25.
[0034]
Subsequently, when executing step S208, in order to enable execution of the native instruction, in step S207, a value is written in the executed instruction information storage area 22 to obtain an executed instruction.
[0035]
Subsequently, the process jumps to step S209. At this time, the simulation target program 1 and the executed instruction information storage area 22 are mapped so as to correspond one-to-one with a simple calculation. For example, when the executed instruction information storage area 22 is expressed by 1 bit, if the simulation target program has instructions arranged in bytes (8-bit units), it can be expressed by 1/8 memory capacity. Specifically, when the address (byte unit) of the simulation target program 1 is address 0, the address (byte unit) and bit position of the executed instruction information storage area 22 are address 0 and bit 0. Similarly, when the address (byte unit) of the simulation target program 1 is 1, the address (byte unit) and bit position of the executed instruction information storage area 22 are 0 address and bit 1. Similarly, when the address (byte unit) of the simulation target program 1 is 2, the address (byte unit) and bit position of the executed instruction information storage area 22 are 0 address and bit 2. Similarly, when the address (byte unit) of the simulation target program 1 is 8, the address (byte unit) and bit position of the executed instruction information storage area 22 are 1 address and bit 0.
[0036]
Subsequently, step S208 is executed, and the native instruction stored in the native instruction storage area 25 is executed.
[0037]
Subsequently, step S209 is executed to perform a peripheral function that cannot be directly operated by one-instruction simulation, for example, a process for counting up a timer built in the simulation target processor.
[0038]
Subsequently, step S210 is executed to check an interrupt to the simulation target processor (for example, an external interrupt, an internal interrupt due to a timer match, etc.), and update the number of clocks required for the simulation. It is possible to calculate how much time can be processed), and check whether the simulation is stopped. Such an external interrupt simulation is registered such that an interrupt is generated by conversation processing (interactive processing) between the input / output device 102 and the control unit 21 of the simulator 20, or how many clocks have elapsed since the simulation started. Then, it can be realized by registering whether to generate an interrupt.
[0039]
Subsequently, step S211 is executed to determine whether or not to stop the simulation. If it is determined that the simulation is to be continued, the process jumps to step S201, and if it is determined to stop the simulation, the simulation is stopped.
[0040]
As described above, according to the first embodiment, the following effects can be obtained. First, the first effect is that the simulation target program 1 can be simulated at a higher speed than the conventional instruction sequential execution simulation. The reason is that when the same instruction is executed in the loop processing of the simulation target program 1 (for example, a for statement in C language), it is not necessary to decode the instruction. This is because the information in the memory storage area 23 can be directly handled.
[0041]
The second effect is that simulation can be accurately performed for interrupt processing and peripheral function simulation by executing each instruction for a control processor such as a microcontroller. The reason for this is that when the simulation target program 1 is converted into native instructions as in the prior art, a group of instructions is not converted, but instead is converted for each instruction. This is because the function simulation operation is not affected.
[0042]
The third effect is that, when developing the program according to the present embodiment, since there are few modifications to the conventional instruction sequential execution simulation, the development period can be shortened. The reason is that the basic processing flow is the same as in the conventional instruction sequential execution simulation.
[0043]
(Second Embodiment)
Next, a second embodiment of the present invention will be described with reference to the drawings. Note that the same parts as those already described in the first embodiment are denoted by the same reference numerals, and redundant description is omitted. FIG. 3 is a system configuration diagram of the second embodiment of the present invention. In FIG. 3, 1 is a simulation target program, 30 is a simulator, 31 is a control unit, 22 is an executed instruction information storage area, 23 is a pseudo register / memory storage area, 25 is a native instruction storage area, and 32 is a decode information storage area. , 100 is a computer system, 101 is an auxiliary storage device, 102 is an input / output device, and 200 is a simulation system.
[0044]
Referring to FIG. 3, in the second embodiment, the decoding information storage area 32 is added to the system configuration diagram of the first embodiment shown in FIG. The feature is that the decoding time of the simulation is shortened by using the first decoding information without performing the decoding processing of the same instruction in the case of the second execution by adopting a configuration to store the decoding information of the instruction. Have.
[0045]
In the decoding process, normally, the code of the instruction fetched from the simulation target program 1 is masked for each field (instruction field, register field, address field, and other fields divided), and further values are taken out. Therefore, a shift operation is performed. Furthermore, processing such as referring to an instruction table is necessary to determine the type of instruction, and processing from several tens of steps to several hundred steps is required.
[0046]
In the second embodiment, the performance of the simulation is improved by reducing the number of processing steps by writing and reading the decoding information to and from the decoding information storage area 32.
[0047]
Next, the operation (command simulation method) of the simulation system 200 will be described. FIG. 4 is a flowchart illustrating a flow of processing of the control unit 31 according to the second embodiment. The flowchart of the process of the control unit 31 of the present embodiment is characterized in that the processes of Step P301 to Step P304 are added to the flowchart of the process of the control unit 21 described above.
[0048]
These steps P301 to P304 generally operate as follows. Step P301 is a process of storing instruction decode information in the decode information storage area 32.
[0049]
Step P302 is a process of setting a value in the executed instruction information storage area 22 to indicate that it is a decoded instruction. In the first embodiment described above, it is possible to determine whether the data in the executed instruction information storage area 22 has been executed with one bit (native instruction can be executed) or not yet executed. In the case of the form, an unexecuted / native instruction cannot be executed, but it is necessary to indicate one of decoding information storage / native instruction execution, and can be expressed by using 2 bits. For example, “00: initial value, unexecuted instruction, 01: native instruction executable instruction, 10: native instruction inexecutable, but decode information is stored, 11: in this case, it is not possible, and is undefined”. .
[0050]
Step P303 is processing for reading the 2-bit data set in step P302 and determining whether the instruction is a decoded instruction (for example, 10 in the above example).
[0051]
Step P304 is a process for reading the information written in the decode information storage area 32 in step P301.
[0052]
Next, the overall operation of the present embodiment will be described in detail with reference to the system configuration diagram of FIG. 3 and the flowchart of FIG. In the present embodiment, first, the simulation target program 1 of the simulator 30 of the computer system 100 is loaded from the auxiliary storage device 101, and the simulation is started by the processing of the control unit 31.
[0053]
Subsequently, step P201 is executed, and the instruction at the address indicated by the program counter stored in the pseudo register / memory storage area 23 is extracted from the simulation target program 1.
[0054]
Subsequently, Step P202 is executed to determine whether the fetched instruction is an unexecuted instruction. If the fetched instruction is already executed, the process jumps to Step P303 described later. On the other hand, if the fetched instruction is an unexecuted instruction, Step P203 is executed. In step P203, the instruction is decoded to extract information necessary for the simulation.
[0055]
Subsequently, Step P204 is executed, and the information in the pseudo register / memory storage area 23 is manipulated according to the type of instruction according to the information extracted by executing Step P203, and the execution result is written in the pseudo register / memory storage area 23. return.
[0056]
Subsequently, Step P205 is executed to determine whether the instruction simulated in Step P204 can be converted into a native instruction. The convertible instruction can be determined by registering in advance in a table or the like managed by the control unit 31 and jumps to the process of step P206. On the other hand, if the instruction simulated in step P204 cannot be converted into a native instruction, the following processing is performed.
[0057]
That is, step P301 is executed to write decode information (information such as instruction type, register number, and memory address) in the decode information storage area 32.
[0058]
Subsequently, Step P302 is executed, and 2-bit data of a value (for example, “10”) is written in the executed instruction information storage area 22 as a decoded instruction, and the process jumps to Step P304.
[0059]
If the instruction simulated in step P204 can be converted into a native instruction, then step P206 is executed, and the instruction of the simulation target program 1 is converted into a native instruction and stored in the native instruction storage area 25.
[0060]
Subsequently, step P207 is executed, and in order to enable execution of the native instruction, 2-bit data of the executed instruction (native instruction executable) value (for example, “01”) is stored in the executed instruction information storage area 22. Write to the native instruction executable instruction and jump to the process of step P209.
[0061]
On the other hand, if it is not an unexecuted instruction (NO in step P202), step P303 is executed to extract data from the executed instruction information storage area 22, and it is determined whether the instruction extracted in step P201 is a decoded instruction. .
[0062]
If the logical value of the data retrieved from the executed instruction information storage area 22 is “01”, it is determined that the instruction is a native instruction executable, and the process jumps to the process of step P208. On the other hand, if the logical value of the data fetched from the executed instruction information storage area 22 is “10”, it is determined that the instruction is a native instruction inexecutable instruction but stored with decode information. Execute.
[0063]
Subsequently, step P304 is executed, and decoded information necessary for instruction simulation is read from the decode information storage area 32.
[0064]
Subsequently, Step P204 is executed to execute a one-instruction simulation, and the process jumps to Step P209.
[0065]
If it is not a decoded instruction (NO in step P303), step P208 is executed, and the native instruction stored in the native instruction storage area 25 is executed.
[0066]
Subsequently, Step P209 is executed to perform peripheral functions that cannot be directly operated by one-instruction simulation, for example, processing for counting up a timer built in the simulation target processor.
[0067]
Subsequently, Step P210 is executed to check the interrupt to the simulation target processor (external interrupt, internal interrupt due to timer match, etc.), update the number of clocks necessary for the simulation (how much in the actual processor by this value) It is possible to calculate whether or not the process can be performed in the period of time).
[0068]
Subsequently, step P211 is executed to determine whether or not the simulation is stopped. If it is determined to continue the simulation, the process jumps to step P201. On the other hand, if it is determined that the simulation is stopped, the simulation is stopped.
[0069]
Here, referring to FIG. 1, in this embodiment, in order to read the program of the simulator 30 from the auxiliary storage device 101 to the computer system 100 and execute the simulation, the program code describing the simulator 30 is stored in the auxiliary storage device 101. A recorded recording medium (not shown) is provided. The recording medium may be an information storage medium such as a magnetic disk, an optical disk, or a semiconductor memory card.
[0070]
As described above, according to the second embodiment, the following effects can be obtained. First, the first effect is that the simulation target program 1 can be simulated at a higher speed than the conventional instruction sequential execution simulation. The reason is that when the same instruction is executed in the loop processing of the simulation target program 1 (for example, a for statement in C language), it is not necessary to decode the instruction. This is because the information in the memory storage area 23 can be directly handled.
[0071]
The second effect is that simulation can be accurately performed for interrupt processing and peripheral function simulation by executing each instruction for a control processor such as a microcontroller. The reason for this is that when the simulation target program 1 is converted into native instructions as in the prior art, a group of instructions is not converted, but instead is converted for each instruction. This is because the function simulation operation is not affected.
[0072]
The third effect is that, when developing the program according to the present embodiment, since there are few modifications to the conventional instruction sequential execution simulation, the development period can be shortened. The reason is that the basic processing flow is the same as in the conventional instruction sequential execution simulation.
[0073]
Note that the present invention is not limited to the above-described embodiments, and it is obvious that the embodiments can be appropriately changed within the scope of the technical idea of the present invention. In addition, the number, position, shape, and the like of the above-described constituent members are not limited to the above-described embodiment, and can be set to a suitable number, position, shape, and the like for carrying out the present invention. Moreover, in each figure, the same code | symbol is attached | subjected to the same component.
[0074]
【The invention's effect】
Since this invention is comprised as mentioned above, there exists an effect hung up below. First, the first effect is that the simulation target program can be simulated faster than the conventional instruction sequential execution simulation. The reason is that when the same instruction is executed in the loop processing of the simulation target program (for example, a for statement in C language), it is not necessary to decode the instruction. This is because the storage area information can be directly handled.
[0075]
The second effect is that simulation can be accurately performed for interrupt processing and peripheral function simulation by executing each instruction for a control processor such as a microcontroller. The reason for this is that when a simulation target program is converted into native instructions as in the past, a group of instructions is not converted, but is converted for each instruction. This is because the simulation operation is not affected.
[0076]
The third effect is that, when the program of the present invention is developed, since there are few modifications to the conventional instruction sequential execution simulation, the development period can be shortened. The reason is that the basic processing flow is the same as in the conventional instruction sequential execution simulation.
[Brief description of the drawings]
FIG. 1 is a system configuration diagram of a first embodiment of this invention.
FIG. 2 is a flowchart illustrating a processing flow of a control unit according to the first embodiment.
FIG. 3 is a system configuration diagram of a second embodiment of the present invention;
FIG. 4 is a flowchart illustrating a processing flow of a control unit according to the second embodiment.
FIG. 5 is a flowchart illustrating a flow of a processor instruction simulation according to the prior art.
FIG. 6 is a flowchart for explaining a simulation flow of execution of a target program in the prior art.
FIG. 7 is a flowchart showing a processing flow of a conventional sequential instruction simulation method.
FIG. 8 is a system configuration diagram for realizing the prior art.
[Explanation of symbols]
1 ... Simulation target program
20, 30, 90 ... simulator
21, 31, 91 ... control unit
22 ... Executed instruction information storage area
23... Pseudo register / memory storage area
25 ... Native instruction storage area
32 ... Decoding information storage area
100: Computer system
101 ... Auxiliary storage device
102 ... Input / output device
200 ... simulation system

Claims

A simulation system capable of simulating a simulation target program at a higher speed than a conventional instruction sequential execution simulation and capable of executing a simulation for each instruction on a control processor,
A simulation execution means for fetching instructions from the simulation target program and executing the simulation;
An executed instruction information storage area for storing information for determining whether or not the instruction has been executed;
Means for determining whether or not an instruction fetched from the simulation target program has been executed based on the information for determination stored in the executed instruction information storage area;
A native instruction storage area for storing a conversion result of an executed instruction converted when the instruction simulation is executed for the first time;
A decode information storage area for storing the decode information of the instruction when the instruction cannot be converted into a native instruction;
The simulation execution means refers to the executed instruction information storage area and the native instruction storage area when the simulation target program includes a plurality of the same instructions and executes the simulation of the same instructions for the second time and thereafter. In the case of executing the second and subsequent simulations, the simulation is performed using the first decoding information obtained by referring to the decoding information storage area without performing the decoding process of the same instruction in the second and subsequent simulations. A simulation system characterized in that it is configured to shorten the processing time.

When the simulation of the instruction is executed for the first time, the conversion result is stored in the native instruction storage area if it can be converted into a machine language instruction of a computer on which the simulator operates. The simulation system according to claim 1.

When executing the simulation of the same instruction for the second time or later, information is extracted from the executed instruction information storage area, and if it can be executed in the machine language already stored in the native instruction storage area, the machine language is executed. The simulation system according to claim 1, wherein the simulation system is configured to execute the second and subsequent simulations of the same instruction at high speed.

A control unit that controls the entire simulator and actually executes the simulation;
Simulation target program,
A pseudo register / memory storage area in which the hardware of the processor to be simulated is included in order to execute simulation;
The executed instruction information storage area for storing information for determining whether or not an instruction has been executed;
The native instruction storage area for enabling the simulation of the instruction by converting the instruction of the simulation target program into a machine language instruction of a computer system and executing the instruction;
The simulation system according to claim 1, further comprising:

A simulation system capable of simulating a simulation target program at a higher speed than a conventional instruction sequential execution simulation and capable of executing a simulation for each instruction on a control processor,
A simulation execution means for fetching instructions from the simulation target program and executing the simulation;
An executed instruction information storage area for storing information for determining whether or not the instruction has been executed;
Means for determining whether or not an instruction fetched from the simulation target program has been executed based on the information for determination stored in the executed instruction information storage area;
A decoding information storage area for storing the decoding information of the instruction when the instruction cannot be converted into a native instruction when the instruction is simulated for the first time;
The simulation execution means refers to the executed instruction information storage area and the decode information storage area when the simulation target program includes a plurality of the same instructions and executes the simulation of the same instructions for the second time or later. A simulation system configured to shorten the simulation processing time by using the obtained decoding information .

A simulation system having a simulation execution means for extracting a command from a simulation target program and executing a simulation,
A decoding information storage area for storing decoding information of the instruction when the instruction cannot be converted into a machine language instruction when the instruction is simulated;
The simulation execution means determines whether or not the instruction extracted from the simulation target program is the same as the instruction related to the decode information stored in the decode information storage area, and when the decode information of the instruction exists Is a simulation system characterized in that the instruction is simulated with reference to the decode information storage area.

A native instruction storage area for storing a machine language instruction conversion result converted when the instruction simulation is executed,
The simulation execution means determines whether or not an instruction extracted from the simulation target program is the same as an instruction related to the machine language instruction conversion result stored in the native instruction storage area, and converts the machine language instruction of the instruction The simulation system according to claim 6, wherein when a result exists, the simulation of the instruction is executed with reference to the native instruction storage area.

The simulation execution unit, when executing the simulation of the instruction, the machine language instruction simulator converted into the machine language instructions of a computer which operates if possible, the decode information without storing the decoding information storage area The simulation system according to claim 7, wherein the conversion result is stored in the native instruction storage area.

The simulation system according to claim 6, wherein the simulation execution unit stores the decode information in the decode information storage area when simulating an unexecuted instruction.

The simulation system according to claim 1, wherein the decode information is a type of instruction to be simulated, a register number, or a memory address.

An instruction simulation method capable of simulating a simulation target program at a higher speed than a conventional instruction sequential execution simulation, and capable of executing a simulation for each instruction of a control processor,
A simulation execution step for extracting a command from the simulation target program and executing the simulation;
Storing information for determining whether or not the instruction has been executed in an executed instruction information storage area;
Determining whether or not an instruction fetched from the simulation target program has been executed based on the information for determination stored in the executed instruction information storage area;
Storing the conversion result of the executed instruction converted when the instruction simulation is executed for the first time in a native instruction storage area;
Storing the decode information of the instruction in the decode information storage area when the instruction cannot be converted into a native instruction,
The simulation execution step includes a step of referring to the executed instruction information storage area and the native instruction storage area when a plurality of the same instructions are included in the simulation target program and the simulation of the same instruction is executed for the second time or later. In the case of executing the second and subsequent simulations, the simulation is performed using the first decoding information obtained by referring to the decoding information storage area without performing the decoding process of the same instruction in the second and subsequent simulations. An instruction simulation method comprising a step of shortening the processing time.

The method further comprises a step of storing the conversion result in the native instruction storage area if the instruction can be converted into a machine language instruction of a computer on which the simulator operates when the instruction is simulated for the first time. The instruction simulation method according to 11 .

When the simulation of the same instruction is executed for the second time or later, information is extracted from the executed instruction information storage area, and if it can be executed in the machine language already stored in the native instruction storage area, the machine language is executed. The instruction simulation method according to claim 11 , further comprising a step of executing a second and subsequent simulations of the same instruction at high speed.

An instruction simulation method capable of simulating a simulation target program at a higher speed than a conventional instruction sequential execution simulation, and capable of executing a simulation for each instruction of a control processor,
A simulation execution step for extracting a command from the simulation target program and executing the simulation;
Storing information for determining whether or not the instruction has been executed in an executed instruction information storage area;
Determining whether or not an instruction fetched from the simulation target program has been executed based on the information for determination stored in the executed instruction information storage area;
Storing the decode information of the instruction in a decode information storage area when the instruction cannot be converted into a native instruction when the instruction is simulated for the first time,
The simulation execution step refers to the executed instruction information storage area and the decode information storage area when a plurality of the same instructions are included in the simulation target program and the simulation of the same instruction is executed for the second time or later. An instruction simulation method comprising a step of shortening a simulation processing time using the obtained decode information.

An instruction simulation method for extracting an instruction from a simulation target program and executing a simulation,
Storing the decode information of the instruction in the decode information storage area when the instruction cannot be converted into a machine language instruction when the instruction is simulated;
It is determined whether or not the instruction fetched from the simulation target program is the same as the instruction related to the decoding information stored in the decoding information storage area, and when the decoding information of the instruction exists, the decoding information storage And a step of executing a simulation of the instruction with reference to a region.

16. The instruction simulation method according to claim 11, wherein the decode information is a type of an instruction to be simulated, a register number, or a memory address.