JP3757520B2

JP3757520B2 - Data conversion circuit and synchronous logic circuit using the same

Info

Publication number: JP3757520B2
Application number: JP02175397A
Authority: JP
Inventors: 敏郎石川; 幸雄柳田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-02-04
Filing date: 1997-02-04
Publication date: 2006-03-22
Anticipated expiration: 2017-02-04
Also published as: JPH10224208A

Description

【０００１】
【発明の属する技術分野】
本発明は、時系列な入力データから所定ビット幅で所定数の並列データを出力させるデータ変換回路に関する。また、本発明は、このデータ変換回路を用いる複数入力の同期式論理回路に関する。
【０００２】
【従来の技術】
従来の論理回路では、その入力段にシフトレジスタ構成のデータ入力部を具備するものが知られている。これは、複数の入力データが時系列に入力される場合、その入力データ列を演算部に適合させた入力形式、即ち所定ビット数で所定数の並列データに分岐させながら演算部に送る必要があるからである。
【０００３】
図４は、この従来の論理回路の一構成例として、同期式平均値回路のブロック図を示す。ここに例示した同期式平均値回路１０は、８ビットの入力データを８個（８バイト）入力し、その平均値を演算により求めて出力する論理回路である。
この同期式平均値回路１０は、論理演算部としての平均値回路１１と、データ入力部としてのシフトレジスタ１２とから構成されている。シフトレジスタ１２は、それぞれ８ビットのデータを一時記憶する単位レジスタＵＲ0 〜ＵＲ7 により構成されている。単位レジスタＵＲ0 〜ＵＲ7 それぞれは、特に図示しないが、８個のフリップフロップにより構成されている。初段の単位レジスタＵＲ0 のデータ入力端子に入力データ線が接続され、単位レジスタＵＲ0 のデータ出力端子に次段の単位レジスタＵＲ1 のデータ入力端子が接続されている。同様に、単位レジスタＵＲ1 のデータ出力端子が次段の単位レジスタＵＲ2 データ入力端子に接続され、このような接続が隣接する単位レジスタ間で繰り返されて、８個の単位レジスタＵＲ0 〜ＵＲ7 が直列に接続されている。この８個の単位レジスタＵＲ0 〜ＵＲ7 の段間の７つの接続ノードと最終段の単位レジスタＵＲ7 のデータ出力端子は、それぞれデータ出力線に接続され、これらのデータ出力線に平均値回路１１の入力端子が接続されている。各単位レジスタＵＲ0 〜ＵＲ7 のクロック入力端子には、共通なクロック信号線が接続されている。また、特に図示しないが、平均値回路１１にも上記共通なクロック信号線が接続されている。
【０００４】
このような構成の同期式平均値回路１０では、データ入力線にデータが入力されクロック信号線にクロック信号が供給されると、シフトレジスタ１２内を入力されたデータが順次送られていく。これにともなって、入力側のデータ出力線から順にデータが現れ始め、８バイトのデータがシフトレジスタ１２内に保持された時点以降は全てのデータ出力線にデータが現れるようになる。平均値回路１１は、この全てのデータ出力線にデータが現れるときからのデータを入力データとして受け付け始める。入力データが８バイト揃った時点で、平均値回路１１は、この入力データから、内蔵した所定の論理回路を用いて平均値を算出し出力する。続けてデータが入力される場合には、同様な動作を繰り返して平均値を順次算出し出力する。データ入力がなくると、最初のデータ出力線にデータが現れなくなるので、その時点でデータの受け付けを終了する。なお、実際の平均値回路１１は、データ出力線にデータが現れているか否か、或いは８ビット揃ったか否かの判断は困難なので、例えば同期をとるためのクロック信号にもとづいて制御される。
【０００５】
【発明が解決しようとする課題】
しかし、従来の同期式論理回路では、データ入力部がシフトレジスタ構成であり、シフトレジスタの途中に設けたタップから出力されるデータの一部しか実際の論理演算部の入力データとして用いられていない。このため、従来の同期式論理回路を用いると、消費電力が必要以上に大きくなるといった不利益を被ることは避けられない。
【０００６】
たとえば、図４の回路では、データ入力時には全ての単位レジスタＵＲ0 〜ＵＲ7 が常時動作していることから、データ入力部でのデータ遷移確率が高くデータ入力線の負荷容量を充放電する電力消費が大きい。また、単位レジスタＵＲ0 〜ＵＲ7 が共通なクロック信号で駆動されていることから、クロック信号線の負荷容量が大きく、この負荷容量を充放電するデータ入力時の電力消費もかなり大きなものとなる。
【０００７】
本発明は、このような実情に鑑みてなされ、電力を余り消費せずに時系列な入力データから複数の並列データを出力するデータ変換回路と、そのデータ変換回路をデータ入力部に用いて低消費電力化を図った同期式論理回路とを提供することを目的とする。
【０００８】
【課題を解決するための手段】
上述した従来技術の課題を解決し、上記目的を達成するために、本発明に係るデータ変換回路は、時系列な入力データをＮ（Ｎ：２以上の自然数）ビット幅の並列データに変換し、Ｎ本のデータ出力線から並列に出力するデータ変換回路であって、クロック信号を入力し、入力したクロック信号に基づいて位相を順次遅らせたＮ個のパルス列を生成し、パルス列ごとに１本ずつ設けられたＮ本のクロック信号線から前記Ｎ個のパルス列を並列に出力するパルス生成回路と、前記クロック信号に同期した前記時系列な入力データが一方の入力端子に入力され、前記Ｎ本のクロック信号線の何れか一が他方の入力端子に接続され、前記Ｎ本のデータ出力線の何れか一が出力端子に接続されているＮ個のスルーラッチ回路と、を有する。
また、本発明に係る同期式論理回路は、上記構成のパルス生成回路及び上記構成の複数の一時記憶手段と、を有するデータ入力部と、当該データ入力部の複数のデータ出力線に接続されている論理演算部とから構成されている。
【０００９】
このような構成のデータ変換回路及び同期式論理回路では、パルス生成回路から位相を順次遅らせたＮ個のパルス列が生成され、それぞれ独立のクロック信号線に出力される。この独立のクロック信号により、Ｎ個のスルーラッチ回路がそれぞれ駆動され、スルーラッチ回路の個数Ｎに応じたＮビット幅の入力データが、各スルーラッチ回路の出力端子からＮ本のデータ出力線に並列に出力される。
このときＮ個のスルーラッチ回路は、クロックパルスの入力があるときのみ作動してデータ入力線に現れる入力データを取り込んでデータ出力線に出力し、クロックパルスの入力がないときは停止状態に保持される。これによりデータ入力部のデータ遷移確率は、必要最小限にまで低減される。
また、各クロック信号線には単一のスルーラッチ回路のみ接続されていることから、クロック信号線の負荷容量は極めて小さい。
【００１０】
【発明の実施の形態】
以下、本発明に係るデータ変換回路および同期式論理回路を、図面を参照しながら詳細に説明する。
【００１１】
図１は、本発明のデータ変換回路をデータ入力部に有する同期式平均値回路の概略構成を示すブロック図である。ここに例示した同期式平均値回路は、８ビットの入力データを８個（８バイト）入力し、その平均値を演算により求めて出力する論理回路である。
この同期式平均値回路１は、論理演算部としての平均値回路２と、データ入力部３とから構成されている。データ入力部３は、それぞれ８ビットのデータを一時記憶するラッチＬ0 〜Ｌ7 と、各ラッチＬ0 〜Ｌ7 のデータ入力を制御する転送ラッチ４と、位相の異なるクロックパルスを生成し各ラッチＬ0 〜7 に供給するパルス生成回路５とから構成されている。
【００１２】
転送ラッチ４のデータ入力端子Ｄにデータ入力線が接続され、転送ラッチ４のデータ出力端子Ｑが各ラッチＬ0 〜Ｌ7 のデータ入力端子Ｄに接続されている。ラッチＬ0 〜Ｌ7 のデータ出力端子Ｑは、それぞれ平均値回路２の入力端子に接続されている。転送ラッチ４とパルス生成回路５は、共通なクロック入力線に接続されている。パルス生成回路５からは８本のクロック出力線が取り出され、各クロック出力線が各ラッチＬ0 〜Ｌ7 のクロック入力端子Ｇに個別に接続されている。
【００１３】
図２（ａ）は、パルス生成回路１４の概略構成を示すブロック図である。このパルス生成回路５は、前記クロック入力線からクロック信号ＣＬＫを入力し、入力したクロック信号ＣＬＫのパルスごとにグレイコードで符号化されたパルス列を生成するグレイコードカウンタ６と、このカウンタ出力を復号するデコーダ７とから構成されている。本実施例でのグレイコードは３ビットで足り、このグレイコードカウンタ６は３個のフリップフロップから構成されている。
ところで、一般的なパルス発生回路では、図３（ａ）に示すような、ＢＣＤ符号(binary coded decimal code)を生成するバイナリーカウンタ８が用いられることが多い。この場合のカウンタ出力は、その隣接する符号間で変化するビット数が２ビット、或いは自然２進数の７から８に変化するときでは３ビット存在する。このため、例えば各ビットを受けもつ回路の動作遅れの不均衡等によって、図３（ｂ）のタイミングチャートに示すように、あるデコーダ出力φmにパルスを立ち上げるカウンタ出力のステート遷移期間内に、他のデコーダ出力φnに動的ハザード(dynamic hazard)が発生することがある。動的ハザードが発生すると、後段の前記ラッチＬ 0 〜Ｌ 7が誤動作し前記平均値回路２に正しいデータを入力することができない。
これに対し、図２（ａ）に示す本発明のパルス生成回路５において、グレイコードカウンタ６の出力は、その隣接する符号間で変化するビット数が必ず１ビットとなる。この結果、上述した動的ハザードの発生を効果的に防止することができる。
【００１４】
各ラッチＬ0 〜Ｌ7 は、例えば８個のラッチで構成され、クロック信号ＣＬＫの入力タイミングで出力側へ１バイトのデータを同時に出力できる。また、転送ラッチ４は、８個のフリップフロップにより構成されている。これに対応して、前記データ入力線、転送ラッチ４と各ラッチＬ0 〜Ｌ7 間のデータ線、及び前記データ出力線は、それぞれ８本設けられている。なお、転送ラッチ４に関しては、データがクロック信号ＣＬＫと同期して入力される場合、省略することができる。
【００１５】
このように構成された同期式論理回路１では、前記転送ラッチ４にクロック信号ＣＬＫとデータが入力されると、転送ラッチ４からはクロック信号ＣＬＫが入力される毎に８ビットのデータが次々に出力される。
一方、同じクロック信号ＣＬＫが入力される前記パルス生成回路５内では、グレイコードで符号化されたパルス列が、クロック信号ＣＬＫが入力されるごとにグレイコードカウンタ６から出力される。このカウンタ出力にもとづいて、デコーダの出力φ0 〜φ7 に接続された８本のクロック信号線には、もとのクロック信号ＣＬＫの周期ずつ順次位相がずれ孤立したクロックパルスが出力される。
上述したように、このクロックパルスの生成と前記転送ラッチ４のデータ出力とが同一のクロック信号ＣＬＫで制御されている。したがって、クロックパルスによって駆動される前記ラッチＬ0 〜Ｌ7 は、転送ラッチ４から順次出力される８ビットのデータを順序よく取り込んで、データ出力線側に出力する。この結果、平均値回路２のデータ入力端子には、クロック信号ＣＬＫの８個を単位として８バイトのデータが揃い、内蔵の論理演算回路によって、この８バイトのデータの平均値が算出され出力される。
【００１６】
つぎに、本実施例の同期式論理回路１について消費電力を大まかに見積もり、図４の従来の同期式論理回路１０と比較することによって本発明による消費電力低減の効果を具体的に考察する。
【００１７】
一般に、論理回路の消費電力は、クロック信号線で定常的に消費される電力と、データ線で定常的に消費される電力と、論理回路を構成する各ゲート内の動作時消費電力および待機時消費電力とに大別できる。さらに、各ゲート内の動作時消費電力は、データの遷移確率に依存する電力（例えば各ゲートの負荷容量および寄生容量を充放電するための電力、データのステートが変化したときの電源から接地に向けて過渡的に流れる貫通電流等）と、主に基板側で消費されるｐｎ接合の逆バイアス電流やカットオフしているトランジスタのサブスレッショルド電流により消費される電力等に分けることができる。
【００１８】
これらの電力のうち、全体の消費電力Ｐに占める割合が高いのは、一般に、各ゲート内の貫通電流による電力（Ｐdc）と、負荷容量を充放電するための電力（Ｐac）である。さらに、負荷容量を充放電するための電力（Ｐac）では、クロック信号線で消費される電力（Ｐck）と、データ線で消費される電力（Ｐdata）が支配的である。これらの支配的な電力は、図１および図４の論理回路のデータ入力部において、次の〔数１〕および〔数２〕により表される。
【００１９】
【数１】

【数２】

ここで、Σ（和）は各ゲート（図１のラッチＬ0 〜Ｌ7 または図４の単位レジスタＵＲ0 〜ＵＲ7 を構成するフリップフロップ）についての総和を示す。
また、〔数２〕に示すクロック信号線で消費される電力（Ｐck[i] ）およびデータ線で消費される電力（Ｐdata[i] ）は、それぞれ次の〔数３〕および〔数４〕により表される。
【００２０】
【数３】
Ｐck[i] ＝ｆ×Ｃck×Ｖ²
【数４】
Ｐdata[i] ＝α×ｆ×Ｃdata×Ｖ²
ここで、ｆは動作周波数（クロック周波数）、Ｖは電源電圧、αはデータ遷移確率、Ｃckはクロック信号線の負荷容量、Ｃdataはデータ線の負荷容量を示す。
【００２１】
上述した〔数３〕内のクロック信号線の負荷容量Ｃckは、ラッチＬ0 〜Ｌ7 を構成する各ラッチまたは単位レジスタＵＲ0 〜ＵＲ7 を構成するフリップフロップを一つの負荷としたときのファンイン(fan-in)数にほぼ比例すると考えられる。いま、この一つの負荷の負荷容量をＣck0 とする。図４の従来の論理回路では、単位レジスタＵＲ0 〜ＵＲ7 それぞれが８個のフリップフロップで構成され、この全てのフリップフロップが一本のクロック信号線で常時駆動される。しがたって、Ｐck[i] ≒６４ｆＣck0 Ｖ²となる。
【００２２】
これに対し、図１に示す本実施例の論理回路１では、クロック信号線で消費される電力（Ｐck[i] ）は次の〔数５〕の値をとる。
【数５】
Ｐck[i] ≒ ８ｆＣck0 Ｖ²＋３ｆＣck0 Ｖ²＋８ｆＣck0 Ｖ²
＝１９ｆＣck0 Ｖ²
【００２３】
この〔数５〕の第１項は、ラッチＬ0 〜Ｌ7 で消費される電力を示している。図１の本実施例の論理回路１では、クロック信号により駆動されるのはラッチＬ0 〜Ｌ7 のうち一つであり、従来に比べてファンイン数が実質的に１／８となり、これにともなって消費電力も１／８に低減されている。
〔数５〕の第２項および第３項は、本発明で新たに付加される消費電力である。第２項は、パルス生成回路５を構成する図６のグレイコードカウンタ６で消費される電力であり、グレイコードカウンタ６が３個のフリップフロップから構成されていることに対応して第２項の係数が３となっている。また、第３項は、図１の転送ラッチ４で消費される電力であり、この転送ラッチ４が８個のフリップフロップで構成されていることに対応して第３項の係数が８となっている。
以上より、本実施例の論理回路１のデータ入力部においてクロック信号線で消費される電力（Ｐck[i] ）については、従来の約７０％の電力が大幅に削減される。
【００２４】
一方、前記〔式４〕に示すデータ線で消費される電力（Ｐdata[i] ）に関して、本実施例のラッチＬ0 〜Ｌ7 内のデータは１／８サイクルで更新され、データ遷移確率αが１／８に低減される。この結果、ここでの消費電力（Ｐdata[i] ）も１／８に低減され、従来の約８８約％の電力が大幅に削減される。
また、特に式では示さないが、各ゲート内の貫通電流による電力（Ｐdc）もデータ遷移確率αに依存することから、この貫通電流による電力（Ｐdc）も大幅に低減される。
【００２５】
さらに、本発明は、論理回路のデータ入力部の面積縮小に貢献する。
具体的には、フリップフロップ１個の占有面積をＦＦとすると、従来の論理回路１０のデータ入力部１２において、クロック信号線やデータの線の配線領域を除いた面積Ｓは６４ＦＦとなる。これに対し、本実施例に係る論理回路１における上記面積Ｓは、上記ＦＦがラッチの占有面積の２個分に相当すると換算すると、次の〔数６〕に示す値をとる。
【数６】

この〔数６〕の第１項は、ラッチＬ0 〜Ｌ7 の占有面積で、フリップフロップで構成させた従来の単位レジスタＵＲ0 〜ＵＲ7 に対し半減している。第２項は、パルス生成回路５のフリップフロップの面積増加分、第３項は転送ラッチ４の面積増加分である。
以上より、従来に比べ約２３約％の面積縮小となる。なお、この計算には図２のデコーダ７の占有面積とクロック信号線が８本に増加したことによる面積増加が加味されていないが、これらを考慮しても１０％〜２０％程度の面積縮小が見込まれる。
【００２６】
【発明の効果】
以上説明してきたように、本発明に係わるデータ変換回路によれば、時系列なデータをシフトさせずに所定の入力形式にデータを変換することができ、大幅な消費電力の低減が可能となる。
また、このデータ変換回路を、データを所定のサイクルで更新して入力する同期式論理回路のデータ入力部に用いれば、この同期式論理回路の消費電力を低減することが可能となる。
また、このデータ変換回路または同期式論理回路は、データをシフトさせる必要がなくスルーラッチで構成できることから、占有面積を縮小することができる。
【図面の簡単な説明】
【図１】本発明の実施例に係わる同期式平均値回路の概略構成を示すブロック図である。
【図２】図２（ａ）は、図１の実施例において、パルス生成回路の概略構成を示すブロック図である。図２（ｂ）は、このパルス生成回路の動作を示すタイミングチャートである。
【図３】図３（ａ）は、一般的なパルス生成回路の概略構成を示すブロック図である。図３（ｂ）は、このパルス生成回路の動作を示すタイミングチャートである。
【図４】従来の同期式論理回路の一構成例として、同期式平均値回路の概略構成を示すブロック図である。
【符号の説明】
１…同期式平均値回路（同期式論理回路）、２…平均値回路（論理演算部）、３…データ入力部、４…転送ラッチ（転送ラッチ回路）、５…パルス生成回路、６…グレイコードカウンタ、７…デコーダ、８…バイナリーカウンタ、ＣＬＫ…クロック信号、Ｌ0 〜Ｌ7 …ラッチ（ラッチ回路）、φ0 〜φ7 …デコーダ出力。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a data conversion circuit for outputting a predetermined number of parallel data with a predetermined bit width from time-series input data. The present invention also relates to a multiple-input synchronous logic circuit using this data conversion circuit.
[0002]
[Prior art]
A conventional logic circuit is known which includes a data input unit having a shift register configuration at its input stage. This is because when multiple input data are input in time series, it is necessary to send the input data string to the arithmetic unit while branching the input data string into a predetermined number of parallel data with a predetermined number of bits. Because there is.
[0003]
FIG. 4 is a block diagram of a synchronous average value circuit as an example of the configuration of this conventional logic circuit. The synchronous average value circuit 10 illustrated here is a logic circuit that inputs 8 pieces (8 bytes) of 8-bit input data, and calculates and outputs the average value by calculation.
The synchronous average value circuit 10 includes an average value circuit 11 as a logical operation unit and a shift register 12 as a data input unit. The shift register 12 includes unit registers UR0 to UR7 that temporarily store 8-bit data. Each of the unit registers UR0 to UR7 is composed of eight flip-flops although not particularly shown. An input data line is connected to the data input terminal of the first stage unit register UR0, and the data input terminal of the next stage unit register UR1 is connected to the data output terminal of the unit register UR0. Similarly, the data output terminal of the unit register UR1 is connected to the unit register UR2 data input terminal of the next stage, and this connection is repeated between adjacent unit registers, so that eight unit registers UR0 to UR7 are connected in series. It is connected. The seven connection nodes between the eight unit registers UR0 to UR7 and the data output terminal of the last unit register UR7 are connected to data output lines, respectively, and the average value circuit 11 is input to these data output lines. The terminal is connected. A common clock signal line is connected to the clock input terminals of the unit registers UR0 to UR7. Further, although not particularly shown, the common clock signal line is also connected to the average value circuit 11.
[0004]
In the synchronous average value circuit 10 having such a configuration, when data is input to the data input line and a clock signal is supplied to the clock signal line, the data input in the shift register 12 is sequentially transmitted. As a result, data begins to appear in order from the data output line on the input side, and data appears on all data output lines after the time when 8-byte data is held in the shift register 12. The average value circuit 11 starts accepting data from when data appears on all the data output lines as input data. At the time when 8 bytes of input data are prepared, the average value circuit 11 calculates and outputs an average value from the input data using a built-in predetermined logic circuit. When data is continuously input, the same operation is repeated to sequentially calculate and output the average value. If there is no data input, data will not appear on the first data output line, and the acceptance of data is terminated at that time. Note that the actual average value circuit 11 is controlled based on a clock signal for synchronization, for example, because it is difficult to determine whether data appears on the data output line or whether 8 bits are aligned.
[0005]
[Problems to be solved by the invention]
However, in the conventional synchronous logic circuit, the data input unit has a shift register configuration, and only a part of the data output from the tap provided in the middle of the shift register is used as the input data of the actual logic operation unit. . For this reason, when a conventional synchronous logic circuit is used, it is inevitable that the power consumption becomes unnecessarily large.
[0006]
For example, in the circuit of FIG. 4, since all the unit registers UR0 to UR7 are always operating at the time of data input, there is a high data transition probability in the data input unit, and power consumption for charging / discharging the load capacity of the data input line is reduced. large. Further, since the unit registers UR0 to UR7 are driven by a common clock signal, the load capacity of the clock signal line is large, and the power consumption at the time of data input for charging / discharging the load capacity is also considerably large.
[0007]
The present invention has been made in view of such circumstances, and a data conversion circuit that outputs a plurality of parallel data from time-series input data without consuming much power, and using the data conversion circuit as a data input unit. It is an object of the present invention to provide a synchronous logic circuit with reduced power consumption.
[0008]
[Means for Solving the Problems]
In order to solve the above-described problems of the prior art and achieve the above object, a data conversion circuit according to the present invention converts time-series input data into parallel data of N (N: a natural number of 2 or more) bit width. , A data conversion circuit for outputting in parallel from N data output lines, which receives a clock signal, generates N pulse trains whose phases are sequentially delayed based on the input clock signal , one for each pulse train A pulse generation circuit that outputs the N pulse trains in parallel from the N clock signal lines provided in each case, and the time-series input data synchronized with the clock signal is input to one input terminal; Any one of the clock signal lines is connected to the other input terminal, and any one of the N data output lines is connected to the output terminal .
Further, a synchronous logic circuit according to the present invention is connected to a data input unit having the pulse generation circuit having the above configuration and a plurality of temporary storage units having the above configuration, and a plurality of data output lines of the data input unit. And a logical operation unit.
[0009]
In the data conversion circuit and the synchronous logic circuit configured as described above, N pulse trains whose phases are sequentially delayed are generated from the pulse generation circuit and are output to independent clock signal lines. This independence of the clock signal, N-number of through latch circuits are driven respectively, the input data of N-bit width in accordance with the number N of through latch circuit, the N data output lines from the output terminal of the through latch circuit Output in parallel.
At this time, the N through latch circuits operate only when the clock pulse is input, take in the input data appearing on the data input line and output it to the data output line, and keep the stopped state when there is no clock pulse input. Is done. As a result, the data transition probability of the data input unit is reduced to the necessary minimum.
Further, since only a single through latch circuit is connected to each clock signal line, the load capacity of the clock signal line is extremely small.
[0010]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a data conversion circuit and a synchronous logic circuit according to the present invention will be described in detail with reference to the drawings.
[0011]
FIG. 1 is a block diagram showing a schematic configuration of a synchronous average value circuit having a data conversion circuit of the present invention in a data input section. The synchronous average value circuit illustrated here is a logic circuit that inputs 8 pieces (8 bytes) of 8-bit input data, and calculates and outputs the average value.
The synchronous average value circuit 1 includes an average value circuit 2 as a logical operation unit and a data input unit 3. The data input section 3 generates latch pulses L0 to L7 that temporarily store 8-bit data, a transfer latch 4 that controls data input to the latches L0 to L7, and clocks having different phases. And a pulse generation circuit 5 to be supplied to.
[0012]
A data input line is connected to the data input terminal D of the transfer latch 4, and a data output terminal Q of the transfer latch 4 is connected to the data input terminals D of the latches L0 to L7. The data output terminals Q of the latches L0 to L7 are connected to the input terminals of the average value circuit 2, respectively. The transfer latch 4 and the pulse generation circuit 5 are connected to a common clock input line. Eight clock output lines are taken out from the pulse generation circuit 5, and each clock output line is individually connected to the clock input terminal G of each of the latches L0 to L7.
[0013]
FIG. 2A is a block diagram illustrating a schematic configuration of the pulse generation circuit 14. The pulse generation circuit 5 receives a clock signal CLK from the clock input line, generates a pulse train encoded with a Gray code for each pulse of the input clock signal CLK, and decodes the counter output. And a decoder 7 that performs the same operation. In this embodiment, 3 bits are sufficient for the Gray code, and this Gray code counter 6 is composed of three flip-flops.
By the way, a general pulse generation circuit often uses a binary counter 8 that generates a BCD code (binary coded decimal code) as shown in FIG. The counter output in this case has 3 bits when the number of bits changing between the adjacent codes changes from 2 to 7 or 8 from the natural binary number. For this reason, for example, as shown in the timing chart of FIG. 3B due to an operation delay imbalance of a circuit that handles each bit, the counter output that rises a pulse to a certain decoder output φm within a state transition period of A dynamic hazard may occur in other decoder outputs φn. When a dynamic hazard occurs, the

subsequent

latches L

0 to

L

7 malfunction, and correct data cannot be input to the average value circuit 2.
On the other hand, in the pulse generation circuit 5 of the present invention shown in FIG. 2 (a), the output of the Gray code counter 6 always has one bit that changes between the adjacent codes. As a result, the occurrence of the above-described dynamic hazard can be effectively prevented.
[0014]
Each of the latches L0 to L7 is composed of, for example, eight latches, and can simultaneously output 1-byte data to the output side at the input timing of the clock signal CLK. The transfer latch 4 is composed of eight flip-flops. Correspondingly, eight data input lines, eight data lines between the transfer latch 4 and each of the latches L0 to L7, and eight data output lines are provided. The transfer latch 4 can be omitted when data is input in synchronization with the clock signal CLK.
[0015]
In the synchronous logic circuit 1 configured as described above, when the clock signal CLK and data are input to the transfer latch 4, 8-bit data is successively input from the transfer latch 4 every time the clock signal CLK is input. Is output.
On the other hand, in the pulse generation circuit 5 to which the same clock signal CLK is input, a pulse train encoded with a Gray code is output from the Gray code counter 6 every time the clock signal CLK is input. Based on this counter output, isolated clock pulses are outputted to the eight clock signal lines connected to the outputs φ0 to φ7 of the decoder with their phases sequentially shifted by the period of the original clock signal CLK.
As described above, the generation of the clock pulse and the data output of the transfer latch 4 are controlled by the same clock signal CLK. Therefore, the latches L0 to L7 driven by the clock pulse take in the 8-bit data sequentially output from the transfer latch 4 in order and output them to the data output line side. As a result, 8-byte data is collected at the data input terminal of the average value circuit 2 in units of eight clock signals CLK, and the average value of the 8-byte data is calculated and output by the built-in logic operation circuit. The
[0016]
Next, the power consumption is roughly estimated for the synchronous logic circuit 1 of the present embodiment, and the effect of the power consumption reduction according to the present invention is specifically considered by comparing with the conventional synchronous logic circuit 10 of FIG.
[0017]
In general, the power consumption of a logic circuit is the power that is constantly consumed by the clock signal line, the power that is constantly consumed by the data line, the power consumption during operation and the standby time in each gate constituting the logic circuit. It can be broadly divided into power consumption. In addition, the power consumption during operation in each gate depends on the data transition probability (for example, power for charging / discharging the load capacity and parasitic capacity of each gate, from power supply to ground when the data state changes) Through current flowing in a transitional direction), and pn junction reverse bias current consumed mainly on the substrate side, power consumed by the sub-threshold current of the transistor being cut off, and the like.
[0018]
Of these powers, the ratio of the total power consumption P is generally high in power (Pdc) due to through current in each gate and power (Pac) for charging / discharging the load capacity. Furthermore, in the power (Pac) for charging / discharging the load capacity, the power (Pck) consumed by the clock signal line and the power (Pdata) consumed by the data line are dominant. These dominant powers are expressed by the following [Equation 1] and [Equation 2] in the data input section of the logic circuit of FIGS.
[0019]
[Expression 1]

[Expression 2]

Here, Σ (sum) indicates the total sum for each gate (the latches L0 to L7 in FIG. 1 or the flip-flops constituting the unit registers UR0 to UR7 in FIG. 4).
The power consumed by the clock signal line (Pck [i]) and the power consumed by the data line (Pdata [i]) shown in [Equation 2] are respectively expressed by the following [Equation 3] and [Equation 4]. It is represented by
[0020]
[Equation 3]
Pck [i] = f × Cck × V ²
[Expression 4]
Pdata [i] = α × f × Cdata × V ²
Here, f is the operating frequency (clock frequency), V is the power supply voltage, α is the data transition probability, Cck is the load capacity of the clock signal line, and Cdata is the load capacity of the data line.
[0021]
The load capacitance Cck of the clock signal line in [Equation 3] described above is a fan-in when each latch constituting the latches L0 to L7 or the flip-flop constituting the unit registers UR0 to UR7 is used as one load. in) Probably proportional to the number. Now, let Cck0 be the load capacity of this one load. In the conventional logic circuit of FIG. 4, each of the unit registers UR0 to UR7 is composed of eight flip-flops, and all the flip-flops are always driven by one clock signal line. Standing teeth, a ^{Pck [i] ≒ 64fCck0 V 2} .
[0022]
On the other hand, in the logic circuit 1 of the present embodiment shown in FIG. 1, the power (Pck [i]) consumed by the clock signal line takes the following [Equation 5] value.
[Equation 5]
Pck [i] ≒ 8fCck0 V ² + 3fCck0 V ² + 8fCck0 V ²
= 19 fCck0 V ²
[0023]
The first term of [Equation 5] indicates the power consumed by the latches L0 to L7. In the logic circuit 1 of this embodiment shown in FIG. 1, one of the latches L0 to L7 is driven by the clock signal, and the fan-in number is substantially 1/8 compared with the prior art. The power consumption is also reduced to 1/8.
The second and third terms of [Expression 5] are power consumption newly added in the present invention. The second term is the power consumed by the Gray code counter 6 of FIG. 6 constituting the pulse generation circuit 5, and the second term corresponds to the fact that the Gray code counter 6 is composed of three flip-flops. The coefficient of is 3. The third term is the power consumed by the transfer latch 4 of FIG. 1, and the coefficient of the third term is 8 corresponding to the fact that the transfer latch 4 is composed of eight flip-flops. ing.
As described above, the power consumed by the clock signal line (Pck [i]) in the data input unit of the logic circuit 1 of the present embodiment is significantly reduced by about 70% of the conventional power.
[0024]
On the other hand, regarding the power (Pdata [i]) consumed by the data line shown in [Equation 4], the data in the latches L0 to L7 in this embodiment is updated in 1/8 cycle, and the data transition probability α is 1. Reduced to / 8. As a result, the power consumption (Pdata [i]) here is also reduced to 1/8, and about 88% of the conventional power is greatly reduced.
Although not specifically shown in the equation, since the power (Pdc) due to the through current in each gate also depends on the data transition probability α, the power (Pdc) due to this through current is also greatly reduced.
[0025]
Furthermore, the present invention contributes to reducing the area of the data input section of the logic circuit.
Specifically, assuming that the area occupied by one flip-flop is FF, in the data input unit 12 of the conventional logic circuit 10, the area S excluding the wiring area of the clock signal line and the data line is 64FF. On the other hand, the area S in the logic circuit 1 according to the present embodiment takes the value expressed by the following [Equation 6] when converted to the FF corresponding to two occupied areas of the latch.
[Formula 6]

The first term of this [Equation 6] is the area occupied by the latches L0 to L7, which is halved from the conventional unit registers UR0 to UR7 constituted by flip-flops. The second term is an area increase of the flip-flop of the pulse generation circuit 5, and the third term is an area increase of the transfer latch 4.
As a result, the area is reduced by about 23% compared to the conventional case. This calculation does not take into account the increase in the area occupied by the decoder 7 in FIG. 2 and the increase in the number of clock signal lines to eight, but even if these are taken into consideration, the area is reduced by about 10% to 20%. Is expected.
[0026]
【The invention's effect】
As described above, according to the data conversion circuit of the present invention, data can be converted into a predetermined input format without shifting time-series data, and power consumption can be greatly reduced. .
If this data conversion circuit is used in a data input unit of a synchronous logic circuit that updates and inputs data in a predetermined cycle, the power consumption of the synchronous logic circuit can be reduced.
In addition, the data conversion circuit or the synchronous logic circuit does not need to shift data and can be constituted by a through latch, so that the occupied area can be reduced.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a schematic configuration of a synchronous average value circuit according to an embodiment of the present invention.
FIG. 2A is a block diagram showing a schematic configuration of a pulse generation circuit in the embodiment of FIG. FIG. 2B is a timing chart showing the operation of this pulse generation circuit.
FIG. 3A is a block diagram showing a schematic configuration of a general pulse generation circuit. FIG. 3B is a timing chart showing the operation of this pulse generation circuit.
FIG. 4 is a block diagram showing a schematic configuration of a synchronous average value circuit as a configuration example of a conventional synchronous logic circuit.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Synchronous average value circuit (synchronous logic circuit), 2 ... Average value circuit (logic operation part), 3 ... Data input part, 4 ... Transfer latch (transfer latch circuit), 5 ... Pulse generation circuit, 6 ... Gray Code counter, 7... Decoder, 8... Binary counter, CLK... Clock signal, L0 to L7... Latch (latch circuit),.

Claims

A data conversion circuit that converts time-series input data into parallel data of N (N: a natural number greater than or equal to 2) bit width and outputs in parallel from N data output lines,
A clock signal is input, N pulse trains whose phases are sequentially delayed based on the input clock signal are generated , and the N pulse trains are connected in parallel from N clock signal lines provided for each pulse train. An output pulse generation circuit ;
The time-series input data synchronized with the clock signal is input to one input terminal, one of the N clock signal lines is connected to the other input terminal, and any of the N data output lines is connected. N through-latch circuits, each of which is connected to the output terminal;
A data conversion circuit.

The clock input, the pulse is the same said clock signal and generating circuit input, based on a clock signal input, the time to enter the series input data from the data input terminal, N present, which is connected to the output terminal Flip-flop circuit that outputs to the data input line
The data conversion circuit according to claim 1, further comprising :

The pulse generation circuit includes:
A Gray code counter that obtains an output encoded by a Gray code from an input clock signal;
A decoder that generates the N pulse trains sequentially delayed in phase from the output of the Gray code counter, and outputs the plurality of pulse trains in parallel from the N clock signal lines provided for each pulse train ;
The data conversion circuit according to claim 1, comprising:

Time series input data to N (N: 2 or greater natural number) is converted into parallel data bit width, the data input unit for outputting the data output line of the N parallel, the N data of the data input unit A synchronous logic circuit composed of a logic operation unit connected to an output line,
The data input unit includes:
A clock signal is input, N pulse trains whose phases are sequentially delayed based on the input clock signal are generated , and the N pulse trains are connected in parallel from N clock signal lines provided for each pulse train. An output pulse generation circuit ;
The time-series input data synchronized with the clock signal is input to one input terminal, one of the N clock signal lines is connected to the other input terminal, and any of the N data output lines is connected. N through-latch circuits, each of which is connected to the output terminal;
A synchronous logic circuit.

Wherein the data input unit, to the clock input, the same said clock signal and the pulse generating circuit is input, based on a clock signal input, and inputs the time-series input data from the data input terminal, connected to an output terminal Flip-flop circuit that outputs to N data input lines
5. The synchronous logic circuit according to claim 4, further comprising :

The pulse generation circuit includes:
A Gray code counter that obtains an output encoded by a Gray code from an input clock signal;
A decoder that generates the N pulse trains sequentially delayed in phase from the output of the Gray code counter, and outputs the plurality of pulse trains in parallel from the N clock signal lines provided for each pulse train ;
The synchronous logic circuit according to claim 4, comprising: