JP3758079B2 - Nonvolatile semiconductor memory device - Google Patents

Description

【００１２】
これにより、ドレインＤとソースＳ間のチャネル層では、多くの電流がドレインＤからソースＳへと流れ、ドレインＤ領域付近の電界の高い部分でチャネルホットエレクトロンが発生し、フローティングゲートＦＧに電子が注入されることでメモリセルのしきい値電圧を上昇させ、書き込み状態にする。
【００１３】
一方、メモリセル１００に対するデータ消去（イレース）時は、表１に示すように、コントロールゲートＣＧには負電圧（例えばＤＣ−９Ｖ）が印加され、ソースＳには正電圧（例えばＤＣ５Ｖ）が印加され、Ｐ型半導体基板（ウェル）１０１には基準電圧（例えば０Ｖ）が印加され、さらにドレインＤはオープン状態にする。
【００１４】
これにより、フローティングゲートＦＧからソースＳ領域に電子を引き抜いて、メモリセル１００のしきい値電圧が低下し、消去状態にする。
【００１５】
また、メモリセル１００からのデータ読出し時は、表１に示すように、読み出すべきメモリセル１００のコントロールゲートＣＧに正電圧（例えばＤＣ５Ｖ）を印加し、メモリセル１００のドレインＤおよび、別途設置されている読出し用リファレンスセル（前もって、所定の消去状態のメモリセルのしきい値電圧を有する）のドレインＤに、例えばＤＣ１Ｖを印加して、双方のセルに流れる電流値をセンスアンプＳ／Ａにて比較して電圧値に変換することで、格納されているデータを検出している。
【００１６】
書き込み（プログラム）状態のメモリセル１００のしきい値電圧Ｖｔｈと、消去（イレース）状態のメモリセル１００のしきい値電圧Ｖｔｈとは異なっており、その分布状態を図１０に示している。
【００１７】
図１０において、横軸にメモリセルのしきい値電圧Ｖｔｈ、縦軸にメモリセルの個数を示しており、消去状態のメモリセルのしきい値電圧ＶｔｈはＤＣ１．５Ｖ〜３．０Ｖに収まり、書き込み状態のメモリセルのしきい値電圧Ｖｔｈは、４．５Ｖ以上に収まるように書き込みおよび消去条件の制御が為されている。
【００１８】
この制御は、書き込み動作では書き込みパルスを印加後、後述の書き込み用リファレンスセルのしきい値電圧Ｖｔｈとの比較（書き込みベリファイ）を行いながら、一方、消去動作では、消去パルスを印加後、後述の消去用リファレンスセルのしきい値電圧Ｖｔｈとの比較（消去ベリファイ）を行いながら、さらに、書き込みまたは消去パルスを印加することで、所定しきい値電圧Ｖｔｈに収めるように制御が為される。
【００１９】
データ領域メモリセルアレイの１ブロック分のメモリセルアレイの一例を図１１に示している。一般的には、ブロックが複数個集まってデータ領域メモリセルアレイを構成しており、１ブロック分のデータ領域メモリセルアレイは、図１１に示すように、複数のメモリセル１００が行列（縦横）方向に配置されている。ワード線ＷＬ０にはｍ個のメモリセル１００のコントロールゲートＣＧが接続され、以下、ワード線ＷＬ１〜ＷＬｎ−１も同様である。また、ビット線ＢＬ０にはｎ個のメモリセル１００のドレインＤが接続され、以下、ビット線ＢＬ１〜ＢＬｍ−１も同様である。同一ブロック内のメモリセルのソースＳは、共通化した共通ソース線ＳＬに接続されている。
【００２０】
図１２は、従来のデータ保護用メモリセルアレイを持つフラッシュメモリの要部構成を示すブロック図である。図１２において、フラッシュメモリ１１０は、データ領域メモリセルアレイ１１１と、リファレンスセルアレイ１１２と、データ保護用メモリセルアレイ１１３と、ワード線電圧供給回路部１１４と、共通ソース線電圧供給回路部１１５と、ビット線電圧供給回路／センスアンプ回路部１１６と、各部を制御する制御回路部１１７とを有している。
【００２１】
データ領域メモリセルアレイ１１１は、本来のデータを格納するものである。
【００２２】
リファレンスセルアレイ１１２は、書き込み検証用リファレンスセル、消去検証用リファレンスセル、読出し用リファレンスセルなどのファレンスメモリセルから構成されている。
【００２３】
データ保護用メモリセルアレイ１１３は、データ領域メモリセルアレイ１１１の所定エリアを特定してそのエリアに対してデータ保護を行うためのアドレスなどを格納するものである。これらのリファレンスセルアレイ１１２およびデータ保護用メモリセルアレイ１１３も基本的には、データ領域メモリセルアレイ１１１と同じメモリセルで構成されている。
【００２４】
ワード線電圧供給回路部１１４は、データ領域メモリセルアレイワード線電圧供給回路１１４Ａと、リファレンスセルアレイワード線電圧供給回路１１４Ｂと、データ保護用メモリセルアレイワード線電圧供給回路１１４Ｃとを有しており、制御回路部１１７からの制御信号およびアドレス信号に基づいて、上記表１のような各種電圧に昇圧させたりしてワード線ＷＬ０〜ＷＬｎ−１を選択的に駆動するものである。
【００２５】
共通ソース線電圧供給回路１１５は、データ領域メモリセルアレイ共通ソース線電圧供給回路１１５Ａと、リファレンスセルアレイ共通ソース線電圧供給回路１１５Ｂと、データ保護用メモリセルアレイ共通ソース線電圧供給回路１１５Ｃとを有しており、制御回路部１１７からの制御信号およびアドレス信号に基づいて、同一ブロック内のソースＳを共通化した共通ソース線ＳＬを選択して上記表１（または後述する表２）のような電圧に昇圧させたりして共通ソース線ＳＬを駆動するものである。
【００２６】
ビット線電圧供給回路／センスアンプ回路部１１６は、制御回路部１１７からの制御信号とアドレス信号に基づいて、データ領域メモリセルアレイ１１１およびデータ保護用メモリセルアレイ１１３のビット線ＢＬ０〜ＢＬｍ−１を、上記表１（または後述する表２）のような電圧に昇圧させたりして選択的に駆動すると共に、書き込み時、消去時、読出し時は選択ビット線を流れる電流を、別に設置されているリファレンスセルアレイ１１２内の書き込み検証用、消去検証用、読出し用各々のリファレンスセルに流れる電流と比較してセンスアンプ回路で判定し、検証またはデータ読出しを行っている。
【００２７】
ここで、データ保護用メモリセルアレイ１１３と関連回路の一回路例を図１３に示している。
【００２８】
図１３において、データ保護用メモリセルアレイ１１３は、複数のメモリセルがコントロールゲートＣＧを共通にした一つのワード線が、データ保護用メモリセルアレイワード線電圧供給回路１１４Ｃに接続され、また、各々のソースが共通化されて、データ保護用メモリセルアレイソース線電圧供給回路１１５Ｃに接続されている。また、データ保護用メモリセルアレイ１１３のメモリセルのドレインＤは各々のビット線を介して、ビット線電圧供給回路／センスアンプ回路部１１６に接続されている。
【００２９】
データ保護用メモリセルアレイ１１３に格納されているアドレスデータに応じて、データ領域メモリセルアレイ１１１の該当するエリアにセキュリティをかけたり、逆に該当エリア以外に対してはセキュリティをかけないように制御回路部１１７が制御する。つまり、データ保護用メモリセルアレイ１１３内のメモリセルに格納されたセキュリティ情報（アドレス）により、データ領域メモリセルアレイ１１１内の該当エリアに対するデータ保護の有無が決定される。
【００３０】
あるデータ保護用メモリセルアレイ１１３内の一つのメモリセルを書き込み状態（しきい値電圧を４．５Ｖ以上）にしておくと、ビット線電圧供給回路／センスアンプ回路部１１６で読み出され、そのメモリセルが書き込み状態であると判定し、その情報を制御回路部１１７に出力する。
【００３１】
制御回路部１１７は、以後、データ領域メモリセルアレイ１１１内の該当するエリアの消去および書き込み（データ改竄）を禁止することにより、データ保護が為される。
【００３２】
逆に、あるデータ保護用メモリセルアレイ１１３内の一つのメモリセルを消去状態（しきい値電圧が１．５Ｖ〜３．０Ｖ）にしておくと、ビット線電圧供給回路／センスアンプ回路部１１６で読み出され、そのメモリセルが消去状態であると判定し、その情報を制御回路部１１７に出力する。
【００３３】
制御回路部１１７は、データ領域メモリセルアレイ１１１内の該当するエリアの消去および書き込みを禁止せず、ユーザはデータの書換えを自由に行うことができる。
【００３４】
このように、データ保護用メモリセルアレイ１１３のメモリセルを消去することで、今までセキュリティがかかっていたデータ領域メモリセルアレイ１１１内の該当するエリアのデータ保護を解除することができる。なお、以上の書き込み、消去および読み出しは、先に説明した通り、上記表１に示す各種電圧をメモリセルの各部に印加することで実現している。
【００３５】
【発明が解決しようとする課題】
ところが、上記従来の製造過程において、製造過程の何らかの原因で、データ保護用メモリセルアレイ１１３のしきい値電圧が高くなり、データ保護用メモリセルアレイ１１３のメモリセルにセットが為された場合、データ保護用メモリセルアレイ１１３の該当エリアのデータが保護されてしまい、上記したような消去回路を有しない場合には、テストが行えなくなってしまう。これらデータ保護用メモリセルアレイ１１３に対するデータ消去をデバイスのテスト初期段階で行う必要がある。
【００３６】
しかしながら、上記したような消去回路を有する場合には、製品出荷後に、第三者によってデータ保護用メモリセルアレイが消去されるようなことがあると、保護されていたデータの改竄を許すことになるため、製造工場から製品出荷前に消去を防止するための何らかのセキュリティ回路を追加する必要がある。
【００３７】
これは、前述したように、製造工程でしきい値電圧が高く推移してしまった場合、書込み状態になるとセキュリティが働いてしまい、テストが行えなくなってしまうからである。フューズ型マスクＲＯＭのように配線などを切断してセキュリティ情報を書き込むレーザートリムという方法もあるが、別工程が加わることで、コストが上昇してしまい、あまり良い方法とは言えない。
【００３８】
本発明は、上記従来の事情に鑑みてなされたもので、第三者によるセキュリティ情報の変更によるデータ改竄を防止すると共にテスタビリティの向上を図ることができる不揮発性半導体記憶装置を提供することを目的とする。
【００３９】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、データ保護用メモリセルアレイに格納するデータに基づいてデータ領域メモリセルアレイの該当エリアに記憶するデータを保護すると共に、データ保護用メモリセルアレイおよびデータ領域メモリセルアレイのメモリセルの情報をリファレンスセルを用いて読み出し可能とした不揮発性半導体記憶装置において、データ保護用メモリセルのデータを消去する際に、リファレンスセルのデータも同時に消去するセキュリティ回路を備えたものであり、そのことにより上記目的が達成される。
【００４０】
また、好ましくは、本発明の不揮発性半導体記憶装置におけるメモリセルは、少なくともゲート、ドレインおよびソースを有し、電気的に情報の書き込みおよび消去可能な浮遊ゲート電界効果トランジスタで構成されており、データ保護用メモリセルアレイは、データ領域メモリセルアレイの該当エリアのメモリセルに格納されたデータを書換えおよび消去不可能とするためのデータ保護情報を格納する。
【００４１】
さらに、好ましくは、本発明の不揮発性半導体記憶装置におけるセキュリティ回路は、データ保護用メモリセルのゲートと、リファレンスセルのゲートとが共通接続されており、各ゲートに同時に消去電圧を印加可能とするゲート電圧供給手段と、データ保護用メモリセルのソースとリファレンスセルのソースとが共通接続されており、各ソースに同時に消去電圧を印加可能とするソース電圧供給手段とを有する。
【００４２】
さらに、好ましくは、本発明の不揮発性半導体記憶装置におけるソース電圧供給手段が、データ保護用メモリセルアレイのメモリセルおよびリファレンスセルの各ソースに同時に高電圧を印加し、かつゲート電圧供給手段が、両セルのゲートに同時に負電圧を印加することにより、両セルのうち一方のセルのしきい値電圧を低下させる場合に両セルのしきい値電圧を同時に低下させるようにする。
【００４３】
さらに、好ましくは、本発明の不揮発性半導体記憶装置におけるリファレンスセルは、データ領域メモリセルアレイおよびデータ保護用メモリセルアレイ内のメモリセルへの書き込み、消去の際の該メモリセルのしきい値電圧を検証するための検証用リファレンスセルおよび、読出しの際のしきい値電圧比較用リファレンスセルを有する。
【００４４】
さらに、好ましくは、本発明の不揮発性半導体記憶装置において、消去するリファレンスセルは、読出しの際のしきい値電圧比較用リファレンスセルのみである。
【００４５】
さらに、好ましくは、本発明の不揮発性半導体記憶装置におけるリファレンスセルは、読出しの際のしきい値電圧比較用リファレンスセルのみである。
【００４６】
さらに、好ましくは、本発明の不揮発性半導体記憶装置において、データ領域メモリセルアレイは消去がブロック単位で行われ、データ保護用の該当エリアもブロック単位で設定されている。
【００４７】
さらに、好ましくは、本発明の不揮発性半導体記憶装置において、データ保護用メモリセルに格納されるデータ保護情報は、データ領域メモリセルアレイのブロックに対応した情報である。
【００４８】
さらに、好ましくは、本発明の不揮発性半導体記憶装置におけるセキュリティ回路は、請求項４の回路構成ではソースに高電圧を与えていたところを、半導体基板内のソースとドレイン間のチャネル（ウェル）に与えるようにして、両メモリセルアレイ中のメモリセルのしきい値電圧を低下させる。
【００４９】
さらに、好ましくは、本発明の不揮発性半導体記憶装置におけるセキュリティ回路は、双方のソースに請求項４より高い電圧を同時に与えることによって、両メモリセルアレイ中のメモリセルのしきい値電圧を低下させる。
【００５０】
さらに、好ましくは、本発明の不揮発性半導体記憶装置におけるセキュリティ回路は、双方のソースに請求項４より高い電圧を同時に与えていたところを、チャネルに与えるようにして、両メモリセルアレイ中のメモリセルのしきい値電圧を低下させる。
【００５１】
さらに、好ましくは、本発明の不揮発性半導体記憶装置におけるセキュリティ回路は、双方のソースに負電圧を与え、ワードラインに高電圧を与えるようにして、両メモリセルアレイ中のメモリセルのしきい値電圧を上昇させる。
【００５２】
さらに、好ましくは、本発明の不揮発性半導体記憶装置におけるセキュリティ回路は、双方のソースに負電圧を与えていたところを、チャネルに与えるようにして、両メモリセルアレイ中のメモリセルのしきい値電圧を上昇させる。
【００５３】
さらに、好ましくは、本発明の不揮発性半導体記憶装置におけるセキュリティ回路は、上記したワードラインに与える高い電圧よりも更に高い電圧を与えるようにして、両メモリセルアレイ中のメモリセルのしきい値電圧を上昇させる。
【００５４】
上記構成により、データ保護用メモリセルアレイの消去時に、同時に、リード／プログラムベリファイ、イレースベリファイ時に使用しているリファレンスビットに接続されたリファレンスセルの情報も消去することによって、万が一セキュリティ情報が消去された場合、読み出し、書込、消去という動作ができないデバイスとなるため、第３者によるデータの改竄を防ぐことができる。また、データ保護用メモリセルアレイの消去時に、同時に、リファレンスセルの情報も消去するので、テスタビリティの向上を図ることが可能となる。
【００５５】
【発明の実施の形態】
以下、本発明の不揮発性半導体記憶装置の実施形態としてフラッシュメモリに適用した場合について図面を参照しながら説明する。
【００５６】
図１は、データ保護用メモリセルアレイを持つ本発明のフラッシュメモリの一実施形態を示すブロック図である。
【００５７】
図１において、フラッシュメモリ１は、データ領域メモリセルアレイ２と、リファレンスセルアレイ３と、データ保護用メモリセルアレイ４と、ワード電圧供給手段としてのワード線電圧供給回路部５と、ソース電圧供給手段としての共通ソース線電圧供給回路部６と、ビット線電圧供給回路／センスアンプ回路部７と、各部を制御する制御回路部８とを有している。
【００５８】
データ領域メモリセルアレイ２は、複数のブロックＢｉ（ｉ＝０〜３；Ｂ０〜Ｂ３）が集まって構成されており、本来のデータを格納するものである。
【００５９】
リファレンスセルアレイ３は、書き込み検証用リファレンスセルと、消去検証用リファレンスセルと、読出し用リファレンスセルとからなっている。
【００６０】
データ保護用メモリセルアレイ４は、データ領域メモリセルアレイ２の所定エリアを特定してそのエリアに対してデータ保護を行うためのアドレス（データ保護情報）などを格納するものである。
【００６１】
ワード線電圧供給回路部５は、データ領域メモリセルアレイワード線電圧供給回路５Ａと、リファレンスセルアレイ／データ保護用メモリセルアレイワード線電圧供給回路５Ｂとを有し、制御回路部８からの制御信号およびアドレス信号に基づいて、上記表１のような各種電圧に昇圧させたりしてワード線ＷＬ０〜ＷＬｎ−１を選択的に駆動する。
【００６２】
共通ソース線電圧供給回路部６は、データ領域メモリセルアレイ共通ソース線電圧供給回路６Ａと、リファレンスセルアレイ／データ保護用メモリセルアレイ共通ソース線電圧供給回路６Ｂとを有し、制御回路部８からの制御信号およびアドレス信号に基づいて、同一ブロック内のソースＳを共通化した共通ソース線ＳＬを、上記表１（または後述する表２）のような各種電圧に昇圧させたりして選択的に駆動する。
【００６３】
ビット線電圧供給回路／センスアンプ回路部７は、制御回路部８からの制御信号およびアドレス信号に基づいて、データ領域メモリセルアレイ２およびびデータ保護用メモリセルアレイ４のビット線ＢＬ０〜ＢＬｍ−１を、上記表１（または後述する表２）のような各種電圧に昇圧させたりして選択的に駆動すると共に、書き込み時、消去時、読出し時は選択ビット線を流れる電流を、別に設置されているリファレンスセルアレイ３内の書き込み検証用、消去検証用、読出し用各々のリファレンスセルに流れる電流と比較してセンスアンプ回路で判定し、検証またはデータの読み出しを行っている。
【００６４】
本発明の特徴は、リファレンスセルアレイ３とデータ保護用メモリセルアレイ４に対して、ワード線電圧供給回路５、ソース線電圧供給回路６が共通化されて、同じワード線駆動電圧および同じソース線駆動電圧が印加される点である。これら回路は、制御回路部８からの制御信号に基づき、上記表１のような各種電圧に昇圧させたりして各々のワード線およびビット線を駆動するものである。
【００６５】
ここで、本発明の特徴部分の関連回路、即ち、リファレンスセルアレイ３、データ保護用メモリセルアレイ４、リファレンスセルアレイ／データ保護用メモリセルアレイワード線電圧供給回路５Ｂ、リファレンスセルアレイ／データ保護用メモリセルアレイ共通ソース線電圧供給回路６Ｂ、ビット線電圧供給回路／センスアンプ回路部７および制御回路部８を有するセキュリティ回路について、図２および図３を用いて更に詳細に説明する。
【００６６】
図２および図３において、フラッシュメモリ１におけるデータ保護用メモリセルアレイ４に対する読出し／判定回路１０は、リファレンスセルアレイ３と、リファレンスセルアレイ／データ保護用メモリセルアレイワード線電圧供給回路５Ｂと、リファレンスセルアレイ／データ保護用メモリセルアレイ共通ソース線電圧供給回路６Ｂと、ビット線電圧供給回路７Ａとセンスアンプ回路７Ｂからなるビット線電圧供給回路／センスアンプ回路部７と、制御回路部８とを有している。制御回路部８は、ここでは、センスアンプ回路７ＢのセンスアンプＳ／Ａの出力を入力すると共に、ビット線選択信号ＣＳＥＬ０〜ＣＳＥＬ３および制御信号ＲＳＥＬ ＰＶ，ＲＳＥＬ ＥＶ，ＲＳＥＬ ＲＥを出力するものである。
【００６７】
データ保護用メモリセルアレイ４は、複数のデータ保護用メモリセルＢＳｉ（ｉ＝０〜３；ＢＳ０〜ＢＳ３）からなり、例えば、データ保護用メモリセルＢＳｉが書き込み状態であれば、書込んだアドレスに対応するデータ領域メモリセルアレイ２のブロック（またはその該当エリア）にはセキュリティが働き、そのブロック（またはその該当エリア）のデータの消去および書換えはできなくなるように構成されている。
【００６８】
一方、データ保護用メモリセルＢＳｉ（ｉ＝０〜３）が消去状態であれば、対応するデータ領域メモリセルアレイ２のメモリセル領域（データ領域）のブロック（またはその該当エリア）はセキュリティは働かず、そのブロック（またはその該当エリア）のデータの消去および書換えは自由にできる。
【００６９】
データ保護用メモリセルアレイ４は、ここでは４つのデータ保護用メモリセルＢＳｉが各コントロールゲートＣＧを共通にして一つのワード線ＷＬＳとして、データ保護用メモリセルＢＳｉのワード線電圧供給回路５Ｂに接続され、また、各々のソースを共通にして、データ保護用メモリセルＢＳｉのソース線電圧供給回路６Ｂに接続されている。
【００７０】
さらに、リファレンスセルアレイ３の読出し用リファレンスセルＣｅｌｌ ＲＥ、書き込み検証用リファレンスセルＣｅｌｌ ＰＶ、消去検証用リファレンスセルＣｅｌｌ ＥＶの各コントロールゲートＣＧを共通にして、一つのワード線ＷＬｒｅｆとして、先のデータ保護用メモリセルアレイ４からのワード線ＷＬＳと接続されており、また、各々のソース線ＳＬも共通化され、先のデータ保護用メモリセルアレイ４からのソース線と接続されている。
【００７１】
まず、データ保護用メモリセルアレイ４とその関連回路について、その作用を説明する。
【００７２】
データ領域メモリセルアレイ２が４つのブロックＢ０〜Ｂ３からなり、例えば一つのブロック内に格納されているデータにセキュリティをかけるか否かの情報を、データ保護用メモリセルアレイ４内の一つのメモリセルが受け持っている。
【００７３】
つまり、データ保護用メモリセルアレイ４内の一つのメモリセルのセキュリティ情報により、データ領域メモリセルアレイ２内の所定ブロックのデータ保護の要否が決められる。
【００７４】
あるデータ保護用メモリセルアレイ４内の一つのメモリセルを書き込み状態（しきい値電圧を４．５Ｖ以上）にしておくと、ビット線電圧供給回路／センスアンプ回路部７で読出し、そのメモリセルが書き込み状態であると判定し、そのメモリセルの判定情報をセンスアンプＳ／Ａから制御回路部８に出力する。
【００７５】
制御回路部８は、以後、データ領域メモリセルアレイ２内の該当するブロックの消去および書き込みを禁止することで、第３者によるデータ改竄不可、即ち、データ保護が為される。
【００７６】
逆に、あるデータ保護用メモリセルアレイ４内の一つのメモリセルを消去状態（しきい値電圧が１．５Ｖ〜３．０Ｖ）にしておくと、ビット線電圧供給回路／センスアンプ回路７で読出し、そのメモリセルが消去状態であると判定し、そのメモリセルの判定情報をセンスアンプＳ／Ａから制御回路部８に出力する。
【００７７】
制御回路部８は、データ領域メモリセルアレイ２内の該当するブロックの書き込みおよびび消去を禁止せず、データの書換えが自由にできる。
【００７８】
また、データ保護用メモリセルアレイ４のメモリセルを消去することで、今までセキュリティがかかっていたデータ領域メモリセルアレイ２内の該当するブロックのデータ保護を解除することができるように動作する。
【００７９】
なお、以上の書き込み、消去および読み出しは、先に説明した通りであり、上記表１に示す各種電圧をメモリセルに印加することで実現している。
【００８０】
まず、データ保護用メモリセルＢＳｉへの書き込みは、ワード線ＷＬＳに正の高電圧（例えばＤＣ１０Ｖ）を、書き込みを行うメモリセルのビット線には正電圧（例えばＤＣ６Ｖ）を、書き込みを行わないメモリセルのビット線には基準電圧（例えば０Ｖ）を印加し、ソースＳおよびＰ型半導体基板（チャネル；Ｐウェル）には基準電圧（例えば０Ｖ）を印加する（表１を参照）。
【００８１】
これにより、ソースＳとドレインＤ間のチャネル層では多くの電流がドレインＤからソースＳへと流れ、ドレインＤ領域付近の電界の高い部分でチャネルホットエレクトロンが発生し、フローティングゲートＦＧに電子が注入されることでメモリセルのしきい値電圧を上昇させ、書き込み状態にする。
【００８２】
一方、消去（イレース）は、ワード線ＷＬＳには負電圧（例えばＤＣ−９Ｖ）が、ソースＳには正電圧（例えば、５Ｖ）を、Ｐ型半導体基板（Ｐウェル）には基準電圧（例えば０Ｖ）を印加し、さらに、ドレインＤをオープンにする。
【００８３】
これにより、フローティングゲートＦＧからソースＳ領域に電子を引き抜いて、メモリセルのしきい値電圧を低下させて、消去状態にする。この消去は、データ保護メモリセルアレイ４とリファレンスセルアレイ３（読出し用、書き込み検証用、消去検証用）を、同時に行うものである。
【００８４】
次に、データ保護用メモリセルアレイ４の読出しについて、リファレンスセルアレイ３とその関連回路について、その作用を説明する。
【００８５】
データ保護用メモリセルアレイ４のデータ保護用メモリセルＢＳｉのコントロールゲートＣＧに入力されるワード線ＷＬＳに正電圧（例えばＤＣ５．０Ｖ）を印加する。また、各メモリセルのソースＳに接続される共通ソース線ＳＬおよびＰ型半導体基板（チャネル；Ｐウェル）は基準電圧０Ｖにする。
【００８６】
メモリセルのドレインＤに接続されるビット線ＢＬ０〜ＢＬ３から、読み出すべきメモリセルに接続されているビット線（例えばＢＬ０）を選択するため、制御回路部８からのビット線選択信号ＣＳＥＬ０をハイレベルにしてＭＯＳトランジスタＴ００をオンさせる。他のビット線選択トランジスタＴ０１〜Ｔ０３はオフ状態とする。
【００８７】
メモリセルのしきい値電圧の検証は、既に書き込みが行われて所定のしきい値電圧になっている読出し用リファレンスメモリセルＣｅｌｌ＿ＲＥのしきい値電圧（例えば３．８Ｖ）と比較して行う。なお、書き込み検証用リファレンスメモリセルＣｅｌｌ＿ＰＶ（しきい値電圧４．５Ｖ）、消去検証用リファレンスメモリセルＣｅｌｌ＿ＥＶ（しきい値電圧３．０Ｖ）も設置されているが、同様であるので、ここでの説明は省略する。
【００８８】
読出し用リファレンスセルＣｅｌｌ＿ＲＥにつながるＭＯＳトランジスタＴ_rREをオンさせるために、制御回路部８からの選択信号ＲＳＥＬ＿ＲＥをハイレベルにして、読出し用リファレンスメモリセルＣｅｌｌ＿ＲＥを選択する。
【００８９】
リファレンスセル用ワード線Ｗｌｒｅｆ線（先述のデータ保護用メモリセルアレイのワード線ＷＬＳと接続）にも、ワード線ＷＬＳと同じ正電圧（例えばＤＣ５Ｖ）が印加されている。
【００９０】
メモリセルのドレインＤには、読出し時、メモリセルへのディスターブを考慮して、ドレインバイアス（Drain#bias）回路７１およびリファレンスドレインバイアス（Drain#bias#Ref）回路７２により、メモリセルへ接続されるノードＢＬ＿ＭＥＭおよびノードＢＬ＿Ｒｅｆが１Ｖ以下になるように制限されている。
【００９１】
負荷回路（ＬＯＡＤ）７３を介して電源Ｖｃｃより電流を、選択されたデータ保護用メモリセルに供給されると共に、負荷回路（ＬＯＡＤ）７４を介して電源Ｖｃｃより電流を、選択された読出し用リファレンスセルＣｅｌｌ＿ＲＥに供給される。
【００９２】
データ保護用メモリセルアレイ４内の選択されたメモリセルでは、書き込みまたは消去状態に応じて電流が流れる。ここで、選択されたメモリセルのしきい値電圧が、書き込み状態（しきい値電圧が４．５Ｖ以上）であれば、ノードＢＬ＿ＭＥＭを流れる電流は、リファレンスセル側のノードＢＬ＿Ｒｅｆを流れる電流より少なくなる。この電流値の違いは、センスアンプＳ／Ａの入力段のノードＳＡＩＮおよびノードＳＡＩＮ＿Ｒｅｆでは電圧値の違いに変換されてセンスアンプＳ／Ａの入力段に入力される。
【００９３】
この場合は、負荷回路７３，７４による電圧降下により、センスアンプＳ／Ａに入力される電圧ＶＳＡＩＮが電圧ＶＳＡＩＮ＿Ｒｅｆよりも高い電圧となる。これにより、センスアンプＳ／Ａは、ハイレベル「１」を制御回路部８に出力する。
【００９４】
逆に、データ保護用メモリセルアレイ４内の選択されたメモリセルが消去状態（しきい値電圧が１．５Ｖ〜３．０Ｖ）であれば、負荷回路７３，７４による電圧降下により、センスアンプＳ／Ａに入力される電圧ＶＳＡＩＮが電圧ＶＳＡＩＮ＿Ｒｅｆよりも低い電圧となる。これにより、センスアンプＳ／Ａは、ロウレベル「０」を制御回路部８に出力する。
【００９５】
これにより、読出し用リファレンスセルＣｅｌｌ＿ＲＥを用いてのデータ保護用メモリセルＢＳｉの読出しができる。
【００９６】
読出し結果は制御回路部８に出力され、制御回路部８において、読出し結果「１」または「０」に応じて、データ領域メモリセルアレイ２の該当ブロックのセキュリティの要否が判定され、セキュリティ要（該当するデータ保護用メモリセルが書き込み状態）であれば、該当するブロックへの消去および書き込みは禁止される。
【００９７】
一方、セキュリティ否（該当するデータ保護用メモリセルが消去状態）であれば、該当するブロックへの消去および書き込みは自由にできる。
【００９８】
データ領域メモリセルアレイ２のデータ読出しは、この読出し用リファレンスセルＣｅｌｌ＿ＲＥを用いて、データ保護用メモリセルを読出した方法と同様にして行う。この場合、図３のデータ保護用メモリセルアレイ４をデータ領域メモリセルアレイ２に置換えた形となる。
【００９９】
ところが、第三者がセキュリティのかかっているデータ領域メモリセルアレイ２のブロックのデータを改竄（データ書換え）するため、まず、該当するデータ保護用メモリセルＢＳｉを消去しようとすると、本発明の場合、同時にリファレンスセルアレイ（読出し用、書き込み検証用、消去検証用リファレンスセル）も消去され、消去状態となる。
【０１００】
これにより、データ保護用メモリセルＢＳｉに対して、一旦セキュリティ解除のため消去動作を行ったった不揮発性半導体半導体装置は、読出し用リファレンスセルのしきい値電圧が消去状態のしきい値電圧（１．５Ｖ〜３．０Ｖ）として低くなっているため、以後、データ領域メモリセルのデータを読出すと、本来、消去状態でセンスアンプＳ／Ａの出力が確実に「０」になるべきデータが格納されたメモリセルにおいて、「１」の出力も出てくることになり、正しいデータの読出しができなくなる。
【０１０１】
さらに、書き込み検証用リファレンスセルおよび消去検証用リファレンスセルも同様に消去状態となり、予め設定していたしきい値電圧値（４．５Ｖ、３．０Ｖ）が変更されてしまうため、以後、書き込み時および消去時において、所定の値に到達したかどうかの検証（ベリファイ）ができなくなるため、不揮発性半導体記憶装置は、本来の機能が果たせなくなり、デバイスとしての使用が不可能となる。
【０１０２】
さらに繰り返して説明すると、データ保護情報を記録するためのデータ保護用メモリセルアレイ４と、リード／ベリファイ用リファレンスセル３の消去用の回路を共通にし、同時に消去を行う。リード／ベリファイ用リファレンスセル３を消去するとその不揮発性メモリはメモリとしての役割を果たせなくなるため、結果としてデータの改竄を防ぐ。
【０１０３】
これにより、第３者により、改竄が行われ、データが書換えられた不揮発性半導体メモリ装置を識別し、市場から排除することができる。
【０１０４】
また、工場からの製品出荷前のテスト工程において、不揮発性半導体記憶装置を一括消去（データ保護用メモリセルも消去状態）にした後、全メモリセルの書き込み、読出し、消去のテストを容易にでき、製品出荷後の保護データの改竄防止のために特別な回路は不用であることから、これによる回路規模の増大もない。
【０１０５】
また、データ保護用メモリセルアレイ４とリファレンスセルアレイ３は、ワード線ＷＬ、ソース線ＳＬが共有化されており、同時に消去できると共に同時にテストできるため、テストのシーケンスが簡略化できるので、製品出荷前のテスト時間を短縮化することができる。
【０１０６】
なお、本実施形態では、データ保護用メモリセルアレイ４と、リファレンスセルアレイ３（書き込み検証用、消去検証用、読出し用）とが同時に消去されるような構成にしたことがポイントであり、特に説明しなかったが、上記２つのメモリセルアレイ３，４が不揮発性半導体記憶装置で構成されていれば適用可能である。したがって、例えば、メモリセルアレイ３，４の構成の異なるＮＡＮＤ型、ＡＮＤ型、ＮＯＲ型、ＡＣＴ（Asymmetrical Contactless Transistor）型メモリセルアレイ構成などにも、容易に適用可能である。
【０１０７】
また、ＡＣＴ型メモリセルアレイ構成では、書き込み状態と消去状態のしきい値電圧値が逆転し、書き込み状態がしきい値電圧３．０Ｖ以下、消去状態が４．５Ｖ以上となるが、この場合でも、一括して消去状態にした後、セキュリティ用のブロックを担当しているデータ保護用メモリセルを書き込み状態にすることでセキュリティをかけることができ、上記本実施形態の場合と同様である。
【０１０８】
また、上記した書き込み印加電圧、消去印加電圧、読出し時印加電圧は、あくまで一例である。例えば、消去時、ワード線ＷＬに負電圧を印加する例で説明しているが、基準電圧０Ｖを印加する方式でも勿論良い。
【０１０９】
また、これまでの説明は、「１」の値、「０」の値の２値不揮発性半導体記憶装置で、説明を行っているが、４値、８値のような多値不揮発性半導体記憶装置であっても、本発明を適用できることは言うまでもないことである。
【０１１０】
また、本実施形態では、ホットエレクトロンを用いた書き込みおよび消去を例に挙げて説明したが、メモリセル構成として、トリプルウェル構造（図１４のように、Ｐ型半導体基板とチャネル層のあるＰウェルとを電気的に分離するＮウェルを有した構造）でＰウェルに所定の電圧を印加させ、ソースＳおよびドレインＤとそれらの間のチャネル層とを同電位にして、ソースＳおよびドレインＤ間のチャネル層とフローティングゲートＦＧ間でＦＮ（ファウラーノーデハイム）トンネル現象により電子を注入または引き抜くことで、メモリセルのしきい値電圧を低下させる方式においても本発明は容易に適用できる。この場合の電圧印加例を表２に示している。
【０１１１】
【表２】

【０１１２】
上記表２は、書き込みはホットエレクトロンを用い、消去はＦＮトンネル現象によりフローティングゲートＦＧからチャネル層に電子を引き抜くチャネル消去の例である。なお、上記表１および表２の書込み時のドレイン印加電圧の記載は、書込むべきメモリセルのドレインＤには６Ｖを、書込みを行わないメモリセルのドレインＤには０Ｖを印加するという意味である。
【０１１３】
また、本実施形態では、データ保護用メモリセルアレイ４は、データ領域メモリセルアレイ２の所定ブロックに対応して設置された例であるが、その所定ブロックは幾つかのブロックに分割しても良いし、所定ブロック内または、所定ブロック間にまたがる所定エリアに対応していてもよく、他の方法でもよい。例えば、ビット単位でメモリセルのアドレスを格納（最初のアドレス、最後のアドレス）する方式でも良い。
【０１１４】
ただ、データ保護用メモリセルＢＳｉに格納されたアドレス（保護データ）は、ブロック単位でブロックナンバーを利用した方が、データ保護用メモリセルＢＳｉも少なくてすみ、また、不揮発性半導体記憶装置の場合、消去はブロック単位または全ブロック一括となるため、整合性も良い。
【０１１５】
また、本実施形態では、データ保護用メモリセルの消去は、リファレンスセル全て消去状態になる例について説明したが、例えば、読出し用リファレンスセルだけが消去される場合でも読出しが不可となり簡易なセキュリティは実現できるが、これは読出し用リファレンスセルのコントロールゲートＣＧに接続されるワード線ＷＬのみデータ保護用メモリセルアレイと共通化することにより、簡単に実現できる。
【０１１６】
なお、本発明では、データ保護用メモリセルアレイ４にデータ改竄のため、消去動作を行ったものは、不揮発性半導体記憶装置としての正常な動作は不可となるが、データ領域メモリセルのセキュリティをかけるブロックを、のちにさらに別のブロックにも追加したい場合は、該当するデータ保護用メモリセルを書き込み状態にするだけであるので、容易に実現できる。
【０１１７】
なお、本実施形態では、特に説明しなかったが、ワード線電圧供給回路５（ゲート電圧供給手段）の一具体例についてさらに詳細に説明する。
【０１１８】
図４のワード線電圧供給回路５は、ワード線出力部、電圧切換部（Ｖｃｃレベルとｈｎｖｎｅｇレベルの切換）、正の高電圧レベルシフタ回路ＨＶおよび負の高電圧レベルシフタ回路ＮＶからなっている。
【０１１９】
正の高電圧レベルシフタ回路ＨＶの回路の具体例を図５に示し、負の高電圧レベルシフタ回路ＮＶの回路の具体例を図６に示している。
【０１２０】
図５において、正の高電圧レベルシフタ回路ＨＶは、入力信号ｉｎが、ハイレベル（電源電圧Ｖｃｃレベル）の時、ハイレベル（電圧ｈｈｉｎレベル）にレベル変換し、一方、入力信号ｉｎがロウレベル（基準電圧０Ｖレベル）の時、ロウレベル（基準電圧０Ｖレベル）にレベル変換して出力ｈｈｏｕｔから出力する回路である。なお、ｈｈｏｕｔｂは、ｈｈｏｕｔの反転出力端子である。
【０１２１】
図６において、負の高電圧レベルシフタ回路ＮＶは、入力信号ｉｎが、ハイレベル（電源電圧Ｖｃｃレベル）の時、ハイレベル（電源電圧Ｖｃｃレベル）にレベル変換し、一方、入力信号ｉｎがロウレベル（基準電圧０Ｖレベル）の時、ロウレベル（負の高電圧ｈｎｉｎレベル）にレベル変換して出力ｈｎｏｕｔから出力する回路である。なお、ｈｎｏｕｔｂは、ｈｎｏｕｔの反転出力端子である。
【０１２２】
まず、データ保護用メモリセルへの書き込みは、信号線ｈｈｗｌｍｘおよびｈｈｉｎに、例えば、１０Ｖを出力し、制御信号ｍｗｌｏｎをハイレベルにする。
【０１２３】
これにより、正の高電圧レベルシフタ回路ＨＶの出力端子ｈｈｏｕｔｂはロウレベルとなるため、ワード線出力部のＭＯＳトランジスタＰ１がオンして、ＭＯＳトランジスタＮ１がオフ状態であることから、ワード線には１０Ｖが出力される。
【０１２４】
なお、本実施形態では、特に説明しなかったが、ソース線電圧供給回路６（ソース電圧供給手段）の一具体例についてさらに詳細に説明する。
【０１２５】
図７において、ソース線電圧供給回路６は、ソース線ＳＬへの出力部と、正の高電圧レベルシフタ回路ＨＶからなっている。制御信号ｅｒｓｗｅｌをロウレベル（基準電圧レベル）にすることで、正の高電圧レベルシフタ回路ＨＶの出力は、ｈｈｏｕｔｂがハイレベル（ｈｖｓ電圧レベル）となることから、出力部のＭＯＳトランジスタＰ１はオフとなり、ＭＯＳトランジスタＮ１はオン状態となることから、ソース線ＳＬには基準電圧０Ｖが出力される。
【０１２６】
続いて、ビット線電圧供給回路／センスアンプ回路７のうちビット線電圧供給回路７Ａのみを図８に示している。
【０１２７】
図８において、ビット線電圧供給回路７Ａは、ビット線への出力部（ＭＯＳトランジスタＮ０〜Ｎ３）と、各出力部に接続された正の高電圧レベルシフタＨＶからなっている。
【０１２８】
なお、このビット線電圧供給回路７Ａの各出力は、ＭＯＳトランジスタ（Ｔｒ１０〜Ｔｒ１３は書き込み時、オン状態、それ以外はオフ状態）を介して、出力端子（ｍｂｌ０〜ｍｂｌ３）となり、データ保護用メモリセルアレイの各々のドレインＤに接続されている。
【０１２９】
制御信号ｏｎｉ（ｉ＝０〜３）がハイレベル（電源電圧Ｖｃｃレベル）の時、正の高電圧レベルシフタＨＶの出力端子ｈｈｏｕｔがハイレベルとなることから、出力部のＭＯＳトランジスタＮｉ（ｉ＝０〜３）がオンすることでＭＯＳトランジスタＴｒｉ（ｉ＝０〜３）を介して、出力端子ｍｂｌｉ（ｉ＝０〜３）にｈｄの値、例えば、６Ｖが出力されるものである。
【０１３０】
データ保護用メモリセル内の書き込むべきメモリセルが、例えば、ＢＳ０とすれば、制御信号ｏｎ０がハイレベルで入力され、メモリセルＢＳ０のドレインに接続される出力端子ｍｂｌ０に、例えば、６Ｖが印加される。
【０１３１】
一方、書き込みを行わないデータ保護用メモリセルＢＳ１〜ＢＳ３のドレインには基準電圧０Ｖを印加するため、制御信号ｏｎ１〜ｏｎ３をロウレベル（基準電圧０Ｖレベル）にする。
【０１３２】
図２に図示していないが、リファレンスセル側のドレインＤにも同様なビット線電圧供給回路が設置されており、各ドレインＤを基準電圧０Ｖに印加している。
【０１３３】
これにより、メモリセルＢＳ０のフローティングゲートＦＧに電子を注入し、そのしきい値電圧Ｖｔｈを書き込み状態（４．５Ｖ以上）にすることで、データ領域の該当するブロックＢ０のデータ保護機能が有効となる。
【０１３４】
次に、データ保護用メモリセルアレイ４の消去であるが、この時はデータ保護用メモリセルと、全てのリファレンスセルが一括して消去される。
【０１３５】
図４のワード線電圧供給回路部５では、ｈｎｖｎｅｇに、例えば、−９Ｖが出力され、制御信号ｅｒｓｏｎがハイレベル（電源電圧Ｖｃｃレベル）に立ち上がり、制御信号ｍｗｌｏｎはロウレベル（基準電圧０Ｖレベル）にする。
【０１３６】
これにより、正の高電圧レベルシフタＨＶの出力端子ｈｈｏｕｔｂは、ハイレベル（ｈｈｗｌｍｘレベル）となることから、出力部のＭＯＳトランジスタＰ１はオフ状態、一方、ＭＯＳトランジスタＮ１はオン状態となる。
【０１３７】
また、負の高電圧レベルシフタＮＶの出力端子ｈｎｏｕｔは、ハイレベルとなることから電圧切換部のＭＯＳトランジスタＰ２はＯＦＦ状態、Ｎ２はＯＮ状態となる。
【０１３８】
従って、ワード線には、ｈｎｖｎｅｇレベル（例えば、−９Ｖ）が出力されることになる。
【０１３９】
ソース線電圧供給回路部６では、制御信号ｅｒｓｗｅｌをハイレベル（電源電圧Ｖｃｃレベル）に立ち上げる。これにより、正の高電圧レベルシフタＨＶの出力端子ｈｈｏｕｔｂはロウレベル（基準電圧）を出力し、出力部のＭＯＳトランジスタＰ１はＯＮ状態、一方、ＭＯＳトランジスタＮ１はオフ状態となるため、ｈｖｓが５Ｖであれば、ソース線には５Ｖが出力される。
【０１４０】
さらに、ビット線電圧供給回路／センスアンプ回路部７は、ＭＯＳトランジスタＴｒ１０〜Ｔｒ１３（図８を参照）、ＭＯＳトランジスタＴｒ００〜Ｔｒ０３（図２参照）、ＭＯＳトランジスタＴｒｐｖ、Ｔｒｅｖ、Ｔｒｒｅ（図２参照）をＯＦＦ状態に制御するため、各ドレインはオープン状態となる。
【０１４１】
以上において説明したように、表１にメモリセルの消去時の印加電圧を示しているが、データの保護機能を無効にする際には、ワード線に図４に示すワード線電圧供給回路部５においてｅｒｓｏｎ信号がハイレベルとなりｈｎｖｎｅｇ電圧（例えばＤＣ−９Ｖ）がゲートに出力される。このように、ワード線電圧供給回路部５から負電圧をゲートに印加し、ソース線電圧供給回路部６から高電圧を印加して、ソースＳとコントロールゲートＣＧ間に高電界を発生させ、ＦＮトンネル電流を利用して注入した電位を引き抜くことによって、データ保護用メモリセルアレイ４に書き込まれたセキュリティ情報およびリード／ベリファイ用リファレンスセルアレイ３に書き込まれているリファレンスの情報が消去される。
【０１４２】
最後に読出しについては、まず、ワード線電圧供給回路５において、制御信号ｍｗｌｏｎをロウレベル（基準電圧レベル）に、一方、制御信号ｅｒｓｏｎをロウレベル（基準電圧レベル）にする。
【０１４３】
これにより、負の高電圧レベルシフタ回路ＮＶの出力端子ｈｎｏｕｔはロウレベル（ｈｎｖｎｅｇレベル）となることから、電圧切換部のＭＯＳトランジスタＰ２はＯＮ状態、ＭＯＳトランジスタＮ２はＯＦＦ状態となり、電圧切換部からはＶｃｃレベルが出力される。
【０１４４】
そして、正の高電圧レベルシフタ回路ＨＶの出力端子ｈｈｏｕｔｂからハイレベル（ｈｈｗｌｍｘ電圧レベル）が出力されるため、出力部のＭＯＳトランジスタＰ１はオフ状態、一方、ＭＯＳトランジスタＮ１はオン状態となり、結果、ワード線には５Ｖが出力される。
【０１４５】
ソース線電圧供給回路部６は、書き込み時と同じ制御を行い、即ち、制御信号ｅｒｓｗｅｌをロウレベル（基準電圧レベル）にすることで、正の高電圧レベルシフタ回路ＨＶの出力は、ｈｈｏｕｔｂがハイレベル（ｈｖｓ電圧レベル）となることから、出力部のＭＯＳトランジスタＰ１はＯＦＦとなり、ＭＯＳトランジスタＮ１はオン状態となることから、ソース線には基準電圧０Ｖが出力される。
【０１４６】
一方、ビット線電圧供給回路／センスアンプ回路部７は、先に説明した通り、読み出し用リファレンスセルとの比較を行うことで、読出しを行うものである。
【０１４７】
【発明の効果】
以上のように、本発明によれば、データ保護用メモリセルアレイに記録されたセキュリティ情報を消去する場合には、それに対応したリード／ベリファイ用リファレンスセルも同時に消去することにより、デバイスそのものの読出、書込、消去といった基本的な機能を使用不能にするため、セキュリティを保つと共にテスト時間の短縮も視野に入れた、不揮発性半導体記憶装置のセキュリティ回路を得ることができるものである。
【図面の簡単な説明】
【図１】データ保護用メモリセルアレイを持つ本発明のフラッシュメモリの一実施形態を示すブロック図である。
【図２】本発明のフラッシメモリにおける読み出し／判定回路の一構成例を示す回路図である。
【図３】本発明の一実施形態の不揮発性半導体記憶装置におけるセキュリティ回路の一構成例を示すブロック図である。
【図４】図１のワードライン電圧供給回路の一構成例を示す回路図である。
【図５】高電圧レベルシフタ回路の一構成例を示す回路図である。
【図６】負電圧レベルシフタ回路の一構成例を示す回路図である。
【図７】図１のソース電圧供給回路の一構成例を示す回路図である。
【図８】図１のビットライン電圧供給回路の一構成例を示す回路図である。
【図９】従来のフラッシュメモリにおけるメモリセルの基本構造を示す断面図である。
【図１０】従来のフラッシュメモリにおけるメモリセルのしきい値電圧分布図である。
【図１１】メモリセルアレイの１ブロック分の回路図図である。
【図１２】データ保護用メモリセルアレイを持つ従来のフラッシュメモリのブロック図である。
【図１３】従来のセキュリティ回路の一構成例を示す回路図である。
【図１４】従来のフラッシュメモリにおけるトリプルセル構造を持つメモリセルの断面図である。
【符号の説明】
１ フラッシュメモリ
２ データ領域メモリセルアレイ
３ リファレンスセルアレイ
４ データ保護用メモリセルアレイ
５ ワード線電圧供給回路部
６ 共通ソース線電圧供給回路部
７ ビット線電圧供給回路／センスアンプ回路部
８ 制御回路部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a nonvolatile semiconductor memory device such as a flash memory or an EEPROM having a security circuit capable of protecting data such as preventing data falsification by a third party.
[0002]
[Prior art]
In recent years, non-volatile semiconductor memory devices have been required to have a data protection function. OTP (One Time Program) area where data can be written only once, data is written at the time of product shipment from a manufacturing factory, and then erased A data protection memory cell array is installed such that a third party cannot erase data, such as a permanent lock bit that prevents the third party from performing such operations.
[0003]
In this data protection memory cell array, a data area is addressed for data protection separately from a normal data area, data is written to the set data area by a specific method, and the predetermined address is set. Data protection is performed on a data area corresponding to information.
[0004]
When writing / erasing data to / from the data protection data area, as disclosed in JP-A-62-236053, data protection information (settings) written in these data protection memory cell arrays is used. By referring to the address, etc., it is determined whether the designated data area is rewritable / erasable, that is, whether it is a data area for data protection. If the designated area is not rewritable / erasable, that is, data protection In the case of the data area, the circuit configuration is such that the user is not allowed to write / erase.
[0005]
In this way, the circuit configuration is such that once a user writes an address into the data protection memory cell array, it cannot be rewritten. For this reason, the data written in these data protection memory cell arrays has a circuit configuration that cannot be erased again. This is because if the data protection information stored in the data protection memory cell array is erased, the data to be protected stored in the data area is not protected.
[0006]
However, in consideration of testability, it is necessary to incorporate a circuit for erasing the data protection memory cell array during the test. Conventionally, as this erase circuit, the data protection information is cleared by connecting an erase voltage application circuit to the source and word line of the data protection memory cell array and performing a specific operation.
[0007]
However, when an erasing circuit for the data protection memory cell array is built in, the protection data in the data protection memory cell array may be rewritten by a third party. When the data in the data protection memory cell array is rewritten, the data protection information for OTP or the like becomes invalid. This allows a third party to tamper with the data.
[0008]
Based on the above, FIG. 9 shows a schematic cross-sectional view of a memory cell of an ETOX (registered trademark of Intel Corporation) type flash memory as the most commonly used flash memory. Explained.
[0009]
As shown in FIG. 9, the memory cell 100 has a floating gate structure, a source S and a drain D are provided in a P-type semiconductor substrate 101, and a P-type semiconductor substrate (P well) between the source S and the drain D is provided. ) A floating gate FG is provided on 101 via a tunnel oxide film R1, and a control gate CG is provided on the floating gate FG via an interlayer insulating film R2.
[0010]
At the time of writing (programming) to the memory cell 100, as shown in Table 1, a positive high voltage (for example, DC 10V) is applied to the control gate CG, a positive voltage (for example, DC 6V) is applied to the drain D, A reference voltage (for example, 0 V) is applied to the source S and the P-type semiconductor substrate (well) 101.
[0011]
[Table 1]

[0012]
As a result, in the channel layer between the drain D and the source S, a large amount of current flows from the drain D to the source S, channel hot electrons are generated in a portion where the electric field near the drain D region is high, and electrons are generated in the floating gate FG. By being injected, the threshold voltage of the memory cell is raised to enter a write state.
[0013]
On the other hand, when erasing data from the memory cell 100, as shown in Table 1, a negative voltage (for example, DC-9V) is applied to the control gate CG and a positive voltage (for example, DC 5V) is applied to the source S. Then, a reference voltage (for example, 0 V) is applied to the P-type semiconductor substrate (well) 101, and the drain D is opened.
[0014]
As a result, electrons are extracted from the floating gate FG to the source S region, the threshold voltage of the memory cell 100 is lowered, and an erased state is set.
[0015]
When reading data from the memory cell 100, as shown in Table 1, a positive voltage (for example, DC 5V) is applied to the control gate CG of the memory cell 100 to be read, and the drain D of the memory cell 100 and the memory cell 100 are separately installed. For example, DC1V is applied to the drain D of the read reference cell (having the threshold voltage of the memory cell in a predetermined erase state in advance), and the current value flowing through both cells is supplied to the sense amplifier S / A. The stored data is detected by comparing and converting to voltage values.
[0016]
The threshold voltage Vth of the memory cell 100 in the written (programmed) state is different from the threshold voltage Vth of the memory cell 100 in the erased (erased) state, and its distribution state is shown in FIG.
[0017]
In FIG. 10, the horizontal axis indicates the threshold voltage Vth of the memory cell, and the vertical axis indicates the number of memory cells. The threshold voltage Vth of the memory cell in the erased state falls within DC 1.5V to 3.0V, The write and erase conditions are controlled so that the threshold voltage Vth of the memory cell in the written state falls within 4.5V or more.
[0018]
This control is performed by applying a write pulse in a write operation and then comparing (write verify) with a threshold voltage Vth of a write reference cell, which will be described later. On the other hand, in an erase operation, after applying the erase pulse, While comparing (erasing verify) with the threshold voltage Vth of the erasing reference cell, a control is performed so as to be within the predetermined threshold voltage Vth by applying a write or erase pulse.
[0019]
An example of a memory cell array for one block of the data area memory cell array is shown in FIG. In general, a plurality of blocks are gathered to form a data area memory cell array, and the data area memory cell array for one block has a plurality of memory cells 100 arranged in a matrix (vertical and horizontal) direction as shown in FIG. Has been placed. The control gate CG of m memory cells 100 is connected to the word line WL0, and so on to the word lines WL1 to WLn-1. Further, the drain D of n memory cells 100 is connected to the bit line BL0, and so on to the bit lines BL1 to BLm-1. Sources S of memory cells in the same block are connected to a common source line SL.
[0020]
FIG. 12 is a block diagram showing a main configuration of a flash memory having a conventional data protection memory cell array. In FIG. 12, the flash memory 110 includes a data area memory cell array 111, a reference cell array 112, a data protection memory cell array 113, a word line voltage supply circuit unit 114, a common source line voltage supply circuit unit 115, a bit line. A voltage supply circuit / sense amplifier circuit unit 116 and a control circuit unit 117 for controlling each unit are provided.
[0021]
The data area memory cell array 111 stores original data.
[0022]
The reference cell array 112 includes reference memory cells such as a write verification reference cell, an erase verification reference cell, and a read reference cell.
[0023]
The data protection memory cell array 113 specifies a predetermined area of the data area memory cell array 111 and stores an address for performing data protection for the area. The reference cell array 112 and the data protection memory cell array 113 are basically composed of the same memory cells as the data area memory cell array 111.
[0024]
The word line voltage supply circuit unit 114 includes a data area memory cell array word line voltage supply circuit 114A, a reference cell array word line voltage supply circuit 114B, and a data protection memory cell array word line voltage supply circuit 114C. Based on the control signal and address signal from the circuit unit 117, the word lines WL0 to WLn-1 are selectively driven by increasing the voltage to various voltages as shown in Table 1 above.
[0025]
The common source line voltage supply circuit 115 includes a data region memory cell array common source line voltage supply circuit 115A, a reference cell array common source line voltage supply circuit 115B, and a data protection memory cell array common source line voltage supply circuit 115C. Based on the control signal and the address signal from the control circuit unit 117, the common source line SL that shares the source S in the same block is selected and set to a voltage as shown in Table 1 (or Table 2 described later). The common source line SL is driven by boosting the voltage.
[0026]
The bit line voltage supply circuit / sense amplifier circuit unit 116 sets the bit lines BL0 to BLm-1 of the data area memory cell array 111 and the data protection memory cell array 113 based on the control signal and the address signal from the control circuit unit 117. The voltage is boosted to the voltage shown in Table 1 (or Table 2 described later) and selectively driven, and the current flowing through the selected bit line during writing, erasing, and reading is separately provided. Compared with the currents flowing in the reference cells for writing verification, erasing verification, and reading in the cell array 112, the sense amplifier circuit makes a determination, and verification or data reading is performed.
[0027]
FIG. 13 shows a circuit example of the data protection memory cell array 113 and related circuits.
[0028]
In FIG. 13, in the data protection memory cell array 113, one word line in which a plurality of memory cells share a control gate CG is connected to the data protection memory cell array word line voltage supply circuit 114C, and each source line Are commonly connected to the data protection memory cell array source line voltage supply circuit 115C. The drain D of the memory cell of the data protection memory cell array 113 is connected to the bit line voltage supply circuit / sense amplifier circuit unit 116 via each bit line.
[0029]
In accordance with the address data stored in the data protection memory cell array 113, the control circuit unit prevents security from being applied to the corresponding area of the data area memory cell array 111, and vice versa. 117 controls. That is, the presence or absence of data protection for the corresponding area in the data area memory cell array 111 is determined based on the security information (address) stored in the memory cell in the data protection memory cell array 113.
[0030]
When one memory cell in a data protection memory cell array 113 is set in a write state (threshold voltage is 4.5 V or more), the data is read by the bit line voltage supply circuit / sense amplifier circuit unit 116, and the memory It is determined that the cell is in a write state, and the information is output to the control circuit unit 117.
[0031]
Thereafter, the control circuit unit 117 performs data protection by prohibiting erasure and writing (data alteration) of the corresponding area in the data area memory cell array 111.
[0032]
On the contrary, if one memory cell in a data protection memory cell array 113 is in an erased state (threshold voltage is 1.5 V to 3.0 V), the bit line voltage supply circuit / sense amplifier circuit unit 116 The data is read, and it is determined that the memory cell is in the erased state, and the information is output to the control circuit unit 117.
[0033]
The control circuit unit 117 does not prohibit erasing and writing of the corresponding area in the data area memory cell array 111, and the user can freely rewrite data.
[0034]
In this way, by erasing the memory cells in the data protection memory cell array 113, it is possible to cancel the data protection of the corresponding area in the data area memory cell array 111 to which security has been applied so far. The above writing, erasing and reading are realized by applying various voltages shown in Table 1 to each part of the memory cell as described above.
[0035]
[Problems to be solved by the invention]
However, when the threshold voltage of the data protection memory cell array 113 is increased for some reason in the conventional manufacturing process and the memory cell of the data protection memory cell array 113 is set, data protection is performed. If the data in the corresponding area of the memory cell array 113 is protected and does not have the erase circuit as described above, the test cannot be performed. It is necessary to erase data from the data protection memory cell array 113 at the initial stage of the device test.
[0036]
However, in the case where the erasing circuit as described above is provided, if the data protection memory cell array is erased by a third party after the product is shipped, the protected data can be altered. Therefore, it is necessary to add some kind of security circuit for preventing erasure before the product is shipped from the manufacturing factory.
[0037]
This is because, as described above, when the threshold voltage is high in the manufacturing process, the security is activated in the writing state, and the test cannot be performed. There is a method called laser trim that cuts wiring and the like and writes security information like a fuse-type mask ROM, but the cost increases due to the addition of a separate process, which is not a very good method.
[0038]
The present invention has been made in view of the above-described conventional circumstances, and provides a nonvolatile semiconductor memory device capable of preventing data tampering due to a change in security information by a third party and improving testability. Objective.
[0039]
[Means for Solving the Problems]
A nonvolatile semiconductor memory device according to the present invention protects data stored in a corresponding area of a data area memory cell array based on data stored in a data protection memory cell array, and also includes a data protection memory cell array and a memory of the data area memory cell array. In the nonvolatile semiconductor memory device in which the cell information can be read using the reference cell, when erasing the data in the memory cell for data protection, it is provided with a security circuit that simultaneously erases the data in the reference cell, This achieves the above object.
[0040]
Preferably, the memory cell in the nonvolatile semiconductor memory device of the present invention includes at least a gate, a drain, and a source, and is composed of a floating gate field effect transistor capable of electrically writing and erasing information. The protection memory cell array stores data protection information for making it impossible to rewrite and erase the data stored in the memory cells in the corresponding area of the data area memory cell array.
[0041]
Further preferably, in the security circuit in the nonvolatile semiconductor memory device of the present invention, the gate of the data protection memory cell and the gate of the reference cell are commonly connected, and an erase voltage can be simultaneously applied to each gate. The gate voltage supply means, and the source of the data protection memory cell and the source of the reference cell are connected in common, and have a source voltage supply means capable of simultaneously applying an erase voltage to each source.
[0042]
Further preferably, the source voltage supply means in the nonvolatile semiconductor memory device of the present invention simultaneously applies a high voltage to each source of the memory cell and the reference cell of the data protection memory cell array, and the gate voltage supply means By simultaneously applying a negative voltage to the gates of the cells, the threshold voltage of both cells is decreased simultaneously when the threshold voltage of one of the cells is decreased.
[0043]
Further preferably, the reference cell in the nonvolatile semiconductor memory device of the present invention verifies the threshold voltage of the memory cell at the time of writing / erasing to the memory cell in the data area memory cell array and the data protection memory cell array. And a reference cell for comparison of threshold voltages at the time of reading.
[0044]
Further preferably, in the nonvolatile semiconductor memory device of the present invention, the reference cell to be erased is only the reference cell for threshold voltage comparison at the time of reading.
[0045]
Further preferably, the reference cell in the nonvolatile semiconductor memory device of the present invention is only a reference cell for threshold voltage comparison at the time of reading.
[0046]
Further preferably, in the nonvolatile semiconductor memory device of the present invention, the data area memory cell array is erased in units of blocks, and the corresponding area for data protection is also set in units of blocks.
[0047]
Further preferably, in the nonvolatile semiconductor memory device of the present invention, the data protection information stored in the data protection memory cell is information corresponding to a block of the data area memory cell array.
[0048]
Further preferably, in the security circuit in the nonvolatile semiconductor memory device of the present invention, the high voltage is applied to the source in the circuit configuration according to claim 4, but the channel (well) between the source and the drain in the semiconductor substrate is applied. Thus, the threshold voltage of the memory cells in both memory cell arrays is lowered.
[0049]
Further preferably, the security circuit in the nonvolatile semiconductor memory device of the present invention lowers the threshold voltage of the memory cells in both memory cell arrays by simultaneously applying a voltage higher than that of claim 4 to both sources.
[0050]
Further preferably, the security circuit in the nonvolatile semiconductor memory device of the present invention is configured such that the voltage applied to both sources simultaneously with the voltage higher than that of claim 4 is applied to the channel, so that the memory cell in both memory cell arrays is provided. Lower the threshold voltage.
[0051]
Further, preferably, the security circuit in the nonvolatile semiconductor memory device of the present invention applies a negative voltage to both sources and applies a high voltage to the word line so that the threshold voltage of the memory cells in both memory cell arrays To raise.
[0052]
Further, preferably, the security circuit in the nonvolatile semiconductor memory device of the present invention applies a negative voltage to both sources to the channel so that the threshold voltage of the memory cells in both memory cell arrays is applied. To raise.
[0053]
Further, preferably, the security circuit in the nonvolatile semiconductor memory device of the present invention applies a voltage higher than the high voltage applied to the above-described word line so as to set the threshold voltage of the memory cells in both memory cell arrays. Raise.
[0054]
With the above configuration, when erasing the data protection memory cell array, the security information is erased by erasing the reference cell information connected to the reference bits used at the time of read / program verify and erase verify. In this case, since the device cannot perform operations such as reading, writing, and erasing, data alteration by a third party can be prevented. In addition, when the data protection memory cell array is erased, the reference cell information is also erased at the same time, so that the testability can be improved.
[0055]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a case where the present invention is applied to a flash memory as an embodiment of the nonvolatile semiconductor memory device of the present invention will be described with reference to the drawings.
[0056]
FIG. 1 is a block diagram showing an embodiment of a flash memory of the present invention having a data protection memory cell array.
[0057]
In FIG. 1, a flash memory 1 includes a data area memory cell array 2, a reference cell array 3, a data protection memory cell array 4, a word line voltage supply circuit unit 5 as a word voltage supply means, and a source voltage supply means. A common source line voltage supply circuit unit 6, a bit line voltage supply circuit / sense amplifier circuit unit 7, and a control circuit unit 8 that controls each unit are provided.
[0058]
The data area memory cell array 2 is composed of a plurality of blocks Bi (i = 0 to 3; B0 to B3), and stores original data.
[0059]
The reference cell array 3 includes a write verification reference cell, an erase verification reference cell, and a read reference cell.
[0060]
The data protection memory cell array 4 stores a predetermined area of the data area memory cell array 2 and stores an address (data protection information) for performing data protection on the area.
[0061]
The word line voltage supply circuit unit 5 includes a data area memory cell array word line voltage supply circuit 5A and a reference cell array / data protection memory cell array word line voltage supply circuit 5B, and receives control signals and addresses from the control circuit unit 8. Based on the signals, the word lines WL0 to WLn-1 are selectively driven by boosting the voltages as shown in Table 1 above.
[0062]
The common source line voltage supply circuit unit 6 includes a data area memory cell array common source line voltage supply circuit 6A and a reference cell array / data protection memory cell array common source line voltage supply circuit 6B. Based on the signal and the address signal, the common source line SL obtained by sharing the source S in the same block is selectively driven by increasing the voltage to various voltages as shown in Table 1 (or Table 2 described later). .
[0063]
The bit line voltage supply circuit / sense amplifier circuit unit 7 applies the bit lines BL0 to BLm-1 of the data area memory cell array 2 and the data protection memory cell array 4 based on the control signal and the address signal from the control circuit unit 8. These are selectively driven by boosting to various voltages as shown in Table 1 (or Table 2 to be described later), and the current flowing through the selected bit line is separately set during writing, erasing, and reading. In comparison with the currents flowing in the reference cells for writing verification, erasing verification, and reading in the reference cell array 3, determination is made by the sense amplifier circuit to perform verification or data reading.
[0064]
The feature of the present invention is that the word line voltage supply circuit 5 and the source line voltage supply circuit 6 are shared by the reference cell array 3 and the data protection memory cell array 4, and the same word line drive voltage and the same source line drive voltage are used. Is applied. These circuits drive the respective word lines and bit lines by boosting them to various voltages as shown in Table 1 based on a control signal from the control circuit unit 8.
[0065]
Here, the related circuit of the characteristic part of the present invention, that is, the reference cell array 3, the data protection memory cell array 4, the reference cell array / data protection memory cell array word line voltage supply circuit 5B, the reference cell array / data protection memory cell array common source The security circuit having the line voltage supply circuit 6B, the bit line voltage supply circuit / sense amplifier circuit unit 7 and the control circuit unit 8 will be described in more detail with reference to FIGS.
[0066]
2 and 3, the read / decision circuit 10 for the data protection memory cell array 4 in the flash memory 1 includes a reference cell array 3, a reference cell array / data protection memory cell array word line voltage supply circuit 5B, and a reference cell array / data. A protective memory cell array common source line voltage supply circuit 6B, a bit line voltage supply circuit / sense amplifier circuit unit 7 including a bit line voltage supply circuit 7A and a sense amplifier circuit 7B, and a control circuit unit 8 are provided. Here, the control circuit unit 8 inputs the output of the sense amplifier S / A of the sense amplifier circuit 7B, as well as the bit line selection signals CSEL0 to CSEL3 and the control signal RSEL. PV, RSEL EV, RSEL RE is output.
[0067]
The data protection memory cell array 4 includes a plurality of data protection memory cells BSi (i = 0 to 3; BS0 to BS3). For example, if the data protection memory cell BSi is in a writing state, the data protection memory cell array 4 Security is applied to the block (or the corresponding area) of the corresponding data area memory cell array 2, and the data of the block (or the corresponding area) cannot be erased and rewritten.
[0068]
On the other hand, if the data protection memory cell BSi (i = 0 to 3) is in the erased state, the block (or the corresponding area) of the memory cell area (data area) of the corresponding data area memory cell array 2 does not work. The data in the block (or the corresponding area) can be freely erased and rewritten.
[0069]
In the data protection memory cell array 4, here, four data protection memory cells BSi are connected to the word line voltage supply circuit 5B of the data protection memory cell BSi as one word line WLS by sharing each control gate CG. In addition, each source is commonly connected to the source line voltage supply circuit 6B of the data protection memory cell BSi.
[0070]
Further, a read reference cell Cell of the reference cell array 3 RE, reference cell for write verification Cell PV, erase verification reference cell Cell Each control gate CG of EV is shared, and is connected as one word line WLref to the word line WLS from the previous data protection memory cell array 4, and each source line SL is also shared, Are connected to the source line from the data protection memory cell array 4.
[0071]
First, the operation of the data protection memory cell array 4 and related circuits will be described.
[0072]
The data area memory cell array 2 is composed of four blocks B0 to B3. For example, one memory cell in the data protection memory cell array 4 indicates whether or not to protect data stored in one block. I am in charge.
[0073]
That is, the necessity of data protection for a predetermined block in the data area memory cell array 2 is determined by the security information of one memory cell in the data protection memory cell array 4.
[0074]
When one memory cell in a certain data protection memory cell array 4 is set in a write state (threshold voltage is 4.5 V or more), the bit line voltage supply circuit / sense amplifier circuit unit 7 reads the memory cell. It is determined that the memory cell is in the writing state, and the determination information of the memory cell is output from the sense amplifier S / A to the control circuit unit 8.
[0075]
Thereafter, the control circuit unit 8 prohibits erasure and writing of the corresponding block in the data area memory cell array 2 so that data alteration by a third party is not possible, that is, data protection is performed.
[0076]
Conversely, if one memory cell in a certain data protection memory cell array 4 is in an erased state (threshold voltage is 1.5 V to 3.0 V), the bit line voltage supply circuit / sense amplifier circuit 7 reads the data. The memory cell is determined to be in the erased state, and the determination information of the memory cell is output from the sense amplifier S / A to the control circuit unit 8.
[0077]
The control circuit unit 8 can freely rewrite data without prohibiting writing and erasing of the corresponding block in the data area memory cell array 2.
[0078]
Further, by erasing the memory cells in the data protection memory cell array 4, the operation is performed so that the data protection of the corresponding block in the data area memory cell array 2 to which the security has been applied can be canceled.
[0079]
The above writing, erasing, and reading are as described above, and are realized by applying various voltages shown in Table 1 to the memory cell.
[0080]
First, in writing to the data protection memory cell BSi, a positive high voltage (for example, DC 10V) is applied to the word line WLS, and a positive voltage (for example, DC 6V) is applied to the bit line of the memory cell to which writing is performed. A reference voltage (for example, 0 V) is applied to the bit line of the cell, and a reference voltage (for example, 0 V) is applied to the source S and the P-type semiconductor substrate (channel; P well) (see Table 1).
[0081]
As a result, a large amount of current flows from the drain D to the source S in the channel layer between the source S and the drain D, channel hot electrons are generated in a portion where the electric field near the drain D region is high, and electrons are injected into the floating gate FG. As a result, the threshold voltage of the memory cell is raised and the memory cell is brought into a write state.
[0082]
On the other hand, in erase (erase), a negative voltage (for example, DC-9V) is applied to the word line WLS, a positive voltage (for example, 5V) is applied to the source S, and a reference voltage (for example, to the P-type semiconductor substrate (P well)). 0V) is applied, and the drain D is opened.
[0083]
As a result, electrons are extracted from the floating gate FG to the source S region, the threshold voltage of the memory cell is lowered, and the erase state is set. This erasing is performed simultaneously with the data protection memory cell array 4 and the reference cell array 3 (for reading, writing verification, and erasing verification).
[0084]
Next, the operation of the reference cell array 3 and related circuits for reading from the data protection memory cell array 4 will be described.
[0085]
A positive voltage (for example, DC 5.0 V) is applied to the word line WLS input to the control gate CG of the data protection memory cell BSi of the data protection memory cell array 4. The common source line SL and the P-type semiconductor substrate (channel; P well) connected to the source S of each memory cell are set to a reference voltage of 0V.
[0086]
In order to select the bit line (for example, BL0) connected to the memory cell to be read from the bit lines BL0 to BL3 connected to the drain D of the memory cell, the bit line selection signal CSEL0 from the control circuit unit 8 is set to the high level. Then, the MOS transistor T00 is turned on. The other bit line selection transistors T01 to T03 are turned off.
[0087]
The threshold voltage of the memory cell is verified by comparing with the threshold voltage (for example, 3.8 V) of the read reference memory cell Cell_RE that has already been written and has a predetermined threshold voltage. Note that a reference memory cell Cell_PV for writing verification (threshold voltage 4.5V) and a reference memory cell Cell_EV for erasing verification (threshold voltage 3.0V) are also provided. Description is omitted.
[0088]
MOS transistor T connected to reference cell Cell_RE for reading_rREIn order to turn on, the selection signal RSEL_RE from the control circuit unit 8 is set to the high level, and the read reference memory cell Cell_RE is selected.
[0089]
The same positive voltage (for example, DC5V) as that of the word line WLS is also applied to the reference cell word line WLref line (connected to the word line WLS of the data protection memory cell array described above).
[0090]
The drain D of the memory cell is connected to the memory cell by a drain bias (Drain # bias # Ref) circuit 71 and a reference drain bias (Drain # bias # Ref) circuit 72 in consideration of disturbance to the memory cell at the time of reading. Node BL_MEM and node BL_Ref are limited to 1 V or less.
[0091]
A current is supplied from the power supply Vcc to the selected data protection memory cell via the load circuit (LOAD) 73, and a current is supplied from the power supply Vcc via the load circuit (LOAD) 74 to the selected read reference. It is supplied to the cell Cell_RE.
[0092]
In the selected memory cell in the data protection memory cell array 4, a current flows in accordance with the write or erase state. Here, if the threshold voltage of the selected memory cell is in a write state (threshold voltage is 4.5 V or more), the current flowing through the node BL_MEM is less than the current flowing through the node BL_Ref on the reference cell side. Become. This difference in current value is converted into a difference in voltage value at the nodes SAIN and SAIN_Ref in the input stage of the sense amplifier S / A and is input to the input stage of the sense amplifier S / A.
[0093]
In this case, the voltage VSAIN input to the sense amplifier S / A becomes higher than the voltage VSAIN_Ref due to a voltage drop caused by the load circuits 73 and 74. As a result, the sense amplifier S / A outputs a high level “1” to the control circuit unit 8.
[0094]
On the contrary, if the selected memory cell in the data protection memory cell array 4 is in the erased state (threshold voltage is 1.5 V to 3.0 V), the sense amplifier S is caused by the voltage drop caused by the load circuits 73 and 74. The voltage VSAIN input to / A is lower than the voltage VSAIN_Ref. As a result, the sense amplifier S / A outputs a low level “0” to the control circuit unit 8.
[0095]
Thereby, the data protection memory cell BSi can be read using the read reference cell Cell_RE.
[0096]
The read result is output to the control circuit unit 8, and the control circuit unit 8 determines whether or not the security of the corresponding block in the data area memory cell array 2 is necessary according to the read result “1” or “0”. If the corresponding data protection memory cell is in the writing state), erasure and writing to the corresponding block are prohibited.
[0097]
On the other hand, if security is not possible (the corresponding data protection memory cell is in the erased state), erasure and writing to the corresponding block can be freely performed.
[0098]
Data read from the data area memory cell array 2 is performed in the same manner as the method for reading the data protection memory cell using the read reference cell Cell_RE. In this case, the data protection memory cell array 4 in FIG. 3 is replaced with the data area memory cell array 2.
[0099]
However, in order to falsify (data rewrite) the data in the block of the data area memory cell array 2 to which a third party has security, when trying to erase the corresponding data protection memory cell BSi, At the same time, the reference cell array (reading, writing verification, and erase verification reference cells) is also erased to enter an erased state.
[0100]
Thus, in the nonvolatile semiconductor semiconductor device in which the data protection memory cell BSi is once erased for releasing the security, the threshold voltage of the read reference cell is the threshold voltage (1. 5V to 3.0V), when data in the data area memory cell is subsequently read out, data that should surely be "0" in the output of the sense amplifier S / A in the erased state is stored. In such a memory cell, an output of “1” is also output, and correct data cannot be read out.
[0101]
Further, the reference cell for programming verification and the reference cell for erasing verification are similarly in the erased state, and the preset threshold voltage values (4.5 V, 3.0 V) are changed. At the time of erasing, verification (verification) as to whether or not a predetermined value has been reached cannot be performed, so that the nonvolatile semiconductor memory device cannot perform its original function and cannot be used as a device.
[0102]
More specifically, the data protection memory cell array 4 for recording data protection information and the read / verify reference cell 3 erasing circuit are shared, and erasing is simultaneously performed. When the read / verify reference cell 3 is erased, the nonvolatile memory cannot serve as a memory, and as a result, falsification of data is prevented.
[0103]
As a result, the non-volatile semiconductor memory device that has been tampered with and rewritten by the third party can be identified and removed from the market.
[0104]
In addition, in the test process before product shipment from the factory, it is easy to test all memory cells for writing, reading, and erasing after batch erasing the nonvolatile semiconductor memory device (data protection memory cells are also erased). Since a special circuit is not necessary for preventing falsification of protection data after product shipment, there is no increase in circuit scale due to this.
[0105]
In addition, since the data protection memory cell array 4 and the reference cell array 3 share the word line WL and the source line SL and can be erased and tested at the same time, the test sequence can be simplified. Test time can be shortened.
[0106]
In this embodiment, the point is that the data protection memory cell array 4 and the reference cell array 3 (for writing verification, erasing verification, and reading) are erased at the same time. However, the present invention is applicable if the two memory cell arrays 3 and 4 are formed of a nonvolatile semiconductor memory device. Therefore, for example, the present invention can be easily applied to NAND type, AND type, NOR type, ACT (Asymmetrical Contactless Transistor) type memory cell array configurations having different configurations of the memory cell arrays 3 and 4.
[0107]
In the ACT type memory cell array configuration, the threshold voltage values in the written state and the erased state are reversed so that the written state has a threshold voltage of 3.0 V or lower and the erased state becomes 4.5 V or higher. Then, after erasing all at once, security can be applied by setting the data protection memory cell in charge of the security block to the write state, which is the same as in the case of the present embodiment.
[0108]
The above-mentioned write application voltage, erase application voltage, and read application voltage are merely examples. For example, although an example in which a negative voltage is applied to the word line WL at the time of erasing has been described, a method of applying a reference voltage of 0 V may naturally be used.
[0109]
Further, the description so far has been made on a binary nonvolatile semiconductor memory device having a value of “1” and a value of “0”. It goes without saying that the present invention can be applied even to an apparatus.
[0110]
In the present embodiment, writing and erasing using hot electrons have been described as an example. However, a triple well structure (a P well having a P type semiconductor substrate and a channel layer as shown in FIG. 14) is used as a memory cell configuration. A structure having an N well that electrically isolates the source S and the drain D), a predetermined voltage is applied to the P well, and the source S and the drain D and the channel layer therebetween are set to the same potential, The present invention can be easily applied to a system in which the threshold voltage of a memory cell is lowered by injecting or extracting electrons between the channel layer and the floating gate FG by an FN (Fowler-Nordheim) tunnel phenomenon. An example of voltage application in this case is shown in Table 2.
[0111]
[Table 2]

[0112]
Table 2 is an example of channel erasure in which hot electrons are used for writing and electrons are extracted from the floating gate FG to the channel layer by FN tunneling. The description of the drain applied voltage at the time of writing in Table 1 and Table 2 above means that 6 V is applied to the drain D of the memory cell to be written, and 0 V is applied to the drain D of the memory cell not to be written. is there.
[0113]
In the present embodiment, the data protection memory cell array 4 is provided corresponding to a predetermined block of the data area memory cell array 2, but the predetermined block may be divided into several blocks. , It may correspond to a predetermined area within a predetermined block or between predetermined blocks, or may be another method. For example, a method of storing memory cell addresses in bit units (first address, last address) may be used.
[0114]
However, the address (protection data) stored in the data protection memory cell BSi requires less data protection memory cells BSi if the block number is used in units of blocks, and in the case of a nonvolatile semiconductor memory device Since erasure is performed in units of blocks or all blocks, consistency is good.
[0115]
Further, in this embodiment, the example of erasing the data protection memory cell has been described as an example in which all the reference cells are in the erased state.For example, even when only the reference cell for reading is erased, reading is impossible and simple security is achieved. Although this can be realized, this can be easily realized by sharing only the word line WL connected to the control gate CG of the read reference cell with the data protection memory cell array.
[0116]
In the present invention, the data protection memory cell array 4 that has been erased for data falsification cannot operate normally as a nonvolatile semiconductor memory device, but the data area memory cell is protected. If it is desired to add a block to another block later, it can be easily realized because only the corresponding data protection memory cell is set in the write state.
[0117]
Although not specifically described in the present embodiment, a specific example of the word line voltage supply circuit 5 (gate voltage supply means) will be described in more detail.
[0118]
The word line voltage supply circuit 5 in FIG. 4 includes a word line output unit, a voltage switching unit (switching between Vcc level and hnvneg level), a positive high voltage level shifter circuit HV, and a negative high voltage level shifter circuit NV.
[0119]
A specific example of the positive high voltage level shifter circuit HV is shown in FIG. 5, and a specific example of the negative high voltage level shifter circuit NV is shown in FIG.
[0120]
In FIG. 5, the positive high voltage level shifter circuit HV converts the level to a high level (voltage hin level) when the input signal in is at a high level (power supply voltage Vcc level), while the input signal in is at a low level (reference level). When the voltage is 0 V level, the level is converted to a low level (reference voltage 0 V level) and output from the output hhout. Note that hhoutb is an inverting output terminal of hhout.
[0121]
In FIG. 6, the negative high voltage level shifter circuit NV converts the level to a high level (power supply voltage Vcc level) when the input signal in is at a high level (power supply voltage Vcc level). When the reference voltage is 0 V level, the level is converted to a low level (negative high voltage hnin level) and output from the output hnout. Note that hnoutb is an inverted output terminal of hnout.
[0122]
First, in writing to the data protection memory cell, for example, 10V is output to the signal lines hhwlmx and hhin, and the control signal mwlon is set to the high level.
[0123]
As a result, the output terminal hhoutb of the positive high voltage level shifter circuit HV is at the low level, so that the MOS transistor P1 in the word line output section is turned on and the MOS transistor N1 is in the off state. Is output.
[0124]
Although not specifically described in the present embodiment, a specific example of the source line voltage supply circuit 6 (source voltage supply means) will be described in more detail.
[0125]
In FIG. 7, the source line voltage supply circuit 6 includes an output section to the source line SL and a positive high voltage level shifter circuit HV. By setting the control signal erswel to the low level (reference voltage level), the output of the positive high voltage level shifter circuit HV becomes the high level (hvs voltage level) of hhoutb, so that the MOS transistor P1 in the output section is turned off. Since the MOS transistor N1 is turned on, the reference voltage 0V is output to the source line SL.
[0126]
Subsequently, only the bit line voltage supply circuit 7A of the bit line voltage supply circuit / sense amplifier circuit 7 is shown in FIG.
[0127]
In FIG. 8, the bit line voltage supply circuit 7A includes an output section (MOS transistors N0 to N3) to the bit line and a positive high voltage level shifter HV connected to each output section.
[0128]
Each output of the bit line voltage supply circuit 7A becomes an output terminal (mb10 to mbl3) via a MOS transistor (Tr10 to Tr13 are in an on state at the time of writing and the others are in an off state). It is connected to each drain D of the cell array.
[0129]
When the control signal oni (i = 0 to 3) is at the high level (power supply voltage Vcc level), the output terminal hhout of the positive high voltage level shifter HV is at the high level, so that the MOS transistor Ni (i = 0) in the output section. -3) is turned on, the value of hd, for example, 6V, is output to the output terminal mbli (i = 0-3) via the MOS transistor Tri (i = 0-3).
[0130]
If the memory cell to be written in the data protection memory cell is, for example, BS0, the control signal on0 is input at a high level, and, for example, 6V is applied to the output terminal mbl0 connected to the drain of the memory cell BS0. The
[0131]
On the other hand, since the reference voltage 0V is applied to the drains of the data protection memory cells BS1 to BS3 that are not written, the control signals on1 to on3 are set to the low level (reference voltage 0V level).
[0132]
Although not shown in FIG. 2, a similar bit line voltage supply circuit is provided for the drain D on the reference cell side, and each drain D is applied to the reference voltage 0V.
[0133]
As a result, by injecting electrons into the floating gate FG of the memory cell BS0 and setting the threshold voltage Vth to the write state (4.5 V or higher), the data protection function of the corresponding block B0 in the data area is effective. Become.
[0134]
Next, the data protection memory cell array 4 is erased. At this time, the data protection memory cell and all the reference cells are erased collectively.
[0135]
In the word line voltage supply circuit unit 5 of FIG. 4, for example, -9V is output to hnvneg, the control signal erson rises to a high level (power supply voltage Vcc level), and the control signal mwlon goes to a low level (reference voltage 0V level). To do.
[0136]
As a result, the output terminal hhoutb of the positive high voltage level shifter HV is at the high level (hhwlmx level), so that the MOS transistor P1 in the output section is turned off, while the MOS transistor N1 is turned on.
[0137]
Further, since the output terminal hnout of the negative high voltage level shifter NV is at a high level, the MOS transistor P2 of the voltage switching unit is turned off and N2 is turned on.
[0138]
Therefore, the hnvneg level (for example, −9 V) is output to the word line.
[0139]
In the source line voltage supply circuit unit 6, the control signal erswel is raised to a high level (power supply voltage Vcc level). As a result, the output terminal hhoutb of the positive high voltage level shifter HV outputs a low level (reference voltage), the MOS transistor P1 in the output section is in the ON state, while the MOS transistor N1 isoffTherefore, if hvs is 5V, 5V is output to the source line.
[0140]
Further, the bit line voltage supply circuit / sense amplifier circuit unit 7 includes MOS transistors Tr10 to Tr13 (see FIG. 8), MOS transistors Tr00 to Tr03 (see FIG. 2), MOS transistors Trpv, Trev, and Trere (see FIG. 2). Are controlled in the OFF state, so that each drain is in an open state.
[0141]
As described above, the applied voltage at the time of erasing the memory cell is shown in Table 1. However, when invalidating the data protection function, the word line voltage supply circuit unit 5 shown in FIG. In FIG. 5, the erson signal becomes high level, and the hnvneg voltage (for example, DC-9V) is output to the gate. In this way, a negative voltage is applied to the gate from the word line voltage supply circuit unit 5 and a high voltage is applied from the source line voltage supply circuit unit 6 to generate a high electric field between the source S and the control gate CG. By extracting the injected potential using the tunnel current, the security information written in the data protection memory cell array 4 and the reference information written in the read / verify reference cell array 3 are erased.
[0142]
Finally, for reading, first, in the word line voltage supply circuit 5, the control signal mwlon is set to the low level (reference voltage level), while the control signal erson is set to the low level (reference voltage level).
[0143]
As a result, the output terminal hnout of the negative high voltage level shifter circuit NV becomes low level (hnvneg level), so that the MOS transistor P2 of the voltage switching unit is in the ON state, the MOS transistor N2 is in the OFF state, and the Vcc from the voltage switching unit. The level is output.
[0144]
Since a high level (hhwlmx voltage level) is output from the output terminal hhoutb of the positive high voltage level shifter circuit HV, the MOS transistor P1 in the output section is turned off, while the MOS transistor N1 is turned on. As a result, the word 5V is output to the line.
[0145]
The source line voltage supply circuit unit 6 performs the same control as that at the time of writing, that is, by setting the control signal erswel to a low level (reference voltage level), the output of the positive high voltage level shifter circuit HV hvs voltage level), the MOS transistor P1 of the output section is turned off and the MOS transistor N1 is turned on, so that the reference voltage of 0 V is output to the source line.
[0146]
On the other hand, as described above, the bit line voltage supply circuit / sense amplifier circuit unit 7 performs reading by comparing with the reference cell for reading.
[0147]
【The invention's effect】
As described above, according to the present invention, when erasing the security information recorded in the data protection memory cell array, the read / verify reference cell corresponding to the security information is simultaneously erased, thereby reading the device itself. Since the basic functions such as writing and erasing are disabled, it is possible to obtain a security circuit for a nonvolatile semiconductor memory device that keeps security and shortens the test time.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an embodiment of a flash memory of the present invention having a data protection memory cell array.
FIG. 2 is a circuit diagram showing a configuration example of a read / determination circuit in the flash memory of the present invention.
FIG. 3 is a block diagram showing a configuration example of a security circuit in the nonvolatile semiconductor memory device according to the embodiment of the present invention.
4 is a circuit diagram showing a configuration example of the word line voltage supply circuit of FIG. 1; FIG.
FIG. 5 is a circuit diagram showing a configuration example of a high voltage level shifter circuit.
FIG. 6 is a circuit diagram showing a configuration example of a negative voltage level shifter circuit.
7 is a circuit diagram showing a configuration example of the source voltage supply circuit of FIG. 1;
8 is a circuit diagram showing a configuration example of the bit line voltage supply circuit of FIG. 1;
FIG. 9 is a cross-sectional view showing a basic structure of a memory cell in a conventional flash memory.
FIG. 10 is a threshold voltage distribution diagram of a memory cell in a conventional flash memory.
FIG. 11 is a circuit diagram of one block of the memory cell array.
FIG. 12 is a block diagram of a conventional flash memory having a data protection memory cell array.
FIG. 13 is a circuit diagram showing a configuration example of a conventional security circuit.
FIG. 14 is a cross-sectional view of a memory cell having a triple cell structure in a conventional flash memory.
[Explanation of symbols]
1 Flash memory
2 Data area memory cell array
3 Reference cell array
4 Data protection memory cell array
5 Word line voltage supply circuit
6 Common source line voltage supply circuit
7 Bit line voltage supply circuit / Sense amplifier circuit
8 Control circuit section

Claims (9)

Based on the data stored in the data protection memory cell array, the data stored in the corresponding area of the data area memory cell array is protected, and information on the memory cell of the data protection memory cell array and the data area memory cell array is used using the reference cell. A non-volatile semiconductor memory device comprising a security circuit for simultaneously erasing data in a reference cell when erasing data in a data protection memory cell in a non-volatile semiconductor memory device capable of being read. The memory cell has at least a gate, a drain, and a source, and is composed of a floating gate field effect transistor capable of electrically writing and erasing information,
2. The nonvolatile semiconductor memory device according to claim 1, wherein the data protection memory cell array stores data protection information for making data stored in the memory cells in the corresponding area of the data area memory cell array unrewritable and erasable. . In the security circuit, a gate of the data protection memory cell and a gate of the reference cell are connected in common, and a gate voltage supply means for simultaneously applying an erase voltage to each of the gates, and the data protection 3. The nonvolatile semiconductor memory device according to claim 2, further comprising source voltage supply means for connecting the source of the memory cell and the source of the reference cell in common and enabling an erase voltage to be simultaneously applied to each of the sources. The source voltage supply means applies a high voltage simultaneously to the sources of the memory cells and reference cells of the data protection memory cell array, and the gate voltage supply means applies a negative voltage simultaneously to the gates of the two cells. 4. The nonvolatile semiconductor memory device according to claim 3, wherein when the threshold voltage of one of the two cells is lowered, the threshold voltage of both the cells is lowered simultaneously. The reference cell includes a reference cell for verification for verifying a threshold voltage of the memory cell at the time of writing / erasing to the memory cell in the data area memory cell array and the data protection memory cell array, and at the time of reading The nonvolatile semiconductor memory device according to claim 1, further comprising a reference cell for threshold voltage comparison. 3. The nonvolatile semiconductor memory device according to claim 2, wherein the reference cells to be erased are only threshold voltage comparison reference cells at the time of reading. 7. The nonvolatile semiconductor memory device according to claim 6, wherein the reference cell is only a threshold voltage comparison reference cell at the time of reading. 8. The nonvolatile semiconductor memory device according to claim 1, wherein the data area memory cell array is erased in units of blocks, and the corresponding area for data protection is also set in units of blocks. 9. The nonvolatile semiconductor memory device according to claim 8, wherein the data protection information stored in the data protection memory cell is information corresponding to a block of the data area memory cell array.

Images