JP3760700B2

JP3760700B2 - Data transfer device

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Publication number: JP3760700B2
Application number: JP32532399A
Authority: JP
Inventors: 俊彦青木
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1999-11-16
Filing date: 1999-11-16
Publication date: 2006-03-29
Anticipated expiration: 2019-11-16
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Description

【０００１】
【発明の属する技術分野】
この発明は、データ転送全体を制御するデータ転送制御回路と、転送された転送データにしたがい処理を行なう複数個の処理回路から構成されるデータ転送装置に関するものである。
【０００２】
【従来の技術】
図８は、フェーズドアレーアンテナや計算機応用装置をはじめとする電子機器等で使用される従来のデータ転送装置の構成図である。図において、１は、データ転送全体を制御するデータ転送制御回路、２ａ〜２ｆは、転送データにしたがい処理を行なう処理回路、３は、データ転送制御回路１から処理回路２ａ〜２ｆへ転送する転送データを生成するデータ生成回路、４は、転送データを転送するための同期をとるクロックを発生するクロック発生回路、５は、処理回路２ａ〜２ｆの並びのＸ列を選択するＸイネーブル選択回路、６は、処理回路２ａ〜２ｆの並びのＹ行を選択するＹイネーブル選択回路、７は、データ転送制御回路１内部の上記各回路を制御する制御回路、８は、データ生成回路３が生成した転送データを処理回路２ａ〜２ｆに供給するデータライン、９は、クロック発生回路４が発生したクロックを処理回路２ａ〜２ｆへ供給するクロックライン、１０ａ、１０ｂは、Ｘイネーブル選択回路５が選択したＸイネーブル信号を処理回路２ａ〜２ｆへ供給するＸイネーブルライン、１１ａ〜１１ｃは、Ｙイネーブル選択回路６が選択したＹイネーブル信号を処理回路２ａ〜２ｆへ供給するＹイネーブルラインである。
【０００３】
図９は、従来のデータ転送装置の処理回路２ａ〜２ｆの内部構成図である。図において、１２は、データ転送制御回路１から処理回路２ａ〜２ｆへクロックに同期して転送された転送データを入力するクロック同期データ入力回路、１３は、この転送された転送データに従って処理を行う内部処理回路である。そして、図１０は、従来のデータ転送装置のデータ転送制御回路１から処理回路２ａ〜２ｆへの転送データ、クロック、Ｘイネーブル信号、Ｙイネーブル信号の説明図である。
【０００４】
次に動作について説明する。特許公報第２０７２５８１号の従来例にもあるように、Ｘイネーブルライン１０ａ、１０ｂから供給されるＸイネーブル信号とＹイネーブルライン１１ａ〜１１ｃから供給されるＹイネーブル信号が双方同時にイネーブル状態になる処理回路２ａ〜２ｆに、データ生成回路３の生成した転送データが、クロック発生回路４の発生したクロックに同期して入力される。そして、Ｘイネーブル信号とＹイネーブル信号が双方同時にイネーブル状態になる処理回路２ａ〜２ｆでは、転送データをクロック同期データ入力回路１２で入力し、その転送データを内部処理回路１３へ伝え、内部処理回路１３では、その転送データに従って処理を行う。
【０００５】
例えば、図１０の転送データにおける処理回路２ａ用データを処理回路２ａへ転送する場合について説明する。Ｘイネーブル選択回路５はＸイネーブルライン１０ａのＸイネーブル信号のみをイネーブル状態にし、同時にＹイネーブル選択回路６はＹイネーブルライン１１ａのＹイネーブル信号のみをイネーブル状態にする。そして、データ生成回路３は、処理回路２ａ用データをデータライン８を介し、クロック発生回路４は、クロックをクロックライン９を介して、すべての処理回路２ａ〜２ｆへ供給する。この時、処理回路２ａ〜２ｆの中で、Ｘイネーブル信号とＹイネーブル信号が双方同時にイネーブル状態になる処理回路２ａ〜２ｆは、Ｘイネーブルライン１０ａとＹイネーブルライン１１ａの双方が接続された処理回路２ａのみであるから、処理回路２ａにデータ生成回路３の生成した転送データである処理回路２ａ用データが、クロック発生回路４の発生したクロックに同期して入力される。そして、処理回路２ａでは、転送データである処理回路２ａ用データをクロック同期データ入力回路１２で入力し、その転送データである処理回路２ａ用データを内部処理回路１３へ伝え、内部処理回路１３では、その転送データである処理回路２ａ用データに従って処理を行う。
【０００６】
また、転送データである処理回路２ｂ用データを処理回路２ｂへ転送する場合には、Ｘイネーブルライン１０ｂのＸイネーブル信号をイネーブル状態にするとともに同時にＹイネーブルライン１１ａのＹイネーブル信号をイネーブル状態にし、転送データである処理回路２ｃ用データを処理回路２ｃへ転送する場合には、Ｘイネーブルライン１０ａのＸイネーブル信号をイネーブル状態にするとともに同時にＹイネーブルライン１１ｂのＹイネーブル信号をイネーブル状態にする。以下同様に、転送データである各処理回路２ａ〜２ｆ用データを各処理回路２ａ〜２ｆに転送する場合には、各処理回路２ａ〜２ｆへのＸイネーブル信号とＹイネーブル信号の双方を同時にイネーブル状態にすることにより、各処理回路２ａ〜２ｆに対応するそれぞれの転送データを各処理回路２ａ〜２ｆに個別に転送することができる。
【０００７】
【発明が解決しようとする課題】
従来のデータ転送装置は、以上のように構成されているので、データライン８とクロックライン９の他にＸイネーブルライン１０ａ、１０ｂとＹイネーブルライン１１ａ〜１１ｃが必要になりデータ転送装置が大きく、重くなってしまうという課題があるとともに、低消費電力化のために処理回路２ａ〜２ｆをＣＭＯＳ半導体回路で構成した場合に、転送データを送る処理回路２ａ〜２ｆ以外のすべての処理回路２ａ〜２ｆにもクロックライン９からクロックが供給されるため、処理回路２ａ〜２ｆのＣＭＯＳ半導体回路が動作してしまい消費電力が大きくなってしまうという課題があった。
【０００８】
この発明は、かかる課題を解決するためになされたものであり、従来のデータ転送装置よりも、小型、軽量でしかも低消費電力なデータ転送装置を得ることを目的とする。
【０００９】
【課題を解決するための手段】
第１の発明のデータ転送装置は、データ転送制御回路には、転送データを生成するデータ生成回路と、この転送データを転送するための同期をとるクロックを発生するクロック発生回路と、この転送データを複数個の出力端子から最大１個の出力端子を選択して出力するデータ出力選択回路と、上記クロックを複数個の出力端子から最大１個の出力端子を選択して出力するクロック出力選択回路と、データ転送制御回路内部の上記各回路を制御する制御回路を備え、処理回路には、クロックに同期して転送された転送データを入力するクロック同期データ入力回路と、このクロック同期データ入力回路に入力された転送データに従って処理を行う内部処理回路と、入力された転送データのビット長をカウントし、所定のビット長をカウントした時点で指示信号を出力する入力データ長カウント回路と、この入力データ長カウント回路からの指示信号により内部処理回路に動作の許可または不許可を指示する動作モード判断回路を備え、上記データ出力選択回路の複数個の出力端子にそれぞれ独立に接続された選択データラインと上記クロック出力選択回路の複数個の出力端子にそれぞれ独立に接続された選択クロックラインを選択データラインと選択クロックラインが各処理回路に対してマトリックス状に、かつ、選択データラインと選択クロックラインを各処理回路にそれぞれ１本づつ接続するようにしている。
【００１０】
また、第２の発明のデータ転送装置は、データ転送制御回路には、転送データを生成するデータ生成回路と、この転送データを転送するための同期をとるクロックを発生するクロック発生回路と、この転送データを複数個の出力端子から最大１個の出力端子を選択して出力するデータ出力選択回路と、このデータ出力選択回路の複数個の出力端子とそれぞれに接続された複数個の出力端子すべてから上記転送データを出力するデータ出力全選択回路と、上記クロックを複数個の出力端子から最大１個の出力端子を選択して出力するクロック出力選択回路と、データ転送制御回路内部の上記各回路を制御する制御回路を備え、処理回路には、クロックに同期して転送された転送データを入力するクロック同期データ入力回路と、このクロック同期データ入力回路に入力された転送データに従って処理を行う内部処理回路と、入力された転送データのビット長をカウントし、所定のビット長をカウントした時点で指示信号を出力する入力データ長カウント回路と、この入力データ長カウント回路からの指示信号により内部処理回路に動作の許可または不許可を指示する動作モード判断回路を備え、上記データ出力選択回路の複数個の出力端子にそれぞれ独立に接続された選択データラインと上記クロック出力選択回路の複数個の出力端子にそれぞれ独立に接続された選択クロックラインを選択データラインと選択クロックラインが各処理回路に対してマトリックス状に、かつ、選択データラインと選択クロックラインを各処理回路にそれぞれ１本づつ接続するようにしている。
【００１１】
第３の発明のデータ転送装置は、データ転送制御回路には、転送データを生成するデータ生成回路と、この転送データを転送するための同期をとるクロックを発生するクロック発生回路と、この転送データを複数個の出力端子から最大１個の出力端子を選択して出力するデータ出力選択回路と、このデータ出力選択回路の複数個の出力端子とそれぞれに接続された複数個の出力端子すべてから上記転送データを出力するデータ出力全選択回路と、上記クロックを複数個の出力端子から最大１個の出力端子を選択して出力するクロック出力選択回路と、このクロック出力選択回路の複数個の出力端子とそれぞれに接続された複数個の出力端子すべてから上記クロックを出力するクロック出力全選択回路と、データ転送制御回路内部の上記各回路を制御する制御回路を備え、処理回路には、クロックに同期して転送された転送データを入力するクロック同期データ入力回路と、このクロック同期データ入力回路に入力された転送データに従って処理を行う内部処理回路と、入力された転送データのビット長をカウントし、所定のビット長をカウントした時点で指示信号を出力する入力データ長カウント回路と、この入力データ長カウント回路からの指示信号により内部処理回路に動作の許可または不許可を指示する動作モード判断回路を備え、上記データ出力選択回路の複数個の出力端子にそれぞれ独立に接続された選択データラインと上記クロック出力選択回路の複数個の出力端子にそれぞれ独立に接続された選択クロックラインを選択データラインと選択クロックラインが各処理回路に対してマトリックス状に、かつ、選択データラインと選択クロックラインを各処理回路にそれぞれ１本づつ接続するようにしている。
【００１２】
また、第４の発明のデータ転送装置は、データ転送制御回路には、転送データを生成するデータ生成回路と、この転送データを転送するための同期をとるクロックを発生するクロック発生回路と、この転送データを複数個の出力端子から最大１個の出力端子を選択して出力するデータ出力選択回路と、このデータ出力選択回路の複数個の出力端子とそれぞれに接続された複数個の出力端子すべてから上記転送データを出力するデータ出力全選択回路と、上記クロックを複数個の出力端子から最大１個の出力端子を選択して出力するクロック出力選択回路と、このクロック出力選択回路の複数個の出力端子とそれぞれに接続された複数個の出力端子すべてから上記クロックを出力するクロック出力全選択回路と、データ転送制御回路内部の上記各回路を制御する制御回路を備え、処理回路には、クロックに同期して転送された転送データを入力するクロック同期データ入力回路と、このクロック同期データ入力回路に入力された転送データに従って処理を行う内部処理回路と、入力された転送データのビット長をカウントし、所定のビット長をカウントした時点で指示信号を出力する入力データ長カウント回路と、入力された転送データの最初のビットデータであるスタートビットを検出するスタートビット検出回路と、入力された転送データの最後のビットデータであるエンドビットを検出するエンドビット検出回路と、上記入力データ長カウント回路からの指示信号により内部処理回路に動作の許可または不許可を指示する動作モード判断回路を備え、上記データ出力選択回路の複数個の出力端子にそれぞれ独立に接続された選択データラインと上記クロック出力選択回路の複数個の出力端子にそれぞれ独立に接続された選択クロックラインを選択データラインと選択クロックラインが各処理回路に対してマトリックス状に、かつ、選択データラインと選択クロックラインを各処理回路にそれぞれ１本づつ接続するようにしている。
【００１３】
第５の発明のデータ転送装置は、データ転送制御回路には、転送データを生成するデータ生成回路と、この転送データを転送するための同期をとるクロックを発生するクロック発生回路と、この転送データを複数個の出力端子から最大１個の出力端子を選択して出力するデータ出力選択回路と、このデータ出力選択回路の複数個の出力端子とそれぞれに接続された複数個の出力端子すべてから上記転送データを出力するデータ出力全選択回路と、上記クロックを複数個の出力端子から最大１個の出力端子を選択して出力するクロック出力選択回路と、このクロック出力選択回路の複数個の出力端子とそれぞれに接続された複数個の出力端子すべてから上記クロックを出力するクロック出力全選択回路と、データ転送制御回路内部の上記各回路を制御する制御回路を備え、処理回路には、クロックに同期して転送された転送データを入力するクロック同期データ入力回路と、このクロック同期データ入力回路に入力された転送データに従って処理を行う内部処理回路と、入力された転送データのビット長をカウントし、所定のビット長をカウントした時点で指示信号を出力する入力データ長カウント回路と、入力された転送データの最初のビットデータであるスタートビットを検出するスタートビット検出回路と、入力された転送データの最後のビットデータであるエンドビットを検出するエンドビット検出回路と、入力された転送データのパリティエラーを検出するパリティエラー検出回路と、上記入力データ長カウント回路からの指示信号により内部処理回路に動作の許可または不許可を指示する動作モード判断回路を備え、上記データ出力選択回路の複数個の出力端子にそれぞれ独立に接続された選択データラインと上記クロック出力選択回路の複数個の出力端子にそれぞれ独立に接続された選択クロックラインを選択データラインと選択クロックラインが各処理回路に対してマトリックス状に、かつ、選択データラインと選択クロックラインを各処理回路にそれぞれ１本づつ接続するようにしている。
【００１４】
【発明の実施の形態】
実施の形態１．
図１は、この発明の実施の形態１の構成図である。図において、１は、データ転送全体を制御するデータ転送制御回路、２ａ〜２ｆは、転送データにしたがい処理を行なう処理回路、３は、データ転送制御回路１から処理回路２ａ〜２ｆへ転送する転送データを生成するデータ生成回路、４は、転送データを転送するための同期をとるクロックを発生するクロック発生回路、７は、データ転送制御回路１内部の各回路を制御する制御回路、１４は、データ生成回路３が生成した転送データを複数個の出力端子から最大１個の出力端子を選択して出力するデータ出力選択回路、１５は、クロック発生回路４が発生したクロックを複数個の出力端子から最大１個の出力端子を選択して出力するクロック出力選択回路、１６ａ、１６ｂは、上記データ出力選択回路１４の複数個の出力端子にそれぞれ独立に接続された選択データライン、１７ａ〜１７ｃは、上記クロック出力選択回路１５の複数個の出力端子にそれぞれ独立に接続された選択クロックラインである。
【００１５】
図２は、この発明の実施の形態１の処理回路２ａ〜２ｆの内部構成図である。
図において、１２は、データ転送制御回路１から処理回路２ａ〜２ｆへクロックに同期して転送された転送データを入力するクロック同期データ入力回路、１３は、この転送された転送データに従って処理を行う内部処理回路、１８は、入力された転送データのビット長を数える入力データ長カウント回路、１９は、入力データ長カウント回路１８からの指示信号により内部処理回路１３に動作の許可または不許可を指示する動作モード判断回路である。
【００１６】
図３は、この発明の実施の形態１のデータ転送制御回路１から処理回路２ａ〜２ｆへの転送データおよびクロックの説明図である。
【００１７】
次に動作について説明する。データ転送制御回路１に備えられたデータ出力選択回路１４の複数個の出力端子にそれぞれ独立に接続された選択データライン１６ａ、１６ｂと、データ転送制御回路１に備えられたクロック出力選択回路１５の複数個の出力端子にそれぞれ独立に接続された選択クロックライン１７ａ〜１７ｃは、処理回路２ａ〜２ｆに対して、マトリックス状に、かつ、それぞれ１本づつ接続されている。つまり、処理回路２ａには、選択データライン１６ａと選択クロックライン１７ａが接続され、処理回路２ｂには、選択データライン１６ｂと選択クロックライン１７ａが接続され、処理回路２ｃには、選択データライン１６ａと選択クロックライン１７ｂが接続され、処理回路２ｄには、選択データライン１６ｂと選択クロックライン１７ｂが接続され、処理回路２ｅには、選択データライン１６ａと選択クロックライン１７ｃが接続され、さらに処理回路２ｆには、選択データライン１６ｂと選択クロックライン１７ｃが接続されている。
【００１８】
例えば、図３の転送データにおける処理回路２ａ用データを処理回路２ａへ転送する場合について説明する。データ生成回路３で生成された転送データである処理回路２ａ用データは、データ出力選択回路１４へ伝えられる。そして、データ出力選択回路１４では、選択データライン１６ａに接続される出力端子のみを選択して転送データである処理回路２ａ用データを出力する。また、クロック発生回路４で発生したクロックは、クロック出力選択回路１５へ伝えられる。そして、クロック出力選択回路１５では、選択クロックライン１７ａに接続される出力端子のみを選択してクロックを出力する。つまり、各選択データライン１６ａ、１６ｂの転送データと各選択クロックライン１７ａ〜１７ｃのクロックは、図３の転送データの処理回路２ａ用データの区間のように、処理回路２ａ用データは選択データライン１６ａのみに出力され、クロックは選択クロックライン１７ａのみに出力される。そして、処理回路２ａでは、選択データライン１６ａからの処理回路２ａ用データを選択クロックライン１７ａからのクロックに同期して入力することができる。従って、処理回路２ａのクロック同期データ入力回路１２では、転送データである処理回路２ａ用データをクロックに同期して入力でき、入力データ長カウント回路１８が入力された転送データである処理回路２ａ用データの規定のビット長をカウントした時点で出力する指示信号に対して、動作モード判断回路１９は、図には書いていないが入力された転送データである処理回路２ａ用データの中の動作モードを判断し、内部処理回路１３に対して動作許可を指示する。これにより、内部処理回路１３は、転送データである処理回路２ａ用データに従って処理を行うことができる。
【００１９】
しかし、図３の転送データの処理回路２ａ用データの区間において、処理回路２ｂでは、選択クロックライン１７ａからのクロックは入力されるが、選択データライン１６ｂには、転送データがないため、クロック同期データ入力回路１２は、選択クロックライン１７ａからのクロックに同期して、図３のオールハイのデータを入力してしまう。これに対し、入力データ長カウント回路１８が規定の転送データのビット長をカウントした時点で出力する指示信号に対して、動作モード判断回路１９はオールハイのデータを規定の動作モードではないと判断し、内部処理回路１３に対して動作不許可の指示する。従って、処理回路２ｂはこれ以上の動作はしない。また、他の処理回路２ｃ〜２ｆに対しては、図３の転送データの処理回路２ａ用データの区間のように選択クロックライン１７ｂ、１７ｃにはクロックが出力されないため、処理回路２ｃ〜２ｆのクロック同期データ入力回路１２は転送データを入力しないため、これらの処理回路２ｃ〜２ｆは動作しない。
【００２０】
次に、図３の転送データにおける処理回路２ｂ用データを処理回路２ｂへ転送する場合について説明する。つまり、各選択データライン１６ａ、１６ｂの転送データと各選択クロックライン１７ａ〜１７ｃのクロックは、図３の転送データの処理回路２ｂ用データの区間のように、処理回路２ｂ用データは選択データライン１６ｂのみに出力され、クロックは選択クロックライン１７ａのみに出力される。そして、処理回路２ｂでは、選択データライン１６ｂからの処理回路２ｂ用データを選択クロックライン１７ａからのクロックに同期して入力することができる。従って、処理回路２ｂのクロック同期データ入力回路１２では、転送データである処理回路２ｂ用データをクロックに同期して入力し、入力データ長カウント回路１８が入力された転送データである処理回路２ｂ用データの規定のビット長をカウントした時点で出力する指示信号に対して、動作モード判断回路１９は、図には書いていないが入力された転送データである処理回路２ｂ用データの中の動作モードを判断し、内部処理回路１３に対して動作許可を指示する。これにより、内部処理回路１３は、転送データである処理回路２ｂ用データに従って処理を行うことができる。
【００２１】
しかし、図３の転送データの処理回路２ｂ用データの区間において、処理回路２ａでは、選択クロックライン１７ａからのクロックは入力されるが、選択データライン１６ａには、転送データがないため、クロック同期データ入力回路１２は、選択クロックライン１７ａからのクロックに同期して、図３のオールハイのデータを入力してしまう。これに対し、入力データ長カウント回路１８が規定の転送データのビット長をカウントした時点で出力する指示信号に対して、動作モード判断回路１９はオールハイのデータを規定の動作モードではないと判断し、内部処理回路１３に対して動作不許可の指示する。従って、処理回路２ａはこれ以上の動作はしない。また、他の処理回路２ｃ〜２ｆに対しては、図３の転送データの処理回路２ｂ用データの区間のように選択クロックライン１７ｂ、１７ｃにはクロックが出力されないため、処理回路２ｃ〜２ｆのクロック同期データ入力回路１２は転送データを入力しないため、これらの処理回路２ｃ〜２ｆは動作しない。以下同様に、各処理回路２ａ〜２ｆに対応するそれぞれの転送データを各処理回路２ａ〜２ｆに個別に転送することができる。
【００２２】
従って、選択データライン１６ａ、１６ｂと選択クロックライン１７ａ〜１７ｃにより、各処理回路２ａ〜２ｆに転送データを転送できるので、従来のデータ転送装置よりも小型化、軽量化でき、また、クロックをすべての処理回路２ａ〜２ｆに転送しないで済むので、クロックを出力されていない選択クロックライン１７ａ〜１７ｃに接続されるＣＭＯＳ半導体回路で構成された処理回路２ａ〜２ｆは動作せず、その分、消費電力を少なくすることができる。つまり、従来のデータ転送装置よりも、小型、軽量でしかも低消費電力なデータ転送装置を実現できるという効果が得られる。
【００２３】
実施の形態２．
図４は、この発明の実施の形態２の構成図である。図において、１は、データ転送全体を制御するデータ転送制御回路、２ａ〜２ｆは、転送データにしたがい処理を行なう処理回路、３は、データ転送制御回路１から処理回路２ａ〜２ｆへ転送する転送データを生成するデータ生成回路、４は、転送データを転送するための同期をとるクロックを発生するクロック発生回路、７は、データ転送制御回路１内部の各回路を制御する制御回路、１４は、データ生成回路３が生成した転送データを複数個の出力端子から最大１個の出力端子を選択して出力するデータ出力選択回路、１５は、クロック発生回路４が発生したクロックを複数個の出力端子から最大１個の出力端子を選択して出力するクロック出力選択回路、１６ａ、１６ｂは、上記データ出力選択回路１４の複数個の出力端子にそれぞれ独立に接続された選択データライン、１７ａ〜１７ｃは、上記クロック出力選択回路１５の複数個の出力端子にそれぞれ独立に接続された選択クロックライン、２０は、上記データ出力選択回路１４の複数個の出力端子とそれぞれに接続された複数個の出力端子すべてから転送データを出力するデータ出力全選択回路である。
【００２４】
次に動作について説明する。データ出力全選択回路２０は、すべての選択データライン１６ａ、１６ｂに同じ転送データを出力するので、同じ選択クロックライン１７ａ〜１７ｃに接続される処理回路２ａ〜２ｆに同じ転送データを転送する場合に、データ転送時間を短縮することができる。例えば、処理回路２ａ、２ｂに同じ転送データを転送する場合、データ出力全選択回路２０から選択データライン１６ａ、１６ｂすべてに転送データを出力し、クロック出力選択回路１５からは、選択クロックライン１７ａのみにクロックを出力するようにすれば、１回のデータ転送で、処理回路２ａ、２ｂに同じ転送データを転送することができる。つまり、データ転送時間を短縮できるという効果が得られる。
【００２５】
実施の形態３．
図５は、この発明の実施の形態３の構成図である。図において、１は、データ転送全体を制御するデータ転送制御回路、２ａ〜２ｆは、転送データにしたがい処理を行なう処理回路、３は、データ転送制御回路１から処理回路２ａ〜２ｆへ転送する転送データを生成するデータ生成回路、４は、転送データを転送するための同期をとるクロックを発生するクロック発生回路、７は、データ転送制御回路１内部の各回路を制御する制御回路、１４は、データ生成回路３が生成した転送データを複数個の出力端子から最大１個の出力端子を選択して出力するデータ出力選択回路、１５は、クロック発生回路４が発生したクロックを複数個の出力端子から最大１個の出力端子を選択して出力するクロック出力選択回路、１６ａ、１６ｂは、上記データ出力選択回路１４の複数個の出力端子にそれぞれ独立に接続された選択データライン、１７ａ〜１７ｃは、上記クロック出力選択回路１５の複数個の出力端子にそれぞれ独立に接続された選択クロックライン、２０は、上記データ出力選択回路１４の複数個の出力端子とそれぞれに接続された複数個の出力端子すべてから転送データを出力するデータ出力全選択回路、２１は、上記クロック出力選択回路１５の複数個の出力端子とそれぞれに接続された複数個の出力端子すべてから上記クロックを出力するクロック出力全選択回路である。
【００２６】
次に動作について説明する。クロック出力全選択回路２１は、すべての選択クロックライン１７ａ〜１７ｃにクロックを出力するので、データ出力全選択回路２０からのすべての選択データライン１６ａ、１６ｂに同じ転送データを出力する機能と組み合わせることにより、すべての処理回路２ａ〜２ｆに同じ転送データを転送する場合に、データ転送時間を短縮することができる。例えば、処理回路２ａ〜２ｆに同じ転送データを転送する場合、データ出力全選択回路２０から選択データライン１６ａ、１６ｂすべてに転送データを出力し、クロック出力全選択回路２１からすべての選択クロックライン１７ａ〜１７ｃにクロックを出力するようにすれば、１回のデータ転送で、すべての処理回路２ａ〜２ｆに同じ転送データを転送することができる。つまり、データ転送時間をさらに短縮できるという効果が得られる。
【００２７】
実施の形態４．
図６は、この発明の実施の形態４の処理回路２ａ〜２ｆの内部構成図である。図において、１２は、データ転送制御回路１から処理回路２ａ〜２ｆへクロックに同期して転送された転送データを入力するクロック同期データ入力回路、１３は、この転送された転送データに従って処理を行う内部処理回路、１８は、入力された転送データのビット長を数える入力データ長カウント回路、１９は、入力データ長カウント回路１８からの指示信号により内部処理回路１３に動作の許可または不許可を指示する動作モード判断回路、２２は、入力された転送データの最初のビットデータであるスタートビットを検出するスタートビット検出回路、２３は、入力された転送データの最後のビットデータであるエンドビットを検出するエンドビット検出回路である。
【００２８】
次に動作について説明する。各処理回路２ａ〜２ｆのクロック同期データ入力回路１２では、各処理回路２ａ〜２ｆに対応する転送データを同じ転送データの場合も含めクロックに同期して入力する。そして、入力データ長カウント回路１８が規定の転送データのビット長をカウントした時点で出力する指示信号に対して、動作モード判断回路１９は、図には書いていないが入力された転送データの中の動作モードを判断する。その時にスタートビット検出回路２２では、入力された転送データの最初のビットデータであるスタートビットを検出しスタートビットが正常かどうかを判断する。また、同時に、エンドビット検出回路２３では、入力された転送データの最後のビットデータであるエンドビットを検出しエンドビットが正常かどうかを判断する。これらのスタートビットおよびエンドビットが共に正常の場合に、動作モード判断回路１９は内部処理回路１３に対して動作許可を指示する。これにより、内部処理回路１３は、転送データに従って処理を行うことができる。
【００２９】
ところが、ノイズ等により転送データがビットずれを起こした場合等には、スタートビットやエンドビットがずれるため、スタートビット検出回路２２やエンドビット検出回路２３は、スタートビットやエンドビットが異常と判断する。転送データがビットずれを起こした場合、動作モードもビットずれしているため、正常な動作モードとは異なる動作モードになってしまう。このため、動作モード判断回路１９は内部処理回路１３に対して動作不許可の指示を出す。従って、ノイズ等により、転送データにビットずれ等の問題が発生した場合でも、処理回路２a〜２fでの間違った処理を防止することができるという効果が得られる。
【００３０】
実施の形態５．
図７は、この発明の実施の形態５の処理回路２ａ〜２ｆの内部構成図である。図において、１２は、データ転送制御回路１から処理回路２ａ〜２ｆへクロックに同期して転送された転送データを入力するクロック同期データ入力回路、１３は、この転送された転送データに従って処理を行う内部処理回路、１８は、入力された転送データのビット長を数える入力データ長カウント回路、１９は、入力データ長カウント回路１８からの指示信号により内部処理回路１３に動作の許可または不許可を指示する動作モード判断回路、２２は、入力された転送データの最初のビットデータであるスタートビットを検出するスタートビット検出回路、２３は、入力された転送データの最後のビットデータであるエンドビットを検出するエンドビット検出回路、２４は、入力された転送データのパリティエラーを検出するパリティエラー検出回路である。
【００３１】
次に動作について説明する。各処理回路２ａ〜２ｆのクロック同期データ入力回路１２では、各処理回路２ａ〜２ｆに対応する転送データを同じ転送データの場合も含めクロックに同期して入力する。そして、入力データ長カウント回路１８が規定の転送データのビット長をカウントした時点で出す指示信号に対して、動作モード判断回路１９は、図には書いていないが入力された転送データの中の動作モードを判断する。その時にスタートビット検出回路２２では、入力された転送データの最初のビットデータであるスタートビットを検出しスタートビットが正常かどうかを判断する。また、同時に、エンドビット検出回路２３では、入力された転送データの最後のビットデータであるエンドビットを検出しエンドビットが正常かどうかを判断する。さらに、パリティエラー検出回路２４では、入力された転送データにパリティエラーがないかどうかを判断する。これらのスタートビットおよびエンドビットさらにパリティエラーがすべて正常の場合に、動作モード判断回路１９は内部処理回路１３に対して動作許可を指示する。
【００３２】
これにより、内部処理回路１３は、転送データに従って処理を行うことができる。ところが、ノイズ等により転送データの中の奇数個のあるビットが反転を起こした場合等には、パリティエラー検出回路２４はパリティ異常と判断する。このため、動作モード判断回路１９は、内部処理回路１３に対して動作不許可の指示を出す。従って、ノイズ等により、転送データに奇数個のビット反転等の問題が発生した場合にも、処理回路２a〜２fでの間違った処理を防止することができるという効果が得られる。
【００３３】
実施の形態６．
また、上記の実施の形態１〜５では、処理回路２ａ〜２ｆが３行、２列に並んだ合計６個の場合について説明したが、任意の数の行、任意の数の列に並んだ任意の数の処理回路２ａ〜２ｆの場合にも同様の効果が得られる。
【００３４】
実施の形態７．
また、上記の実施の形態１〜６では、処理回路２ａ〜２ｆが行列に整然と並んだ場合について説明したが、途中の処理回路２ａ〜２ｆが間引かれた場合や、行や列が乱れた場合や、処理回路２ａ〜２ｆが３次元的に並んだ場合にも同様の効果が得られる。
【００３５】
実施の形態８．
また、上記の実施の形態１〜５では、選択データライン１６ａ、１６ｂが２本、選択クロックライン１７ａ〜１７ｃが３本の場合について説明したが、上記の実施の形態６、７に合せた選択データライン１６ａ、１６ｂの数および選択クロックライン１７ａ〜１７ｃの数の場合にも同様の効果が得られる。
【００３６】
実施の形態９．
また、上記の実施の形態１〜８では、１回の転送データを４クロック分として図３で説明したが、１回の転送データの長さが任意のクロック数分の場合にも同様の効果が得られる。
【００３７】
実施の形態１０．
また、上記の実施の形態１〜９では、各転送データを連続したデータとし、またその切り替わりをクロックの立ち下がりとして図３で説明したが、各転送データ間に間隔が空いた場合にも、また、各転送データの切り替わりがクロックの立ち上がりの場合にも同様の効果が得られる。
【００３８】
実施の形態１１．
また、上記の実施の形態１〜１０では、選択データライン１６ａ、１６ｂの転送データが無い場合と選択クロックライン１７ａ〜１７ｃのクロックが無い場合をハイレベルとして図３で説明したが、これらをローレベルとした場合にも同様の効果が得られる。
【００３９】
【発明の効果】
第１の発明によれば、選択データラインと選択クロックラインにより、各処理回路に転送データを転送できるので、従来のデータ転送装置よりも小型化、軽量化でき、また、クロックをすべての処理回路に転送しないで済むので、クロックを出力されていない選択クロックラインに接続されるＣＭＯＳ半導体回路で構成された処理回路は動作せず、その分、消費電力を少なくすることができる。よって、従来のデータ転送装置よりも、小型、軽量でしかも低消費電力なデータ転送装置を実現できるという効果が得られる。
【００４０】
また、第２の発明によれば、データ転送制御回路に、データ出力選択回路の複数個の出力端子とそれぞれに接続された複数個の出力端子すべてから転送データを出力するデータ出力全選択回路を備えているので、同じ選択クロックラインに接続される処理回路に同じ転送データを転送する場合に、データ転送時間を短縮することができる。よって、データ転送時間を短縮できるという効果が得られる。
【００４１】
第３の発明によれば、データ転送制御回路に、クロック出力選択回路の複数個の出力端子とそれぞれに接続された複数個の出力端子すべてからクロックを出力するクロック出力全選択回路を備えているので、データ出力全選択回路からのすべての選択データラインに同じ転送データを出力する機能と組み合わせることにより、すべての処理回路に同じ転送データを転送する場合に、１回のデータ転送で、すべての処理回路に同じ転送データを転送することができる。つまり、データ転送時間をさらに短縮できるという効果が得られる。
【００４２】
また、第４の発明によれば、処理回路に、入力された転送データの最初のビットデータであるスタートビットを検出するスタートビット検出回路と、入力された転送データの最後のビットデータであるエンドビットを検出するエンドビット検出回路を備えているので、ノイズ等により転送データがビットずれを起こした場合等に、スタートビット検出回路やエンドビット検出回路はスタートビットやエンドビットが異常と判断し、動作モード判断回路は内部処理回路に対して動作不許可の指示を出す。つまり、ノイズ等により、転送データにビットずれ等の問題が発生した場合でも、処理回路での間違った処理を防止することができるという効果が得られる。
【００４３】
第５の発明によれば、処理回路に、入力された転送データのパリティエラーを検出するパリティエラー検出回路を備えているので、ノイズ等により転送データの中の奇数個のあるビットが反転を起こした場合等に、パリティエラー検出回路がパリティ異常と判断し、動作モード判断回路は、内部処理回路に対して動作不許可の指示を出す。つまり、ノイズ等により、転送データに奇数個のビット反転等の問題が発生した場合にも、処理回路での間違った処理を防止することができるという効果が得られる。
【図面の簡単な説明】
【図１】この発明の実施の形態１の構成図である。
【図２】この発明の実施の形態１の処理回路の内部構成図である。
【図３】この発明の実施の形態１のデータ転送制御回路から処理回路への転送データおよびクロックの説明図である。
【図４】この発明の実施の形態２の構成図である。
【図５】この発明の実施の形態３の構成図である。
【図６】この発明の実施の形態４の処理回路の内部構成図である。
【図７】この発明の実施の形態５の処理回路の内部構成図である。
【図８】従来のデータ転送装置の構成図である。
【図９】従来のデータ転送装置の処理回路の内部構成図である。
【図１０】従来のデータ転送装置のデータ転送制御回路から処理回路への転送データ、クロック、Ｘイネーブル信号、Ｙイネーブル信号の説明図である。
【符号の説明】
１データ転送制御回路、２処理回路、３データ生成回路、４クロック発生回路、７制御回路、１２クロック同期データ入力回路、１３内部処理回路、１４データ出力選択回路、１５クロック出力選択回路、１６選択データライン、１７選択クロックライン、１８入力データ長カウント回路、１９動作モード判断回路、２０データ出力全選択回路、２１クロック出力全選択回路、２２スタートビット検出回路、２３エンドビット検出回路、２４パリティエラー検出回路。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a data transfer apparatus comprising a data transfer control circuit for controlling the entire data transfer and a plurality of processing circuits for performing processing according to the transferred data.
[0002]
[Prior art]
FIG. 8 is a configuration diagram of a conventional data transfer device used in electronic devices including a phased array antenna and a computer application device. In the figure, 1 is a data transfer control circuit that controls the entire data transfer, 2a to 2f are processing circuits that perform processing according to the transfer data, and 3 is a transfer that transfers data from the data transfer control circuit 1 to the processing circuits 2a to 2f. A data generation circuit that generates data, 4 is a clock generation circuit that generates a clock to synchronize for transferring transfer data, and 5 is an X enable selection circuit that selects an X column of the processing circuits 2a to 2f. 6 is a Y enable selection circuit that selects Y rows of the processing circuits 2 a to 2 f, 7 is a control circuit that controls each of the circuits in the data transfer control circuit 1, and 8 is generated by the data generation circuit 3. A data line for supplying the transfer data to the processing circuits 2a to 2f, 9 is a clock line for supplying the clock generated by the clock generation circuit 4 to the processing circuits 2a to 2f, 10 10b denotes an X enable line for supplying the X enable signal selected by the X enable selection circuit 5 to the processing circuits 2a to 2f, and 11a to 11c denote the Y enable signal selected by the Y enable selection circuit 6 for the processing circuits 2a to 2f. Y enable line to be supplied to
[0003]
FIG. 9 is an internal configuration diagram of the processing circuits 2a to 2f of the conventional data transfer apparatus. In the figure, 12 is a clock synchronous data input circuit for inputting transfer data transferred from the data transfer control circuit 1 to the processing circuits 2a to 2f in synchronization with the clock, and 13 performs processing in accordance with the transferred transfer data. This is an internal processing circuit. FIG. 10 is an explanatory diagram of transfer data, clock, X enable signal, and Y enable signal from the data transfer control circuit 1 to the processing circuits 2a to 2f of the conventional data transfer apparatus.
[0004]
Next, the operation will be described. As in the prior art of Japanese Patent No. 2072581, a processing circuit in which both the X enable signal supplied from the X enable lines 10a and 10b and the Y enable signal supplied from the Y enable lines 11a to 11c are simultaneously enabled. Transfer data generated by the data generation circuit 3 is input to 2 a to 2 f in synchronization with the clock generated by the clock generation circuit 4. Then, in the processing circuits 2a to 2f in which both the X enable signal and the Y enable signal are simultaneously enabled, the transfer data is input by the clock synchronization data input circuit 12, and the transfer data is transmitted to the internal processing circuit 13, so that the internal processing circuit In 13, the processing is performed according to the transfer data.
[0005]
For example, a case where data for the processing circuit 2a in the transfer data of FIG. 10 is transferred to the processing circuit 2a will be described. The X enable selection circuit 5 enables only the X enable signal of the X enable line 10a, and at the same time, the Y enable selection circuit 6 enables only the Y enable signal of the Y enable line 11a. The data generation circuit 3 supplies the data for the processing circuit 2 a via the data line 8, and the clock generation circuit 4 supplies the clock to all the processing circuits 2 a to 2 f via the clock line 9. At this time, among the processing circuits 2a to 2f, the processing circuits 2a to 2f in which both the X enable signal and the Y enable signal are simultaneously enabled are processing circuits to which both the X enable line 10a and the Y enable line 11a are connected. Since only 2a is present, processing circuit 2a data, which is transfer data generated by the data generation circuit 3, is input to the processing circuit 2a in synchronization with the clock generated by the clock generation circuit 4. In the processing circuit 2a, the data for the processing circuit 2a, which is transfer data, is input by the clock synchronization data input circuit 12, and the data for the processing circuit 2a, which is the transfer data, is transmitted to the internal processing circuit 13, and the internal processing circuit 13 Then, processing is performed according to the data for the processing circuit 2a which is the transfer data.
[0006]
When transferring the data for the processing circuit 2b, which is the transfer data, to the processing circuit 2b, the X enable signal of the X enable line 10b is enabled and at the same time the Y enable signal of the Y enable line 11a is enabled. When transferring the data for the processing circuit 2c, which is transfer data, to the processing circuit 2c, the X enable signal of the X enable line 10a is enabled and simultaneously the Y enable signal of the Y enable line 11b is enabled. Similarly, when data for each processing circuit 2a to 2f, which is transfer data, is transferred to each processing circuit 2a to 2f, both the X enable signal and the Y enable signal to each processing circuit 2a to 2f are simultaneously enabled. By setting the state, the transfer data corresponding to the processing circuits 2a to 2f can be individually transferred to the processing circuits 2a to 2f.
[0007]
[Problems to be solved by the invention]
Since the conventional data transfer device is configured as described above, the X enable lines 10a and 10b and the Y enable lines 11a to 11c are required in addition to the data line 8 and the clock line 9, and the data transfer device is large. When the processing circuits 2a to 2f are composed of CMOS semiconductor circuits for reducing power consumption, all the processing circuits 2a to 2f other than the processing circuits 2a to 2f for transmitting transfer data are required. In addition, since the clock is supplied from the clock line 9, there is a problem that the CMOS semiconductor circuits of the processing circuits 2a to 2f operate and power consumption increases.
[0008]
The present invention has been made to solve such a problem, and an object of the present invention is to obtain a data transfer device that is smaller, lighter and consumes less power than a conventional data transfer device.
[0009]
[Means for Solving the Problems]
In the data transfer device of the first invention, the data transfer control circuit includes a data generation circuit for generating transfer data, a clock generation circuit for generating a clock for synchronizing the transfer data, and the transfer data Output selection circuit for selecting and outputting a maximum of one output terminal from a plurality of output terminals, and a clock output selection circuit for selecting and outputting a maximum of one output terminal from a plurality of output terminals And a control circuit that controls each of the above circuits in the data transfer control circuit, the processing circuit having a clock synchronous data input circuit for inputting transfer data transferred in synchronization with the clock, and the clock synchronous data input circuit Counts the bit length of the input transfer data, and counts the predetermined bit length. An input data length count circuit for outputting an instruction signal at a time point, and an operation mode determination circuit for instructing the internal processing circuit to permit or reject the operation by an instruction signal from the input data length count circuit, and the data output selection circuit The selected data line and the selected clock line each independently connected to the plurality of output terminals and the selected clock line independently connected to the plurality of output terminals of the clock output selection circuit, respectively. In contrast, a selected data line and a selected clock line are connected to each processing circuit one by one in a matrix.
[0010]
In the data transfer device of the second invention, the data transfer control circuit includes a data generation circuit that generates transfer data, a clock generation circuit that generates a clock for synchronizing the transfer data, A data output selection circuit that selects and outputs transfer data from a plurality of output terminals, and a plurality of output terminals connected to each of the plurality of output terminals of the data output selection circuit. A data output all selection circuit for outputting the transfer data from a clock, a clock output selection circuit for selecting and outputting the clock from a plurality of output terminals at the maximum, and each circuit in the data transfer control circuit A control circuit for controlling the clock, and the processing circuit includes a clock synchronous data input circuit for inputting transfer data transferred in synchronization with the clock, and the clock An internal processing circuit that performs processing according to the transfer data input to the data input circuit, an input data length count circuit that counts the bit length of the input transfer data, and outputs an instruction signal when the predetermined bit length is counted; And an operation mode determination circuit for instructing the internal processing circuit to permit or disallow the operation in response to an instruction signal from the input data length count circuit, and connected independently to a plurality of output terminals of the data output selection circuit. The selected data line and the selected clock line independently connected to the plurality of output terminals of the clock output selection circuit are the selected data line and the selected clock line in a matrix for each processing circuit, and the selected data line One selected clock line is connected to each processing circuit.
[0011]
In a data transfer device according to a third aspect of the present invention, a data transfer control circuit includes a data generation circuit that generates transfer data, a clock generation circuit that generates a clock for synchronizing the transfer data, and the transfer data A data output selection circuit that selects and outputs a maximum of one output terminal from a plurality of output terminals, and a plurality of output terminals connected to each of the plurality of output terminals of the data output selection circuit. A data output all selection circuit for outputting transfer data, a clock output selection circuit for selecting and outputting a maximum of one output terminal from a plurality of output terminals, and a plurality of output terminals of the clock output selection circuit And a clock output all selection circuit for outputting the clock from all of a plurality of output terminals connected to each of the circuits, and each circuit in the data transfer control circuit A control circuit for controlling, a clock synchronization data input circuit for inputting transfer data transferred in synchronization with a clock, and an internal process for performing processing in accordance with the transfer data input to the clock synchronization data input circuit. A circuit, an input data length count circuit that counts the bit length of the input transfer data, and outputs an instruction signal when the predetermined bit length is counted, and an internal processing circuit based on the instruction signal from the input data length count circuit And a plurality of output terminals of the clock output selection circuit and a selection data line independently connected to the plurality of output terminals of the data output selection circuit, respectively. The selected data line and the selected clock line are connected to the selected clock line independently connected to each other. In a matrix, and then the selected clock lines and selected data lines so that each one by one connected to each of the processing circuits against.
[0012]
In a data transfer device according to a fourth aspect of the present invention, a data transfer control circuit includes a data generation circuit that generates transfer data, a clock generation circuit that generates a clock for synchronizing the transfer data, A data output selection circuit that selects and outputs transfer data from a plurality of output terminals, and a plurality of output terminals connected to each of the plurality of output terminals of the data output selection circuit. A data output all selection circuit for outputting the transfer data from a clock, a clock output selection circuit for selecting and outputting the clock from a plurality of output terminals, and a plurality of clock output selection circuits. A clock output all selection circuit for outputting the clock from all of the output terminals and a plurality of output terminals connected to each of the output terminals, and the above in the data transfer control circuit A control circuit for controlling the circuit is provided, and the processing circuit performs processing in accordance with the clock synchronization data input circuit for inputting the transfer data transferred in synchronization with the clock, and the transfer data input to the clock synchronization data input circuit. An internal processing circuit, an input data length count circuit that counts the bit length of input transfer data and outputs an instruction signal when a predetermined bit length is counted, and the first bit data of the input transfer data Start bit detection circuit that detects a start bit, end bit detection circuit that detects an end bit that is the last bit data of input transfer data, and an internal processing circuit that operates according to an instruction signal from the input data length count circuit An operation mode determination circuit for instructing permission or non-permission of the data output selection circuit. A selection data line independently connected to several output terminals and a selection clock line independently connected to a plurality of output terminals of the clock output selection circuit. On the other hand, one selection data line and one selection clock line are connected to each processing circuit in a matrix.
[0013]
According to a fifth aspect of the present invention, a data transfer control circuit includes a data generation circuit that generates transfer data, a clock generation circuit that generates a clock for synchronizing the transfer data, and the transfer data. A data output selection circuit that selects and outputs a maximum of one output terminal from a plurality of output terminals, and a plurality of output terminals connected to each of the plurality of output terminals of the data output selection circuit. A data output all selection circuit for outputting transfer data, a clock output selection circuit for selecting and outputting a maximum of one output terminal from a plurality of output terminals, and a plurality of output terminals of the clock output selection circuit And a clock output all selection circuit for outputting the clock from all of a plurality of output terminals connected to each of the circuits, and each circuit in the data transfer control circuit A control circuit for controlling, a clock synchronization data input circuit for inputting transfer data transferred in synchronization with a clock, and an internal process for performing processing in accordance with the transfer data input to the clock synchronization data input circuit. A circuit, an input data length count circuit that counts the bit length of input transfer data and outputs an instruction signal when a predetermined bit length is counted, and a start bit that is the first bit data of the input transfer data A start bit detection circuit for detecting the end bit, an end bit detection circuit for detecting an end bit which is the last bit data of the input transfer data, a parity error detection circuit for detecting a parity error of the input transfer data, and Allow operation to the internal processing circuit according to the instruction signal from the input data length count circuit An operation mode determination circuit for instructing permission is provided, and the selected data line and the plurality of output terminals of the clock output selection circuit are independently connected to the plurality of output terminals of the data output selection circuit, respectively. The selected data line and the selected clock line are connected to each processing circuit in a matrix, and the selected data line and the selected clock line are connected to each processing circuit one by one.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
Embodiment 1 FIG.
FIG. 1 is a configuration diagram of Embodiment 1 of the present invention. In the figure, 1 is a data transfer control circuit that controls the entire data transfer, 2a to 2f are processing circuits that perform processing according to the transfer data, and 3 is a transfer that transfers data from the data transfer control circuit 1 to the processing circuits 2a to 2f. A data generation circuit for generating data, 4 is a clock generation circuit for generating a clock for synchronizing the transfer of transfer data, 7 is a control circuit for controlling each circuit in the data transfer control circuit 1, and 14 is A data output selection circuit 15 for selecting transfer data generated by the data generation circuit 3 by selecting a maximum of one output terminal from a plurality of output terminals, and 15 a clock output by the clock generation circuit 4 for a plurality of output terminals Clock output selection circuits 16a and 16b that select and output a maximum of one output terminal from the output terminals of the data output selection circuit 14, respectively. Connected selected data lines to stand, 17a to 17c are selected clock line connected independently to a plurality of output terminals of the clock output selection circuit 15.
[0015]
FIG. 2 is an internal configuration diagram of the processing circuits 2a to 2f according to the first embodiment of the present invention.
In the figure, 12 is a clock synchronous data input circuit for inputting transfer data transferred from the data transfer control circuit 1 to the processing circuits 2a to 2f in synchronization with the clock, and 13 performs processing in accordance with the transferred transfer data. The internal processing circuit 18 is an input data length count circuit that counts the bit length of the input transfer data, and 19 is an instruction signal from the input data length count circuit 18 that instructs the internal processing circuit 13 to permit or disallow the operation. This is an operation mode determination circuit.
[0016]
FIG. 3 is an explanatory diagram of transfer data and clocks from the data transfer control circuit 1 to the processing circuits 2a to 2f according to the first embodiment of the present invention.
[0017]
Next, the operation will be described. The selected data lines 16a and 16b that are independently connected to the plurality of output terminals of the data output selection circuit 14 provided in the data transfer control circuit 1 and the clock output selection circuit 15 provided in the data transfer control circuit 1 The selected clock lines 17a to 17c independently connected to the plurality of output terminals are connected to the processing circuits 2a to 2f in a matrix and one by one. That is, the selection data line 16a and the selection clock line 17a are connected to the processing circuit 2a, the selection data line 16b and the selection clock line 17a are connected to the processing circuit 2b, and the selection data line 16a is connected to the processing circuit 2c. And the selected clock line 17b, the selected data line 16b and the selected clock line 17b are connected to the processing circuit 2d, the selected data line 16a and the selected clock line 17c are connected to the processing circuit 2e, and the processing circuit A selection data line 16b and a selection clock line 17c are connected to 2f.
[0018]
For example, a case where data for the processing circuit 2a in the transfer data of FIG. 3 is transferred to the processing circuit 2a will be described. The data for the processing circuit 2 a that is the transfer data generated by the data generation circuit 3 is transmitted to the data output selection circuit 14. The data output selection circuit 14 selects only the output terminal connected to the selected data line 16a and outputs the data for the processing circuit 2a, which is transfer data. The clock generated by the clock generation circuit 4 is transmitted to the clock output selection circuit 15. Then, the clock output selection circuit 15 selects only the output terminal connected to the selected clock line 17a and outputs the clock. That is, the transfer data of the selected data lines 16a and 16b and the clock of the selected clock lines 17a to 17c are similar to the transfer data processing circuit 2a data section of FIG. 16a is output only to the selected clock line 17a. In the processing circuit 2a, the data for the processing circuit 2a from the selected data line 16a can be input in synchronization with the clock from the selected clock line 17a. Therefore, in the clock synchronous data input circuit 12 of the processing circuit 2a, the data for the processing circuit 2a that is transfer data can be input in synchronization with the clock, and the input data length count circuit 18 is used for the processing circuit 2a that is the input transfer data. In response to the instruction signal output when the specified bit length of the data is counted, the operation mode determination circuit 19 operates in the data for the processing circuit 2a, which is input transfer data (not shown). And the operation permission is instructed to the internal processing circuit 13. Thereby, the internal processing circuit 13 can perform processing according to the data for the processing circuit 2a which is transfer data.
[0019]
However, in the transfer data processing circuit 2a section of FIG. 3, the processing circuit 2b receives the clock from the selected clock line 17a, but the selected data line 16b has no transfer data. The data input circuit 12 inputs all-high data in FIG. 3 in synchronization with the clock from the selected clock line 17a. On the other hand, in response to the instruction signal output when the input data length count circuit 18 counts the bit length of the specified transfer data, the operation mode determination circuit 19 determines that all-high data is not in the specified operation mode. Instruct the internal processing circuit 13 not to permit the operation. Therefore, the processing circuit 2b does not operate any more. Further, since the clocks are not output to the selected clock lines 17b and 17c as in the section of the transfer data processing circuit 2a data in FIG. 3 for the other processing circuits 2c to 2f, the processing circuits 2c to 2f Since the clock synchronous data input circuit 12 does not input transfer data, these processing circuits 2c to 2f do not operate.
[0020]
Next, the case where the data for the processing circuit 2b in the transfer data of FIG. 3 is transferred to the processing circuit 2b will be described. That is, the transfer data of the selected data lines 16a and 16b and the clock of the selected clock lines 17a to 17c are the same as the data for the processing circuit 2b of the transfer data in FIG. The clock is output only to 16b, and the clock is output only to the selected clock line 17a. In the processing circuit 2b, the processing circuit 2b data from the selected data line 16b can be input in synchronization with the clock from the selected clock line 17a. Therefore, in the clock synchronous data input circuit 12 of the processing circuit 2b, the data for the processing circuit 2b, which is transfer data, is input in synchronization with the clock, and the input data length count circuit 18 is used for the processing circuit 2b, which is the transfer data. In response to the instruction signal that is output when the prescribed bit length of data is counted, the operation mode determination circuit 19 operates in the data for the processing circuit 2b, which is input transfer data (not shown). And the operation permission is instructed to the internal processing circuit 13. Thereby, the internal processing circuit 13 can perform processing according to the data for the processing circuit 2b, which is transfer data.
[0021]
However, in the transfer data processing circuit 2b section of FIG. 3, the processing circuit 2a receives the clock from the selected clock line 17a, but the selected data line 16a has no transfer data. The data input circuit 12 inputs all-high data in FIG. 3 in synchronization with the clock from the selected clock line 17a. On the other hand, in response to the instruction signal output when the input data length count circuit 18 counts the bit length of the specified transfer data, the operation mode determination circuit 19 determines that all-high data is not in the specified operation mode. Instruct the internal processing circuit 13 not to permit the operation. Therefore, the processing circuit 2a does not operate any more. In addition, since the clocks are not output to the selected clock lines 17b and 17c for the other processing circuits 2c to 2f as in the data section for the processing circuit 2b of the transfer data in FIG. 3, the processing circuits 2c to 2f Since the clock synchronous data input circuit 12 does not input transfer data, these processing circuits 2c to 2f do not operate. Similarly, the transfer data corresponding to the processing circuits 2a to 2f can be individually transferred to the processing circuits 2a to 2f.
[0022]
Therefore, since the transfer data can be transferred to the processing circuits 2a to 2f by the selected data lines 16a and 16b and the selected clock lines 17a to 17c, the size and weight can be reduced as compared with the conventional data transfer device, and all the clocks can be used. Therefore, the processing circuits 2a to 2f constituted by the CMOS semiconductor circuits connected to the selected clock lines 17a to 17c to which the clock is not output do not operate and are consumed accordingly. Electric power can be reduced. That is, it is possible to achieve a data transfer device that is smaller, lighter, and consumes less power than a conventional data transfer device.
[0023]
Embodiment 2. FIG.
FIG. 4 is a block diagram of Embodiment 2 of the present invention. In the figure, 1 is a data transfer control circuit that controls the entire data transfer, 2a to 2f are processing circuits that perform processing according to the transfer data, and 3 is a transfer that transfers data from the data transfer control circuit 1 to the processing circuits 2a to 2f. A data generation circuit for generating data, 4 is a clock generation circuit for generating a clock for synchronizing the transfer of transfer data, 7 is a control circuit for controlling each circuit in the data transfer control circuit 1, and 14 is A data output selection circuit 15 for selecting transfer data generated by the data generation circuit 3 by selecting a maximum of one output terminal from a plurality of output terminals, and 15 a clock output by the clock generation circuit 4 for a plurality of output terminals Clock output selection circuits 16a and 16b that select and output a maximum of one output terminal from the output terminals of the data output selection circuit 14, respectively. The selected data lines 17a to 17c are connected to the plurality of output terminals of the clock output selection circuit 15 independently of each other, and the selected data lines 20a are connected to the plurality of output terminals of the data output selection circuit 14. This is a data output all selection circuit for outputting transfer data from all the output terminals connected to the output terminals.
[0024]
Next, the operation will be described. Since the data output all selection circuit 20 outputs the same transfer data to all the selected data lines 16a and 16b, when transferring the same transfer data to the processing circuits 2a to 2f connected to the same selected clock lines 17a to 17c. Data transfer time can be shortened. For example, when the same transfer data is transferred to the processing circuits 2a and 2b, the transfer data is output from the data output all selection circuit 20 to all the selected data lines 16a and 16b, and only the selected clock line 17a is output from the clock output selection circuit 15. If the clock is output to the same time, the same transfer data can be transferred to the processing circuits 2a and 2b by one data transfer. That is, the effect that the data transfer time can be shortened is obtained.
[0025]
Embodiment 3 FIG.
FIG. 5 is a block diagram of Embodiment 3 of the present invention. In the figure, 1 is a data transfer control circuit that controls the entire data transfer, 2a to 2f are processing circuits that perform processing according to the transfer data, and 3 is a transfer that transfers data from the data transfer control circuit 1 to the processing circuits 2a to 2f. A data generation circuit for generating data, 4 is a clock generation circuit for generating a clock for synchronizing the transfer of transfer data, 7 is a control circuit for controlling each circuit in the data transfer control circuit 1, and 14 is A data output selection circuit 15 for selecting transfer data generated by the data generation circuit 3 by selecting a maximum of one output terminal from a plurality of output terminals, and 15 a clock output by the clock generation circuit 4 for a plurality of output terminals Clock output selection circuits 16a and 16b that select and output a maximum of one output terminal from the output terminals of the data output selection circuit 14, respectively. The selected data lines 17a to 17c are connected to the plurality of output terminals of the clock output selection circuit 15 independently of each other, and the selected data lines 20a are connected to the plurality of output terminals of the data output selection circuit 14. A data output all selection circuit 21 for outputting transfer data from all of the output terminals and a plurality of output terminals connected to each of the output terminals, and 21 is a plurality of output terminals of the clock output selection circuit 15. A clock output all selection circuit for outputting the clock from all output terminals.
[0026]
Next, the operation will be described. Since the clock output all selection circuit 21 outputs a clock to all the selected clock lines 17a to 17c, it is combined with the function of outputting the same transfer data to all the selected data lines 16a and 16b from the data output all selection circuit 20. Thus, when the same transfer data is transferred to all the processing circuits 2a to 2f, the data transfer time can be shortened. For example, when the same transfer data is transferred to the processing circuits 2a to 2f, the transfer data is output from the data output all selection circuit 20 to all the selected data lines 16a and 16b, and all the selected clock lines 17a are output from the clock output all selection circuit 21. When the clock is output to .about.17c, the same transfer data can be transferred to all the processing circuits 2a to 2f by one data transfer. That is, an effect that the data transfer time can be further shortened can be obtained.
[0027]
Embodiment 4 FIG.
FIG. 6 is an internal configuration diagram of processing circuits 2a to 2f according to the fourth embodiment of the present invention. In the figure, 12 is a clock synchronous data input circuit for inputting transfer data transferred from the data transfer control circuit 1 to the processing circuits 2a to 2f in synchronization with the clock, and 13 performs processing in accordance with the transferred transfer data. The internal processing circuit 18 is an input data length count circuit that counts the bit length of the input transfer data, and 19 is an instruction signal from the input data length count circuit 18 that instructs the internal processing circuit 13 to permit or disallow the operation. An operation mode determination circuit 22 for detecting the start bit which is the first bit data of the input transfer data and a start bit detection circuit 23 for detecting the end bit which is the last bit data of the input transfer data This is an end bit detection circuit.
[0028]
Next, the operation will be described. In the clock synchronization data input circuit 12 of each processing circuit 2a to 2f, the transfer data corresponding to each processing circuit 2a to 2f is input in synchronization with the clock including the same transfer data. In response to the instruction signal output when the input data length count circuit 18 counts the bit length of the prescribed transfer data, the operation mode determination circuit 19 does not write the input transfer data, although not shown in the figure. The operation mode is determined. At that time, the start bit detection circuit 22 detects the start bit which is the first bit data of the input transfer data and determines whether the start bit is normal. At the same time, the end bit detection circuit 23 detects the end bit which is the last bit data of the input transfer data and determines whether the end bit is normal. When both the start bit and the end bit are normal, the operation mode determination circuit 19 instructs the internal processing circuit 13 to permit the operation. Thereby, the internal processing circuit 13 can perform processing according to the transfer data.
[0029]
However, when the transfer data causes a bit shift due to noise or the like, the start bit or the end bit shifts, so the start bit detection circuit 22 or the end bit detection circuit 23 determines that the start bit or the end bit is abnormal. . When the transfer data has a bit shift, the operation mode is also a bit shift, resulting in an operation mode different from the normal operation mode. Therefore, the operation mode determination circuit 19 instructs the internal processing circuit 13 to prohibit the operation. Therefore, even when a problem such as a bit shift occurs in the transfer data due to noise or the like, it is possible to prevent erroneous processing in the processing circuits 2a to 2f.
[0030]
Embodiment 5. FIG.
FIG. 7 is an internal block diagram of processing circuits 2a to 2f according to the fifth embodiment of the present invention. In the figure, 12 is a clock synchronous data input circuit for inputting transfer data transferred from the data transfer control circuit 1 to the processing circuits 2a to 2f in synchronization with the clock, and 13 performs processing in accordance with the transferred transfer data. The internal processing circuit 18 is an input data length count circuit that counts the bit length of the input transfer data, and 19 is an instruction signal from the input data length count circuit 18 that instructs the internal processing circuit 13 to permit or disallow the operation. An operation mode determination circuit 22 for detecting the start bit which is the first bit data of the input transfer data and a start bit detection circuit 23 for detecting the end bit which is the last bit data of the input transfer data An end bit detection circuit 24 for detecting a parity error in the input transfer data. It is over detection circuit.
[0031]
Next, the operation will be described. In the clock synchronization data input circuit 12 of each processing circuit 2a to 2f, the transfer data corresponding to each processing circuit 2a to 2f is input in synchronization with the clock including the same transfer data. In response to an instruction signal that is output when the input data length count circuit 18 counts the bit length of the prescribed transfer data, the operation mode determination circuit 19 does not write in the input transfer data, although not shown in the figure. Determine the operating mode. At that time, the start bit detection circuit 22 detects the start bit which is the first bit data of the input transfer data and determines whether the start bit is normal. At the same time, the end bit detection circuit 23 detects the end bit which is the last bit data of the input transfer data and determines whether the end bit is normal. Further, the parity error detection circuit 24 determines whether or not the input transfer data has a parity error. When all of these start bits, end bits, and parity errors are normal, the operation mode determination circuit 19 instructs the internal processing circuit 13 to permit the operation.
[0032]
Thereby, the internal processing circuit 13 can perform processing according to the transfer data. However, when an odd number of bits in the transfer data are inverted due to noise or the like, the parity error detection circuit 24 determines that the parity is abnormal. For this reason, the operation mode determination circuit 19 issues an operation non-permission instruction to the internal processing circuit 13. Therefore, even when a problem such as inversion of an odd number of bits occurs in transfer data due to noise or the like, it is possible to prevent an erroneous process in the processing circuits 2a to 2f from being prevented.
[0033]
Embodiment 6 FIG.
In the first to fifth embodiments described above, a total of six processing circuits 2a to 2f are arranged in three rows and two columns. However, the processing circuits 2a to 2f are arranged in any number of rows and any number of columns. Similar effects can be obtained in the case of an arbitrary number of processing circuits 2a to 2f.
[0034]
Embodiment 7 FIG.
In the first to sixth embodiments, the case where the processing circuits 2a to 2f are arranged in a matrix has been described. However, when the intermediate processing circuits 2a to 2f are thinned out, the rows and columns are disturbed. The same effect can be obtained when the processing circuits 2a to 2f are arranged three-dimensionally.
[0035]
Embodiment 8 FIG.
In the first to fifth embodiments, the case where there are two selected data lines 16a and 16b and three selected clock lines 17a to 17c has been described. However, the selection according to the sixth and seventh embodiments described above is used. Similar effects can be obtained in the case of the number of data lines 16a and 16b and the number of selected clock lines 17a to 17c.
[0036]
Embodiment 9 FIG.
Further, in the above first to eighth embodiments, the description has been made with reference to FIG. 3 in which one transfer data is equivalent to four clocks, but the same effect can be obtained when the length of one transfer data is an arbitrary number of clocks. Is obtained.
[0037]
Embodiment 10 FIG.
In the first to ninth embodiments described above, each transfer data is described as continuous data, and the change is described as the falling edge of the clock in FIG. 3, but even when there is an interval between the transfer data, The same effect can be obtained when the transfer data is switched at the rising edge of the clock.
[0038]
Embodiment 11 FIG.
In the above first to tenth embodiments, the case where there is no transfer data on the selected data lines 16a and 16b and the case where there is no clock on the selected clock lines 17a to 17c are described as high levels in FIG. Similar effects can be obtained when the level is set.
[0039]
【The invention's effect】
According to the first invention, since the transfer data can be transferred to each processing circuit by the selected data line and the selected clock line, the size and weight can be reduced as compared with the conventional data transfer device, and the clock can be transferred to all the processing circuits. Therefore, the processing circuit composed of the CMOS semiconductor circuit connected to the selected clock line to which the clock is not output does not operate, and the power consumption can be reduced correspondingly. Therefore, an effect that a data transfer device that is smaller, lighter, and consumes less power than a conventional data transfer device can be realized.
[0040]
According to the second aspect of the invention, the data transfer control circuit includes a data output full selection circuit for outputting transfer data from all of the plurality of output terminals connected to the plurality of output terminals of the data output selection circuit. Thus, when the same transfer data is transferred to the processing circuits connected to the same selected clock line, the data transfer time can be shortened. Therefore, the effect that the data transfer time can be shortened can be obtained.
[0041]
According to the third aspect of the present invention, the data transfer control circuit includes the clock output full selection circuit for outputting a clock from the plurality of output terminals connected to each of the plurality of output terminals of the clock output selection circuit. Therefore, in combination with the function of outputting the same transfer data to all the selected data lines from the data output all selection circuit, when transferring the same transfer data to all the processing circuits, all data can be transferred by one data transfer. The same transfer data can be transferred to the processing circuit. That is, an effect that the data transfer time can be further shortened can be obtained.
[0042]
According to the fourth aspect of the invention, the processing circuit includes a start bit detection circuit that detects a start bit that is the first bit data of the input transfer data, and an end that is the last bit data of the input transfer data. Since it has an end bit detection circuit that detects bits, the start bit detection circuit or end bit detection circuit determines that the start bit or end bit is abnormal when the transfer data causes a bit shift due to noise, etc. The operation mode determination circuit gives an instruction not to permit the operation to the internal processing circuit. In other words, even when a problem such as bit shift occurs in the transfer data due to noise or the like, it is possible to prevent erroneous processing in the processing circuit.
[0043]
According to the fifth invention, since the processing circuit includes the parity error detection circuit for detecting the parity error of the input transfer data, an odd number of bits in the transfer data are inverted due to noise or the like. In such a case, the parity error detection circuit determines that the parity is abnormal, and the operation mode determination circuit issues an operation non-permission instruction to the internal processing circuit. That is, even when a problem such as inversion of an odd number of bits occurs in the transfer data due to noise or the like, it is possible to prevent an erroneous process in the processing circuit from being prevented.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of a first embodiment of the present invention.
FIG. 2 is an internal configuration diagram of a processing circuit according to the first embodiment of the present invention.
FIG. 3 is an explanatory diagram of transfer data and clocks from the data transfer control circuit to the processing circuit according to the first embodiment of the present invention;
FIG. 4 is a configuration diagram of a second embodiment of the present invention.
FIG. 5 is a configuration diagram of a third embodiment of the present invention.
FIG. 6 is an internal configuration diagram of a processing circuit according to a fourth embodiment of the present invention.
FIG. 7 is an internal configuration diagram of a processing circuit according to a fifth embodiment of the present invention.
FIG. 8 is a configuration diagram of a conventional data transfer apparatus.
FIG. 9 is an internal configuration diagram of a processing circuit of a conventional data transfer apparatus.
FIG. 10 is an explanatory diagram of data transferred from a data transfer control circuit to a processing circuit, a clock, an X enable signal, and a Y enable signal of a conventional data transfer device.
[Explanation of symbols]
1 data transfer control circuit, 2 processing circuit, 3 data generation circuit, 4 clock generation circuit, 7 control circuit, 12 clock synchronous data input circuit, 13 internal processing circuit, 14 data output selection circuit, 15 clock output selection circuit, 16 selection Data line, 17 selection clock line, 18 input data length count circuit, 19 operation mode judgment circuit, 20 data output all selection circuit, 21 clock output all selection circuit, 22 start bit detection circuit, 23 end bit detection circuit, 24 parity error Detection circuit.

Claims

In a data transfer apparatus comprising a data transfer control circuit for controlling the entire data transfer and a plurality of processing circuits for performing processing according to the transferred transfer data, the data transfer control circuit generates data for generating transfer data to be transferred Circuit, a clock generation circuit for generating a clock for synchronizing the transfer data, a data output selection circuit for selecting and outputting the transfer data by selecting at most one output terminal from a plurality of output terminals, and the clock A clock output selection circuit that selects and outputs a maximum of one output terminal from a plurality of output terminals, and a control circuit that controls each circuit in the data transfer control circuit, and the processing circuit includes: A clock synchronous data input circuit for inputting the transfer data transferred in synchronization with the clock; An internal processing circuit for performing processing according to transfer data input to the circuit, an input data length count circuit for counting the bit length of the input transfer data, and outputting an instruction signal when the predetermined bit length is counted, and the input An operation mode determination circuit for instructing the internal processing circuit to permit or disallow operation according to an instruction signal from a data length count circuit, and further connected to a plurality of output terminals of the data output selection circuit, respectively. The selected data line and the selected clock line independently connected to the plurality of output terminals of the clock output selection circuit are selected data lines and the selected clock line are arranged in a matrix with respect to each processing circuit, and the selected data line And one selected clock line connected to each of the above processing circuits. That the data transfer device.

In a data transfer apparatus comprising a data transfer control circuit for controlling the entire data transfer and a plurality of processing circuits for performing processing according to the transferred transfer data, the data transfer control circuit generates data for generating transfer data to be transferred Circuit, a clock generation circuit for generating a clock for synchronizing the transfer data, a data output selection circuit for selecting and outputting the transfer data by selecting a maximum of one output terminal from a plurality of output terminals, the data A data output all selection circuit for outputting the transfer data from a plurality of output terminals of the output selection circuit and a plurality of output terminals connected to each of the output selection circuits, and a maximum of one output terminal for the clock from the plurality of output terminals. A clock output selection circuit for selecting and outputting and a control circuit for controlling each of the circuits in the data transfer control circuit. The processing circuit includes a clock synchronous data input circuit that inputs the transfer data transferred in synchronization with the clock, an internal processing circuit that performs processing according to the transfer data input to the clock synchronous data input circuit, and the input The input data length count circuit that counts the bit length of the transfer data and outputs an instruction signal when the predetermined bit length is counted, and the internal processing circuit is permitted or not permitted to operate according to the instruction signal from the input data length count circuit. An operation mode determination circuit for instructing permission, and further, a selection data line independently connected to a plurality of output terminals of the data output selection circuit and a plurality of output terminals of the clock output selection circuit, respectively. The selected data line and the selected clock line are connected to the selected clock line. In a matrix with respect to the road, and the data transfer device, wherein a selected clock lines and the selected data lines are connected one by each one to each processing circuit.

In a data transfer apparatus comprising a data transfer control circuit for controlling the entire data transfer and a plurality of processing circuits for performing processing in accordance with the transferred transfer data, the data transfer control circuit generates data for generating transfer data to be transferred Circuit, a clock generation circuit for generating a clock for synchronizing the transfer data, a data output selection circuit for selecting and outputting the transfer data by selecting a maximum of one output terminal from a plurality of output terminals, the data A data output all selection circuit for outputting the transfer data from a plurality of output terminals of the output selection circuit and a plurality of output terminals connected to each of the output selection circuits, and a maximum of one output terminal for the clock from the plurality of output terminals. A clock output selection circuit for selecting and outputting, and a plurality of output terminals of the clock output selection circuit connected to each of the output terminals. A clock output all selection circuit for outputting the clock from all of the output terminals, and a control circuit for controlling the respective circuits in the data transfer control circuit, and the processing circuit is transferred in synchronization with the clock. A clock synchronization data input circuit for inputting the transfer data, an internal processing circuit for performing processing according to the transfer data input to the clock synchronization data input circuit, and counting a bit length of the input transfer data to obtain a predetermined bit length. An input data length count circuit that outputs an instruction signal at the time of counting, and an operation mode determination circuit that instructs permission or non-permission of operation to the internal processing circuit by an instruction signal from the input data length count circuit, A selected data line independently connected to a plurality of output terminals of the data output selection circuit, and A selection clock line independently connected to a plurality of output terminals of the lock output selection circuit, a selection data line and a selection clock line are arranged in a matrix with respect to each processing circuit, and the selection data line and the selection clock line are A data transfer apparatus characterized in that one each is connected to each of the processing circuits.

In a data transfer apparatus comprising a data transfer control circuit for controlling the entire data transfer and a plurality of processing circuits for performing processing in accordance with the transferred transfer data, the data transfer control circuit includes data for generating transfer data to be transferred A generation circuit, a clock generation circuit for generating a clock for synchronizing the transfer data, a data output selection circuit for selecting and outputting the transfer data by selecting at most one output terminal from a plurality of output terminals, Data output selection circuit for outputting the transfer data from a plurality of output terminals of the data output selection circuit and a plurality of output terminals connected to each of the output terminals, and a maximum of one output terminal for the clock from the plurality of output terminals A clock output selection circuit that selects and outputs the signal, and a plurality of output terminals of the clock output selection circuit. A clock output all selection circuit for outputting the clock from all of a plurality of output terminals, and a control circuit for controlling each circuit in the data transfer control circuit, and the processing circuit transfers in synchronization with the clock. A clock synchronization data input circuit for inputting the transferred data, an internal processing circuit for performing processing in accordance with the transfer data input to the clock synchronization data input circuit, counting the bit length of the input transfer data, An input data length count circuit that outputs an instruction signal when the length is counted, a start bit detection circuit that detects a start bit that is the first bit data of the input transfer data, and the last bit of the input transfer data An end bit detection circuit for detecting an end bit which is data and the input data length And an operation mode determination circuit for instructing the internal processing circuit to permit or disallow the operation in response to an instruction signal from the control circuit, and further selected data connected to a plurality of output terminals of the data output selection circuit, respectively. The selected clock line connected to each of the output terminals of the clock output selection circuit and the clock output selection circuit is selected as a selection data line and a selection clock line in a matrix with respect to each processing circuit and as a selection data line. A data transfer device, wherein one clock line is connected to each of the processing circuits.

In a data transfer apparatus comprising a data transfer control circuit for controlling the entire data transfer and a plurality of processing circuits for performing processing according to the transferred transfer data, the data transfer control circuit generates data for generating transfer data to be transferred Circuit, a clock generation circuit for generating a clock for synchronizing the transfer data, a data output selection circuit for selecting and outputting the transfer data by selecting a maximum of one output terminal from a plurality of output terminals, the data A data output all selection circuit for outputting the transfer data from a plurality of output terminals of the output selection circuit and a plurality of output terminals connected to each of the output selection circuits, and a maximum of one output terminal for the clock from the plurality of output terminals. A clock output selection circuit for selecting and outputting, and a plurality of output terminals of the clock output selection circuit connected to each of them A clock output all selection circuit for outputting the clock from all of several output terminals, and a control circuit for controlling each circuit in the data transfer control circuit, and the processing circuit transfers in synchronization with the clock. A clock synchronization data input circuit for inputting the transferred data, an internal processing circuit for performing processing in accordance with the transfer data input to the clock synchronization data input circuit, counting the bit length of the input transfer data, An input data length count circuit that outputs an instruction signal when the length is counted, a start bit detection circuit that detects a start bit that is the first bit data of the input transfer data, and the last bit of the input transfer data An end bit detection circuit for detecting an end bit that is data, and the input transfer data A parity error detection circuit for detecting a parity error of the data and an operation mode determination circuit for instructing the internal processing circuit to permit or disallow the operation by an instruction signal from the input data length count circuit, and further, the data output selection A selection data line independently connected to a plurality of output terminals of the circuit and a selection clock line independently connected to a plurality of output terminals of the clock output selection circuit; A data transfer apparatus characterized in that a selected data line and a selected clock line are connected to each of the processing circuits in a matrix with respect to the processing circuit.