JP3761202B2

JP3761202B2 - 半導体メモリ装置のバックバイアス電圧発生回路

Info

Publication number: JP3761202B2
Application number: JP25153493A
Authority: JP
Inventors: キムタエ−フーン
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 1992-10-08
Filing date: 1993-10-07
Publication date: 2006-03-29
Anticipated expiration: 2021-03-29
Also published as: KR940011024U; US5434820A; TW230815B; KR950006067Y1; DE4334263A1; DE4334263B4; JPH06215568A

Description

【０００１】
【産業上の利用分野】
本発明は、半導体メモリ装置のバックバイアス電圧発生回路に係り、特にバックバイアス電圧発生器がメモリセルブロックに近接して設けられ、そのメモリセルブロックが駆動されている間上記バックバイアス電圧発生器が動作するようにすることによりバックバイアス電圧の変動をなくし、半導体動作の信頼性を向上させるのに好適なバックバイアス電圧発生回路に関する。
【０００２】
【従来の技術】
一般的に基板のバックバイアス電圧発生回路を有する半導体メモリ装置は、図５乃至図７に図示された米国特許番号第４，７７５，９５９号によく示されている。
すなわち、半導体メモリ装置でバックバイアス電圧（以下“ＶＢＢ”という）発生回路は、図５のＶＢＢ−Ｇで示されるように、タイミングコントロール回路ＴＣにより／ＲＡＳ信号より若干遅延される／ＲＡＳ１信号を得て、電圧レベル検出（以下“ＶＬＤ”という）部の出力信号と、上記／ＲＡＳ１により駆動されるようになっている。なお、本明細書において、／ＲＡＳ信号等における記号の“／”は“バー（bar）”を意味する。
タイミングコントロール回路ＴＣは、図５に示すように、外部端子から供給される、行アドレスストローブ信号（row address strobe signal）／ＲＡＳと列アドレスストローブ信号（column address strobe signal）／ＣＡＳと書き込み可能信号（write enable signal）／ＷＥを受けてメモリ動作に必要ないろいろのタイミング信号例えば／ＲＡＳ１を発生する。
ここで、ＶＬＤ部は基板バックバイアス電圧レベルが設定された絶対値レベルを超過したか否かを感知する。
【０００３】
また、上記ＶＢＢ発生回路ＶＢＢ−Ｇの回路は、図６に図示するように、第１Ｖｂｂ電圧発生器Ｖｂｂ−Ｇ１および第２Ｖｂｂ電圧発生器Ｖｂｂ−Ｇ２で構成され、ＶＬＤ部ＶＬＤは３個のＮＭＯＳダイオードＱ１２〜Ｑ１４が直列に接続され、Ｖｃｃ電源端子には、２個のＰＭＯＳトランジスタＱ１０、Ｑ１１が直列に接続され、これにさらにＶｂｂ電源端子との間にダイオードＱ１２〜Ｑ１４が直列に接続される。また、上記Ｖｃｃ端子はトランジスタＱ１５〜Ｑ１７およびインバータＩＶ０、ＩＶ１を介してナンドゲートＧ１の一つの入力端子に接続され、上記ナンドゲートＧ１の他側の入力端子は／ＲＡＳ１に接続されている。そこでノード“Ａ”の信号は、ＰＭＯＳトランジスタＱ１５、Ｑ１６で構成されるインバータと、インバータＩＶ０と、インバータＩＶ１を経てナンドゲートＧ１の一つの端子に入力されることになる。
そして、ＶＢＢ発生回路ＶＢＢ−Ｇの第１Ｖｂｂ電圧発生器Ｖｂｂ−Ｇ１は、第２発振部ＯＳＣ２と、この第２発振部ＯＳＣ２の信号を緩和させる機能を有するインバータＩＶ４、ＩＶ５のバッファ部と、ポンピングキャパシタＣ２と、そして、ポンピングキャパシタＣ２に接続されまたグラウンドと基板Ｖｂｂの間に直列接続されたダイオードＱ２０、Ｑ２１を有する整流部で構成される。
第２Ｖｂｂ電圧発生器Ｖｂｂ−Ｇ２は、３個のナンドゲートＧ２〜Ｇ４で構成された第１発振部ＯＳＣ１と、この第１発振部ＯＳＣ１の出力端子に直列に接続された２個のインバータＩＶ２、ＩＶ３から成るバッファ部と、そして、このバッファ部の出力端子からポンピングキャパシタＣ１を介して接続されたＰＭＯＳトランジスタＱ１８、Ｑ１９のダイオード結線された直列構成を有する整流部で構成されている。
ここで、第２Ｖｂｂ電圧発生器Ｖｂｂ−Ｇ２のポンピングキャパシタＣ１は、大きな容量を用い、第１Ｖｂｂ電圧発生器Ｖｂｂ−ＧのキャパシタＣ２は相対的にＣ１より小さい容量のキャパシタを使用する。
【０００４】
図７は、従来ＶＢＢ発生回路（ＶＢＢ−Ｇ）の動作タイミング図である。
上記の如く構成された従来の半導体メモリ装置は、先ず第１Ｖｂｂ電圧発生器Ｖｂｂ−Ｇ１の動作から説明すれば、電源Ｖｃｃが印加されれば、第２発振部ＯＳＣ２を通して所定周期の発振信号が連続的に出されることになり、このような第２発振部ＯＳＣ２の発振信号が“ハイ”のときは、ダイオードＱ２０がターンオンとなりポンピングキャパシタＣ２の一つの電極がグラウンドに連結されてグラウンドレベルになる。また第２発振部ＯＳＣ２の発振信号が“ロー”状態となるとき、ダイオードＱ２０はターンオフになると同時にダイオードＱ２１はターンオン状態になり、キャパシタＣ２の一つの電極がグラウンドレベルより負側のレベルになることにより、Ｖｂｂ電圧レベルは負の方向に低められる。
このような動作は電源が印加されている間継続して生ずる。
【０００５】
しかし、上記第１Ｖｂｂ電圧発生器Ｖｂｂ−Ｇ１による駆動能力は非常に弱く、それは、スタンドバイ（ＳＴＡＮＤ−ＢＹ）状態にあるチップにおけるトランジスタの漏洩電流を補償する程度のものである。
この技術の主なバックバイアス電圧発生器は、ＶＬＤ部と結ばれた第２Ｖｂｂ電圧発生器Ｖｂｂ−Ｇ２部で、この部分は負電圧を発生する比較的に大きな駆動容量を持っている。
この部分にＶｃｃの電源が印加されれば、ＰＭＯＳのトランジスタＱ１０がターンオンとなりＡノードは“ハイ”状態となる。したがって、ＰＭＯＳのトランジスタＱ１５はオフ状態となり、Ｂノードは“ロー”となり、この“ロー”信号がインバータＩＶ０により反転され出力端子であるＣノードは“ハイ”となるので、インバータＩＶ１で再び反転されて出力端子であるＤノードは“ロー”状態になり、この信号がナンドゲートＧ１の一つの入力に印加される。
このとき／ＲＡＳ信号より若干遅延された／ＲＡＳ１信号が“ロー”に印加されると、上記ナンドゲートＧ１出力であるＥノードは“ハイ”となるため第１発振部ＯＳＣ１が動作され、この発振信号はバッファ部を介してキャパシタＣ１に印加され、上記キャパシタＣ１のポンピング動作により、整流部のダイオードＱ１８、Ｑ１９の動作で、基板に負電圧が印加される。
【０００６】
継続して負電圧が印加されＶＢＢの電圧レベルが図７に示されるように−３ＶｔｈとなればＶＬＤ部のダイオードＱ１２、Ｑ１３が順方向となりターンオンとなり、したがって、ＰＭＯＳトランジスタＱ１１もオンとなりＡノードは“ロー”、Ｂノードは“ハイ”、Ｃノードは“ロー”、Ｄノードは“ハイ”となる。
このときには、／ＲＡＳ１信号により第１発振部ＯＳＣ１動作が決定され／ＲＡＳ１が“ハイ”状態、すなわち、スタンドバイ状態では第１発振部ＯＳＣ１の動作が止まり、キャパシタＣ１のポンピング作用が止まることになる。また／ＲＡＳ１が“ロー”すなわち、駆動状態では継続して負のポンピングをすることになる。
【０００７】
チップがスタンドバイ状態である間は、大部分のトランジスタ等がオフ状態であり、等化器またはプリチャージトランジスタ等だけの動作で、その場合の漏洩電流の量は比較的に小さい。したがって、この状態ではスタンドバイに必要とされる電力の消耗は、駆動能力の小さい第１Ｖｂｂ電圧発生器Ｖｂｂ−Ｇ１だけを動作させることにより低減することができる。一方、チップが駆動されている状態やＶＢＢ電圧レベルが−３Ｖｔｈに低下してしまわない場合には、駆動能力の大きい第２Ｖｂｂ電圧発生器Ｖｂｂ−Ｇ２により動作させることによってチップが駆動されるようになり、多くのトランジスタが動作されるが、これにより、比較的に大きい漏洩電流によって引き起こされるＶＢＢ電圧の上昇を防ぎ、安定したチップ動作を実現することが可能になる。
【０００８】
【発明が解決しようとする課題】
このような従来の半導体メモリ装置においては、メモリ容量が増大されることによりＶＢＢ電圧発生器も増加されなければならない。しかし、あるアレーブロックがＶＢＢ電圧発生器から最も遠くに位置しているとすると、ＶＢＢ電圧発生器からＶＢＢ電圧を伝送するときの遅延により、その最も遠いアレーブロックのＶＢＢ電圧は上昇する。これにより、そのアレーブロックの誤動作が生じ得るので、半導体メモリ装置の信頼性を低下させる問題が発生する。
【０００９】
本発明の目的は、ＶＢＢ電圧発生器から遠くにあるメモリセルアレーブロックが動作する場合にもＶＢＢ電圧が上昇しないようにしてメモリセルアレーの誤動作をなくし、かつ電力消耗を縮小することができる半導体メモリ装置のバックバイアス電圧発生回路を提供することにある。
【００１０】
【課題を解決するための手段】
上記の目的を達成するため、本発明では、例えば図１に示すように、第１Ｖｂｂ電圧発生器２０と第２Ｖｂｂ電圧発生器３０を含む構成を有して半導体メモリ装置の基板にバックバイアス電圧を供給する半導体メモリ装置のバックバイアス電圧（ＶＢＢ電圧）発生回路において、
上記第２Ｖｂｂ電圧発生器３０は、上記半導体メモリ装置に加えられる／ＲＡＳ信号と／ＣＡＳ信号と／ＷＥ信号との組み合わせによって発生されるタイミング信号により駆動され所定周期のクロックパルスを発生する第２発振部３１と、半導体メモリ装置の各メモリセルアレーブロックにそれぞれ近接して配置された複数の分配電圧発生器３２ａ〜３２ｎを備え、
該複数の分配電圧発生器３２ａ〜３２ｎは上記第２発振部３１の出力端子と上記ＶＢＢ電圧発生器の出力端子との間に相互に並列接続され、かつ該分配電圧発生器を選択する選択信号ＢＳ１〜ＢＳｎにより、上記第２発振部３１のクロックパルスを受け、ＶＢＢ電圧を発生させ、
上記分配電圧発生器例えば３２ａは、例えば図３に示すように、
上記第２の発振部３１からのクロックパルスを緩衝させるバッファ部例えば３３ａと、該バツファ部３３ａの出力端子に接続されてバックバイアス電圧をポンピングするポンピングキャパシタＣａと、該ポンピングキャパシタＣａに接続されて基板にバックバイアス電圧ＶＢＢを供給する整流部３４ａを含む補助ポンピング部３５ａと、
上記第２発振部３１の出力のクロックパルスを上記補助ポンピング部３５ａに印加して該補助ポンピング部３５ａのポンピング動作を駆動させるスイッチング手段Ｎ７ａを備える構成にして、分配電圧発生器の出力を選択的に発生させ、
さらに、上記分配電圧発生器を、例えば図２に示すように、メモリセルアレー５０とメモリセルアレー６０との間に設けた行デコーダの横に配置する。
【００１３】
また上記スイッチング手段は、ＮＭＯＳＦＥＴで構成すればよい。
【００１４】
また、上記バッファ部は、例えば図３の３３ａのように、インバータで構成してもよい。
【００１５】
あるいは上記整流部は、少なくとも二つのダイオードで構成するようにすれば、異なる電位レベルのＶＢＢ電圧を容易に出力することができ好ましい。
【００１８】
【作用】
本発明の構成の中で、ＶＢＢの出力電圧を与える、複数の分配電圧発生器例えば図１の３２ａ〜３２ｎのそれぞれを、図２に示すように、各メモリセルアレーブロックに近接配置することにより、メモリセルアレーブロックにＶＢＢ電圧を供給するに際しての時間遅延の問題をなくし、したがってＶＢＢ電圧が上昇してメモリセルアレーが誤動作をするような問題をなくすことが可能になる。すなわち、本発明の上記構成によれば、例えばメモリ容量が大きく、チップサイズが大きく、ＶＢＢ電圧発生回路から遠い位置にあるメモリセルアレーブロックに対しても、これに近接した分配電圧発生器からＶＢＢ電圧を供給できるので、ＶＢＢ電圧の伝達の時間遅延に伴う上記のメモリセルの誤動作をなくすことが可能になる。
また、分配電圧発生器例えば３２ａは、これに近接して配置されたメモリセルアレーブロックの選択に伴い、これに対応して選択信号例えばＢＳ１により選択され得るので、ＶＢＢ電圧供給が所要のメモレセルアレーブロックに対して選択的に行われることになり、電力消耗を著しく縮小することが可能になる。
さらに本発明の構成では、後述において詳述するように、第１Ｖｂｂ電圧発生器は、スタンドバイ状態においてＶＢＢ電圧を供給するものであり、第２Ｖｂｂ電圧発生器は、メモリセルアレーブロックの駆動時、つまりそのブロックが書き込みまたは読み出し動作のためにアクセスされているとき、これに近接するあるいは特にこれに隣接するように配置された分配電圧発生器が選択信号により選択され、これにより／ＲＡＳ信号より若干遅延された／ＲＡＳ１信号を受けた上記の分配電圧発生器が近接または隣接の上記メモリセルアレーブロックに対してＶＢＢ電圧を供給することが可能になる。
【００１９】
【実施例】
以下、添付された図面により詳細に説明すれば次の通りである。
図１は、本発明によるＶＢＢ発生回路のブロック図を示すものである。図１に示すように、半導体メモリ装置のバックバイアス電圧発生器の回路は、電圧レベル検出部１０とＶＢＢに接続され、／ＲＡＳ１信号によって制御される第１Ｖｂｂ電圧発生器２０と、ブロック選択信号ＢＳ１〜ＢＳｎによって制御され、ＶＢＢに接続され、かつ分配電圧発生器３２ａ〜３２ｎを含む第２Ｖｂｂ電圧発生器３０の構成を有する。上記分配電圧発生器３２ａ〜３２ｎは、図２に示すように、各メモリセルアレイブロックと相互対向されるメモリセルアレイブロックの間に各々配置されている。
【００２０】
図３は本発明によるＶＢＢ発生回路４０の詳細の回路図であって、通常のＶＬＤ部１０の出力端子に第１発振部２１が連結され、上記第１発振部２１の出力側にはポンピング部２４を通してＶＢＢに連結される。上記ポンピング部２４は、第１発振部２１の発振信号を緩衝させ、かつ２個のインバータＩＮＶ１、ＩＮＶ２が直列接続されてなるバッファ部２２と、その出力端子に接続したポンピングキャパシタＣ１と、このポンピングキャパシタＣ１との協力動作でＶＢＢに負電圧を与える、ダイオードＮ１、Ｎ２から成る整流部２３で構成される。
そして、第２Ｖｂｂ電圧発生器３０は、／ＲＡＳ１信号を反転させるインバータＩＶ８の出力信号により制御される第２発振部３１と、上記第２発振部の出力端子とＶＢＢ端子との間に並列に接続された分配電圧発生器３２ａ〜３２ｎで構成される。
かつ、上記分配電圧発生器３２ａ〜３２ｎは、第２発振部３１の出力端子に連結されてブロック選択信号ＢＳ１〜ＢＳｎにより発振信号を伝送および遮断させるスイッチングトランジスタＮ７ａ〜Ｎ７ｎと、上記トランジスタＮ７ａ〜Ｎ７ｎ出力端子には、上記第１Ｖｂｂ電圧発生器２０のポンピング部２４の構成と同一の補助ポンピング部３５ａ〜３５ｎが連結される。
上記補助ポンピング部３５ａ〜３５ｎは、上記第２発振部３１の出力信号を緩衝させるバッファ部３３ａ〜３３ｎと、上記バッファ部３３ａ〜３３ｎの出力側に連結されポンピングキャパシタ機能を有するキャパシタＣａ〜Ｃｎと、キャパシタＣａ〜Ｃｎの一方の電極に連結されてＶＢＢに負電圧を印加させる、ダイオード（Ｎ３ａ、Ｎ４ａ）〜（Ｎ３ｎ、Ｎ４ｎ）から成る整流部３４ａ〜３４ｎで構成される。
【００２１】
図４は、本発明によるＶＢＢ電圧発生器４０の動作タイミング図で、／ＲＡＳ、／ＲＡＳ１、ＯＳＣ２、およびＢＳｉ信号の波形を示す。上記の如く構成された本発明は、先ず第１Ｖｂｂ電圧発生器２０により、従来の動作説明と同じくＶＢＢ電圧が−３Ｖｔｈとなる前に、第１発振部２１を動作させることによって、ポンピング部２４のキャパシタＣ１によりＶＢＢにマイナス電圧を印加し、−３ＶｔｈとなればＶＬＤ部１０の信号位相が変えられて第１発振部２１の回路が止り、ＶＢＢにそれ以上の負電圧が供給されないようにする。
一方、チップが駆動されると、図４の（イ）のように／ＲＡＳ信号が“ロー”レベルとなり、上記／ＲＡＳ信号より若干遅延された信号／ＲＡＳ１が発生する（ロ）。上記／ＲＡＳ１信号が第２Ｖｂｂ電圧発生器３０のインバータＩＶ８により“ハイ”に反転され、第２発振部３１に伝送されるため上記第２発振部３１は動作し、この発振信号は分配電圧発生器３２ａ〜３２ｎに印加される。
このとき、メモリセルアレイのうちの一つが選択されると、（ニ）図のようにブロック選択信号（ＢＳ１〜ＢＳｎ）も選択的に“ハイ”状態となる。そこで、分配電圧発生器３２ａ〜３２ｎのトランジスタＮ７ａ〜Ｎ７ｎのうち、１個以上のトランジスタが選択的にターンオンとなり、これにより、選択されたメモリセルアレイブロックの補助ポンピング部３５ａ〜３５ｎで第２発振部３１の信号が供給される。
仮に例を挙げて、図３でブロック選択信号ＢＳ１が“ハイ”レベルとなったと仮定すれば、分配電圧発生器３２ａのトランジスタＮ７ａがターンオンとなるので、（ハ）図のように／ＲＡＳ１信号が“ロー”レベルの間に第２発振部３１が動作して、所定周期のパルスを発生している上記第２発振部３１の出力信号をトランジスタＮ７ａを介して補助ポンピング部３５ａに伝送することになる。
【００２２】
トランジスタＮ７ａを経由した第２発振部３１の出力信号は、インバータＩＶ３ａ、ＩＶ４ａを通してバッファリングされた後、ポンピングキャパシタＣａを経てＶＢＢに負電圧を印加させることになる。
すなわち、ブロック選択信号ＢＳ１が“ハイ”状態で、また（ハ）図のように第２発振部３１の出力Ｄノードが“ハイ”レベルとなれば、バッファ機能のインバータＩＶ３ａ、ＩＶ４ａを介してキャパシタＣａの一つの電極に“ハイ”が印加される。したがって、ポンピングキャパシタの結合効果によってＢノードも“ハイ”となりダイオードＮ３ａはオン状態となり、他のダイオードＮ４ａは逆方向電圧が印加されターンオフされることにより、Ｂノードをグラウンド電圧にするようになる。
一方、第２発振部３１の出力Ｄノードが“ロー”レベルとなれば、バッファ機能のインバータＩＶ３ａ、ＩＶ４ａを介してキャパシタＣａの電極に“ロー”が印加されることにより、Ｂノードが負電圧を有することになり、ダイオードＮ３ａは、逆方向バイアスがかけられてオフ状態となる。他のダイオードＮ４ａは、ＢノードがＶＢＢより低い電圧になるため順方向にターンオンとなることにより、ＶＢＢに負電圧を印加する。
メモリセルアレイ５０ａ、６０ａブロックが選択されないで／ＲＡＳ信号が“ハイ”レベルに上昇すれば、上記／ＲＡＳ信号より若干遅延される／ＲＡＳ１信号も“ハイ”となるので、その／ＲＡＳ１信号はインバータＩＶ８で“ロー”に反転され、その信号が第２発振部３１に印加される。そこで、上記第２発振部３１の動作が停止され、同時にブロック選択信号ＢＳ１も“ロー”レベルとなり、このため、分配電圧発生器３２ａのトランジスタＮ７ａはターンオフ状態になり、ポンピング部３５ａのキャパシタＣａのポンピング作用が停止される。
上記のような動作で残りのメモリセルアレイ５０ｂ〜５０ｎ、６０ｂ〜６０ｎが選択的に駆動される場合、該当するブロック選択信号ＢＳ２〜ＢＳｎも同時に“ハイ”レベルとなり、これに対応する分配電圧発生器３２ｂ〜３２ｎだけを駆動させることにより電力消耗を縮めることができるのである。
【００２３】
【発明の効果】
以上に詳述したように、半導体メモリ装置のメモリ容量が増大するにつれて、ＶＢＢ電圧発生器と容量も増大する。そこで、若しＶＢＢ電圧発生器から最も遠いアレイのブロックが選択されて動作する場合、そのブロックはＶＢＢ電圧発生器から比較的に遠いため、最も遠いアレーブロックのＶＢＢ電圧が、その伝達上の遅延により上昇する。これによりアレーブロックの誤動作が発生する。この点において、本発明は半導体メモリ装置の信頼性を低下させる問題を解決することができる。ＶＢＢ電圧発生器において、最も遠いメモリセルアレイブロックが動作される場合、それに隣接した分配電圧発生器だけを動作させてＶＢＢ電圧の上昇を抑制することが可能となり、そしてこれにより安定した動作が可能であり、電力消耗を著しく低減することができる。
【図面の簡単な説明】
【図１】本発明のバックバイアス電圧発生回路のブロック図。
【図２】本発明のバックバイアス電圧発生回路の配置状態図。
【図３】本発明のバックバイアス発生回路。
【図４】本発明のバックバイアス電圧発生回路の動作タイミング図。
【図５】従来のバックバイアス電圧発生回路のブロック図。
【図６】従来のバックバイアス電圧発生回路図。
【図７】従来のバックバイアス回路の動作タイミング図。
【符号の説明】
１０…電圧レベル検出（ＶＬＤ）部２０…第１Ｖｂｂ電圧発生器
２１…第１発振部３０…第２Ｖｂｂ電圧発生器
２２、３３ａ〜３３ｎ…バッファ部２３、３４ａ〜３４ｎ…整流部
２４…ポンピング部３１…第２発振部
３２ａ〜３２ｎ…分配電圧発生器３５ａ〜３５ｎ…補助ポンピング部
４０…バックバイアス電圧（ＶＢＢ）発生回路
５０ａ〜５０ｎ、６０ａ〜６０ｎ…メモリセルアレイ
ＩＮ８…インバータ

Claims

第１Ｖｂｂ電圧発生器と第２Ｖｂｂ電圧発生器を含む構成を有して半導体メモリ装置の基板にバックバイアス電圧を供給する半導体メモリ装置のバックバイアス電圧（ＶＢＢ電圧）発生回路において、
上記第２Ｖｂｂ電圧発生器は、上記半導体メモリ装置に加えられる／ＲＡＳ信号と／ＣＡＳ信号と／ＷＥ信号との組み合わせによって発生されるタイミング信号により駆動され所定周期のクロックパルスを発生する第２発振部と、上記半導体メモリ装置の各メモリセルアレーブロックにそれぞれ近接して配置された複数の分配電圧発生器を備え、
該複数の分配電圧発生器は、上記第２発振部の出力端子とＶＢＢ電圧発生回路の出力端子との間に相互に並列接続され、かつ該分配電圧発生器を選択する選択信号により、上記第２発振部のクロックパルスを受けＶＢＢ電圧を発生させるものであり、
上記分配電圧発生器は、
上記第２の発振部からのクロックパルスを緩衝させるバッファ部と、該バツファ部の出力端子に接続されてバックバイアス電圧をポンピングするポンピングキャパシタと、該ポンピングキャパシタに接続されて基板にバックバイアス電圧を供給する整流部を含む補助ポンピング部と、
上記第２発振部の出力のクロックパルスを上記補助ポンピング部に印加して該補助ポンピング部のポンピング動作を駆動させるスイッチング手段を備え、
メモリセルアレー５０とメモリセルアレー６０との間に設けた行デコーダの横に配置される、
ことを特徴とする半導体メモリ装置のバックバイアス電圧発生回路。
請求項１記載の半導体メモリ装置のバックバイアス電圧発生回路において、上記スイッチング手段は、ＮＭＯＳＦＥＴであることを特徴とする半導体メモリ装置のバックバイアス電圧発生回路。
請求項１記載の半導体メモリ装置のバックバイアス電圧発生回路において、上記バッファ部は、インバータで構成されることを特徴とする半導体メモリ装置のバックバイアス電圧発生回路。
請求項１記載の半導体メモリ装置のバックバイアス電圧発生回路において、上記整流部は、少なくとも二つのダイオードで構成されることを特徴とする半導体メモリ装置のバックバイアス電圧発生回路。