JP3764484B2

JP3764484B2 - Tuning control method

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Publication number: JP3764484B2
Application number: JP51804697A
Authority: JP
Inventors: 毅池田; 忠孝大江; 明岡本
Original assignee: Nigata Semitsu Co Ltd
Current assignee: NSC Co Ltd
Priority date: 1995-11-09
Filing date: 1996-04-23
Publication date: 2006-04-05
Anticipated expiration: 2016-04-23
Also published as: WO1997017760A1; AU5348296A; KR19990037687A; KR100350399B1; CN1201568A; HK1015978A1; CN1113463C

Description

技術分野
本発明は、所定の周波数信号のみを通過させる同調制御方式に関する。
背景技術
ＬＣ共振等を使用した各種の構成のフィルタや同調回路が知られている。例えば、スーパーヘテロダイン受信機の中間周波増幅回路はフィルタとしての機能を備えており、従来の中間周波増幅回路は一般に、複数組の中間周波トランス（ＩＦＴ）とキャパシタとを用いることにより、所望の周波数特性を実現している。例えば、ＡＭ受信機の場合には、中心周波数が４５５ｋＨｚに設定されているとともに、この中心周波数から９ｋＨｚ離調した場合に所定量だけ減衰するようにに設定されている。また、複数組の中間周波トランス等の代わりに１個のセラミクスフィルタを用いて所望の周波数特性を実現するＡＭ受信機も知られている。
ところで、上述したスーパーヘテロダイン方式を適用した従来技術においては、同調を行うフィルタである中間周波増幅回路の構成に中間周波トランスやセラミクスフィルタが含まれるため、これらを含む全体を半導体基板上に集積化することが困難であって。
また、この中間周波増幅回路と組み合わさせる局部発振回路は、簡単なものでは局部発振トランスを利用したＬＣ発振器により実現され、高精度のものになると水晶発振を利用したＰＬＬ構成により実現される。特に、局部発振回路をＰＬＬ構成とした場合には、正弦波発振を行う電圧制御型発振器（ＶＣＯ）を含むため集積化が難しいため、一部にハイブリッドＩＣを用いていた。
このように、フィルタとして動作する中心周波増幅回路のみならずこれと組み合わせて同調機構を構成する局部発振回路までを含む全体を集積化することは困難であり、同調機構の全体を集積化することができる同調制御方式が望まれていた。また、仮に従来から存在するフィルタの全体あるいはこのフィルタを含む回路の全体を集積化したとしても、回路定数に大きなばらつきが生じるため、製造したチップ毎に特性が異なってしまう。さらに、中心周波数が温度等によって大きく変化する場合も考えられるため、集積化した場合にも確実に所期の周波数特性を達成することができる同調制御方式は従来存在しなかった。
発明の開示
本発明は、このような課題を解決するために考えられたものであり、集積化に適した新たな同調制御方式を提供することにある。
本発明の同調制御方式は、縦続接続された全域通過型の２つの移相回路と、後段の前記移相回路の出力を帰還信号として前段の前記移相回路の入力側に帰還させるとともに前記帰還信号と入力信号とを加算して前段の前記移相回路に入力する加算回路とを含み、所定の周波数近傍の信号のみを通過させる同調回路と、
前記同調回路に前記所定の周波数近傍の周波数を有する信号が入力されたときに、前記同調回路の入出力信号間の位相差に基づいて、前記同調回路の同調周波数を前記同調回路の入力信号の周波数に一致させる周波数制御回路と、を備える。
そして、同調回路の入出力信号間の位相差がなくなるように制御を行うことにより、同調周波数を常に入力信号の周波数に追従して一致させることができる。
【図面の簡単な説明】
第１図は、本発明の同調制御方式を適用した一実施形態である同調機構の構成を示す図、
第２図は、同調回路の詳細な構成を示す回路図、
第３図は、第２図に示す前段の移相回路の構成を抜き出して示した回路図、
第４図は、第３図に示す移相回路の入出力電圧とキャパシタ等に現れる電圧との関係を示すベクトル図、
第５図は、第２図に示す後段の移相回路の構成を抜き出して示した回路図、
第６図は、第５図に示す移相回路の入出力電圧とキャパシタ等に現れる電圧との関係を示すベクトル図、
第７図は、第２図に示す２つの移相回路と分圧回路の全体を伝達関数Ｋ１を有する回路に置き換えた回路図、
第８図は、第７図に示す回路をミラーの定理によって変換した回路図、
第９図は、第２図に示した同調回路の同調特性を示す図、
第１０図は、２つの移相回路に入出力される信号間の位相関係を示す図、
第１１図は、前段の移相回路に入力される信号の周波数より同調周波数の方が高い場合の各移相回路の入出力信号間の位相関係を示す図、
第１２図は、前段の移相回路に入力される信号の周波数より同調周波数の方が低い場合の各移相回路の入出力信号間の位相関係を示す図、
第１３図は、周波数制御回路の詳細構成を示す回路図、
第１４図は、同調回路に入力される信号の周波数に比べて同調回路の同調周波数が高い場合のタイミング図、
第１５図は、同調回路に入力される信号の周波数に比べて同調回路の同調周波数が低い場合のタイミング、
第１６図は、ＡＭ検波を兼ねた同調機構の構成を示す図、
第１７図は、第１６図に示す周波数制御回路の詳細構成を示す回路図、
第１８図は、第１６図に示す同調機構を利用したＡＭ受信機の構成を示す図、
第１９図は、ＦＭ検波を兼ねた同調機構の構成を示す図、
第２０図は、第１９図に示す周波数制御回路の詳細構成を示す回路図、
第２１図は、周波数制御回路の他の構成例を示す回路図、
第２２図は、第２１図に示す同調回路に入力される信号の周波数に比べて同調回路の同調周波数が高い場合のタイミング図、
第２３図は、第２１図に示す同調回路に入力される信号の周波数に比べて同調回路の同調周波数が低い場合のタイミング図、
第２４図は、周波数制御回路の他の構成例を示す回路図、
第２５図は、第２４図に示す同調回路に入力される信号の周波数に比べて同調回路の同調周波数が高い場合のタイミング図、
第２６図は、第２４図に示す同調回路に入力される信号の周波数に比べて同調回路の同調周波数が低い場合のタイミング図、
第２７図は、周波数制御回路の他の構成例を示す回路図、
第２８図は、第２７図に示す同調回路に入力される信号の周波数に比べて同調回路の同調周波数が高い場合のタイミング図、
第２９図は、第２７図に示す同調回路に入力される信号の周波数に比べて同調周波数が低い場合のタイミング図、
第３０図は、ＬＲ回路を含む移相回路の構成を示す回路図、
第３１図は、第３０図に示す移相回路の入出力電圧とキャパシタ等に現れる電圧との関係を示すベクトル図、
第３２図は、ＬＲ回路を含む移相回路の他の構成を示す回路図、
第３３図は、第３２図に示す移相回路の入出力電圧とキャパシタ等に現れる電圧との関係を示すベクトル図、
第３４図は、同調回路の第２の変形例を示す回路図、
第３５図は、ＬＲ回路を含む移相回路の構成を示す回路図、
第３６図は、ＬＲ回路を含む移相回路の他の構成を示す回路図、
第３７図は、同調回路の第４の変形例を示す回路図、
第３８図は、同調回路の第５の変形例を示す回路図、
第３９図は、同調回路の第６の変形例を示す回路図、
第４０図は、同調回路の第７の変形例を示す回路図、
第４１図は、同調回路の第８の変形例を示す回路図、
第４２図は、第４１図に示す前段の移相回路の構成を抜き出して示した回路図、
第４３図は、第４２図に示す移相回路の入出力電圧とキャパシタ等に現れる電圧との関係を示すベクトル図、
第４４図は、第４１図に示す後段の移相回路の構成を抜き出して示した回路図、
第４５図は、第４４図に示す移相回路の入出力電圧とキャパシタ等に現れる電圧との関係を示すベクトル図、
第４６図は、ＬＲ回路を含む移相回路の構成を示す回路図、
第４７図は、第４６図に示す移相回路の入出力電圧とキャパシタ等に現れる電圧との関係を示すベクトル図、
第４８図は、ＬＲ回路を含む移相回路の他の構成を示す回路図、
第４９図は、第４８図に示す移相回路の入出力電圧とキャパシタ等に現れる電圧との関係を示すベクトル図、
第５０図は、同調回路の第１０の変形例を示す回路図、
第５１図は、同調回路の第１１の変形例を示す回路図、
第５２図は、同調回路の第１２の変形例を示す回路図、
第５３図は、第５２図に示す前段の移相回路の構成を抜き出して示した回路図、
第５４図は、第５３図に示す移相回路の入出力電圧とキャパシタ等に現れる電圧との関係を示すベクトル図、
第５５図は、第５２図に示す後段の移相回路の構成を抜き出して示した回路図、
第５６図は、第５５図に示す移相回路の入出力電圧とキャパシタ等に現れる電圧との関係を示すベクトル図、
第５７図は、ＬＲ回路を含む移相回路の構成を示す回路図、
第５８図は、第５７図に示す移相回路の入出力電圧とインダクタ等に現れる電圧との関係を示すベクトル図、
第５９図は、ＬＲ回路を含む移相回路の他の構成を示す回路図、
第６０図は、第５９図に示す移相回路の入出力電圧とインダクタ等に現れる電圧との関係を示すベクトル図、
第６１図は、同調回路の第１４の変形例を示す回路図、
第６２図は、同調回路の第１５の変形例を示す回路図、
第６３図は、第３図に示す移相回路内の可変抵抗をＭＯＳ型のＦＥＴで形成した同調回路の回路図、
第６４図は、移相回路内の可変抵抗としてＦＥＴ以外の素子を利用した場合の一例を示す回路図、
第６５図は、オペアンプの構成の中で移相回路の動作に必要な部分を抽出した回路図である。
発明を実施するための最良の形態
以下、本発明の同調制御方式の一実施形態について、図面を参照しながら具体的に説明する。
〔Ａ．同調機構の全体構成および動作〕
本発明の同調制御方式は、ある周波数の正弦波信号が同調回路に入力されたときに、同調回路の入出力間の位相差を検出して、同調周波数を入力信号の周波数に一致させるような制御を行うことに特徴がある。
第１図は、本発明の同調制御方式を適用した一実施形態である同調機構の構成を示す図である。
同図に示す同調機構は、ある周波数近傍の信号を通過させるフィルタとして機能する同調回路１と、この同調回路１の通過中心周波数の制御を行う周波数制御回路２とを含んでいる。
同調回路１は、後述するように２つの移相回路を含んでおり、後段の移相回路の出力を同調回路１の出力として取り出すとともに、この信号を帰還抵抗を介して帰還させ、入力抵抗を介して入力される入力信号と帰還抵抗を介して帰還される帰還信号とを加算して前段の移相回路に入力している。以上の構成により、２つの移相回路を合わせた位相シフト量は所定の周波数において３６０°に設定される。
また、同調回路１は、外部から入力される制御信号によって、同調周波数をある範囲で任意に設定可能とされている。同調回路１の詳細構成および詳細動作については後述する。
周波数制御回路２には、同調回路１の入力信号と出力信号が入力され、これら入出力信号間の位相差が３６０°からずれている場合、すなわち入力信号の中で通過させたい成分の周波数と同調回路１の同調周波数とがずれている場合に、このずれを無くすように同調回路１の同調周波数を制御する。
このような制御を行うために、周波数制御回路２は同期整流回路３と制御信号生成回路４を含んで構成されている。
同期整流回路３は、同調回路１の出力信号を参照信号に用いて、同調回路１の入力信号を同期整流する。同期整流された出力は後段の制御信号生成回路４に入力される。例えば、単一周波数の信号が同調回路１に入力された場合を考えると、上述した同期整流回路３からは、同調回路１の入力信号の周波数と同調周波数が一致して入出力信号間の位相差が３６０°のときに完全な半波整流波形電圧が出力され、３６０°からずれたときにはこのずれに相当する電圧が出力される。
制御信号生成回路４は、パルス変換回路５、極性判別回路６および電圧合成回路７を含んで構成され、上述した同調回路１の入出力信号間の位相誤差を検出するとともに、この誤差の大小と極性を判別して、誤差を無くすべく制御信号を生成する。
パルス変換回路５は、同期整流回路３から出力されたずれに相当する電圧成分が現れる時間間隔に対応したパルス幅を有するパルス列を出力する。極性判別回路６は、同期整流回路３から出力されたずれに相当する電圧成分が半波整流波形の前に現れるか後ろに現れるかによって、位相誤差の極性を判別する。この誤差の極性は、入力信号の周波数に対して（正確には入力信号の中から同調回路１を通すことにより取り出したい信号の周波数に対して）同調周波数が低いのか高いのかを示すものである。
電圧合成回路７は、パルス変換回路５から出力される信号のパルス幅に応じた電圧を発生させるとともに、極性判別回路６によって判別された位相誤差の極性に応じて、この発生した電圧を加算あるいは減算する電圧の合成を行い、この合成後の電圧を制御信号として同調回路１に向けて出力する。
なお、上述した周波数制御回路２を構成する同期整流回路３や制御信号生成回路４のさらに詳細な構成および動作については後述する。
〔Ｂ．同調回路の詳細構成および動作〕
次に、第１図に示した同調回路１の詳細について説明する。第２図は、同調回路１の詳細な構成を示す回路図である。同図に示す同調回路１は、それぞれが入力される交流信号の位相を所定量シフトさせることにより所定の周波数において合計で３６０°の位相シフトを行う２つの移相回路１１０Ｃ、１３０Ｃと、後段の移相回路１３０Ｃの出力側に設けられた抵抗１６２および１６４からなる分圧回路１６０と、帰還抵抗１７０および入力抵抗１７４（入力抵抗１７４は帰還抵抗１７０の抵抗値のｎ倍の抵抗値を有しているものとする）のそれぞれを介することにより分圧回路１６０の分圧出力（帰還信号）と入力端子１９０に入力される信号（入力信号）とを所定の割合で加算する加算回路とを含んで構成されている。
第３図は、第２図に示した前段の移相回路１１０Ｃの構成を抜き出して示したものである。同図に示す前段の移相回路１１０Ｃは、差動増幅器の一種であるオペアンプ１１２と、入力端１２２に入力された交流信号の位相を所定量シフトさせてオペアンプ１１２の非反転入力端子に入力する可変抵抗１１６およびキャパシタ１１４と、入力端１２２とオペアンプ１１２の反転入力端子との間に挿入された抵抗１１８と、オペアンプ１１２の出力端子に接続されて分圧回路を構成する抵抗１２１および１２３と、この分圧回路の出力端子とオペアンプ１１２の反転入力端子との間に接続された抵抗１２０とを含んで構成されている。
このような構成を有する移相回路１１０Ｃにおいて、抵抗１１８と抵抗１２０の抵抗値は同じに設定されている。また、可変抵抗１１６は外部からの制御電圧に応じて抵抗値が変更可能であり、例えば、第３図に示すようにＦＥＴのチャネルを抵抗体として用い、第２図に示す制御端子１９４を介して外部から供給される制御電圧をゲートに印加することにより抵抗値が設定されるようになっている。
第３図に示す入力端１２２に所定の交流信号が入力されると、オペアンプ１１２の非反転入力端子には、可変抵抗１１６の両端に現れる電圧ＶR1が印加される。また、抵抗１１８の両端には、コンデンサ１１４の両端に現れる電圧ＶC1と同じ電圧ＶC1が現れる。２つの抵抗１１８、１２０には同じ電流Ｉが流れ、しかも、上述したように抵抗１１８と抵抗１２０の各抵抗値は等しいので、抵抗１２０の両端にも電圧ＶC1が現れる。オペアンプ１１２の反転入力端子（電圧ＶR1）を基準にして考えると、抵抗１１８の両端電圧ＶC1をベクトル的に加算したものが入力電圧Ｅiに、抵抗１２０の両端電圧ＶC1をベクトル的に減算したものが抵抗１２１と抵抗１２３の接続点の電圧（分圧出力）Ｅo′になる。
第４図は、前段の移相回路１１０Ｃの入出力電圧とキャパシタ等に現れる電圧との関係を示すベクトル図である。
上述したように、オペアンプ１１２の非反転入力端子に印加される電圧ＶR1を基準に考えると、入力電圧Ｅiと分圧電圧Ｅo′とは電圧ＶC1を合成する方向が異なるだけでありその絶対値は等しくなる。したがって、入力電圧Ｅiと分圧出力Ｅo′の大きさと位相の関係は、入力電圧Ｅiおよび分圧出力Ｅo′を斜辺とし、電圧ＶC1の２倍を底辺とする二等辺三角形で表すことができ、分圧出力Ｅo′の振幅は周波数に関係なく入力信号の振幅と同じであって、位相シフト量は第４図に示すφ1で表されることがわかる。この位相シフト量φ1は、周波数に応じて、入力電圧Ｅiを基準として時計回り方向（位相遅れ方向）に１８０°から３６０°まで変化する。
また、移相回路１１０Ｃの出力端１２４はオペアンプ１１２の出力端子に接続されているため、抵抗１２１の抵抗値をＲ21、抵抗１２３の抵抗値をＲ23とすると、出力電圧Ｅoと上述した分圧出力Ｅo′との間には、抵抗１２０の抵抗値に対してＲ21およびＲ23が十分小さいときは、Ｅo＝（１＋Ｒ21／Ｒ23）Ｅo′の関係がある。したがって、Ｒ21およびＲ23の値を調整することにより１より大きな利得が得られ、しかも第４図に示すように周波数が変化しても出力電圧Ｅoの振幅は一定であり、位相のみを所定量シフトさせることができる。
同様に、第５図は第２図に示した後段の移相回路１３０Ｃの構成を抜き出して示したものである。同図に示す後段の移相回路１３０Ｃは、差動増幅器の一種であるオペアンプ１３２と、入力端１４２に入力された信号の位相を所定量シフトさせてオペアンプ１３２の非反転入力端子に入力するキャパシタ１３４および抵抗１３６と、入力端１４２とオペアンプ１３２の反転入力端子との間に挿入された抵抗１３８と、オペアンプ１３２の出力端子に接続されて分圧回路を構成する抵抗１４１および１４３と、この分圧回路の出力端子とオペアンプ１３２の反転入力端子との間に接続された抵抗１４０とを含んで構成されている。
このような構成を有する移相回路１３０Ｃにおいて、抵抗１３８と抵抗１４０の抵抗値は同じに設定されている。
第５図に示した入力端１４２に所定の交流信号が入力されると、オペアンプ１３２の非反転入力端子には、コンデンサ１３４の両端に現れる電圧ＶC2が印加される。また、抵抗１３８の両端には、抵抗１３６の両端に現れる電圧ＶR2と同じ電圧ＶR2が現れる。２つの抵抗１３８、１４０には同じ電流Ｉが流れ、しかも、上述したように抵抗１３８と抵抗１４０の各抵抗値が等しいので、抵抗１４０の両端にも電圧ＶR2が現れる。オペアンプ１３２の反転入力端子（電圧ＶC2）を基準にして考えると、抵抗１３８の両端電圧ＶR2をベクトル的に加算したものが入力電圧Ｅiに、抵抗１４０の両端電圧ＶR2をベクトル的に減算したものが抵抗４１と抵抗４３の接続点の電圧（分圧出力）Ｅo′になる。
第６図は、後段の移相回路１３０Ｃの入出力電圧とキャパシタ等に現れる電圧との関係を示すベクトル図である。
上述したように、オペアンプ１３２の非反転入力端子に印加される電圧ＶC2を基準に考えると、入力電圧Ｅiと分圧出力Ｅo′とは電圧ＶR2を合成する方向が異なるだけでありその絶対値は等しくなる。したがって、入力電圧Ｅiと分圧出力Ｅo′の大きさと位相の関係は、入力電圧Ｅiおよび分圧出力Ｅo′を斜辺とし、電圧ＶR2の２倍を底辺とする二等辺三角形で表すことができ、分圧出力Ｅo′の振幅は周波数に関係なく入力信号の振幅と同じであって、位相シフト量は第６図に示すφ2で表されることがわかる。この位相シフト量φ2は、周波数に応じて、入力電圧Ｅiを基準として時計回り方向に０°から１８０°まで変化する。
また、移相回路１３０Ｃの出力端１４４はオペアンプ１３２の出力端子に接続されているため、抵抗１４１の抵抗値をＲ41、抵抗１４３の抵抗値をＲ43とすると、出力電圧Ｅoと上述した分圧出力Ｅo′との間には、抵抗１４０の抵抗値に対してＲ41およびＲ43が十分小さいときは、Ｅo＝（１＋Ｒ41／Ｒ43）Ｅo′の関係がある。したがって、Ｒ41およびＲ43の値を調整することにより１より大きな利得が得られ、しかも第６図に示すように周波数が変化しても出力電圧Ｅoの振幅が一定であり、位相のみを所定量シフトすることができる。
このようにして、２つの移相回路１１０Ｃ、１３０Ｃのそれぞれにおいて位相が所定量シフトされ、第４図および第６図に示すように、同調回路１全体での位相シフト量は所定の周波数において３６０°となる。
また、後段の移相回路１３０Ｃの出力は、第２図に示すように出力端子１９２から同調回路１の出力として取り出されるとともに、この移相回路１３０Ｃの出力を分圧回路１６０を通した信号が帰還抵抗１７０を介して前段の移相回路１１０Ｃの入力側に帰還されている。そして、この帰還された信号と入力抵抗１７４を介して入力される信号とが加算され、この加算された信号が前段の移相回路１１０Ｃに入力される。
このように、２つの移相回路１１０Ｃ、１３０Ｃによって所定の周波数における位相シフト量の合計が３６０°となり、このとき２つの移相回路１１０Ｃ、１３０Ｃ、分圧回路１６０および帰還抵抗１７０による帰還ループのループゲインを１以下に設定することにより、上述した所定の周波数成分の信号のみを通過させる同調動作が行われる。
また、同調回路１の出力端子１９２からは、分圧回路１６０に入力される前の移相回路１３０Ｃの出力が取り出されているため、同調回路１自体に利得を持たせることができ、同調動作と同時に信号振幅の増幅が可能となる。
第７図は、上述した構成を有する２つの移相回路１１０Ｃ、１３０Ｃおよび分圧回路１６０の全体を伝達関数Ｋ1を有する回路に置き換えた回路図であり、伝達関数Ｋ1を有する回路と並列に抵抗Ｒ0を有する帰還抵抗１７０が、直列に帰還抵抗１７０のｎ倍の抵抗値（ｎＲ0）を有する入力抵抗１７４が接続されている。
第８図は、第７図に示す回路図をミラーの定理によって変換した回路図であり、変換後のシステム全体の伝達関数Ａは、
Ａ＝Ｖo／Ｖi＝Ｋ1／｛ｎ（１−Ｋ1）＋１｝・・・(1)
で表すことができる。
前段の移相回路１１０Ｃの伝達関数Ｋ2は、可変抵抗１１６とキャパシタ１１４からなるＣＲ回路の時定数をＴ₁（可変抵抗１１６の抵抗値をＲ、キャパシタ１１４の静電容量をＣとするとＴ₁＝ＣＲ）とすると、
Ｋ2＝−ａ₁（１−Ｔ₁ｓ）／（１＋Ｔ₁ｓ）・・・(2)
となる。ここで、ｓ＝ｊωであり、ａ₁は移相回路１１０Ｃの利得であってａ₁＝（１＋Ｒ21／Ｒ23）＞１である。
また、後段の移相回路１３０Ｃの伝達関数Ｋ3は、キャパシタ３４と抵抗３６からなるＣＲ回路の時定数をＴ₂（キャパシタ３４の静電容量をＣ、抵抗３６の抵抗値をＲとするとＴ₂＝ＣＲ）とすると、
Ｋ3＝ａ₂（１−Ｔ₂ｓ）／（１＋Ｔ₂ｓ）・・・(3)
となる。ここで、ａ₂は移相回路１３０Ｃの利得であってａ₂＝（１＋Ｒ41／Ｒ43）＞１である。
分圧回路１６０を介することによって信号振幅が１／ａ₁ａ₂に減衰するものとすると、２つの移相回路１１０Ｃ、１３０Ｃと分圧回路１６０を縦続接続した場合の全体の伝達関数Ｋ1は、
Ｋ1＝−｛１＋（Ｔｓ）²−２Ｔｓ｝／｛１＋（Ｔｓ）²＋２Ｔｓ｝・・・(4)
となる。なお、上述した（４）式においては、計算を簡単なものとするために、各移相回路の時定数Ｔ₁、Ｔ₂をともにＴとした。この（４）式を上述した（１）式に代入すると、
Ａ＝−｛１＋（Ｔｓ）²−２Ｔｓ｝／〔（２ｎ＋１）｛１＋（Ｔｓ）²｝＋２Ｔｓ〕
＝−｛１／（２ｎ＋１）｝〔｛１＋（Ｔｓ）²−２Ｔｓ｝
／｛１＋（Ｔｓ）²＋２Ｔｓ／（２ｎ＋１）｝〕・・・(5)
となる。
この（５）式によれば、ω＝０（直流の領域）のときにＡ＝−１／（２ｎ＋１）となって、最大減衰量を与えることがわかる。また、ω＝∞のときにもＡ＝−１／（２ｎ＋１）となって、最大減衰量を与えることがわかる。さらに、ω＝１／Ｔの同調点（各移相回路の時定数が異なる場合には、ω＝１／√（Ｔ₁・Ｔ₂）の同調点）においてはＡ＝１であって帰還抵抗１７０と入力抵抗１７４の抵抗比ｎに無関係であることがわかる。換言すれば、第９図に示すように、ｎの値を変化させても同調点がずれることなく、かつ同調点の減衰量も変化しない。
しかも、前段の移相回路１１０Ｃ内の可変抵抗１１６の抵抗値を変えることにより、移相回路１１０Ｃに含まれるＣＲ回路の時定数を変化させることができ、同調周波数ωをある範囲で任意に変化させることができる。
ところで、上述した第７図において、伝達関数Ｋ1で示される全域通過回路が入力インピーダンスを有する場合、帰還抵抗１７０とこの全域通過回路の入力インピーダンスによる分圧回路が形成されるため、全域通過回路を含む帰還ループのループゲインは伝達関数Ｋ1の絶対値より小さくなる。全域通過回路の入力インピーダンスとは、前段の移相回路１１０Ｃの入力インピーダンスであり、オペアンプ１１２の入力抵抗１１８に可変抵抗１１６とキャパシタ１１４からなるＣＲ回路の直列インピーダンスが並列に接続されて形成される入力インピーダンスに他ならない。したがって、全域通過回路の入力インピーダンスによる帰還ループのループゲインの損失を補償するには、全域通過回路自体の利得を１以上に設定することが必要である。
例えば、移相回路１１０Ｃに含まれる抵抗１２１、１２３による分圧回路を無視して考える（分圧比が１の場合であって、上述した（２）におけるａ₁が１の場合を考える）と、移相回路１１０Ｃは、（２）式によれば、入力された周波数に応じて利得が１倍のホロワ回路から利得が−１倍の反転増幅器としての範囲で動作しなければならないので、抵抗１１８と１２０の抵抗比を１以外にすることは好ましくない。なぜなら、抵抗１１８、１２０の各抵抗値をＲ18、Ｒ20とすると、移相回路１１０Ｃが反転増幅器として動作するときの利得は−Ｒ20／Ｒ18であるが、ホロワ回路として動作する場合の利得は抵抗１１８と抵抗１２０の抵抗比にかかわらず常に１であるから、抵抗１１８と抵抗１２０の抵抗比が１でない場合には、移相回路１１０Ｃが動作する全領域において、その入出力間の位相だけが変化し、出力振幅が変化しない理想条件が満足できなくなるからである。
移相回路１１０Ｃの出力側に抵抗１２１と抵抗１２３からなる分圧回路を付加し、この分圧回路を介してオペアンプ１１２の反転入力端子への帰還を施すことにより、抵抗１１８と抵抗１２０の抵抗比を１に保持したまま移相回路１１０Ｃの利得を１以上に設定することが可能となる。同様に、移相回路１３０Ｃの出力側に抵抗１４１と抵抗１４３からなる分圧回路を付加し、この分圧回路を介してオペアンプ１３２の反転入力端子への帰還を施すことにより、抵抗１３８と抵抗１４０の抵抗比を１に保持したまま移相回路１３０Ｃの利得を１以上に設定することが可能となる。
なお、（２）式あるいは（３）式から第４図、第６図に示したφ1（入力電圧Ｅiを基準として時計回り方向に１８０°≦φ1≦３６０°）、φ2（入力電圧Ｅiを基準として時計回り方向に０°≦φ2≦１８０°）を求めると、
φ1＝ｔａｎ｛２ωＴ₁／（１−ω²Ｔ₁ ²）｝・・・(6)
φ2＝ｔａｎ｛２ωＴ₂／（１−ω²Ｔ₂ ²）｝・・・(7)
となる。
例えばＴ₁＝Ｔ₂（＝Ｔ）の場合には、ω＝１／Ｔのときに２つの移相回路１１０Ｃ、１３０Ｃによる位相シフト量の合計は３６０°となって上述した同調動作が行われ、このときφ1＝２７０°、φ2＝９０°となる。
第１０図は、２つの移相回路１１０Ｃ、１３０Ｃに入出力される信号間の位相関係を示す図であり、前段の移相回路１１０Ｃに入力される信号の周波数と同調周波数が等しい場合であって、各移相回路の時定数Ｔ₁、Ｔ₂が等しい場合の例を示している。
前段の移相回路１１０Ｃの出力信号Ｓ２は、第１０図（Ａ）に示すように、入力信号Ｓ１を基準として、時計回り方向にφ1＝２７０°位相がシフトする。また、後段の移相回路１３０Ｃの出力信号Ｓ３は、入力信号Ｓ２を基準として、時計回り方向にφ2＝９０°位相がシフトする。
したがって、２つの移相回路１１０Ｃ、１３０Ｃを縦続接続すると、第１０図（Ｃ）に示すように、全体として３６０°位相がシフトする。
ところが、前段の移相回路１１０Ｃに入力される信号の周波数より設定されている同調周波数の方が高い場合には、上述したφ1とφ2を足し合わせた結果が３６０°とはならない。
第１１図は、前段の移相回路１１０Ｃに入力される信号の周波数より同調周波数の方が高い場合の各移相回路の入出力信号間の位相関係を示す図である。なお、第１１図および後述する第１２図では、上述した第１０図の場合と同様に、一例として各移相回路の時定数Ｔ₁、Ｔ₂が等しい場合を示している。
前段の移相回路１１０Ｃに入力される信号の周波数より同調周波数の方が高い場合とは、入力される信号の周波数が同調周波数より相対的に低い場合であり、この場合には、第４図および第６図から明らかなように、前段の移相回路１１０Ｃの位相シフト量φ1は２７０°より小さくなり、後段の移相回路１３０Ｃの位相シフト量φ2は９０°より小さくなる。したがって、φ1およびφ2はそれぞれ第１１図（Ａ）、第１１図（Ｂ）のように表され、２つの移相回路１１０Ｃ、１３０Ｃを縦続接続した場合の位相シフト量の合計は、第１１図（Ｃ）に示すように、３６０°よりも小さくなる。
ところで、このような場合に同調周波数を実際に入力される信号の周波数に近づけるには、上述したφ1を大きくすればよく、具体的には、第２図に示す可変抵抗１１６の両端電圧ＶR1を大きくすればよい。例えば、可変抵抗１１６をｎチャネル型のＦＥＴで形成した場合には、ゲート電圧を下げてチャネル抵抗を大きくすればよい。
また、前段の移相回路１１０Ｃに入力される信号の周波数より同調周波数の方が低い場合も、上述したφ1とφ2を足し合わせた結果が３６０°とはならない。
第１２図は、前段の移相回路１１０Ｃに入力される信号周波数より同調周波数の方が低い場合の各移相回路の入出力信号間の位相関係を示す図である。
前段の移相回路１１０Ｃに入力される信号の周波数より同調周波数の方が低い場合とは、入力される信号の周波数が同調周波数より相対的に高い場合であり、この場合には、第４図および第６図から明らかなように、前段の移相回路１１０Ｃの位相シフト量φ1は２７０°より大きくなり、後段の移相回路１３０Ｃの位相シフト量φ2は９０°より大きくなる。したがって、φ1およびφ2はそれぞれ第１２図（Ａ）、第１２図（Ｂ）のように表され、２つの移相回路１１０Ｃ、１３０Ｃを縦続接続した場合の位相シフト量の合計は、第１２図（Ｃ）に示すように、３６０°よりも大きくなる。
ところで、このような場合に同調周波数を実際に入力される信号の周波数に近づけるには、上述したφ1の絶対値を小さくすればよく、具体的には、第２図に示す可変抵抗１１６の両端電圧ＶR1を小さくすればよい。例えば、可変抵抗１１６をｎチャネル型のＦＥＴで形成した場合には、ゲート電圧を上げてチャネル抵抗を小さくすればよい。
以上に説明したように、上述した同調回路１では、移相回路１１０Ｃ内の抵抗１１８と抵抗１２０の抵抗値を同じ値に設定するとともに移相回路１３０内の抵抗１３８と抵抗１４０の抵抗値を同じ値に設定しているため、同調周波数を変えた際の振幅変動を防止してほぼ一定の振幅を有する同調出力を得ることができる。
特に、同調出力の振幅変動を抑えたことにより、上述した抵抗比ｎを大きくして同調回路１のＱの値を大きくすることができる。すなわち、ループゲインに周波数依存性があると、利得の低い周波数では抵抗比ｎを大きくしてもＱが上がらず、利得の高い周波数ではループゲインが１を越えて発振することがある。したがって、振幅変動が大きい場合には、このような発振を防止するために抵抗比ｎをあまり大きな値に設定することができず、同調回路１のＱの値も小さくなる。一方、第２図に示す同調回路１では、移相回路１１０Ｃ、１３０Ｃに分圧回路を接続したため、抵抗比ｎを大きく設定しても同調回路１の同調出力は振幅変動を起こさなくなる。したがって、第２図に示す同調回路１では、抵抗比ｎを大きくしてＱの値を大きくすることができる。
また、分圧回路１６０を介して減衰した信号を帰還信号として用いるとともに、分圧回路１６０に入力される前の信号を同調回路１の出力として取り出すことにより、入力信号の中から所定の周波数成分のみを抽出する同調動作とともに、この抽出された信号に対して所定の増幅を行うことができる。
なお、上述した第２図に示した同調回路１において、同調回路１に含まれる各移相回路内のオペアンプ１１２あるいは１３２の出力端に接続された分圧回路のうち、いずれか一方の分圧回路を省略し、あるいは分圧比を１に設定してもよい。例えば、移相回路１１０Ｃ内の分圧回路を省略してオペアンプ１１２の出力端子を抵抗１２０の一方端に直接接続してもよい。
このように、縦続接続された２つの移相回路の一方について分圧回路を省略してゲインを１に設定すると、他方の移相回路１１０Ｃのゲインを１より大きな値に設定することにより、第２図に示した同調増幅器１と同様の同調動作が行われる。
また、増幅動作が不要な場合には、移相回路１３０Ｃの後段の分圧回路１６０を省略し、移相回路１３０Ｃの出力を直接前段側に帰還してもよい。あるいは、分圧回路１６０内の抵抗１６２の抵抗値を極端に小さな値にして分圧比を１に設定してもよい。
〔Ｃ．周波数制御回路の詳細構成および動作〕
次に、第１図に示した周波数制御回路２の詳細について説明する。第１３図は、周波数制御回路２の構成を示す回路図であり、同期整流回路３、パルス変換回路５、極性判別回路６および電圧合成回路７のそれぞれの詳細構成が示されている。
第１３図に示す同期整流回路３は、アナログスイッチ（ＡＳ）３０、電圧比較器３２、レベルシフタ（ＬＳ）３４を含んで構成されている。
電圧比較器３２の一方の入力端（例えば反転入力端子）には同調回路１の出力信号が入力されており、他方の入力端（例えば非反転入力端子）は接地されている。電圧比較器３２の出力は、同調回路１の出力信号の電位が０Ｖより大きいときにはＬレベル（例えば０Ｖ）になり、反対に同調回路１の出力信号の電位が０Ｖ以下のときにはＨレベル（例えば所定の正電圧）となる。なお、電圧比較器３２は、上述した出力端の他に論理が反転した信号を出力する反転出力端を備えており、この反転出力端は後述する極性判別回路６に接続されている。
レベルシフタ３４は、電圧比較器３２から出力される信号に対して極性反転を行うと同時にレベルシフトを行い、正極性と負極性の電圧レベルを有する矩形波を参照信号として出力する。
アナログスイッチ３０は、レベルシフタ３４から出力される参照信号に同期して動作しており、参照信号に並行して入力される同調回路１の入力信号を所定のタイミングで通過させあるいは遮断する。例えば、アナログスイッチ３０は、参照信号の矩形波が正極性の電圧レベルにあるときに入力信号を通過させ、負極性の電圧レベルにあるときに入力信号を遮断する。
なお、第１３図に示した同期整流回路３は、電圧比較器３２とアナログスイッチ３０の間にレベルシフタ３４を挿入しているが、レベルシフタ３４を省略して電圧比較器３２の出力を直接参照信号としてアナログスイッチ３０を動作させてもよい。
このように、同期整流回路３は、同調回路１の出力信号に同期して、同調回路１の入力信号に対して同期整流を行う。例えば、同調回路１の入力信号の周波数と同調回路１の同調周波数が一致している場合には、入力信号の正極性側だけの半波整流波形信号が同期整流出力として同期整流回路３から出力される。
第１３図に示すパルス変換回路５は、電圧比較器５０と、抵抗５２、５４からなる分圧回路とを含んで構成されている。
電圧比較器５０の一方の入力端（例えば非反転入力端子）には同期整流回路３内のアナログスイッチ３０の出力信号が入力され、他方の入力端（例えば反転入力端子）には分圧回路の分圧出力が入力される。そして、電圧比較器５０は両入力端の電圧を比較し、その比較結果を出力する。分圧回路を構成する抵抗５２の一方端は接地され、抵抗５４の一方端は負電源ＶSSに接続されている。また、抵抗５４の抵抗値を抵抗５２の抵抗値よりも大きな値（例えば１００倍程度）に設定することにより、電圧比較器５０の反転入力端子の電圧は０Ｖより若干低いレベルに設定される。
上述した同期整流回路３は、参照信号に対して同一極性の成分と逆極性の成分を生成する。この逆極性の成分は同調回路１の位相偏差を表しており、パルス変換回路５内部の電圧比較器５０は、この位相偏差に比例するパルス幅を有するパルス列を出力する。具体的には、電圧比較器５０は、互いに極性が異なる２種類のパルス列を出力し、一方のパルス列は電圧合成回路７に入力され、他方のパルス列は極性判別回路６に入力される。
上述したように、同調回路１に入力される信号の周波数と同調周波数とが一致しているときには、同期整流出力として完全な半波整流波形が得られるため、その電圧レベルは常に正極性あるいは０Ｖとなる。ところが、入力信号の周波数と同調周波数とが一致していないときには、その位相のずれに対応するタイミングで同期整流の出力に負の極性をもつ電圧成分が生じる。したがって、同調周波数が入力信号の周波数とずれてこの負極性部分が生じたときに、この負極性部分の発生タイミングと同タイミングでパルス変換回路５内の電圧比較器５０の出力がＬレベルとなる。
第１３図に示す極性判別回路６は、２つのインバータ回路６０、６１と２つのＤ型フリップフロップ６２、６３を含んで構成されている。
本実施形態では、２つのインバータ回路６０、６１によって遅延回路を構成しており、パルス変換回路５内の電圧比較器５０の出力を縦続接続された２つのインバータ回路６０、６１を通した後に、フリップフロップ６２、６３の各クロック端子に入力している。
極性判別回路６内のＤ型フリップフロップ６２のＤ入力端子には、同期整流回路３の参照信号と同タイミングでレベルだけが異なる信号が入力される。このＤ入力端子に入力された信号は、パルス変換回路５から出力されるパルス列の立ち上がりに同期してラッチされ、次段のＤ型フリップフロップ６３のＤ入力端子に入力される。これにより、次段のＤ型フリップフロップ６３は、パルス変換回路５内の電圧比較器５０から出力されるパルス列に基づいて、位相の方向を表すＨあるいはＬレベルの電圧を出力する。
第１３図に示す電圧合成回路７は、２つのトライステートバッファ７００、７０２と、差動増幅器と、可変バイアス回路とを含んで構成され、差動増幅器はオペアンプ７０４を含んでおり、可変バイアス回路は可変抵抗７０６を含んでいる。
一方のトライステートバッファ７００は、入力端がパルス変換回路５内の電圧比較器５０の反転出力端に接続されており、出力端が抵抗７１０を介して差動増幅器の反転入力端子に接続されている。このトライステートバッファ７００は、極性判別回路６内の後段のフリップフロップ６３の出力端子Ｑから出力される信号の論理に従って動作しており、例えばこの信号の論理がＨのときには入力された信号をそのまま出力し、反対にこの信号の論理がＬのときには出力端をハイインピーダンス状態にする。
同様に、他方のトライステートバッファ７０２は、入力端がパルス変換回路５内の電圧比較器５０の反転出力端に接続されており、出力端が抵抗７０８を介して差動増幅器の非反転入力端子に接続されている。このトライステートバッファ７０２は、極性判別回路６内の後段のフリップフロップ６３の反転出力端子から出力される信号の論理に従って動作しており、例えばこの信号の論理がＨのときには入力された信号をそのまま出力し、反対にこの信号の論理がＬのときには出力端をハイインピーダンス状態にする。
差動増幅器は、上述した２つのトライステートバッファ７００、７０２の各出力をそれぞれ差動入力端子に入力し、これらの差分を所定の増幅度で増幅するとともに所定の平滑動作を行って高周波成分を除去し、制御電圧を生成する。
この差動増幅器は、具体的にはオペアンプ７０４の他に、オペアンプ７０４の反転入力端子と出力端子との間に挿入された帰還抵抗７１２およびこの帰還抵抗７１２に並列接続されたキャパシタ７１４と、トライステートバッファ７０２から出力される信号の電圧レベルを分圧することによりオペアンプ７０４の２入力間の調整を行うためにオペアンプ７０４の非反転入力端子とアースとの間に挿入された抵抗７１６およびこの抵抗７１６に並列接続されたキャパシタ７１８と、オペアンプ７０４の反転入力端子とアースとの間に挿入されたキャパシタ７２０とを含んで構成されている。
また、オペアンプ７０４の反転入力端子には、２つの固定端子が正電源Ｖddと負電源Ｖssに接続された可変抵抗７０６の可動端子が抵抗７２２を介して接続されている。したがって、この可変抵抗７０６によって形成されるバイアス回路によって、オペアンプ７０４の出力端には所定のバイアス電圧が設定される。なお、この可変抵抗７０６を実際に半導体基板上に形成する場合にはＦＥＴ等の能動素子を利用して形成することができる。
このバイアス回路は、同調回路１の同調周波数と入力信号の周波数とが一致したときに（すなわち誤差がないときに）、同調回路１の一方の移相回路１１０Ｃに含まれる可変抵抗１１６のゲートに印加すべき電圧を設定するためのものである。
本実施形態の周波数制御回路２はこのような詳細構成を有しており、次にその詳細動作を場合を別けて説明する。
〔Ｃ−１．入力信号の周波数より同調周波数が高い場合〕
第１４図は、同調回路１に入力される信号の周波数に比べて同調回路１の同調周波数が高い場合のタイミング図であり、周波数制御回路２内の各構成の入出力タイミングが示されている。同図（Ａ）〜（Ｎ）は第１３図の回路図において示した符号Ａ〜Ｎに対応している。また、同図（Ｉ）〜（Ｎ）に含まれる斜線領域は不確定部分に対応しており、実際には同図に示した各構成の入出力波形より前のタイミングで入出力される波形の状態に応じてその状態が決定される。
同調回路１の入力信号の周波数より同調周波数の方が高い場合には、第１１図（Ｃ）に示したように２つの移相回路１１０Ｃ、１３０Ｃの全体による位相シフト量の合計が３６０°より小さくなるため、ある時点での同調回路１に入出力される２つの信号を観察すると、第１４図（Ａ）、（Ｂ）に示すような位相関係となる。
同期整流回路３内の電圧比較器３２は、同調回路１の出力信号の電圧レベルが０Ｖより低いときにはＨレベル、０Ｖより高いときにはＬレベルの信号を出力する。したがって、電圧比較器３２からは、第１４図（Ｃ）に示すように同調出力と同じ周波数および位相を有し、同調出力の電圧レベルが正極性のときにＬレベル、反対に同調出力の電圧レベルが負極性のときにＨレベルとなる矩形波が出力される。
なお、電圧比較器３２は、上述した出力の他に、その論理を反転した信号を反転出力端子から出力しており、第１４図（Ｄ）にはその波形が示されている。
レベルシフタ３４は、第１４図（Ｃ）に示す電圧比較器３２の出力に対して論理の反転を行って、第１４図（Ｅ）に示すように、絶対値が等しい正極性および負極性の電圧状態を有する矩形波を出力する。
アナログスイッチ３０は、このレベルシフタ３４から出力される矩形波の電圧レベルに応じたスイッチのオンオフ動作を行っている。同調回路１の同調周波数の方が入力信号の周波数よりも高い場合には、第１４図（Ｆ）に示すように、完全な半波整流波形よりもわずかに前方にずれた波形、すなわち同調出力の上半分を取り出すよりタイミングよりもわずかに早いタイミングで取り出した波形がアナログスイッチ３０から出力される。
電圧比較器５０は、このアナログスイッチ３０の出力の電圧レベルが０Ｖより低くなったときだけＬレベルになり、それ以外はＨレベルのパルス列を出力する。したがって、アナログスイッチ３０から出力される同期整流出力が半波整流波形よりわずかに前方にずれている場合には、第１４図（Ｇ）に示すように、この前方のずれに対応するタイミングで電圧比較器５０の出力がＬレベルになる。
なお、電圧比較器５０は、上述した出力の他に、その論理を反転した信号を反転出力端子から出力しており、第１４図（Ｈ）にはその波形が示されている。
極性判別回路６内の前段のフリップフロップ６２は、電圧比較器５０の出力がＬレベルからＨレベルに立ち上がるタイミングで（正確には電圧比較器５０の出力を２つのインバータ回路６０、６１を通した後の信号が立ち上がるタイミングで）、同期整流回路３内の電圧比較器３２の反転出力端子から出力される信号の論理を取り込んで保持する。第１４図（Ｇ）および（Ｄ）に示すように、電圧比較器５０から出力される信号が立ち上がる際には、電圧比較器３２の反転出力端子から出力される信号がＨレベルとなっているため、第１４図（Ｉ）に示すように、この論理Ｈが前段のフリップフロップ６２によって保持される。
また、後段のフリップフロップ６３は、前段のフリップフロップ６２の出力を次に電圧比較器５０の出力がＬレベルからＨレベルに立ち上がるタイミングで取り込んで保持し、第１４図（Ｊ）に示すように出力端子Ｑから論理Ｈの信号を出力する。なお、フリップフロップ６３の反転出力端子からは、第１４図（Ｋ）に示すように、この論理Ｈを反転した論理Ｌの信号が出力される。
このように、同調回路１の入力信号の周波数より同調周波数の方が高い場合には、後段のフリップフロップ６３の出力端子Ｑから論理Ｈの信号が出力され、反転出力端子からは論理Ｌの信号が出力される。したがって、電圧合成回路７内の２つのトライステートバッファ７００、７０２の動作に着目すると、論理Ｌの信号が制御端子に入力されるトライステートバッファ７０２の出力端はハイインピーダンス状態となり、論理Ｈの信号が制御端子に入力されるトライステートバッファ７００のみが第１４図（Ｌ）に示すようにバッファとして動作する。
なお、トライステートバッファ７０２の出力端は抵抗７０８および７１６を介して接地されているため、この出力端の電位は第１４図（Ｍ）に示すように０Ｖとなる。
ところで、トライステートバッファ７００は、入力端子に電圧比較器５０の反転出力端が、出力端子に抵抗７１０を介してオペアンプ７０４の反転入力端子が接続されている。このため、制御端子に論理Ｈの信号が入力されてトライステートバッファ７００が単なるバッファとして機能すると、電圧比較器５０の反転出力端から出力される信号が抵抗７１０を介してオペアンプ７０４の反転入力端子に入力される。
このようにしてオペアンプ７０４の反転入力端子に正極性のパルスが入力されると、このパルス入力に対応してオペアンプ７０４の出力端子の電圧が下がる。ところで、実際にはオペアンプ７０４の反転入力端子とアースとの間にはキャパシタ７２０が、オペアンプ７０４の出力端子と反転入力端子との間にはキャパシタ７１４がそれぞれ接続されており、出力電圧が平滑化されるため、第１４図（Ｎ）に示すように、オペアンプ７０４を含む差動増幅器は、トライステートバッファ７００を介して入力される信号のパルス幅に対応する分だけ出力電圧、すなわち制御電圧がなだらかに低下する。
このようにして、同調回路１にフィードバックされる制御電圧が低くなって同調回路１の同調周波数を低い方に変化させる。このような制御は、同調回路１の入力信号の周波数と同調周波数のずれがなくなるまで繰り返され、所定時間経過後に同調周波数が入力信号の周波数に一致する。
〔Ｃ−２．入力信号の周波数より同調周波数の方が低い場合〕
第１５図は、同調回路１に入力される信号の周波数に比べて同調回路１の同調周波数が低い場合のタイミング図であり、周波数制御回路２内の各構成の入出力タイミングが示されている。第１４図と同様に、第１５図（Ａ）〜（Ｎ）は第１３図の回路図において示した符号Ａ〜Ｎに対応している。
同調回路１の入力信号の周波数より同調周波数の方が低い場合には、第１２図（Ｃ）に示したように２つの移相回路１１０Ｃ、１３０Ｃの全体による位相シフト量の合計が３６０°より大きくなるため、ある時点での同調回路１に入出力される２つの信号を観察すると、第１５図（Ａ）、（Ｂ）に示すような位相関係となる。
同期整流回路３内の電圧比較器３２からは同調回路１の同調出力に同期した信号（第１５図（Ｃ））が出力され、レベルシフタ３４ではこの信号を反転増幅すると同時に所定のレベルシフトを行う（第１５図（Ｅ））。アナログスイッチ３０はレベルシフタ３４の出力信号の電圧レベルが正極性のときだけ同調回路１の入力信号を通過させるため、第１５図（Ｆ）に示す出力波形となる。
したがって、パルス変換回路５内の電圧比較器５０からは、第１５図（Ｆ）に示す出力波形において電圧レベルが負極性となるタイミングで０Ｖに、それ以外のタイミングでは所定の正電圧を有するパルス列が出力される（第１５図（Ｇ））。
ところで、極性判別回路６内のフリップフロップ６２は、このパルス列の立ち上がりに同期して、同期整流回路３内の電圧比較器３２の反転出力端子から出力される信号（第１５図（Ｄ））を取り込んで保持するが、上述した矩形波の立ち上がりのタイミングと第１５図（Ｄ）に示した電圧比較器３２の出力の立ち下がりのタイミングとはほぼ同時であるため、このままではフリップフロップ６２の入力データが確定する前にデータの取り込みを行うおそれがある。インバータ回路６０、６１は、このような不都合を回避するために挿入された遅延回路であり、データの取り込みタイミングを所定時間遅延することにより、入力データが確定する前にデータを取り込むことを防止している。
なお、第１３図に示す構成では２つのインバータ回路６０、６１を用いて遅延回路を構成しているが、４つ以上のインバータ回路や論理を反転しない複数のバッファを用いる場合等、遅延回路を実現する手法については種々のものが考えられる。
このようにして、極性判別回路６内の２つのフリップフロップ６２、６３のそれぞれは、同期整流回路３内の電圧比較器３２の反転出力端子から出力される信号の０Ｖ部分（論理Ｌに相当する）を取り込むため、後段のフリップフロップ６３の出力端子Ｑとその反転出力端子からは第１５図（Ｊ）、（Ｋ）に示すように論理Ｌおよび論理Ｈの信号がそれぞれ出力される。
このフリップフロップ６３の各出力信号は、第１４図に示した場合、すなわち入力信号の周波数よりも同調周波数の方が高い場合と比べると、反対の論理状態を有しており、電圧合成回路７内のトライステートバッファ７０２のみがバッファとして動作する（第１５図（Ｌ）、（Ｍ））。したがって、オペアンプ７０４を含んで構成される差動増幅器の非反転入力端子に所定のパルス幅を有する正極性のパルスが入力され、この差動増幅器から同調回路１に向けて出力される制御電圧がなだらかに上昇して（第１５図（Ｎ））、同調回路１の同調周波数を高い方に変化させる。このような制御は、同調回路１の入力信号の周波数と同調周波数のずれがなくなくまで繰り返され、所定時間経過後に同調周波数が入力信号の周波数に一致する。
このように、本実施形態の同調機構によれば、同調回路１の入出力信号間の位相差がなくなるように制御を行うことにより、同調周波数が常に入力信号の周波数に追従して一致するようになる。したがって、例えばスーパーヘテロダイン方式の受信機に用いた場合においては、入力される放送波等のキャリアの周波数に容易に同調周波数を一致させることができる。
また、本実施形態の同調機構を実現する同調回路１および周波数制御回路２は、フリップフロップ等の各種のデジタル回路やオペアンプ、キャパシタ、抵抗によって構成されており、いずれの素子も半導体基板上に形成することができることから、同調機構全体あるいは同調機構やその周辺回路を含む全体を半導体基板上に集積化することができる。
特に、同調機構全体を集積化した場合には、製造したチップ毎に回路定数に大きなばらつきが生じて周波数特性が一定しないことが考えられるが、このような場合であっても本実施形態の同調機構によれば、所定周波数を有する入力信号に追随するように同調回路１の同調周波数が変化するため、同調特性のばらつきが実際の同調特性に影響することはなく、常に安定した特性を実現することができる。
また、同調機構全体を集積化した場合には、使用時の温度変化に伴って抵抗等の各種の素子定数が変化することも考えられるが、本実施形態の同調制御方式では常に入力信号の周波数に一致するような制御を行っているため、各種の素子定数が変化した場合であっても適度なフィードバックがかかり、同調周波数の変動を抑制できる。
また、本実施形態の同調機構は、同期整流回路３によって同調回路１の出力信号（同調出力）を参照信号として入力信号に対する同期整流を行い、この同期整流信号に基づいて入出力信号間の位相差に対応したパルス幅を有する信号を生成しており、一旦パルスに変換して処理することから、入力信号の振幅の変動等の影響がなく、外部要因の影響を受けにくい安定した同調制御が可能となる。
また、極性判別回路６を２つのフリップフロップ６２、６３を含んで構成することにより、例えば同調周波数が入力信号の周波数にほぼ等しくなって第１４図（Ｇ）および第１５図（Ｇ）に示すパルスが交互に出力された場合であっても、電圧合成回路７による電圧加算を正確に行うことができる。すなわち、前段のフリップフロップ６２は、第１４図（Ｇ）あるいは第１５図（Ｇ）に示す信号の立ち上がりに同期して、第１４図（Ｄ）あるいは第１５図（Ｄ）に示す電圧比較器３２の反転出力をラッチし、ラッチしたしたデータは次に第１４図（Ｇ）あるいは第１５図（Ｇ）に示すパルスが出力されたタイミングで制御電圧に反映される。したがって、第１４図（Ｇ）および第１５図（Ｇ）に示すパルスが交互に出力された場合には、一方のパルスが出力されたときに他方のパルスに相当する電圧を制御電圧に反映することになり、位相差に応じたパルス幅が正確に制御電圧に反映されないことになる。ところが、２つ（あるいはそれ以上の偶数個）のフリップフロップ６２、６３を縦続接続した場合には、制御電圧への反映が１周期分遅れるもののこのような不都合がない。
〔Ｄ．ＡＭ受信機に適用した場合の例〕
次に、上述した本実施形態の同調機構をＡＭ受信機に適用した場合について説明する。本実施形態の周波数制御回路２には同期整流回路３が含まれているため、この同期整流出力をローパスフィルタを通すだけでＡＭ検波信号として用いることができる。
第１６図は、ＡＭ検波を兼ねた同調機構の構成を示す図である。同図に示す構成は、第１図に示した周波数制御回路２内の同期整流回路３の出力を分岐し、この分岐した信号をローパスフィルタ（ＬＰＦ）８を通すことにより、ＡＭ検波信号として取り出している。
一般に、ある参照信号に同期して入力信号に対するスイッチングを行うという操作は、参照信号と入力信号とをミキシングすることに等価であるといえる。いま、入力信号として互いに周波数が接近した第１および第２の信号を考え、第１の信号の周波数をｆ1、第２の信号の周波数をｆ2（＝ｆ1＋Δｆ）とする。また、参照信号の周波数をｆrとする。
このような参照信号を用いて入力信号に対する同期整流を行うと、三角関数で表すことができる各信号同士を掛け算することに相当するため、結果として入力信号の周波数ｆ1およびｆ2と参照信号の周波数ｆrとの和と差の成分が生じる。したがって、入力信号の中の第１の信号と参照信号とを掛け合わせることによりｆ1＋ｆr、ｆ1−ｆrの各周波数成分が現れ、入力信号の中の第２の信号と参照信号とを掛け合わせることによりｆ1＋Δｆ＋ｆr、ｆ1＋Δｆ−ｆrの各周波数成分が現れる。
参照信号の周波数ｆrを第１の信号の周波数ｆ1に一致させると、第１の信号と参照信号を掛け合わせることにより２ｆ1、０の各周波数成分が現れ、第２の信号と参照信号とを掛け合わせることにより２ｆ＋Δｆ、Δｆの周波数成分が現れる。したがって、同期整流出力としては２ｆ＋Δｆ、２ｆ1、Δｆ、０の各周波数成分が現れる。ここで、周波数「０」の成分とは直流成分であり、実際にはこの直流成分には変調信号が含まれるため、この直流成分とそれ以外の交流成分（２ｆ＋Δｆ、２ｆ1、Δｆ）を分離して直流成分のみを取り出すことにより、同期整流を利用した検波と同調分離を同時に行うことができる。
国内のＡＭ放送を考えた場合、上述したΔｆは９ｋＨｚであるため、この９ｋＨｚ以上の周波数成分を除去可能なローパスフィルタ８を用いることにより、参照信号と同じ周波数を有する所望の放送波のみを取り出すことが可能となる。
第１７図は、第１６図に示す周波数制御回路２の詳細構成を示す回路図である。周波数制御回路２を構成する同期整流回路３、パルス変換回路５、極性判別回路６、電圧合成回路７のそれぞれの詳細構成は第１３図に示した各回路の詳細構成と同じであり、同期整流回路３に含まれるアナログスイッチ３０の出力をパルス変換回路５内の電圧比較器５０に入力するとともに外部に取り出している点に特徴がある。
上述したように、周波数制御回路２内の同期整流回路３の後段に設けたローパスフィルタ８から出力される信号はＡＭ検波信号そのものであるため、本実施形態の同調機構をＡＭ受信機に適用した場合には、本来であれば同調機構の後段に別に設けるＡＭ検波回路が不要となり、回路構成の簡素化が可能となる。
また、本実施形態で用いた同調回路１は、第２図に示す詳細構成を用いて説明したように、理論的には信号振幅の減衰がなく、同調周波数が変化した場合であっても常に一定振幅の出力信号を得ることができる。しかし、実際に同調回路１を組み立てたり、シミュレーションを行ってみると、同調周波数の変化によって出力振幅が若干変化したり、可変抵抗１１６を構成するＦＥＴの種類や可変幅等によっては出力信号に歪みが生じることがある。ところが、第１６図および第１７図に示したように、同調回路１の入力信号に対して同期整流を行うことにより、同調回路１を通すことによる振幅変動や歪みの発生等の影響がなく、ＳＮ比が良好なＡＭ検波信号を取り出すことができる。
さらに、同期整流出力をＡＭ検波に用いているため、例えばダイオードを用いてＡＭ検波を行う場合のような順方向電圧以下の不感帯領域をなくすことができ、直線性の良いＡＭ受信が可能となる。特に、ＡＭ検波回路を含む同調機構の全体を半導体基板上に集積化する場合には、順方向電圧が低いゲルマニウムダイオードが使えず順方向電圧が高いシリコンダイオード等を使うことになるため、ダイオードを使わない検波方式を採用する必要があり、上述した同期整流出力をＡＭ検波信号に兼用する方法は多くの利点がある。
なお、第１６図および第１７図は、周波数制御回路２による制御に必要となる同期整流出力を分岐してＡＭ検波信号に用いたが、当然ながら、従来の受信機で行っているように、同調回路１の後段に同期整流を利用したＡＭ検波回路を接続して、あるいは同調回路１の後段にその他の検波方式を用いたＡＭ検波回路を接続してＡＭ検波信号を得るようにしてもよい。
第１８図は、第１６図に示した同調機構を利用したＡＭ受信機の構成を示す図である。
第１８図に示すＡＭ受信機は、第１６図および第１７図に示す同調回路１、周波数制御回路２およびローパスフィルタ８と、高周波増幅回路１０、低周波増幅回路１２、スピーカ１４およびアンテナ１６を含んで構成されている。
高周波増幅回路１０は、アンテナ１６によって受信したＡＭ波を高周波増幅して同調回路１に入力する。上述したように、同調回路１は、周波数制御回路２によって同調周波数が制御されており、入力されるＡＭ波が有する周波数にこの同調周波数が一致するようになっている。
なお、周波数制御回路２は、同調回路１の入出力信号の位相差を誤差信号として検出してこの位相差がなくなるように制御しているため、電圧合成回路７内のバイアス回路を構成する可変抵抗７０６を予め調整しておいて、受信したいＡＭ波の周波数近傍になるように同調回路１の同調周波数を設定しておく必要がある。
低周波増幅回路１２は、ローパスフィルタ８から出力される信号（ＡＭ検波信号）に対して低周波増幅を行い、スピーカ１４から音声を出力する。なお、スピーカ１４を用いずに、イヤホン等によって音声に変換するようにしてもよい。
また、第１８図に示すＡＭ受信機は、アンテナ１６からの入力部分にバリコンとバーアンテナによるＬＣ回路を用いずに、同調回路１によって直接所望周波数とＡＭ波を抽出しているため、入力部分の設計が容易となる。このため、アンテナ１６を短い棒状あるいは紐状の導電性材料で形成することができ、ＡＭ波を効率良く受信することができる。具体的には、カーラジオ等に使用されるロッドアンテナによってアンテナ１６を形成したり、イヤホンのリード部分をアンテナ１６として使用するだけで、所望のＡＭ波を感度良く受信することができ、従来不可欠であったバーアンテナをなくすことができる。
また、バーアンテナを用いずに済むため、同調回路１や周波数制御回路２および高周波増幅回路１０等を含むＡＭ受信機のほとんど全ての構成回路を半導体基板上に集積化することができ、構成回路を１チップ上に形成することも可能となる。
〔Ｅ．ＦＭ受信機に適用した場合の例〕
次に、上述した本実施形態の同調機構をＦＭ受信機に適用した場合について説明する。本実施形態の周波数制御回路２は、同調回路１の入力信号の周波数が変化した場合に、この周波数変化に追従させて同調回路１に帰還する制御電圧を変化させている。したがって、原理的にはこの制御電圧には同調回路１の入力信号の周波数変化、すなわちＦＭ波の変調信号と同じ周波数成分が含まれており、これをＦＭ検波信号として用いることができる。
第１９図は、ＦＭ検波を兼ねた同調機構の構成を示す図である。同図に示す構成は、第１図に示した制御信号生成回路４内の電圧合成回路７を電圧合成回路７Ａに置き換え、この電圧合成回路７Ａから同調回路１へ帰還する制御電圧と並行してＦＭ検波信号を取り出している。
第２０図は、第１９図に示す周波数制御回路２の詳細構成を示す回路図である。周波数制御回路２を構成する同期整流回路３、パルス変換回路５および極性判別回路６のそれぞれの詳細構成は第１３図に示した各回路の詳細構成と同じであり、電圧合成回路７Ａの構成が第１３図に示した電圧合成回路７とは若干異なっている。
電圧合成回路７Ａは、２つのトライステートバッファ７００、７０２とこれらの後段に接続されたオペアンプ７０４を含む差動増幅器とを含んでいる点や、可変抵抗７０６の抵抗値を制御することにより電圧合成回路７Ａから同調回路１に印加する制御電圧のバイアス電圧を任意に変更できる点は第１３図に示した電圧合成回路７と同じである。
また、電圧合成回路７Ａは、これらの構成に加えて、２つのトライステートバッファ７００、７０２の後段に上述した第１の差動増幅器とほぼ同じ構成を有する第２の差動増幅器を有している。
具体的には、この第２の差動増幅器は、オペアンプ７２４と、オペアンプ７２４の反転入力端子と出力端子との間に挿入された帰還抵抗７３２およびこの帰還抵抗７３２に並列接続されたキャパシタ７３４と、トライステートバッファ７０２から抵抗７２８を介して入力される信号の電圧レベルを分圧することによりオペアンプ７２４の２入力間の調整を行うためにオペアンプ７２４の非反転入力端子とアースとの間に挿入された抵抗７３６およびこの抵抗７３６に並列接続されたキャパシタ７３８と、トライステートバッファ７００から抵抗７３０を介して信号が入力されるオペアンプ７２４の反転入力端子とアースとの間に接続されたキャパシタ７４０とを含んで構成されている。
このように、第２の差動増幅器は第１の差動増幅器と同じ構成を有している。但し、第１の差動増幅器には、可変抵抗７０６によって構成されるバイアス回路が接続されているが、このバイアス回路は同調回路１の移相回路１１０Ｃに含まれる可変抵抗１１６のゲートに印加するバイアス電圧を設定するためのものであり、ＦＭ検波動作とは直接関係ないため第２の差動増幅器には接続されていない。
また、第１の差動増幅器では帰還抵抗７１２と並列接続されたキャパシタ７１４等の静電容量を調整してオペアンプ７０４の出力端に現れる電圧を平滑して変化がなだらかな制御電圧を得ているが、第２の差動増幅器では帰還抵抗７３２と並列接続されたキャパシタ７３４やキャパシタ７３８あるいは７４０の静電容量を調整してオペアンプ７２４の出力端に現れる電圧から約２０ｋＨｚ以上の高周波成分を除去している。したがって、第２の差動増幅器からは約２０ｋＨｚ以下の周波数成分、すなわちＦＭ音声等のＦＭ検波信号を取り出すことができる。
第２０図に示した同調機構を含むＦＭ受信機全体の構成としては、第１８図に示した受信機の構成の大部分（ローパスフィルタ８は不要）をそのまま適用することができる。すなわち、アンテナ１６で受信したＦＭ波を高周波増幅回路１０で高周波増幅した後に同調回路１に入力する。同調回路１によって周波数制御回路２の制御によって所望の周波数を有するＦＭ波（キャリア）のみが抽出され、この制御を行う周波数制御回路２からはＦＭ検波信号が出力される。このＦＭ検波信号は低周波増幅回路１２によって増幅された後スピーカ１４から出力される。ＦＭ変調信号として文字等の各種のデータを考えた場合には、低周波増幅回路１２の後段をデータ処理回路に置き換えればよい。
なお、ＡＭ受信機の場合と同様に、第２０図に示した周波数制御回路２は、同調回路１の入出力信号の位相差を誤差信号として検出してこの位相差がなくなるように制御しているため、電圧合成回路７Ａ内のバイアス回路を構成する可変抵抗７０６を予め調整しておいて、受信したいＦＭ波の周波数近傍になるように同調回路１の同調周波数を設定しておく必要がある。
このように、周波数制御回路２内の電圧合成回路７の差動増幅器に含まれる平滑回路の時定数を調整することにより、同調回路１に入力されるＦＭ変調がかかった信号から容易にＦＭ変調信号のみを取り出すことができ、第２０図に示した同調機構をＦＭ受信機に適用した場合には、本来であれば同調機構の後段に別に設けるＦＭ検波回路が不要となり、回路構成の簡素化が可能となる。
また、従来のＦＭ受信機では同調機構とＦＭ検波回路の間に、振幅変動の影響を除去した後にＦＭ検波を行うためにリミッタ回路を設けていたが、第２０図に示した同調機構では周波数制御回路２に含まれるパルス変換回路５を用いて位相の変化量に対応したパルス幅に変換しているため振幅変動の影響がなく、従来必要であったリミッタ回路も不要となる。
なお、第１９図および第２０図は、周波数制御回路２内の電圧合成回路７ＡからＦＭ検波信号を取り出す場合を説明したが、当然ながら、従来の受信機で行っているように、同調回路１の後段にリミッタ回路および各種の検波方式を用いたＦＭ検波回路を接続してＦＭ検波信号を得るようにしてもよい。
〔Ｆ．周波数制御回路の他の例（その１）〕
次に、第１図に示した周波数制御回路２の他の構成例について説明する。第１３図に詳細構成を示した周波数制御回路２内の電圧合成回路７は、トライステートバッファを用いて構成したが、それ以外の素子を用いることもできる。
第２１図は、周波数制御回路の他の構成例を示す詳細回路図であり、第１３図に示した電圧合成回路７を電圧合成回路７Ｂに置き換えた構成を有している。第２１図に示す電圧合成回路７Ｂは、２つの入力端に入力される信号を反転してそれらの論理積を求める２つのインバータ付きノアゲート７４４、７４６と、オペアンプ７０４を内部に含む差動増幅器と、可変抵抗７０６を内部に含むバイアス回路とを含んで構成されている。
第２１図に示した電圧合成回路７Ｂと第１３図に示した電圧合成回路７とを比べると、２つのノアゲート７４４、７４６を除く差動増幅器およびバイアス回路の構成は、第１３図に示した電圧合成回路７に含まれる差動増幅器およびバイアス回路の構成と同じであり、第１３図に示したトライステートバッファ７００、７０２をノアゲート７４４、７４６に置き換えるとともにその入出力の結線を変更した点が異なっている。
一方のノアゲート７４４は、一方の入力端が極性判別回路６内の後段のインバータ回路６１の出力端に接続されており、他方の入力端がこの極性判別回路６内の後段のフリップフロップ６３の反転出力端子に接続されている。また、他方のノアゲート７４６は、一方の入力端が上述したノアゲート７４４と同様にインバータ回路６１の出力端に接続されており、他方の入力端が上述したフリップフロップ６３の出力端子Ｑに接続されている。
第２２図は、第２１図に示す同調回路１に入力される信号の周波数に比べて同調回路１の同調周波数が高い場合のタイミング図であり、周波数制御回路を構成する同期整流回路３、パルス変換回路５、極性判別回路６、電圧合成回路７Ｂのそれぞれにおける入出力タイミングが示されている。第２２図（Ａ）〜（Ｍ）は第２１図の回路図において示した符号Ａ〜Ｍに対応している。
なお、第２２図（Ａ）〜（Ｊ）は、第１４図（Ｈ）を除く第１４図（Ａ）〜（Ｋ）と同じであり、以下では主に２つのノアゲート７４４、７４６の動作に着目して説明する。
同調回路１の入力信号の周波数が同調周波数より高い場合には、第２２図（Ｉ）、（Ｊ）に示すように、極性判別回路６の後段のフリップフロップ６３は、出力端子Ｑから論理Ｈの信号を、反転出力端子からは論理Ｌの信号をそれぞれ出力する。
したがって、論理Ｌの信号が入力されるノアゲート７４４のみが第２２図（Ｇ）とほぼ同じ波形を有するインバータ回路６１の出力信号の論理を反転して、第２２図（Ｋ）に示す信号を出力する。また、論理Ｈの信号が入力されるノアゲート７４６は、インバータ回路６１の出力信号の論理状態にかかわらず、第２２図（Ｌ）に示すように、常に論理Ｌの状態を有する信号を出力する。
このように、一方のノアゲート７４４のみから正極性のパルスが出力され、抵抗７１０を介してオペアンプ７０４の反転入力端子に入力される。したがって、オペアンプ７０４を含む差動増幅器は、第２２図（Ｍ）に示すように、ノアゲート７４４から入力される信号のパルス幅に対応する分だけ出力電圧、すなわち制御電圧がなだらかに低下する。このようにして、同調回路１にフィードバックされる制御電圧が低くなって同調回路１の同調周波数を低い方に変化させる。
第２３図は、反対に第２１図に示す同調回路１に入力される信号の周波数に比べて同調回路１の同調周波数が低い場合のタイミング図であり、第２３図（Ａ）〜（Ｍ）が第２１図の回路図において示した符号Ａ〜Ｍに対応している。
第２３図（Ｉ）、（Ｊ）に示すように、同調周波数の方が高い場合とは反対に、極性判別回路６内の後段のフリップフロップ６３は、出力端子Ｑから論理Ｌの信号を、反転出力端子からは論理Ｈの信号をそれぞれ出力する。
したがって、論理Ｌの信号が入力されるノアゲート７４６のみが第２３図（Ｇ）とほぼ同じ波形を有するインバータ回路６１の出力信号の論理を反転して、第２３図（Ｌ）に示す信号を出力する。また、論理Ｈの信号が入力されるノアゲート７４４は、インバータ回路６１の出力信号の論理状態にかかわらず、第２３図（Ｋ）に示すように、常に論理Ｌの状態を有する信号を出力する。
このように、一方のノアゲート７４６のみから正極性のパルスが出力され、抵抗７０８を介してオペアンプ７０４の非反転入力端子に入力される。したがって、オペアンプ７０４を含む差動増幅器は、第２３図（Ｍ）に示すように、ノアゲート７４６から入力される信号のパルス幅に対応する分だけ出力電圧、すなわち制御電圧がなだらかに上昇する。そのようにして、同調回路１にフィードバックされる制御電圧が高くなって同調回路１の同調周波数を高い方に変化させる。
上述したように、第２１図に示した同調機構によれば、同調回路１の入力信号の周波数と同調周波数とがずれている場合に、このずれが少なくなるような制御電圧を発生させて制御を行うことにより、同調周波数が常に入力信号の周波数に追従して一致するようになる。
また、第２１図に示した同調機構は、第１３図に示した同調機構と同様に、各構成素子を半導体基板上に形成することができることから、同調機構全体あるいは同調機構やその周辺回路を含む全体を半導体基板上に集積化することができる。特に、同調機構全体を集積化した場合に各種の素子定数が変化しても適度なフィードバックがかかって安定した同調周波数を達成することができる。また、上述した同調機構は、入力信号の振幅変動等の影響がなく、外部要因の影響を受けにくい安定した同調制御が可能となる。
なお、第２１図に示した同調機構の基本的な動作は第１３図に示した同調機構と同じであり、同調回路１の入力としてＡＭ波を考えた場合に、第１６図に示すように同期整流回路３の出力をローパスフィルタを通すことにより、ＡＭ検波信号を取り出してＡＭ受信機を構成することができる。
同様に、同調回路１の入力としてＦＭ波を考えた場合に、第１９図に示すように電圧合成回路からＦＭ検波信号を取り出してＦＭ受信機を構成することができる。この場合には、第２１図に示した電圧合成回路７Ｂにおいて、２つのノアゲート７４４、７４６の出力側に第２の差動増幅器（第２０図に示した電圧合成回路７Ａ内のオペアンプ７２４を含んで構成された差動増幅器と同じもの）を並列接続し、この第２の差動増幅器から約２０ｋＨｚ以下のＦＭ検波信号を取り出せばよい。
〔Ｇ．周波数制御回路の他の例（その２）〕
次に、第１図に示した周波数制御回路２のその他の構成例について説明する。第１３図に詳細構成を示した電圧合成回路７はトライステートバッファを用いて、あるいは第２１図に詳細構成を示した電圧合成回路７Ｂはノアゲートを用いて構成したが、これらの素子の代わりにアナログスイッチを用いることもできる。
第２４図は、周波数制御回路の他の構成を示す回路図であり、第１３図に示した同期整流回路３、パルス変換回路５、極性判別回路６および電圧合成回路７のそれぞれを、同期整流回路３Ａ、パルス変換回路５Ａ、極性判別回路６Ａおよび電圧合成回路７Ｃに置き換えた構成を有している。
同期整流回路３Ａは、アナログスイッチ（ＡＳ）３５と電圧比較器３６を含んで構成されている。この電圧比較器３６は、反転入力端子が接地されており、非反転入力端子に入力される信号の電位が０Ｖより大きいときに出力端が正の所定の電圧レベルとなり、反対に０Ｖより小さいときに出力端が負の所定の電圧レベルとなる。このような電圧比較器３６を用いることにより、第１３図に示したようなレベルシフタ３４を用いることなく、直接正負両極性の電圧をつくることができる。
アナログスイッチ３５は、電圧比較器３６から出力される信号の電圧に対応してスイッチのオンオフ動作を行っており、電圧比較器３６の出力が所定の正電圧のときに同調回路１の入力信号を通過させ、電圧比較器３６の出力が所定の負電圧のときにこの入力信号を遮断する。
パルス変換回路５Ａは、第１３図に示したパルス変換回路５と基本的に同じ構成を有しており、第１３図に示した電圧比較器５０を電圧比較器５８に置き換えた点が異なっている。この電圧比較器５８は、非反転入力端子に入力される同期整流出力の電圧レベルが０Ｖより低いときに負極性のパルスを出力し、同期整流出力の電圧レベルが０Ｖあるいは正極性のときに出力信号の電圧レベルが０Ｖとなる。
極性判別回路６Ａは、正負両極性の電圧状態を有するパルス列を出力する電圧比較器６４と、遅延回路として動作する２つのインバータ回路６５、６６と、２つのフリップフロップ６７、６８とを含んで構成されている。
電圧比較器６４の２つの入力端子には、上述した電圧比較器５８の２つの入力端子に入力される信号が並行して入力されており、電圧比較器６４では電圧比較器５８と同様の電圧比較動作を行ってその比較結果に応じて正極性あるいは負極性の電圧状態を有するパルス列を出力する点が異なっている。
また、２つのインバータ回路６５、６６および２つのフリップフロップ６７、６８は、第１３図に示した２つのインバータ回路６０、６１および２つのフリップフロップ６２、６３に対応しており、基本的に同じ動作を行うものであるが、論理Ｈが所定の正電圧に、論理Ｌが所定の負電圧にそれぞれ対応している点が異なっている。
電圧合成回路７Ｃは、２つのアナログスイッチ（ＡＳ）７５０、７５２と、オペアンプ７５４および２つの抵抗７５６、７５８からなる第１の反転増幅器と、オペアンプ７６０および２つの抵抗７６４、７６６からなる第２の反転増幅器と、この第２の反転増幅器の出力電圧を平滑するために抵抗７６６に並列接続されたキャパシタ７６８と、正負電源Ｖdd、Ｖssの間に接続された可変抵抗７７０および抵抗７７２からなるバイアス回路とを含んで構成されている。
一方のアナログスイッチ７５０は、極性判別回路６Ａ内の後段のフリップフロップ６８の出力端子Ｑから出力される信号の電圧レベルにしたがってスイッチのオンオフ動作を行っている。出力端子Ｑから出力される信号の論理がＨ、すなわち正極性の所定電圧が印加されたときに、アナログスイッチ７５０は、パルス変換回路５Ａ内の電圧比較器５８から出力された信号を抵抗７５６を介して第１の反転増幅器に入力する。
第１の反転増幅器は、このアナログスイッチ７５０から出力される信号の電圧極性を反転し、この電圧極性を反転した信号を抵抗７６２を介して第２の反転増幅器に入力する。
また、他方のアナログスイッチ７５２は、極性判別回路６Ａ内の後段のフリップフロップ６８の反転出力端子から出力される信号の電圧レベルにしたがってスイッチのオンオフ動作を行っている。反転出力端子から出力される信号の論理がＨ、すなわち正の所定電圧が印加されたときに、アナログスイッチ７５２は、パルス変換回路５Ａ内の電圧比較器５８から出力された信号を抵抗７６４を介して第２の反転増幅器に入力する。
第２の反転増幅器の反転入力端子には、第１の反転増幅器の出力端が一端に接続された抵抗７６２と、抵抗７７０により構成されるバイアス回路が一端に接続された抵抗７７２と、アナログスイッチ７５２の出力端が一端に接続された抵抗７６４とが接続されている。第２の反転増幅器は、この加算された電圧の極性をさらに反転する。また、この反転動作に並行して、キャパシタ７６８による電圧の平滑化が行われる。
次に、第２４図に示した同調機構の動作を、同調回路１の入力信号の周波数に対して同調周波数が高い場合と低い場合とに分けて説明する。
第２５図は、第２４図に示した同調回路１に入力される信号の周波数に比べて同調回路１の同調周波数が高い場合のタイミング図であり、周波数制御回路を構成する同調整流回路３Ａ、パルス変換回路５Ａ、極性判別回路６Ａ、電圧合成回路７Ｃの各構成の動作タイミングが示されている。第２５図（Ａ）〜（Ｍ）の各タイミング波形は、第２４図の回路図において示した符号Ａ〜Ｍに対応している。
同調回路１の入出力信号の周波数より同調周波数の方が高い場合には、この周波数のずれに相当する位相差が生じるため、ある時点での２つの記号波形を観察すると、第２５図（Ａ）、（Ｂ）に示すような位相関係となる。
同期整流回路３Ａ内の電圧比較器３６は、同調回路１の出力信号の電圧レベルが０Ｖより低いときには所定の負電圧を有するＬレベルの信号を、０Ｖより高いときには所定の正電圧を有するＨレベルの信号を出力する。したがって、電圧比較器３６からは、第２５図（Ｃ）に示すように同調出力と同じ周波数および位相を有する矩形波が出力される。
アナログスイッチ３５は、この電圧比較器３６から出力される矩形波の電圧レベルに応じたスイッチのオンオフ動作を行っている。同調回路１の同調出力の方が入力信号よりも周波数が高い場合には、第２５図（Ｄ）に示すように、完全な全波整流波形よりもわずかに前方にずれた波形、すなわち同調出力の上半分を取り出すタイミングよりわずかに早いタイミングで取り出した波形がアナログスイッチ３５から出力される。
パルス変換回路５Ａ内の電圧比較器５８は、このアナログスイッチ３５の出力の電圧レベルが０Ｖより低くなったときだけＬレベル（所定の負電圧）になり、それ以外はＨレベル（０Ｖ）の信号を出力する。したがって、アナログスイッチ３５から出力される同期整流出力が半波整流波形よりわずかに前方にずれている場合には、第２５図（Ｅ）に示すように、この前方のずれに対応するタイミングで電圧比較器５８からＬレベル、すなわち負極性のパルスが出力される。
また、極性判別回路６Ａ内の電圧比較器６４も同様の電圧比較動作を行っており、アナログスイッチ３５から出力される同期整流出力が半波整流波形よりわずかに前方にずれている場合には、第２５図（Ｆ）に示すように、この前方のずれに対応するタイミングで出力がＬレベル（所定の負電圧）に、それ以外のタイミングでは出力がＨレベル（所定の正電圧）となる。このように、電圧比較器６４の出力はＨレベルが所定の正電圧に対応しており、この点が上述した電圧比較器５８と異なっている。
極性判別回路６Ａ内の前段のフリップフロップ６７は、電圧比較器６４の出力がＬレベルからＨレベルに立ち上がるタイミングで（正確にはこのタイミングを所定時間遅延させたタイミングで）、同期整流回路３Ａ内の電圧比較器３６から出力される信号の論理状態を取り込んで保持する。第２５図（Ｆ）、（Ｃ）に示すように、電圧比較器６４から出力される信号が立ち上がる際には、電圧比較器３６から出力される信号がＨレベルとなっているため、第２５図（Ｇ）に示すように、この論理Ｈが前段のフリップフロップ６７によって保持される。
また、後段のフリップフロップ６８は、前段のフリップフロップ６７の出力を次に電圧比較器６４の出力が立ち上がるタイミングで取り込んで保持し、出力端子Ｑからは第２５図（Ｈ）に示すように論理Ｈに相当する信号を、反転出力端子からは第２５図（Ｉ）に示すように論理Ｌに相当する信号をそれぞれ出力する。
このように、同調回路１の入力信号の周波数より同調周波数の方が高い場合には、後段のフリップフロップ６８の出力端子Ｑから論理Ｈの信号が出力され、電圧合成回路７Ｃ内の一方のアナログスイッチ７５０のスイッチング動作のみがオン状態となる。したがって、このアナログスイッチ７５０からは電圧比較器５８から出力された信号（負極性のパルス列）がそのまま出力され（第２５図（Ｊ））、他方のアナログスイッチ７５２では電圧比較器５８から出力された信号を遮断する（第２５図（Ｋ））。
オペアンプ７５４を含んで構成される第１の反転増幅器は、アナログスイッチ７５０から出力される負極性のパルス列を反転して、第２５図（Ｌ）に示す正極性のパルス列に変換する。
この正極性のパルス列はオペアンプ７６０を含んで構成される第２の反転増幅器に入力されており、第２の反転増幅器は、この正極性のパルスのパルス幅に対応する分だけ出力電圧、すなわち制御電圧をなだらかに低下させる（第２５図（Ｍ））。
このようにして、同調回路１にフィードバックされる制御電圧が低くなって同調回路１の同調周波数を低い方に変化させる。このような制御は、同調回路１の入力信号の周波数と同調周波数のずれがなくなるまで繰り返され、所定時間経過後に同調周波数が入力信号の周波数に一致する。
第２６図は、第２４図に示した同調回路１に入力される信号の周波数に比べて同調回路１の同調周波数が低い場合のタイミング図である。第２６図（Ａ）〜（Ｍ）の各タイミング波形は、第２４図の回路図において示した符号Ａ〜Ｍに対応している。
同調回路１の入力信号の周波数より同調周波数が低い場合には、上述した同調周波数が高い場合とは反対に、極性判別回路６Ａの後段のフリップフロップ６８の反転出力端子から論理Ｈに相当する信号が出力され、電圧合成回路７Ｃ内の他方のアナログスイッチ７５２のスイッチング動作のみがオン状態となる。したがって、このアナログスイッチ７５２からは電圧比較器５８から出力された信号（負極性のパルス列）がそのまま出力され（第２６図（Ｋ））、これとは反対に、アナログスイッチ７５０では電圧比較器５８から出力された信号を遮断する（第２６図（Ｊ））。
したがって、第２６図（Ｌ）に示すように、アナログスイッチ７５０の出力側に接続された第１の反転増幅器の出力端は０Ｖの電圧状態を維持し、アナログスイッチ７５２から出力される負極性のパルス列と所定のバイアス電圧のみがオペアンプ７６０を含んで構成される第２の反転増幅器に入力として与えられる。このため、第２の反転増幅器は、この負極性のパルスのパルス幅に対応する分だけ出力電圧、すなわち制御電圧をなだらかに上昇させる（第２６図（Ｍ））。
このようにして、同調回路１にフィードバックされる制御電圧が高くなって同調回路１の同調周波数を高い方に変化させる。このような制御は、同調回路１の入力信号の周波数と同調周波数のずれがなくなるまで繰り返され、所定時間経過後に同調周波数が入力信号の周波数に一致する。
〔Ｈ．周波数制御回路の他の例（その３）〕
次に、第１図に示した周波数制御回路のその他の構成例について説明する。第２４図に詳細構成を示した電圧合成回路７Ｃは第１および第２の反転増幅器を有しており、必要に応じて第１の反転増幅器によって負極性のパルス列を正極性のパルス列に変換していたが、最初から正極性のパルス列をつくることにより第１の反転増幅器を省略することができる。
第２７図は、周波数制御回路の他の構成例を示す詳細回路図であり、第２４図に示したパルス変換回路５Ａ、極性判別回路６Ａおよび電圧合成回路７Ｃのそれぞれを、パルス変換回路５Ｂ、極性判別回路６Ｂおよび電圧合成回路７Ｄに置き換えた構成を有している。
パルス変換回路５Ｂは、非反転入力端子に同期整流回路３Ａ内のアナログスイッチ３５から出力される同期整流出力が入力される電圧比較器５９と、この電圧比較器５９の反転入力端子に０Ｖよりわずかに低い電圧を印加する抵抗５２、５４からなる分圧回路とを有している。この電圧比較器５９は、比較結果として正負いずれかの電圧レベルを有するパルス列を出力する。
極性判別回路６Ｂは、２つのフリップフロップ６７、６８を含んで構成されている。これらのフリップフロップ６７、６８は、論理Ｈが所定の正電圧に、論理Ｌが所定の負電圧にそれぞれ対応しており、第２４図に示した極性判別回路６Ａで用いたものと同じである。
電圧合成回路７Ｄは、遅延回路として動作するとともに互いに反転した信号を取り出すために用いられる２つのインバータ回路７８０、７８２と、前段のインバータ回路７８０の出力から正極性のパルスを取り出すダイオード７８４および抵抗７８６と、後段のインバータ回路７８２の出力から負極性のパルスを取り出すダイオード７８８および抵抗７９０と、２つのトライステートバッファ７００、７０２と、オペアンプ７６０と抵抗７６６を含んで構成される反転増幅器と、この反転増幅器の出力電圧を平滑するために抵抗７６６に並列接続されたキャパシタ７６８と、正負電源Ｖdd、Ｖssの間に接続された可変抵抗７７０により形成されたバイアス回路とを含んで構成されている。この中で、反転増幅器およびバイアス回路は、第２４図に示した電圧合成回路７Ｃに含まれるものと基本的に同じ動作を行っている。
前段のインバータ回路７８０はパルス変換回路５Ｂ内の電圧比較器５９から出力されるパルス列の論理を反転した信号を出力するが、この信号の電圧レベルがダイオード７８４の順方向電圧以上になったときに、ダイオード７８４および抵抗７８６を介して電流が流れるため、正極性のパルス列のみが取り出されて一方のトライステートバッファ７００に入力される。
同様に、後段のインバータ回路７８２は前段のインバータ回路７８０から出力されるパルス列の論理を反転した信号を出力するが、この信号の電圧レベルが極性を反転したダイオード７８８の順方向電圧よりも低くなったときに、ダイオード７８８および抵抗７９０を介して電流が流れるため、負極性のパルス列のみが取り出されて他方のトライステートバッファ７０２に入力される。
なお、後段のインバータ回路７８２の出力は、極性判別回路６Ｂ内の前段のフリップフロップ６７のクロック端子Ｃに入力されている。このように、パルス変換回路５Ｂ内の電圧比較器５９から出力された信号が遅延回路として機能する２つのインバータ回路７８０、７８２を介して極性判別回路６Ｂ内の前段のフリップフロップ６７に入力されており、この信号の流れは、第２４図に示す極性判別回路６Ａ内において、電圧比較器６４から出力された信号が遅延回路として機能する２つのインバータ回路６５、６６を介して前段のフリップフロップ６７に入力されるのと同じである。
このように、第２７図に示す電圧合成回路７Ｄにおいては、ダイオード７８４等によって正極性のパルスを作っているため、第２４図に示すオペアンプ７５４を含んで構成される第１の反転増幅器が不要となる。したがって、一方のトライステートバッファ７００の出力と他方のトライステートバッファ７０２の出力とを単に抵抗７６２あるいは７６４を介して加算した後に、オペアンプ７６０を含んで構成される反転増幅器で極性を反転するだけで所望の制御電圧を発生させることができる。
第２８図は、第２７図に示す同調回路１に入力される信号の周波数に比べて同調回路１の同調周波数が高い場合のタイミング図であり、周波数制御回路を構成する各回路の入出力信号の動作タイミングが示されている。第２８図（Ａ）〜（Ｎ）のそれぞれは第２７図の回路図において示した符号Ａ〜Ｎに対応している。
なお、第２８図（Ｆ）を除く同図（Ａ）〜（Ｉ）は、第２５図（Ｅ）を除く同図（Ａ）〜（Ｉ）と同じであり、以下では主に相違点に着目して説明する。
同調回路１の入力信号の周波数と同調周波数が異なる場合には、その位相差に相当するパルス幅を有する信号がパルス変換回路５Ａ内の電圧比較器５９から出力され（第２８図（Ｅ））、電圧合成回路７Ｄ内の前段のインバータ回路７８０からはこの信号を反転した信号が出力される（第２８図（Ｆ））。
上述したように、前段のインバータ回路７８０から出力される信号の電圧が所定値より高くなったときにダイオード７８４および抵抗７８６を介して電流が流れるため、第２８図（Ｊ）に示すように、このダイオード７８４を介して正極性のパルスが取り出され、トライステートバッファ７００に入力される。同様に、後段のインバータ回路７８２から出力される信号の電圧が別の所定値より低くなったときにダイオード７８８および抵抗７９０を介して電流が流れるため、第２８図（Ｋ）に示すように、このダイオード７８８を介して負極性のパルスが取り出され、トライステートバッファ７０２に入力される。
ところで、同調回路１の入力信号の周波数より同調周波数の方が高い場合には、極性判別回路６Ｂ内の後段のフリップフロップ６８の出力端子Ｑから論理Ｈに相当する信号（第２８図（Ｈ））が、反転出力端子から論理Ｌに相当する信号（第２８図（Ｉ））がそれぞれ出力されるため、第２８図（Ｌ）、（Ｍ）に示すように、一方のトライステートバッファ７００のみがバッファとして動作する。
したがって、可変抵抗７７０によって構成されるバイアス回路によって設定された所定のバイアス電圧に、一方のトライステートバッファ７００から出力される正極性のパルス電圧が所定周期で加算され、この正極性のパルスのパルス幅に相当する分だけ、オペアンプ７６０を含んで構成される反転増幅器の出力電圧がなだらかに低下する。このようにして、第２８図（Ｎ）に示すように、電圧合成回路７Ｄから同調回路１に印加される制御電圧が下がって、同調周波数を低い方に変化させる。
第２９図は、反対に第２７図に示す同調回路１の入力信号の周波数に比べて同調周波数が低い場合のタイミング図であり、第２９図（Ａ）〜（Ｎ）が第２７図の回路図において示した符号Ａ〜Ｎに対応している。
入力信号の周波数より同調周波数の方が低い場合には極性判別回路６Ｂ内の後段のフリップフロップ６８の出力端子Ｑから論理Ｌに相当する信号（第２９図（Ｈ））が、反転出力端子から論理Ｈに相当する信号（第２９図（Ｉ））がそれぞれ出力されるため、第２９図（Ｌ）、（Ｍ）に示すように、他方のトライステートバッファ７０２のみがバッファとして動作する。
したがって、可変抵抗７７０によって構成されるバイアス回路によって設定された所定のバイアス電圧に、他方のトライステートバッファ７０２から出力される負極性のパルス電圧が所定周期で加算、すなわち電圧の減算が行われ、この負極性のパルスのパルス幅に相当する分だけ、オペアンプ７６０を含んで構成される反転増幅器の出力電圧がなだらかに上昇する。このようにして、第２９図（Ｎ）に示すように、電圧合成回路７Ｄから同調回路１に印加される制御電圧が上昇して、同調周波数を高い方に変化させる。
このように、第２４図あるいは第２７図に示した同調機構によれば、同調回路１の入力信号の周波数と同調周波数とがずれている場合に、このずれが少なくなるように制御電圧を変化させて制御を行うことにより、同調周波数が常に入力信号の周波数に追従して一致するようになる。
また、第２４図あるいは第２７図に示した同調機構は、第１３図等に示した同調機構と同様に、各構成素子を半導体基板上に形成することができることから、同調機構全体あるいは同調機構やその周辺回路を含む全体を半導体基板上に集積化することができる。特に、同調機構全体を集積化した場合に各種の素子定数が変化しても適度なフィードバックがかかって安定した同調周波数を設定することができる。また、上述した同調機構は、入力信号のレベルの変動等の影響がなく、外部要因の影響を受けにくい安定した同調制御が可能となる。
なお、第２４図あるいは第２７図に示した同調機構の基本的な動作は第１３図に示した同調機構と同じであり、同調回路１の入力としてＡＭ波を考えた場合に、第１６図に示す同期整流回路３に対応する第２４図あるいは第２７図の同期整流回路３Ａの出力をローパスフィルタを通すことによりＡＭ検波信号を取り出して、ＡＭ受信機を構成することができる。
同様に、同調回路１の入力としてＦＭ波を考えた場合に、第１９図の電圧合成回路７ＡのようにＦＭ検波信号を取り出してＦＭ受信機を構成することができる。この場合には、第２４図に示した電圧合成回路７Ｃにおいて、２つのアナログスイッチ７５０、７５２の出力側に第３および第４の反転増幅器を別にもう１組設けてこの第４の反転増幅器から約２０ｋＨｚ以下のＦＭ検波信号を取り出せばよい。あるいは、第２７図に示した電圧合成回路７Ｄにおいて、２つのトライステートバッファ７００、７０２の出力側に第２の反転増幅器を並列接続してこの第２の反転増幅器から約２０ｋＨｚ以下のＦＭ検波信号を取り出せばよい。
〔同調回路の第１の変形例〕
第２図に示した同調機構に含まれる同調回路１は各移相回路１１０Ｃ、１３０ＣをＣＲ回路を含んで構成したが、ＣＲ回路を抵抗とインダクタからなるＬＲ回路に置き換えた移相回路を用いて同調回路を構成することもできる。
第３０図は、ＬＲ回路を含む移相回路の他の構成を示す回路図であり、第３図に示した同調回路１の前段の移相回路１１０Ｃと置き換え可能な構成が示されている。同図に示す移相回路１１０Ｌは、第３図に示した移相回路１１０Ｃ内のキャパシタ１１４と可変抵抗１１６からなるＣＲ回路を、可変抵抗１１６とインダクタ１１７からなるＬＲ回路に置き換えた構成を有している。
したがって、第３０図に示す移相回路１１０Ｌの入出力電圧等の関係は、第３１図のベクトル図に示すように、第４図に示した電圧ＶC1を可変抵抗１１６の両端電圧ＶR1に、第４図に示した電圧ＶR1をインダクタ１１７の両端電圧ＶL1にそれぞれ書き換えて考えることができる。
また、移相回路１１０Ｌの位相シフト量φ3は、インダクタ１１７と可変抵抗１１６により構成されるＬＲ回路の時定数をＴ₁（インダクタ１１７のインダクタンスをＬ、可変抵抗１１６の抵抗値をＲとするとＴ₁＝Ｌ／Ｒ）とすると、上述した（６）式に示したφ1と同じとなる。
第３２図は、ＬＲ回路を含む移相回路の他の構成を示す回路図であり、第２図に示した同調回路１の後段の移相回路１３０Ｃと置き換え可能な構成が示されている。同図に示す移相回路１３０Ｌは、第５図に示した移相回路１３０Ｃ内の抵抗１３６とキャパシタ１３４からなるＣＲ回路を、インダクタ１３７と抵抗１３６からなるＬＲ回路に置き換えた構成を有している。
したがって、第３２図に示す移相回路１１０Ｌの入出力電圧等の関係は、第３３図のベクトル図に示すように、第６図に示した電圧ＶC2を抵抗１３６の両端電圧ＶR2に、第６図に示した電圧ＶR2をインダクタ１３７の両端電圧ＶL2にそれぞれ置き換えて考えることができる。
また、移相回路１３０Ｌの位相シフト量φ4は、抵抗１３６とインダクタ１３７により構成されるＬＲ回路の時定数をＴ₂（抵抗１３６の抵抗値をＲ、インダクタ１３７のインダクタンスをＬとするとＴ₂＝Ｌ／Ｒ）とすると、上述した（７）式に示したφ2と同じとなる。
このように、第３０図に示した移相回路１１０Ｌおよび第３２図に示した移相回路１３０Ｌのそれぞれは、第３図あるいは第５図に示した移相回路１１０Ｃ、１３０Ｃと等価であり、第２図に示した同調回路１において、前段の移相回路１１０Ｃを第３０図に示した移相回路１１０Ｌに、後段の移相回路１３０Ｃを第３２図に示した移相回路１３０Ｌにそれぞれ置き換えることが可能である。移相回路１１０Ｌ、１３０Ｌを含んで構成した同調回路の同調周波数は、例えば各移相回路１１０Ｌ、１３０Ｌ内のＬＲ回路の時定数の逆数Ｒ／Ｌに比例し、この中でインダクタンスＬは集積化等により小さくすることが容易であるため、２つの移相回路１１０Ｌ、１３０Ｌを含んで構成した同調回路全体を集積化することにより同調周波数の高周波化が容易となる。
また、第２図に示した同調回路１において、移相回路１１０Ｃ、１３０Ｃのいずれか一方を第３０図あるいは第３２図に示した移相回路１１０Ｌ、１３０Ｌに置き換えるようにしてもよい。ＣＲ回路を含む移相回路とＬＲ回路を含む移相回路とを縦続接続して同調回路を構成した場合に、同調回路全体を集積化した場合には、温度変化による同調周波数の変動を防止する、いわゆる温度補償が可能となる。
なお、第３図に示した移相回路１１０Ｃと第３０図に示した移相回路１１０Ｌを比べると、可変抵抗１１６を形成するＦＥＴのゲート電圧を変化させた場合の各位相シフト量の変化の方向が反対となる。例えば、移相回路１１０Ｃでは、可変抵抗１１６のゲート電圧を上げて電圧ＶR1を低くしたときに同調周波数が高周波側に変化する。一方、移相回路１１０Ｌでは、可変抵抗１１６のゲート電圧を上げて電圧ＶR1を低くしたときに同調周波数が低周波側に変化する。したがって、移相回路１１０Ｃを移相回路１１０Ｌに置き換える場合には、第１３図において、フリップフロップ６３の２つの出力端子とトライステートバッファ７００、７０２との接続を入れ換えたり、２つのトライステートバッファ７００、７０２の出力端の接続先を相互に入れ換えたりして、周波数制御回路２から同調回路１に印加される制御電圧の変化の方向と同調回路１の同調周波数の変化の方向とが反対になるように若干の変更が必要となる。
なお、第２図に示した同調回路１において、前段および後段の移相回路１１０Ｃ、１３０Ｃの少なくとも一方を、第３０図および第３２図に示す移相回路１１０Ｌ、１３０Ｌに置き換えた場合には、各移相回路内のオペアンプ１１２あるいは１３２の出力端に接続された分圧回路のうち、いずれか一方の分圧回路を省略してもよい。あるいは、双方の分圧回路を省略し、抵抗１１８および１２０の抵抗比と、抵抗１３８および１４０の抵抗比とを調整することにより、同調回路１の帰還ループで生じる損失を補うようにしてもよい。
また、増幅動作が不要な場合には、後段の移相回路のさらに後段の分圧回路１６０を省略し、後段の移相回路の出力を直接前段側に帰還してもよい。あるいは、分圧回路１６０内の抵抗１６２の抵抗値を極端に小さな値にして分圧比を１に設定してもよい。
〔同調回路の第２の変形例〕
第３４図は、同調回路の第２の変形例を示す回路図である。同図に示す同調回路１Ａは、それぞれが入力される交流信号の位相を所定量シフトさせることにより所定の周波数において合計で３６０°の位相シフトを行う２つの移相回路２１０Ｃ、２３０Ｃと、帰還抵抗１７０および入力抵抗１７４（入力抵抗１７４は帰還抵抗１７０の抵抗値のｎ倍の抵抗値を有しているものとする）のそれぞれを介することにより後段の移相回路２３０Ｃの出力（帰還信号）と入力端子１９０に入力される信号（入力信号）とを所定の割合で加算する加算回路とを含んで構成されている。
第２図に示した同調回路１においては、前段の移相回路１１０Ｃ内の抵抗１１８と抵抗１２０の各抵抗値を同じに設定することで、入力される交流信号の周波数が変わったときの振幅変化を抑え、オペアンプ１１２の出力側に抵抗１２１と１２３による分圧回路を接続することで、移相回路１１０Ｃの利得を１より大きな値に設定している。これに対し、第３４図に示す同調回路１Ａに含まれる前段の移相回路２１０Ｃは、移相回路内に分圧回路を設けずに、抵抗１１８′の抵抗値よりも抵抗１２０′の抵抗値を大きく設定することにより、移相回路２１０Ｃの利得を１より大きな値に設定している。
後段の移相回路２３０Ｃについても同様であり、抵抗１３８′の抵抗値よりも抵抗１４０′の抵抗値を大きく設定することで、移相回路２３０Ｃの利得を１より大きな値に設定している。また、移相回路２３０Ｃの出力端子には、帰還抵抗１７０、出力端子１９２および抵抗１７８が接続されている。
なお、第３４図に示す同調回路１Ａでは、後段の移相回路２３０Ｃの出力を直接帰還させているが、後段の移相回路２３０Ｃのさらに後段に分圧回路を接続し、その分圧出力を帰還抵抗１７０を介して帰還させるようにしてもよい。
ところで、上述したように、各抵抗の値を設定して移相回路の利得を１より大きな値にすると、入力される信号の周波数に応じて利得変動が生じる。例えば、前段の移相回路２１０Ｃについて考えると、入力信号の周波数が低い場合には移相回路２１０Ｃはボルテージホロワ回路となるためこのときの利得は１倍となるのに対し、周波数が高い場合には移相回路２１０Ｃは反転増幅器となるためこのときの利得は−ｍ倍（ｍは抵抗１２０′と抵抗１１８′の抵抗比）となり、入力信号の周波数が変化したときに移相回路２１０Ｃの利得も変化して出力信号の振幅変動が生じる。
このような振幅変動は、オペアンプ１１２の反転入力端子に抵抗１１９を接続して、入力信号の周波数が低い場合と高い場合の利得を一致させることにより抑えることができる。具体的には、抵抗１１８′の抵抗値をｒ、抵抗１２０′の抵抗値をｍｒとすると、抵抗１１９の抵抗値をｍｒ／（ｍ−１）に設定することにより、入力信号の周波数が０と無限大のときの移相回路２１０Ｃの各利得を一致させることができる。同様に、移相回路２３０Ｃについてもオペアンプ１３２の反転入力端子に所定の抵抗値を有する抵抗１３９を接続することにより、出力信号の振幅変動を抑えることができる。なお、抵抗１１９および抵抗１３９の一方端はグランドレベル以外の固定電位に接続してもよい。
〔同調回路の第３の変形例〕
第３４図に示す同調回路１Ａでは、移相回路２１０Ｃおよび２３０Ｃ内にＣＲ回路を含む例を説明したが、ＣＲ回路の代わりにＬＲ回路を含む場合にも、同様の移相回路を構成できる。
第３５図は、ＬＲ回路を含む移相回路の構成を示す回路図であり、第３４図に示した同調回路１Ａの前段の移相回路２１０Ｃと置き換え可能な構成が示されている。同図に示す移相回路２１０Ｌは、第３４図に示した前段の移相回路２１０Ｃ内のキャパシタ１１４と可変抵抗１１６からなるＣＲ回路を、可変抵抗１１６とインダクタ１１７からなるＬＲ回路に置き換えた構成を有している。
なお、第３４図に示した移相回路２１０Ｃと第３５図に示した移相回路２１０Ｌを比べると、可変抵抗１１６を形成するＦＥＴのゲート電圧を変化させた場合の各位相シフト量の変化の方向が反対となる。例えば、移相回路２１０Ｃでは、可変抵抗１１６のゲート電圧を上げて可変抵抗１１６の両端電圧を低くしたときに同調周波数が高周波側に変化する。一方、移相回路２１０Ｌでは、可変抵抗１１６のゲート電圧を上げて可変抵抗１１６の両端電圧を低くしたときに同調周波数が低周波側に変化する。したがって、移相回路２１０Ｃを移相回路２１０Ｌに置き換える場合には、第１３図において、フリップフロップ６３の２つの出力端子とトライステートバッファ７００、７０２との接続を入れ換えたり、２つのトライステートバッファ７００、７０２の出力端の接続先を相互に入れ換えたりして、周波数制御回路２から同調回路１に印加される制御電圧の変化の方向と同調回路１の同調周波数の変化の方向とが反対になるように若干の変更が必要となる。
また、第３６図はＬＲ回路を含む移相回路の他の構成を示す回路図であり、第３４図に示した同調回路１Ａの後段の移相回路２３０Ｃと置き換え可能な構成が示されている。同図に示す移相回路２３０Ｌは、第３４図に示した後段の移相回路２３０Ｃ内の抵抗１３６とキャパシタ１３４からなるＣＲ回路を、インダクタ１３７と抵抗１３６からなるＬＲ回路に置き換えた構成を有している。
このように、第３５図に示した移相回路２１０Ｌは第３４図に示した前段の移相回路２１０Ｃと等価であり、第３４図に示した同調回路１Ａにおいて、前段の移相回路２１０Ｃは第３５図に示した移相回路２１０Ｌに、後段の移相回路２３０Ｃは第３６図に示した移相回路２３０Ｌにそれぞれ置き換えることが可能である。２つの移相回路２１０Ｃ、２３０Ｃのそれぞれを移相回路２１０Ｌ、２３０Ｌに置き換えた場合には、同調回路全体を集積化することにより同調周波数の高周波化が容易となる。また、２つの移相回路２１０Ｃ、２３０Ｃのいずれか一方を移相回路２１０Ｌあるいは２３０Ｌに置き換えるようにしてもよい。この場合には、温度変化に対する同調周波数の変動を抑制する効果がある。
ところで、第３４図に示した同調回路１Ａは、２つの移相回路２１０Ｃ、２３０Ｃのそれぞれに抵抗１１９あるいは１３９を接続することにより、同調周波数を可変したときの振幅変動を防止したが、周波数の可変範囲が狭い場合には振幅変動も少なくなるため上述した抵抗１１９、１３９を取り除いて同調回路を構成することもできる。あるいは、一方の抵抗１１９あるいは１３９のみを取り除いて同調回路を構成することもできる。
〔同調回路の第４の変形例〕
上述した同調回路１、１Ａにおいて、２つの移相回路１１０Ｃ等を含む全域通過回路と帰還抵抗１７０からなる帰還ループのループゲインの損失は、前段の移相回路１１０Ｃ等の入力インピーダンスに起因するものであるから、この入力インピーダンスに起因する損失の発生を抑えるために、前段の移相回路１１０Ｃ等のさらに前段にトランジスタによるホロワ回路を挿入し、帰還される信号をこのホロワ回路を介して前段の移相回路（例えば１１０Ｃや１１０Ｌ等）に入力するようにしてもよい。
第３７図は、ホロワ回路を内部に有する同調回路の一例を示す回路図である。同図に示す同調回路１Ｂは、前段の移相回路１１０Ｃのさらに前段にトランジスタによるホロワ回路５０を挿入した点で第２図に示す同調回路１と相違している。なお、第３７図に示すホロワ回路５０は、いわゆるソースホロワ回路で構成されているが、エミッタホロワ回路で構成してもよい。また、第３７図において、分圧回路１６０の分圧比を１に設定し、あるいはこの分圧回路１６０自体を省略することにより、同調回路全体により増幅動作は行わずに単に同調動作のみを行うようにしてもよい。
このように、前段の移相回路１１０Ｃ等のさらに前段にトランジスタによるホロワ回路を縦続接続すれば、第２図の同調回路１等と比較して、帰還抵抗１７０および入力抵抗１７４の抵抗値を大きくすることができる。特に、同調回路全体を半導体基板上に集積化するような場合には、帰還抵抗１７０等の抵抗値を小さくしようとすると素子の占有面積を大きくしなければならないため、ある程度抵抗値が大きい方が望ましい。したがって、集積化する場合などは、第３７図に示すようなホロワ回路５０を接続するのが有効である。
〔同調回路の第５の変形例〕
第２図に示した同調回路１では、２つの移相回路１１０Ｃと１３０Ｃを合わせた位相シフト量を３６０°としているが、縦続接続された移相回路１１０Ｃと１３０Ｃに、位相をシフトさせない非反転回路を接続して同調回路を構成してもよい。
第３８図は、２つの移相回路の前段に非反転回路１５０を接続した同調回路１Ｃの構成を示す回路図である。同図に示すように、同調回路１Ｃは、第３図に示した移相回路１１０Ｃから抵抗１２１および１２３を省いた構成を有する移相回路３１０Ｃと、第５図に示した移相回路１３０Ｃから抵抗１４１および１４３を省いた構成を有する移相回路３３０Ｃと、移相回路３１０Ｃの前段に接続された非反転回路１５０と、抵抗１６２および１６４からなる分圧回路１６０と、帰還抵抗１７０および入力抵抗１７４からなる加算回路とを含んで構成される。
第３８図に示す移相回路３１０Ｃ、３３０Ｃは、オペアンプ１１２あるいは１３２の出力端子に分圧回路が接続されていない点以外は第３図に示した各移相回路１１０Ｃ、１３０Ｃと同じ構成を有しており、伝達関数や位相シフト量も移相回路１１０Ｃ、１３０Ｃと同じである。ただし、（２）式において、ａ₁＝１、（３）式において、ａ₂＝１となる。
非反転回路１５０は、非反転入力端子に交流信号が入力され反転入力端子が抵抗１５４を介して接地されたオペアンプ１５２と、このオペアンプ１５２の反転入力端子と出力端子との間に接続された抵抗１５６とにより構成されている。オペアンプ１５２は、２つの抵抗１５４、１５６の抵抗比によって定まる所定の増幅度を有する。
移相回路３１０Ｃは、抵抗１１８および１２０の各抵抗値が同じであるため、利得が１となる。同様に、移相回路３３０Ｃも抵抗１３８および１４０の各抵抗値が同じであるため、利得が１となる。したがって、上述した同調回路１Ｃでは、各移相回路で利得を稼ぐ代わりに、上述した非反転回路１５０の利得を１より大きな値に設定している。
このような構成を有する非反転回路１５０は、入力信号の位相を変えずに出力しており、この利得を調整することにより、分圧回路１６０による信号振幅の減衰や帰還ループで生じる損失を補うことが容易となる。また、非反転回路１５０は、上述したトランジスタによるホロワ回路と同様に、前段の移相回路２１０Ｃのさらに前段に接続されたバッファとしても機能する。
なお、第３８図に示す非反転回路１５０は、第２図や第３４図に示した同調回路１、１Ａの前段等に接続してもよい。
〔同調回路の第６の変形例〕
上述した各同調回路１、１Ａ、１Ｂ、１Ｃは、２つの移相回路による位相シフト量の合計が３６０°となる周波数で所定の同調動作を行っていたが、基本的に同じ動作を行う２つの移相回路を組み合わせて同調回路を構成することにより、２つの移相回路による位相シフト量の合計が１８０°となる周波数で所定の同調動作を行うようにしてもよい。
第３９図は同調回路の第６の変形例を示す回路図であって、第３８図の後段の移相回路３３０Ｃの代わりに移相回路３１０Ｃ′を接続し、非反転回路１５０の代わりに位相反転回路１８０を接続したものである。後段の移相回路３１０Ｃ′は、可変抵抗１１６の代わりに抵抗値が固定の抵抗１１５が接続されている他は、前段の移相回路３１０Ｃと同じ構成を有している。
位相反転回路１８０は、入力される交流信号が抵抗１８４を介して反転入力端子に入力されるとともに非反転入力端子が接地されたオペアンプ１８２と、このオペアンプ１８２の反転入力端子と出力端子との間に接続された抵抗１８６とにより構成されている。抵抗１８４を介してオペアンプ１８２の反転入力端子に交流信号が入力されると、オペアンプ１８２の出力端子からは位相が反転した逆相の信号が出力され、この逆相の信号が前段の移相回路３１０Ｃに入力される。また、この位相反転回路１８０は、２つの抵抗１８４、１８６の抵抗比によって定まる所定の増幅度を有しており、抵抗１８４の抵抗値より抵抗１８６の抵抗値を大きくすることにより１より大きな利得が得られる。
ところで、上述したように、２つの移相回路３１０Ｃおよび３１０Ｃ′のそれぞれは、入力信号の周波数ωが０から∞まで変化するに従って、入力電圧Ｅiを基準として時計回り方向に１８０°から３６０°まで位相がシフトする。２つの移相回路３１０Ｃおよび３１０Ｃ′内のＣＲ回路の時定数が同じ（これをＴとおく）である場合には、ω＝１／Ｔの周波数では２つの移相回路３１０Ｃおよび３１０Ｃ′のそれぞれにおける位相シフト量が２７０°となる。したがって、２つの移相回路３１０Ｃおよび３１０Ｃ′の全体によって位相が２７０°×２＝５４０°（＝１８０°）シフトされ、しかも２つの移相回路３１０Ｃおよび３１０Ｃ′の前段に接続された位相反転回路１８０によって位相が反転されるため、全体として、位相が一巡して位相シフト量が３６０°となる信号が後段の移相回路３１０Ｃ′から出力される。
また、第３９図に示す同調回路１Ｄでは、各移相回路で利得を稼ぐ代わりに、上述した位相反転回路１８０の利得を１より大きな値に設定しており、分圧回路１６０による信号振幅の減衰や帰還ループで生じる損失を補うことが容易となる。
〔同調回路の第７の変形例〕
第３９図に示した同調回路１Ｄは、移相回路３１０Ｃおよび３１０Ｃ′を縦続接続する例を示したが、第３８図に示した移相回路３３０Ｃおよび３３０Ｃ′を縦続接続した場合も同調動作を行わせることができる。
第４０図は、同調回路の第７の変形例を示す回路図である。同図に示す同調回路１Ｅは、第３９図の移相回路３１０Ｃおよび３１０Ｃ′の代わりに、移相回路３３０Ｃ′および３３０Ｃを縦続接続したものである。前段の移相回路３３０Ｃ′は、抵抗１３６の代わりにＦＥＴ等により構成される可変抵抗１３５が接続されている他は、後段の移相回路３３０Ｃと同じ構成を有している。
第４０図の各移相回路３３０Ｃおよび３３０Ｃ′は、第６図に示したように、入力信号の周波数ωが０から∞まで変化するに従って、入力電圧Ｅiを基準として時計回り方向に０°から１８０°まで位相がシフトする。２つの移相回路３３０Ｃ内のＣＲ回路の時定数が同じ（これをＴとおく）である場合には、ω＝１／Ｔの周波数では、２つの移相回路３３０Ｃ′および３３０Ｃのそれぞれにおける位相シフト量が９０°となる。したがって、２つの移相回路３３０Ｃ′および３３０Ｃの全体によって位相が１８０°シフトされ、しかも２つの移相回路３３０Ｃ′および３３０Ｃの前段に接続された位相反転回路１８０によって位相が反転されるため、全体として、位相が一巡して位相シフト量が３６０°となる信号が後段の移相回路３３０Ｃから出力される。
また、第３９図に示した同調回路１Ｄと同様に、上述した同調回路１Ｅでは、各移相回路で利得を稼ぐ代わりに、上述した位相反転回路１８０の利得を１より大きな値に設定しており、分圧回路１６０による信号振幅の減衰や帰還ループで生じる損失を補うことが容易となる。
また、第３８図〜第４０図に示した同調回路１Ｃ、１Ｄ、１Ｅは、いずれも２つの移相回路をＣＲ回路を含んで構成したが、ＬＲ回路を含んで構成するようにしてもよい。例えば、第３８図に示した同調回路１Ｃにおいて、前段の移相回路３１０Ｃを第３０図に示した移相回路１１０Ｌから分圧回路を省略した移相回路に置き換えるとともに、後段の移相回路３３０Ｃを第３２図に示した移相回路１３０Ｌから分圧回路を省略した移相回路に置き換えてもよい。
なお、第３８図に示した移相回路３１０Ｃと第３０図に示した移相回路１１０Ｌを比べると、可変抵抗１１６を形成するＦＥＴのゲート電圧を変化させた場合の各位相シフト量の変化の方向が反対となる。例えば、移相回路３１０Ｃでは、可変抵抗１１６のゲート電圧を上げて可変抵抗１１６の両端電圧を低くしたときに同調周波数が高周波側に変化する。一方、移相回路１１０Ｌでは、可変抵抗１１６のゲート電圧を上げて可変抵抗１１６の両端電圧を低くしたときに同調周波数が低周波側に変化する。したがって、第３８図あるいは第３９図に示した前段の移相回路を、第３０図に示した移相回路１１０Ｌから分圧回路を省略した移相回路に置き換える場合には、第１３図において、フリップフロップ６３の２つの出力端子とトライステートバッファ７００、７０２との接続を入れ換えたり、２つのトライステートバッファ７００、７０２の出力端の接続先を相互に入れ換えたりして、周波数制御回路２から同調回路１に印加される制御電圧の変化の方向と同調回路１の同調周波数の変化の方向とが反対になるように若干の変更が必要となる。
なお、第３８図〜第４０図に示した同調回路１Ｃ、１Ｄ、１Ｅにおいて、信号振幅の増幅を行わずに同調動作のみを行わせたい場合には、分圧回路１６０を省略すればよい。また、２つの移相回路内のオペアンプの少なくとも一方の出力端に分圧回路を接続してもよい。例えば、第３９図の同調回路１Ｄにおいて、前段の移相回路３１０Ｃ内のオペアンプ１１２の出力端と、後段の移相回路３３０Ｃ内のオペアンプ１３２の出力端にそれぞれ分圧回路を接続すれば、第２図に示した同調回路１内の前段の移相回路１１０Ｃのさらに前段に非反転回路１５０を接続した構成と同じになる。
また、第３８図〜第４０図に示した非反転回路１５０および位相反転回路１８０の接続位置は、縦続接続された移相回路のさらに前段側とは限らず、各移相回路の間、あるいは後段の移相回路のさらに後段側に接続してもよい。
〔同調回路の第８の変形例〕
上述した同調回路の第１〜第７の変形例はいずれも、移相回路の内部にオペアンプを含んでいるが、オペアンプの代わりにトランジスタを用いて移相回路を構成することも可能である。
第４１図に示す同調回路１Ｆは、それぞれが入力される交流信号の位相を所定量シフトさせることにより所定の周波数において合計で３６０°の位相シフトを行う２つの移相回路４１０Ｃ、４３０Ｃと、移相回路４３０Ｃの出力信号の位相を変えずに所定の増幅度で増幅して出力する非反転回路４５０と、非反転回路４５０の後段に設けられた抵抗１６２および１６４からなる分圧回路１６０と、帰還抵抗１７０および入力抵抗１７４（入力抵抗１７４は帰還抵抗１７０のｎ倍の抵抗値を有しているものとする）のそれぞれを介することにより分圧回路１６０の分圧出力（帰還信号）と入力端子１９０に入力される信号（入力信号）とを所定の割合で加算する加算回路とを含んで構成されている。
帰還抵抗１７０と直列に接続されたキャパシタ１７２、および入力抵抗１７４と入力端子１９０との間に挿入されたキャパシタ１７６はともに直流電流を阻止するためのものであり、そのインピーダンスは動作周波数において極めて小さく、すなわち大きな静電容量を有している。
第４２図は、第４１図に示した前段の移相回路４１０Ｃの構成を抜き出して示したものである。同図に示す前段の移相回路４１０Ｃは、ゲートが入力端１２２に接続されたＦＥＴ４１２と、このＦＥＴ４１２のソース・ドレイン間に直列に接続されたキャパシタ４１４および可変抵抗４１６と、ＦＥＴ４１２のドレインと正電源との間に接続された抵抗４１８と、ＦＥＴ４１２のソースとアースとの間に接続された抵抗４２０とを含んで構成されている。なお、ＦＥＴ４１２および後述するＦＥＴ４３２は、少なくとも一方をバイポーラトランジスタに置き替えるようにしてもよい。
ここで、上述したＦＥＴ４１２のソースおよびドレインに接続された２つの抵抗４１８、４２０の抵抗値はほぼ等しく設定されており、入力端１２２に印加される入力電圧の交流成分に着目すると、位相が一致した信号がＦＥＴ４１２のソースから、位相が反転した（位相が１８０°シフトした）信号がＦＥＴ４１２のドレインからそれぞれ出力されるようになっている。
なお、第４１図に示した移相回路４１０内の抵抗４２６は、ＦＥＴ４１２に適切なバイアス電圧を印加するためのものである。また、可変抵抗４１６は、例えば第４２図に示すように、接合型のＦＥＴのソース・ドレイン間に形成されるチャネルを抵抗体として用いており、ゲート電圧を可変することにより抵抗値をある範囲で任意に変化させることができる。
このような構成を有する移相回路４１０Ｃにおいて、所定の交流信号が入力端１２２に入力されると、すなわちＦＥＴ４１２のゲートに所定の交流電圧（入力電圧）が印加されると、ＦＥＴ４１２のソースにはこの入力電圧と同相の交流電圧が現れ、反対にＦＥＴ４１２のドレインにはこの入力電圧と逆相であってソースに現れる電圧と振幅が等しい交流電圧が現れる。このソースおよびドレインに現れる交流電圧の振幅をともにＥiとする。
このＦＥＴ４１２のソース・ドレイン間には可変抵抗４１６とキャパシタ４１４により構成される直列回路（ＣＲ回路）が接続されている。したがって、ＦＥＴ４１２のソースおよびドレインに現れる電圧のそれぞれを可変抵抗４１６あるいはキャパシタ４１４を介して合成した信号が出力端１２４から出力される。
第４３図は、前段の移相回路４１０Ｃの入出力電圧とキャパシタ等に現れる電圧との関係を示すベクトル図である。
ＦＥＴ４１２のソースとドレインにはそれぞれ入力電圧と同相および逆相であって電圧振幅がＥiの交流電圧が現れるため、ソース・ドレイン間の電位差（交流成分）は２Ｅiとなる。また、キャパシタ４１４の両端に現れる電圧ＶC1と可変抵抗４１６の両端に現れる電圧ＶR1とは互いに９０°位相がずれており、これらをベクトル的に合成したものが、ＦＥＴ４１２のソース・ドレイン間の電圧２Ｅiに等しくなる。
したがって、第４３図に示すように、電圧Ｅiの２倍を斜辺とし、キャパシタ４１４の両端電圧ＶC1と可変抵抗４１６の両端電圧ＶR1とが直交する２辺を構成する直角三角形を形成することになる。そのため、入力信号の振幅が一定で周波数のみが変化した場合には、第４３図に示す半円の円周に沿ってキャパシタ４１４の両端電圧ＶC1と可変抵抗４１６の両端電圧ＶR1とが変化する。
ところで、キャパシタ４１４と可変抵抗４１６の接続点とグランドレベルとの電位差を出力電圧Ｅoとして取り出すものとすると、この出力電圧Ｅoは、第４３図に示した半円においてその中心点を始点とし、電圧ＶC1と電圧ＶR1とが交差する円周上の一点を終点とするベクトルで表すことができ、その大きさは半円の半径Ｅiに等しくなる。しかも、入力信号の周波数が変化しても、このベクトルの終点は円周上を移動するだけであるため、周波数に応じて出力振幅が変化しない安定した出力を得ることができる。
また、第４３図から明らかなように、電圧ＶR1と電圧ＶC1とは円周上で直角に交わるため、理論的にはＦＥＴ４１２のゲートに印加される入力電圧と電圧ＶR1との位相差は、周波数ωが０から∞まで変化するに従って、入力電圧と同相の電圧Ｅiを基準として時計回り方向に２７０°から３６０°まで変化する。そして、移相回路４１０Ｃ全体の位相シフト量φ5は、周波数に応じて１８０°から３６０°まで変化する。しかも、可変抵抗４１６の抵抗値を可変することにより、位相シフト量φ5を変化させることができる。
また、第４２図に示した移相回路４１０Ｃの伝達関数は、キャパシタ４１４と可変抵抗４１６からなるＣＲ回路の時定数をＴ₁（キャパシタ４１４の静電容量をＣ、可変抵抗４１６の抵抗値をＲとするとＴ₁＝ＣＲ）とすると、（２）式に示したＫ2をそのまま適用でき（ただし、ａ₁＜１）、第４３図に示す位相シフト量φ5も上述した（６）式に示したφ1と同じになる。
同様に、第４４図は第４１図に示した後段の移相回路４３０Ｃの構成を抜き出して示したものである。同図に示す後段の移相回路４３０Ｃは、ゲートが入力端１４２に接続されたＦＥＴ４３２と、このＦＥＴ４３２のソース・ドレイン間に直列に接続されたキャパシタ４３４および抵抗４３６と、ＦＥＴ４３２のドレインと正電源との間に接続された抵抗４３８と、ＦＥＴ４３２のソースとアースとの間に接続された抵抗４４０とを含んで構成されている。
第４２図に示した移相回路４１０Ｃと同様に、第４４図に示したＦＥＴ４３２のソースおよびドレインに接続された２つの抵抗４３８、４４０の抵抗値はほぼ等しく設定されており、入力端１４２に印加される入力電圧の交流成分に着目すると、位相が一致した信号がＦＥＴ４３２のソースから、位相が反転した信号がＦＥＴ４３２のドレインからそれぞれ出力されるようになっている。
なお、第４１図に示した移相回路４３０Ｃ内の抵抗４４６は、ＦＥＴ４３２に適切なバイアス電圧を印加するためのものである。また、移相回路４３０Ｃの入力側に設けられたキャパシタ１４８は、移相回路４１０Ｃの出力から直流成分を取り除く直流電流阻止用であり、交流成分のみが移相回路４３０Ｃに入力される。
このような構成を有する移相回路４３０Ｃにおいて、所定の交流信号が入力端１４２に入力されると、すなわちＦＥＴ４３２のゲートに所定の交流電圧（入力電圧）が印加されると、ＦＥＴ４３２のソースにはこの入力電圧と同相の交流電圧が現れ、反対にＦＥＴ４３２のドレインにはこの入力電圧と逆相であってソースに現れる電圧と振幅が等しい交流電圧が現れる。このソースおよびドレインに現れる交流電圧の振幅をともにＥiとする。
このＦＥＴ４３２のソース・ドレイン間にはキャパシタ４３４と抵抗４３６とにより構成される直列回路（ＣＲ回路）が接続されている。したがって、ＦＥＴ４３２のソースおよびドレインに現れる電圧のそれぞれをキャパシタ４３４あるいは抵抗４３６を介して合成した信号が出力端１４４から出力される。
第４５図は、後段の移相回路４３０Ｃの入出力電圧とキャパシタ等に現れる電圧との関係を示すベクトル図である。
ＦＥＴ４３２のソースとドレインにはそれぞれ入力電圧と同相および逆相であって電圧振幅がＥiの交流電圧が現れるため、ソース・ドレイン間の電位差は２Ｅiとなる。また、抵抗４３６の両端に現れる電圧ＶR2とキャパシタの両端に現れる電圧ＶC2とは互いに９０°位相がずれており、こちらをベクトル的に加算したものが、ＦＥＴ４３２のソース・ドレイン間の電位差２Ｅiに等しくなる。
したがって、第４５図に示すように、電圧Ｅiの２倍を斜辺とし、抵抗４３６の両端電圧ＶR2とキャパシタ４３４の両端電圧ＶC2とが直交する２辺を構成する直角三角形を形成することになる。このため、入力信号の振幅が一定で周波数のみが変化した場合には、第４５図に示す半円の円周に沿って抵抗４３６の両端電圧ＶR2とキャパシタ１３４の両端電圧ＶC2とが変化する。
抵抗４３６とキャパシタ４３４の接続点とグランドレベルとの電位差を出力電圧Ｅoとして取り出すものとすると、この出力電圧Ｅoは、第４５図に示した半円においてその中心点を始点とし、電圧ＶR2と電圧ＶC2とが交差する円周上の一点を終点とするベクトルで表すことができ、その大きさは半円の半径Ｅiに等しくなる。しかも、入力信号の周波数が変化しても、このベクトルの終点は円周上を移動するだけであるため、周波数に応じて出力振幅が変化しない安定した出力を得ることができる。
また、第４５図から明らかなように、電圧ＶR2と電圧ＶC2とは円周上で直角に交わるため、理論的にはＦＥＴ４３２のゲートに印加される入力電圧と電圧ＶC2との位相差は、周波数ωが０から∞まで変化するに従って０°から９０°まで変化する。そして、移相回路４３０Ｃ全体の位相シフト量φ6は、周波数に応じて０°から１８０°まで変化する。
また、第４４図に示した移相回路４３０Ｃの伝達関数は、キャパシタ４３４と可変抵抗４３６からなるＣＲ回路の時定数をＴ₂（キャパシタ４３４の静電容量をＣ、可変抵抗の抵抗値をＲとするとＴ₂＝ＣＲ）とすると、（３）式に示したＫ3をそのまま適用でき（ただし、ａ₂＜１）、第４５図に示す位相シフト量φ6も上述した（７）式に示したφ2と同じになる。
このようにして、２つの移相回路４１０Ｃ、４３０Ｃのそれぞれにおいて位相が所定量シフトされ、第４３図および第４５図に示すように、所定の周波数において２つの移相回路４１０Ｃ、４３０Ｃの全体により位相シフト量の合計が３６０°となる信号が出力される。
また、第４１図に示した非反転回路４５０は、ドレインと正電源との間に抵抗４５４が、ソースとアースとの間に抵抗４５６がそれぞれ接続されたＦＥＴ４５２と、ベースがＦＥＴ４５２のドレインに接続されているとともにコレクタが抵抗４６０を介してソースに接続されたトランジスタ４５８と、ＦＥＴ４５２に適切なバイアス電圧を印加するための抵抗４６２とを含んで構成されている。なお、第４１図に示した非反転回路４５０の前段に設けられたキャパシタ１６４は、後段の移相回路４３０Ｃの出力から直流成分を取り除く直流電流阻止用であり、交流成分のみが非反転回路４５０に入力される。
ＦＥＴ４５２は、ゲートに交流信号が入力されると、逆相の信号をドレインから出力する。また、トランジスタ４５８は、ベースにこの逆相の信号が入力されると、さらに位相を反転した信号、すなわちＦＥＴ４５２のゲートに入力された信号の位相を基準に考えると同相の信号をコレクタから出力し、この同相の信号が非反転回路４５０から出力される。
この非反転回路４５０の出力は、出力端子１９２から同調回路１の出力として取り出されるとともに、この非反転回路４５０の出力を分圧回路１６０を通した信号が帰還抵抗１７０を介して前段の移相回路４１０Ｃの入力側に帰還されている。そして、この帰還された信号と入力抵抗１７４を介して入力される信号とが加算され、この加算された信号の電圧が前段の移相回路４１０Ｃの入力端（第４２図に示した入力端１２２）に印加されている。
また、上述した非反転回路４５０の利得は、上述した抵抗４５４、４５６、４６０の各抵抗値によって決まり、これら各抵抗の抵抗値を調整することにより、第４１図に示した２つの移相回路４１０Ｃ、４３０Ｃ、分圧回路１６０による減衰や帰還ループで生じる損失を補い、かつ同調回路全体のループゲインが１以下になるように設定されている。
また、同調回路１の出力端子１９２からは、分圧回路１６０に入力される前の非反転回路４５０の出力信号が取り出されているため、同調回路１Ｆ自体に利得を持たせることができ、同調動作と同時に信号振幅の増幅が可能となる。
〔同調回路の第９の変形例〕
第４１図に示した同調回路は、各移相回路４１０Ｃ、４３０Ｃの内部にＣＲ回路を含んでいるが、ＣＲ回路を抵抗とインダクタからなるＬＲ回路に置き換えた移相回路を用いて同調回路を構成することも可能である。
第４６図は、ＬＲ回路を含む移相回路の構成を示す回路図であり、第４１図に示した同調回路１Ｆの前段の移相回路４１０Ｃと置き換え可能な構成が示されている。同図に示す移相回路４１０Ｌは、第４１図に示した前段の移相回路４１０Ｃ内のキャパシタ４１４と可変抵抗４１６からなるＣＲ回路を、可変抵抗４１６とインダクタ４１７からなるＬＲ回路に置き換えた構成を有しており、抵抗４１８と抵抗４２０の各抵抗値が同じ値に設定されている。なお、インダクタとＦＥＴ４１２のドレインとの間に挿入されたキャパシタ４１９は直流電流阻止用である。
上述した移相回路４１０Ｌの入出力電圧等の関係は、第４７図のベクトル図に示すように、第４３図に示した電圧ＶC1を可変抵抗４１６の両端電圧ＶR1に、第４３図に示した電圧ＶR1をインダクタ４１７の両端電圧ＶL1にそれぞれ置き換えて考えることができる。
また、第４６図に示した移相回路４１０Ｌの伝達関数は、インダクタ４１７と可変抵抗４１６からなるＬＲ回路の時定数をＴ₁（インダクタ４１７のインダクタンスをＬ、可変抵抗４１６の抵抗値をＲとするとＴ₁＝Ｌ／Ｒ）とすると、（２）式に示したＫ2をそのまま適用でき（ただし、ａ₁＜１）、第４７図に示す位相シフト量φ7も上述した（６）式に示したφ1と同じになる。
したがって、第４６図に示す移相回路４１０Ｌは、第４２図に示した移相回路４１０Ｃと基本的に等価であり、第４２図に示した移相回路４１０Ｃを第４６図に示した移相回路４１０Ｌに置き換えることができる。
なお、第４２図に示した移相回路４１０Ｃと第４６図に示した移相回路４１０Ｌを比べると、可変抵抗４１６を形成するＦＥＴのゲート電圧を変化させた場合の各位相シフト量の変化の方向が反対となる。例えば、移相回路４１０Ｃでは、可変抵抗４１６のゲート電圧を上げて電圧ＶR1を低くしたときに同調周波数が高周波側に変化する。一方、移相回路４１０Ｌでは、可変抵抗４１６のゲート電圧を上げて電圧ＶR1を低くしたときに同調周波数が低周波側に変化する。したがって、移相回路４１０Ｃを移相回路４１０Ｌに置き換える場合には、第１３図において、フリップフロップ６３の２つの出力端子とトライステートバッファ７００、７０２との接続を入れ換えたり、２つのトライステートバッファ７００、７０２の出力端の接続先を相互に入れ換えたりして、周波数制御回路２から同調回路に印加される制御電圧の変化の方向と同調回路の同調周波数の変化の方向とが反対になるように若干の変更が必要となる。
第４８図は、ＬＲ回路を含む移相回路の他の構成を示す回路図であり、第４１図に示した同調回路１Ｆの後段の移相回路４３０Ｃと置き換え可能な構成が示されている。同図に示す移相回路４３０Ｌは、第４４図に示した後段の移相回路４３０Ｃ内のキャパシタ４３４と抵抗４３６からなるＣＲ回路を、抵抗４３６とインダクタ４３７からなるＬＲ回路に置き換えた構成を有しており、抵抗４３８と抵抗４４０の各抵抗値は同じ値に設定されている。なお、抵抗４３６とＦＥＴ４３２のドレインとの間に挿入されたキャパシタ４３９は直流電流阻止用である。
上述した移相回路４３０Ｌの入出力電圧等の関係は、第４９図のベクトル図に示すように、第４５図に示した電圧ＶR2をインダクタ４３７の両端電圧ＶL2に、第４５図に示した電圧ＶC2を可変抵抗３６の両端電圧ＶR2にそれぞれ置き換えて考えることができる。
また、第４８図に示した移相回路４３０Ｌの伝達関数は、抵抗４３６とインダクタ４３７からなるＬＲ回路の時定数をＴ₂（抵抗４３６の抵抗値をＲ、インダクタ４３７のインダクタンスをＬとするとＴ₂＝Ｌ／Ｒ）とすると、（３）式に示したＫ3をそのまま適用でき（ただし、ａ₂＜１）、第４９図に示す位相シフト量φ8も上述した（７）式に示したφ2と同じになる。
したがって、第４８図に示す移相回路４３０Ｌは、第４４図に示した移相回路４３０Ｃと基本的に等価であり、第４４図に示した移相回路４３０Ｃを第４８図に示した移相回路４３０Ｌに置き換えることができる。
このように、第４１図に示した２つの移相回路４１０Ｃおよび４３０Ｃのいずれか一方、あるいは両方を第４６図、第４８図に示した移相回路４１０Ｌ、４３０Ｌに置き換えることができる。２つの移相回路４１０Ｃ、４３０Ｃの両方を移相回路４１０Ｌ、４３０Ｌに置き換えた場合には、同調回路全体を集積化することにより同調周波数の高周波化が容易となる。
また、２つの移相回路４１０Ｃ、４３０Ｃのいずれか一方のみを移相回路４１０Ｌあるいは４３０Ｌに置き換えた場合であって、ＬＲ回路を構成するインダクタを含めて、あるいはこのインダクタを除く同調回路全体を集積化した場合には、温度変化による同調周波数の変動を防止する、いわゆる温度補償が可能となる。
また、第４１図に示した移相回路４１０Ｃ、４３０Ｃの少なくとも一方を移相回路４１０Ｌあるいは４３０Ｌに置き換えた場合に、分圧回路１６０を省略して後段の移相回路の出力を直接前段側に帰還してもよい。あるいは分圧回路１６０内の抵抗１６２を取り除いて抵抗１６４だけにしてもよい。分圧回路１６０を省略した場合、あるいは抵抗１６２を取り除いた場合には、同調動作のみを行うことができる。
〔同調回路の第１０の変形例〕
第５０図は、同調回路の他の変形例を示す回路図である。同図に示す同調回路１Ｇは、それぞれが入力される交流信号の位相を所定量シフトさせることにより所定の周波数において合計で１８０°の位相シフトを行う２つの移相回路４１０Ｃおよび４１０Ｃ′と、後段の移相回路４１０Ｃ′の出力信号の位相をさらに反転する位相反転回路４８０と、帰還抵抗１７０および入力抵抗１７４のそれぞれを介することにより位相反転回路４８０から出力される信号（帰還信号）と入力端子１９０に入力される信号（入力信号）とを所定の割合で加算する加算回路とを含んで構成されている。
前段の移相回路４１０Ｃは、その詳細構成および入出力の位相関係は第４２図および第４３図を用いて説明した通りであり、例えばキャパシタ４１４と可変抵抗４１６からなるＣＲ回路の時定数をＴ₁とすると、ω＝１／Ｔ₁の周波数における位相シフト量φ5は時計回り方向（位相遅れ方向）に２７０°となる。
また、後段の移相回路４１０Ｃ′は、上述した前段の移相回路４１０Ｃと基本的な構成は同じであり、移相回路４１０Ｃ内の可変抵抗４１６を抵抗値が固定の抵抗４１５に置き換えた構成を有している。したがって、例えば抵抗４１５とキャパシタ４１４からなるＣＲ回路の時定数をＴ₃とすると、ω＝１／Ｔ₃の周波数における位相シフト量φ5′は時計回り方向（位相遅れ方向）に２７０°となる。
このように、２つの移相回路４１０Ｃおよび４１０Ｃ′の全体による位相遅れ方向の位相シフト量の合計が所定の周波数において、φ5＋φ5′＝２７０°＋２７０°＝５４０°（＝１８０°）となる。
また、位相反転回路４８０は、ドレインと正電源との間に抵抗４８４が、ソースとアースとの間に抵抗４８６がそれぞれ接続されたＦＥＴ４８２と、ＦＥＴ４８２のゲートに所定のバイアス電圧を印加する抵抗４８８とを含んで構成されている。ＦＥＴ４８２のゲートに交流信号が入力されると、ＦＥＴ４８２のドレインからは位相を反転した逆相の信号が出力される。また、この位相反転回路４８０は、２つの抵抗４８４、４８６の抵抗比によって定まる所定の利得を有する。
このように、所定の周波数において、２つの移相回路４１０Ｃおよび４１０Ｃ′によって位相が１８０°シフトされ、さらに後段に接続された位相反転回路４８０によって位相が反転され、これら３つの回路の全体による位相シフト量の合計が３６０°となる。したがって、位相反転回路４８０の出力を帰還抵抗１７０を介して前段の移相回路４１０Ｃの入力側に帰還させ、この帰還信号に入力抵抗１７４を介して入力した信号を加算するとともに、位相反転回路４８０の利得を調整することにより、第２図に示した同調回路１と同様の同調動作が行われる。
なお、第５０図に示した同調回路１Ｇにおいては、位相反転回路４８０の出力を帰還抵抗１７０を介して帰還させたが、第４１図に示す同調回路１Ｆと同様に、この位相反転回路４８０の後段に分圧回路１６０を接続するようにしてもよい。
〔同調回路の第１１の変形例〕
第５１図は、同調回路の他の変形例を示す回路図であり、第５０図とは反対に第４１図に示す後段の移相回路４３０Ｃを含んで構成されている。
第５１図に示す同調回路１Ｈは、それぞれが入力される交流信号の位相を所定量シフトさせることにより所定の周波数において合計で１８０°の位相シフトを行う２つの移相回路４３０Ｃ′および４３０Ｃと、後段の移相回路４３０Ｃの出力信号の位相をさらに反転する位相反転回路４８０と、帰還抵抗１７０および入力抵抗１７４のそれぞれを介することにより位相反転回路４８０から出力される信号（帰還信号）と入力端子１９０に入力される信号（入力信号）とを所定の割合で加算する加算回路とを含んで構成されている。
後段の移相回路４３０Ｃは、その詳細構成および入出力の位相関係は第４４図および第４５図を用いて説明した通りであり、例えばキャパシタ４３４と抵抗４３６からなるＣＲ回路の時定数をＴ₂とすると、ω＝１／Ｔ₂の周波数における位相シフト量φ6は時計回り方向（位相遅れ方向）に９０°となる。
また、前段の移相回路４３０Ｃ′は、上述した後段の移相回路４３０Ｃと基本的な構成は同じであり、移相回路４３０Ｃ内の抵抗４３５を外部から印加される制御電圧によって抵抗値が変更可能な可変抵抗４３６に置き換えた構成を有している。したがって、例えば可変抵抗４３６とキャパシタ４３４からなるＣＲ回路の時定数をＴ₄とすると、ω＝１／Ｔ₄の周波数における位相シフト量φ6′は時計回り方向に９０°となる。
このように、所定の周波数において、２つの移相回路４３０Ｃ′および４３０Ｃによって位相が１８０°シフトされ、さらに後段に接続された位相反転回路４８０によって位相が反転され、これら３つの回路の全体による位相シフト量の合計が３６０°となる。したがって、位相反転回路４８０の出力を帰還抵抗１７０を介して前段の移相回路４３０Ｃ′の入力側に帰還させ、この帰還信号に入力抵抗１７４を介して入力した信号を加算するとともに、位相反転回路４８０の利得を調整することにより、第２図に示した同調回路１と同様の同調動作が行われる。
なお、第４１図に示した同調回路と同様に、第５１図に示した同調回路においても、位相反転回路４８０の後段に分圧回路１６０を接続して同調と同時に増幅を行うようにしてもよい。
ところで、上述した各種の同調回路１Ｆ、１Ｇ、１Ｈ等は、２つの移相回路と非反転回路あるいは２つの移相回路と位相反転回路によって構成されており、接続された３つの回路の全体によって所定の周波数において合計の位相シフト量を３６０°にすることにより所定の同調動作を行うようになっている。したがって、位相シフト量だけに着目すると、３つの回路をどのような順番で接続するかはある程度の自由度があり、必要に応じて接続順番を決めることができる。
また、上述した第５０図および第５１図に示す同調回路１Ｇ、１Ｈでは、移相回路内部にＣＲ回路を含む例を示したが、ＬＲ回路を内部に含む移相回路を縦続接続して同調回路を構成してもよい。例えば、第５０図に示す同調回路の前段の移相回路４１０Ｃの代わりに第４６図に示す移相回路４１０Ｌを接続し、後段の移相回路４１０Ｃ′の代わりに移相回路４１０Ｌの可変抵抗１１６を抵抗値が固定の抵抗に置き換えた移相回路を接続してもよい。あるいは、第５１図に示す同調回路の前段の移相回路４３０Ｃ′の代わりに第４８図に示す移相回路４３０Ｌの抵抗４３６を可変抵抗に置き換えた移相回路を接続し、後段の移相回路４３０Ｃの代わりに移相回路４３０Ｌを接続してもよい。
〔同調回路の第１２の変形例〕
第５２図は、同調回路の第１２の変形例を示す回路図である。同図に示す同調回路１Ｊは、入力される交流信号の位相を変えずに出力する非反転回路５５０と、それぞれが入力信号の位相を所定量シフトさせることにより所定の周波数において合計で３６０°の位相シフトを行う２つの移相回路５１０Ｃ、５３０Ｃと、後段の移相回路５３０Ｃのさらに後段に設けられた抵抗１６２および１６４からなる分圧回路１６０と、帰還抵抗１７０および入力抵抗１７４（入力抵抗１７４は帰還抵抗１７０のｎ倍の抵抗値を有しているものとする）のそれぞれを介することにより分圧回路１６０の分圧出力（帰還信号）と入力端子１９０に入力される信号（入力信号）とを所定の割合で加算する加算回路とを含んで構成されている。
なお、非反転回路５５０は、バッファ回路として機能するものであり、前段の移相回路５１０Ｃと上述した加算回路とを直接接続した場合に生じる信号の損失等を防止するために設けられている。非反転回路５５０は、例えばエミッタホロワ回路やソースホロワ回路等により構成されている。なお、直接接続した場合の損失等を最小限に抑えるように帰還抵抗１７０等の各素子の素子定数を選定した場合には、この非反転回路５５０を省略して同調回路を構成してもよい。
第５３図は、第５２図に示した前段の移相回路５１０Ｃの構成を抜き出して示したものである。同図に示す前段の移相回路５１０Ｃは、２入力の差分電圧を所定の増幅度で増幅して出力する差動増幅器５１２と、入力端１２２に入力された信号の位相を所定量シフトさせて差動増幅器５１２の非反転入力端子に入力するキャパシタ５１４および可変抵抗５１６と、入力端１２２に入力された信号の位相を変えずにその電圧レベルを約１／２に分圧して差動増幅器５１２の反転入力端子に入力する抵抗５１８および５２０とを含んで構成されている。
上述した可変抵抗５１６は、例えば第５３図に示すように、接合型のＦＥＴのソース・ドレイン間に形成されるチャネルを抵抗体として用いており、ゲート電圧を可変することにより抵抗値をある範囲で任意に変化させることができる。
第５３図に示す入力端１２２に所定の交流信号が入力されると、差動増幅器５１２の反転入力端子には、入力端１２２に印加される電圧Ｅiを抵抗５１８と抵抗５２０とによって約１／２に分圧した電圧が印加される。
一方、入力信号が入力端１２２に入力されると、差動増幅器５１２の非反転入力端子には、キャパシタ５１４と可変抵抗５１６の接続点に現れる信号が入力される。キャパシタ５１４と可変抵抗５１６により構成されるＣＲ回路の一方端には入力信号が入力されているため、入力信号の位相をこのＣＲ回路によって所定量シフトした信号の電圧が差動増幅器５１２の非反転入力端子には印加される。差動増幅器５１２は、このようにして２つの入力端子に印加される電圧の差分を所定の増幅度で増幅した信号を出力する。
第５４図は、第５３図に示す移相回路５１０Ｃの入出力電圧とキャパシタ等に現れる電圧との関係を示すベクトル図である。
同図に示すように、可変抵抗５１６の両端に現れる電圧ＶR1とキャパシタ１１４の両端に現れる電圧ＶC1は、互いに位相が９０°ずれており、これらをベクトル的に加算したものが入力電圧Ｅiとなる。したがって、入力信号の振幅が一定で周波数のみが変化した場合には、第５４図に示す半円の円周に沿って可変抵抗５１６の両端電圧ＶR1とキャパシタ５１４の両端電圧ＶC1とが変化する。
また、差動増幅器５１２の非反転入力端子に印加される電圧（可変抵抗５１６の両端電圧ＶR1）から反転入力端子に印加される電圧（抵抗５２０の両端電圧Ｅi／２）をベクトル的に減算したものが差分電圧Ｅo′となる。この差分電圧Ｅo′は、第５４図に示した半円において、その中心点を始点とし、電圧ＶR1と電圧ＶC1とが交差する円周上の一点を終点とするベクトルで表すことができ、その大きさは半円の半径Ｅi／２に等しくなる。
差動増幅器５１２の出力電圧Ｅoはこの差分電圧Ｅo′を所定の増幅度で増幅したものとなる。したがって、上述した移相回路５１０Ｃにおいて、出力電圧Ｅoは入力信号の周波数によらず一定であって、全域通過回路として動作する。
また、第５４図から明らかなように、電圧ＶR1と電圧ＶC1とは円周上で直角に交わるため、入力電圧Ｅiと電圧ＶR1との位相差は、周波数ωが０から∞まで変化するに従って、入力電圧Ｅiを基準として時計回り方向（位相遅れ方向）に２７０°から３６０°まで変化する。そして、移相回路５１０Ｃ全体の位相シフト量φ9は、周波数に応じて１８０°から３６０°まで変化する。
同様に、第５５図は第５２図に示した後段の移相回路５３０Ｃの構成を抜き出して示したものである。同図に示す後段の移相回路５３０Ｃは、２入力の差分電圧を所定の増幅度で増幅して出力する差動増幅器５３２と、入力端１４２に入力された信号の位相を所定量シフトさせて差動増幅器５３２の非反転入力端子に入力する抵抗５３６およびキャパシタ５３４と、入力端１４２に入力された信号の位相を変えずにその電圧レベルを約１／２に分圧して差動増幅器５３２の反転入力端子に入力する抵抗５３８および５４０とを含んで構成されている。
第５５図に示した入力端１４２に所定の交流信号が入力されると、差動増幅器５３２の反転入力端子には、入力端１４２に印加される電圧Ｅiを抵抗５３８と抵抗５４０とによって約１／２に分圧した電圧が印加される。
一方、入力信号が入力端１４２に入力されると、差動増幅器５３２の非反転入力端子には、抵抗５３６とキャパシタ５３４の接続点に現れる信号が入力される。抵抗５３６とキャパシタ５３４により構成されるＣＲ回路の一方端には入力信号が入力されているため、入力信号の位相をこのＣＲ回路によって所定量シフトした信号の電圧が差動増幅器５３２の非反転入力端子には印加される。差動増幅器５３２は、このようにして２つの入力端子に印加される電圧の差分を所定の増幅度で増幅した信号を出力する。
第５６図は、移相回路５３０Ｃの入出力電圧とキャパシタ等に現れる電圧との関係を示すベクトル図である。
同図に示すように、キャパシタ５３４の両端に現れる電圧ＶC2と抵抗５３６の両端に現れる電圧ＶR2は、互いに位相が９０°ずれており、これらをベクトル的に加算したものが入力電圧Ｅiとなる。したがって、入力信号の振幅が一定で周波数のみが変化した場合には、第５６図に示す半円の円周に沿ってキャパシタ５３４の両端電圧ＶC2と抵抗５３６の両端電圧ＶR2とが変化する。
また、差動増幅器５３２の非反転入力端子に印加される電圧（キャパシタ５３４の両端電圧ＶC2）から反転入力端子に印加される電圧（抵抗５４０の両端電圧Ｅi／２）をベクトル的に減算したものが差分電圧Ｅo′となる。この差分電圧Ｅo′は、第５６図に示した半円において、その中心点を始点とし、電圧ＶC2と電圧ＶR2とが交差する円周上の一点を終点とするベクトルで表すことができ、その大きさは半円の半径Ｅi／２に等しくなる。
差動増幅器５３２の出力電圧Ｅoはこの差分電圧Ｅo′を所定の増幅度で増幅したものとなる。したがって、上述した移相回路５３０Ｃにおいて、出力電圧Ｅoは入力信号の周波数によらず一定であって、全域通過回路として動作する。
また、第５６図から明らかなように、電圧ＶC2と電圧ＶR2とは円周上で直角に交わるため、入力電圧Ｅiと電圧ＶC2との位相差は、周波数ωが０から∞まで変化するに従って０°から９０°まで変化する。そして、移相回路５３０Ｃ全体の位相シフト量φ10は周波数に応じて０°から１８０°まで変化する。
このようにして、２つの移相回路５１０Ｃ、５３０Ｃのそれぞれにおいて位相が所定量シフトされ、第５４図および第５６図に示すように、所定の周波数において２つの移相回路５１０Ｃ、５３０Ｃの全体により位相シフト量の合計が３６０°となる信号が出力される。
また、後段の移相回路５３０Ｃの出力は、出力端子１９２から同調回路１Ｊの出力として取り出されるとともに、この移相回路５３０Ｃの出力を分圧回路１６０を通した信号が帰還抵抗１７０を介して非反転回路５５０の入力側に帰還されている。そして、この帰還された信号と入力抵抗１７４を介して入力される信号とが加算され、この加算された信号が非反転回路５５０を介して前段の移相回路５１０Ｃに入力されている。
また、上述した２つの移相回路５１０Ｃ、５３０Ｃの各利得を調整することにより、第５２図に示した２つの移相回路５１０Ｃ、５３０Ｃ、分圧回路１６０による減衰や帰還ループで生じる損失を補い、かつ同調回路全体のループゲインが１以下になるように設定されている。なお、移相回路５１０Ｃ、５３０Ｃの各利得を調整する代わりに、非反転回路５５０に１以上の利得を持たせ、この値を調整してもよい。
また、同調回路１Ｊの出力端子１９２からは、分圧回路１６０に入力される前の移相回路５３０Ｃの出力が取り出されているため、同調回路１Ｊ自体に利得を持たせることができ、同調動作と同時に信号振幅の増幅が可能となる。
なお、第５２図に示した同調回路において、増幅動作が不要な場合には、分圧回路１６０を省略して移相回路５３０Ｃの出力を直接前段側に帰還してもよい。あるいは、分圧回路１６０内の抵抗１６２の抵抗値を極端に小さな値にして分圧比を１に設定してもよい。
〔同調回路の第１３の変形例〕
第５２図に示した同調回路１Ｊは、各移相回路５１０Ｃ、５３０ＣをＣＲ回路を含んで構成したが、ＣＲ回路を抵抗とインダクタからなるＬＲ回路に置き換えた移相回路を用いて同調回路を構成することもできる。
第５７図は、ＬＲ回路を含む移相回路の他の構成を示す回路図であり、第５２図に示した同調回路１Ｊの前段の移相回路５１０Ｃと置き換え可能な構成が示されている。同図に示す移相回路５１０Ｌは、第５２図に示した移相回路５１０Ｃ内のキャパシタ５１４と可変抵抗５１６からなるＣＲ回路を、可変抵抗５１６とインダクタ５１７からなるＬＲ回路に置き換えた構成を有している。なお、インダクタ５１７に直列に接続されたキャパシタ５１９は直流電流阻止用であり、そのインピーダンスは動作周波数において極めて小さく設定され、すなわち大きな静電容量を有している。
第５７図は、移相回路５１０Ｌの入出力電圧とインダクタ等に現れる電圧との関係を示すベクトル図である。同図に示す移相回路５１０Ｌの位相シフト量φ11は、可変抵抗５１６とインダクタ５１７により構成されるＬＲ回路の時定数をＴ₁（可変抵抗５１６の抵抗値をＲ、インダクタ５１７のインダクタンスをＬとするとＴ₁＝Ｌ／Ｒ）とすると、上述した（６）式に示したφ1と同じとなる。
なお、第５２図に示した移相回路５１０Ｃと第５７図に示した移相回路５１０Ｌを比べると、可変抵抗５１６を形成するＦＥＴのゲート電圧を変化させた場合の各位相シフト量の変化の方向が反対となる。例えば、移相回路５１０Ｃでは、可変抵抗５１６のゲート電圧を上げて電圧ＶR1を低くしたときに同調周波数が高周波側に変化する。一方、移相回路５１０Ｌでは、可変抵抗５１６のゲート電圧を上げて電圧ＶR1を低くしたときに同調周波数が低周波側に変化する。したがって、移相回路５１０Ｃを移相回路５１０Ｌに置き換える場合には、第１３図において、フリップフロップ６３の２つの出力端子とトライステートバッファ７００、７０２との接続を入れ換えたり、２つのトライステートバッファ７００、７０２の出力端の接続先を相互に入れ換えたりして、周波数制御回路２から同調回路に印加される制御電圧の変化の方向と同調回路の同調周波数の変化の方向とが反対になるように若干の変更が必要となる。
第５９図は、ＬＲ回路を含む移相回路の他の構成を示す回路図であり、第５２図に示した同調回路１Ｊの後段の移相回路５３０Ｃと置き換え可能な構成が示されている。同図に示す移相回路５３０Ｌは、第５５図に示した移相回路５３０Ｃ内の抵抗５３６とキャパシタ５３４からなるＣＲ回路を、インダクタ５３７と抵抗５３６からなるＬＲ回路に置き換えた構成を有している。なお、インダクタ５３７に直列に接続されたキャパシタ５３９は直流電流阻止用であり、そのインピーダンスは動作周波数において極めて小さく設定され、すなわち大きな静電容量を有している。
この移相回路５３０Ｌは、第５５図に示した移相回路５３０Ｃ内の抵抗５３６とキャパシタ５３４からなるＣＲ回路を、インダクタ５３７と抵抗５３６からなるＬＲ回路に置き換えた構成を有している。
第６０図は、移相回路５３０Ｌの入出力電圧とインダクタ等に現れる電圧との関係を示すベクトル図である。同図に示す移相回路５３０Ｌの位相シフト量φ12は、インダクタ５３７と抵抗５３６により構成されるＬＲ回路の時定数をＴ₂（インダクタ１３７のインダクタンスをＬ、抵抗５３６の抵抗値をＲとするとＴ₂＝Ｌ／Ｒ）とすると、上述した（７）式に示したφ2と同じとなる。
このように、第５７図に示した移相回路５１０Ｌおよび第５９図に示した移相回路５３０Ｌのそれぞれは、第５３図あるいは第５５図に示した移相回路５１０Ｃ、５３０Ｃと等価であり、第５２図に示した同調回路１Ｊにおいて、前段の移相回路５１０Ｃを第５７図に示した移相回路５１０Ｌに、後段の移相回路５３０Ｃを第５９図に示した移相回路５３０Ｌにそれぞれ置き換えることが可能である。２つの移相回路５１０Ｃ、５３０Ｃの両方を移相回路５１０Ｌ、５３０Ｌに置き換えた場合には、同調回路全体を集積化することにより同調周波数の高周波化が容易となる。
また、２つの移相回路５１０Ｃ、５３０Ｃのいずれか一方のみを移相回路５１０Ｌあるいは５３０Ｌに置き換えた場合であって、ＬＲ回路を構成するインダクタを含めて、あるいはこのインダクタを除く同調回路全体を集積化した場合には、温度変化による同調周波数の変動を防止する、いわゆる温度補償が可能となる。
〔同調回路の第１４の変形例〕
第５２図に示した同調回路１Ｊは、互いに移相方向が異なる２つの移相回路を含んでいるが、基本的に同じ構成を有する２つの移相回路を組み合わせて同調回路を構成することもできる。
第６１図は、同調回路の他の構成を示す回路図である。同図に示す同調回路１Ｋは、入力される交流信号の位相を反転して出力する位相反転回路５８０と、それぞれが入力される交流信号の位相を所定量シフトさせることにより所定の周波数において合計で１８０°の位相シフトを行う２つの移相回路５１０Ｃおよび５１０Ｃ′と、後段の移相回路５１０Ｃ′のさらに後段に設けられた抵抗１６２および１６４からなる分圧回路１６０と、帰還抵抗１７０および入力抵抗１７４のそれぞれを介することにより分圧回路１６０の分圧出力（帰還信号）と入力端子１９０に入力される信号（入力信号）とを所定の割合で加算する加算回路とを含んで構成されている。
前段の移相回路５１０Ｃの詳細構成および入出力信号の位相関係は第５３図および第５４図を用いて説明した通りであり、後段の移相回路５１０Ｃ′は前段の移相回路５１０Ｃ内の可変抵抗５１６を抵抗値が固定の抵抗５１５に置き換えた構成を有している。したがって、所定の周波数において、２つの移相回路５１０Ｃ、５１０Ｃ′の全体による位相シフト量の合計が１８０°となる。
また、２つの移相回路５１０Ｃ、５１０Ｃ′の前段に接続された位相反転回路５８０は、入力される交流信号の位相を反転するものであり、例えば、エミッタ接地回路やソース接地回路あるいはオペアンプと抵抗を組み合わせた回路によって実現される。
このように、所定の周波数において、２つの移相回路５１０Ｃ、５１０Ｃ′によって位相が１８０°シフトされ、さらにその前段に接続された位相反転回路５８０によって位相が反転され、これら３つの回路の全体による位相シフト量の合計が３６０°となる。
また、後段の移相回路５１０Ｃ′の出力は出力端子１９２から同調回路１Ｋの出力として取り出されるとともに、後段の移相回路５１０Ｃ′の出力を分圧回路１６０を通した信号が帰還抵抗１７０を介して位相反転回路５８０の入力側に帰還されている。そして、この帰還される信号と入力抵抗１７４を介して入力される信号とが加算され、この加算された信号が位相反転回路５８０に入力されている。
このように、分圧回路１６０の出力を帰還抵抗１７０を介して位相反転回路５８０の入力側に帰還させ、この帰還信号に入力抵抗１７４を介して入力した信号を加算するとともに、２つの移相回路５１０Ｃ、５１０Ｃ′の利得を調整して分圧回路１６０や帰還抵抗１７０と入力抵抗１７４の接続部において生じる損失等を補うことにより、第５２図に示した同調回路１Ｊと同様の同調動作および増幅動作を行うことができる。なお、移相回路５１０Ｃ、５１０Ｃ′の各利得を調整する代わりに、位相反転回路５８０の利得を調整してもよい。
なお、第６１図に示した同調回路１Ｋにおいて、増幅動作が不要な場合には分圧回路１６０を省略し、移相回路５１０Ｃ′の出力を直接前段側に帰還してもよい。あるいは、分圧回路１６０内の抵抗１６２の抵抗値を極端に小さな値にして分圧比を１に設定してもよい。
〔同調回路の第１５の変形例〕
第６２図は、同調回路の他の変形例を示す回路図であり、第５５図とは反対に第５２図に示す後段の移相回路５３０Ｃを含んで構成されている。
第６２図に示す同調回路１Ｌは、それぞれが入力される交流信号の位相を所定量シフトさせることにより所定の周波数において合計で１８０°の位相シフトを行う２つの移相回路５３０Ｃ′および５３０Ｃと、後段の移相回路５３０Ｃの出力信号の位相をさらに反転する位相反転回路５８０と、帰還抵抗１７０および入力抵抗１７４のそれぞれを介することにより位相反転回路５８０から出力される信号（帰還信号）と入力端子１９０に入力される信号（入力信号）とを所定の割合で加算する加算回路とを含んで構成されている。
後段の移相回路５３０Ｃは、その詳細構成および入出力の位相関係は第５５図および第５６図を用いて説明した通りであり、例えばキャパシタ５３４と抵抗５３６からなるＣＲ回路の時定数をＴ₂とすると、ω＝１／Ｔ₂の周波数における位相シフト量φ10は時計回り方向（位相遅れ方向）に９０°となる。
また、前段の移相回路５３０Ｃ′は、上述した後段の移相回路５３０Ｃと基本的な構成は同じであり、移相回路５３０Ｃ内の抵抗５３６を外部から印加される制御電圧によって抵抗値が変更可能な可変抵抗５３５に置き換えた構成を有している。したがって、例えば可変抵抗５３５とキャパシタ５３４からなるＣＲ回路の時定数をＴ₂とすると、ω＝１／Ｔ₂の周波数における位相シフト量φ10′は時計回り方向に９０°となる。したがって、所定の周波数において、２つの移相回路５３０Ｃ′、５３０Ｃの全体による位相シフト量の合計が１８０°となる。
このように、上述した２つの移相回路５３０Ｃ′、５３０Ｃを用いた場合であっても、所定の周波数において２つの移相回路５３０Ｃ′、５３０Ｃによって位相が１８０°シフトされ、さらにその前段に接続された位相反転回路５８０によって位相が反転され、これら３つの回路の全体による位相シフト量の合計が３６０°となる。
したがって、上述した同調回路１Ｌは、分圧回路１６０の出力を帰還抵抗１７０を介して位相反転回路５８０の入力側に帰還させ、この帰還信号に入力抵抗１７４を介して入力した信号を加算するとともに、２つの移相回路５３０Ｃ′、５３０Ｃの利得を調整して分圧回路１６０や帰還抵抗１７０と入力抵抗１７４の接続部において生じる損失等を補い、かつ帰還ループのループゲインを１以下に設定することにより、第６１図に示した同調回路１Ｋ等と同様の同調動作および増幅動作を行うことができる。
なお、第６１図、第６２図に示した同調回路１Ｋ、１Ｌは、ＣＲ回路を内部に含む移相回路を縦続接続しているが、少なくとも一方の移相回路についてはＬＲ回路を内部に含んで構成するようにしてもよい。
具体的には、第６１図に示した同調回路１Ｋにおいて、前段の移相回路５１０Ｃを第５７図に示した移相回路５１０Ｌに、あるいは、後段の移相回路５１０Ｃ′を第５７図に示した移相回路５１０Ｌ内の可変抵抗５１６の代わりに抵抗値が固定の抵抗５１５を用いた移相回路５１０Ｌ′に置き換える。または、２つの移相回路５１０Ｃ、５１０Ｃ′の両方を上述した移相回路５１０Ｌ、５１０Ｌ′に置き換える。
また、第６２図に示した同調回路１Ｌにおいて、前段の移相回路５３０Ｃ′を第５９図に示した移相回路５３０Ｌ内の抵抗５３６の代わりに可変抵抗５３５を用いた移相回路５３０Ｌ′に、あるいは、後段の移相回路５３０Ｃを第５９図に示した移相回路５３０Ｌに置き換える。または、移相回路５３０Ｃ′、５３０Ｃの両方を上述した移相回路５３０Ｌ′、５３０Ｌに置き換える。
ただし、第６１図に示す前段の移相回路５１０Ｃを第５７図に示す移相回路５１０Ｌに置き換えた場合、あるいは第６２図に示す前段の移相回路５３０Ｃ′を第５９図に示す移相回路５３０Ｌの抵抗を可変抵抗に変更した移相回路に置き換えた場合には、可変抵抗を形成するＦＥＴのゲート電圧を変化させた場合の各位相シフト量の変化の方向が反対となるため、第１３図において、フリップフロップ６３の２つの出力端子とトライステートバッファ７００、７０２との接続を入れ換えたり、２つのトライステートバッファ７００、７０２の出力端の接続先を相互に入れ換えたりして、周波数制御回路２から同調回路に印加される制御電圧の変化の方向と同調回路の同調周波数の変化の方向とが反対になるように若干の変更が必要となる。
また、第６１図、第６２図に示した同調回路１Ｋ、１Ｌにおいて、増幅動作が不要な場合には、分圧回路１６０を省略し、移相回路５１０Ｃ′等の出力を直接前段側に帰還してもよい。あるいは、分圧回路１６０内の抵抗１６２の抵抗値を極端に小さな値にして分圧比を１に設定してもよい。
ところで、上述した同調回路１Ｊ、１Ｋ、１Ｌは、非反転回路と２つの移相回路あるいは位相反転回路と２つの移相回路を含んで構成されており、位相シフトに着目すると接続された３つの回路の全体によって所定の周波数において合計の位相シフト量を３６０°にすることにより所定の同調動作を行うようになっている。したがって、位相シフト量だけに着目すると、２つの移相回路のどちらを前段に用いるか、あるいは上述した３つの回路をどのような順番で接続するかはある程度の自由度があり、必要に応じて接続順番を決めることができる。
〔Ｊ．その他の変形例〕
ところで、第１図等に示した各種の同調機構は、同調回路を構成する移相回路のうち一方の移相回路内の可変抵抗１１６等を接合型のＦＥＴを用いて形成したが、可変抵抗を他の素子で形成するようにしてもよい。
第６３図は、第３図に示した移相回路１１０Ｃ内の可変抵抗１１６をＭＯＳ型のＦＥＴで形成した可変抵抗１２６に置き換えた構成を示す回路図である。このように、ＭＯＳ型のＦＥＴのソース・ドレイン間に形成されるチャネルを抵抗体として用いることもできる。この場合に、ゲートに印加する制御電圧を変えることによりこのＦＥＴのチャネル抵抗を変化させることができるため、同調回路１等の同調周波数をある範囲で任意に変化させることができる。
なお、上述した各同調回路では、前段の移相回路内部の可変抵抗１１６の抵抗値を変えて同調周波数を変更しているが、この可変抵抗を固定抵抗に置き換えるとともに、後段の移相回路内部の抵抗１３６等を接合型あるいはＭＯＳ型のＦＥＴによって形成した可変抵抗に置き換えて、このＦＥＴのゲートに印加する制御電圧を変化させて全体の同調周波数を変えるようにしてもよい。ただし、制御電圧を変えた場合の位相シフト方向が反対になる場合には、第１３図において、フリップフロップ６３の２つの出力端子とトライステートバッファ７００、７０２との接続を入れ換えたり、２つのトライステートバッファ７００、７０２の出力端の接続先を相互に入れ換えたりして、周波数制御回路２から同調回路１に印加される制御電圧の変化の方向と同調回路１の同調周波数の変化の方向とが反対になるように若干の変更が必要となる。
あるいは、前段および後段の移相回路内部にそれぞれ可変抵抗を設けてもよい。この場合には、双方の移相回路の各位相シフト量を同時に可変するため、全体の同調周波数の変化量、すなわち同調周波数の可変範囲を大きく設定できる利点がある。さらに、第２図等において、同調回路内の２つの移相回路を前後入れ換えて接続してもよい。
また、上述した移相回路１１０Ｃ等は、キャパシタ１１４等と直列に接続された可変抵抗１１６等の抵抗値を変化させて位相シフト量を変化させることにより全体の同調周波数を変えるようにしたが、キャパシタ１１４等の静電容量を変化させることにより全体の同調周波数を変えるようにしてもよい。
例えば、２つの移相回路の少なくとも一方に含まれるキャパシタ１１４等を可変容量素子に置き換えてこの静電容量を可変することにより、各移相回路による位相シフト量を変化させて同調周波数を変えることができる。さらに具体的には、上述した可変容量素子をアノード・カソード間に印加する逆バイアス電圧が変更可能な可変容量ダイオードによって、あるいはゲート電圧によってゲート容量が変更可能なＦＥＴによって形成することができる。なお、上述した可変容量素子に印加する逆バイアス電圧を可変するには、この可変容量素子と直列に直流電流阻止用のキャパシタを接続すればよい。
また、第２図等では、移相回路１１０Ｃ内の可変抵抗１１６をＦＥＴで形成したが、ＦＥＴ以外の素子を用いて可変抵抗１１６を形成してもよい。例えば、第６４図は、移相回路１１０Ｃあるいは１３０Ｃ内の可変抵抗としてＦＥＴ以外の素子を利用した場合の一例を示す回路図である。同図には、同調回路１に含まれる一方の移相回路１１０Ｃ′をＣｄＳフォトカプラを含んで構成するとともに、周波数制御回路２に含まれる電圧合成回路７Ｅとこの移相回路１１０Ｃ′との間に制御電圧を制御電流に変換する電圧−電流変換回路２００を接続した構成が示されている。
第６４図に示す移相回路１１０Ｃ′は、第３図に示した移相回路１１０Ｃ内のＦＥＴを用いて形成された可変抵抗１１６を、ＣｄＳフォトセンサと発光ダイオードからなるＣｄＳフォトカプラ１７７に置き換えた構成を有している。このフォトカプラ１７７に含まれるＣｄＳフォトセンサは、発光ダイオードの発光量が多いほど抵抗値が小さくなる特性を有しているため、このようなＣｄＳフォトカプラ１７７を外部からの制御電流に応じて抵抗値が変更可能な可変抵抗として用いることができる。
第６４図に示す電圧合成回路７Ｅは、第１３図に示した電圧合成回路７を部分的に変形した構成を有しており、第１３図の電圧合成回路７内の可変抵抗７０６および抵抗７２２で構成されたバイアス回路が取り除かれている点が異なっている。
また、第６４図に示す電圧−電流変換回路２００は、電圧合成回路７Ｅの出力である制御電圧が抵抗２０２を介して反転入力端子に入力されるオペアンプ２０４と、可変のバイアス電圧を発生させるために用いる可変抵抗２０６とを含んで構成されている。
オペアンプ２０４は、出力端子と反転入力端子との間に上述したフォトカプラ１７７内の発光ダイオードが接続されており、非反転入力端子が接地されている。したがって、電圧合成回路７Ｅの出力電圧（制御電圧）が定まると、抵抗２０２と可変抵抗２０６の抵抗比によって決まる所定の電流がフォトカプラ１７７内の発光ダイオードに流れ、この発光ダイオードと対になるＣｄＳフォトセンサが発光ダイオードの発光量に応じたある一定の抵抗値を有するようになる。
したがって、電圧合成回路７Ｅの出力電圧を下げることにより発光ダイオードに流す電流値が小さくなって発光量が少なくなり、ＣｄＳフォトセンサが有する抵抗値が高くなって同調回路１の同調周波数が低くなる。反対に、電圧合成回路７Ｅの出力電圧を上げることにより発光ダイオードに流す電流値も大きくなって発光量が多くなり、ＣｄＳフォトセンサが有する抵抗値が低くなって同調回路１の同調周波数が高くなる。この関係は、上述したＦＥＴによって形成した可変抵抗と制御電圧の関係と同じであり、全く同じ制御手順によって同調回路１の同調周波数を入力信号の周波数に一致させることができる。
このように、フォトカプラ１７７を可変抵抗として用いることによっても上述した実施形態の同調機構を実現する同調回路を構成することができる。フォトカプラ１７７を可変抵抗として用いた場合には、この可変抵抗の両端電圧等によらず常に一定の抵抗値が得られるため、歪みの少ない同調出力を容易に得ることができる利点がある。但し、フォトカプラ１７７を含む同調回路１の全体を半導体基板上に集積化することはできないため、フォトカプラ１７７のみは単体の部品を接続線等を用いて結線することになる。
また、上述した実施形態においては、オペアンプを用いた移相回路１１０Ｃ等によって同調回路１〜１Ｅを構成することにより高い安定度を実現することができるが、本実施形態の移相回路１１０Ｃ等のような使い方をする場合にはオフセット電圧や電圧利得はそれほど高性能なものが要求されないため所定の増幅度を有する差動増幅器を各移相回路内のオペアンプの代わりに使用するようにしてもよい。
第６５図は、オペアンプの構成の中で移相回路の動作に必要な部分を抽出した回路図であり、全体が所定の増幅度を有する差動増幅器として動作する。同図に示す差動増幅器は、ＦＥＴにより構成された差動入力段１００と、この差動入力段１００に定電流を与える定電流回路１０２と、定電流回路１０２に所定のバイアス電圧を与えるバイアス回路１０４と、差動入力段１００に接続された出力アンプ１０６とによって構成されている。同図に示すように、実際のオペアンプに含まれている電圧利得を稼ぐための多段増幅回路を省略して、差動増幅器の構成を簡略化し、広帯域化を図ることができる。このように、回路の簡略化を行うことにより、動作周波数の上限を高くすることができるため、その分この差動増幅器を用いて構成した同調回路１等の同調周波数の上限を高くすることができる。
なお、この発明は上述した各種の実施形態に限定されるものではなく、この発明の要旨の範囲内で種々の変形実施が可能である。
例えば、第２図に詳細構成を示した同調回路１等は、帰還インピーダンス素子として帰還抵抗１７０を、入力インピーダンス素子として入力抵抗１７４を用いたが、それぞれの素子に入力された信号の位相関係を変えることなく加算できればよいことから、帰還インピーダンス素子および入力インピーダンス素子を抵抗の代わりにキャパシタにより形成したり、抵抗やキャパシタ等を組み合わせてインピーダンスの実数分および虚数分の比を同時に調整しうるようにしてもよい。
また、帰還抵抗１７０と入力抵抗１７４のうち少なくとも一方の抵抗を可変抵抗により構成して、同調増幅器１等における同調帯域幅を可変するようにしてもよい。
また、第２図に示した移相回路１１０Ｃ等では、可変抵抗１１６を１つのＦＥＴによって構成したが、ｐチャネルのＦＥＴとｎチャネルのＦＥＴとを並列接続して１つの可変抵抗を構成してもよい。このように、２つのＦＥＴを組み合わせて可変抵抗を構成することにより、ＦＥＴの非線形領域の改善を行うことができるため、同調出力の歪みを少なくすることができる。
産業上の利用可能性
以上のように、本発明の同調制御方式は、同調回路の入力信号の周波数と同調周波数のずれがなくなるように同調回路の同調周波数をフィードバック制御するため、入力信号の周波数に同調周波数を確実に合わせることができる。したがって、同調機構全体を集積化した場合に、製造したチップごとに周波数特性がばらついても同調特性はばらつかなくなる。また、同調周波数を決定する各素子の素子定数が温度等によって変動しても同調周波数は変動しなくなるため、集積化にも適する。Technical field
The present invention relates to a tuning control system that allows only a predetermined frequency signal to pass therethrough.
Background
Various configurations of filters and tuning circuits using LC resonance or the like are known. For example, an intermediate frequency amplifier circuit of a superheterodyne receiver has a function as a filter, and a conventional intermediate frequency amplifier circuit generally uses a plurality of sets of intermediate frequency transformers (IFTs) and capacitors to obtain a desired frequency. Realize the characteristics. For example, in the case of an AM receiver, the center frequency is set to 455 kHz, and is set so as to attenuate by a predetermined amount when it is detuned by 9 kHz from this center frequency. An AM receiver that realizes a desired frequency characteristic using a single ceramics filter instead of a plurality of sets of intermediate frequency transformers is also known.
By the way, in the prior art to which the above-described superheterodyne system is applied, an intermediate frequency transformer and a ceramics filter are included in the configuration of an intermediate frequency amplifier circuit that is a tuning filter. Difficult to do.
In addition, the local oscillation circuit combined with the intermediate frequency amplifier circuit is realized by an LC oscillator using a local oscillation transformer in a simple one, and is realized by a PLL configuration using a crystal oscillation when it becomes highly accurate. In particular, when the local oscillation circuit has a PLL configuration, since it includes a voltage controlled oscillator (VCO) that performs sine wave oscillation and is difficult to integrate, a hybrid IC is used in part.
As described above, it is difficult to integrate not only the center frequency amplifier circuit operating as a filter but also the local oscillation circuit that constitutes the tuning mechanism in combination with this, and the entire tuning mechanism must be integrated. There is a need for a tuning control system that can achieve the above. Further, even if the entire existing filter or the entire circuit including this filter is integrated, the circuit constants vary greatly, so that the characteristics differ for each manufactured chip. Further, since the center frequency may vary greatly depending on the temperature or the like, there has been no tuning control method that can reliably achieve the desired frequency characteristics even when integrated.
Disclosure of the invention
The present invention has been conceived in order to solve such problems, and it is an object of the present invention to provide a new tuning control system suitable for integration.
The tuning control system of the present invention feeds back two phase shift circuits connected in cascade and the output of the subsequent phase shift circuit to the input side of the previous phase shift circuit as a feedback signal and the feedback. An addition circuit that adds a signal and an input signal and inputs the signal to the phase shift circuit in the previous stage, and a tuning circuit that passes only a signal in the vicinity of a predetermined frequency;
When a signal having a frequency close to the predetermined frequency is input to the tuning circuit, the tuning frequency of the tuning circuit is determined based on the phase difference between the input and output signals of the tuning circuit. And a frequency control circuit for matching the frequency.
Then, by performing control so that the phase difference between the input and output signals of the tuning circuit is eliminated, the tuning frequency can always be made to follow the frequency of the input signal.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration of a tuning mechanism which is an embodiment to which a tuning control system of the present invention is applied;
FIG. 2 is a circuit diagram showing a detailed configuration of a tuning circuit;
FIG. 3 is a circuit diagram showing an extracted configuration of the previous phase shift circuit shown in FIG.
FIG. 4 is a vector diagram showing the relationship between the input / output voltage of the phase shift circuit shown in FIG.
FIG. 5 is a circuit diagram showing an extracted configuration of the subsequent phase shift circuit shown in FIG.
FIG. 6 is a vector diagram showing the relationship between the input / output voltage of the phase shift circuit shown in FIG.
FIG. 7 is a circuit diagram in which the entire two phase shift circuits and the voltage dividing circuit shown in FIG. 2 are replaced with a circuit having a transfer function K1.
FIG. 8 is a circuit diagram obtained by converting the circuit shown in FIG. 7 by Miller's theorem.
FIG. 9 is a diagram showing the tuning characteristics of the tuning circuit shown in FIG.
FIG. 10 is a diagram showing a phase relationship between signals input to and output from two phase shift circuits;
FIG. 11 is a diagram showing the phase relationship between input and output signals of each phase shift circuit when the tuning frequency is higher than the frequency of the signal input to the previous phase shift circuit;
FIG. 12 is a diagram showing the phase relationship between input and output signals of each phase shift circuit when the tuning frequency is lower than the frequency of the signal input to the previous phase shift circuit;
FIG. 13 is a circuit diagram showing the detailed configuration of the frequency control circuit;
FIG. 14 is a timing chart when the tuning frequency of the tuning circuit is higher than the frequency of the signal input to the tuning circuit;
FIG. 15 shows the timing when the tuning frequency of the tuning circuit is lower than the frequency of the signal input to the tuning circuit,
FIG. 16 is a diagram showing a configuration of a tuning mechanism that also serves as AM detection;
FIG. 17 is a circuit diagram showing a detailed configuration of the frequency control circuit shown in FIG.
FIG. 18 is a diagram showing the configuration of an AM receiver using the tuning mechanism shown in FIG.
FIG. 19 is a diagram showing a configuration of a tuning mechanism that also serves as FM detection;
FIG. 20 is a circuit diagram showing a detailed configuration of the frequency control circuit shown in FIG.
FIG. 21 is a circuit diagram showing another configuration example of the frequency control circuit;
FIG. 22 is a timing chart when the tuning frequency of the tuning circuit is higher than the frequency of the signal input to the tuning circuit shown in FIG.
FIG. 23 is a timing chart when the tuning frequency of the tuning circuit is lower than the frequency of the signal input to the tuning circuit shown in FIG.
FIG. 24 is a circuit diagram showing another configuration example of the frequency control circuit;
FIG. 25 is a timing chart when the tuning frequency of the tuning circuit is higher than the frequency of the signal input to the tuning circuit shown in FIG.
FIG. 26 is a timing chart when the tuning frequency of the tuning circuit is lower than the frequency of the signal input to the tuning circuit shown in FIG.
FIG. 27 is a circuit diagram showing another configuration example of the frequency control circuit;
FIG. 28 is a timing chart when the tuning frequency of the tuning circuit is higher than the frequency of the signal input to the tuning circuit shown in FIG.
FIG. 29 is a timing chart when the tuning frequency is lower than the frequency of the signal input to the tuning circuit shown in FIG.
FIG. 30 is a circuit diagram showing a configuration of a phase shift circuit including an LR circuit;
FIG. 31 is a vector diagram showing the relationship between the input / output voltage of the phase shift circuit shown in FIG. 30 and the voltage appearing in the capacitor,
FIG. 32 is a circuit diagram showing another configuration of a phase shift circuit including an LR circuit;
FIG. 33 is a vector diagram showing the relationship between the input / output voltage of the phase shift circuit shown in FIG.
FIG. 34 is a circuit diagram showing a second modification of the tuning circuit;
FIG. 35 is a circuit diagram showing a configuration of a phase shift circuit including an LR circuit;
FIG. 36 is a circuit diagram showing another configuration of the phase shift circuit including the LR circuit;
FIG. 37 is a circuit diagram showing a fourth modification of the tuning circuit;
FIG. 38 is a circuit diagram showing a fifth modification of the tuning circuit;
FIG. 39 is a circuit diagram showing a sixth modification of the tuning circuit;
FIG. 40 is a circuit diagram showing a seventh modification of the tuning circuit;
FIG. 41 is a circuit diagram showing an eighth modification of the tuning circuit;
FIG. 42 is a circuit diagram showing the configuration of the previous phase shift circuit shown in FIG. 41,
FIG. 43 is a vector diagram showing the relationship between the input / output voltage of the phase shift circuit shown in FIG. 42 and the voltage appearing in the capacitor,
FIG. 44 is a circuit diagram showing the configuration of the latter-stage phase shift circuit shown in FIG. 41,
FIG. 45 is a vector diagram showing the relationship between the input / output voltage of the phase shift circuit shown in FIG. 44 and the voltage appearing in the capacitor,
FIG. 46 is a circuit diagram showing a configuration of a phase shift circuit including an LR circuit;
FIG. 47 is a vector diagram showing the relationship between the input / output voltage of the phase shift circuit shown in FIG. 46 and the voltage appearing in the capacitor,
FIG. 48 is a circuit diagram showing another configuration of the phase shift circuit including the LR circuit;
FIG. 49 is a vector diagram showing the relationship between the input / output voltage of the phase shift circuit shown in FIG. 48 and the voltage appearing in the capacitor,
FIG. 50 is a circuit diagram showing a tenth modification of the tuning circuit;
FIG. 51 is a circuit diagram showing an eleventh modification of the tuning circuit;
FIG. 52 is a circuit diagram showing a twelfth modification of the tuning circuit;
FIG. 53 is a circuit diagram showing the configuration of the previous phase shift circuit shown in FIG. 52,
FIG. 54 is a vector diagram showing the relationship between the input / output voltage of the phase shift circuit shown in FIG. 53 and the voltage appearing in the capacitor,
FIG. 55 is a circuit diagram showing the configuration of the subsequent phase shift circuit shown in FIG. 52,
FIG. 56 is a vector diagram showing the relationship between the input / output voltage of the phase shift circuit shown in FIG.
FIG. 57 is a circuit diagram showing a configuration of a phase shift circuit including an LR circuit;
FIG. 58 is a vector diagram showing the relationship between the input / output voltage of the phase shift circuit shown in FIG. 57 and the voltage appearing in the inductor,
FIG. 59 is a circuit diagram showing another configuration of the phase shift circuit including the LR circuit;
FIG. 60 is a vector diagram showing the relationship between the input / output voltage of the phase shift circuit shown in FIG. 59 and the voltage appearing in the inductor,
FIG. 61 is a circuit diagram showing a fourteenth modification of the tuning circuit;
FIG. 62 is a circuit diagram showing a fifteenth modification of the tuning circuit;
FIG. 63 is a circuit diagram of a tuning circuit in which the variable resistor in the phase shift circuit shown in FIG.
FIG. 64 is a circuit diagram showing an example when an element other than an FET is used as a variable resistor in the phase shift circuit;
FIG. 65 is a circuit diagram in which a portion necessary for the operation of the phase shift circuit is extracted from the configuration of the operational amplifier.
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, an embodiment of a tuning control system of the present invention will be specifically described with reference to the drawings.
[A. Overall configuration and operation of tuning mechanism]
According to the tuning control system of the present invention, when a sine wave signal having a certain frequency is input to the tuning circuit, the phase difference between the input and output of the tuning circuit is detected and the tuning frequency is made to coincide with the frequency of the input signal. It is characterized by performing control.
FIG. 1 is a diagram showing a configuration of a tuning mechanism which is an embodiment to which a tuning control system of the present invention is applied.
The tuning mechanism shown in FIG. 1 includes a tuning circuit 1 that functions as a filter that passes a signal in the vicinity of a certain frequency, and a frequency control circuit 2 that controls the passing center frequency of the tuning circuit 1.
As will be described later, the tuning circuit 1 includes two phase shift circuits. The output of the subsequent phase shift circuit is taken out as the output of the tuning circuit 1, and this signal is fed back through the feedback resistor to reduce the input resistance. The input signal input via the feedback resistor and the feedback signal fed back via the feedback resistor are added together and input to the preceding phase shift circuit. With the above configuration, the total phase shift amount of the two phase shift circuits is set to 360 ° at a predetermined frequency.
The tuning circuit 1 can arbitrarily set the tuning frequency within a certain range by a control signal input from the outside. The detailed configuration and detailed operation of the tuning circuit 1 will be described later.
An input signal and an output signal of the tuning circuit 1 are input to the frequency control circuit 2, and when the phase difference between these input and output signals is shifted from 360 °, that is, the frequency of the component to be passed in the input signal When the tuning frequency of the tuning circuit 1 is deviated, the tuning frequency of the tuning circuit 1 is controlled so as to eliminate this deviation.
In order to perform such control, the frequency control circuit 2 includes a synchronous rectification circuit 3 and a control signal generation circuit 4.
The synchronous rectifier circuit 3 synchronously rectifies the input signal of the tuning circuit 1 using the output signal of the tuning circuit 1 as a reference signal. The synchronously rectified output is input to the control signal generation circuit 4 at the subsequent stage. For example, considering a case where a single frequency signal is input to the tuning circuit 1, the synchronous rectifier circuit 3 described above matches the frequency of the input signal of the tuning circuit 1 with the tuning frequency so that the level between the input and output signals is the same. When the phase difference is 360 °, a complete half-wave rectified waveform voltage is output. When the phase difference is shifted from 360 °, a voltage corresponding to this shift is output.
The control signal generation circuit 4 includes a pulse conversion circuit 5, a polarity determination circuit 6, and a voltage synthesis circuit 7. The control signal generation circuit 4 detects the phase error between the input and output signals of the tuning circuit 1 described above, and determines the magnitude of this error. The polarity is discriminated and a control signal is generated to eliminate the error.
The pulse conversion circuit 5 outputs a pulse train having a pulse width corresponding to a time interval in which a voltage component corresponding to the deviation output from the synchronous rectification circuit 3 appears. The polarity discriminating circuit 6 discriminates the polarity of the phase error depending on whether the voltage component corresponding to the deviation output from the synchronous rectifying circuit 3 appears before or after the half-wave rectified waveform. The polarity of this error indicates whether the tuning frequency is low or high with respect to the frequency of the input signal (more precisely, with respect to the frequency of the signal to be extracted from the input signal by passing through the tuning circuit 1). .
The voltage synthesizing circuit 7 generates a voltage corresponding to the pulse width of the signal output from the pulse conversion circuit 5 and adds the generated voltage according to the polarity of the phase error determined by the polarity determining circuit 6. The voltage to be subtracted is synthesized, and the synthesized voltage is output to the tuning circuit 1 as a control signal.
Note that further detailed configurations and operations of the synchronous rectification circuit 3 and the control signal generation circuit 4 constituting the frequency control circuit 2 described above will be described later.
[B. Detailed configuration and operation of tuning circuit]
Next, details of the tuning circuit 1 shown in FIG. 1 will be described. FIG. 2 is a circuit diagram showing a detailed configuration of the tuning circuit 1. The tuning circuit 1 shown in the figure includes two phase shift circuits 110C and 130C that perform a total phase shift of 360 ° at a predetermined frequency by shifting the phase of the AC signal to be input by a predetermined amount, A voltage dividing circuit 160 comprising resistors 162 and 164 provided on the output side of the phase shift circuit 130C, a feedback resistor 170 and an input resistor 174 (the input resistor 174 has a resistance value n times the resistance value of the feedback resistor 170) And an adder circuit that adds the divided output (feedback signal) of the voltage dividing circuit 160 and the signal (input signal) input to the input terminal 190 at a predetermined ratio. It consists of
FIG. 3 shows an extracted configuration of the previous phase shift circuit 110C shown in FIG. The phase-shift circuit 110C in the preceding stage shown in the figure shifts the phase of the AC signal input to the input terminal 122 by a predetermined amount and inputs it to the non-inverting input terminal of the operational amplifier 112 as a kind of differential amplifier. A variable resistor 116 and a capacitor 114; a resistor 118 inserted between the input terminal 122 and the inverting input terminal of the operational amplifier 112; resistors 121 and 123 connected to the output terminal of the operational amplifier 112 to form a voltage dividing circuit; The resistor 120 is connected between the output terminal of the voltage dividing circuit and the inverting input terminal of the operational amplifier 112.
In the phase shift circuit 110C having such a configuration, the resistance values of the resistor 118 and the resistor 120 are set to be the same. Further, the resistance value of the variable resistor 116 can be changed according to the control voltage from the outside. For example, the FET channel is used as a resistor as shown in FIG. 3, and the control resistor 194 shown in FIG. The resistance value is set by applying a control voltage supplied from the outside to the gate.
When a predetermined AC signal is input to the input terminal 122 shown in FIG. 3, the voltage VR1 appearing across the variable resistor 116 is applied to the non-inverting input terminal of the operational amplifier 112. Further, the same voltage VC1 as the voltage VC1 appearing across the capacitor 114 appears across the resistor 118. Since the same current I flows through the two resistors 118 and 120 and the resistance values of the resistors 118 and 120 are equal as described above, the voltage VC1 also appears across the resistor 120. Considering the inverting input terminal (voltage VR1) of the operational amplifier 112 as a reference, the vector voltage of the both ends voltage VC1 of the resistor 118 is added to the input voltage Ei and the voltage VC1 of the resistor 120 is subtracted in the vector form. It becomes the voltage (divided voltage output) Eo ′ at the connection point between the resistor 121 and the resistor 123.
FIG. 4 is a vector diagram showing the relationship between the input / output voltage of the preceding phase shift circuit 110C and the voltage appearing in the capacitor or the like.
As described above, considering the voltage VR1 applied to the non-inverting input terminal of the operational amplifier 112 as a reference, the input voltage Ei and the divided voltage Eo ′ differ only in the direction in which the voltage VC1 is synthesized, and the absolute value thereof is Will be equal. Therefore, the relationship between the magnitude and phase of the input voltage Ei and the divided output Eo ′ can be expressed by an isosceles triangle having the input voltage Ei and the divided output Eo ′ as the hypotenuse and the base of twice the voltage VC1. It can be seen that the amplitude of the divided output Eo 'is the same as the amplitude of the input signal regardless of the frequency, and the phase shift amount is represented by φ1 shown in FIG. This phase shift amount φ1 changes from 180 ° to 360 ° in the clockwise direction (phase delay direction) with reference to the input voltage Ei according to the frequency.
Further, since the output terminal 124 of the phase shift circuit 110C is connected to the output terminal of the operational amplifier 112, assuming that the resistance value of the resistor 121 is R21 and the resistance value of the resistor 123 is R23, the output voltage Eo and the above-described divided output are provided. Eo ′ has a relationship of Eo = (1 + R21 / R23) Eo ′ when R21 and R23 are sufficiently small with respect to the resistance value of the resistor 120. Therefore, a gain larger than 1 can be obtained by adjusting the values of R21 and R23, and the amplitude of the output voltage Eo is constant even when the frequency is changed as shown in FIG. 4, and only the phase is shifted by a predetermined amount. Can be made.
Similarly, FIG. 5 shows the configuration of the subsequent phase shift circuit 130C shown in FIG. The latter-stage phase shift circuit 130C shown in the figure includes an operational amplifier 132 that is a kind of differential amplifier, and a capacitor that shifts the phase of a signal input to the input terminal 142 by a predetermined amount and inputs it to the non-inverting input terminal of the operational amplifier 132. , A resistor 136, a resistor 138 inserted between the input terminal 142 and the inverting input terminal of the operational amplifier 132, resistors 141 and 143 connected to the output terminal of the operational amplifier 132 to form a voltage dividing circuit, The resistor 140 is connected between the output terminal of the voltage circuit and the inverting input terminal of the operational amplifier 132.
In the phase shift circuit 130C having such a configuration, the resistance values of the resistor 138 and the resistor 140 are set to be the same.
When a predetermined AC signal is input to the input terminal 142 shown in FIG. 5, the voltage VC 2 appearing across the capacitor 134 is applied to the non-inverting input terminal of the operational amplifier 132. In addition, the same voltage VR2 as the voltage VR2 appearing at both ends of the resistor 136 appears at both ends of the resistor 138. Since the same current I flows through the two resistors 138 and 140 and the resistance values of the resistors 138 and 140 are equal as described above, the voltage VR2 also appears across the resistor 140. Considering the inverting input terminal (voltage VC2) of the operational amplifier 132 as a reference, the voltage obtained by adding the voltage VR2 across the resistor 138 in vector is the vector voltage subtracting the voltage VR2 across the resistor 140 from the input voltage Ei. The voltage at the connection point between the resistor 41 and the resistor 43 (divided voltage output) Eo ′.
FIG. 6 is a vector diagram showing the relationship between the input / output voltage of the subsequent phase shift circuit 130C and the voltage appearing in the capacitor and the like.
As described above, considering the voltage VC2 applied to the non-inverting input terminal of the operational amplifier 132 as a reference, the input voltage Ei and the divided output Eo ′ differ only in the direction in which the voltage VR2 is synthesized, and the absolute value thereof is Will be equal. Therefore, the relationship between the magnitude and phase of the input voltage Ei and the divided output Eo ′ can be represented by an isosceles triangle having the input voltage Ei and the divided output Eo ′ as the hypotenuse and the base of twice the voltage VR2. It can be seen that the amplitude of the divided output Eo 'is the same as the amplitude of the input signal regardless of the frequency, and the phase shift amount is represented by φ2 shown in FIG. This phase shift amount φ2 changes from 0 ° to 180 ° in the clockwise direction with reference to the input voltage Ei according to the frequency.
Since the output terminal 144 of the phase shift circuit 130C is connected to the output terminal of the operational amplifier 132, assuming that the resistance value of the resistor 141 is R41 and the resistance value of the resistor 143 is R43, the output voltage Eo and the above-described divided output are provided. Eo ′ has a relationship of Eo = (1 + R41 / R43) Eo ′ when R41 and R43 are sufficiently small with respect to the resistance value of the resistor 140. Therefore, a gain larger than 1 can be obtained by adjusting the values of R41 and R43, and the amplitude of the output voltage Eo is constant even when the frequency is changed as shown in FIG. 6, and only the phase is shifted by a predetermined amount. can do.
In this manner, the phase is shifted by a predetermined amount in each of the two phase shift circuits 110C and 130C. As shown in FIGS. 4 and 6, the phase shift amount of the entire tuning circuit 1 is 360 at a predetermined frequency. °.
Further, as shown in FIG. 2, the output of the subsequent phase shift circuit 130C is taken out from the output terminal 192 as the output of the tuning circuit 1, and a signal obtained by passing the output of the phase shift circuit 130C through the voltage dividing circuit 160 is obtained. It is fed back to the input side of the previous phase shift circuit 110C through the feedback resistor 170. Then, the fed-back signal and the signal input via the input resistor 174 are added, and the added signal is input to the previous phase shift circuit 110C.
In this way, the total phase shift amount at a predetermined frequency is 360 ° by the two phase shift circuits 110C and 130C. At this time, the feedback loop of the two phase shift circuits 110C and 130C, the voltage dividing circuit 160, and the feedback resistor 170 By setting the loop gain to 1 or less, a tuning operation for passing only the signal having the predetermined frequency component described above is performed.
Further, since the output of the phase shift circuit 130C before being input to the voltage dividing circuit 160 is taken out from the output terminal 192 of the tuning circuit 1, the tuning circuit 1 itself can have a gain, and the tuning operation can be performed. At the same time, signal amplitude can be amplified.
FIG. 7 is a circuit diagram in which the entire two phase shift circuits 110C and 130C and the voltage dividing circuit 160 having the above-described configuration are replaced with a circuit having a transfer function K1, and a resistor in parallel with the circuit having the transfer function K1. A feedback resistor 170 having R0 is connected in series with an input resistor 174 having a resistance value (nR0) n times that of the feedback resistor 170.
FIG. 8 is a circuit diagram obtained by converting the circuit diagram shown in FIG. 7 by Miller's theorem, and the transfer function A of the entire system after conversion is
A = Vo / Vi = K1 / {n (1-K1) +1} (1)
Can be expressed as
The transfer function K2 of the phase-shift circuit 110C in the previous stage represents the time constant of the CR circuit composed of the variable resistor 116 and the capacitor 114 as T₁(If the resistance value of the variable resistor 116 is R and the capacitance of the capacitor 114 is C, T₁= CR)
K2 = -a₁(1-T₁s) / (1 + T₁s) (2)
It becomes. Where s = jω and a₁Is the gain of the phase shift circuit 110C, and a₁= (1 + R21 / R23)> 1.
Further, the transfer function K3 of the phase-shift circuit 130C at the subsequent stage represents the time constant of the CR circuit composed of the capacitor 34 and the resistor 36 as T₂(If the capacitance of the capacitor 34 is C and the resistance value of the resistor 36 is R, T₂= CR)
K3 = a₂(1-T₂s) / (1 + T₂s) (3)
It becomes. Where a₂Is the gain of the phase shift circuit 130C, and a₂= (1 + R41 / R43)> 1.
Through the voltage dividing circuit 160, the signal amplitude is reduced to 1 / a.₁a₂When the two phase shift circuits 110C and 130C and the voltage dividing circuit 160 are connected in cascade, the overall transfer function K1 is
K1 =-{1+ (Ts)²-2Ts} / {1+ (Ts)²+ 2Ts} (4)
It becomes. In the above-described equation (4), in order to simplify the calculation, the time constant T of each phase shift circuit is set.₁, T₂Both are T. Substituting this equation (4) into the above equation (1),
A = − {1+ (Ts)²-2Ts} / [(2n + 1) {1+ (Ts)²} + 2Ts]
=-{1 / (2n + 1)} [{1+ (Ts)²-2Ts}
/ {1+ (Ts)²+ 2Ts / (2n + 1)}] (5)
It becomes.
According to the equation (5), it can be seen that when ω = 0 (DC region), A = −1 / (2n + 1), and the maximum attenuation is given. Further, it can be seen that even when ω = ∞, A = −1 / (2n + 1), which gives the maximum attenuation. Further, the tuning point of ω = 1 / T (when the time constants of the phase shift circuits are different, ω = 1 / √ (T₁・ T₂It can be seen that A = 1 at the tuning point)) and is independent of the resistance ratio n between the feedback resistor 170 and the input resistor 174. In other words, as shown in FIG. 9, even if the value of n is changed, the tuning point does not shift and the attenuation at the tuning point does not change.
In addition, the time constant of the CR circuit included in the phase shift circuit 110C can be changed by changing the resistance value of the variable resistor 116 in the previous phase shift circuit 110C, and the tuning frequency ω can be arbitrarily changed within a certain range. Can be made.
By the way, in FIG. 7 described above, when the all-pass circuit indicated by the transfer function K1 has an input impedance, a voltage dividing circuit is formed by the feedback resistor 170 and the input impedance of this all-pass circuit. The loop gain of the feedback loop including it becomes smaller than the absolute value of the transfer function K1. The input impedance of the all-pass circuit is the input impedance of the preceding phase shift circuit 110C, and is formed by connecting the series resistance of the CR circuit including the variable resistor 116 and the capacitor 114 in parallel to the input resistor 118 of the operational amplifier 112. This is nothing but input impedance. Therefore, in order to compensate for the loss of the loop gain of the feedback loop due to the input impedance of the all-pass circuit, it is necessary to set the gain of the all-pass circuit itself to 1 or more.
For example, the voltage dividing circuit by the resistors 121 and 123 included in the phase shift circuit 110C is ignored (a case where the voltage dividing ratio is 1 and a in (2) described above).₁1), the phase shift circuit 110C can be used in the range from a follower circuit having a gain of 1 to an inverting amplifier having a gain of -1 according to the input frequency according to the equation (2). Since it must operate, it is not preferable that the resistance ratio between the resistors 118 and 120 be other than one. This is because if the resistance values of the resistors 118 and 120 are R18 and R20, the gain when the phase shift circuit 110C operates as an inverting amplifier is -R20 / R18, but the gain when the phase shift circuit 110C operates as a follower circuit is 118. Therefore, when the resistance ratio between the resistor 118 and the resistor 120 is not 1, only the phase between the input and output changes in the entire region where the phase shift circuit 110C operates. This is because the ideal condition in which the output amplitude does not change cannot be satisfied.
A voltage dividing circuit composed of a resistor 121 and a resistor 123 is added to the output side of the phase shift circuit 110C, and feedback to the inverting input terminal of the operational amplifier 112 is performed via this voltage dividing circuit, whereby the resistance of the resistor 118 and the resistor 120 It is possible to set the gain of the phase shift circuit 110C to 1 or more while maintaining the ratio at 1. Similarly, a voltage dividing circuit composed of a resistor 141 and a resistor 143 is added to the output side of the phase shift circuit 130C, and feedback to the inverting input terminal of the operational amplifier 132 is performed via this voltage dividing circuit, whereby the resistor 138 and the resistor 138 It is possible to set the gain of the phase shift circuit 130C to 1 or more while keeping the resistance ratio of 140 at 1.
From the formula (2) or (3), φ1 (180 ° ≦ φ1 ≦ 360 ° in the clockwise direction with reference to the input voltage Ei) and φ2 (reference to the input voltage Ei) shown in FIGS. 4 and 6. As 0 ° ≦ φ2 ≦ 180 ° in the clockwise direction)
φ1 = tan {2ωT₁/ (1-ω²T₁ ²)} (6)
φ2 = tan {2ωT₂/ (1-ω²T₂ ²)} (7)
It becomes.
For example, T₁= T₂In the case of (= T), when ω = 1 / T, the total phase shift amount by the two phase shift circuits 110C and 130C is 360 °, and the above-described tuning operation is performed. At this time, φ1 = 270 °, φ2 = 90 °.
FIG. 10 is a diagram showing the phase relationship between the signals input to and output from the two phase shift circuits 110C and 130C, where the frequency of the signal input to the preceding phase shift circuit 110C is equal to the tuning frequency. The time constant T of each phase shift circuit₁, T₂An example in which is equal is shown.
As shown in FIG. 10A, the output signal S2 of the preceding phase shift circuit 110C is shifted in phase by φ1 = 270 ° in the clockwise direction with reference to the input signal S1. Further, the output signal S3 of the subsequent phase shift circuit 130C is shifted in phase by φ2 = 90 ° in the clockwise direction with reference to the input signal S2.
Therefore, when the two phase shift circuits 110C and 130C are connected in cascade, the phase is shifted 360 ° as a whole as shown in FIG. 10 (C).
However, when the tuning frequency set is higher than the frequency of the signal input to the preceding phase shift circuit 110C, the result of adding φ1 and φ2 is not 360 °.
FIG. 11 is a diagram showing the phase relationship between the input / output signals of each phase shift circuit when the tuning frequency is higher than the frequency of the signal input to the previous phase shift circuit 110C. In FIG. 11 and FIG. 12 to be described later, as in the case of FIG. 10 described above, as an example, the time constant T of each phase shift circuit₁, T₂Indicates that they are equal.
The case where the tuning frequency is higher than the frequency of the signal input to the preceding phase shift circuit 110C is the case where the frequency of the input signal is relatively lower than the tuning frequency. In this case, FIG. As is apparent from FIG. 6, the phase shift amount φ1 of the preceding phase shift circuit 110C is smaller than 270 °, and the phase shift amount φ2 of the subsequent phase shift circuit 130C is smaller than 90 °. Therefore, φ1 and φ2 are respectively expressed as shown in FIGS. 11A and 11B, and the total amount of phase shift when the two phase shift circuits 110C and 130C are connected in cascade is shown in FIG. As shown in (C), it becomes smaller than 360 °.
Incidentally, in this case, in order to bring the tuning frequency closer to the frequency of the actually input signal, the above-described φ1 may be increased. Specifically, the voltage VR1 across the variable resistor 116 shown in FIG. Just make it bigger. For example, when the variable resistor 116 is formed of an n-channel FET, the channel resistance may be increased by reducing the gate voltage.
Even when the tuning frequency is lower than the frequency of the signal input to the preceding phase shift circuit 110C, the result of adding φ1 and φ2 does not become 360 °.
FIG. 12 is a diagram showing a phase relationship between input / output signals of each phase shift circuit when the tuning frequency is lower than the signal frequency input to the previous phase shift circuit 110C.
The case where the tuning frequency is lower than the frequency of the signal input to the preceding phase shift circuit 110C is the case where the frequency of the input signal is relatively higher than the tuning frequency. In this case, FIG. As is apparent from FIG. 6, the phase shift amount φ1 of the preceding phase shift circuit 110C is greater than 270 °, and the phase shift amount φ2 of the subsequent phase shift circuit 130C is greater than 90 °. Accordingly, φ1 and φ2 are respectively expressed as shown in FIGS. 12A and 12B, and the total amount of phase shift when the two phase shift circuits 110C and 130C are connected in cascade is shown in FIG. As shown in (C), it becomes larger than 360 °.
By the way, in order to make the tuning frequency close to the frequency of the actually input signal in such a case, the absolute value of φ1 described above may be reduced. Specifically, both ends of the variable resistor 116 shown in FIG. The voltage VR1 may be reduced. For example, when the variable resistor 116 is formed of an n-channel FET, the channel voltage may be reduced by increasing the gate voltage.
As described above, in the tuning circuit 1 described above, the resistance values of the resistor 118 and the resistor 120 in the phase shift circuit 110C are set to the same value, and the resistance values of the resistor 138 and the resistor 140 in the phase shift circuit 130 are set. Since they are set to the same value, it is possible to obtain a tuning output having a substantially constant amplitude by preventing amplitude fluctuation when the tuning frequency is changed.
In particular, by suppressing the amplitude fluctuation of the tuning output, the resistance ratio n described above can be increased and the Q value of the tuning circuit 1 can be increased. That is, if the loop gain has frequency dependence, Q does not increase even when the resistance ratio n is increased at a low gain frequency, and the loop gain may oscillate beyond 1 at a high gain frequency. Therefore, when the amplitude fluctuation is large, the resistance ratio n cannot be set to a very large value in order to prevent such oscillation, and the Q value of the tuning circuit 1 becomes small. On the other hand, in the tuning circuit 1 shown in FIG. 2, since the voltage dividing circuit is connected to the phase shift circuits 110C and 130C, even if the resistance ratio n is set large, the tuning output of the tuning circuit 1 does not cause amplitude fluctuation. Therefore, in the tuning circuit 1 shown in FIG. 2, the resistance ratio n can be increased to increase the value of Q.
Further, the signal attenuated through the voltage dividing circuit 160 is used as a feedback signal, and a signal before being input to the voltage dividing circuit 160 is taken out as an output of the tuning circuit 1, whereby a predetermined frequency component is obtained from the input signal. Along with the tuning operation for extracting only the signal, a predetermined amplification can be performed on the extracted signal.
In the tuning circuit 1 shown in FIG. 2 described above, one of the voltage dividing circuits connected to the output terminal of the operational amplifier 112 or 132 in each phase shift circuit included in the tuning circuit 1 is divided. The circuit may be omitted or the voltage division ratio may be set to 1. For example, the voltage dividing circuit in the phase shift circuit 110C may be omitted, and the output terminal of the operational amplifier 112 may be directly connected to one end of the resistor 120.
In this way, when the voltage dividing circuit is omitted for one of the two cascaded phase shift circuits and the gain is set to 1, the gain of the other phase shift circuit 110C is set to a value greater than 1, thereby A tuning operation similar to that of the tuning amplifier 1 shown in FIG. 2 is performed.
When the amplification operation is unnecessary, the voltage dividing circuit 160 at the subsequent stage of the phase shift circuit 130C may be omitted, and the output of the phase shift circuit 130C may be directly fed back to the previous stage side. Alternatively, the resistance value of the resistor 162 in the voltage dividing circuit 160 may be set to an extremely small value and the voltage dividing ratio may be set to 1.
[C. Detailed configuration and operation of frequency control circuit]
Next, details of the frequency control circuit 2 shown in FIG. 1 will be described. FIG. 13 is a circuit diagram showing the configuration of the frequency control circuit 2, and shows the detailed configuration of each of the synchronous rectification circuit 3, the pulse conversion circuit 5, the polarity determination circuit 6, and the voltage synthesis circuit 7.
The synchronous rectification circuit 3 shown in FIG. 13 includes an analog switch (AS) 30, a voltage comparator 32, and a level shifter (LS) 34.
The output signal of the tuning circuit 1 is input to one input terminal (for example, an inverting input terminal) of the voltage comparator 32, and the other input terminal (for example, a non-inverting input terminal) is grounded. The output of the voltage comparator 32 becomes L level (for example, 0 V) when the potential of the output signal of the tuning circuit 1 is greater than 0V, and conversely, when the potential of the output signal of the tuning circuit 1 is 0 V or less, the output of the voltage comparator 32 is H level (for example, predetermined). Positive voltage). The voltage comparator 32 includes an inverted output terminal for outputting a signal whose logic is inverted in addition to the output terminal described above, and the inverted output terminal is connected to a polarity determination circuit 6 described later.
The level shifter 34 inverts the polarity of the signal output from the voltage comparator 32 and simultaneously performs level shift to output a rectangular wave having positive and negative voltage levels as a reference signal.
The analog switch 30 operates in synchronization with the reference signal output from the level shifter 34, and passes or blocks the input signal of the tuning circuit 1 input in parallel with the reference signal at a predetermined timing. For example, the analog switch 30 allows the input signal to pass when the rectangular wave of the reference signal is at a positive voltage level, and blocks the input signal when it is at a negative voltage level.
In the synchronous rectifier circuit 3 shown in FIG. 13, a level shifter 34 is inserted between the voltage comparator 32 and the analog switch 30, but the level shifter 34 is omitted and the output of the voltage comparator 32 is directly used as a reference signal. As an alternative, the analog switch 30 may be operated.
As described above, the synchronous rectification circuit 3 performs synchronous rectification on the input signal of the tuning circuit 1 in synchronization with the output signal of the tuning circuit 1. For example, when the frequency of the input signal of the tuning circuit 1 and the tuning frequency of the tuning circuit 1 match, a half-wave rectified waveform signal only on the positive polarity side of the input signal is output from the synchronous rectification circuit 3 as a synchronous rectification output. Is done.
The pulse conversion circuit 5 shown in FIG. 13 includes a voltage comparator 50 and a voltage dividing circuit composed of resistors 52 and 54.
The output signal of the analog switch 30 in the synchronous rectifier circuit 3 is input to one input terminal (for example, non-inverting input terminal) of the voltage comparator 50, and the voltage dividing circuit is connected to the other input terminal (for example, inverting input terminal). A partial pressure output is input. The voltage comparator 50 compares the voltages at both input terminals and outputs the comparison result. One end of the resistor 52 constituting the voltage dividing circuit is grounded, and one end of the resistor 54 is connected to the negative power source VSS. Further, by setting the resistance value of the resistor 54 to a value (for example, about 100 times) larger than the resistance value of the resistor 52, the voltage at the inverting input terminal of the voltage comparator 50 is set to a level slightly lower than 0V.
The synchronous rectifier circuit 3 described above generates a component having the same polarity and a component having the opposite polarity with respect to the reference signal. This reverse polarity component represents the phase deviation of the tuning circuit 1, and the voltage comparator 50 in the pulse conversion circuit 5 outputs a pulse train having a pulse width proportional to the phase deviation. Specifically, the voltage comparator 50 outputs two types of pulse trains having different polarities, one pulse train is input to the voltage synthesis circuit 7, and the other pulse train is input to the polarity discrimination circuit 6.
As described above, when the frequency of the signal input to the tuning circuit 1 matches the tuning frequency, a complete half-wave rectified waveform is obtained as a synchronous rectified output, so that the voltage level is always positive or 0 V. It becomes. However, when the frequency of the input signal and the tuning frequency do not match, a voltage component having a negative polarity is generated at the output of the synchronous rectification at a timing corresponding to the phase shift. Therefore, when the tuning frequency is shifted from the frequency of the input signal and this negative polarity portion is generated, the output of the voltage comparator 50 in the pulse conversion circuit 5 becomes L level at the same timing as the generation timing of this negative polarity portion. .
The polarity discrimination circuit 6 shown in FIG. 13 includes two inverter circuits 60 and 61 and two D-type flip-flops 62 and 63.
In the present embodiment, a delay circuit is configured by the two inverter circuits 60 and 61, and after passing the output of the voltage comparator 50 in the pulse conversion circuit 5 through the two inverter circuits 60 and 61 connected in cascade, The signal is input to each clock terminal of the flip-flops 62 and 63.
Signals that differ only in level at the same timing as the reference signal of the synchronous rectifier circuit 3 are input to the D input terminal of the D-type flip-flop 62 in the polarity discrimination circuit 6. The signal input to the D input terminal is latched in synchronization with the rising edge of the pulse train output from the pulse conversion circuit 5 and input to the D input terminal of the D-type flip-flop 63 at the next stage. As a result, the D-type flip-flop 63 in the next stage outputs an H or L level voltage indicating the phase direction based on the pulse train output from the voltage comparator 50 in the pulse conversion circuit 5.
13 includes two tri-state buffers 700 and 702, a differential amplifier, and a variable bias circuit. The differential amplifier includes an operational amplifier 704. The variable bias circuit Includes a variable resistor 706.
One tri-state buffer 700 has an input terminal connected to the inverting output terminal of the voltage comparator 50 in the pulse conversion circuit 5, and an output terminal connected to the inverting input terminal of the differential amplifier via the resistor 710. Yes. The tri-state buffer 700 operates according to the logic of the signal output from the output terminal Q of the subsequent flip-flop 63 in the polarity discrimination circuit 6. For example, when the logic of this signal is H, the input signal is used as it is. On the contrary, when the logic of this signal is L, the output terminal is set to a high impedance state.
Similarly, the other tri-state buffer 702 has an input terminal connected to the inverting output terminal of the voltage comparator 50 in the pulse conversion circuit 5, and an output terminal connected to the non-inverting input terminal of the differential amplifier via the resistor 708. It is connected to the. The tri-state buffer 702 operates according to the logic of the signal output from the inverting output terminal of the subsequent flip-flop 63 in the polarity discrimination circuit 6. For example, when the logic of this signal is H, the input signal is used as it is. On the contrary, when the logic of this signal is L, the output terminal is set to a high impedance state.
The differential amplifier inputs the outputs of the two tristate buffers 700 and 702 described above to the differential input terminals, amplifies the difference between them with a predetermined amplification degree, and performs a predetermined smoothing operation to generate a high frequency component. Remove and generate control voltage.
Specifically, in addition to the operational amplifier 704, this differential amplifier includes a feedback resistor 712 inserted between the inverting input terminal and the output terminal of the operational amplifier 704, and a capacitor 714 connected in parallel to the feedback resistor 712, A resistor 716 inserted between the non-inverting input terminal of the operational amplifier 704 and the ground in order to adjust the two inputs of the operational amplifier 704 by dividing the voltage level of the signal output from the state buffer 702, and the resistor 716 Are connected to each other in parallel, and a capacitor 720 inserted between the inverting input terminal of the operational amplifier 704 and the ground.
Further, a movable terminal of a variable resistor 706 having two fixed terminals connected to a positive power source Vdd and a negative power source Vss is connected to an inverting input terminal of the operational amplifier 704 via a resistor 722. Therefore, a predetermined bias voltage is set at the output terminal of the operational amplifier 704 by the bias circuit formed by the variable resistor 706. When the variable resistor 706 is actually formed on a semiconductor substrate, it can be formed using an active element such as an FET.
This bias circuit is connected to the gate of the variable resistor 116 included in one phase shift circuit 110C of the tuning circuit 1 when the tuning frequency of the tuning circuit 1 matches the frequency of the input signal (that is, when there is no error). This is for setting a voltage to be applied.
The frequency control circuit 2 of the present embodiment has such a detailed configuration, and the detailed operation will be described separately for each case.
[C-1. (When the tuning frequency is higher than the frequency of the input signal)
FIG. 14 is a timing chart when the tuning frequency of the tuning circuit 1 is higher than the frequency of the signal input to the tuning circuit 1, and shows the input / output timing of each component in the frequency control circuit 2. . FIGS. 9A to 9N correspond to reference signs A to N shown in the circuit diagram of FIG. In addition, the hatched areas included in the diagrams (I) to (N) correspond to the uncertain portions, and actually waveforms that are input / output at timings prior to the input / output waveforms of the respective components shown in the diagram. The state is determined according to the state.
When the tuning frequency is higher than the frequency of the input signal of the tuning circuit 1, the total phase shift amount of the two phase shift circuits 110C and 130C as a whole as shown in FIG. When the two signals input to and output from the tuning circuit 1 at a certain point in time are observed, the phase relationship is as shown in FIGS. 14 (A) and 14 (B).
The voltage comparator 32 in the synchronous rectifier circuit 3 outputs an H level signal when the voltage level of the output signal of the tuning circuit 1 is lower than 0V, and an L level signal when higher than 0V. Therefore, the voltage comparator 32 has the same frequency and phase as the tuning output as shown in FIG. 14 (C). When the tuning output voltage level is positive, the voltage of the tuning output is reversed. When the level is negative, a rectangular wave that is H level is output.
In addition to the above-described output, the voltage comparator 32 outputs a signal obtained by inverting the logic from the inverting output terminal, and FIG. 14 (D) shows the waveform.
The level shifter 34 performs logic inversion on the output of the voltage comparator 32 shown in FIG. 14 (C), and, as shown in FIG. 14 (E), positive and negative voltages having the same absolute value. A rectangular wave having a state is output.
The analog switch 30 performs an on / off operation of the switch according to the voltage level of the rectangular wave output from the level shifter 34. When the tuning frequency of the tuning circuit 1 is higher than the frequency of the input signal, as shown in FIG. 14 (F), a waveform shifted slightly forward from the complete half-wave rectified waveform, that is, the tuning output The analog switch 30 outputs a waveform extracted at a timing slightly earlier than the timing at which the upper half is extracted.
The voltage comparator 50 becomes L level only when the voltage level of the output of the analog switch 30 becomes lower than 0V, and outputs an H level pulse train otherwise. Therefore, when the synchronous rectified output output from the analog switch 30 is slightly shifted forward from the half-wave rectified waveform, as shown in FIG. 14 (G), the voltage is applied at the timing corresponding to this forward shift. The output of the comparator 50 becomes L level.
In addition to the above-described output, the voltage comparator 50 outputs a signal obtained by inverting the logic from the inverting output terminal. FIG. 14 (H) shows the waveform.
The flip-flop 62 in the previous stage in the polarity discrimination circuit 6 has a timing at which the output of the voltage comparator 50 rises from the L level to the H level (exactly, the output of the voltage comparator 50 is passed through the two inverter circuits 60 and 61). At the timing when the subsequent signal rises), the logic of the signal output from the inverting output terminal of the voltage comparator 32 in the synchronous rectifier circuit 3 is captured and held. As shown in FIGS. 14 (G) and (D), when the signal output from the voltage comparator 50 rises, the signal output from the inverted output terminal of the voltage comparator 32 is at the H level. Therefore, as shown in FIG. 14 (I), this logic H is held by the flip-flop 62 in the previous stage.
Further, the subsequent flip-flop 63 captures and holds the output of the previous flip-flop 62 at the timing when the output of the voltage comparator 50 next rises from the L level to the H level, as shown in FIG. 14 (J). A logic H signal is output from the output terminal Q. As shown in FIG. 14 (K), a logic L signal obtained by inverting this logic H is output from the inverting output terminal of the flip-flop 63.
As described above, when the tuning frequency is higher than the frequency of the input signal of the tuning circuit 1, a logic H signal is output from the output terminal Q of the flip-flop 63 in the subsequent stage, and a logic L signal is output from the inverting output terminal. Is output. Therefore, paying attention to the operation of the two tristate buffers 700 and 702 in the voltage synthesis circuit 7, the output terminal of the tristate buffer 702 to which the logic L signal is input to the control terminal is in a high impedance state, and the logic H signal Only the tristate buffer 700 to which is input to the control terminal operates as a buffer as shown in FIG.
Since the output terminal of the tristate buffer 702 is grounded via the resistors 708 and 716, the potential of this output terminal is 0V as shown in FIG. 14 (M).
By the way, in the tristate buffer 700, the inverting output terminal of the voltage comparator 50 is connected to the input terminal, and the inverting input terminal of the operational amplifier 704 is connected to the output terminal via the resistor 710. Therefore, when a logic H signal is input to the control terminal and the tri-state buffer 700 functions as a simple buffer, a signal output from the inverting output terminal of the voltage comparator 50 is input to the inverting input terminal of the operational amplifier 704 via the resistor 710. Is input.
In this way, when a positive pulse is input to the inverting input terminal of the operational amplifier 704, the voltage at the output terminal of the operational amplifier 704 decreases corresponding to this pulse input. Actually, a capacitor 720 is connected between the inverting input terminal of the operational amplifier 704 and the ground, and a capacitor 714 is connected between the output terminal and the inverting input terminal of the operational amplifier 704, so that the output voltage is smoothed. Therefore, as shown in FIG. 14N, the differential amplifier including the operational amplifier 704 has an output voltage, that is, a control voltage corresponding to the pulse width of the signal input via the tri-state buffer 700. Decrease gently.
In this way, the control voltage fed back to the tuning circuit 1 is lowered, and the tuning frequency of the tuning circuit 1 is changed to the lower side. Such control is repeated until there is no deviation between the frequency of the input signal of the tuning circuit 1 and the tuning frequency, and the tuning frequency matches the frequency of the input signal after a predetermined time has elapsed.
[C-2. (When the tuning frequency is lower than the frequency of the input signal)
FIG. 15 is a timing chart when the tuning frequency of the tuning circuit 1 is lower than the frequency of the signal input to the tuning circuit 1, and shows the input / output timing of each component in the frequency control circuit 2. . Similarly to FIG. 14, FIGS. 15A to 15N correspond to reference signs A to N shown in the circuit diagram of FIG.
When the tuning frequency is lower than the frequency of the input signal of the tuning circuit 1, the total phase shift amount of the two phase shift circuits 110C and 130C as a whole is less than 360 ° as shown in FIG. When the two signals input to and output from the tuning circuit 1 at a certain time are observed, the phase relationship shown in FIGS. 15A and 15B is obtained.
The voltage comparator 32 in the synchronous rectifier circuit 3 outputs a signal (FIG. 15C) synchronized with the tuning output of the tuning circuit 1, and the level shifter 34 inverts and amplifies this signal and simultaneously performs a predetermined level shift. (FIG. 15 (E)). Since the analog switch 30 passes the input signal of the tuning circuit 1 only when the voltage level of the output signal of the level shifter 34 is positive, the output waveform shown in FIG. 15 (F) is obtained.
Therefore, the voltage comparator 50 in the pulse conversion circuit 5 outputs a pulse train having a predetermined positive voltage at the timing when the voltage level becomes negative in the output waveform shown in FIG. Is output (FIG. 15 (G)).
By the way, the flip-flop 62 in the polarity discriminating circuit 6 receives a signal (FIG. 15 (D)) output from the inverting output terminal of the voltage comparator 32 in the synchronous rectifier circuit 3 in synchronization with the rise of this pulse train. The timing of rising of the rectangular wave described above and the timing of falling of the output of the voltage comparator 32 shown in FIG. 15D are almost the same, so that the input of the flip-flop 62 is kept as it is. Data may be captured before data is confirmed. The inverter circuits 60 and 61 are delay circuits inserted in order to avoid such inconveniences, and delaying the data capture timing by a predetermined time prevents the data from being captured before the input data is determined. ing.
In the configuration shown in FIG. 13, the delay circuit is configured by using the two inverter circuits 60 and 61. However, the delay circuit may be used when four or more inverter circuits or a plurality of buffers that do not invert logic are used. Various techniques can be considered.
In this way, each of the two flip-flops 62 and 63 in the polarity discrimination circuit 6 has a 0V portion (corresponding to a logic L) of the signal output from the inverting output terminal of the voltage comparator 32 in the synchronous rectification circuit 3. ), The logic L and logic H signals are output from the output terminal Q of the flip-flop 63 and its inverted output terminal, respectively, as shown in FIGS. 15 (J) and 15 (K).
Each output signal of the flip-flop 63 has an opposite logic state as compared with the case shown in FIG. 14, that is, the case where the tuning frequency is higher than the frequency of the input signal. Of these, only the tristate buffer 702 operates as a buffer (FIGS. 15L and 15M). Therefore, a positive pulse having a predetermined pulse width is input to the non-inverting input terminal of the differential amplifier including the operational amplifier 704, and a control voltage output from the differential amplifier toward the tuning circuit 1 is obtained. It rises gently (FIG. 15 (N)), and the tuning frequency of the tuning circuit 1 is changed to a higher one. Such control is repeated until there is no difference between the frequency of the input signal of the tuning circuit 1 and the tuning frequency, and the tuning frequency matches the frequency of the input signal after a predetermined time has elapsed.
As described above, according to the tuning mechanism of the present embodiment, the tuning frequency always follows the frequency of the input signal so as to match by controlling so that the phase difference between the input and output signals of the tuning circuit 1 is eliminated. become. Therefore, for example, when used in a superheterodyne receiver, the tuning frequency can be easily matched with the frequency of a carrier such as an input broadcast wave.
In addition, the tuning circuit 1 and the frequency control circuit 2 that realize the tuning mechanism of the present embodiment are configured by various digital circuits such as flip-flops, operational amplifiers, capacitors, and resistors, and all elements are formed on a semiconductor substrate. Therefore, the entire tuning mechanism or the entire tuning mechanism and its peripheral circuit can be integrated on the semiconductor substrate.
In particular, when the entire tuning mechanism is integrated, it is conceivable that the circuit constant varies greatly for each manufactured chip and the frequency characteristics are not constant. Even in such a case, the tuning of the present embodiment is also possible. According to the mechanism, since the tuning frequency of the tuning circuit 1 changes so as to follow an input signal having a predetermined frequency, variations in tuning characteristics do not affect the actual tuning characteristics, and a stable characteristic is always realized. be able to.
In addition, when the entire tuning mechanism is integrated, various element constants such as resistance may change as the temperature changes during use. However, in the tuning control method of this embodiment, the frequency of the input signal is always maintained. Therefore, even if various element constants change, appropriate feedback is applied, and fluctuations in the tuning frequency can be suppressed.
In the tuning mechanism of the present embodiment, the synchronous rectification circuit 3 performs synchronous rectification on the input signal using the output signal (tuning output) of the tuning circuit 1 as a reference signal, and the level between the input and output signals is based on the synchronous rectification signal. Since a signal having a pulse width corresponding to the phase difference is generated and converted into a pulse once and processed, there is no influence of fluctuations in the amplitude of the input signal and stable tuning control that is not easily affected by external factors. It becomes possible.
Further, by configuring the polarity discrimination circuit 6 to include the two flip-flops 62 and 63, for example, the tuning frequency becomes substantially equal to the frequency of the input signal, as shown in FIGS. 14 (G) and 15 (G). Even when pulses are output alternately, voltage addition by the voltage synthesis circuit 7 can be performed accurately. That is, the preceding flip-flop 62 is synchronized with the rising edge of the signal shown in FIG. 14 (G) or FIG. 15 (G), and the voltage comparator shown in FIG. 14 (D) or FIG. 15 (D). The inverted output of 32 is latched, and the latched data is then reflected in the control voltage at the timing when the pulse shown in FIG. 14 (G) or FIG. 15 (G) is output. Therefore, when the pulses shown in FIGS. 14 (G) and 15 (G) are alternately output, when one pulse is output, the voltage corresponding to the other pulse is reflected in the control voltage. As a result, the pulse width corresponding to the phase difference is not accurately reflected in the control voltage. However, when two (or even more) flip-flops 62 and 63 are connected in cascade, reflection on the control voltage is delayed by one cycle, but there is no such inconvenience.
[D. Example when applied to AM receiver]
Next, the case where the tuning mechanism of this embodiment described above is applied to an AM receiver will be described. Since the frequency control circuit 2 of the present embodiment includes the synchronous rectification circuit 3, the synchronous rectification output can be used as an AM detection signal only by passing through the low-pass filter.
FIG. 16 is a diagram showing a configuration of a tuning mechanism that also serves as AM detection. In the configuration shown in FIG. 1, the output of the synchronous rectifier circuit 3 in the frequency control circuit 2 shown in FIG. 1 is branched, and the branched signal is passed through a low-pass filter (LPF) 8 to be taken out as an AM detection signal. ing.
In general, it can be said that an operation of switching an input signal in synchronization with a certain reference signal is equivalent to mixing the reference signal and the input signal. Now, consider the first and second signals whose frequencies are close to each other as input signals, and let the frequency of the first signal be f1 and the frequency of the second signal be f2 (= f1 + Δf). Also, let the frequency of the reference signal be fr.
Performing synchronous rectification on an input signal using such a reference signal is equivalent to multiplying each signal that can be represented by a trigonometric function, and as a result, the frequency f1 and f2 of the input signal and the frequency of the reference signal A sum and difference component with fr is produced. Therefore, by multiplying the first signal in the input signal by the reference signal, frequency components f1 + fr and f1-fr appear, and by multiplying the second signal in the input signal by the reference signal. Frequency components f1 + Δf + fr and f1 + Δf−fr appear.
When the frequency fr of the reference signal is matched with the frequency f1 of the first signal, the frequency components 2f1 and 0 appear by multiplying the first signal and the reference signal, and the second signal and the reference signal are multiplied. By combining them, frequency components of 2f + Δf and Δf appear. Therefore, each frequency component of 2f + Δf, 2f1, Δf, 0 appears as the synchronous rectification output. Here, the component of frequency “0” is a direct current component, and since this direct current component actually includes a modulation signal, this direct current component and other alternating current components (2f + Δf, 2f1, Δf) are separated. By extracting only the DC component, detection using synchronous rectification and tuning separation can be performed simultaneously.
Considering domestic AM broadcasting, since Δf described above is 9 kHz, only a desired broadcast wave having the same frequency as the reference signal is extracted by using the low-pass filter 8 capable of removing the frequency component of 9 kHz or higher. It becomes possible.
FIG. 17 is a circuit diagram showing a detailed configuration of the frequency control circuit 2 shown in FIG. The detailed configuration of each of the synchronous rectification circuit 3, the pulse conversion circuit 5, the polarity determination circuit 6, and the voltage synthesis circuit 7 constituting the frequency control circuit 2 is the same as the detailed configuration of each circuit shown in FIG. A feature is that the output of the analog switch 30 included in the circuit 3 is input to the voltage comparator 50 in the pulse conversion circuit 5 and taken out to the outside.
As described above, since the signal output from the low-pass filter 8 provided in the subsequent stage of the synchronous rectifier circuit 3 in the frequency control circuit 2 is the AM detection signal itself, the tuning mechanism of this embodiment is applied to the AM receiver. In some cases, an AM detection circuit provided separately after the tuning mechanism is not necessary, and the circuit configuration can be simplified.
Further, the tuning circuit 1 used in the present embodiment is theoretically free of signal amplitude attenuation as described with reference to the detailed configuration shown in FIG. An output signal having a constant amplitude can be obtained. However, when the tuning circuit 1 is actually assembled or a simulation is performed, the output amplitude slightly changes due to the change of the tuning frequency, or the output signal is distorted depending on the type or variable width of the FET constituting the variable resistor 116. May occur. However, as shown in FIGS. 16 and 17, by performing synchronous rectification on the input signal of the tuning circuit 1, there is no influence of amplitude fluctuation or distortion caused by passing through the tuning circuit 1. An AM detection signal with a good S / N ratio can be extracted.
Furthermore, since the synchronous rectification output is used for AM detection, a dead band region below the forward voltage as in the case of performing AM detection using a diode, for example, can be eliminated, and AM reception with good linearity is possible. . In particular, when the entire tuning mechanism including the AM detection circuit is integrated on a semiconductor substrate, a germanium diode having a low forward voltage cannot be used and a silicon diode having a high forward voltage is used. It is necessary to employ a detection method that is not used, and the above-described method of using the synchronous rectification output as an AM detection signal has many advantages.
In FIGS. 16 and 17, the synchronous rectification output necessary for the control by the frequency control circuit 2 is branched and used for the AM detection signal. As a matter of course, as in the conventional receiver, An AM detection signal using synchronous rectification may be connected to the subsequent stage of the tuning circuit 1 or an AM detection circuit using another detection method may be connected to the subsequent stage of the tuning circuit 1 to obtain an AM detection signal. .
FIG. 18 is a diagram showing a configuration of an AM receiver using the tuning mechanism shown in FIG.
The AM receiver shown in FIG. 18 includes the tuning circuit 1, the frequency control circuit 2 and the low-pass filter 8, the high-frequency amplifier circuit 10, the low-frequency amplifier circuit 12, the speaker 14, and the antenna 16 shown in FIGS. It is configured to include.
The high frequency amplifier circuit 10 amplifies the AM wave received by the antenna 16 at high frequency and inputs it to the tuning circuit 1. As described above, the tuning frequency of the tuning circuit 1 is controlled by the frequency control circuit 2, and the tuning frequency matches the frequency of the input AM wave.
Since the frequency control circuit 2 detects the phase difference between the input and output signals of the tuning circuit 1 as an error signal and controls to eliminate this phase difference, the frequency control circuit 2 is a variable that constitutes the bias circuit in the voltage synthesis circuit 7. It is necessary to adjust the resistor 706 in advance and set the tuning frequency of the tuning circuit 1 so that it is close to the frequency of the AM wave to be received.
The low frequency amplifier circuit 12 performs low frequency amplification on the signal (AM detection signal) output from the low pass filter 8 and outputs sound from the speaker 14. In addition, you may make it convert into a sound with an earphone etc., without using the speaker 14. FIG.
In addition, the AM receiver shown in FIG. 18 directly extracts the desired frequency and AM wave by the tuning circuit 1 without using the LC circuit by the variable capacitor and the bar antenna at the input portion from the antenna 16. It becomes easy to design. For this reason, the antenna 16 can be formed of a short rod-like or string-like conductive material, and AM waves can be received efficiently. Specifically, a desired AM wave can be received with high sensitivity simply by forming the antenna 16 with a rod antenna used for a car radio or the like, and using the lead portion of the earphone as the antenna 16, which is indispensable in the past. It is possible to eliminate the bar antenna.
Further, since it is not necessary to use a bar antenna, almost all constituent circuits of the AM receiver including the tuning circuit 1, the frequency control circuit 2, the high frequency amplifier circuit 10 and the like can be integrated on a semiconductor substrate. Can be formed on one chip.
[E. Example when applied to FM receiver]
Next, the case where the tuning mechanism of this embodiment described above is applied to an FM receiver will be described. When the frequency of the input signal of the tuning circuit 1 changes, the frequency control circuit 2 of the present embodiment changes the control voltage fed back to the tuning circuit 1 so as to follow this frequency change. Therefore, in principle, this control voltage includes the frequency change of the input signal of the tuning circuit 1, that is, the same frequency component as the FM wave modulation signal, and this can be used as the FM detection signal.
FIG. 19 is a diagram showing a configuration of a tuning mechanism that also serves as FM detection. In the configuration shown in the figure, the voltage synthesis circuit 7 in the control signal generation circuit 4 shown in FIG. 1 is replaced with a voltage synthesis circuit 7A, and in parallel with the control voltage fed back from the voltage synthesis circuit 7A to the tuning circuit 1. The FM detection signal is extracted.
FIG. 20 is a circuit diagram showing a detailed configuration of the frequency control circuit 2 shown in FIG. The detailed configuration of each of the synchronous rectification circuit 3, the pulse conversion circuit 5 and the polarity determination circuit 6 constituting the frequency control circuit 2 is the same as the detailed configuration of each circuit shown in FIG. 13, and the configuration of the voltage synthesis circuit 7A is the same. This is slightly different from the voltage synthesis circuit 7 shown in FIG.
The voltage synthesis circuit 7A includes two tri-state buffers 700 and 702 and a differential amplifier including an operational amplifier 704 connected to the subsequent stage thereof, and controls the resistance value of the variable resistor 706 for voltage synthesis. The point that the bias voltage of the control voltage applied from the circuit 7A to the tuning circuit 1 can be arbitrarily changed is the same as the voltage synthesis circuit 7 shown in FIG.
In addition to these configurations, the voltage synthesis circuit 7A includes a second differential amplifier having substantially the same configuration as the above-described first differential amplifier at the subsequent stage of the two tristate buffers 700 and 702. Yes.
Specifically, the second differential amplifier includes an operational amplifier 724, a feedback resistor 732 inserted between the inverting input terminal and the output terminal of the operational amplifier 724, and a capacitor 734 connected in parallel to the feedback resistor 732. In order to adjust between the two inputs of the operational amplifier 724 by dividing the voltage level of the signal input from the tristate buffer 702 via the resistor 728, the signal is inserted between the non-inverting input terminal of the operational amplifier 724 and the ground. A resistor 736 and a capacitor 738 connected in parallel to the resistor 736, and a capacitor 740 connected between the inverting input terminal of the operational amplifier 724 to which a signal is input from the tristate buffer 700 via the resistor 730 and the ground. It is configured to include.
Thus, the second differential amplifier has the same configuration as the first differential amplifier. However, a bias circuit constituted by a variable resistor 706 is connected to the first differential amplifier. This bias circuit is applied to the gate of the variable resistor 116 included in the phase shift circuit 110C of the tuning circuit 1. This is for setting the bias voltage, and is not directly related to the FM detection operation, and therefore is not connected to the second differential amplifier.
Further, the first differential amplifier adjusts the capacitance of the capacitor 714 or the like connected in parallel with the feedback resistor 712 to smooth the voltage appearing at the output terminal of the operational amplifier 704 to obtain a control voltage with a smooth change. However, in the second differential amplifier, the capacitance of the capacitor 734, the capacitor 738 or 740 connected in parallel with the feedback resistor 732 is adjusted to remove a high frequency component of about 20 kHz or more from the voltage appearing at the output terminal of the operational amplifier 724. ing. Therefore, a frequency component of about 20 kHz or less, that is, an FM detection signal such as FM sound can be extracted from the second differential amplifier.
As the entire configuration of the FM receiver including the tuning mechanism shown in FIG. 20, most of the configuration of the receiver shown in FIG. 18 (the low-pass filter 8 is unnecessary) can be applied as it is. That is, the FM wave received by the antenna 16 is amplified by the high frequency amplifier circuit 10 and then input to the tuning circuit 1. Only the FM wave (carrier) having a desired frequency is extracted by the tuning circuit 1 under the control of the frequency control circuit 2, and an FM detection signal is output from the frequency control circuit 2 that performs this control. The FM detection signal is amplified by the low frequency amplifier circuit 12 and then output from the speaker 14. When various data such as characters are considered as the FM modulation signal, the subsequent stage of the low frequency amplifier circuit 12 may be replaced with a data processing circuit.
As in the case of the AM receiver, the frequency control circuit 2 shown in FIG. 20 detects the phase difference between the input and output signals of the tuning circuit 1 as an error signal and performs control so that this phase difference disappears. Therefore, it is necessary to adjust the variable resistor 706 constituting the bias circuit in the voltage synthesis circuit 7A in advance and set the tuning frequency of the tuning circuit 1 so that it is close to the frequency of the FM wave to be received. .
In this way, by adjusting the time constant of the smoothing circuit included in the differential amplifier of the voltage synthesis circuit 7 in the frequency control circuit 2, the FM modulation can be easily performed from the FM modulated signal input to the tuning circuit 1. When only the signal can be taken out and the tuning mechanism shown in FIG. 20 is applied to the FM receiver, an FM detector circuit separately provided at the subsequent stage of the tuning mechanism is not necessary, and the circuit configuration is simplified. Is possible.
Further, in the conventional FM receiver, a limiter circuit is provided between the tuning mechanism and the FM detection circuit in order to perform the FM detection after removing the influence of the amplitude fluctuation. In the tuning mechanism shown in FIG. Since the pulse conversion circuit 5 included in the control circuit 2 is used to convert to a pulse width corresponding to the amount of change in phase, there is no influence of amplitude fluctuation, and a limiter circuit that has been conventionally required is also unnecessary.
19 and 20 have described the case where the FM detection signal is extracted from the voltage synthesis circuit 7A in the frequency control circuit 2, but naturally, the tuning circuit 1 is used as in a conventional receiver. An FM detection signal may be obtained by connecting a limiter circuit and an FM detection circuit using various detection methods to the subsequent stage.
[F. Another example of frequency control circuit (1)]
Next, another configuration example of the frequency control circuit 2 shown in FIG. 1 will be described. Although the voltage synthesis circuit 7 in the frequency control circuit 2 whose detailed configuration is shown in FIG. 13 is configured using a tristate buffer, other elements can be used.
FIG. 21 is a detailed circuit diagram showing another configuration example of the frequency control circuit, and has a configuration in which the voltage synthesis circuit 7 shown in FIG. 13 is replaced with a voltage synthesis circuit 7B. A voltage synthesizing circuit 7B shown in FIG. 21 inverts signals inputted to two input terminals and obtains a logical product of them, two NOR gates 744 and 746 with inverters, and a differential amplifier including an operational amplifier 704 therein. And a bias circuit including a variable resistor 706 therein.
Comparing the voltage synthesis circuit 7B shown in FIG. 21 with the voltage synthesis circuit 7 shown in FIG. 13, the configuration of the differential amplifier and the bias circuit excluding the two NOR gates 744 and 746 is shown in FIG. The configuration is the same as that of the differential amplifier and the bias circuit included in the voltage synthesis circuit 7, and the tri-state buffers 700 and 702 shown in FIG. 13 are replaced with NOR gates 744 and 746 and the input / output connection thereof is changed. Is different.
One NOR gate 744 has one input terminal connected to the output terminal of the subsequent inverter circuit 61 in the polarity determination circuit 6, and the other input terminal inverted from the subsequent flip-flop 63 in the polarity determination circuit 6. Connected to the output terminal. The other NOR gate 746 has one input terminal connected to the output terminal of the inverter circuit 61 in the same manner as the NOR gate 744 described above, and the other input terminal connected to the output terminal Q of the flip-flop 63 described above. Yes.
FIG. 22 is a timing chart when the tuning frequency of the tuning circuit 1 is higher than the frequency of the signal input to the tuning circuit 1 shown in FIG. 21, and the synchronous rectifier circuit 3 and the pulse constituting the frequency control circuit. Input / output timings of the conversion circuit 5, the polarity determination circuit 6, and the voltage synthesis circuit 7B are shown. FIGS. 22A to 22M correspond to the symbols A to M shown in the circuit diagram of FIG.
FIGS. 22 (A) to (J) are the same as FIGS. 14 (A) to (K) except for FIG. 14 (H). In the following, the operations of the two NOR gates 744 and 746 are mainly described. Focus on the explanation.
When the frequency of the input signal of the tuning circuit 1 is higher than the tuning frequency, as shown in FIGS. 22 (I) and (J), the flip-flop 63 at the rear stage of the polarity determination circuit 6 is connected to the logic H from the output terminal Q. And a logic L signal are output from the inverting output terminal.
Accordingly, only the NOR gate 744 to which the logic L signal is input inverts the logic of the output signal of the inverter circuit 61 having substantially the same waveform as in FIG. 22 (G), and outputs the signal shown in FIG. 22 (K). To do. Further, the NOR gate 746 to which the logic H signal is input always outputs a signal having a logic L state, as shown in FIG. 22 (L), regardless of the logic state of the output signal of the inverter circuit 61.
In this manner, a positive pulse is output from only one NOR gate 744 and is input to the inverting input terminal of the operational amplifier 704 via the resistor 710. Therefore, in the differential amplifier including the operational amplifier 704, as shown in FIG. 22 (M), the output voltage, that is, the control voltage, gradually decreases by an amount corresponding to the pulse width of the signal input from the NOR gate 744. In this way, the control voltage fed back to the tuning circuit 1 is lowered, and the tuning frequency of the tuning circuit 1 is changed to the lower side.
FIG. 23 is a timing chart when the tuning frequency of the tuning circuit 1 is lower than the frequency of the signal input to the tuning circuit 1 shown in FIG. 21, and FIGS. 23 (A) to (M). Corresponds to the symbols A to M shown in the circuit diagram of FIG.
As shown in FIGS. 23 (I) and (J), on the contrary to the case where the tuning frequency is higher, the subsequent flip-flop 63 in the polarity discriminating circuit 6 receives a logic L signal from the output terminal Q. A logic H signal is output from each inverting output terminal.
Therefore, only the NOR gate 746 to which the logic L signal is input inverts the logic of the output signal of the inverter circuit 61 having substantially the same waveform as that in FIG. 23 (G), and outputs the signal shown in FIG. 23 (L). To do. Further, the NOR gate 744 to which the logic H signal is input outputs a signal having a logic L state as shown in FIG. 23 (K) regardless of the logic state of the output signal of the inverter circuit 61.
In this way, a positive pulse is output from only one NOR gate 746 and input to the non-inverting input terminal of the operational amplifier 704 via the resistor 708. Therefore, in the differential amplifier including the operational amplifier 704, as shown in FIG. 23 (M), the output voltage, that is, the control voltage rises gently by an amount corresponding to the pulse width of the signal input from the NOR gate 746. In this way, the control voltage fed back to the tuning circuit 1 is increased, and the tuning frequency of the tuning circuit 1 is changed to the higher one.
As described above, according to the tuning mechanism shown in FIG. 21, when the frequency of the input signal of the tuning circuit 1 and the tuning frequency are shifted, the control voltage is generated so as to reduce this shift. By performing the above, the tuning frequency always follows and matches the frequency of the input signal.
Further, the tuning mechanism shown in FIG. 21 can be formed on a semiconductor substrate in the same manner as the tuning mechanism shown in FIG. 13, so that the entire tuning mechanism or the tuning mechanism and its peripheral circuit can be provided. The whole can be integrated on a semiconductor substrate. In particular, when the entire tuning mechanism is integrated, even if various element constants change, an appropriate feedback is applied and a stable tuning frequency can be achieved. In addition, the tuning mechanism described above is not affected by fluctuations in the amplitude of the input signal and the like, and enables stable tuning control that is not easily affected by external factors.
The basic operation of the tuning mechanism shown in FIG. 21 is the same as that of the tuning mechanism shown in FIG. 13. When an AM wave is considered as an input to the tuning circuit 1, as shown in FIG. By passing the output of the synchronous rectifier circuit 3 through a low-pass filter, an AM detection signal can be extracted and an AM receiver can be configured.
Similarly, when an FM wave is considered as an input to the tuning circuit 1, an FM detection signal can be extracted from the voltage synthesis circuit as shown in FIG. 19 to constitute an FM receiver. In this case, in the voltage synthesis circuit 7B shown in FIG. 21, the second differential amplifier (the operational amplifier 724 in the voltage synthesis circuit 7A shown in FIG. 20 is included on the output side of the two NOR gates 744 and 746 is included. Are connected in parallel, and an FM detection signal of about 20 kHz or less is extracted from the second differential amplifier.
[G. Another example of frequency control circuit (part 2)]
Next, another configuration example of the frequency control circuit 2 shown in FIG. 1 will be described. The voltage synthesizer 7 shown in detail in FIG. 13 uses a tri-state buffer, or the voltage synthesizer 7B shown in detail in FIG. 21 uses a NOR gate. Instead of these elements, An analog switch can also be used.
FIG. 24 is a circuit diagram showing another configuration of the frequency control circuit. The synchronous rectification circuit 3, the pulse conversion circuit 5, the polarity discrimination circuit 6 and the voltage synthesis circuit 7 shown in FIG. The circuit is replaced with a circuit 3A, a pulse conversion circuit 5A, a polarity determination circuit 6A, and a voltage synthesis circuit 7C.
The synchronous rectification circuit 3A includes an analog switch (AS) 35 and a voltage comparator 36. In this voltage comparator 36, when the inverting input terminal is grounded and the potential of the signal input to the non-inverting input terminal is higher than 0V, the output terminal becomes a predetermined positive voltage level. The output terminal is at a predetermined negative voltage level. By using such a voltage comparator 36, it is possible to directly generate positive and negative voltages without using the level shifter 34 as shown in FIG.
The analog switch 35 performs an on / off operation of the switch corresponding to the voltage of the signal output from the voltage comparator 36. When the output of the voltage comparator 36 is a predetermined positive voltage, the analog switch 35 receives the input signal of the tuning circuit 1. The input signal is cut off when the output of the voltage comparator 36 is a predetermined negative voltage.
The pulse conversion circuit 5A has basically the same configuration as the pulse conversion circuit 5 shown in FIG. 13, except that the voltage comparator 50 shown in FIG. 13 is replaced with a voltage comparator 58. Yes. The voltage comparator 58 outputs a negative pulse when the voltage level of the synchronous rectification output input to the non-inverting input terminal is lower than 0 V, and outputs when the voltage level of the synchronous rectification output is 0 V or positive polarity. The voltage level of the signal becomes 0V.
The polarity discrimination circuit 6A includes a voltage comparator 64 that outputs a pulse train having both positive and negative voltage states, two inverter circuits 65 and 66 that operate as a delay circuit, and two flip-flops 67 and 68. Has been.
Signals input to the two input terminals of the voltage comparator 58 described above are input in parallel to the two input terminals of the voltage comparator 64, and the voltage comparator 64 has the same voltage as the voltage comparator 58. The difference is that a comparison operation is performed and a pulse train having a positive or negative voltage state is output according to the comparison result.
The two inverter circuits 65 and 66 and the two flip-flops 67 and 68 correspond to the two inverter circuits 60 and 61 and the two flip-flops 62 and 63 shown in FIG. The operation is performed, except that the logic H corresponds to a predetermined positive voltage and the logic L corresponds to a predetermined negative voltage.
The voltage synthesis circuit 7C includes two analog switches (AS) 750 and 752, a first inverting amplifier including an operational amplifier 754 and two resistors 756 and 758, and a second inverting amplifier including an operational amplifier 760 and two resistors 764 and 766. A bias circuit comprising an inverting amplifier, a capacitor 768 connected in parallel to the resistor 766 to smooth the output voltage of the second inverting amplifier, a variable resistor 770 and a resistor 772 connected between the positive and negative power sources Vdd and Vss It is comprised including.
One analog switch 750 performs the on / off operation of the switch according to the voltage level of the signal output from the output terminal Q of the subsequent flip-flop 68 in the polarity determination circuit 6A. When the logic of the signal output from the output terminal Q is H, that is, when a predetermined positive voltage is applied, the analog switch 750 causes the signal output from the voltage comparator 58 in the pulse conversion circuit 5A to be sent to the resistor 756. To the first inverting amplifier.
The first inverting amplifier inverts the voltage polarity of the signal output from the analog switch 750, and inputs the signal obtained by inverting the voltage polarity to the second inverting amplifier via the resistor 762.
The other analog switch 752 performs the on / off operation of the switch according to the voltage level of the signal output from the inverting output terminal of the flip-flop 68 in the subsequent stage in the polarity determination circuit 6A. When the logic of the signal output from the inverting output terminal is H, that is, when a positive predetermined voltage is applied, the analog switch 752 receives the signal output from the voltage comparator 58 in the pulse conversion circuit 5A via the resistor 764. To the second inverting amplifier.
The inverting input terminal of the second inverting amplifier has a resistor 762 connected to one end of the output terminal of the first inverting amplifier, a resistor 772 connected to one end of a bias circuit composed of the resistor 770, and an analog switch. A resistor 764 having an output terminal 752 connected to one end is connected. The second inverting amplifier further inverts the polarity of the added voltage. In parallel with this inversion operation, the voltage is smoothed by the capacitor 768.
Next, the operation of the tuning mechanism shown in FIG. 24 will be described separately for cases where the tuning frequency is higher and lower than the frequency of the input signal of the tuning circuit 1.
FIG. 25 is a timing chart when the tuning frequency of the tuning circuit 1 is higher than the frequency of the signal input to the tuning circuit 1 shown in FIG. 24. The tuning rectifier circuit 3A constituting the frequency control circuit is shown in FIG. The operation timing of each component of the pulse conversion circuit 5A, the polarity determination circuit 6A, and the voltage synthesis circuit 7C is shown. The timing waveforms in FIGS. 25A to 25M correspond to the symbols A to M shown in the circuit diagram of FIG.
When the tuning frequency is higher than the frequency of the input / output signal of the tuning circuit 1, a phase difference corresponding to this frequency shift occurs. Therefore, when two symbol waveforms at a certain point in time are observed, FIG. ), And a phase relationship as shown in (B).
The voltage comparator 36 in the synchronous rectifier circuit 3A outputs an L level signal having a predetermined negative voltage when the voltage level of the output signal of the tuning circuit 1 is lower than 0V, and an H level having a predetermined positive voltage when the voltage level is higher than 0V. The signal is output. Therefore, the voltage comparator 36 outputs a rectangular wave having the same frequency and phase as the tuning output as shown in FIG.
The analog switch 35 performs an on / off operation of the switch according to the voltage level of the rectangular wave output from the voltage comparator 36. When the frequency of the tuning output of the tuning circuit 1 is higher than that of the input signal, as shown in FIG. 25 (D), a waveform slightly shifted forward from the complete full-wave rectified waveform, that is, the tuning output The waveform extracted at a timing slightly earlier than the timing at which the upper half is extracted is output from the analog switch 35.
The voltage comparator 58 in the pulse conversion circuit 5A becomes the L level (predetermined negative voltage) only when the voltage level of the output of the analog switch 35 becomes lower than 0V, and the signal of the H level (0V) otherwise. Is output. Therefore, when the synchronous rectified output output from the analog switch 35 is slightly shifted forward from the half-wave rectified waveform, as shown in FIG. 25 (E), the voltage is applied at the timing corresponding to this forward shift. The comparator 58 outputs an L level pulse, that is, a negative pulse.
Further, the voltage comparator 64 in the polarity discrimination circuit 6A performs the same voltage comparison operation, and when the synchronous rectification output output from the analog switch 35 is slightly shifted forward from the half-wave rectification waveform, As shown in FIG. 25 (F), the output becomes L level (predetermined negative voltage) at a timing corresponding to this forward shift, and the output becomes H level (predetermined positive voltage) at other timings. Thus, the output of the voltage comparator 64 has an H level corresponding to a predetermined positive voltage, which is different from the voltage comparator 58 described above.
The preceding flip-flop 67 in the polarity discriminating circuit 6A is in the synchronous rectifier circuit 3A at the timing when the output of the voltage comparator 64 rises from the L level to the H level (precisely, this timing is delayed by a predetermined time). The logic state of the signal output from the voltage comparator 36 is fetched and held. As shown in FIGS. 25 (F) and 25 (C), when the signal output from the voltage comparator 64 rises, the signal output from the voltage comparator 36 is at the H level. As shown in FIG. (G), this logic H is held by the flip-flop 67 in the previous stage.
The subsequent flip-flop 68 captures and holds the output of the previous flip-flop 67 at the next rise of the output of the voltage comparator 64, and the logic from the output terminal Q as shown in FIG. 25 (H). A signal corresponding to H is outputted from the inverting output terminal as shown in FIG. 25 (I).
Thus, when the tuning frequency is higher than the frequency of the input signal of the tuning circuit 1, a logic H signal is output from the output terminal Q of the subsequent flip-flop 68, and one analog in the voltage synthesis circuit 7C is output. Only the switching operation of the switch 750 is turned on. Therefore, the analog switch 750 directly outputs the signal (negative pulse train) output from the voltage comparator 58 (FIG. 25 (J)), and the other analog switch 752 outputs it from the voltage comparator 58. The signal is cut off (FIG. 25 (K)).
The first inverting amplifier including the operational amplifier 754 inverts the negative pulse train output from the analog switch 750 and converts it into the positive pulse train shown in FIG.
This positive pulse train is input to a second inverting amplifier including an operational amplifier 760, and the second inverting amplifier outputs an output voltage corresponding to the pulse width of this positive pulse, that is, a control. The voltage is gently lowered (FIG. 25 (M)).
In this way, the control voltage fed back to the tuning circuit 1 is lowered, and the tuning frequency of the tuning circuit 1 is changed to the lower side. Such control is repeated until there is no deviation between the frequency of the input signal of the tuning circuit 1 and the tuning frequency, and the tuning frequency matches the frequency of the input signal after a predetermined time has elapsed.
FIG. 26 is a timing chart when the tuning frequency of the tuning circuit 1 is lower than the frequency of the signal input to the tuning circuit 1 shown in FIG. The timing waveforms in FIGS. 26A to 26M correspond to the symbols A to M shown in the circuit diagram of FIG.
When the tuning frequency is lower than the frequency of the input signal of the tuning circuit 1, the signal corresponding to the logic H from the inverted output terminal of the flip-flop 68 at the rear stage of the polarity determination circuit 6 </ b> A, contrary to the case where the tuning frequency is high. Is output, and only the switching operation of the other analog switch 752 in the voltage synthesis circuit 7C is turned on. Therefore, a signal (negative pulse train) output from the voltage comparator 58 is output as it is from the analog switch 752 (FIG. 26 (K)). On the contrary, in the analog switch 750, the voltage comparator 58 is output. Is interrupted (FIG. 26 (J)).
Therefore, as shown in FIG. 26 (L), the output terminal of the first inverting amplifier connected to the output side of the analog switch 750 maintains the voltage state of 0 V, and the negative polarity output from the analog switch 752 is maintained. Only the pulse train and a predetermined bias voltage are supplied as inputs to the second inverting amplifier including the operational amplifier 760. For this reason, the second inverting amplifier gently increases the output voltage, that is, the control voltage by an amount corresponding to the pulse width of the negative pulse (FIG. 26 (M)).
In this way, the control voltage fed back to the tuning circuit 1 is increased, and the tuning frequency of the tuning circuit 1 is changed to a higher one. Such control is repeated until there is no deviation between the frequency of the input signal of the tuning circuit 1 and the tuning frequency, and the tuning frequency matches the frequency of the input signal after a predetermined time has elapsed.
[H. Another example of frequency control circuit (part 3)]
Next, another configuration example of the frequency control circuit shown in FIG. 1 will be described. The voltage synthesizing circuit 7C, whose detailed configuration is shown in FIG. 24, has first and second inverting amplifiers, and converts a negative pulse train to a positive pulse train by the first inverting amplifier as necessary. However, the first inverting amplifier can be omitted by creating a positive pulse train from the beginning.
FIG. 27 is a detailed circuit diagram showing another configuration example of the frequency control circuit. The pulse conversion circuit 5A, the polarity determination circuit 6A and the voltage synthesis circuit 7C shown in FIG. The polarity determining circuit 6B and the voltage synthesizing circuit 7D are replaced.
The pulse conversion circuit 5B includes a voltage comparator 59 in which the synchronous rectification output output from the analog switch 35 in the synchronous rectification circuit 3A is input to the non-inverting input terminal, and the inverting input terminal of the voltage comparator 59 is slightly lower than 0V And a voltage dividing circuit composed of resistors 52 and 54 for applying a low voltage. The voltage comparator 59 outputs a pulse train having a positive or negative voltage level as a comparison result.
The polarity discrimination circuit 6B includes two flip-flops 67 and 68. These flip-flops 67 and 68 have a logic H corresponding to a predetermined positive voltage and a logic L corresponding to a predetermined negative voltage, respectively, and are the same as those used in the polarity discriminating circuit 6A shown in FIG. .
The voltage synthesizing circuit 7D operates as a delay circuit and uses two inverter circuits 780 and 782 that are used to extract signals inverted from each other, and a diode 784 and a resistor 786 that extract a positive pulse from the output of the preceding inverter circuit 780. An inverting amplifier including a diode 788 and a resistor 790 for extracting a negative pulse from the output of the inverter circuit 782 in the subsequent stage, two tri-state buffers 700 and 702, an operational amplifier 760 and a resistor 766, and this inversion In order to smooth the output voltage of the amplifier, it includes a capacitor 768 connected in parallel to the resistor 766 and a bias circuit formed by a variable resistor 770 connected between the positive and negative power supplies Vdd and Vss. Among them, the inverting amplifier and the bias circuit perform basically the same operation as that included in the voltage synthesis circuit 7C shown in FIG.
The inverter circuit 780 in the previous stage outputs a signal obtained by inverting the logic of the pulse train output from the voltage comparator 59 in the pulse conversion circuit 5B. When the voltage level of this signal becomes equal to or higher than the forward voltage of the diode 784, Since a current flows through the diode 784 and the resistor 786, only a positive pulse train is extracted and input to one of the tristate buffers 700.
Similarly, the inverter circuit 782 at the subsequent stage outputs a signal obtained by inverting the logic of the pulse train output from the inverter circuit 780 at the preceding stage, but the voltage level of this signal is lower than the forward voltage of the diode 788 whose polarity is inverted. In this case, current flows through the diode 788 and the resistor 790, so that only a negative pulse train is extracted and input to the other tri-state buffer 702.
The output of the subsequent inverter circuit 782 is input to the clock terminal C of the previous flip-flop 67 in the polarity determination circuit 6B. In this way, the signal output from the voltage comparator 59 in the pulse conversion circuit 5B is input to the previous flip-flop 67 in the polarity determination circuit 6B via the two inverter circuits 780 and 782 functioning as delay circuits. This signal flow is the same as that of the flip-flop 67 in the preceding stage via two inverter circuits 65 and 66 in which the signal output from the voltage comparator 64 functions as a delay circuit in the polarity discrimination circuit 6A shown in FIG. Is the same as that entered in
In this way, in the voltage synthesis circuit 7D shown in FIG. 27, since the positive pulse is generated by the diode 784 and the like, the first inverting amplifier including the operational amplifier 754 shown in FIG. 24 is unnecessary. It becomes. Therefore, the output of one tristate buffer 700 and the output of the other tristate buffer 702 are simply added via a resistor 762 or 764, and then the polarity is inverted by an inverting amplifier including the operational amplifier 760. A desired control voltage can be generated.
FIG. 28 is a timing chart when the tuning frequency of the tuning circuit 1 is higher than the frequency of the signal input to the tuning circuit 1 shown in FIG. 27. The input / output signals of each circuit constituting the frequency control circuit are shown in FIG. The operation timing is shown. Each of FIGS. 28A to 28N corresponds to the symbols A to N shown in the circuit diagram of FIG.
FIGS. (A) to (I) except for FIG. 28 (F) are the same as FIGS. (A) to (I) except for FIG. 25 (E). Focus on the explanation.
When the frequency of the input signal of the tuning circuit 1 is different from the tuning frequency, a signal having a pulse width corresponding to the phase difference is output from the voltage comparator 59 in the pulse conversion circuit 5A (FIG. 28 (E)). A signal obtained by inverting this signal is output from the inverter circuit 780 in the previous stage in the voltage synthesis circuit 7D (FIG. 28 (F)).
As described above, since the current flows through the diode 784 and the resistor 786 when the voltage of the signal output from the inverter circuit 780 in the previous stage becomes higher than a predetermined value, as shown in FIG. A positive pulse is extracted through the diode 784 and input to the tristate buffer 700. Similarly, since the current flows through the diode 788 and the resistor 790 when the voltage of the signal output from the subsequent inverter circuit 782 becomes lower than another predetermined value, as shown in FIG. A negative pulse is extracted through the diode 788 and input to the tristate buffer 702.
By the way, when the tuning frequency is higher than the frequency of the input signal of the tuning circuit 1, a signal corresponding to the logic H from the output terminal Q of the subsequent flip-flop 68 in the polarity discrimination circuit 6B (FIG. 28 (H) ) Is output from the inverted output terminal as a signal corresponding to logic L (FIG. 28 (I)), so that only one tri-state buffer 700 is provided as shown in FIGS. 28 (L) and 28 (M). Acts as a buffer.
Therefore, the positive pulse voltage output from one tri-state buffer 700 is added to the predetermined bias voltage set by the bias circuit constituted by the variable resistor 770 in a predetermined cycle, and the pulse of the positive pulse The output voltage of the inverting amplifier including the operational amplifier 760 is gently reduced by an amount corresponding to the width. In this way, as shown in FIG. 28 (N), the control voltage applied from the voltage synthesizing circuit 7D to the tuning circuit 1 is lowered to change the tuning frequency to the lower side.
FIG. 29 is a timing chart when the tuning frequency is lower than the frequency of the input signal of the tuning circuit 1 shown in FIG. 27, and FIGS. 29 (A) to (N) are the circuits of FIG. This corresponds to the signs A to N shown in the figure.
When the tuning frequency is lower than the frequency of the input signal, a signal corresponding to logic L (FIG. 29 (H)) is output from the output terminal Q of the flip-flop 68 in the subsequent stage in the polarity discrimination circuit 6B from the inverted output terminal. Since signals corresponding to logic H (FIG. 29 (I)) are output, only the other tri-state buffer 702 operates as a buffer, as shown in FIGS. 29 (L) and (M).
Accordingly, a negative pulse voltage output from the other tri-state buffer 702 is added to a predetermined bias voltage set by a bias circuit constituted by the variable resistor 770 in a predetermined cycle, that is, a voltage is subtracted. The output voltage of the inverting amplifier including the operational amplifier 760 is gently increased by an amount corresponding to the pulse width of the negative polarity pulse. In this way, as shown in FIG. 29 (N), the control voltage applied from the voltage synthesis circuit 7D to the tuning circuit 1 rises to change the tuning frequency to the higher one.
As described above, according to the tuning mechanism shown in FIG. 24 or 27, when the frequency of the input signal of the tuning circuit 1 and the tuning frequency are shifted, the control voltage is changed so that the shift is reduced. By performing the control, the tuning frequency always follows and matches the frequency of the input signal.
In addition, the tuning mechanism shown in FIG. 24 or 27 can be formed on the semiconductor substrate in the same manner as the tuning mechanism shown in FIG. And the whole including its peripheral circuits can be integrated on a semiconductor substrate. In particular, when the entire tuning mechanism is integrated, even if various element constants change, an appropriate feedback is applied and a stable tuning frequency can be set. In addition, the tuning mechanism described above is not affected by fluctuations in the level of the input signal and the like, and enables stable tuning control that is not easily affected by external factors.
The basic operation of the tuning mechanism shown in FIG. 24 or 27 is the same as that of the tuning mechanism shown in FIG. 13. When an AM wave is considered as an input to the tuning circuit 1, FIG. By passing the output of the synchronous rectifier circuit 3A shown in FIG. 24 or 27 corresponding to the synchronous rectifier circuit 3 shown in FIG.
Similarly, when an FM wave is considered as an input to the tuning circuit 1, an FM receiver can be configured by extracting an FM detection signal as in the voltage synthesis circuit 7A of FIG. In this case, in the voltage synthesis circuit 7C shown in FIG. 24, another set of third and fourth inverting amplifiers are provided on the output side of the two analog switches 750 and 752, and the fourth inverting amplifier is used. What is necessary is just to take out the FM detection signal of about 20 kHz or less. Alternatively, in the voltage synthesis circuit 7D shown in FIG. 27, a second inverting amplifier is connected in parallel to the output side of the two tri-state buffers 700 and 702, and an FM detection signal of about 20 kHz or less is output from the second inverting amplifier. Just take it out.
[First Modification of Tuning Circuit]
The tuning circuit 1 included in the tuning mechanism shown in FIG. 2 includes each phase shift circuit 110C, 130C including a CR circuit, but uses a phase shift circuit in which the CR circuit is replaced with an LR circuit composed of a resistor and an inductor. Thus, a tuning circuit can be configured.
FIG. 30 is a circuit diagram showing another configuration of the phase shift circuit including the LR circuit, and shows a configuration that can replace the phase shift circuit 110C in the previous stage of the tuning circuit 1 shown in FIG. The phase shift circuit 110L shown in the figure has a configuration in which the CR circuit composed of the capacitor 114 and the variable resistor 116 in the phase shift circuit 110C shown in FIG. 3 is replaced with an LR circuit composed of the variable resistor 116 and the inductor 117. is doing.
Therefore, the relationship between the input and output voltages of the phase shift circuit 110L shown in FIG. 30 is such that the voltage VC1 shown in FIG. 4 is changed to the voltage VR1 across the variable resistor 116 as shown in the vector diagram of FIG. The voltage VR1 shown in FIG. 4 can be rewritten as the voltage VL1 across the inductor 117.
Further, the phase shift amount φ3 of the phase shift circuit 110L is obtained by setting the time constant of the LR circuit formed by the inductor 117 and the variable resistor 116 to T₁(If the inductance of the inductor 117 is L and the resistance value of the variable resistor 116 is R, T₁= L / R), it is the same as φ1 shown in the above equation (6).
FIG. 32 is a circuit diagram showing another configuration of the phase shift circuit including the LR circuit, and shows a configuration that can replace the phase shift circuit 130C in the subsequent stage of the tuning circuit 1 shown in FIG. The phase shift circuit 130L shown in the figure has a configuration in which the CR circuit composed of the resistor 136 and the capacitor 134 in the phase shift circuit 130C shown in FIG. 5 is replaced with an LR circuit composed of the inductor 137 and the resistor 136. Yes.
Therefore, the relationship between the input and output voltages of the phase shift circuit 110L shown in FIG. 32 is such that the voltage VC2 shown in FIG. 6 is changed to the voltage VR2 across the resistor 136 as shown in the vector diagram of FIG. The voltage VR2 shown in the figure can be replaced with the voltage VL2 across the inductor 137, respectively.
Further, the phase shift amount φ4 of the phase shift circuit 130L is obtained by setting the time constant of the LR circuit constituted by the resistor 136 and the inductor 137 to T₂(If the resistance value of the resistor 136 is R and the inductance of the inductor 137 is L, T₂= L / R), it is the same as φ2 shown in the above equation (7).
As described above, each of the phase shift circuit 110L shown in FIG. 30 and the phase shift circuit 130L shown in FIG. 32 is equivalent to the phase shift circuits 110C and 130C shown in FIG. 3 or FIG. In the tuning circuit 1 shown in FIG. 2, the front phase shift circuit 110C is replaced with the phase shift circuit 110L shown in FIG. 30, and the rear phase shift circuit 130C is replaced with the phase shift circuit 130L shown in FIG. It is possible. The tuning frequency of the tuning circuit including the phase shift circuits 110L and 130L is proportional to, for example, the reciprocal R / L of the time constant of the LR circuit in each of the phase shift circuits 110L and 130L, in which the inductance L is integrated. Therefore, the tuning frequency can be easily increased by integrating the entire tuning circuit including the two phase shift circuits 110L and 130L.
In the tuning circuit 1 shown in FIG. 2, any one of the phase shift circuits 110C and 130C may be replaced with the phase shift circuits 110L and 130L shown in FIG. 30 or FIG. When a tuning circuit is configured by cascading a phase shift circuit including a CR circuit and a phase shift circuit including an LR circuit, and when the entire tuning circuit is integrated, fluctuations in the tuning frequency due to temperature changes are prevented. So-called temperature compensation becomes possible.
When the phase shift circuit 110C shown in FIG. 3 is compared with the phase shift circuit 110L shown in FIG. 30, the change in each phase shift amount when the gate voltage of the FET forming the variable resistor 116 is changed. The direction is reversed. For example, in the phase shift circuit 110C, when the gate voltage of the variable resistor 116 is raised and the voltage VR1 is lowered, the tuning frequency changes to the high frequency side. On the other hand, in the phase shift circuit 110L, when the gate voltage of the variable resistor 116 is raised and the voltage VR1 is lowered, the tuning frequency changes to the low frequency side. Therefore, when the phase shift circuit 110C is replaced with the phase shift circuit 110L, the connection between the two output terminals of the flip-flop 63 and the tristate buffers 700 and 702 in FIG. , 702 and 702, the direction of change in the control voltage applied from the frequency control circuit 2 to the tuning circuit 1 and the direction of change in the tuning frequency of the tuning circuit 1 are reversed. Some changes are required.
In the tuning circuit 1 shown in FIG. 2, when at least one of the front and rear phase shift circuits 110C and 130C is replaced with the phase shift circuits 110L and 130L shown in FIGS. 30 and 32, One of the voltage dividing circuits connected to the output terminal of the operational amplifier 112 or 132 in each phase shift circuit may be omitted. Alternatively, both of the voltage dividing circuits may be omitted, and the loss generated in the feedback loop of the tuning circuit 1 may be compensated by adjusting the resistance ratio of the resistors 118 and 120 and the resistance ratio of the resistors 138 and 140. .
Further, when the amplification operation is unnecessary, the subsequent voltage dividing circuit 160 of the subsequent phase shift circuit may be omitted, and the output of the subsequent phase shift circuit may be directly fed back to the previous stage side. Alternatively, the resistance value of the resistor 162 in the voltage dividing circuit 160 may be set to an extremely small value and the voltage dividing ratio may be set to 1.
[Second Modification of Tuning Circuit]
FIG. 34 is a circuit diagram showing a second modification of the tuning circuit. The tuning circuit 1A shown in the figure includes two phase shift circuits 210C and 230C that perform a total phase shift of 360 ° at a predetermined frequency by shifting the phase of an AC signal to be input by a predetermined amount, and a feedback resistor. 170 and the input resistor 174 (the input resistor 174 has a resistance value n times the resistance value of the feedback resistor 170) and the output (feedback signal) of the subsequent phase shift circuit 230C. An addition circuit that adds a signal (input signal) input to the input terminal 190 at a predetermined ratio is configured.
In the tuning circuit 1 shown in FIG. 2, the amplitude when the frequency of the input AC signal is changed by setting the resistance values of the resistor 118 and the resistor 120 in the preceding phase shift circuit 110C to be the same. The gain of the phase shift circuit 110C is set to a value larger than 1 by suppressing the change and connecting a voltage dividing circuit including resistors 121 and 123 to the output side of the operational amplifier 112. On the other hand, the preceding phase shift circuit 210C included in the tuning circuit 1A shown in FIG. 34 does not include a voltage dividing circuit in the phase shift circuit, and the resistance value of the resistor 120 'is higher than the resistance value of the resistor 118'. Is set to a large value, the gain of the phase shift circuit 210C is set to a value larger than one.
The same applies to the subsequent phase shift circuit 230C, and the gain of the phase shift circuit 230C is set to a value larger than 1 by setting the resistance value of the resistor 140 'larger than the resistance value of the resistor 138'. A feedback resistor 170, an output terminal 192, and a resistor 178 are connected to the output terminal of the phase shift circuit 230C.
In the tuning circuit 1A shown in FIG. 34, the output of the rear-stage phase shift circuit 230C is directly fed back. However, a voltage-dividing circuit is connected to the rear stage of the rear-stage phase-shift circuit 230C and the divided-voltage output is supplied. You may make it return via the feedback resistance 170. FIG.
By the way, as described above, when the value of each resistor is set and the gain of the phase shift circuit is set to a value larger than 1, gain fluctuations occur according to the frequency of the input signal. For example, considering the phase-shift circuit 210C in the previous stage, when the frequency of the input signal is low, the phase-shift circuit 210C is a voltage follower circuit, so the gain at this time is 1 time, whereas the frequency is high. Since the phase shift circuit 210C is an inverting amplifier, the gain at this time is -m times (m is the resistance ratio of the resistor 120 'and the resistor 118'), and when the frequency of the input signal changes, the phase shift circuit 210C The gain also changes and the amplitude variation of the output signal occurs.
Such amplitude fluctuations can be suppressed by connecting a resistor 119 to the inverting input terminal of the operational amplifier 112 and matching the gains when the frequency of the input signal is low and high. Specifically, when the resistance value of the resistor 118 ′ is r and the resistance value of the resistor 120 ′ is mr, the resistance value of the resistor 119 is set to mr / (m−1), so that the frequency of the input signal is 0. And the gains of the phase shift circuit 210C at the time of infinity can be matched. Similarly, the amplitude shift of the output signal can be suppressed by connecting the resistor 139 having a predetermined resistance value to the inverting input terminal of the operational amplifier 132 in the phase shift circuit 230C. Note that one end of each of the resistors 119 and 139 may be connected to a fixed potential other than the ground level.
[Third Modification of Tuning Circuit]
In the tuning circuit 1A shown in FIG. 34, the example in which the CR circuit is included in the phase shift circuits 210C and 230C has been described. However, a similar phase shift circuit can be configured when an LR circuit is included instead of the CR circuit.
FIG. 35 is a circuit diagram showing a configuration of a phase shift circuit including an LR circuit, and shows a configuration that can replace the phase shift circuit 210C in the previous stage of the tuning circuit 1A shown in FIG. The phase shift circuit 210L shown in the figure is configured by replacing the CR circuit comprising the capacitor 114 and the variable resistor 116 in the preceding phase shift circuit 210C shown in FIG. 34 with an LR circuit comprising the variable resistor 116 and the inductor 117. have.
Compared with the phase shift circuit 210C shown in FIG. 34 and the phase shift circuit 210L shown in FIG. 35, the change in each phase shift amount when the gate voltage of the FET forming the variable resistor 116 is changed. The direction is reversed. For example, in the phase shift circuit 210C, when the gate voltage of the variable resistor 116 is raised and the voltage across the variable resistor 116 is lowered, the tuning frequency changes to the high frequency side. On the other hand, in the phase shift circuit 210L, when the gate voltage of the variable resistor 116 is raised and the voltage across the variable resistor 116 is lowered, the tuning frequency changes to the low frequency side. Therefore, when replacing the phase shift circuit 210C with the phase shift circuit 210L, the connection between the two output terminals of the flip-flop 63 and the tristate buffers 700 and 702 in FIG. , 702 and 702, the direction of change in the control voltage applied from the frequency control circuit 2 to the tuning circuit 1 and the direction of change in the tuning frequency of the tuning circuit 1 are reversed. Some changes are required.
FIG. 36 is a circuit diagram showing another configuration of the phase shift circuit including the LR circuit, and shows a configuration that can be replaced with the phase shift circuit 230C in the subsequent stage of the tuning circuit 1A shown in FIG. . The phase shift circuit 230L shown in the figure has a configuration in which the CR circuit composed of the resistor 136 and the capacitor 134 in the subsequent phase shift circuit 230C shown in FIG. 34 is replaced with an LR circuit composed of the inductor 137 and the resistor 136. is doing.
As described above, the phase shift circuit 210L shown in FIG. 35 is equivalent to the previous phase shift circuit 210C shown in FIG. 34. In the tuning circuit 1A shown in FIG. The latter phase shift circuit 230C can be replaced with the phase shift circuit 230L shown in FIG. 36, respectively, in the phase shift circuit 210L shown in FIG. When the two phase shift circuits 210C and 230C are replaced with the phase shift circuits 210L and 230L, respectively, the tuning frequency can be easily increased by integrating the entire tuning circuit. Further, any one of the two phase shift circuits 210C and 230C may be replaced with the phase shift circuit 210L or 230L. In this case, there is an effect of suppressing the variation of the tuning frequency with respect to the temperature change.
By the way, the tuning circuit 1A shown in FIG. 34 prevents the amplitude fluctuation when the tuning frequency is varied by connecting the resistors 119 or 139 to the two phase shift circuits 210C and 230C, respectively. When the variable range is narrow, the amplitude fluctuation is reduced, so that the tuning circuit can be configured by removing the resistors 119 and 139 described above. Alternatively, only one of the resistors 119 or 139 can be removed to configure the tuning circuit.
[Fourth Modification of Tuning Circuit]
In the tuning circuits 1 and 1A described above, the loss of the loop gain of the feedback loop including the all-pass circuit including the two phase shift circuits 110C and the feedback resistor 170 is caused by the input impedance of the previous phase shift circuit 110C and the like. Therefore, in order to suppress the occurrence of loss due to the input impedance, a follower circuit including a transistor is further inserted in the previous stage such as the phase shift circuit 110C in the previous stage, and the signal fed back is passed through the follower circuit to the previous stage. You may make it input into a phase-shift circuit (for example, 110C, 110L, etc.).
FIG. 37 is a circuit diagram showing an example of a tuning circuit having a follower circuit therein. The tuning circuit 1B shown in the figure is different from the tuning circuit 1 shown in FIG. 2 in that a follower circuit 50 including a transistor is inserted further before the phase-shift circuit 110C at the previous stage. The follower circuit 50 shown in FIG. 37 is a so-called source follower circuit, but may be an emitter follower circuit. Further, in FIG. 37, by setting the voltage dividing ratio of the voltage dividing circuit 160 to 1 or omitting the voltage dividing circuit 160 itself, only the tuning operation is performed without performing the amplification operation by the entire tuning circuit. It may be.
As described above, if a transistor follower circuit is cascade-connected to the previous stage such as the phase shift circuit 110C of the previous stage, the resistance values of the feedback resistor 170 and the input resistor 174 are larger than those of the tuning circuit 1 of FIG. can do. In particular, when the entire tuning circuit is integrated on a semiconductor substrate, if the resistance value of the feedback resistor 170 or the like is to be reduced, the area occupied by the element must be increased. desirable. Therefore, in the case of integration, it is effective to connect a follower circuit 50 as shown in FIG.
[Fifth Modification of Tuning Circuit]
In the tuning circuit 1 shown in FIG. 2, the phase shift amount of the two phase shift circuits 110C and 130C is 360 °, but the phase shift circuits 110C and 130C connected in cascade do not shift the phase. A tuning circuit may be configured by connecting circuits.
FIG. 38 is a circuit diagram showing a configuration of a tuning circuit 1C in which a non-inverting circuit 150 is connected to the previous stage of two phase shift circuits. As shown in the figure, the tuning circuit 1C includes a phase shift circuit 310C having a configuration in which the resistors 121 and 123 are omitted from the phase shift circuit 110C shown in FIG. 3, and a phase shift circuit 130C shown in FIG. Phase shift circuit 330C having a configuration in which resistors 141 and 143 are omitted, non-inverting circuit 150 connected to the previous stage of phase shift circuit 310C, voltage dividing circuit 160 including resistors 162 and 164, feedback resistor 170, and input resistance 174, and an addition circuit composed of 174.
The phase shift circuits 310C and 330C shown in FIG. 38 have the same configuration as the phase shift circuits 110C and 130C shown in FIG. 3 except that the voltage dividing circuit is not connected to the output terminal of the operational amplifier 112 or 132. The transfer function and the phase shift amount are the same as those of the phase shift circuits 110C and 130C. However, in the formula (2), a₁= 1, in formula (3), a₂= 1.
The non-inverting circuit 150 includes an operational amplifier 152 in which an AC signal is input to a non-inverting input terminal and an inverting input terminal is grounded via a resistor 154, and a resistor connected between the inverting input terminal and the output terminal of the operational amplifier 152. 156. The operational amplifier 152 has a predetermined amplification degree determined by the resistance ratio of the two resistors 154 and 156.
The phase shift circuit 310C has a gain of 1 because the resistance values of the resistors 118 and 120 are the same. Similarly, the phase shift circuit 330C also has a gain of 1 because the resistance values of the resistors 138 and 140 are the same. Therefore, in the tuning circuit 1C described above, the gain of the non-inverting circuit 150 described above is set to a value larger than 1 instead of gaining each phase shift circuit.
The non-inverting circuit 150 having such a configuration outputs the input signal without changing the phase, and adjusting the gain compensates for the attenuation of the signal amplitude by the voltage dividing circuit 160 and the loss generated in the feedback loop. It becomes easy. The non-inverting circuit 150 also functions as a buffer connected to the preceding stage of the preceding phase shift circuit 210C, similarly to the follower circuit including the transistors described above.
The non-inverting circuit 150 shown in FIG. 38 may be connected to the preceding stage of the tuning circuits 1 and 1A shown in FIG. 2 and FIG.
[Sixth Modification of Tuning Circuit]
Each of the tuning circuits 1, 1A, 1B, and 1C described above performs a predetermined tuning operation at a frequency at which the sum of the phase shift amounts by the two phase shift circuits is 360 °, but basically performs the same operation. By configuring a tuning circuit by combining two phase shift circuits, a predetermined tuning operation may be performed at a frequency at which the total amount of phase shift by the two phase shift circuits is 180 °.
FIG. 39 is a circuit diagram showing a sixth modification of the tuning circuit, in which a phase shift circuit 310C ′ is connected in place of the latter phase shift circuit 330C in FIG. The inverter circuit 180 is connected. The rear-stage phase shift circuit 310C ′ has the same configuration as the front-stage phase shift circuit 310C, except that a resistor 115 having a fixed resistance value is connected instead of the variable resistor 116.
The phase inverting circuit 180 includes an operational amplifier 182 in which an input AC signal is input to an inverting input terminal via a resistor 184 and a non-inverting input terminal is grounded, and between the inverting input terminal and the output terminal of the operational amplifier 182. And a resistor 186 connected to the. When an AC signal is input to the inverting input terminal of the operational amplifier 182 via the resistor 184, a reversed-phase signal whose phase is reversed is output from the output terminal of the operational amplifier 182. This reversed-phase signal is output from the preceding phase shift circuit. Input to 310C. The phase inversion circuit 180 has a predetermined amplification degree determined by the resistance ratio of the two resistors 184 and 186, and a gain larger than 1 is obtained by making the resistance value of the resistor 186 larger than the resistance value of the resistor 184. Is obtained.
By the way, as described above, each of the two phase shift circuits 310C and 310C ′ changes from 180 ° to 360 ° in the clockwise direction with reference to the input voltage Ei as the frequency ω of the input signal changes from 0 to ∞. The phase shifts. When the time constants of the CR circuits in the two phase shift circuits 310C and 310C ′ are the same (this is T), each of the two phase shift circuits 310C and 310C ′ has a frequency of ω = 1 / T. The phase shift amount at is 270 °. Accordingly, the phase is shifted by 270 ° × 2 = 540 ° (= 180 °) by the whole of the two phase shift circuits 310C and 310C ′, and the phase inversion circuit is connected to the preceding stage of the two phase shift circuits 310C and 310C ′. Since the phase is inverted by 180, as a whole, a signal in which the phase makes a round and the phase shift amount becomes 360 ° is output from the subsequent phase shift circuit 310C ′.
In the tuning circuit 1D shown in FIG. 39, the gain of the phase inverting circuit 180 described above is set to a value larger than 1 instead of gaining each phase shift circuit, and the signal amplitude of the voltage dividing circuit 160 is increased. It becomes easy to compensate for the loss caused by the attenuation or the feedback loop.
[Seventh Modification of Tuning Circuit]
The tuning circuit 1D shown in FIG. 39 shows an example in which the phase shift circuits 310C and 310C ′ are cascade-connected, but the tuning operation is also performed when the phase shift circuits 330C and 330C ′ shown in FIG. 38 are cascade-connected. Can be done.
FIG. 40 is a circuit diagram showing a seventh modification of the tuning circuit. The tuning circuit 1E shown in the figure is obtained by cascading phase shift circuits 330C 'and 330C instead of the phase shift circuits 310C and 310C' of FIG. The front-stage phase shift circuit 330C ′ has the same configuration as that of the rear-stage phase shift circuit 330C except that a variable resistor 135 configured by an FET or the like is connected instead of the resistor 136.
As shown in FIG. 6, each of the phase shift circuits 330C and 330C ′ in FIG. 40 has a clockwise direction from 0 ° with respect to the input voltage Ei as the frequency ω of the input signal changes from 0 to ∞. The phase shifts up to 180 °. When the time constants of the CR circuits in the two phase shift circuits 330C are the same (this is assumed to be T), the phase in each of the two phase shift circuits 330C ′ and 330C at a frequency of ω = 1 / T. The shift amount is 90 °. Therefore, the phase is shifted by 180 ° by the whole of the two phase shift circuits 330C ′ and 330C, and the phase is inverted by the phase inversion circuit 180 connected to the preceding stage of the two phase shift circuits 330C ′ and 330C. As a result, a signal whose phase shifts to a phase shift amount of 360 ° is output from the phase-shift circuit 330C in the subsequent stage.
Similarly to the tuning circuit 1D shown in FIG. 39, in the tuning circuit 1E described above, the gain of the phase inverting circuit 180 described above is set to a value larger than 1 instead of gaining each phase shift circuit. Therefore, it becomes easy to compensate for the attenuation of the signal amplitude by the voltage dividing circuit 160 and the loss generated in the feedback loop.
Further, in each of the tuning circuits 1C, 1D, and 1E shown in FIGS. 38 to 40, the two phase shift circuits are configured including the CR circuit, but may be configured including the LR circuit. . For example, in the tuning circuit 1C shown in FIG. 38, the previous phase shift circuit 310C is replaced with a phase shift circuit in which the voltage dividing circuit is omitted from the phase shift circuit 110L shown in FIG. 30, and the subsequent phase shift circuit 330C. May be replaced with a phase shift circuit in which the voltage dividing circuit is omitted from the phase shift circuit 130L shown in FIG.
When the phase shift circuit 310C shown in FIG. 38 and the phase shift circuit 110L shown in FIG. 30 are compared, the change of each phase shift amount when the gate voltage of the FET forming the variable resistor 116 is changed. The direction is reversed. For example, in the phase shift circuit 310C, when the gate voltage of the variable resistor 116 is raised and the voltage across the variable resistor 116 is lowered, the tuning frequency changes to the high frequency side. On the other hand, in the phase shift circuit 110L, when the gate voltage of the variable resistor 116 is raised and the voltage across the variable resistor 116 is lowered, the tuning frequency changes to the low frequency side. Therefore, when the previous phase shift circuit shown in FIG. 38 or 39 is replaced with a phase shift circuit in which the voltage dividing circuit is omitted from the phase shift circuit 110L shown in FIG. 30, in FIG. Tuning is performed from the frequency control circuit 2 by switching the connection between the two output terminals of the flip-flop 63 and the tristate buffers 700 and 702, or by switching the connection destinations of the output terminals of the two tristate buffers 700 and 702 with each other. Some change is required so that the direction of change in the control voltage applied to the circuit 1 is opposite to the direction of change in the tuning frequency of the tuning circuit 1.
In the tuning circuits 1C, 1D, and 1E shown in FIGS. 38 to 40, if it is desired to perform only the tuning operation without amplifying the signal amplitude, the voltage dividing circuit 160 may be omitted. Further, a voltage dividing circuit may be connected to at least one output terminal of the operational amplifier in the two phase shift circuits. For example, in the tuning circuit 1D of FIG. 39, if a voltage dividing circuit is connected to the output terminal of the operational amplifier 112 in the previous phase shift circuit 310C and the output terminal of the operational amplifier 132 in the subsequent phase shift circuit 330C, This is the same as the configuration in which the non-inverting circuit 150 is connected to the preceding stage of the preceding phase shift circuit 110C in the tuning circuit 1 shown in FIG.
Further, the connection positions of the non-inverting circuit 150 and the phase inverting circuit 180 shown in FIGS. 38 to 40 are not limited to the previous stage side of the cascaded phase shifting circuit, You may connect to the back | latter stage side of the back | latter stage phase shift circuit further.
[Eighth Modification of Tuning Circuit]
Any of the first to seventh modifications of the tuning circuit described above includes an operational amplifier inside the phase shift circuit, but it is also possible to configure the phase shift circuit using a transistor instead of the operational amplifier.
The tuning circuit 1F shown in FIG. 41 includes two phase shift circuits 410C and 430C that perform a total phase shift of 360 ° at a predetermined frequency by shifting the phase of the AC signal to be input by a predetermined amount. A non-inverting circuit 450 that amplifies and outputs with a predetermined amplification without changing the phase of the output signal of the phase circuit 430C, and a voltage dividing circuit 160 composed of resistors 162 and 164 provided at the subsequent stage of the non-inverting circuit 450; A voltage dividing output (feedback signal) and an input of the voltage dividing circuit 160 are input through the feedback resistor 170 and the input resistor 174 (the input resistor 174 has a resistance value n times that of the feedback resistor 170). An addition circuit that adds a signal (input signal) input to the terminal 190 at a predetermined ratio is configured.
The capacitor 172 connected in series with the feedback resistor 170 and the capacitor 176 inserted between the input resistor 174 and the input terminal 190 are both for blocking DC current, and the impedance is extremely small at the operating frequency. That is, it has a large capacitance.
FIG. 42 shows an extracted configuration of the preceding phase shift circuit 410C shown in FIG. The phase-shift circuit 410C in the previous stage shown in the figure includes an FET 412 whose gate is connected to the input terminal 122, a capacitor 414 and a variable resistor 416 connected in series between the source and drain of the FET 412, and the drain of the FET 412 and the positive polarity. The resistor 418 is connected between the power source and the resistor 420 is connected between the source of the FET 412 and the ground. Note that at least one of the FET 412 and the later-described FET 432 may be replaced with a bipolar transistor.
Here, the resistance values of the two resistors 418 and 420 connected to the source and drain of the FET 412 described above are set to be substantially equal, and the phase is matched when focusing on the AC component of the input voltage applied to the input terminal 122. The output signal is output from the source of the FET 412 and the signal whose phase is inverted (the phase is shifted by 180 °) is output from the drain of the FET 412.
Note that the resistor 426 in the phase shift circuit 410 shown in FIG. 41 is for applying an appropriate bias voltage to the FET 412. Further, for example, as shown in FIG. 42, the variable resistor 416 uses a channel formed between the source and drain of a junction type FET as a resistor, and the resistance value has a certain range by varying the gate voltage. Can be changed arbitrarily.
In the phase shift circuit 410C having such a configuration, when a predetermined AC signal is input to the input terminal 122, that is, when a predetermined AC voltage (input voltage) is applied to the gate of the FET 412, the source of the FET 412 is applied. An AC voltage having the same phase as the input voltage appears. On the other hand, an AC voltage having the same amplitude as the voltage appearing at the source and having a phase opposite to that of the input voltage appears at the drain of the FET 412. The amplitude of the AC voltage appearing at the source and the drain is assumed to be Ei.
A series circuit (CR circuit) composed of a variable resistor 416 and a capacitor 414 is connected between the source and drain of the FET 412. Therefore, a signal obtained by synthesizing each of the voltages appearing at the source and drain of the FET 412 via the variable resistor 416 or the capacitor 414 is output from the output terminal 124.
FIG. 43 is a vector diagram showing the relationship between the input / output voltage of the preceding phase shift circuit 410C and the voltage appearing in the capacitor and the like.
Since an AC voltage having the same phase and opposite phase as the input voltage and having a voltage amplitude of Ei appears at the source and drain of the FET 412, the potential difference (AC component) between the source and drain is 2Ei. Further, the voltage VC1 appearing at both ends of the capacitor 414 and the voltage VR1 appearing at both ends of the variable resistor 416 are out of phase with each other by 90 °. Is equal to
Therefore, as shown in FIG. 43, a right triangle that forms two sides where the voltage VC1 across the capacitor 414 and the voltage VR1 across the variable resistor 416 are orthogonal is formed with twice the voltage Ei as the hypotenuse. . Therefore, when the amplitude of the input signal is constant and only the frequency changes, the both-ends voltage VC1 of the capacitor 414 and the both-ends voltage VR1 of the variable resistor 416 change along the circumference of the semicircle shown in FIG.
If the potential difference between the connection point of the capacitor 414 and the variable resistor 416 and the ground level is taken out as the output voltage Eo, this output voltage Eo starts from the center point in the semicircle shown in FIG. It can be expressed by a vector whose end point is one point on the circumference where VC1 and voltage VR1 intersect, and its size is equal to the radius Ei of the semicircle. Moreover, even if the frequency of the input signal changes, the end point of this vector only moves on the circumference, so that a stable output whose output amplitude does not change according to the frequency can be obtained.
As is clear from FIG. 43, the voltage VR1 and the voltage VC1 intersect at right angles on the circumference, so theoretically, the phase difference between the input voltage applied to the gate of the FET 412 and the voltage VR1 is the frequency. As ω changes from 0 to ∞, it changes from 270 ° to 360 ° in the clockwise direction with reference to the voltage Ei in phase with the input voltage. The phase shift amount φ5 of the entire phase shift circuit 410C changes from 180 ° to 360 ° depending on the frequency. In addition, the phase shift amount φ5 can be changed by changing the resistance value of the variable resistor 416.
The transfer function of the phase shift circuit 410C shown in FIG. 42 is the time constant of the CR circuit composed of the capacitor 414 and the variable resistor 416 as T₁(When the capacitance of the capacitor 414 is C and the resistance value of the variable resistor 416 is R, T₁= CR), K2 shown in equation (2) can be applied as it is (however, a₁<1) The phase shift amount φ5 shown in FIG. 43 is also the same as φ1 shown in the above equation (6).
Similarly, FIG. 44 shows an extracted configuration of the latter phase shift circuit 430C shown in FIG. The latter phase shift circuit 430C shown in the figure includes an FET 432 whose gate is connected to the input terminal 142, a capacitor 434 and a resistor 436 connected in series between the source and drain of the FET 432, the drain of the FET 432, and a positive power source. And a resistor 440 connected between the source of the FET 432 and the ground.
Similarly to the phase shift circuit 410C shown in FIG. 42, the resistance values of the two resistors 438 and 440 connected to the source and drain of the FET 432 shown in FIG. Focusing on the AC component of the applied input voltage, a signal having the same phase is output from the source of the FET 432 and a signal having an inverted phase is output from the drain of the FET 432.
The resistor 446 in the phase shift circuit 430C shown in FIG. 41 is for applying an appropriate bias voltage to the FET 432. The capacitor 148 provided on the input side of the phase shift circuit 430C is for DC current blocking that removes a DC component from the output of the phase shift circuit 410C, and only the AC component is input to the phase shift circuit 430C.
In the phase shift circuit 430C having such a configuration, when a predetermined AC signal is input to the input terminal 142, that is, when a predetermined AC voltage (input voltage) is applied to the gate of the FET 432, the source of the FET 432 is applied. An AC voltage having the same phase as the input voltage appears. On the other hand, an AC voltage having the same amplitude as that of the voltage appearing at the source and opposite in phase to the input voltage appears at the drain of the FET 432. The amplitude of the AC voltage appearing at the source and the drain is assumed to be Ei.
A series circuit (CR circuit) constituted by a capacitor 434 and a resistor 436 is connected between the source and drain of the FET 432. Therefore, a signal obtained by synthesizing the voltages appearing at the source and drain of the FET 432 via the capacitor 434 or the resistor 436 is output from the output terminal 144.
FIG. 45 is a vector diagram showing the relationship between the input / output voltage of the latter-stage phase shift circuit 430C and the voltage appearing in the capacitor and the like.
Since an AC voltage having the same phase and opposite phase as the input voltage and having a voltage amplitude of Ei appears at the source and drain of the FET 432, the potential difference between the source and drain becomes 2Ei. Further, the voltage VR2 appearing at both ends of the resistor 436 and the voltage VC2 appearing at both ends of the capacitor are out of phase with each other by 90 °, and these are added in a vector form equal to the potential difference 2Ei between the source and drain of the FET 432. Become.
Therefore, as shown in FIG. 45, a right triangle that forms two sides in which the voltage VR2 across the resistor 436 and the voltage VC2 across the capacitor 434 are orthogonal is formed with twice the voltage Ei as the hypotenuse. Therefore, when the amplitude of the input signal is constant and only the frequency changes, the voltage VR2 across the resistor 436 and the voltage VC2 across the capacitor 134 change along the circumference of the semicircle shown in FIG.
Assuming that the potential difference between the connection point of the resistor 436 and the capacitor 434 and the ground level is taken out as the output voltage Eo, this output voltage Eo starts from the center point in the semicircle shown in FIG. It can be represented by a vector whose end point is one point on the circumference where VC2 intersects, and its size is equal to the radius Ei of the semicircle. Moreover, even if the frequency of the input signal changes, the end point of this vector only moves on the circumference, so that a stable output whose output amplitude does not change according to the frequency can be obtained.
As apparent from FIG. 45, since the voltage VR2 and the voltage VC2 intersect at right angles on the circumference, the phase difference between the input voltage applied to the gate of the FET 432 and the voltage VC2 is theoretically the frequency. As ω changes from 0 to ∞, it changes from 0 ° to 90 °. Then, the phase shift amount φ6 of the entire phase shift circuit 430C changes from 0 ° to 180 ° depending on the frequency.
The transfer function of the phase shift circuit 430C shown in FIG. 44 is the time constant of the CR circuit composed of the capacitor 434 and the variable resistor 436 as T₂(If the capacitance of the capacitor 434 is C and the resistance value of the variable resistor is R, T₂= CR), K3 shown in equation (3) can be applied as it is (however, a₂<1) The phase shift amount φ6 shown in FIG. 45 is also the same as φ2 shown in the above equation (7).
In this way, the phase is shifted by a predetermined amount in each of the two phase shift circuits 410C and 430C, and as shown in FIGS. 43 and 45, the two phase shift circuits 410C and 430C as a whole at a predetermined frequency. A signal having a total phase shift amount of 360 ° is output.
41 has an FET 452 in which a resistor 454 is connected between the drain and the positive power source, and a resistor 456 is connected between the source and the ground, and a base is connected to the drain of the FET 452. And a transistor 458 whose collector is connected to the source via a resistor 460 and a resistor 462 for applying an appropriate bias voltage to the FET 452. Note that the capacitor 164 provided in the front stage of the non-inverting circuit 450 shown in FIG. 41 is for blocking a DC current from the output of the subsequent phase shift circuit 430C, and only the AC component is the non-inverting circuit 450. Is input.
The FET 452 outputs a reverse-phase signal from the drain when an AC signal is input to the gate. Further, when the signal of the opposite phase is input to the base, the transistor 458 outputs the signal of the same phase from the collector when the signal is further inverted, that is, the phase of the signal input to the gate of the FET 452 is considered as a reference. The in-phase signal is output from the non-inverting circuit 450.
The output of the non-inverting circuit 450 is taken out from the output terminal 192 as the output of the tuning circuit 1, and a signal obtained by passing the output of the non-inverting circuit 450 through the voltage dividing circuit 160 through the feedback resistor 170 is shifted to the previous phase. It is fed back to the input side of the circuit 410C. Then, the fed back signal and the signal input via the input resistor 174 are added, and the voltage of the added signal is input to the input terminal (the input terminal 122 shown in FIG. 42) of the preceding phase shift circuit 410C. ) Is applied.
Further, the gain of the non-inverting circuit 450 described above is determined by the resistance values of the resistors 454, 456, and 460 described above, and the two phase shift circuits shown in FIG. 41 are adjusted by adjusting the resistance values of these resistors. 410C, 430C, the attenuation by the voltage dividing circuit 160 and the loss generated in the feedback loop are compensated, and the loop gain of the entire tuning circuit is set to 1 or less.
Further, since the output signal of the non-inverting circuit 450 before being input to the voltage dividing circuit 160 is taken out from the output terminal 192 of the tuning circuit 1, the tuning circuit 1F itself can have gain, The signal amplitude can be amplified simultaneously with the operation.
[Ninth Modification of Tuning Circuit]
The tuning circuit shown in FIG. 41 includes a CR circuit in each of the phase shift circuits 410C and 430C. However, the tuning circuit is replaced with a phase shift circuit in which the CR circuit is replaced with an LR circuit composed of a resistor and an inductor. It is also possible to configure.
FIG. 46 is a circuit diagram showing a configuration of a phase shift circuit including an LR circuit, and shows a configuration that can replace the phase shift circuit 410C in the previous stage of the tuning circuit 1F shown in FIG. The phase shift circuit 410L shown in the figure is configured by replacing the CR circuit composed of the capacitor 414 and the variable resistor 416 in the preceding phase shift circuit 410C shown in FIG. 41 with an LR circuit composed of the variable resistor 416 and the inductor 417. The resistance values of the resistor 418 and the resistor 420 are set to the same value. Note that a capacitor 419 inserted between the inductor and the drain of the FET 412 is for DC current blocking.
As shown in the vector diagram of FIG. 47, the relationship between the input / output voltage and the like of the phase shift circuit 410L described above is shown in FIG. 43 by replacing the voltage VC1 shown in FIG. 43 with the voltage VR1 across the variable resistor 416. It can be considered that the voltage VR1 is replaced with the voltage VL1 across the inductor 417, respectively.
Also, the transfer function of the phase shift circuit 410L shown in FIG. 46 indicates the time constant of the LR circuit composed of the inductor 417 and the variable resistor 416 as T₁(Inductor 417 has an inductance L and variable resistor 416 has a resistance R, T₁= L / R), K2 shown in the equation (2) can be applied as it is (however, a₁<1) The phase shift amount φ7 shown in FIG. 47 is also the same as φ1 shown in the above equation (6).
Therefore, the phase shift circuit 410L shown in FIG. 46 is basically equivalent to the phase shift circuit 410C shown in FIG. 42, and the phase shift circuit 410C shown in FIG. The circuit 410L can be replaced.
Compared with the phase shift circuit 410C shown in FIG. 42 and the phase shift circuit 410L shown in FIG. 46, the change of each phase shift amount when the gate voltage of the FET forming the variable resistor 416 is changed. The direction is reversed. For example, in the phase shift circuit 410C, when the gate voltage of the variable resistor 416 is raised and the voltage VR1 is lowered, the tuning frequency changes to the high frequency side. On the other hand, in the phase shift circuit 410L, when the gate voltage of the variable resistor 416 is increased to lower the voltage VR1, the tuning frequency changes to the low frequency side. Therefore, when replacing the phase shift circuit 410C with the phase shift circuit 410L, the connection between the two output terminals of the flip-flop 63 and the tristate buffers 700 and 702 in FIG. 702, so that the direction of change in the control voltage applied from the frequency control circuit 2 to the tuning circuit is opposite to the direction of change in the tuning frequency of the tuning circuit. Some changes are required.
FIG. 48 is a circuit diagram showing another configuration of the phase shift circuit including the LR circuit, and shows a configuration that can be replaced with the phase shift circuit 430C in the subsequent stage of the tuning circuit 1F shown in FIG. The phase shift circuit 430L shown in the figure has a configuration in which the CR circuit composed of the capacitor 434 and the resistor 436 in the subsequent phase shift circuit 430C shown in FIG. 44 is replaced with an LR circuit composed of the resistor 436 and the inductor 437. The resistance values of the resistor 438 and the resistor 440 are set to the same value. Note that a capacitor 439 inserted between the resistor 436 and the drain of the FET 432 is for DC current blocking.
As shown in the vector diagram of FIG. 49, the voltage VR2 shown in FIG. 45 is changed to the voltage VL2 across the inductor 437, and the voltage shown in FIG. It can be considered that VC2 is replaced with the voltage VR2 across the variable resistor 36, respectively.
The transfer function of the phase shift circuit 430L shown in FIG. 48 is the time constant of the LR circuit composed of the resistor 436 and the inductor 437 as T₂(If the resistance value of the resistor 436 is R and the inductance of the inductor 437 is L, T₂= L / R), K3 shown in the equation (3) can be applied as it is (however, a₂<1) The phase shift amount φ8 shown in FIG. 49 is also the same as φ2 shown in the above equation (7).
Therefore, the phase shift circuit 430L shown in FIG. 48 is basically equivalent to the phase shift circuit 430C shown in FIG. 44, and the phase shift circuit 430C shown in FIG. 44 is changed to the phase shift circuit 430C shown in FIG. It can be replaced with the circuit 430L.
Thus, one or both of the two phase shift circuits 410C and 430C shown in FIG. 41 can be replaced with the phase shift circuits 410L and 430L shown in FIGS. When both of the two phase shift circuits 410C and 430C are replaced by the phase shift circuits 410L and 430L, the tuning frequency can be easily increased by integrating the entire tuning circuit.
In addition, when only one of the two phase shift circuits 410C and 430C is replaced with the phase shift circuit 410L or 430L, the entire tuning circuit including the inductor constituting the LR circuit or excluding this inductor is integrated. In this case, so-called temperature compensation that prevents fluctuations in the tuning frequency due to temperature changes becomes possible.
Further, when at least one of the phase shift circuits 410C and 430C shown in FIG. 41 is replaced with the phase shift circuit 410L or 430L, the voltage dividing circuit 160 is omitted and the output of the subsequent phase shift circuit is directly transferred to the front stage. You may return. Alternatively, the resistor 162 in the voltage dividing circuit 160 may be removed and only the resistor 164 may be used. When the voltage dividing circuit 160 is omitted or the resistor 162 is removed, only the tuning operation can be performed.
[Tenth Modification of Tuning Circuit]
FIG. 50 is a circuit diagram showing another modification of the tuning circuit. The tuning circuit 1G shown in the figure includes two phase shift circuits 410C and 410C ′ that perform a total phase shift of 180 ° at a predetermined frequency by shifting the phase of an AC signal to be input by a predetermined amount, and a subsequent stage. A phase inverting circuit 480 that further inverts the phase of the output signal of the phase shift circuit 410C ′, and a signal (feedback signal) output from the phase inverting circuit 480 via the feedback resistor 170 and the input resistor 174, and an input terminal. And an addition circuit that adds a signal (input signal) input to 190 at a predetermined ratio.
The phase shift circuit 410C of the previous stage has the detailed configuration and the input / output phase relationship as described with reference to FIGS. 42 and 43. For example, the time constant of the CR circuit including the capacitor 414 and the variable resistor 416 is expressed by T₁Then, ω = 1 / T₁The phase shift amount φ5 at the frequency of 270 ° is 270 ° in the clockwise direction (phase delay direction).
Further, the latter-stage phase shift circuit 410C ′ has the same basic configuration as the previous-stage phase shift circuit 410C, and the variable resistor 416 in the phase shift circuit 410C is replaced with a resistor 415 having a fixed resistance value. have. Therefore, for example, the time constant of the CR circuit composed of the resistor 415 and the capacitor 414 is expressed as T_ThreeThen, ω = 1 / T_ThreeThe phase shift amount φ5 ′ at the frequency of 270 ° is 270 ° in the clockwise direction (phase delay direction).
In this way, the sum of the phase shift amounts in the phase delay direction by the two phase shift circuits 410C and 410C ′ as a whole becomes φ5 + φ5 ′ = 270 ° + 270 ° = 540 ° (= 180 °).
The phase inversion circuit 480 includes an FET 482 in which a resistor 484 is connected between the drain and the positive power supply, and a resistor 486 is connected between the source and the ground, and a resistor 488 that applies a predetermined bias voltage to the gate of the FET 482. It is comprised including. When an AC signal is input to the gate of the FET 482, a reverse-phase signal having an inverted phase is output from the drain of the FET 482. The phase inversion circuit 480 has a predetermined gain determined by the resistance ratio of the two resistors 484 and 486.
In this way, at a predetermined frequency, the phase is shifted by 180 ° by the two phase shift circuits 410C and 410C ′, and the phase is inverted by the phase inverter circuit 480 connected to the subsequent stage. The total shift amount is 360 °. Therefore, the output of the phase inverter circuit 480 is fed back to the input side of the preceding phase shift circuit 410C via the feedback resistor 170, and the signal input via the input resistor 174 is added to this feedback signal, and the phase inverter circuit 480 is added. By adjusting the gain, a tuning operation similar to that of the tuning circuit 1 shown in FIG. 2 is performed.
In the tuning circuit 1G shown in FIG. 50, the output of the phase inverting circuit 480 is fed back via the feedback resistor 170. However, like the tuning circuit 1F shown in FIG. The voltage dividing circuit 160 may be connected to the subsequent stage.
[Eleventh Modification of Tuning Circuit]
FIG. 51 is a circuit diagram showing another modified example of the tuning circuit, and is configured to include the latter-stage phase shift circuit 430C shown in FIG. 41, contrary to FIG.
The tuning circuit 1H shown in FIG. 51 includes two phase shift circuits 430C ′ and 430C that perform a total phase shift of 180 ° at a predetermined frequency by shifting the phase of the AC signal that is input by a predetermined amount, A signal (feedback signal) output from the phase inverting circuit 480 via the phase inverting circuit 480, which further inverts the phase of the output signal of the phase-shift circuit 430C in the subsequent stage, and the feedback resistor 170 and the input resistor 174, respectively And an addition circuit that adds a signal (input signal) input to 190 at a predetermined ratio.
The detailed configuration and the input / output phase relationship of the latter-stage phase shift circuit 430C are as described with reference to FIGS. 44 and 45. For example, the time constant of the CR circuit composed of the capacitor 434 and the resistor 436 is set to T₂Then, ω = 1 / T₂The phase shift amount φ6 at the frequency of 90 ° is 90 ° in the clockwise direction (phase delay direction).
The basic phase of the previous phase shift circuit 430C ′ is the same as that of the latter phase shift circuit 430C, and the resistance value of the resistor 435 in the phase shift circuit 430C is changed by a control voltage applied from the outside. A possible variable resistor 436 is replaced. Therefore, for example, the time constant of the CR circuit composed of the variable resistor 436 and the capacitor 434 is set to T_FourThen, ω = 1 / T_FourThe phase shift amount φ6 ′ at the frequency of 90 ° is 90 ° in the clockwise direction.
As described above, at a predetermined frequency, the phase is shifted by 180 ° by the two phase shift circuits 430C ′ and 430C, and the phase is inverted by the phase inverter circuit 480 connected to the subsequent stage. The total shift amount is 360 °. Therefore, the output of the phase inverting circuit 480 is fed back to the input side of the preceding phase shift circuit 430C ′ via the feedback resistor 170, and the signal input via the input resistor 174 is added to this feedback signal, and the phase inverting circuit. By adjusting the gain of 480, the same tuning operation as the tuning circuit 1 shown in FIG. 2 is performed.
As with the tuning circuit shown in FIG. 41, in the tuning circuit shown in FIG. 51, the voltage dividing circuit 160 is connected to the subsequent stage of the phase inverting circuit 480 so that amplification is performed simultaneously with the tuning. Good.
By the way, the above-described various tuning circuits 1F, 1G, 1H, etc. are composed of two phase shift circuits and non-inversion circuits or two phase shift circuits and phase inversion circuits. A predetermined tuning operation is performed by setting the total phase shift amount to 360 ° at a predetermined frequency. Therefore, focusing only on the phase shift amount, there is a certain degree of freedom in the order in which the three circuits are connected, and the connection order can be determined as necessary.
Further, in the tuning circuits 1G and 1H shown in FIGS. 50 and 51, the example in which the CR circuit is included in the phase shift circuit is shown. However, the phase shift circuit in which the LR circuit is included is cascaded to perform tuning. A circuit may be configured. For example, the phase shift circuit 410L shown in FIG. 46 is connected in place of the preceding phase shift circuit 410C of the tuning circuit shown in FIG. 50, and the variable resistor 116 of the phase shift circuit 410L is used instead of the subsequent phase shift circuit 410C ′. A phase shift circuit in which the resistance value is replaced with a fixed resistance value may be connected. Alternatively, instead of the phase shift circuit 430C ′ in the preceding stage of the tuning circuit shown in FIG. 51, a phase shift circuit in which the resistor 436 of the phase shift circuit 430L shown in FIG. A phase shift circuit 430L may be connected instead of 430C.
[Twelfth Modification of Tuning Circuit]
FIG. 52 is a circuit diagram showing a twelfth modification of the tuning circuit. The tuning circuit 1J shown in the figure includes a non-inverting circuit 550 that outputs the input AC signal without changing the phase thereof, and each of them shifts the phase of the input signal by a predetermined amount so that a total of 360 ° is obtained at a predetermined frequency. Two voltage shifting circuits 510C and 530C that perform phase shift, a voltage dividing circuit 160 that includes resistors 162 and 164 provided further downstream of the latter phase shifting circuit 530C, a feedback resistor 170 and an input resistor 174 (input resistor 174) , Each having a resistance value that is n times that of the feedback resistor 170), and the voltage output of the voltage divider circuit 160 (feedback signal) and the signal input to the input terminal 190 (input signal) And an adder circuit for adding them at a predetermined ratio.
Note that the non-inverting circuit 550 functions as a buffer circuit, and is provided to prevent loss of a signal or the like that occurs when the preceding phase shift circuit 510C and the above-described adding circuit are directly connected. The non-inverting circuit 550 is configured by, for example, an emitter follower circuit or a source follower circuit. When the element constant of each element such as the feedback resistor 170 is selected so as to minimize the loss or the like when directly connected, the non-inverting circuit 550 may be omitted to configure the tuning circuit. .
FIG. 53 shows an extracted configuration of the previous phase shift circuit 510C shown in FIG. The preceding phase shift circuit 510C shown in the figure shifts the phase of the signal input to the input terminal 122 by a predetermined amount by a differential amplifier 512 that amplifies and outputs the differential voltage of two inputs with a predetermined amplification degree. The voltage level of the capacitor 514 and the variable resistor 516 input to the non-inverting input terminal of the differential amplifier 512 and the signal input to the input terminal 122 are divided by about ½ without changing the phase of the signal. Resistors 518 and 520 that are input to the inverting input terminal.
For example, as shown in FIG. 53, the variable resistor 516 described above uses a channel formed between the source and drain of a junction FET as a resistor, and has a resistance value within a certain range by varying the gate voltage. Can be changed arbitrarily.
When a predetermined AC signal is input to the input terminal 122 shown in FIG. 53, the voltage Ei applied to the input terminal 122 is applied to the inverting input terminal of the differential amplifier 512 by the resistors 518 and 520. A voltage divided by 2 is applied.
On the other hand, when an input signal is input to the input terminal 122, a signal appearing at a connection point between the capacitor 514 and the variable resistor 516 is input to the non-inverting input terminal of the differential amplifier 512. Since an input signal is input to one end of the CR circuit constituted by the capacitor 514 and the variable resistor 516, the voltage of the signal obtained by shifting the phase of the input signal by a predetermined amount by the CR circuit is not inverted by the differential amplifier 512. Applied to the input terminal. The differential amplifier 512 outputs a signal obtained by amplifying the difference between the voltages applied to the two input terminals in this manner with a predetermined amplification degree.
FIG. 54 is a vector diagram showing the relationship between the input / output voltage of phase shift circuit 510C shown in FIG. 53 and the voltage appearing at the capacitor and the like.
As shown in the figure, the voltage VR1 appearing at both ends of the variable resistor 516 and the voltage VC1 appearing at both ends of the capacitor 114 are 90 ° out of phase with each other. . Therefore, when the amplitude of the input signal is constant and only the frequency changes, the both-ends voltage VR1 of the variable resistor 516 and the both-ends voltage VC1 of the capacitor 514 change along the circumference of the semicircle shown in FIG.
Further, the voltage applied to the inverting input terminal (the voltage Ei / 2 across the resistor 520) is subtracted in vector from the voltage applied to the non-inverting input terminal of the differential amplifier 512 (the voltage VR1 across the variable resistor 516). This is the differential voltage Eo ′. The differential voltage Eo ′ can be expressed by a vector having a center point in the semicircle shown in FIG. 54 as a start point and a point on the circumference where the voltage VR1 and the voltage VC1 intersect as an end point. The size is equal to the radius Ei / 2 of the semicircle.
The output voltage Eo of the differential amplifier 512 is obtained by amplifying the differential voltage Eo ′ with a predetermined amplification degree. Therefore, in the above-described phase shift circuit 510C, the output voltage Eo is constant regardless of the frequency of the input signal, and operates as an all-pass circuit.
Further, as apparent from FIG. 54, the voltage VR1 and the voltage VC1 intersect at right angles on the circumference, so that the phase difference between the input voltage Ei and the voltage VR1 increases as the frequency ω changes from 0 to ∞. It changes from 270 ° to 360 ° in the clockwise direction (phase delay direction) with reference to the input voltage Ei. The phase shift amount φ9 of the entire phase shift circuit 510C changes from 180 ° to 360 ° depending on the frequency.
Similarly, FIG. 55 shows an extracted configuration of the latter-stage phase shift circuit 530C shown in FIG. The latter phase shift circuit 530C shown in the figure shifts the phase of the signal input to the input terminal 142 by a predetermined amount by a differential amplifier 532 that amplifies and outputs the differential voltage of two inputs with a predetermined amplification degree. The voltage level of the resistor 536 and the capacitor 534 input to the non-inverting input terminal of the differential amplifier 532 and the signal input to the input terminal 142 are divided by about 1/2 without changing the phase of the signal. Resistors 538 and 540 are input to the inverting input terminal.
When a predetermined AC signal is input to the input terminal 142 shown in FIG. 55, the voltage Ei applied to the input terminal 142 is applied to the inverting input terminal of the differential amplifier 532 by the resistors 538 and 540. A voltage divided by 2 is applied.
On the other hand, when an input signal is input to the input terminal 142, a signal appearing at a connection point between the resistor 536 and the capacitor 534 is input to the non-inverting input terminal of the differential amplifier 532. Since an input signal is input to one end of the CR circuit constituted by the resistor 536 and the capacitor 534, the voltage of the signal obtained by shifting the phase of the input signal by a predetermined amount by the CR circuit is the non-inverting input of the differential amplifier 532. Applied to the terminal. In this way, the differential amplifier 532 outputs a signal obtained by amplifying the difference between the voltages applied to the two input terminals with a predetermined amplification degree.
FIG. 56 is a vector diagram showing the relationship between the input / output voltage of the phase shift circuit 530C and the voltage appearing in the capacitor or the like.
As shown in the figure, the voltage VC2 appearing at both ends of the capacitor 534 and the voltage VR2 appearing at both ends of the resistor 536 are out of phase with each other by 90 °, and the sum of these voltages is the input voltage Ei. Therefore, when the amplitude of the input signal is constant and only the frequency changes, the both-ends voltage VC2 of the capacitor 534 and the both-ends voltage VR2 of the resistor 536 change along the circumference of the semicircle shown in FIG.
Also, the voltage applied to the inverting input terminal (the voltage Ei / 2 across the resistor 540) subtracted in vector from the voltage applied to the non-inverting input terminal of the differential amplifier 532 (the voltage VC2 across the capacitor 534). Becomes the differential voltage Eo ′. This differential voltage Eo ′ can be expressed by a vector having a center point in the semicircle shown in FIG. 56 as a start point and a point on the circumference where the voltage VC2 and the voltage VR2 intersect as an end point. The size is equal to the radius Ei / 2 of the semicircle.
The output voltage Eo of the differential amplifier 532 is obtained by amplifying the differential voltage Eo ′ with a predetermined amplification degree. Therefore, in the above-described phase shift circuit 530C, the output voltage Eo is constant regardless of the frequency of the input signal, and operates as an all-pass circuit.
As is clear from FIG. 56, the voltage VC2 and the voltage VR2 intersect at right angles on the circumference, so that the phase difference between the input voltage Ei and the voltage VC2 is 0 as the frequency ω changes from 0 to ∞. It changes from ° to 90 °. The phase shift amount φ10 of the entire phase shift circuit 530C changes from 0 ° to 180 ° depending on the frequency.
In this way, the phase is shifted by a predetermined amount in each of the two phase shift circuits 510C and 530C, and as shown in FIGS. 54 and 56, the two phase shift circuits 510C and 530C as a whole at a predetermined frequency. A signal having a total phase shift amount of 360 ° is output.
Further, the output of the subsequent phase shift circuit 530C is taken out from the output terminal 192 as the output of the tuning circuit 1J, and a signal obtained by passing the output of the phase shift circuit 530C through the voltage dividing circuit 160 is not passed through the feedback resistor 170. It is fed back to the input side of the inverting circuit 550. The fed-back signal and the signal input via the input resistor 174 are added, and the added signal is input to the previous phase shift circuit 510C via the non-inverting circuit 550.
Further, by adjusting the gains of the two phase shift circuits 510C and 530C described above, it is possible to compensate for the attenuation caused by the two phase shift circuits 510C and 530C and the voltage dividing circuit 160 shown in FIG. The loop gain of the entire tuning circuit is set to be 1 or less. Instead of adjusting the gains of the phase shift circuits 510C and 530C, the non-inverting circuit 550 may have a gain of 1 or more, and this value may be adjusted.
Further, since the output of the phase shift circuit 530C before being input to the voltage dividing circuit 160 is taken out from the output terminal 192 of the tuning circuit 1J, the tuning circuit 1J itself can have a gain, and the tuning operation can be performed. At the same time, signal amplitude can be amplified.
In the tuning circuit shown in FIG. 52, when the amplification operation is unnecessary, the voltage dividing circuit 160 may be omitted and the output of the phase shift circuit 530C may be fed back directly to the previous stage. Alternatively, the resistance value of the resistor 162 in the voltage dividing circuit 160 may be set to an extremely small value and the voltage dividing ratio may be set to 1.
[Thirteenth Modification of Tuning Circuit]
In the tuning circuit 1J shown in FIG. 52, each of the phase shift circuits 510C and 530C includes a CR circuit. However, the tuning circuit is replaced with a phase shift circuit in which the CR circuit is replaced with an LR circuit composed of a resistor and an inductor. It can also be configured.
FIG. 57 is a circuit diagram showing another configuration of the phase shift circuit including the LR circuit, and shows a configuration that can replace the phase shift circuit 510C in the preceding stage of the tuning circuit 1J shown in FIG. The phase shift circuit 510L shown in the figure has a configuration in which the CR circuit composed of the capacitor 514 and the variable resistor 516 in the phase shift circuit 510C shown in FIG. 52 is replaced with an LR circuit composed of the variable resistor 516 and the inductor 517. is doing. The capacitor 519 connected in series with the inductor 517 is for blocking direct current, and its impedance is set to be extremely small at the operating frequency, that is, has a large capacitance.
FIG. 57 is a vector diagram showing the relationship between the input / output voltage of phase shift circuit 510L and the voltage appearing in the inductor or the like. The phase shift amount φ11 of the phase shift circuit 510L shown in the figure is the time constant of the LR circuit composed of the variable resistor 516 and the inductor 517, T₁(When the resistance value of the variable resistor 516 is R and the inductance of the inductor 517 is L, T₁= L / R), it is the same as φ1 shown in the above equation (6).
When the phase shift circuit 510C shown in FIG. 52 is compared with the phase shift circuit 510L shown in FIG. 57, the change of each phase shift amount when the gate voltage of the FET forming the variable resistor 516 is changed. The direction is reversed. For example, in the phase shift circuit 510C, when the gate voltage of the variable resistor 516 is increased to lower the voltage VR1, the tuning frequency changes to the high frequency side. On the other hand, in the phase shift circuit 510L, when the gate voltage of the variable resistor 516 is raised to lower the voltage VR1, the tuning frequency changes to the low frequency side. Therefore, when replacing the phase shift circuit 510C with the phase shift circuit 510L, the connection between the two output terminals of the flip-flop 63 and the tristate buffers 700 and 702 in FIG. 702, so that the direction of change in the control voltage applied from the frequency control circuit 2 to the tuning circuit is opposite to the direction of change in the tuning frequency of the tuning circuit. Some changes are required.
FIG. 59 is a circuit diagram showing another configuration of the phase shift circuit including the LR circuit, and shows a configuration that can be replaced with the phase shift circuit 530C in the subsequent stage of the tuning circuit 1J shown in FIG. The phase shift circuit 530L shown in the figure has a configuration in which the CR circuit composed of the resistor 536 and the capacitor 534 in the phase shift circuit 530C shown in FIG. 55 is replaced with an LR circuit composed of the inductor 537 and the resistor 536. Yes. Note that the capacitor 539 connected in series with the inductor 537 is for DC current blocking, and its impedance is set to be extremely small at the operating frequency, that is, has a large capacitance.
The phase shift circuit 530L has a configuration in which the CR circuit composed of the resistor 536 and the capacitor 534 in the phase shift circuit 530C shown in FIG. 55 is replaced with an LR circuit composed of the inductor 537 and the resistor 536.
FIG. 60 is a vector diagram showing the relationship between the input / output voltage of the phase shift circuit 530L and the voltage appearing in the inductor or the like. The phase shift amount φ12 of the phase shift circuit 530L shown in the figure is the time constant of the LR circuit composed of the inductor 537 and the resistor 536, T₂(If the inductance of the inductor 137 is L and the resistance value of the resistor 536 is R, T₂= L / R), it is the same as φ2 shown in the above equation (7).
Thus, each of the phase shift circuit 510L shown in FIG. 57 and the phase shift circuit 530L shown in FIG. 59 is equivalent to the phase shift circuits 510C and 530C shown in FIG. 53 or FIG. In the tuning circuit 1J shown in FIG. 52, the previous phase shift circuit 510C is replaced with the phase shift circuit 510L shown in FIG. 57, and the subsequent phase shift circuit 530C is replaced with the phase shift circuit 530L shown in FIG. It is possible. When both of the two phase shift circuits 510C and 530C are replaced with the phase shift circuits 510L and 530L, the tuning frequency can be easily increased by integrating the entire tuning circuit.
Further, in the case where only one of the two phase shift circuits 510C and 530C is replaced with the phase shift circuit 510L or 530L, the entire tuning circuit including the inductor constituting the LR circuit or excluding this inductor is integrated. In this case, so-called temperature compensation that prevents fluctuations in the tuning frequency due to temperature changes becomes possible.
[Fourteenth Modification of Tuning Circuit]
Although the tuning circuit 1J shown in FIG. 52 includes two phase shift circuits having different phase shift directions, a tuning circuit may be configured by combining two phase shift circuits having basically the same configuration. it can.
FIG. 61 is a circuit diagram showing another configuration of the tuning circuit. The tuning circuit 1K shown in the figure includes a phase inverting circuit 580 that inverts and outputs the phase of the input AC signal, and shifts the phase of the AC signal that is input by a predetermined amount to add a total at a predetermined frequency. Two phase shift circuits 510C and 510C ′ that perform a phase shift of 180 °, a voltage dividing circuit 160 that includes resistors 162 and 164 provided further downstream of the subsequent phase shift circuit 510C ′, a feedback resistor 170, and an input resistor And an adder circuit that adds the divided output (feedback signal) of the voltage dividing circuit 160 and the signal (input signal) input to the input terminal 190 at a predetermined ratio. .
The detailed configuration of the front-stage phase shift circuit 510C and the phase relationship of the input / output signals are as described with reference to FIGS. 53 and 54. The rear-stage phase shift circuit 510C ′ is a variable in the front-stage phase shift circuit 510C. The resistor 516 is replaced with a resistor 515 having a fixed resistance value. Accordingly, the sum of the phase shift amounts of the two phase shift circuits 510C and 510C ′ at the predetermined frequency is 180 °.
A phase inverting circuit 580 connected to the preceding stage of the two phase shift circuits 510C and 510C 'inverts the phase of the input AC signal. For example, a grounded emitter circuit, a source grounded circuit, an operational amplifier and a resistor This is realized by a circuit combining the above.
As described above, at a predetermined frequency, the phase is shifted by 180 ° by the two phase shift circuits 510C and 510C ′, and the phase is inverted by the phase inverter circuit 580 connected to the preceding stage. The total phase shift amount is 360 °.
The output of the subsequent phase shift circuit 510C ′ is taken out from the output terminal 192 as the output of the tuning circuit 1K, and a signal obtained by passing the output of the subsequent phase shift circuit 510C ′ through the voltage dividing circuit 160 through the feedback resistor 170. And fed back to the input side of the phase inverting circuit 580. Then, the signal fed back and the signal inputted via the input resistor 174 are added, and the added signal is inputted to the phase inverting circuit 580.
In this manner, the output of the voltage dividing circuit 160 is fed back to the input side of the phase inverting circuit 580 via the feedback resistor 170, and the signal input via the input resistor 174 is added to this feedback signal, and two phase shifts are made. By adjusting the gains of the circuits 510C and 510C ′ to compensate for the loss and the like generated at the connection between the voltage dividing circuit 160 and the feedback resistor 170 and the input resistor 174, the tuning operation similar to the tuning circuit 1J shown in FIG. An amplification operation can be performed. Instead of adjusting the gains of phase shift circuits 510C and 510C ′, the gain of phase inverting circuit 580 may be adjusted.
In the tuning circuit 1K shown in FIG. 61, when the amplification operation is unnecessary, the voltage dividing circuit 160 may be omitted, and the output of the phase shift circuit 510C ′ may be directly fed back to the previous stage. Alternatively, the resistance value of the resistor 162 in the voltage dividing circuit 160 may be set to an extremely small value and the voltage dividing ratio may be set to 1.
[Fifteenth Modification of Tuning Circuit]
FIG. 62 is a circuit diagram showing another modified example of the tuning circuit, and is configured to include the latter-stage phase shift circuit 530C shown in FIG. 52, contrary to FIG.
The tuning circuit 1L shown in FIG. 62 has two phase shift circuits 530C ′ and 530C that perform a total phase shift of 180 ° at a predetermined frequency by shifting the phase of the AC signal to which each is input by a predetermined amount, A signal (feedback signal) output from the phase inverting circuit 580 via the phase inverting circuit 580 that further inverts the phase of the output signal of the phase-shift circuit 530C at the subsequent stage, and the feedback resistor 170 and the input resistor 174, respectively, and an input terminal And an addition circuit that adds a signal (input signal) input to 190 at a predetermined ratio.
The detailed configuration and the input / output phase relationship of the subsequent phase shift circuit 530C are as described with reference to FIGS. 55 and 56. For example, the time constant of the CR circuit including the capacitor 534 and the resistor 536 is set to T₂Then, ω = 1 / T₂The phase shift amount φ10 at the frequency is 90 ° in the clockwise direction (phase delay direction).
The basic phase of the preceding phase shift circuit 530C ′ is the same as that of the above-described subsequent phase shift circuit 530C, and the resistance value of the resistor 536 in the phase shift circuit 530C is changed by a control voltage applied from the outside. It has a configuration in which the variable resistor 535 is replaced. Therefore, for example, the time constant of the CR circuit composed of the variable resistor 535 and the capacitor 534 is set to T₂Then, ω = 1 / T₂The phase shift amount φ10 ′ at the frequency of 90 ° is 90 ° in the clockwise direction. Accordingly, the sum of the phase shift amounts of the two phase shift circuits 530C ′ and 530C at the predetermined frequency is 180 °.
As described above, even when the above-described two phase shift circuits 530C ′ and 530C are used, the phase is shifted by 180 ° by the two phase shift circuits 530C ′ and 530C at a predetermined frequency and further connected to the preceding stage. The phase is inverted by the phase inverting circuit 580, and the sum of the phase shift amounts of these three circuits as a whole becomes 360 °.
Therefore, the tuning circuit 1L described above feeds back the output of the voltage dividing circuit 160 to the input side of the phase inverting circuit 580 via the feedback resistor 170, and adds the signal input via the input resistor 174 to this feedback signal. The gains of the two phase shift circuits 530C ′ and 530C are adjusted to compensate for a loss or the like generated at the connection between the voltage dividing circuit 160, the feedback resistor 170, and the input resistor 174, and the loop gain of the feedback loop is set to 1 or less. As a result, the same tuning operation and amplification operation as the tuning circuit 1K shown in FIG. 61 can be performed.
The tuning circuits 1K and 1L shown in FIGS. 61 and 62 are cascade-connected with a phase shift circuit including a CR circuit, but at least one of the phase shift circuits includes an LR circuit therein. You may make it comprise.
Specifically, in the tuning circuit 1K shown in FIG. 61, the front-stage phase shift circuit 510C is shown in FIG. 57, or the rear-stage phase shift circuit 510C ′ is shown in FIG. Instead of the variable resistor 516 in the phase shift circuit 510L, the phase shift circuit 510L ′ using a resistor 515 having a fixed resistance value is used. Alternatively, both of the two phase shift circuits 510C and 510C ′ are replaced with the above-described phase shift circuits 510L and 510L ′.
In the tuning circuit 1L shown in FIG. 62, the preceding phase shift circuit 530C ′ is replaced with a phase shift circuit 530L ′ using a variable resistor 535 instead of the resistor 536 in the phase shift circuit 530L shown in FIG. Alternatively, the subsequent phase shift circuit 530C is replaced with the phase shift circuit 530L shown in FIG. Alternatively, both of the phase shift circuits 530C ′ and 530C are replaced with the above-described phase shift circuits 530L ′ and 530L.
However, when the previous phase shift circuit 510C shown in FIG. 61 is replaced with the phase shift circuit 510L shown in FIG. 57, or the previous phase shift circuit 530C ′ shown in FIG. 62 is replaced with the phase shift circuit shown in FIG. When the 530L resistor is replaced with a variable phase shift circuit, the direction of change of each phase shift amount when the gate voltage of the FET forming the variable resistor is changed is opposite. In the figure, the frequency control circuit is switched by switching the connection between the two output terminals of the flip-flop 63 and the tristate buffers 700 and 702, or by switching the connection destination of the output terminals of the two tristate buffers 700 and 702. A slight change is required so that the direction of change in the control voltage applied to the tuning circuit from 2 is opposite to the direction of change in the tuning frequency of the tuning circuit.
In the tuning circuits 1K and 1L shown in FIGS. 61 and 62, when the amplification operation is unnecessary, the voltage dividing circuit 160 is omitted, and the output of the phase shift circuit 510C ′ or the like is directly fed back to the previous stage. May be. Alternatively, the resistance value of the resistor 162 in the voltage dividing circuit 160 may be set to an extremely small value and the voltage dividing ratio may be set to 1.
By the way, the tuning circuits 1J, 1K, and 1L described above are configured to include a non-inverting circuit and two phase shift circuits or a phase inverting circuit and two phase shift circuits. A predetermined tuning operation is performed by setting the total phase shift amount to 360 ° at a predetermined frequency in the entire circuit. Therefore, focusing only on the phase shift amount, there is a certain degree of freedom in which of the two phase shift circuits is used in the preceding stage, or in what order the three circuits described above are connected. Connection order can be determined.
[J. Other variations)
By the way, in the various tuning mechanisms shown in FIG. 1 and the like, the variable resistor 116 in one of the phase shift circuits constituting the tuning circuit is formed by using a junction type FET. May be formed of other elements.
FIG. 63 is a circuit diagram showing a configuration in which the variable resistor 116 in the phase shift circuit 110C shown in FIG. 3 is replaced with a variable resistor 126 formed of a MOS type FET. Thus, a channel formed between the source and drain of a MOS FET can be used as a resistor. In this case, since the channel resistance of the FET can be changed by changing the control voltage applied to the gate, the tuning frequency of the tuning circuit 1 and the like can be arbitrarily changed within a certain range.
In each of the tuning circuits described above, the tuning frequency is changed by changing the resistance value of the variable resistor 116 in the preceding stage phase shift circuit. The resistor 136 or the like may be replaced with a variable resistor formed by a junction type or MOS type FET, and the control voltage applied to the gate of the FET may be changed to change the overall tuning frequency. However, if the phase shift direction is reversed when the control voltage is changed, the connection between the two output terminals of the flip-flop 63 and the tri-state buffers 700 and 702 in FIG. The direction of change in the control voltage applied from the frequency control circuit 2 to the tuning circuit 1 and the direction of change in the tuning frequency of the tuning circuit 1 are changed by mutually switching the connection destinations of the output terminals of the state buffers 700 and 702. Some changes are needed to make it the opposite.
Alternatively, a variable resistor may be provided in each of the upstream and downstream phase shift circuits. In this case, since each phase shift amount of both phase shift circuits is varied simultaneously, there is an advantage that the entire tuning frequency change amount, that is, the tuning frequency variable range can be set large. Further, in FIG. 2 and the like, the two phase shift circuits in the tuning circuit may be connected by switching back and forth.
The phase shift circuit 110C and the like described above change the overall tuning frequency by changing the phase shift amount by changing the resistance value of the variable resistor 116 and the like connected in series with the capacitor 114 and the like. The overall tuning frequency may be changed by changing the capacitance of the capacitor 114 or the like.
For example, by changing the capacitance by replacing the capacitor 114 or the like included in at least one of the two phase shift circuits with a variable capacitance element, the phase shift amount by each phase shift circuit is changed to change the tuning frequency. Can do. More specifically, the variable capacitance element described above can be formed by a variable capacitance diode that can change the reverse bias voltage applied between the anode and the cathode, or by an FET whose gate capacitance can be changed by the gate voltage. In order to vary the reverse bias voltage applied to the above-described variable capacitance element, a DC current blocking capacitor may be connected in series with the variable capacitance element.
In FIG. 2 and the like, the variable resistor 116 in the phase shift circuit 110C is formed of an FET, but the variable resistor 116 may be formed using an element other than an FET. For example, FIG. 64 is a circuit diagram showing an example in which an element other than an FET is used as a variable resistor in the phase shift circuit 110C or 130C. In the figure, one phase shift circuit 110C ′ included in the tuning circuit 1 is configured to include a CdS photocoupler, and between the voltage synthesis circuit 7E included in the frequency control circuit 2 and the phase shift circuit 110C ′. 1 shows a configuration in which a voltage-current conversion circuit 200 for converting a control voltage into a control current is connected.
The phase shift circuit 110C ′ shown in FIG. 64 replaces the variable resistor 116 formed by using the FET in the phase shift circuit 110C shown in FIG. 3 with a CdS photocoupler 177 composed of a CdS photosensor and a light emitting diode. It has a configuration. Since the CdS photosensor included in the photocoupler 177 has a characteristic that the resistance value decreases as the light emission amount of the light-emitting diode increases, the CdS photocoupler 177 is made to be resistant to the control current from the outside. It can be used as a variable resistor whose value can be changed.
A voltage synthesis circuit 7E shown in FIG. 64 has a configuration obtained by partially modifying the voltage synthesis circuit 7 shown in FIG. 13, and a variable resistor 706 and a resistor 722 in the voltage synthesis circuit 7 shown in FIG. The difference is that the bias circuit constituted by is removed.
Further, the voltage-current conversion circuit 200 shown in FIG. 64 generates a variable bias voltage with the operational amplifier 204 in which the control voltage, which is the output of the voltage synthesis circuit 7E, is input to the inverting input terminal via the resistor 202. And a variable resistor 206 used for the above.
In the operational amplifier 204, the light emitting diode in the above-described photocoupler 177 is connected between the output terminal and the inverting input terminal, and the non-inverting input terminal is grounded. Therefore, when the output voltage (control voltage) of the voltage synthesizing circuit 7E is determined, a predetermined current determined by the resistance ratio of the resistor 202 and the variable resistor 206 flows to the light emitting diode in the photocoupler 177, and CdS that forms a pair with the light emitting diode. The photosensor has a certain resistance value corresponding to the light emission amount of the light emitting diode.
Therefore, by lowering the output voltage of the voltage synthesis circuit 7E, the current value flowing through the light emitting diode is reduced and the amount of light emission is reduced, the resistance value of the CdS photosensor is increased, and the tuning frequency of the tuning circuit 1 is lowered. On the other hand, by increasing the output voltage of the voltage synthesis circuit 7E, the value of the current flowing through the light emitting diode also increases, the amount of light emission increases, the resistance value of the CdS photosensor decreases, and the tuning frequency of the tuning circuit 1 increases. . This relationship is the same as the relationship between the variable resistance formed by the above-described FET and the control voltage, and the tuning frequency of the tuning circuit 1 can be matched with the frequency of the input signal by exactly the same control procedure.
Thus, a tuning circuit that realizes the tuning mechanism of the above-described embodiment can also be configured by using the photocoupler 177 as a variable resistor. When the photocoupler 177 is used as a variable resistor, a constant resistance value is always obtained regardless of the voltage across the variable resistor, and therefore, there is an advantage that a tuning output with less distortion can be easily obtained. However, since the entire tuning circuit 1 including the photocoupler 177 cannot be integrated on the semiconductor substrate, only the photocoupler 177 is connected to a single component using a connection line or the like.
Further, in the above-described embodiment, high stability can be realized by configuring the tuning circuits 1 to 1E by the phase shift circuit 110C using an operational amplifier or the like, but the phase shift circuit 110C or the like of the present embodiment can be realized. When using in such a manner, a differential amplifier having a predetermined amplification degree may be used in place of the operational amplifier in each phase shift circuit because the offset voltage and the voltage gain are not required to be so high. .
FIG. 65 is a circuit diagram in which a part necessary for the operation of the phase shift circuit is extracted from the configuration of the operational amplifier, and the whole operates as a differential amplifier having a predetermined amplification degree. The differential amplifier shown in FIG. 1 includes a differential input stage 100 composed of FETs, a constant current circuit 102 that supplies a constant current to the differential input stage 100, and a bias that applies a predetermined bias voltage to the constant current circuit 102. The circuit 104 and the output amplifier 106 connected to the differential input stage 100 are configured. As shown in the figure, the configuration of the differential amplifier can be simplified and the bandwidth can be increased by omitting the multi-stage amplifier circuit for increasing the voltage gain included in the actual operational amplifier. Thus, by simplifying the circuit, the upper limit of the operating frequency can be increased, and accordingly, the upper limit of the tuning frequency of the tuning circuit 1 and the like configured using this differential amplifier can be increased accordingly. it can.
The present invention is not limited to the various embodiments described above, and various modifications can be made within the scope of the gist of the present invention.
For example, the tuning circuit 1 whose detailed configuration is shown in FIG. 2 uses the feedback resistor 170 as the feedback impedance element and the input resistor 174 as the input impedance element. However, the phase relationship of the signals input to the respective elements is determined. Since the feedback impedance element and the input impedance element can be formed by capacitors instead of resistors, it is possible to adjust the ratio of the real number and the imaginary number of the impedances simultaneously by combining the resistors and capacitors. May be.
Further, at least one of the feedback resistor 170 and the input resistor 174 may be configured by a variable resistor so that the tuning bandwidth in the tuning amplifier 1 or the like can be varied.
Further, in the phase shift circuit 110C and the like shown in FIG. 2, the variable resistor 116 is configured by one FET. However, a p-channel FET and an n-channel FET are connected in parallel to configure one variable resistor. Also good. In this way, by configuring the variable resistor by combining two FETs, it is possible to improve the nonlinear region of the FETs, so that the distortion of the tuning output can be reduced.
Industrial applicability
As described above, in the tuning control method of the present invention, the tuning frequency of the tuning circuit is feedback-controlled so that there is no deviation between the frequency of the tuning circuit input signal and the tuning frequency. Can be matched. Therefore, when the entire tuning mechanism is integrated, the tuning characteristic does not vary even if the frequency characteristic varies for each manufactured chip. Further, even if the element constant of each element that determines the tuning frequency varies depending on the temperature or the like, the tuning frequency does not vary, which is suitable for integration.

Claims

Regardless of the input frequency, the output amplitude is almost constant, and two cascaded all-pass phase shift circuits that shift the phase of the signal according to the input frequency, and the output of the subsequent phase shift circuit as a feedback signal And adding the feedback signal and the input signal to the input side of the previous phase shift circuit and adding the input signal to the previous phase shift circuit, the input signal in a state where the output signal does not oscillate A tuning circuit that passes only a signal in the vicinity of a predetermined frequency from
When a signal having a frequency close to the predetermined frequency is input to the tuning circuit, the tuning frequency of the tuning circuit is determined based on the phase difference between the input and output signals of the tuning circuit. A frequency control circuit to match the frequency;
A tuning control system characterized by comprising:

At least one of the two phase shift circuits included in the tuning circuit can change a phase shift amount according to a control signal output from the frequency control circuit, and a frequency of a signal input to the tuning circuit When the tuning frequency of the tuning circuit is different, the tuning frequency is matched with the frequency of the input signal of the tuning circuit by changing a phase shift amount of at least one of the two phase shift circuits. The tuning control method according to claim 1.

The frequency control circuit includes:
A synchronous rectification circuit that performs synchronous rectification on an input signal of the tuning circuit based on a reference signal synchronized with an output signal of the tuning circuit;
A control signal generation circuit that detects a phase difference between input and output signals of the tuning circuit based on the output of the synchronous rectifier circuit and outputs a control signal that changes the tuning frequency of the tuning circuit in a direction in which the phase difference is eliminated; ,
The tuning control system according to claim 2, further comprising:

The synchronous rectifier circuit is
A reference signal generation circuit that outputs a reference signal synchronized with an output signal of the tuning circuit;
A switch for passing or blocking the input signal of the tuning circuit in synchronization with the reference signal;
The tuning control system according to claim 3, further comprising:

The reference signal generation circuit includes a voltage comparator, and by comparing the voltage level of the output signal of the tuning circuit with a predetermined voltage value, a rectangular wave corresponding to the comparison result is output as the reference signal,
5. The tuning according to claim 4, wherein the switch sets two voltage levels of the rectangular wave to an on state and an off state, respectively, and allows an input signal of the tuning circuit to pass in the on state. control method.

The control signal generation circuit includes:
A pulse conversion circuit that outputs a signal having a pulse width corresponding to the phase difference between the input and output signals of the tuning circuit based on the output of the synchronous rectifier circuit;
A polarity determination circuit that determines the polarity of the phase difference based on one of the input and output signals of the tuning circuit;
A control voltage is generated by generating a voltage component proportional to the pulse width of the signal output from the pulse conversion circuit and adding or subtracting this voltage component to or from a predetermined voltage according to the determination result by the polarity determination circuit. A voltage synthesis circuit for synthesizing
4. The tuning control system according to claim 3, wherein the control voltage synthesized by the voltage synthesis circuit is output as the control signal.

The pulse conversion circuit includes a voltage comparator, and by comparing the voltage level of the synchronous rectification output output from the synchronous rectification circuit with a predetermined voltage value, a signal having a pulse width corresponding to the comparison result is obtained. 7. The tuning control system according to claim 6, wherein the tuning control method is output.

7. The polarity determination circuit according to claim 6, wherein the polarity determination circuit determines the polarity of the phase difference based on the reference signal at a timing synchronized with a rise or fall of an output signal of the pulse conversion circuit. Tuning control method.

The polarity discriminating circuit includes two stages of cascade-connected flip-flops, and holds a logic level corresponding to the reference signal in synchronization with a rise or fall of an output signal of the pulse conversion circuit. The tuning control method according to claim 8.

The polarity discriminating circuit further includes a delay element that delays the output signal of the pulse conversion circuit for a predetermined time, and the phase difference is determined at a timing delayed for the predetermined time from the rise or fall of the output signal of the pulse conversion circuit. The tuning control method according to claim 9, wherein polarity determination is performed.

The voltage synthesis circuit includes:
Two open / close means for passing or blocking the output signal of the pulse conversion circuit based on the determination result by the polarity determination circuit;
Voltage addition means for performing voltage addition according to the pulse width of the signal output from either one of the two opening / closing means, and for performing voltage subtraction according to the pulse width of the signal output from either one of the two opening / closing means;
The tuning control system according to claim 6, further comprising:

Each of the two opening / closing means includes a first input terminal, a second input terminal, and an output terminal, and a signal indicating a determination result by the polarity determination circuit is input to the first input terminal. The output signal of the pulse conversion circuit is input to the second input terminal, and the output terminal has a logic level that is the same as or different from that of the second input terminal according to the voltage level of the first input terminal. 12. The tuning control system according to claim 11, wherein a signal is output.

13. The tuning control system according to claim 12, wherein each of the two opening / closing means is configured by any of a tri-state buffer, an analog switch, and a logic gate.

12. The tuning control system according to claim 11, wherein the voltage adding means includes a difference circuit for calculating a difference between output voltages of the two opening / closing means.

15. The tuning control system according to claim 14, wherein the voltage adding means further includes a smoothing circuit so as to remove a high frequency component of the output of the difference circuit.

The low-pass filter is connected to the subsequent stage of the synchronous rectifier circuit, and an AM detection signal is output from the low-pass filter when an AM wave is input to the tuning circuit. Tuning control method.

The frequency control circuit includes a high frequency removal circuit that removes a frequency component equal to or higher than a predetermined frequency included in a signal correlated with the control signal generated by the control signal generation circuit, and an FM wave is input to the tuning circuit. 4. The tuning control method according to claim 3, wherein an FM detection signal is output from the high-frequency rejection circuit.

At least one of the two phase shift circuits included in the tuning circuit includes a differential amplifier in which one end of a first resistor is connected to an inverting input terminal and an AC signal is input through the first resistor; A second resistor connected between the output terminal of the differential amplifier and the inverting input terminal of the differential amplifier, a reactance element such as a capacitor or an inductor and a third resistor, and a time constant according to the control signal And a series circuit connected to the other end of the first resistor, and a connection portion between the third resistor and the reactance element is connected to a non-inverting input terminal of the differential amplifier. 3. The tuning control system according to claim 2, wherein

The tuning circuit includes a non-inverting circuit that outputs the input AC signal without changing the phase, and the non-inverting circuit is a part of a feedback loop formed by the two cascaded phase shift circuits. Inserted into
The tuning circuit according to claim 18, wherein the tuning circuit passes only a signal in the vicinity of a frequency at which the total phase shift amount is 360 ° by the entirety of the two cascaded phase shift circuits. control method.

The tuning circuit includes a phase inverting circuit that inverts and outputs a phase of an input AC signal, and the phase inverting circuit is a part of a feedback loop formed by the two cascaded phase shift circuits. Inserted into
The tuning circuit according to claim 18, wherein the tuning circuit passes only a signal in the vicinity of a frequency at which a total of phase shift amounts is 180 ° by the entirety of the two cascaded phase shift circuits. control method.

19. The tuning control system according to claim 18, wherein a follower circuit comprising a transistor is inserted in front of the two cascaded phase shift circuits.

A voltage dividing circuit is inserted into a part of a feedback loop formed by two cascaded phase shift circuits;
19. The tuning control system according to claim 18, wherein the tuning circuit outputs an AC signal input to the voltage dividing circuit as a tuning signal.

The at least one of the resistors constituting the series circuit in the two cascaded phase shift circuits is formed by a variable resistor, and the tuning is performed by changing the resistance value of the variable resistor according to the voltage level of the control signal. 19. The tuning control system according to claim 18, wherein the tuning frequency of the circuit is variable.

19. The tuning control system according to claim 18, wherein the differential amplifier is an operational amplifier.

19. The tuning control system according to claim 18, wherein the component parts are integrally formed on a semiconductor substrate.

At least one of the two phase shift circuits included in the tuning circuit includes a differential amplifier in which one end of a first resistor is connected to an inverting input terminal and an AC signal is input through the first resistor; A first voltage divider circuit connected to an output terminal of the differential amplifier; a second resistor connected between an output terminal of the first voltage divider circuit and an inverting input terminal of the differential amplifier; A series circuit that includes a reactance element such as a capacitor or an inductor and a third resistor, the time constant of which can be changed by the control signal, and is connected to the other end of the first resistor. 3. The tuning control system according to claim 2, wherein a connection portion of the resistor and the reactance element is connected to a non-inverting input terminal of the differential amplifier.

The tuning circuit includes a non-inverting circuit that outputs the input AC signal without changing the phase, and the non-inverting circuit is a part of a feedback loop formed by the two cascaded phase shift circuits. Inserted into
27. The tuning according to claim 26, wherein the tuning circuit passes only a signal in the vicinity of a frequency at which a total amount of phase shift is 360 ° by the entirety of the two cascaded phase shift circuits. control method.

The tuning circuit includes a phase inverting circuit that inverts and outputs a phase of an input AC signal, and the phase inverting circuit is a part of a feedback loop formed by the two cascaded phase shift circuits. Inserted into
27. The tuning according to claim 26, wherein the tuning circuit passes only a signal in the vicinity of a frequency at which a total amount of phase shift is 180 ° by the entirety of the two cascaded phase shift circuits. control method.

27. The tuning control system according to claim 26, wherein a follower circuit comprising a transistor is inserted in front of the two cascaded phase shift circuits.

Inserting a second voltage dividing circuit into a part of a feedback loop formed by the two cascaded phase shift circuits;
27. The tuning control system according to claim 26, wherein the tuning circuit outputs an alternating current signal input to the second voltage dividing circuit as a tuning signal.

The at least one of the resistors constituting the series circuit in the two cascaded phase shift circuits is formed by a variable resistor, and the tuning is performed by changing the resistance value of the variable resistor according to the voltage level of the control signal. 27. The tuning control system according to claim 26, wherein the tuning frequency of the circuit is variable.

27. The tuning control system according to claim 26, wherein the differential amplifier is an operational amplifier.

27. The tuning control system according to claim 26, wherein the component parts are integrally formed on a semiconductor substrate.

At least one of the two phase shift circuits included in the tuning circuit includes a differential amplifier in which one end of a first resistor is connected to an inverting input terminal and an AC signal is input through the first resistor; A second resistor connected between the inverting input terminal and the output terminal of the differential amplifier; a third resistor having one end connected to the inverting input terminal of the differential amplifier and the other end grounded; Including a reactance element such as a capacitor or an inductor and a fourth resistor, the time constant of which can be changed by the control signal, and a series circuit connected to the other end of the first resistor. 3. The tuning control system according to claim 2, wherein a connection portion of the reactance element is connected to a non-inverting input terminal of the differential amplifier.

The tuning circuit includes a non-inverting circuit that outputs the input AC signal without changing the phase, and the non-inverting circuit is a part of a feedback loop formed by the two cascaded phase shift circuits. Inserted into
The tuning circuit according to claim 34, wherein the tuning circuit passes only signals in the vicinity of a frequency at which the total phase shift amount is 360 ° by the entirety of the two cascaded phase shift circuits. control method.

The tuning circuit includes a phase inverting circuit that inverts and outputs a phase of an input AC signal, and the phase inverting circuit is a part of a feedback loop formed by the two cascaded phase shift circuits. Inserted into
The tuning circuit according to claim 34, wherein the tuning circuit passes only a signal in the vicinity of a frequency at which a total phase shift amount is 180 ° by the entirety of the two cascaded phase shift circuits. control method.

35. The tuning control system according to claim 34, wherein a follower circuit comprising a transistor is inserted in front of the two cascaded phase shift circuits.

A voltage dividing circuit is inserted into a part of a feedback loop formed by two cascaded phase shift circuits;
35. The tuning control system according to claim 34, wherein the tuning circuit outputs an AC signal input to the voltage dividing circuit as a tuning signal.

The at least one of the resistors constituting the series circuit in the two cascaded phase shift circuits is formed by a variable resistor, and the tuning is performed by changing the resistance value of the variable resistor according to the voltage level of the control signal. 35. The tuning control system according to claim 34, wherein the tuning frequency of the circuit is variable.

35. A tuning control system according to claim 34, wherein said differential amplifier is an operational amplifier.

35. The tuning control system according to claim 34, wherein the component parts are integrally formed on a semiconductor substrate.

The tuning circuit includes a non-inverting circuit that outputs the input AC signal without changing the phase, and the non-inverting circuit is a part of a feedback loop formed by the two cascaded phase shift circuits. Inserted into
At least one of the two phase shift circuits includes a conversion unit that converts an input AC signal into an in-phase AC signal and a reverse-phase AC signal and outputs the AC signal, a reactance element including a capacitor or an inductor, and a first resistor. A series circuit whose time constant can be changed by a control signal and one AC signal converted by the conversion means are synthesized via one end of the series circuit, and the other AC signal is synthesized via the other end of the series circuit. 3. The tuning control system according to claim 2, further comprising a synthesizing means.

The tuning circuit according to claim 42, wherein the tuning circuit allows only a signal in the vicinity of a frequency having a total phase shift amount of 360 ° to pass through the two cascaded phase shift circuits as a whole. control method.

A voltage dividing circuit is inserted into a part of a feedback loop formed by the two cascaded phase shift circuits and the non-inverting circuit;
43. The tuning control system according to claim 42, wherein the tuning circuit outputs an AC signal input to the voltage dividing circuit as a tuning signal.

The conversion means in the two phase shift circuits includes a transistor, and a second resistor having substantially the same resistance value is connected to the source and drain of the transistor or the emitter and collector, respectively, and the gate or base of the transistor is connected. An AC signal is input to the transistor, and the reactance element and the first resistor constituting the series circuit are connected between a source and a drain or between an emitter and a collector of the transistor. Tuning control method.

At least one of the first resistors in the two cascaded phase shift circuits is formed by a variable resistor, and the resistance value of the variable resistor is changed in accordance with the voltage level of the control signal, so that the tuning circuit The tuning control system according to claim 42, wherein the tuning frequency is variable.

43. The tuning control system according to claim 42, wherein the component parts are integrally formed on a semiconductor substrate.

The tuning circuit includes a phase inverting circuit that inverts and outputs a phase of an input AC signal, and the phase inverting circuit is a part of a feedback loop formed by the two cascaded phase shift circuits. Inserted into
At least one of the two phase shift circuits includes a conversion unit that converts an input AC signal into an in-phase AC signal and a reverse-phase AC signal and outputs the AC signal, a reactance element including a capacitor or an inductor, and a first resistor. A series circuit whose time constant can be changed by a control signal and one AC signal converted by the conversion means are synthesized via one end of the series circuit, and the other AC signal is synthesized via the other end of the series circuit. 3. The tuning control system according to claim 2, further comprising a synthesizing means.

49. The tuning according to claim 48, wherein said tuning circuit passes only a signal in the vicinity of a frequency at which a total amount of phase shift is 180 ° by the entirety of said two cascaded phase shift circuits. control method.

A voltage dividing circuit is inserted into a part of a feedback loop formed by the two cascaded phase shifting circuits and the phase inverting circuit;
49. The tuning control system according to claim 48, wherein said tuning circuit outputs an alternating current signal input to said voltage dividing circuit as a tuning signal.

The conversion means in the two phase shift circuits includes a transistor, and a second resistor having substantially the same resistance value is connected to the source and drain of the transistor or the emitter and collector, respectively, and the gate or base of the transistor is connected. An AC signal is inputted to the transistor, and the reactance element and the first resistor constituting the series circuit are connected between a source and a drain of the transistor or between an emitter and a collector of the transistor. Tuning control method.

At least one of the first resistors in the two cascaded phase shift circuits is formed by a variable resistor, and the resistance value of the variable resistor is changed in accordance with the voltage level of the control signal, so that the tuning circuit 49. The tuning control system according to claim 48, wherein the tuning frequency is variable.

49. A tuning control system according to claim 48, wherein the component parts are integrally formed on a semiconductor substrate.

At least one of the two phase shift circuits included in the tuning circuit includes a first series circuit configured by first and second resistors having substantially equal resistance values, a reactance element formed by a capacitor or an inductor, and a third A second series circuit constituted by a resistor, a potential of a connection point of the first and second resistors constituting the first series circuit, the reactance element constituting the second series circuit, and the A differential amplifier that amplifies and outputs a difference from the potential of the connection point of the third resistor at a predetermined amplification degree, and an AC signal is input to one end of each of the first and second series circuits, 3. The tuning control system according to claim 2, wherein the second series circuit is capable of changing a time constant according to the control signal.

The tuning circuit includes a non-inverting circuit that outputs the input AC signal without changing the phase, and the non-inverting circuit is a part of a feedback loop formed by the two cascaded phase shift circuits. Inserted into
55. The tuning according to claim 54, wherein said tuning circuit passes only a signal in the vicinity of a frequency at which a total of phase shift amounts to 360 [deg.] By the whole of said two cascaded phase shift circuits. control method.

The tuning circuit includes a phase inverting circuit that inverts and outputs a phase of an input AC signal, and the phase inverting circuit is a part of a feedback loop formed by the two cascaded phase shift circuits. Inserted into
55. The tuning according to claim 54, wherein said tuning circuit passes only a signal in the vicinity of a frequency at which a total amount of phase shift is 180 ° by the entirety of said two cascaded phase shift circuits. control method.

A voltage dividing circuit is inserted into a part of a feedback loop formed by two cascaded phase shift circuits;
55. The tuning control system according to claim 54, wherein said tuning circuit outputs an alternating current signal input to said voltage dividing circuit as a tuning signal.

At least one of the resistors constituting the first and second series circuits in the two cascaded phase shift circuits is formed by a variable resistor, and the resistance value of the variable resistor is set to the voltage level of the control signal. 55. The tuning control system according to claim 54, wherein the tuning frequency of said tuning circuit is varied by changing it accordingly.

55. The tuning control system according to claim 54, wherein the component parts are integrally formed on a semiconductor substrate.

The tuning circuit includes an input impedance element to which the input signal is input to one end and a feedback impedance element to which the feedback signal is input to one end, and the adder circuit includes the other of the input impedance elements 3. The tuning control system according to claim 2, wherein a signal at the end and a signal at the other end of the feedback impedance element are added.

61. The tuning control system according to claim 60, wherein a bandwidth of the tuning circuit is changed by changing a ratio of element constants of the input impedance element and the feedback impedance element.