JP3765835B2 - クロック信号配信システム - Google Patents

Description

発明の背景
発明の分野
本発明は、電子回路の空間的に分散したモジュールへ同位相周波数のクロック信号を提供するシステムに関する。
関連技術の説明
相互接続された一組の動作モジュールで形成されたデジタルシステムにおいて、各モジュールへ配信される信号の１つがモジュール間のデータ転送動作のタイミングを制御するためのクロック信号である。例えば、コンピュータは、数枚の回路基板、即ちシャーシに装着されて中央制御装置及びクロック信号供給源を含むモジュールへバックプレーン（ｂａｃｋｐｌａｎｅ）の配線によって相互接続された分散型処理機構を含む。バックプレーン配線中の導体の１本で前記システムの他のモジュールの各々にクロック信号を伝送する。回路の正常動作のためには、クロック信号パルスが各モジュールへ実質的に同時に到着すべきである。さもなければ、信頼できるデータ転送が保証されない。しかし、各モジュールはバックプレーンに沿ってクロック信号供給源から様々な距離に存在しているので、クロック信号パルスは各々の回路基板には同時に到着しない。このようなクロック信号のスキュー（ｓｋｅｗ）は、クロック信号の周期に対してそれが小さいような低クロック信号周波数では許容される。しかし、クロック信号スキューがクロック信号周期の相当以上の部分となってしまうような高クロック周波数では、バックプレーンでのデータ伝送は信頼性が無くなる。
信号スキューは相互に同期して動作しなければならない分散コンポーネントを有する電子機器でも問題とされることがある。たとえば、集積回路（ＩＣ）テスターはホストユニットと、空間的に分散しているが当該ホストユニットと通信するために相互接続されている多重動作モジュールとを含むことがある。各動作モジュールは試験中のＩＣのセパレートピンへのインタフェースを提供する。ときには、動作モジュールはＩＣピンへ試験信号を送信したり、そのピンでＩＣによって発生した出力データを取り込む。ホストユニットの機能の１つは各動作モジュールの色々な作動を調整することである。例えば、試験の開始を知らせるためにホストユニットは各動作モジュールへ「開始」信号を送信する。ホストユニットは、各動作モジュールへグローバルクロック信号（ｇｌｏｂａｌ ｃｌｏｃｋ ｓｉｇｎａｌ）を送信して試験中の動作モジュールの作動を同期させ、また、試験中にホストと動作モジュール間のデータ転送を同期する。クロック信号及びその他の制御信号及びデータ信号が様々な距離を移動して動作モジュールへ到達する場合、それらの信号は、各モジュールに異なる時間で到着する。このような制御及びクロック信号のスキューが充分に大きい場合、スキューは結果的に各モジュール動作の間のタイミング不整合を起こすことがあり、各モジュールとホストユニットの間の同期通信に悪影響を与えることがある。
ワトソン（Ｗａｔｓｏｎ）等に１９９４年１１月２９日付で特許付与された米国特許第５，３６９，６４０号は、クロック信号源から各々の動作モジュールまでセパレート式の伝送線を提供し、該伝送線を調節して全部の線が同じ長さとなるようにして、各動作モジュールを遠隔操作するために送出されるクロック信号のスキューを減少するためのシステムを開示している。しかし、信号スキューの問題に対するこの「スター・バス」方式の解決方法は、非常に多数の伝送線を信号供給源から配線する必要があるため、多数の動作モジュールを備えたシステムにおいては、多少実用的ではない。
クロック信号スキューを取り除くための別の方法がターグ（Ｔａｇｕｅ）等へ１９８４年５月８日付で特許付与された米国特許第４，４４７，８７０号に開示されている。ここでは、クロック信号が各動作モジュールへ到着した後で更にクロック信号を遅延させるための調節可能な遅延回路が各々の動作モジュールに提供される。各動作モジュールの遅延回路は、クロック信号伝送線の遅延量と調節可能な遅延回路によって提供される遅延量の和が基準遅延量と等しくなるように調節される。この方法は、バックプレーンにおけるように、全ての動作モジュールに接続された単一の伝送線から各動作モジュールへクロック信号を供給させる。しかし、この方法では各動作モジュールの遅延回路を手作業で較正するという時間がかかる困難な作業を必要とする。また、動作モジュールが伝送線に沿って新しい位置へ移動されるときはいつでも、クロック遅延回路は再調整されねばならない。
グロバー（Ｇｒｏｖｅｒ）へ１９９４年１１月１日に特許付与された米国特許第５，３６１，２７７号は、数個の分散回路モジュールの各々に位相同期したクロック信号を供給するためのシステムを開示している。このシステムは、各モジュールへ配線した平行な「往路」及び「帰路」伝送線を使用する。クロック供給源は、往路伝送線に往路クロック信号を各モジュールに向かって順次送信し、更に、ここから最後のモジュールを越えて往路伝送線と帰路伝送線が相互に結線する遠隔分岐点へと送信する。クロック信号は前記分岐点から帰路伝送線を通り、逆の順番で各モジュールを通過して戻る。各モジュールのデスキュー（ｄｅｓｋｅｗ）回路（時間軸補正回路）は、伝送線がモジュールを通過するように各伝送線にタップする。デスキュー回路は往路と帰路のクロック信号のそれぞれの位相をモニタして往路と帰路のクロック信号の位相の中間にある位相を有するローカル・クロック信号を発生する。全てのデスキュー回路で発生したローカル・クロック信号はクロック供給源からのモジュール距離の変化とは無関係に全て同位相である。グロバーは、往路と帰路のクロック信号の中間にある位相を有するローカル・クロック信号を発生するための比較的複雑な回路を記述している。これらの回路はカウンタ、発振回路、ランプジェネレータ及び／又は分周回路に依存しているが、それらは実装が困難であるか、ジッタ（ｊｉｔｔｅｒ）を起こすことがあるか、それ自体デジタルＩＣ技術に馴染まないか、又は、モジュールを実装するＩＣに組み込んだ場合には相当な集積回路空間を必要とするようなものである。また、グロバーの教示する時間間隔を半分にして位相同期をとる技術は、ローカル・クロック回路レイアウトにとって、位相誤差の原因となるパスのばらつきを修正するものではない。更に、大規模分散プロセッサ・システムで使用する場合や複雑な集積回路設計の場合に、クロックのファンアウト、即ち分散が重要な問題になる。このようなシステムでは、クロック信号を数百又は数千のモジュールに配信しなければならない。非常に多くの回路モジュールを駆動できる単一のクロック供給源は実現が困難である。
必要とされるのは同期式のデジタル回路モジュールの空間的に分散したモジュールへ同期したクロック信号及びデータ信号を供給するためのシステムである。このシステムは、デジタル集積回路製造技術に向いているし、また、各々のモジュール又は回路クラスタで複雑な回路を必要としないはずである。システムは、また、雑音又は温度変化に対して比較的低感度で、基準クロック信号ファンアウトを最小限に抑える。
発明の要約
論理システムの空間的に分散したモジュールへ同期のとれたローカル・クロック信号を提供するためのシステムは、一連のデスキュー・ステージを含むが、該ステージは前記モジュールのうちの対応するものに最も近接して配置される。各ステージはマッチング調整可能な第１と第２の遅延回路と、位相同期ループ制御回路とを含む。マッチング伝送線の各対は、一連のデスキュー・ステージの連続した各ステージを相互接続するが、入力周期基準信号のパルスは連続的に各ステージの第１の遅延回路の全てを通って伝播し、また、基準信号のパルスが一対のうちの第１の伝送線を経由してステージの第１の遅延回路の入力に達した時点で基準信号のパルスは前記一対のうちの第２の線を経由して先行するステージの第２の遅延回路にも戻るように移動する。各ステージの位相同期ループ制御回路はそのステージの第１と第２の遅延回路が提供する遅延量を調節して第２の遅延回路出力を第１の遅延回路入力に位相同期させる。これによって、各連続ステージの入力で見た基準信号が第１のステージへの入力で見た基準信号と位相同期することが確実になる。各ステージでは入力基準信号の位相と周波数に追従する出力ローカル・クロック信号を発生する。つまり、全部のモジュールに供給されるローカル・クロック信号が互いに同期する。
本発明の別の実施の形態によれば、信号デスキュー・システムはＮ×Ｍ段ステージのアレイを形成するように拡張される。アレイの第１の列の各ステージは互いに相互接続されて一組のＮ個の同期ローカル・クロック信号を発生する。第１の列の各ステージで発生したローカル・クロック信号は、別の同期のとれたローカル・クロック信号を発生することによって応答する同じ行の残りのＭ−１個のステージへ基準信号入力として供給される。この本発明の別の実施の形態は、クロック信号が多数の回路モジュールへ供給されねばならない場合に、累積された位相ジッタを低減する。
したがって、本発明の目的は空間的に分散した回路モジュールへ一組の同期ローカル・クロック信号を提供することである。
本明細書の結論部分では本発明の主題を特に指摘し明確に請求している。しかし、同じ参照文字が同じ部材を表している添付の図面を参照しつつ本明細書の残りの部分を読むことにより、本発明の構成及び実施方法を、これの更なる効果及び目的と併せて、当業者は最も良く理解する。
【図面の簡単な説明】
図１は、本発明によるクロック信号配信システムを示すブロック図である。
図２は、図１の代表的デスキュー回路の第１の別の実施の形態を示すブロック図である。
図３は、図２の代表的遅延回路を更に詳細なブロック図形式で示した模式図である。
図４は、図１の代表的デスキュー回路の第２の別の実施の形態を示すブロック図である。
図５及び図６は、図４のデスキュー回路の動作を示すタイミング図である。
図７は、図４の周波数逓倍回路を示すブロック図である。
図８は、図１の代表的デスキュー回路の第３の別の実施の形態を示すブロック図である。
図９及び図１０は、本発明によるクロック信号配信システムの別の実施の形態を示すブロック図である。
図１１は、本発明による多次元クロック信号配信システムを示すブロック図である。
図１２は、図１の代表的デスキュー回路の第４の別の実施の形態を示すブロック図である。
好適実施の形態の説明
図１は一組のＮ個の同期のとれたローカル・クロック信号ＣＬＫＬ（１）−ＣＬＫＬ（Ｎ）を発生するためのクロック信号配信システム１０を示す。これらのローカル・クロック信号は、デジタル電子システムの空間的に分散したローカル・モジュールの組１２（１）−１２（Ｎ）へのクロック入力として使用される。クロック信号配信システム１０は、また、ホスト・モジュール１１から各ローカル・モジュール１２（１）−１２（Ｎ）へデータ及び／又は制御信号を配信する。
クロック信号配信システム１０は、クロック信号供給源１４と一組のＮ個のデスキュー・ステージ１６（１）−１６（Ｎ）とを含む。１からＮまでのうちのいずれかの数Ｋについて、「Ｋ番目」のデスキュー・ステージ１６（Ｋ）はＫ番目のローカル・モジュール１２（Ｋ）の近くに配置されてＫ番目のローカル・クロック信号ＣＬＫＬ（Ｋ）を発生する。全てのローカル・クロック信号ＣＬＫＬ（１）−ＣＬＫＬ（Ｎ）はクロック信号供給源１４によって発生した周期基準信号ＣＬＫＡ（１）に位相同期される。つまり、ローカル・クロック信号ＣＬＫＬ（１）−ＣＬＫＬ（Ｎ）は、空間的に分散したローカル・モジュール１２（１）−１２（Ｎ）に対して同時にクロックパルスを提供する。
図２は、更に詳細なブロック図の形式でＫ番目のデスキュー・ステージを示す。図１及び図２を参照すると、第１のデスキュー・ステージ１６（１）は、伝送線１８（１）経由でクロック信号供給源１４から周期基準信号ＣＬＫＡ（１）を受信し、これをローカル・クロック信号ＣＬＫＬ（１）としてローカル・モジュール１２（１）へ転送する。ステージ１６（１）は、また、プログラマブル遅延回路２０Ａ（１）を介してクロック信号ＣＬＫＡ（１）を遅延させ、そして、それをクロック信号ＣＬＫＡ（２）として次のデスキュー・ステージ１６（２）へ渡す。ステージ１６（１）内部にある制御回路２２（１）は、遅延回路２０Ａ（１）の遅延量を自動的に調節して、クロック信号ＣＬＫＡ（２）がステージ１６（２）に到着した時点でクロック信号ＣＬＫＡ（２）がステージ１６（１）へ到着するクロック信号ＣＬＫＡ（１）と同位相になるようにする。デスキュー・ステージ１６（２）は、伝送線１８Ａ（２）経由で、到着したクロック信号ＣＬＫＡ（１）をローカル・クロック信号ＣＬＫＬ（２）として、ローカル・モジュール１２（２）へ転送する。注意すべきは、クロック信号ＣＬＫＡ（２）がＣＬＫＡ（１）と同位相なので、ローカル・クロックＣＬＫＬ（２）はローカル・クロック信号ＣＬＫＬ（１）と同位相になることである。つまり、ローカル・クロック信号ＣＬＫＬ（１）とＣＬＫＬ（２）のパルスは、各々のローカル・モジュール１２（１）と１２（２）を同時にクロックする。
ＣＬＫＢ（２）信号は、ステージ１６（１）で遅延回路２０Ｂにより遅延されて基準信号ＲＥＦを発生する。ステージ１６（１）の制御回路２２は、遅延量２０Ａと２０Ｂ（これらは同一である）を調節し、正確に１サイクルだけクロック信号ＣＬＫＡ（２）がクロック信号ＣＬＫＡ（１）より遅れるように信号ＲＥＦをクロック信号ＣＬＫＡ（１）に位相同期する。
ステージ１６（１）の後の連続する各ステージ１６（Ｋ）は同様の方法で動作し、先行ステージ１６（Ｋ−１）から入力クロック信号ＣＬＫＡ（Ｋ）を受信して、到着したＣＬＫＡ（Ｋ）信号を遅延させ、出力クロック信号ＣＬＫＡ（Ｋ＋１）を発生し、これが伝送線１８Ａ（Ｋ＋１）経由で次に連続したステージ１６（Ｋ＋１）へ１クロックサイクル遅れて供給される。つまり、ステージ１６（１）−１６（Ｎ）の入力で見た場合、全部のクロック信号ＣＬＫＡ（１）−ＣＬＫＡ（Ｎ）は互いに同位相である。全てのステージ１６（Ｋ）は、また、入力基準クロック信号ＣＬＫＡ（Ｋ）に応じて出力ローカル・クロック信号ＣＬＫＬ（Ｋ）を発生する。全ての基準クロック信号ＣＬＫＡ（Ｋ）は互いに同位相になっているので、ローカル・クロック信号ＣＬＫＬ（Ｋ）も全て同様である。つまり、全てのローカル・モジュール１２（１）−１２（Ｎ）は同期してクロックされる。
図１をもう一度参照すると、クロック信号配信システム１０は、ホスト・モジュール１１から分散電子回路のローカル・モジュール１２（１）−１２（Ｎ）へデータ信号又は制御信号（ＤＡＴＡ）も伝送する。ホスト・モジュール１１は、適切にクロック信号供給源１４の非常に近くに配置されて、クロック信号ＣＬＫＡ（１）をほとんど遅延なしで受信する。データバス１９（１）は、１つ又はそれ以上のパラレルデータ線を含むことができ、モジュール１１からステージ１６（１）へパラレルデータ・ワードＤＡＴＡ（１）を供給する。バス１９（１）の各線は、伝送線１８（１）と同じ長さで同様の信号伝播速度を有している。ステージ１６（１）は、到着した入力パラレルデータ・ワードＤＡＴＡ（１）信号をクロック信号ＣＬＫＡ（１）からのパルスに応答して、データ・ワードＤＡＴＡ（２）として出力バス１９（２）上でラッチする。出力バス１９（２）はステージ１６（２）へＤＡＴＡ（２）を伝送する。後続の各ステージ１６（Ｋ）（但しＫ＞２）は同様の方法で動作して、入力クロック信号ＣＬＫＡ（Ｋ）の各パルスに応答して、入力データＤＡＴＡ（Ｋ）を出力データバス１９（Ｋ＋１）上でラッチする。また、ＣＬＫＡ（Ｋ）パルスに応答して、各ステージ１６（Ｋ）は、入力ＤＡＴＡ（Ｋ）信号を出力データ信号ＤＡＴＬ（Ｋ）として、対応するローカル・モジュール１２（Ｋ）へ供給するために出力バス２１（Ｋ）上でラッチする。つまり、例えば、ホスト・モジュール１１がクロック信号ＣＬＫＡ（１）パルスの立ち上がり端に応答してステージ１６（１）へデータパルスを送出する場合、ステージ１６（１）はＤＡＴＬ（１）パルスに応答してローカル・モジュール１２（１）への線２１（１）上でデータパルスをラッチする。連続するステージ１６（２）−１６（Ｎ）は、クロック信号ＣＬＫＡ（１）信号の連続サイクルにおいて、データパルスを出力線２１（２）−２１（Ｎ）上でラッチする。
各ローカル・モジュール１２（Ｋ）がＮ−Ｋクロックサイクルだけ待ってからデータパルスに応じて動作を行うようにプログラムされている場合、全てのモジュール１２（Ｋ）はデータパルスに同時に応答する。例えば、各モジュール１２（Ｋ）はローカル・モジュール１２（１）−１２（Ｎ）を集積回路テスターの一部分とすることもでき、また、データ信号パルスの受信に続けてＮ−Ｋクロックパルスの試験動作部分をスタートするようにプログラムされる。つまり、ホスト・モジュール１１が線１９（１）にデータパルスを送信してからＮサイクル後に全てのローカル・モジュールが同時に試験を開始する。
図２はブロック図の形式で図１の代表的デスキュー・ステージ１６（Ｋ）の第１の実施の形態を示す。ステージ１６（Ｋ）はマッチングした一対の可変遅延回路２０Ａ及び２０Ｂと、位相比較器２４及びループ・フィルタ２６で構成される位相同期ループ制御回路２２とを含む。線１８Ａ（Ｋ）に到着する基準クロック信号ＣＬＫＡ（Ｋ）は伝送線１８Ｂ（Ｋ）経由で復路クロック信号ＣＬＫＢ（Ｋ）として先行ステージ１６（Ｋ−１）へ返送される。つまり、到着するＣＬＫＡ（Ｋ）信号と出発するＣＬＫＢ（Ｋ）信号は実質的に同一の位相及び同一の周波数である。ＣＬＫＡ（Ｋ）信号は位相比較器２４の入力へも供給される。ＣＬＫＡ（Ｋ）信号は、また、ローカル・クロック信号ＣＬＫＬ（Ｎ）として図１のローカル・モジュール１２（Ｋ）へも外向きに転送される。
線１８Ａ（Ｋ）と１８Ｂ（Ｋ）でクロック信号が著しく減衰する場合には、線１８Ａ（Ｋ）と１８Ｂ（Ｋ）の間に増幅器３０を挿入しても良い。ＣＬＫＢ（Ｋ）の位相と周波数はＣＬＫＡ（Ｋ）の位相と周波数にまだ追従するが僅かに遅延を伴う。しかし、この遅延量はローカル・クロックの同期精度に対して悪影響を与えるものではない。
遅延回路２０Ａは入力クロック信号ＣＬＫＡ（Ｋ）を遅延させて、伝送線１８Ａ（Ｋ＋１）経由で次のステージ１６（Ｋ＋１）へ供給される出力クロック信号ＣＬＫＡ（Ｋ＋１）を発生する。遅延回路２０Ｂは後続ステージ１６（Ｋ＋１）からの復路信号ＣＬＫＢ（Ｋ＋１）を遅延させて、位相比較器２４の第２の入力へ供給される基準クロック信号ＲＥＦ（Ｋ）を発生する。位相比較器２４は信号ＲＥＦ（Ｋ）が信号ＣＬＫＡ（Ｋ）より遅れている場合には出力信号を増加させ、また、信号ＲＥＦ（Ｋ）が信号ＣＬＫＡ（Ｋ）より先行している場合には出力信号を減少させる。ループ・フィルタ２６は位相比較器２４の出力信号をフィルタ（積分）し、可変遅延回路２０Ａ及び２０Ｂの入力を制御するために供給される制御信号ＶＰＬＬを発生する。各々の回路２０Ａ及び２０Ｂの遅延量は入力制御信号ＶＰＬＬの電圧とは逆に変化する。
ステージ１６（Ｋ）に到着するＣＬＫＡ（Ｋ）信号のパルスは位相比較器２４の第１の入力に現れる。パルスは遅延回路２０Ａを通って次のステージ１６（Ｋ＋１）へ伝えられ、線１８（Ｋ＋１）経由でステージ１６（Ｋ）へのＣＬＫＢ（Ｋ）信号のパルスとしてステージ１６（Ｋ）へ戻る。戻りパルスはステージ１６（Ｋ）の遅延回路２０Ｂを通って最終的には位相比較器２４の第２の入力へＲＥＦ（Ｋ）のパルスとして到着する。位相比較器２４とループ・フィルタ２６は一緒に動作し、信号ＲＥＦ（Ｋ）が信号ＣＬＫＡ（Ｋ）に位相同期されるように遅延回路２０Ａ及び２０Ｂの（同様な）遅延量を制御する。
２本の伝送線１８Ａ（ｋ＋１）と１８Ｂ（Ｋ＋１）は、ステージ１６（Ｋ）と１６（ｋ＋１）の間で往復してクロックパルスを伝送するが、該２本の伝送線１８Ａ（Ｋ＋１）と１８Ｂ（Ｋ＋１）は、長さと信号伝播速度が両方ともマッチングされていて、ステージ１６（Ｋ）と１６（Ｋ＋１）の間に同一で固有の信号遅延量を提供する。また、遅延回路２０Ａと２０Ｂは同じものであり、同一の信号ＶＰＬＬによって制御されているので、これらも同様の遅延量を有している。つまり、ＣＬＫＡ（Ｋ）の各パルスのステージ１６（Ｋ）の位相比較器２４の第１の入力からステージ１６（Ｋ＋１）の入力へ伝わるのに必要である時間は、ステージ１６（Ｋ＋１）からステージ１６（Ｋ）の位相比較器２４の第２の入力へ戻るのにかかる時間と同じである。そのため、信号ＲＥＦ（Ｋ）を信号ＣＬＫＡ（Ｋ）に同期することにより、位相比較器２４は、ステージ１６（Ｋ＋１）への入力におけるＣＬＫＡ（Ｋ＋１）信号がステージ１６（Ｋ）の入力でのＣＬＫＡ（Ｋ）と同位相となるか、又は、信号ＣＬＫＡ（Ｋ）と１８０度ずれた位相のどちらかとなることを確実にする。
全てのクロック信号ＣＬＫＡ（１）−ＣＬＫＡ（Ｎ）は互いに同位相であるべきで１８０度離れてはならないので、遅延回路２０Ａ及び２０Ｂが動作する範囲とモジュール範囲の間の伝送線距離の変動を制限して、連続するステージ１６（Ｋ）とステージ１６（Ｋ＋１）へのクロック入力間の総遅延量がＣＬＫＡ信号の周期Ｔと必ず等しくなり、Ｔ／２にはならないようにする。例えば、各伝送線１８Ａ／１８Ｂの固有遅延量「Ｄ１８」が０．１Ｔから０．３Ｔまで変化できる場合、遅延回路２０Ａ／２０Ｂによって提供される遅延量「Ｄ２０」は、例えば、０．６５Ｔから０．９５Ｔの範囲に制限すべきである。つまり、合計の遅延量Ｄ１８＋Ｄ２０はシステム起動時に０．７５Ｔと１．１５Ｔの間の範囲にあり、Ｄ１８＋Ｄ２０＝ＴでＣＬＫＡ（Ｋ）とＣＬＫＡ（Ｋ＋１）が同位相で安定する。システムはＤ１８＋Ｄ２０＝０．５ＴでＣＬＫＡ（Ｋ）とＣＬＫＡ（Ｋ＋１）が１８０度位相だとＤ１８とＤ２０の値のこのような組み合わせが得られないため「偽ロック」できない。
位相同期時に総遅延量Ｄ１８＋Ｄ２０がＴの倍数である時にうまく動作することは理解されるべきである。つまり、伝送線遅延量Ｄ１８が２．４Ｔから２．６Ｔの間にある場合、可変遅延量の範囲を、例えば、０．４０Ｔから０．６Ｔに選択できる。これによりシステム起動時に２．８Ｔから３．２Ｔまでの範囲で総遅延量を提供し３．０Ｔで位相同期する。しかし、いずれの場合にも伝送線遅延量Ｄ１８が０．５Ｔ以下の範囲になるように制限する必要がある。
図３は図２の遅延回路２０Ａを示す。回路２０Ｂも同様である。遅延回路２０Ａは直接接続され共通の電力供給源としてＶＰＬＬを有する一組の同様なインバータ回路４４から構成される。ＣＬＫＡ（Ｋ）信号は直列回路の第１のインバータへの入力として供給され、ＣＬＫＡ（Ｋ＋１）は、ＶＰＬＬの大きさで決定される遅延の後で直列回路の最後のインバータの出力に現れる。直列インバータ回路４４の個数、各インバータ回路４４のスイッチング速度範囲、図２の制御回路２２で発生するＶＰＬＬの値の範囲が遅延回路の範囲を決定する。
図２を参照すると、ステージ１６（Ｋ）は一組のＤ型フリップフロップ回路２８を含み、その各々が入力端子Ｄで入力データ線１９（Ｋ）に到着するＤＡＴＡ（Ｋ）信号の別の１つを受信して、クロック端子がローカル・クロック信号ＣＬＫＡ（Ｋ）によってパルスされた場合に、出力端子Ｑに対応する一組のＤＡＴＡ（Ｋ＋１）とＤＡＴＬ（Ｋ）信号が発生する。
すでに本明細書で説明したように、遅延回路２０Ａと２０Ｂの範囲及びモジュール範囲の間の伝送線距離の変動範囲は、連続するステージ１６（Ｋ）とステージ１６（Ｋ＋１）へのクロック入力の間の総遅延量が位相同期時にＣＬＫＡ信号の周期Ｔ（そして、Ｔ／２ではない）に落ち着くように制限されるべきである。本発明の別の実施の形態においてこのような制限を回避するために、図４に図示してあるように周波数逓倍回路４６を各ステージ１６（Ｋ）に追加する。周波数逓倍回路４６は到着クロック信号ＣＬＫＡ（Ｋ）の周波数を２倍してローカル・クロック信号ＣＬＫＬ（Ｌ）を発生する。このことは、たとえ幾つかのステージの入力信号ＣＬＫＡ（２）−ＣＬＫＡ（Ｋ）が図１の第１のステージ入力信号ＣＬＫＡ（１）と同位相ではあるが、他のステージの入力信号がＣＬＫＡ（１）と１８０度ずれている場合でも、全部のローカル・クロック信号ＣＬＫＬ（１）−ＣＬＫＬ（Ｎ）が互いに同位相になることを確実にする。図４に図示した種類のステージを使用する場合、ホストへ供給されるクロック信号がローカル・クロック信号ＣＬＫＬ（１）−ＣＬＫＬ（Ｎ）と同じ周波数を有しているなら、周波数逓倍回路４６と同様の周波数逓倍回路をクロック供給源１４とホスト１１（図１）の間のＣＬＫＡ（１）信号パスに挿入すべきであることに注意するべきである。また、信号ＲＥＦ（Ｋ）が信号ＣＬＫＡ（Ｋ）に位相同期していることから、ＲＥＦ（Ｋ）信号を図１２に示されているようにシステム性能に影響することなくＣＬＫＡ（Ｋ）の代わりに周波数逓倍回路４６の入力へ供給できることにも注意すべきである。
図５及び図６は、図４に示したステージと同様のステージを使用する場合に図１の回路の動作を示すタイミング図である。簡略化するために、タイミング図では位相同期以前の過渡応答を示していない。図５は、ステージ１６（Ｋ）へのＣＬＫＡ（Ｋ）パルス入力が位相比較器２４の一方の入力から遅延回路２０Ａを通りステージ１６（Ｋ＋１）へ、更にステージ１６（Ｋ）の遅延回路２０Ｂを通って位相比較器２４の他方の入力へ戻るラウンドトリップ（往復）を行うために完全２サイクルを必要とする場合を示している。つまり、信号ＲＥＦ（Ｋ）は２サイクル分だけ遅れ、信号ＣＬＫＡ（Ｋ＋１）は信号ＣＬＫＡ（Ｋ）と位相同期する。ＣＬＫＡ（Ｋ）の周波数を逓倍した信号であるローカル・クロック信号ＣＬＫＬ（Ｋ）とＣＬＫＬ（Ｋ＋１）は互いに同位相である。
図６は、ステージ１６（Ｋ）へのＣＬＫＡ（Ｋ）パルス入力が位相比較器２４の一方の入力から他方の入力へのラウンドトリップを行うのに１サイクルしか必要としない場合を示している。信号ＲＥＦ（Ｋ）は１サイクル分だけＣＬＫＡ（Ｋ）より遅れているので、ＣＬＫＡ（Ｋ＋１）はＣＬＫＡ（Ｋ）に対して１８０度反転した位相である。それでも周波数逓倍ローカル・クロック信号ＣＬＫＬ（Ｋ）とＣＬＫＡ（Ｋ＋１）は互いに同位相である。各ステージの周波数逓倍回路４６が偶数（２，４，６・・・）の整数倍にＣＬＫＡ（Ｋ）周波数を逓倍して互いに同位相のローカル・クロック信号を発生できることが当業者には理解されよう。
図７は、図４の周波数逓倍回路４６の新規な回路を更に詳細に示している（従来技術で公知の他の種類の周波数逓倍回路も使用できる）。ＣＬＫＡ（Ｋ）信号は、フェーズロックループ（ＰＬＬ）制御回路６０への入力として印加される。ＰＬＬ制御回路６０は、多重ステージ遅延線６２の各ステージの遅延量を制御する出力電圧信号Ｖ２を発生する。遅延線６２は、同じ周波数を有し、同位相で均等に分散している一組の出力タップ信号Ｔ１−ＴＮを発生する。ＣＬＫＡ（Ｋ）信号は遅延線６２の入力を駆動する。最後の遅延線出力であるタップＴＮはＰＬＬ制御回路６０の第２の入力に印加される。ＰＬＬ制御回路６０は出力電圧信号Ｖ２を調節して、ＴＮがＣＬＫＡ（Ｋ）に対して位相及び周波数ロックされるようにする。タップ信号Ｔ１−ＴＮは、そのためＣＬＫＡ（Ｋ）に全て周波数ロックされるが同位相で均等に分散している。タップ信号Ｔ１とタップ信号ＴＸ（ここでＴＸはＴ１に対して１／４サイクルだけ位相がずれているタップ信号Ｔ２−ＴＮのうちの特定の１つとする）はＸＯＲゲート６４への入力として供給される。ＸＯＲゲート６４で発生する出力信号はＣＬＫＡ（Ｋ）の周波数の２倍である。
ＰＬＬ制御回路６０は、クロック入力でＣＬＫＡ（Ｋ）信号を受信し、Ｄ入力でＴＮ信号を受信するＤ型フリップフロップ（ＦＦ）６６を含む。該ＦＦ６６は信号Ｔ１が信号ＣＬＫＡ（Ｋ）より遅れている場合にはＱ出力で信号ＤＩＲをプルアップし、信号Ｔ１が信号ＣＬＫＡ（Ｋ）より先行している場合にＱ出力でＤＩＲ信号ＰＤをプルダウンする。ＤＩＲ信号は、電源ＶＣＣと接地の間に直列接続してあるｐＭＯＳトランジスタＱ１とｎＭＯＳトランジスタＱ２のゲートを駆動する。ＤＩＲ信号が高値だとトランジスタＱ２が抵抗Ｒ１及びＲ２経由でコンデンサＣ１を放電させ、ＤＩＲ信号が低値の場合にはＱ１が抵抗Ｒ１及びＲ２経由でコンデンサＣ１を充電させる。コンデンサＣ１と抵抗Ｒ２に係る電圧Ｖ１がユニティゲイン増幅器６８を駆動してＰＬＬ制御回路出力信号の出力電圧信号Ｖ２を発生させる。
遅延線６２は直列接続した一組のインバータ回路７０で形成される。Ｔ１−ＴＮ信号はインバータ回路７０の出力に現れる。出力電圧信号Ｖ２信号はインバータ回路７０に電力を供給し、ＴＮをＣＬＫＡ（Ｋ）と同位相にするようにスイッチング速度を制御する。インバータ回路７０が全部同一のスイッチング速度を有するので、タップ信号Ｔ１−ＴＮはＣＬＫＡ（Ｋ）信号に対して同位相で均等に配信される。図４のＰＬＬ制御回路２２は、図７のＰＬＬ制御回路６０と設計上は同様のものである。
図８は、図１の代表的なデスキュー回路１６（Ｋ）の第３の別の実施の形態を示すブロック図である。このデスキュー回路は、伝送線１８Ａ／１８Ｂ（Ｋ）の遅延量がＣＬＫＡ（Ｋ）クロック信号の周期に比べて非常に小さい場合の偽ロッキングを排除する。このような場合、デスキュー回路は１クロック信号分の全周期に近い遅延量を提供すべきである。図８のデスキュー回路は入力及び出力ＣＬＫＡ（Ｋ）／ＣＬＫＡ（Ｋ＋１）クロック信号の間の位相関係をモニタする。デスキュー回路が入力及び出力クロック信号ＣＬＫＡ（Ｋ）／ＣＬＫＡ（Ｋ＋１）がほぼ１８０度ずれた位相であると検出した場合、偽ロックが発生したことが分かる。このような場合、クロック信号周期の半分と略同等の遅延量を信号パスに追加するか、信号パスから除去する。
図８のデスキュー回路は一般に図２のデスキュー回路と同様であって、同じ構成部材は同じ参照番号で示してある。しかし、図８のデスキュー回路は、図２の回路に遅延回路２１Ａと２１Ｂ、マルチプレクサ２３Ａと２３Ｂ、ＸＯＲゲート２５、ローパスフィルタ２７、トグル式フリップフロップ２９を追加する。遅延回路２１Ａと２１Ｂは、クロック信号ＣＬＫＡ（Ｋ）の周期のほぼ１／２の固定遅延量を提供する。マルチプレクサ２３Ａは、遅延回路２０Ａの出力ＣＬＫＡ（Ｋ＋１）のパスに選択的に遅延回路２１Ａを配置する。マルチプレクサ２３Ｂは、遅延回路２０Ｂへ入力するＣＬＫＡ（Ｋ＋１）のパスに遅延回路２１Ｂの追加削除を切り換える。ＸＯＲゲート２５は、ＣＬＫＡ（Ｋ）とＣＬＫＡ（Ｋ＋１）を受信して出力信号をローパスフィルタ２７に供給する。２つのクロック信号ＣＬＫＡ（Ｋ）とＣＬＫＡ（Ｋ＋１）が実質的に位相がずれている場合、ＸＯＲゲート２５出力は頻繁に高くなり、ローパスフィルタ２７の出力が増加する。フィルタ２７の出力が閾値に達すると、トグル式フリップフロップ２９の出力が状態変化し、これによってマルチプレクサ２３Ａと２３Ｂを切り換える。遅延回路２１Ａと２１ＢがＣＬＫＡ（Ｋ＋１）及びＣＬＫＢ（Ｋ＋１）信号パスにあったとしても、マルチプレクサ２３Ａと２３Ｂがこれらを除去する。逆に、遅延回路２１Ａと２１ＢがＣＬＫＡ（Ｋ＋１）及びＣＬＫＢ（Ｋ＋１）信号パスになかったとしても、マルチプレクサ２３Ａと２３Ｂがこれらを信号パスに加える。いずれの場合でも、システムはＣＬＫＡ（Ｋ＋１）がＣＬＫＡ（Ｋ）と１８０度位相反転している偽ロック状態からＣＬＫＡ（Ｋ＋１）とＣＬＫＡ（Ｋ）が同位相になっている完全ロック状態へすぐに切り換える。
ＸＯＲゲート２５への入力は、ＣＬＫＢ（Ｋ＋１）とＲＥＦ（Ｋ）によって交互に供給されることが当業者には理解されるべきである。また、遅延回路２１Ａと２１ＢをＣＬＫＡ（Ｋ）及びＣＬＫＢ（Ｋ＋１）信号パス内外に切り換える代わりに、フリップフロップ２９出力を用いて適当な量だけＶＰＬＬを選択的にレベルシフトし、遅延回路２０Ａ及び２０Ｂによって提供される遅延量がクロック周期のほぼ半分Ｔ／２だけ急激に変化するようにする。これは、例えば、フリップフロップ２９のＱ出力を用いてフィルタ２６と遅延回路２０Ａ及び２０Ｂの間のＶＰＬＬ信号パス内外にレベルシフト回路を切り換えるマルチプレクサを制御することによって実現できる。
図９は、全ステージの遅延回路２０Ａ（Ｋ）と２０Ｂ（Ｋ）が相互接続されて長い遅延線を形成している本発明の別の実施の形態を示す。クロック信号供給源１４からステージ１６（１）に入るＣＬＫＡ（１）パルスは、全ステージ１６（１）−１６（Ｎ）の遅延回路２０Ａ（１）−２０Ａ（Ｎ）を連続的に通過する。ステージ１６（Ｎ）でパルスは、遅延回路２０Ａ（Ｎ）の出力から伝送線１８Ａ（Ｎ＋１）経由で転送されてステージ１６（Ｎ）の遅延回路２０Ｂ（Ｎ）の入力に戻る。パルスは更に全ステージの遅延回路２０Ｂ（Ｎ）−２０（１）を逆の順番に経由して伝わる。各ステージ１６（Ｋ）のＰＬＬ制御回路２２はそれ自体の基準信号ＲＥＦ（Ｋ）を入力クロック信号ＣＬＫＡ（Ｋ）に位相同期する。
図１０は図４に図示したステージと同様のステージを使用しているが、全ステージの遅延回路２０Ａ（１）−２０Ａ（Ｎ）と遅延回路２０Ｂ（１）−２０Ｂ（Ｎ）がループ状に相互接続されて電圧制御発振回路ＶＣＯ３１を形成する本発明の別の実施の形態を示す。クロック信号パルスは遅延回路２０Ａ（１）−２０Ａ（Ｎ）を連続して通過し、逆の順序で遅延回路２０Ｂ（１）−２０Ｂ（Ｎ）を通過する。ステージ１６（１）内部で遅延回路２０Ｂの基準信号ＲＥＦ（１）出力は遅延回路２０Ａ（１）の入力にフィードバックされる。ステージ１６（１）をＰＬＬ制御回路２２はステージ１６（１）の遅延回路２０Ａ（１）と２０Ｂ（１）と調節して信号ＲＥＦ（１）を信号ＣＬＫＡ（１）に位相同期させ、それによって遅延回路２０Ａ（１）−２０Ａ（９）と遅延回路２０Ｂ（１）−２０Ｂ（Ｎ）で構成されたＶＣＯ３１の全周波数を設定する。ステージ１６（１）−１６（Ｎ）のＰＬＬ制御回路２２はこれらの遅延回路２０Ａと２０Ｂを調節してステージ間信号パスの変動を補償し、それによって各ステージが１クロック周期分の遅延を提供することを確実にする。
図１１は、ローカル回路モジュール１２（１，１）−１２（Ｎ，Ｍ）（あて先サイト）の大きなＮ×Ｍアレイに同期のとれたクロック及びデータ信号を提供するための本発明による「２次元」デスキュー・システム５０を示す。デスキュー・システム５０は、図４のデスキュー回路と同様のデスキュー・ステージ１６（１，１）−１６（Ｎ，Ｍ）からなるＮ×Ｍアレイを含む。デスキュー・ステージの第１の列１６（１，１）−１６（Ｎ，１）は図９又は図１０の「１次元」デスキュー・システムと同様の方法で動作して、これに対応するローカル・モジュール１２（１，１）−１２（Ｎ，１）の第１の列をクロックするための一組のＮ個の出力ローカル・クロック信号ＣＬＫＬ（１，１）−ＣＬＫＬ（Ｎ，１）を発生する。しかし、Ｋ番目のステージ１６（Ｋ，１）のローカル・クロック信号ＣＬＫＬ（Ｋ，１）も、これに対応するＫ番目の行のデスキュー回路１６（Ｋ，２）−１６（Ｋ，Ｍ）へ入力する基準クロックとして用いられる。デスキュー回路のＫ番目の行も図９又は図１０のデスキュー回路と同様の方法で相互接続されて、これに対応する行の論理モジュール１２（Ｋ，２）−１２（Ｋ，Ｍ）へ供給する別の組のローカル・クロック信号ＣＬＫＬ（Ｋ，２）−ＣＬＫＬ（Ｋ，Ｍ）を発生する。全ローカル・クロック信号１２（１，１）−１２（Ｎ，Ｍ）は互いに同位相になる。ホスト・モジュール１１０からのデータ又は制御信号は第１の列のステージを連続して転送される。各々の行の第１のステージもその行の残りのステージへ入力されるデータとして出力ローカル・データ信号を供給する。
ローカル・モジュール１２の大きなアレイに役立てる場合には、図１１の２次元配信システムは、図１，図９，図１０の１次元システムに対して、クロック信号転送経路が短いという利点を有している。例えば、４００個のローカル・モジュールを有する図１，図９，図１０の１次元システムでは、クロック信号供給源１４のクロック信号出力は最も離れたローカル・モジュールに達するまでに４００ステージを通過する必要がある。図１１に図示した種類の２次元２０×２０行列システムでは、クロック信号は最も離れたローカル・モジュールに達するまでに３９ステージを通過するだけで良い。このより短いパスは、クロック信号ジッタを減少する。全ステージ１６（１，１）−１６（Ｎ，Ｍ）のローカル出力クロック信号を追加グループのステージへの基準クロック入力として用いることにより、図１１のアレイを２次元以上に拡張できることは当業者には明らかなはずである。つまり、本発明のクロック信号配信システムは、ローカル回路モジュールの非常に大きな多次元アレイへ同期のとれたローカル・クロックを提供するように拡張できる。
図１１ではデスキュー回路の通常アレイを図示しているが、回路は必ずしも空間的に配列されていなくとも良いことが理解されるべきである。つまり、デスキュー回路又はローカル・モジュールが図示したような行と列に物理的に構成されている必要はない。ただし、データ及びクロック信号線は図示した順番でモジュールに配線されることと、隣接するデスキュー回路の対を相互接続する伝送線がマッチングした遅延量を有することだけが必要である。
同様の多次元信号配信システムが、図２又は図８に図示した種類のデスキュー回路のＮ×Ｍアレイを使用した図１のシステムの拡張として構成し得ることも当業者には理解されよう。
上記明細書は本発明の好適実施の形態を説明しているが、多様な面において本発明から逸脱することなく好適実施の形態に多くの変更を当業者はなすことができる。したがって、以下の請求の範囲は、本発明の真の範囲と精神の範囲内にあるこれら全ての変更を保護することを意図している。

Claims (27)

1. 一連のステージであって、各ステージが、ローカル・クロック出力端子と、第１の周期入力信号を受信して該第１の周期入力信号を第１の調節可能な遅延時間だけ遅延し第１の周期出力信号を発生する第１の遅延手段と、第２の周期入力信号を受信して第２の調節可能な遅延時間だけ遅延し第２の周期出力信号を発生する第２の遅延手段と、前記第１の周期入力信号と前記第２の周期出力信号を受信して前記第２の周期出力信号を前記第１の周期入力信号へ位相同期するように前記第１と第２の調節可能な遅延時間を調節するために前記第１と第２の遅延手段へ供給される遅延制御信号を生成するための制御手段と、前記第１の周期入力信号の位相と周波数に追従する位相と周波数を有する第３の周期出力信号を発生するための手段と、そのステージ内で出力ローカル・クロック信号を得て該出力ローカル・クロック信号を前記ステージのローカル・クロック出力端子に供給するための手段とを具備しているものと、
   前記一連のステージのうちの第１のステージへの前記第１の周期入力信号として周期基準クロック信号を供給するための手段と、
   前記一連のステージのうちの最後のステージ以外の各ステージの前記第１の周期出力信号を前記一連のステージのうちの次に連続するステージへ前記第１の周期入力信号として伝送するための第１の信号導体手段と、
   前記第１のステージ以外の各ステージの前記第３の周期出力信号を前記一連のステージのうちの直前の先行するステージへ前記第２の周期入力信号として伝送するための第２の信号導体手段と
   から成る信号を配信するための装置。
2. 各ステージが、更に、前記第１の周期入力信号を周波数逓倍して前記出力ローカル・クロック信号を発生するための周波数逓倍回路を具備することを特徴とする請求の範囲第１項に記載の装置。
3. 各ステージが、更に、前記第２の周期出力信号を周波数逓倍して前記出力ローカル・クロック信号を発生するための周波数逓倍回路を具備することを特徴とする請求の範囲第１項に記載の装置。
4. 各ステージが前記第１と第２の調節可能な遅延時間を調節して前記第１の周期入力信号に前記第２の周期出力信号を位相同期させることを特徴とする請求の範囲第１項に記載の装置。
5. 各ステージが前記第１と第２の調節可能な遅延時間を調節して実質的に等しくなるようにし、また、前記第１の周期入力信号に前記第２の周期入力信号を位相同期させることを特徴とする請求の範囲第１項に記載の装置。
6. 前記第１と第２の信号導体手段が実質的に同じ信号伝播遅延を有して前記一連のステージのうちの隣接ステージ間に前記第１と第３の周期出力信号を伝送することを特徴とする請求の範囲第１項に記載の装置。
7. 前記周波数逓倍回路が、
   前記第１の周期入力信号を受信して連続的に遅延し同じ周波数だが入力制御信号の大きさでセットされる位相増分だけ互いに位相が異なる複数の周期タップ信号を発生する遅延回路と、
   前記第１の周期入力信号と前記タップ信号の１つを受信し前記遅延回路へ前記入力制御信号を提供する位相同期手段であって、前記制御手段が前記タップ信号の１つが前記第１の周期入力信号に位相同期されるように前記制御信号の大きさを調節する手段と、
   前記タップ信号の少なくとも２つを受信して論理的に組み合わせることにより出力ローカル・クロック信号を発生するための論理回路手段と
   を具備していることを特徴とする請求の範囲第２項に記載の装置。
8. 前記論理回路手段が前記タップ信号の前記少なくとも２つの排他的論理和を取ることを特徴とする請求の範囲第７項に記載の装置。
9. 前記ステージの各々が、入力端子と、データ信号出力端子と、該入力端子に現れたデータ信号を前記第１の周期入力信号の各周期の間に出力ノードでラッチするためのラッチ手段とから成り、
   更に、前記一連のステージのうちの次に後続するステージの入力端子に、前記一連のステージのうちの最後のステージ以外の各ステージのデータ信号出力端子を接続するための第３の信号導体手段を具備していることを特徴とする請求の範囲第１項に記載の装置。
10. 前記第１の周期入力信号の位相と周波数に追従する位相と周波数を有する前記第３の周期出力信号を発生するための前記手段が前記第１の周期入力信号を受信してこれに応答して前記第３の周期出力信号を発生するための手段を具備していることを特徴とする請求の範囲第１項に記載の装置。
11. 前記第１の周期入力信号の位相と周波数に追従する位相と周波数を有する前記第３の周期出力信号を発生するための前記手段が前記第１の周期入力信号を受信して増幅し前記第３の周期出力信号を発生するための増幅器を具備していることを特徴とする請求の範囲第１項に記載の装置。
12. 前記第１の周期入力信号の位相と周波数に追従する位相と周波数を有する前記第３の周期出力信号を発生するための前記手段が前記第２の周期出力信号を受信してこれに応答し前記第３の周期出力信号を発生するための手段を具備していることを特徴とする請求の範囲第１項に記載の装置。
13. 前記制御手段の各々が、
    前記第１の周期入力信号と前記第２の周期出力信号を受信して、これらの間の位相関係を表す状態表示信号を発生するための手段と、
    前記表示信号を積分して前記制御信号を発生するための手段と
    を具備していることを特徴とする請求の範囲第１項に記載の装置。
14. 前記第１の遅延手段が第１の一連の論理ゲートから成り、前記第１の一連の論理ゲートのうちの第１の論理ゲートが前記第１の周期入力信号を受信し、前記第１の周期入力信号が前記第１の一連の論理ゲートを通って伝播し前記第１の一連の論理ゲートのうちの最後の論理ゲートから前記第１の周期出力信号として放出され、前記制御信号が前記第１の一連の論理ゲートの各論理ゲートに印加されてそのスイッチング速度を制御することと、
    前記第２の遅延手段が第２の一連の論理ゲートから成り、前記第２の一連の論理ゲートのうちの第１の論理ゲートが前記第２の周期入力信号を受信し、前記第２の周期入力信号が前記第２の一連の論理ゲートを通って伝播し、前記第２の一連の論理ゲートのうちの最後の論理ゲートから前記第２の周期出力信号として放出され、前記制御信号が前記第２の一連の論理ゲートの各論理ゲートに印加されてそのスイッチング速度を制御することを特徴とする請求の範囲第１項に記載の装置。
15. 各ステージが、更に、前記第１の周期入力信号と前記第１の周期出力信号とを受信し、前記第１の周期入力信号と前記第１の周期出力信号の間の位相関係にしたがって前記一連の論理ゲートの個数を調節するための手段を具備していることを特徴とする請求の範囲第１４項に記載の装置。
16. 各ステージが、更に、前記第２の周期入力信号と前記第２の周期出力信号とを受信し、前記第２の周期入力信号と前記第２の周期出力信号の間の位相関係にしたがって前記一連の論理ゲートの個数を調節するための手段を具備していることを特徴とする請求の範囲第１４項に記載の装置。
17. Ｎ行のステージのアレイであって、それぞれの行がＭ個のステージを備えた（ＭとＮが１より大きい整数である）ものであり、該各ステージが、ローカル・クロック出力端子と、第１の周期入力信号を受信して該第１の周期入力信号を第１の調節可能な遅延時間だけ遅延し第１の周期出力信号を発生するための第１の遅延手段と、第２の周期入力信号を受信して該第２の周期入力信号を第２の調節可能な遅延時間だけ遅延させ第２の周期出力信号を発生するための第２の遅延手段と、前記第１の周期入力信号と前記第２の周期出力信号を受信して前記第１と第２の遅延手段に供給される遅延制御信号を生成して前記第１と第２の調節可能な遅延時間を調節し前記第１の周期入力信号に前記第２の周期出力信号を位相同期させる制御手段と、前記第１の周期入力信号の位相と周波数に追従する位相と周波数を有する第３の周期出力信号を発生するための手段と、前記第１の周期入力信号と第２の周期出力信号のうちの一方に応答して周期ローカル・クロック信号を発生し、該周期ローカル・クロック信号をそのステージのローカル・クロック出力端子に供給するための手段とを具備しているものと、
    前記Ｎ行のステージのアレイのうちの第１の行の第１ステージへ、前記第１の周期入力信号として、周期基準クロック信号を供給するための手段と、
    前記Ｎ行のステージのアレイのうち次に後続する行の第１ステージへ、第１の周期入力信号として、前記アレイの最後の行の第１ステージ以外の各行の第１ステージの第１の周期出力信号を伝送するための第１の信号導体手段と、
    前記Ｎ行のステージのアレイのうち直前に先行する行の第１ステージへ、第２の入力信号として、前記第１の行の第１ステージ以外の前記アレイの各行の第１ステージの前記第３の周期出力信号を伝送するための第２の信号導体手段と、
    前記Ｎ行のステージのアレイのうち同じ行の第２ステージへ、第１の周期入力信号として、前記アレイの各行の第１ステージで発生した前記出力ローカル・クロック信号を伝送するための第３の信号導体手段と、
    前記同じ行のうちの次に後続するステージへ、第１の周期入力信号として、前記アレイの各行の第１ステージ以外の各ステージで発生した前記第１の周期出力信号を伝送するための第４の信号導体手段と、
    前記同じ行のうちの直前に先行するステージへ、第２の周期入力信号として、各行の前記第１と第２のステージ以外の各ステージの第３の周期出力信号を伝送するための第５の信号導体手段と
    から成る信号配信装置。
18. 前記第１の周期入力信号と第２の周期出力信号のうちの一方に応答して周期ローカル・クロック信号を発生するための前記手段が前記第１の周期入力信号と第２の周期出力信号のうちの一方を周波数逓倍することにより前記周期ローカル・クロック信号を発生する周波数逓倍回路を具備していることを特徴とする請求の範囲第１７項に記載の装置。
19. 各ステージが前記第１と第２の調節可能な遅延時間を調節して、前記第２の周期出力信号を前記第１の周期入力信号に位相同期させることを特徴とする請求の範囲第１７項に記載の装置。
20. 各ステージが前記第１と第２の調節可能な遅延時間を調節して、実質的に等しくなるようにし、更に、前記第２の周期入力信号を前記第１の周期入力信号に位相同期させることを特徴とする請求の範囲第１７項に記載の装置。
21. 前記第１と第２の信号導体手段が実質的に同じ信号伝播遅延時間で隣接する行の第１ステージ間で前記第１と第３の周期出力信号を伝送することを特徴とする請求の範囲第１７項に記載の装置。
22. 前記ステージの各々が、更に、入力端子と、データ信号出力端子と、前記入力端子に現れたデータ信号を前記第１の周期入力信号の各周期の間に出力ノードでラッチするためのラッチ手段とから成り、
    更に、前記アレイのうち次に後続する行の第１ステージの入力端子へ、最後の行以外の各行の各ステージのデータ信号出力端子を接続するための第６の信号導体手段と、
    前記アレイのうちの同一行の次のステージの入力端子へ、各行の最後のステージ以外の各ステージのデータ信号出力端子を接続するための第７の信号導体手段と
    を具備していることを特徴とする請求の範囲第１７項に記載の装置。
23. 前記第１の周期入力信号の位相と周波数に追従する位相と周波数を有する第３の周期出力信号を発生するための前記手段が前記第１の周期入力信号と第２の周期出力信号のうちの一方を受信して、それに応答して前記第３の周期出力信号を発生するための手段を具備していることを特徴とする請求の範囲第１７項に記載の装置。
24. 前記制御手段が、
    前記第１の周期入力信号と前記第２の周期出力信号を受信して、これらの間の位相関係を表す状態表示信号を発生するための手段と、
    前記表示信号を積分して前記制御信号を発生するための手段と
    を具備していることを特徴とする請求の範囲第１７項に記載の装置。
25. 前記第１の遅延手段が第１の一連の論理ゲートから成り、前記第１の一連の論理ゲートのうちの第１の論理ゲートが前記第１の周期入力信号を受信し、前記第１の周期入力信号が前記第１の一連の論理ゲートを通って伝播し、前記第１の一連の論理ゲートのうちの最後の論理ゲートから前記第１の周期出力信号として放出され、前記制御信号が前記第１の一連の論理ゲートの各々の論理ゲートに印加されてそのスイッチング速度を制御することと、
    前記第２の遅延手段が第２の一連の論理ゲートから成り、前記第２の一連の論理ゲートのうちの第１の論理ゲートが前記第２の周期入力信号を受信し、前記第２の周期入力信号が前記第２の一連の論理ゲートを通って伝播し、前記第２の一連の論理ゲートのうちの最後の論理ゲートから前記第２の周期出力信号として放出され、前記制御信号が前記第２の一連の論理ゲートのうちの各々の論理ゲートに印加されてそのスイッチング速度を制御することを特徴とする請求の範囲第１７項に記載の装置。
26. 各ステージが、更に、前記第１の周期入力信号と前記第１の周期出力信号とを受信し、前記第１の周期入力信号と前記第１の周期出力信号の間の位相関係にしたがって前記一連の論理ゲートの個数を調節するための手段を具備していることを特徴とする請求の範囲第２５項に記載の装置。
27. 各ステージが、更に、前記第２の周期入力信号と前記第２の周期出力信号とを受信し、前記第２の周期入力信号と前記第２の周期出力信号の間の位相関係にしたがって前記一連の論理ゲートの個数を調節するための手段を具備していることを特徴とする請求の範囲第２５項に記載の装置。

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