JP3765982B2

JP3765982B2 - Analog switch circuit with tolerant function

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Publication number: JP3765982B2
Application number: JP2000380260A
Authority: JP
Inventors: 拓実塚崎; 正人福岡; 昌典衣笠
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-08-15
Filing date: 2000-12-14
Publication date: 2006-04-12
Anticipated expiration: 2020-12-14
Also published as: JP2002135099A

Description

【０００１】
【発明の属する技術分野】
この発明は、高位電源電圧以上、低位電源電圧以下の入力電圧に対して耐性を有するトレラント機能付きアナログスイッチ回路に関する。
【０００２】
【従来の技術】
従来、例えば図１０に示すようなアナログスイッチが知られている。図１０において、アナログスイッチ１１は、ＰチャネルのトランジスタＴＲ１とＮチャネルのトランジスタＴＲ２が並列接続され、トランジスタＴＲ２のゲート端子に与えられるスイッチ開閉制御信号ＧとトランジスタＴＲ１のゲート端子に与えられるスイッチ開閉制御信号Ｇを反転したスイッチ開閉制御信号ＧＢとに基づいて、Ｉ／Ｏピン（アナログスイッチ端子）Ａ、Ｂ間の信号をスイッチング制御している。
【０００３】
このようなアナログスイッチ１１において、トランジスタＴＲ１では、Ｎ型の基板又はウェルとこの基板又はウェル内に形成されるトランジスタのソース、ドレイン領域をなすＰ型の拡散層との間で寄生ダイオードが形成される。この寄生ダイオードＤ１、Ｄ２は、図１１に示すように、Ｉ／ＯピンＡ、Ｂと基板又はＮウェルをバイアスする高位電源ＶＤＤとの間でＩ／ＯピンＡ、Ｂから高位電源ＶＤＤ方向が順方向となるように接続形成される。また、トランジスタＴＲ２では、Ｐ型の基板又はウェルとこの基板又はウェル内に形成されるトランジスタのソース、ドレイン領域をなすＮ型の拡散層との間で寄生ダイオードが形成される。この寄生ダイオードＤ３、Ｄ４は、図１１に示すように、Ｉ／ＯピンＡ、Ｂと基板又はＰウェルをバイアスする低位電源となるグランドＧＮＤとの間でグランドＧＮＤからＩ／ＯピンＡ、Ｂの方向が順方向となるように接続形成される。
【０００４】
このような寄生ダイオードＤ１、Ｄ２、Ｄ３、Ｄ４が形成されるアナログスイッチ１１において、アナログスイッチ１１がオフ時に、例えばＩ／ＯピンＢに高位電源電圧以上の電圧が印加された場合には、寄生ダイオードＤ１が順方向にバイアスされ、順方向にバイアスされた寄生ダイオードＤ１を介してＩ／ＯピンＢから高位電源ＶＤＤに電流が流れることになる。このため、アナログスイッチ１１がオフして非導通状態であってもアナログスイッチ１１で電流が消費され、このアナログスイッチ１１を含む装置における消費電流の増加を招いていた。
【０００５】
また、例えばＩ／ＯピンＢに高位電源電圧以上の電圧が印加された場合には、トランジスタＴＲ１をオフ状態するために高位電源電圧が印加されたゲート端子の電圧よりもソース又はドレイン電圧が高くなるため、トランジスタＴＲ１が導通状態となりソース、ドレイン間で電流が流れることになる。このため、アナログスイッチ１１のトランジスタＴＲ１を介してＩ／ＯピンＢに印加された電圧がＩ／ＯピンＡに伝達され、Ｉ／ＯピンＡに接続された回路の誤動作を招くおそれがあった。
【０００６】
一方、アナログスイッチ１１がオフ時に、例えばＩ／ＯピンＢにグランド電圧以下の負の電圧が印加された場合には、寄生ダイオードＤ３が順方向にバイアスされ、上述したと同様な現象が生じて消費電流の増加ならびに回路の誤動作を招くおそれがあった。また、Ｉ／ＯピンＡにグランド電圧以下の負の電圧が印加された場合には、寄生ダイオードＤ４が順方向にバイアスされ、上述したと同様な現象が生じて消費電流の増加ならびに回路の誤動作を招くおそれがあった。
【０００７】
【発明が解決しようとする課題】
以上説明したように、ＰチャネルのトランジスタとＮチャネルのトランジスタが並列接続されてなる従来のアナログスイッチにおいては、寄生ダイオードが形成されるため、高位電源電圧以上、又は低位電源電圧以下の電圧が両トランジスタの接続点に繋がるＩ／Ｏピンに印加されると、寄生ダイオードを介してＩ／Ｏピンと高位電源又は低位電源間に電流が流れ、消費電流が増加するといった不具合を招いていた。
【０００８】
さらに、アナログスイッチを構成する一方のトランジスタが導通状態となり電流が流れ、アナログスイッチを構成する一方のトランジスタを介して一方のＩ／Ｏピンに印加された電圧が他方のＩ／Ｏピンに伝達され、他方のＩ／Ｏピンに接続された回路の誤動作を招くといった不具合を招いていた。
【０００９】
そこで、この発明は、上記に鑑みてなされたものであり、その目的とするところは、アナログスイッチのオフ時に、消費電流の増加ならびにアナログスイッチ端子間の電流を防止したトレラント機能付きアナログスイッチ回路を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、課題を解決する第１の手段は、ＰチャネルのトランジスタとＮチャネルのトランジスタがアナログスイッチ端子間に並列接続され、スイッチ開閉制御信号が前記Ｎチャネルのトランジスタのゲート端子に与えられ、前記アナログスイッチ端子間が開閉制御されるアナログスイッチと、前記アナログスイッチ端子に与えられる信号ならびに前記スイッチ開閉制御信号を受けて、前記スイッチ開閉制御信号とともに前記アナログスイッチを開閉制御し、前記アナログスイッチがオフ時に、前記アナログスイッチ端子の少なくとも一方のアナログスイッチ端子に高位電源電圧以上の電圧が印加されると、印加電圧を前記アナログスイッチのＰチャネルのトランジスタのゲート端子ならびにウェルに供給するバイアス回路とを具備し、前記バイアス回路は、前記スイッチ開閉制御信号ならびに駆動制御信号を受けて、前記アナログスイッチのＰチャネルのトランジスタのゲート端子に駆動信号を供給する駆動部と、前記アナログスイッチ端子に印加された信号を受けて、両信号の電圧を比較し、前記アナログスイッチ端子に与えられた高い方の電圧を出力する比較部と、前記アナログスイッチ端子の少なくとも一方のアナログスイッチ端子に印加された高位電源電圧以上の印加電圧が前記比較部から出力されて、前記比較部から出力された印加電圧を前記アナログスイッチのＰチャネルのトランジスタのウェルに与え、ウェルノードに伝達する伝達部と、前記スイッチ開閉制御信号ならびに前記比較部の出力を受けて、前記駆動部に駆動制御信号を与える駆動制御部と、前記スイッチ開閉制御信号ならびに前記伝達部から前記ウェルノードに伝達された前記印加電圧を受けて、前記スイッチ開閉制御信号に基づいて前記印加電圧を前記アナログスイッチのＰチャネルのトランジスタのゲート端子に与えるゲートバイアス部と、前記アナログスイッチがオン状態の時に、前記アナログスイッチのＰチャネルのトランジスタのウェルに高位電源電圧のウェルバイアスを与えるウェルバイアス部とを有し、前記アナログスイッチがオフ時に前記アナログスイッチ端子に印加される高位電源電圧以上の電圧に対して耐性を有することを特徴とする。
【００１２】
第２の手段は、ＰチャネルのトランジスタとＮチャネルのトランジスタがアナログスイッチ端子間に並列接続され、スイッチ開閉制御信号が前記Ｎチャネルのトランジスタのゲート端子に与えられ、前記アナログスイッチ端子間が開閉制御されるアナログスイッチと、前記アナログスイッチ端子に与えられる信号ならびに前記スイッチ開閉制御信号を受けて、前記スイッチ開閉制御信号とともに前記アナログスイッチを開閉制御し、前記アナログスイッチがオフ時に、前記アナログスイッチ端子の少なくとも一方のアナログスイッチ端子に高位電源電圧以上の電圧が印加されると、印加電圧を前記アナログスイッチのＰチャネルのトランジスタのゲート端子ならびにウェルに供給するバイアス回路とを具備し、前記バイアス回路は、前記スイッチ開閉制御信号ならびにウェルバイアス信号を受けて、スイッチ開閉制御信号に基づいて前記アナログスイッチのＰチャネルのトランジスタのゲート端子にウェルバイアス信号又はロウレベルの駆動信号を供給するゲートバイアス部と、前記アナログスイッチ端子に印加された信号を受けて、両信号の電圧を比較し、前記アナログスイッチ端子に与えられた高い方の電圧をウェルバイアス信号として、前記Ｐチャネルのトランジスタのウェルならびに前記ゲートバイアス部に与える比較／ウェルバイアス部とを有し、前記アナログスイッチがオフ時に前記アナログスイッチ端子に印加される高位電源電圧以上の電圧に対して耐性を有することを特徴とする。
【００１３】
第３の手段は、ＰチャネルのトランジスタとＮチャネルのトランジスタがアナログスイッチ端子間に並列接続され、スイッチ開閉制御信号に基づいて前記アナログスイッチ端子間が開閉制御されるアナログスイッチと、前記スイッチ開閉制御信号を受けて、前記Ｐチャネルのトランジスタに駆動制御信号を与える第１のゲートバイアス回路と、前記第１のゲートバイアス部の出力ならびにウェルバイアス信号を受けて、前記Ｎチャネルのトランジスタにウェルバイアス信号又はハイレベルの駆動制御信号を供給する第２のゲートバイアス回路と、前記アナログスイッチ端子に印加された信号を受けて、両信号の電圧を比較し、前記アナログスイッチ端子に与えられた低い方の電圧をウェルバイアス信号として、前記Ｎチャネルのトランジスタのウェルならびに前記ゲートバイアス回路に与え、前記アナログスイッチがオフ時に、前記アナログスイッチ端子の少なくとも一方のアナログスイッチ端子に低位電源電圧以下の電圧が印加されると、印加電圧を前記アナログスイッチのＮチャネルのトランジスタのゲート端子ならびにウェルに供給する比較／ウェルバイアス部とを具備し、前記アナログスイッチがオフ時に前記アナログスイッチ端子に印加される低位電源電圧以下の電圧に対して耐性を有することを特徴とする。
【００１４】
第４の手段は、ＰチャネルのトランジスタとＮチャネルのトランジスタがアナログスイッチ端子間に並列接続され、スイッチ開閉制御信号に基づいて前記アナログスイッチ端子間が開閉制御されるアナログスイッチと、前記アナログスイッチ端子に与えられる信号ならびに前記スイッチ開閉制御信号を受けて、前記スイッチ開閉制御信号に基づいて前記Ｐチャネルのトランジスタを導通制御し、前記アナログスイッチがオフ時に、前記アナログスイッチ端子の少なくとも一方のアナログスイッチ端子に高位電源電圧以上の電圧が印加されると、印加電圧を前記アナログスイッチのＰチャネルのトランジスタのゲート端子ならびにウェルに供給する第１のコントロール回路と、前記アナログスイッチ端子に与えられる信号ならびに前記スイッチ開閉制御信号の反転信号を受けて、前記スイッチ開閉制御信号に基づいて前記Ｎチャネルトランジスタを導通制御し、前記アナログスイッチがオフ時に、前記アナログスイッチ端子の少なくとも一方のアナログスイッチ端子に低位電源電圧以下の電圧が印加されると、印加電圧を前記アナログスイッチのＮチャネルのトランジスタのゲート端子ならびにウェルに供給する第２のコントロール回路とを具備し、前記アナログスイッチがオフ時に前記アナログスイッチ端子に印加される高位電源電圧以上又は低位電源電圧以下の電圧に対して耐性を有することを特徴とする。
【００１６】
【発明の実施の形態】
以下、図面を用いてこの発明の実施形態を説明する。
【００１７】
図１はこの発明の一実施形態に係るトレラント機能付きアナログスイッチ回路の構成を示す図である。図１において、アナログスイッチ回路は、ＰチャネルのトランジスタＴＲ１とＮチャネルのトランジスタＴＲ２が並列接続されてなるアナログスイッチ１１と、トランジスタＴＲ１のゲート電圧と、トランジスタＴＲ１のソース、ドレイン領域が形成されるウェルにウェルバイアスを供給制御するバイアス回路１２を備えて構成されている。
【００１８】
バイアス回路１２は、アナログスイッチ１１を構成するトランジスタＴＲ１とＴＲ２の並列接続点の一方に接続されたアナログスイッチ端子（Ｉ／Ｏピン）Ａに印加される電圧と、トランジスタＴＲ１とＴＲ２の並列接続点の他方に接続されたアナログスイッチ端子（Ｉ／Ｏピン）Ｂに印加される電圧と、トランジスタＴＲ２のゲート端子に与えられてアナログスイッチ１１のスイッチングを制御するスイッチ開閉制御信号Ｇを受けて、トランジスタＴＲ１のゲート電圧とウェルバイアスを供給制御する。バイアス回路１２は、アナログスイッチ１１がオフ時に、高位電源電圧よりも高い電圧が少なくともＩ／ＯピンＡ、Ｂのいずれか一方に印加された場合に、印加電圧をトランジスタＴＲ１のゲート端子に供給し、かつ印加電圧をウェルバイアスとしてトランジスタＴＲ１に供給する。また、バイアス回路１２は、アナログスイッチ１１がオフ時に、高位電源電圧よりも低い電圧が少なくともＩ／ＯピンＡ、Ｂのいずれか一方に印加された場合には、高位電源電圧をトランジスタＴＲ１のゲート端子に供給し、かつ高位電源電圧をウェルバイアスとしてトランジスタＴＲ１に供給する。一方、バイアス回路１２は、アナログスイッチ１１がオン時には、グランド電位をトランジスタＴＲ１のゲート端子に供給し、かつ高位電源電圧をウェルバイアスとしてトランジスタＴＲ１に供給する。
【００１９】
このような機能を備えたバイアス回路１２を設けることにより、アナログスイッチ１１がオフ時に、少なくともＩ／ＯピンＡ、Ｂのいずれか一方に高位電源電圧以上の電圧が印加された場合であっても、トランジスタＴＲ１のウェルは高位電源電圧以上の印加電圧にバイアスされるので、図２に示すように、従来のように寄生ダイオードＤ１、Ｄ２を介してＩ／ＯピンＡ、Ｂから高位電源ＶＤＤに電流が流れることは防止される。また、トランジスタＴＲ１のゲート端子に高位電源電圧以上の印加電圧が供給されるので、トランジスタＴＲ１のソース、ドレイン間に電流が流れることは防止される。これにより、高位電源電圧以上の電圧が印加された一方のＩ／Ｏピンから他方のＩ／Ｏピンに印加電圧が伝達されることは回避され、他方のＩ／Ｏピンに接続された回路の誤動作を防止することができる。
【００２０】
図３は図１に示すバイアス回路１２の一実施形態を示す回路図である。
【００２１】
図３において、図１に示すものと同様なアナログスイッチ３１に対して、バイアス回路１２は、アナログスイッチ３１を構成するトランジスタＴＲ１のゲート端子に駆動信号（PGATE ）を供給して駆動制御する駆動部３２と、Ｉ／ＯピンＡ、Ｂに印加される電圧を受けて両者を比較し、比較結果に応じてＩ／ＯピンＡ、Ｂに与えられた高い方の電圧を出力するする比較部３３と、少なくともＩ／ＯピンＡ、Ｂの一方に印加された高位電源電圧以上の印加電圧をウェルバイアスとしてウェルノードNWELL に伝達出力する伝達部３４と、トランジスタＴＲ２のゲート端子に与えられるスイッチ開閉制御信号Ｇに基づいて駆動部３２のトランジスタＴＲ３を導通制御する駆動制御部３５と、トランジスタＴＲ１のゲート端子に駆動信号（PGATE ）としてウェルノードNWELL に与えられた印加電圧を供給制御するゲートバイアス部３６と、トランジスタＴＲ１に高位電源電圧のウェルバイアスを供給するウェルバイアス部３７を備えて構成されている。
【００２２】
アナログスイッチ３１は、Ｉ／ＯピンＡ、Ｂとの間に接続され、トランジスタＴＲ１のゲート端子には駆動信号（PGATE ）が与えられ、トランジスタＴＲ１のウェルはウェルバイアスを与えるウェルノードNWELL が接続され、トランジスタＴＲ２のゲート端子にはスイッチ開閉制御信号Ｇが与えられている。
【００２３】
駆動部３２は、ＰチャネルのトランジスタＴＲ３、ＴＲ４とＮチャネルのトランジスタＴＲ５が高位電源ＶＤＤとグランドＧＮＤ間で直列に接続され、トランジスタＴＲ３のゲート端子が駆動制御部３５の出力ノードP1に接続され、トランジスタＴＲ４、ＴＲ５のゲート端子にスイッチ開閉制御信号Ｇが与えられ、トランジスタＴＲ３、ＴＲ４のウェルにはウェルバイアスが与えられている。なお、以下に示すＰチャネルのトランジスタのウェルには、ウェルノードNWELL を介してウェルバイアスが与えられている。
【００２４】
比較部３３は、ゲート端子がＩ／ＯピンＢに接続されたトランジスタＴＲ１４とゲート端子がＩ／ＯピンＡに接続されたトランジスタＴＲ１５で構成され、トランジスタＴＲ１４はＩ／ＯピンＡとノードP3との間に接続され、トランジスタＴＲ１５はＩ／ＯピンＢとノードP2との間に接続されている。
【００２５】
伝達部３４は、ゲート端子が高位電源ＶＤＤに接続されたＰチャネルのトランジスタＴＲ１２とゲート端子が高位電源ＶＤＤに接続されたＰチャネルのトランジスタＴＲ１３で構成され、トランジスタＴＲ１２はノードP3とウェルノードNWELL との間に接続され、トランジスタＴＲ１３はノードP2とウェルノードNWELL との間に接続されている。
【００２６】
駆動制御部３５は、ゲート端子にスイッチ開閉制御信号Ｇが与えられたＰチャネルのトランジスタＴＲ８、ＴＲ９とゲート端子にスイッチ開閉制御信号Ｇが与えられたＮチャネルのトランジスタＴＲ１０、ＴＲ１１で構成され、トランジスタＴＲ８とトランジスタＴＲ１０がノードP3とグランドＧＮＤとの間に接続され、トランジスタＴＲ９とトランジスタＴＲ１１がノードP2とグランドとの間に接続され、トランジスタＴＲ８、ＴＲ１０の接続点とトランジスタＴＲ９、ＴＲ１１の接続点が接続され、この接続点を駆動制御部３５の出力ノードP1としている。
【００２７】
ゲートバイアス部３６は、ゲート端子にスイッチ開閉制御信号Ｇが与えられたＰチャネルのトランジスタＴＲ６で構成され、トランジスタＴＲ６はトランジスタＴＲ１のゲート端子とウェルノードNWELL との間に接続されている。
【００２８】
ウェルバイアス部３７は、ゲート端子がトランジスタＴＲ４とＴＲ５の接続点、及びトランジスタＴＲ１のゲート端子に接続されたＰチャネルのトランジスタＴＲ７で構成され、トランジスタＴＲ７は高位電源ＶＤＤとウェルノードNWELL との間に接続されている。
【００２９】
このような構成において、通常の動作状態の高位電源電圧（例えば高位電源電圧＝３Ｖ、スイッチ開閉制御信号Ｇがハイレベル時には３Ｖ）で、スイッチ開閉制御信号Ｇ＝０Ｖでアナログスイッチ３１がオフしてアナログスイッチ回路がディセーブル状態では、Ｉ／ＯピンＡ、Ｂに与えられている高位電源電圧以下の高い方の電圧が比較部３３のトランジスタＴＲ１４又はＴＲ１５を介してノードP2、又はノードP3に与えられ、ノードP2又はP3に与えられた電圧は駆動制御部３５の導通状態のトランジスタＴＲ８又はＴＲ９を介して駆動制御部３５の出力ノードP1に与えられ、これにより駆動部３２のトランジスタＴＲ３は導通状態となる。さらに、ロウレベルのスイッチ開閉制御信号Ｇにより駆動部３２のトランジスタＴＲ４が導通状態、トランジスタＴＲ５が非導通状態となり、またゲートバイアス部３６のトランジスタＴＲ６は導通状態となる。これにより、高位電源電圧が駆動信号（PGATE ）としてトランジスタＴＲ３、ＴＲ４を介してアナログスイッチ３１のトランジスタＴＲ１のゲート端子に与えられ、また高位電源電圧がウェルバイアスとしてゲートバイアス部３６のトランジスタＴＲ６を介してアナログスイッチ３１のトランジスタＴＲ１のウェルに供給される。したがって、トランジスタＴＲ１は非導通状態となり、アナログスイッチ３１はオフしアナログスイッチ回路はディセーブル状態となる。
【００３０】
このような状態において、例えばＩ／ＯピンＡに高位電源電圧以上の電圧、例えば５Ｖの電圧が印加されると、比較部３３のトランジスタＴＲ１４が導通状態となり、ノードP3に印加電圧が与えられ、導通状態のトランジスタＴＲ８を介して印加電圧が駆動制御部３５の出力ノードP1に与えられ、駆動部３２のトランジスタＴＲ３が非導通状態となる。一方、Ｉ／ＯピンＡに与えられた印加電圧は導通状態のトランジスタＴＲ１４ならびに伝達部３４のトランジスタＴＲ１２を介してウェルノードNWELL に与えられる。これにより、ウェルノードNWELL に与えられた印加電圧は、アナログスイッチ３１のトランジスタＴＲ１のウェルにウェルバイアスとして供給される。さらに、ウェルノードNWELL に与えられた印加電圧は、ゲートバイアス部３６の導通状態のトランジスタＴＲ６を介してトランジスタＴＲ１のゲート端子に与えられる。したがって、Ｉ／ＯピンＡに高位電源電圧以上の電圧が印加された場合には、この印加電圧がアナログスイッチ３１のＰチャネルのトランジスタＴＲ１のゲート端子ならびにウェルに供給されることになり、アナログスイッチ３１はオフ状態を維持継続することになる。
【００３１】
次に、Ｉ／ＯピンＢに高位電源電圧以上の電圧、例えば５Ｖの電圧が印加されると、比較部３３のトランジスタＴＲ１５が導通状態となり、ノードP2に印加電圧が与えられ、導通状態のトランジスタＴＲ９を介して印加電圧が駆動制御部３５の出力ノードP1に与えられ、駆動部３２のトランジスタＴＲ３が非導通状態となる。一方、Ｉ／ＯピンＢに与えられた印加電圧は導通状態のトランジスタＴＲ１５ならびに伝達部３４のトランジスタＴＲ１３を介してウェルノードNWELL に与えられる。これにより、ウェルノードNWELL に与えられた印加電圧は、アナログスイッチ３１のトランジスタＴＲ１のウェルにウェルバイアスとして供給される。さらに、ウェルノードNWELL に与えられた印加電圧は、ゲートバイアス部３６の導通状態のトランジスタＴＲ６を介してトランジスタＴＲ１のゲート端子に与えられる。したがって、Ｉ／ＯピンＢに高位電源電圧以上の電圧が印加された場合であっても、この印加電圧がアナログスイッチ３１のＰチャネルのトランジスタＴＲ１のゲート端子ならびにウェルに供給されることになり、アナログスイッチ３１はオフ状態を維持継続することになる。
【００３２】
一方、通常の動作状態の電源電圧において、スイッチ開閉制御信号Ｇが高位電源電圧の３Ｖのハイレベルになると、駆動部３２のトランジスタＴＲ４が非導通状態、トランジスタＴＲ５が導通状態となる。これにより、グランド電位がトランジスタＴＲ５を介してアナログスイッチ３１のトランジスタＴＲ１のゲート端子ならびにウェルバイアス部３７のトランジスタＴＲ７のゲート端子に与えられる。したがって、トランジスタＴＲ１は、ウェルバイアス部３７の導通状態のトランジスタＴＲ７を介して高位電源電圧のウェルバイアスが与えられて導通状態となり、アナログスイッチ３１はオンして、アナログスイッチ回路はイネーブル状態となる。
【００３３】
このように、図３に示す回路構成において図１に示すバイアス回路１２の機能を実現することができる。
【００３４】
図４は図１に示すバイアス回路１２の他の実施形態を示す回路図である。図４において、バイアス回路１２は、ＰチャネルのトランジスタＴＲ１６とＮチャネルのトランジスタＴＲ１７とで構成されスイッチ開閉制御信号Ｇならびにウェルバイアス信号を入力してトランジスタＴＲ１にゲート電圧として駆動信号（GBP ）を供給するゲートバイアス部と、ＰチャネルのトランジスタＴＲ１８、ＴＲ１９とで構成されＩ／ＯピンＡ、Ｂに印加された電位の内高い方の電位をウェルバイアス信号としてトランジスタＴＲ１のウェルならびにゲートバイアス部に供給する比較／ウェルバイアス部とを備えて構成されている。トランジスタＴＲ１８とＴＲ１９のドレイン端子は接続され、その接続点（NEWLL ）はトランジスタＴＲ１、ＴＲ１６、ＴＲ１８、ＴＲ１９のウェルならびにトランジスタＴＲ１６のソース端子に接続され、トランジスタＴＲ１８のソース端子はＩ／ＯピンＡならびにトランジスタＴＲ１９のゲート端子に接続され、トランジスタＴＲ１９のソース端子はＩ／ＯピンＢならびにトランジスタＴＲ１８のゲート端子に接続されている。
【００３５】
このような構成において、通常の動作状態の電源電圧（例えば高位電源電圧＝３Ｖ、スイッチ開閉制御信号Ｇがハイレベル時には３Ｖ）で、スイッチ開閉制御信号Ｇ＝０Ｖでアナログスイッチ１１がオフしてアナログスイッチ回路がディセーブル状態で、例えばＩ／ＯピンＡにグランド電位の０Ｖ、Ｉ／ＯピンＢに高位電源電圧以上の電圧、例えば５Ｖの電圧が印加されると、トランジスタＴＲ１８は非導通状態、トランジスタＴＲ１９は導通状態となり、Ｉ／ＯピンＢに印加された印加電圧は、トランジスタＴＲ１９を介してトランジスタＴＲ１のウェルにウェルバイアス信号として供給され、かつ導通状態のトランジスタＴＲ１６を介してトランジスタＴＲ１のゲート端子に駆動信号（GPB ）として供給される。これにより、トランジスタＴＲ１は、ゲート電位、ウェル電位ならびにソース電位がＩ／ＯピンＢに印加された５Ｖとなり、非導通状態となる。また、トランジスタＴＲ２は、ゲート電位がスイッチ開閉制御信号の０Ｖ、ソース電位がＩ／ＯピンＡの０Ｖとなり非導通状態となる。したがって、アナログスイッチ１１はオフ状態を維持継続することになる。また、トランジスタＴＲ１のウェルとソース又はドレイン間のダイオードＤ１、Ｄ２が順バイアスされることはなく、高位電源ＶＤＤとＩ／ＯピンＢ間に電流が流れることは防止される。
【００３６】
次に、Ｉ／ＯピンＡに高位電源電圧以上の電圧、例えば５Ｖの電圧が印加され、Ｉ／ＯピンＢに０Ｖが印加された場合には、トランジスタＴＲ１８は導通状態、トランジスタＴＲ１９は非導通状態となり、Ｉ／ＯピンＡに印加された印加電圧は、トランジスタＴＲ１８を介してトランジスタＴＲ１のウェルに供給され、かつ導通状態のトランジスタＴＲ１６を介してトランジスタＴＲ１のゲート端子に供給される。これにより、トランジスタＴＲ１は、ゲート電位、ウェル電位ならびにソース電位がＩ／ＯピンＡに印加された５Ｖとなり、非導通状態となる。また、トランジスタＴＲ２は、ゲート電位がスイッチ開閉制御信号の０Ｖ、ソース電位がＩ／ＯピンＢの０Ｖとなり非導通状態となる。したがって、アナログスイッチ１１はオフ状態を維持継続することになる。また、トランジスタＴＲ１のウェルとソース又はドレイン間のダイオードＤ１、Ｄ２が順バイアスされることはなく、高位電源ＶＤＤとＩ／ＯピンＡ間に電流が流れることは防止される。
【００３７】
一方、通常の動作状態の電源電圧において、スイッチ開閉制御信号Ｇが高位電源電圧の３Ｖのハイレベルになると、トランジスタＴＲ１７は導通状態となり、グランド電位の０ＶがトランジスタＴＲ１のゲート端子に供給され、かつＩ／ＯピンＡ又はＢに印加された高い方の電位（但し高位電源電圧以下の電位）が導通状態となるトランジスタＴＲ１８又はＴＲ１９を介してトランジスタＴＲ１のウェルに供給され、トランジスタＴＲ１は導通状態となり、またトランジスタＴＲ２は導通状態となる。これにより、アナログスイッチ１１はオンして、アナログスイッチ回路はイネーブル状態となる。なお、トランジスタＴＲ１６は非導通状態となるので、ウェルノード（NWELL ）からグランドＧＮＤに電流が流れることはない。
【００３８】
このように、図４に示す簡単で小型な回路構成において図１に示すバイアス回路１２の機能を実現することができる。
【００３９】
図５ならびに図６はこの発明の他の実施形態に係るトレラント機能付きアナログスイッチ回路の構成を示す図であり、この実施形態の特徴とするところは、図５に示すように、アナログスイッチ１１がオフ時にＩ／ＯピンＡ又はＢにグランド電位以下の電位が印加された場合に、アナログスイッチ１１に形成されるダイオードＤ３、Ｄ４が順バイアスされることを回避して、グランドＧＮＤからＩ／ＯピンＡ，Ｂに電流が流れることを防止したことにある。このような特徴を実現するための具体的な回路構成を図６に示す。
【００４０】
図６において、アナログスイッチ回路は、ＰチャネルのトランジスタＴＲ１とＮチャネルのトランジスタＴＲ２からなるアナログスイッチ１１に対して、スイッチ開閉制御信号Ｇを入力するＰチャネルのトランジスタＴＲ２０とＮチャネルのトランジスタＴＲ２１とで構成された反転回路でトランジスタＴＲ１のゲート端子に駆動信号（GBP ）を供給する第１のゲートバイアス部と、ＰチャネルのトランジスタＴＲ２３ならびにＮチャネルのトランジスタＴＲ２２とで構成され駆動信号（GBP ）ならびにウェルバイアス信号を入力して両トランジスタの接続点からトランジスタＴＲ２のゲート端子に駆動信号（GBN ）を供給する第２のゲートバイアス部と、ＮチャネルのトランジスタＴＲ２４、ＴＲ２５とで構成されＩ／ＯピンＡ、Ｂに印加された電位の内低い方の電位をトランジスタＴＲ２、ＴＲ２２、ＴＲ２４、ＴＲ２５のウェルならびにトランジスタＴＲ２２のソース端子に供給する比較／ウェルバイアス部とを備えて構成されている。トランジスタＴＲ２４とＴＲ２５のドレイン端子は接続され、その接続点（PEWLL ）はトランジスタＴＲ２、ＴＲ２２、ＴＲ２４、ＴＲ２５のウェルならびにトランジスタＴＲ２２のソース端子に接続され、トランジスタＴＲ２４のソース端子はＩ／ＯピンＡならびにトランジスタＴＲ２５のゲート端子に接続され、トランジスタＴＲ２５のソース端子はＩ／ＯピンＢならびにトランジスタＴＲ２４のゲート端子に接続されている。
【００４１】
このような構成において、通常の動作状態の電源電圧（例えば高位電源電圧＝３Ｖ、スイッチ開閉制御信号Ｇがハイレベル時には３Ｖ）で、スイッチ開閉制御信号Ｇ＝０Ｖでアナログスイッチ回路がディセーブル状態で、例えばＩ／ＯピンＡにグランド電位の０Ｖ、Ｉ／ＯピンＢにグランド電位以下の電圧、例えば−５Ｖの負の電圧が印加されると、トランジスタＴＲ２４は非導通状態、トランジスタＴＲ２５は導通状態となり、Ｉ／ＯピンＢに印加された印加電圧は、トランジスタＴＲ２５を介してトランジスタＴＲ２のウェルにウェルバイアス信号として供給され、かつ導通状態のトランジスタＴＲ２２を介してトランジスタＴＲ２のゲート端子に駆動信号（GPN ）として供給される。これにより、トランジスタＴＲ２は、ゲート電位、ウェル電位ならびにソース電位がＩ／ＯピンＢに印加された−５Ｖとなり、非導通状態となる。また、トランジスタＴＲ１は、ゲート電位が３Ｖの駆動信号（GBP ）、ソース電位がＩ／ＯピンＡの０Ｖとなり非導通状態となる。したがって、アナログスイッチ１１はオフ状態を維持継続することになる。また、トランジスタＴＲ２のウェルとソース又はドレイン間のダイオードＤ３が順バイアスされることはなく、グランドＧＮＤとＩ／ＯピンＢ間に電流が流れることは防止される。
【００４２】
次に、Ｉ／ＯピンＡにグランド電位以下の電圧、例えば−５Ｖの負の電圧が印加され、Ｉ／ＯピンＢにグランド電位の０Ｖが印加された場合には、トランジスタＴＲ２４は導通状態、トランジスタＴＲ２５は非導通状態となり、Ｉ／ＯピンＡに印加された印加電圧は、トランジスタＴＲ２４を介してトランジスタＴＲ２のウェルに供給され、かつ導通状態のトランジスタＴＲ２２を介してトランジスタＴＲ２のゲート端子に駆動信号（GPN ）として供給される。これにより、トランジスタＴＲ２は、ゲート電位、ウェル電位ならびにソース電位がＩ／ＯピンＡに印加された−５Ｖとなり、非導通状態となる。また、トランジスタＴＲ１は、ゲート電位が３Ｖの駆動信号（GBP ）、ソース電位がＩ／ＯピンＢの０Ｖとなり非導通状態となる。したがって、アナログスイッチはオフ状態を維持継続することになる。また、トランジスタＴＲ２のウェルとソース又はドレイン間のダイオードＤ４が順バイアスされることはなく、グランドＧＮＤとＩ／ＯピンＡ間に電流が流れることは防止される。また、上記入力条件において、高位電源電圧がアナログスイッチ回路に供給されていない場合にあっても、同様な効果を得ることが可能である。
【００４３】
一方、通常の動作状態の電源電圧において、スイッチ開閉制御信号Ｇが高位電源電圧の３Ｖのハイレベルになると、トランジスタＴＲ２３は導通状態となり、高位電源電圧の３ＶがトランジスタＴＲ２のゲート端子に供給され、かつＩ／ＯピンＡ又はＢに印加された低い方の電位（但しグランド電位以上の電位）が導通状態となるトランジスタＴＲ２４又はＴＲ２５を介してトランジスタＴＲ２のウェルに供給され、トランジスタＴＲ２は導通状態となり、またトランジスタＴＲ１は導通状態となる。これにより、アナログスイッチはオンして、アナログスイッチ回路はイネーブル状態となる。なお、トランジスタＴＲ２２は非導通状態となるので、高位電源ＶＤＤからウェルノード（PWELL ）に電流が流れることはない。
【００４４】
このように、図６に示す簡単で小型な回路構成において図５に示す機能を実現することができる。
【００４５】
図７及び図８はこの発明の他の実施形態に係るトレラント機能付きアナログスイッチ回路の構成を示す図であり、この実施形態の特徴は、図７に示すように、図２に示す高位電源電圧以上の電圧に対するトレラント機能と図５に示す低位電源電圧以下の電圧に対するトレラント機能の双方のトレラント機能を兼ね備えたことにあり、これを実現するために、図８に示すようにトランジスタＴＲ１とＴＲ２からなるアナログスイッチ１１に対してコントロール回路８１、８２を設けている。コントロール回路８１、８２の具体的な回路構成を図９に示す。
【００４６】
図９において、コントロール回路８１は、図４に示す構成を採用しており、トランジスタＴＲ１６とＴＲ１７とからなりスイッチ開閉制御信号Ｇを入力するゲートバイアス部と、トランジスタＴＲ１８、ＴＲ１９とからなる比較／ウェルバイアス部とを備えて構成され、コントロール回路８２は、図６に示す構成を採用しており、トランジスタＴＲ２２とＴＲ２３とからなるゲートバイアス部と、トランジスタＴＲ２４、ＴＲ２５とからなる比較／ウェルバイアス部とを備えて構成されている。また、スイッチ開閉制御信号Ｇを入力とするＰチャネルのトランジスタＴＲ２６とＮチャネルのトランジスタＴＲ２７とで構成され出力をトランジスタＴＲ２２、ＴＲ２３のゲートバイアス回路の入力に与える反転回路からなる入力部を備えている。
【００４７】
このような構成において、通常の動作状態の電源電圧（例えば電源電圧＝３Ｖ、スイッチ開閉制御信号Ｇがハイレベル時には３Ｖ）で、スイッチ開閉制御信号Ｇ＝０Ｖでアナログスイッチ１１がオフしてアナログスイッチ回路がディセーブル状態で、Ｉ／ＯピンＡ又はＢにグランド電位の０Ｖ、Ｉ／ＯピンＢ又はＡに電源電圧以上の電圧、例えば５Ｖの電圧が印加された場合には、コントロール回路８１は図４に示す構成と同様に作用し、コントロール回路８２はアナログスイッチ１１のトランジスタＴＲ２を非導通状態に制御し、またＩ／ＯピンＡ又はＢにグランド電位の０Ｖ、Ｉ／ＯピンＢ又はＡにグランド電位以下の電圧、例えば−５Ｖの負の電圧が印加された場合には、コントロール回路８２は図６に示す構成と同様に作用し、コントロール回路８１はアナログスイッチ１１のトランジスタＴＲ１を非導通状態に制御し、通常の動作状態の場合にはコントロール回路８１、８２は図４、図６に示す構成と同様に作用する。これにより、図４ならびに図６に示す実施形態の機能を実現することが可能となり、図４ならびに図６に示す実施形態で得られる効果を達成することができる。
【００４８】
【発明の効果】
以上説明したように、この発明によれば、アナログスイッチのオフ時に高位電源電圧以上又は低位電源電圧以下の電圧がアナログスイッチ端子に印加されると、印加電圧をアナログスイッチの一方のトランジスタのゲート端子ならびにウェルに与えるようにしたので、アナログスイッチのオフ時にアナログスイッチを構成する一方のトランジスタのウェルとアナログスイッチ端子間に電流が流れることは防止され、消費電流の増加を抑えることができる。さらに、アナログスイッチを構成するトランジスタに電流が流れることは防止され、アナログスイッチを確実にオフ状態に維持継続して誤動作を防止することができる。
【図面の簡単な説明】
【図１】この発明の一実施形態に係るトレラント機能付きアナログスイッチ回路の構成を示す図である。
【図２】この発明が適用されたアナログスイッチにおいて寄生ダイオードが形成されない様子を示す図である。
【図３】図１に示すバイアス回路の一実施形態の回路構成を示す図である。
【図４】図１に示すバイアス回路の他の実施形態の回路構成を示す図である。
【図５】この発明の他の実施形態に係るトレラント機能付きアナログスイッチ回路における寄生ダイオードが形成されない様子を示す図である。
【図６】この発明の他の実施形態に係るトレラント機能付きアナログスイッチ回路の構成を示す図である。
【図７】この発明の他の実施形態に係るトレラント機能付きアナログスイッチ回路における寄生ダイオードが形成されない様子を示す図である。
【図８】この発明の他の実施形態に係るトレラント機能付きアナログスイッチ回路の構成を示す図である。
【図９】図８に示すトレラント機能付きアナログスイッチ回路の具体的な回路構成を示す図である。
【図１０】従来のアナログスイッチの一構成を示す図である。
【図１１】従来のアナログスイッチにおいて寄生ダイオードが形成される様子を示す図である。
【符号の説明】
１１，３１アナログスイッチ
１２バイアス回路
３２駆動部
３３比較部
３４伝達部
３５駆動制御部
３６ゲートバイアス部
３７ウェルバイアス部
８１，８２コントロール回路
ＴＲ１〜ＴＲ２７トランジスタ
Ａ，ＢＩ／Ｏピン
Ｄ１〜Ｄ４ダイオード[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an analog switch circuit with a tolerant function that is resistant to an input voltage that is higher than a higher power supply voltage and lower than a lower power supply voltage.
[0002]
[Prior art]
Conventionally, for example, an analog switch as shown in FIG. 10 is known. In FIG. 10, an analog switch 11 includes a P-channel transistor TR1 and an N-channel transistor TR2 connected in parallel, and a switch opening / closing control signal G applied to the gate terminal of the transistor TR2 and a switch opening / closing control applied to the gate terminal of the transistor TR1. Based on the switch open / close control signal GB obtained by inverting the signal G, the switching control of the signal between the I / O pins (analog switch terminals) A and B is performed.
[0003]
In such an analog switch 11, in the transistor TR1, a parasitic diode is formed between an N-type substrate or well and a P-type diffusion layer forming the source and drain regions of the transistor formed in the substrate or well. The As shown in FIG. 11, the parasitic diodes D1 and D2 are arranged in the direction from the I / O pins A and B to the higher power supply VDD between the I / O pins A and B and the higher power supply VDD biasing the substrate or the N well. Connections are formed so as to be in the forward direction. In the transistor TR2, a parasitic diode is formed between a P-type substrate or well and an N-type diffusion layer that forms a source / drain region of the transistor formed in the substrate or well. As shown in FIG. 11, the parasitic diodes D3 and D4 are connected from the ground GND to the I / O pins A and B between the I / O pins A and B and the ground GND serving as a low-level power source for biasing the substrate or the P-well. The connection is formed so that the direction is the forward direction.
[0004]
In the analog switch 11 in which such parasitic diodes D1, D2, D3, and D4 are formed, when the analog switch 11 is off, for example, when a voltage higher than the high power supply voltage is applied to the I / O pin B, the parasitic switch The diode D1 is forward-biased, and a current flows from the I / O pin B to the high-level power supply VDD via the forward-biased parasitic diode D1. For this reason, even if the analog switch 11 is turned off and is in a non-conducting state, current is consumed by the analog switch 11, which causes an increase in current consumption in a device including the analog switch 11.
[0005]
For example, when a voltage higher than the high power supply voltage is applied to the I / O pin B, the source or drain voltage is higher than the voltage of the gate terminal to which the high power supply voltage is applied to turn off the transistor TR1. Therefore, the transistor TR1 becomes conductive, and a current flows between the source and the drain. For this reason, the voltage applied to the I / O pin B via the transistor TR1 of the analog switch 11 is transmitted to the I / O pin A, which may cause a malfunction of the circuit connected to the I / O pin A. .
[0006]
On the other hand, when the analog switch 11 is off, for example, when a negative voltage lower than the ground voltage is applied to the I / O pin B, the parasitic diode D3 is biased in the forward direction, and the same phenomenon as described above occurs. There is a risk of increasing current consumption and causing malfunction of the circuit. In addition, when a negative voltage equal to or lower than the ground voltage is applied to the I / O pin A, the parasitic diode D4 is forward-biased, causing the same phenomenon as described above, resulting in an increase in current consumption and malfunction of the circuit. There was a risk of inviting.
[0007]
[Problems to be solved by the invention]
As described above, in a conventional analog switch in which a P-channel transistor and an N-channel transistor are connected in parallel, a parasitic diode is formed, so that a voltage that is higher than the high power supply voltage or lower than the low power supply voltage. When applied to an I / O pin connected to a connection point of a transistor, a current flows between the I / O pin and a high-level power supply or a low-level power supply via a parasitic diode, resulting in an increase in current consumption.
[0008]
Furthermore, one of the transistors constituting the analog switch becomes conductive and current flows, and the voltage applied to one I / O pin is transmitted to the other I / O pin via one transistor constituting the analog switch. However, this causes a malfunction such as a malfunction of a circuit connected to the other I / O pin.
[0009]
Accordingly, the present invention has been made in view of the above, and an object of the present invention is to provide an analog switch circuit with a tolerant function that prevents an increase in current consumption and current between analog switch terminals when the analog switch is turned off. It is to provide.
[0010]
[Means for Solving the Problems]
In order to achieve the above object, a first means for solving the problem is that a P-channel transistor and an N-channel transistor are connected in parallel between analog switch terminals, and a switch open / close control signal is sent to the gate terminal of the N-channel transistor. An analog switch that is controlled to open / close between the analog switch terminals, a signal given to the analog switch terminal and the switch open / close control signal, and the open / close control of the analog switch together with the switch open / close control signal, When the analog switch is off, when a voltage higher than the high power supply voltage is applied to at least one of the analog switch terminals, the applied voltage is supplied to the gate terminal and well of the P-channel transistor of the analog switch. Bias circuit Equipped with, The bias circuit receives the switch open / close control signal and the drive control signal, and receives a signal applied to the analog switch terminal and a drive unit that supplies a drive signal to a gate terminal of a P-channel transistor of the analog switch. Comparing the voltages of both signals and outputting the higher voltage given to the analog switch terminal, and applying the higher power supply voltage applied to at least one analog switch terminal of the analog switch terminal A voltage is output from the comparison unit, and an applied voltage output from the comparison unit is applied to a well of a P-channel transistor of the analog switch and transmitted to a well node, the switch open / close control signal, and the comparison A drive control unit that receives an output of the unit and provides a drive control signal to the drive unit; A gate bias that receives the switch open / close control signal and the applied voltage transmitted from the transmission unit to the well node, and applies the applied voltage to a gate terminal of a P-channel transistor of the analog switch based on the switch open / close control signal; And a well bias unit that applies a well bias of a high power supply voltage to a well of a P-channel transistor of the analog switch when the analog switch is in an ON state, The analog switch is resistant to a voltage higher than a high power supply voltage applied to the analog switch terminal when the analog switch is off.
[0012]
First 2 Means of An analog switch in which a P-channel transistor and an N-channel transistor are connected in parallel between analog switch terminals, a switch open / close control signal is applied to the gate terminal of the N-channel transistor, and the analog switch terminals are controlled to open / close; Upon receiving a signal given to the analog switch terminal and the switch open / close control signal, the analog switch is controlled to open / close together with the switch open / close control signal, and when the analog switch is off, at least one analog switch terminal of the analog switch terminal A bias circuit that supplies the applied voltage to the gate terminal and well of the P-channel transistor of the analog switch when a voltage equal to or higher than the high power supply voltage is applied to The bias circuit receives the switch open / close control signal and the well bias signal, and supplies a well bias signal or a low level drive signal to the gate terminal of the P-channel transistor of the analog switch based on the switch open / close control signal. And a signal applied to the analog switch terminal, compare the voltages of both signals, and use the higher voltage applied to the analog switch terminal as a well bias signal, and the well of the P-channel transistor and A comparison / well bias portion applied to the gate bias portion; And withstands a voltage higher than a high power supply voltage applied to the analog switch terminal when the analog switch is off. It is characterized by having.
[0013]
First 3 The means includes: an analog switch in which a P-channel transistor and an N-channel transistor are connected in parallel between analog switch terminals, and the analog switch terminals are controlled to open / close based on a switch open / close control signal; and the switch open / close control signal The first gate bias circuit for supplying a drive control signal to the P-channel transistor and the output of the first gate bias unit and the well bias signal are received, and the well bias signal or the high bias signal is supplied to the N-channel transistor. A second gate bias circuit that supplies a drive control signal of a level and a signal applied to the analog switch terminal, compares the voltages of both signals, and determines the lower voltage applied to the analog switch terminal. As the well bias signal, the N channel transistor signal And the gate bias circuit, and when the analog switch is off, when a voltage lower than the low power supply voltage is applied to at least one of the analog switch terminals, the applied voltage is applied to the N channel of the analog switch. A comparison / well bias unit for supplying to a gate terminal of a transistor and a well is provided, and the analog switch is resistant to a voltage lower than a low power supply voltage applied to the analog switch terminal when the analog switch is off. .
[0014]
First 4 The P-channel transistor and the N-channel transistor are connected in parallel between the analog switch terminals, and the analog switch terminal is controlled to open / close based on a switch open / close control signal. And the switch open / close control signal, and the conduction control of the P-channel transistor is performed based on the switch open / close control signal. When the analog switch is off, at least one analog switch terminal of the analog switch terminal When a voltage equal to or higher than the power supply voltage is applied, a first control circuit that supplies the applied voltage to the gate terminal and well of the P-channel transistor of the analog switch, a signal applied to the analog switch terminal, and the switch opening / closing In response to an inverted signal of the control signal, the N channel transistor is controlled to be conductive based on the switch open / close control signal. When the analog switch is off, at least one analog switch terminal of the analog switch terminal has a low power supply voltage or less. And a second control circuit that supplies the applied voltage to the gate terminal and well of the N-channel transistor of the analog switch when a voltage is applied, and is applied to the analog switch terminal when the analog switch is off It is characterized by having resistance to a voltage that is higher than the higher power supply voltage or lower than the lower power supply voltage.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
[0017]
FIG. 1 is a diagram showing a configuration of an analog switch circuit with a tolerant function according to an embodiment of the present invention. In FIG. 1, the analog switch circuit is a well in which an analog switch 11 in which a P-channel transistor TR1 and an N-channel transistor TR2 are connected in parallel, a gate voltage of the transistor TR1, and a source and drain region of the transistor TR1 are formed. And a bias circuit 12 for supplying and controlling the well bias.
[0018]
The bias circuit 12 includes a voltage applied to an analog switch terminal (I / O pin) A connected to one of parallel connection points of the transistors TR1 and TR2 constituting the analog switch 11, and a parallel connection point of the transistors TR1 and TR2. The transistor receives the voltage applied to the analog switch terminal (I / O pin) B connected to the other of the transistors and the switch open / close control signal G which is supplied to the gate terminal of the transistor TR2 and controls the switching of the analog switch 11. The gate voltage and well bias of TR1 are supplied and controlled. The bias circuit 12 supplies the applied voltage to the gate terminal of the transistor TR1 when a voltage higher than the high power supply voltage is applied to at least one of the I / O pins A and B when the analog switch 11 is off. The applied voltage is supplied to the transistor TR1 as a well bias. Further, when the analog switch 11 is off, the bias circuit 12 applies the high power supply voltage to the gate of the transistor TR1 when a voltage lower than the high power supply voltage is applied to at least one of the I / O pins A and B. A high power supply voltage is supplied as a well bias to the transistor TR1. On the other hand, when the analog switch 11 is on, the bias circuit 12 supplies the ground potential to the gate terminal of the transistor TR1, and supplies the high power supply voltage to the transistor TR1 as a well bias.
[0019]
By providing the bias circuit 12 having such a function, even when a voltage higher than the high power supply voltage is applied to at least one of the I / O pins A and B when the analog switch 11 is turned off. Since the well of the transistor TR1 is biased to an applied voltage equal to or higher than the high power supply voltage, as shown in FIG. 2, the I / O pins A and B are passed from the I / O pins A and B to the high power supply VDD via the parasitic diodes D1 and D2, as shown in FIG. Current is prevented from flowing. In addition, since an applied voltage higher than the high power supply voltage is supplied to the gate terminal of the transistor TR1, it is possible to prevent a current from flowing between the source and drain of the transistor TR1. This prevents the applied voltage from being transmitted from one I / O pin to which the voltage equal to or higher than the high power supply voltage is applied to the other I / O pin, and the circuit connected to the other I / O pin. Malfunctions can be prevented.
[0020]
FIG. 3 is a circuit diagram showing an embodiment of the bias circuit 12 shown in FIG.
[0021]
In FIG. 3, for the analog switch 31 similar to that shown in FIG. 1, the bias circuit 12 supplies a drive signal (PGATE) to the gate terminal of the transistor TR1 that constitutes the analog switch 31, and controls the drive. 32 and a comparison unit 33 that receives the voltages applied to the I / O pins A and B, compares them, and outputs the higher voltage applied to the I / O pins A and B according to the comparison result. And a switch 34 for transmitting and outputting a voltage applied to at least one of the I / O pins A and B as a well bias to the well node NWELL, and a switch open / close control applied to the gate terminal of the transistor TR2. A drive control unit 35 that controls conduction of the transistor TR3 of the drive unit 32 based on the signal G, and a drive signal (PGATE) is applied to the gate terminal of the transistor TR1. A gate bias unit 36 for supplying control the application voltage applied to Renaudot NWELL, is configured to include a well bias unit 37 supplies a well bias of the higher power supply voltage to the transistor TR1.
[0022]
The analog switch 31 is connected between the I / O pins A and B, a drive signal (PGATE) is applied to the gate terminal of the transistor TR1, and a well node NWELL for providing a well bias is connected to the well of the transistor TR1. A switch open / close control signal G is applied to the gate terminal of the transistor TR2.
[0023]
In the drive unit 32, P-channel transistors TR3 and TR4 and an N-channel transistor TR5 are connected in series between the high-level power supply VDD and the ground GND, and the gate terminal of the transistor TR3 is connected to the output node P1 of the drive control unit 35. A switch open / close control signal G is applied to the gate terminals of the transistors TR4 and TR5, and a well bias is applied to the wells of the transistors TR3 and TR4. A well bias is applied to a well of a P-channel transistor shown below through a well node NWELL.
[0024]
The comparison unit 33 includes a transistor TR14 whose gate terminal is connected to the I / O pin B and a transistor TR15 whose gate terminal is connected to the I / O pin A. The transistor TR14 includes the I / O pin A and the node P3. The transistor TR15 is connected between the I / O pin B and the node P2.
[0025]
The transmission unit 34 includes a P-channel transistor TR12 whose gate terminal is connected to the high-level power supply VDD and a P-channel transistor TR13 whose gate terminal is connected to the high-level power supply VDD. The transistor TR12 includes the node P3 and the well node NWELL. The transistor TR13 is connected between the node P2 and the well node NWELL.
[0026]
The drive control unit 35 includes P-channel transistors TR8 and TR9 to which a switch opening / closing control signal G is given at the gate terminal and N-channel transistors TR10 and TR11 to which the switch opening / closing control signal G is given to the gate terminal. TR8 and transistor TR10 are connected between node P3 and ground GND, transistor TR9 and transistor TR11 are connected between node P2 and ground, and the connection point of transistors TR8 and TR10 and the connection point of transistors TR9 and TR11 are connected. The connection point is set as an output node P1 of the drive control unit 35.
[0027]
The gate bias unit 36 is composed of a P-channel transistor TR6 whose gate terminal is supplied with a switch opening / closing control signal G, and the transistor TR6 is connected between the gate terminal of the transistor TR1 and the well node NWELL.
[0028]
The well bias unit 37 is composed of a connection point between the transistors TR4 and TR5 at the gate terminal and a P-channel transistor TR7 connected to the gate terminal of the transistor TR1, and the transistor TR7 is between the high-level power supply VDD and the well node NWELL. It is connected.
[0029]
In such a configuration, the analog switch 31 is turned off when the switch open / close control signal G = 0V at a high power supply voltage in a normal operation state (for example, high power supply voltage = 3V, 3V when the switch open / close control signal G is high). When the analog switch circuit is disabled, a higher voltage lower than the higher power supply voltage applied to the I / O pins A and B is applied to the node P2 or the node P3 via the transistor TR14 or TR15 of the comparison unit 33. The voltage applied to the node P2 or P3 is applied to the output node P1 of the drive control unit 35 via the transistor TR8 or TR9 in the conduction state of the drive control unit 35, whereby the transistor TR3 of the drive unit 32 is in the conduction state. It becomes. Further, the low-level switch opening / closing control signal G causes the transistor TR4 of the driving unit 32 to be conductive, the transistor TR5 to be non-conductive, and the transistor TR6 of the gate bias unit 36 to be conductive. As a result, the high power supply voltage is applied as a drive signal (PGATE) to the gate terminal of the transistor TR1 of the analog switch 31 via the transistors TR3 and TR4, and the high power supply voltage is supplied as a well bias via the transistor TR6 of the gate bias unit 36. To the well of the transistor TR1 of the analog switch 31. Therefore, the transistor TR1 is turned off, the analog switch 31 is turned off, and the analog switch circuit is disabled.
[0030]
In such a state, for example, when a voltage higher than the high power supply voltage, for example, a voltage of 5 V, is applied to the I / O pin A, the transistor TR14 of the comparison unit 33 becomes conductive, and the applied voltage is applied to the node P3. The applied voltage is applied to the output node P1 of the drive control unit 35 via the transistor TR8 in the conductive state, and the transistor TR3 of the drive unit 32 is turned off. On the other hand, the applied voltage applied to the I / O pin A is applied to the well node NWELL through the transistor TR14 in the conductive state and the transistor TR12 of the transmission unit 34. Thus, the applied voltage applied to the well node NWELL is supplied to the well of the transistor TR1 of the analog switch 31 as a well bias. Further, the applied voltage applied to the well node NWELL is applied to the gate terminal of the transistor TR1 via the transistor TR6 in the conductive state of the gate bias portion 36. Therefore, when a voltage higher than the high power supply voltage is applied to the I / O pin A, this applied voltage is supplied to the gate terminal and well of the P-channel transistor TR1 of the analog switch 31. 31 will continue to be maintained in the OFF state.
[0031]
Next, when a voltage higher than the high power supply voltage, for example, a voltage of 5 V, is applied to the I / O pin B, the transistor TR15 of the comparison unit 33 is turned on, and the applied voltage is applied to the node P2, and the transistor in the conductive state The applied voltage is applied to the output node P1 of the drive control unit 35 via TR9, and the transistor TR3 of the drive unit 32 is turned off. On the other hand, the applied voltage applied to the I / O pin B is applied to the well node NWELL via the transistor TR15 in the conductive state and the transistor TR13 of the transmission unit 34. Thus, the applied voltage applied to the well node NWELL is supplied to the well of the transistor TR1 of the analog switch 31 as a well bias. Further, the applied voltage applied to the well node NWELL is applied to the gate terminal of the transistor TR1 via the transistor TR6 in the conductive state of the gate bias portion 36. Therefore, even when a voltage higher than the high power supply voltage is applied to the I / O pin B, this applied voltage is supplied to the gate terminal and well of the P-channel transistor TR1 of the analog switch 31. The analog switch 31 continues to be kept off.
[0032]
On the other hand, when the switch open / close control signal G becomes a high level of 3V, which is the higher power supply voltage, in the normal operating state of the power supply voltage, the transistor TR4 of the drive unit 32 is turned off and the transistor TR5 is turned on. As a result, the ground potential is applied to the gate terminal of the transistor TR1 of the analog switch 31 and the gate terminal of the transistor TR7 of the well bias unit 37 via the transistor TR5. Therefore, the transistor TR1 is turned on when a well bias of the high power supply voltage is applied via the transistor TR7 in the conductive state of the well bias unit 37, the analog switch 31 is turned on, and the analog switch circuit is enabled.
[0033]
Thus, the function of the bias circuit 12 shown in FIG. 1 can be realized in the circuit configuration shown in FIG.
[0034]
FIG. 4 is a circuit diagram showing another embodiment of the bias circuit 12 shown in FIG. In FIG. 4, a bias circuit 12 is composed of a P-channel transistor TR16 and an N-channel transistor TR17, and inputs a switch opening / closing control signal G and a well bias signal to supply a drive signal (GBP) as a gate voltage to the transistor TR1. The higher one of the potentials applied to the I / O pins A and B, which is composed of the gate bias portion and the P-channel transistors TR18 and TR19, is supplied to the well and gate bias portion of the transistor TR1 as well bias signals. And a comparison / well bias section. The drain terminals of the transistors TR18 and TR19 are connected, and their connection point (NEWLL) is connected to the wells of the transistors TR1, TR16, TR18, TR19 and the source terminal of the transistor TR16. The source terminal of the transistor TR18 is connected to the I / O pin A and The transistor TR19 is connected to the gate terminal, and the transistor TR19 has a source terminal connected to the I / O pin B and the gate terminal of the transistor TR18.
[0035]
In such a configuration, the analog switch 11 is turned off with the switch open / close control signal G = 0V when the power supply voltage in a normal operation state (for example, high power supply voltage = 3V, 3V when the switch open / close control signal G is high), and the analog switch 11 is turned off. When the switch circuit is in a disabled state, for example, when a ground potential of 0 V is applied to the I / O pin A and a voltage higher than the higher power supply voltage, for example, 5 V, is applied to the I / O pin B, the transistor TR18 is in a non-conductive state. The transistor TR19 becomes conductive, and the applied voltage applied to the I / O pin B is supplied as a well bias signal to the well of the transistor TR1 via the transistor TR19, and the gate of the transistor TR1 via the transistor TR16 which is conductive. It is supplied as a drive signal (GPB) to the terminal. As a result, the transistor TR1 becomes non-conductive because the gate potential, well potential, and source potential are 5 V applied to the I / O pin B. Further, the transistor TR2 becomes non-conductive because the gate potential is 0V of the switch opening / closing control signal and the source potential is 0V of the I / O pin A. Therefore, the analog switch 11 continues to be kept off. Further, the diodes D1 and D2 between the well and the source or drain of the transistor TR1 are not forward-biased, and current is prevented from flowing between the high-level power supply VDD and the I / O pin B.
[0036]
Next, when a voltage equal to or higher than the high power supply voltage, for example, 5 V is applied to the I / O pin A and 0 V is applied to the I / O pin B, the transistor TR18 is in a conductive state and the transistor TR19 is in a nonconductive state. The applied voltage applied to the I / O pin A is supplied to the well of the transistor TR1 through the transistor TR18, and is supplied to the gate terminal of the transistor TR1 through the transistor TR16 in a conductive state. As a result, the transistor TR1 becomes non-conductive because the gate potential, well potential, and source potential are 5 V applied to the I / O pin A. Further, the transistor TR2 becomes non-conductive because the gate potential is 0V of the switch opening / closing control signal and the source potential is 0V of the I / O pin B. Therefore, the analog switch 11 continues to be kept off. Further, the diodes D1 and D2 between the well and the source or drain of the transistor TR1 are not forward-biased, and current is prevented from flowing between the high-level power supply VDD and the I / O pin A.
[0037]
On the other hand, when the switch open / close control signal G becomes a high level of 3V, which is the high power supply voltage, in the normal operating state of the power supply voltage, the transistor TR17 becomes conductive, and the ground potential of 0V is supplied to the gate terminal of the transistor TR1; The higher potential applied to the I / O pin A or B (provided that the potential is lower than the higher power supply voltage) is supplied to the well of the transistor TR1 through the transistor TR18 or TR19, which becomes conductive, and the transistor TR1 becomes conductive. Further, the transistor TR2 becomes conductive. As a result, the analog switch 11 is turned on and the analog switch circuit is enabled. Note that since the transistor TR16 is in a non-conductive state, no current flows from the well node (NWELL) to the ground GND.
[0038]
In this manner, the function of the bias circuit 12 shown in FIG. 1 can be realized with the simple and small circuit configuration shown in FIG.
[0039]
5 and 6 are diagrams showing the configuration of an analog switch circuit with a tolerant function according to another embodiment of the present invention. The feature of this embodiment is that, as shown in FIG. When a potential equal to or lower than the ground potential is applied to the I / O pin A or B at the time of OFF, the diodes D3 and D4 formed in the analog switch 11 are prevented from being forward biased, and the I / O from the ground GND is avoided. This is to prevent current from flowing through the pins A and B. A specific circuit configuration for realizing such a feature is shown in FIG.
[0040]
In FIG. 6, the analog switch circuit includes a P-channel transistor TR20 that inputs a switch opening / closing control signal G and an N-channel transistor TR21 for an analog switch 11 that includes a P-channel transistor TR1 and an N-channel transistor TR2. A first gate bias section for supplying a drive signal (GBP) to the gate terminal of the transistor TR1 with the constructed inverting circuit, a P-channel transistor TR23 and an N-channel transistor TR22, and the drive signal (GBP) and well The I / O pin A is composed of a second gate bias portion that inputs a bias signal and supplies a drive signal (GBN) from the connection point of both transistors to the gate terminal of the transistor TR2, and N-channel transistors TR24 and TR25. , B applied Is constituted by a inner lower transistor potential of TR2, TR22, TR24, TR25 supplied to the source terminal of the wells and the transistors TR22 comparison / well bias of the potential. The drain terminals of the transistors TR24 and TR25 are connected, and their connection point (PEWLL) is connected to the wells of the transistors TR2, TR22, TR24, TR25 and the source terminal of the transistor TR22. The source terminal of the transistor TR24 is connected to the I / O pin A and The transistor TR25 is connected to the gate terminal, and the transistor TR25 has a source terminal connected to the I / O pin B and the gate terminal of the transistor TR24.
[0041]
In such a configuration, the analog switch circuit is in a disabled state when the power supply voltage in a normal operation state (for example, high power supply voltage = 3V, 3V when the switch open / close control signal G is high) and the switch open / close control signal G = 0V. For example, when a ground potential of 0 V is applied to the I / O pin A and a voltage lower than the ground potential, for example, a negative voltage of −5 V, is applied to the I / O pin B, the transistor TR24 is in a non-conductive state and the transistor TR25 is in a conductive state. The applied voltage applied to the I / O pin B is supplied as a well bias signal to the well of the transistor TR2 via the transistor TR25, and is applied to the gate terminal of the transistor TR2 via the conductive transistor TR22. Supplied as GPN). Thereby, the transistor TR2 becomes non-conductive because the gate potential, the well potential, and the source potential are −5 V applied to the I / O pin B. In addition, the transistor TR1 becomes non-conductive because the drive potential (GBP) with a gate potential of 3V and the source potential become 0V of the I / O pin A. Therefore, the analog switch 11 continues to be kept off. Further, the diode D3 between the well and the source or drain of the transistor TR2 is not forward-biased, and current is prevented from flowing between the ground GND and the I / O pin B.
[0042]
Next, when a voltage equal to or lower than the ground potential is applied to the I / O pin A, for example, a negative voltage of −5 V, and a ground potential of 0 V is applied to the I / O pin B, the transistor TR24 is in a conductive state. The transistor TR25 becomes non-conductive, and the applied voltage applied to the I / O pin A is supplied to the well of the transistor TR2 via the transistor TR24 and is driven to the gate terminal of the transistor TR2 via the conductive transistor TR22. Supplied as a signal (GPN). Thereby, the transistor TR2 becomes non-conductive because the gate potential, the well potential, and the source potential are −5 V applied to the I / O pin A. In addition, the transistor TR1 becomes non-conductive because the drive potential (GBP) with a gate potential of 3V and the source potential of 0V of the I / O pin B are obtained. Therefore, the analog switch continues to be kept off. In addition, the diode D4 between the well and the source or drain of the transistor TR2 is not forward-biased, and current is prevented from flowing between the ground GND and the I / O pin A. Further, even if the high power supply voltage is not supplied to the analog switch circuit under the above input conditions, the same effect can be obtained.
[0043]
On the other hand, when the switch open / close control signal G becomes a high level of 3V, which is the high level power supply voltage, in the normal operating state power supply voltage, the transistor TR23 becomes conductive, and the high level power supply voltage 3V is supplied to the gate terminal of the transistor TR2. In addition, the lower potential applied to the I / O pin A or B (provided that the potential is equal to or higher than the ground potential) is supplied to the well of the transistor TR2 through the transistor TR24 or TR25 which is in a conductive state, and the transistor TR2 is in a conductive state. In addition, the transistor TR1 becomes conductive. As a result, the analog switch is turned on and the analog switch circuit is enabled. Note that since the transistor TR22 is in a non-conductive state, no current flows from the high potential power supply VDD to the well node (PWELL).
[0044]
Thus, the function shown in FIG. 5 can be realized in the simple and small circuit configuration shown in FIG.
[0045]
FIGS. 7 and 8 are diagrams showing the configuration of an analog switch circuit with a tolerant function according to another embodiment of the present invention. The feature of this embodiment is that, as shown in FIG. 7, the high power supply voltage shown in FIG. Both the tolerant function for the above voltage and the tolerant function for the voltage lower than the lower power supply voltage shown in FIG. 5 are combined. To realize this, transistors TR1 and TR2 are used as shown in FIG. Control circuits 81 and 82 are provided for the analog switch 11. A specific circuit configuration of the control circuits 81 and 82 is shown in FIG.
[0046]
In FIG. 9, the control circuit 81 employs the configuration shown in FIG. 4, and is a comparison / well comprising transistors TR16 and TR17 and a gate bias part for inputting a switch opening / closing control signal G, and transistors TR18 and TR19. The control circuit 82 employs the configuration shown in FIG. 6 and includes a gate bias unit composed of transistors TR22 and TR23, and a comparison / well bias unit composed of transistors TR24 and TR25. It is configured with. In addition, it includes an input section composed of a P-channel transistor TR26 and an N-channel transistor TR27 that receive the switch open / close control signal G, and an output circuit that provides an output to the gate bias circuit inputs of the transistors TR22 and TR23. .
[0047]
In such a configuration, the analog switch 11 is turned off when the switch open / close control signal G = 0V at a power supply voltage in a normal operating state (eg, power supply voltage = 3V, 3V when the switch open / close control signal G is high). When the circuit is disabled and the ground potential 0V is applied to the I / O pin A or B and the voltage higher than the power supply voltage, for example, 5V is applied to the I / O pin B or A, the control circuit 81 4, the control circuit 82 controls the transistor TR2 of the analog switch 11 to be in a non-conductive state, and the I / O pin A or B has a ground potential of 0 V and the I / O pin B or A. When a voltage lower than the ground potential, for example, a negative voltage of −5 V, is applied to the control circuit 82, the control circuit 82 operates similarly to the configuration shown in FIG. Roll circuit 81 controls the transistor TR1 of the analog switch 11 non-conductive, the control in the case of normal operating conditions the circuit 81 and 82 4, acts similarly to the configuration shown in FIG. Accordingly, the functions of the embodiments shown in FIGS. 4 and 6 can be realized, and the effects obtained in the embodiments shown in FIGS. 4 and 6 can be achieved.
[0048]
【The invention's effect】
As described above, according to the present invention, when a voltage equal to or higher than the high power supply voltage or lower than the low power supply voltage is applied to the analog switch terminal when the analog switch is off, the applied voltage is applied to the gate terminal of one transistor of the analog switch. Since the current is applied to the well, current is prevented from flowing between the well of the one transistor constituting the analog switch and the analog switch terminal when the analog switch is turned off, and an increase in current consumption can be suppressed. Furthermore, it is possible to prevent a current from flowing through the transistor constituting the analog switch, and it is possible to reliably maintain the analog switch in the OFF state and prevent malfunction.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration of an analog switch circuit with a tolerant function according to an embodiment of the present invention.
FIG. 2 is a diagram showing a state where a parasitic diode is not formed in an analog switch to which the present invention is applied.
3 is a diagram showing a circuit configuration of an embodiment of a bias circuit shown in FIG. 1. FIG.
4 is a diagram showing a circuit configuration of another embodiment of the bias circuit shown in FIG. 1. FIG.
FIG. 5 is a diagram illustrating a state in which a parasitic diode is not formed in an analog switch circuit with a tolerant function according to another embodiment of the present invention.
FIG. 6 is a diagram showing a configuration of an analog switch circuit with a tolerant function according to another embodiment of the present invention.
FIG. 7 is a diagram showing a state where a parasitic diode is not formed in an analog switch circuit with a tolerant function according to another embodiment of the present invention.
FIG. 8 is a diagram showing a configuration of an analog switch circuit with a tolerant function according to another embodiment of the present invention.
9 is a diagram showing a specific circuit configuration of the analog switch circuit with a tolerant function shown in FIG. 8. FIG.
FIG. 10 is a diagram showing a configuration of a conventional analog switch.
FIG. 11 is a diagram illustrating how a parasitic diode is formed in a conventional analog switch.
[Explanation of symbols]
11, 31 Analog switch
12 Bias circuit
32 Drive unit
33 comparison part
34 Transmitter
35 Drive controller
36 Gate bias section
37 Well bias section
81,82 control circuit
TR1 to TR27 transistors
A, B I / O pin
D1-D4 diode

Claims

An analog switch in which a P-channel transistor and an N-channel transistor are connected in parallel between analog switch terminals, a switch open / close control signal is applied to the gate terminal of the N-channel transistor, and the analog switch terminals are controlled to open / close;
Upon receiving a signal given to the analog switch terminal and the switch open / close control signal, the analog switch is controlled to open / close together with the switch open / close control signal, and when the analog switch is off, at least one analog switch terminal of the analog switch terminal A bias circuit that supplies the applied voltage to the gate terminal and well of the P-channel transistor of the analog switch when a voltage equal to or higher than the high power supply voltage is applied to
The bias circuit includes:
A drive unit that receives the switch open / close control signal and the drive control signal, and supplies a drive signal to a gate terminal of a P-channel transistor of the analog switch;
A comparator that receives the signal applied to the analog switch terminal, compares the voltages of both signals, and outputs the higher voltage applied to the analog switch terminal;
An applied voltage equal to or higher than a high power supply voltage applied to at least one analog switch terminal of the analog switch terminal is output from the comparison unit, and the applied voltage output from the comparison unit is applied to a P-channel transistor of the analog switch. A transmission unit for providing to the well and transmitting to the well node;
A drive control unit that receives the switch open / close control signal and the output of the comparison unit and provides a drive control signal to the drive unit;
A gate that receives the switch open / close control signal and the applied voltage transmitted from the transmission unit to the well node, and applies the applied voltage to a gate terminal of a P-channel transistor of the analog switch based on the switch open / close control signal A bias section;
A well bias unit that applies a well bias of a high power supply voltage to a well of a P-channel transistor of the analog switch when the analog switch is on;
An analog switch circuit with a tolerant function, characterized by having tolerance against a voltage higher than a high power supply voltage applied to the analog switch terminal when the analog switch is off.

An analog switch in which a P-channel transistor and an N-channel transistor are connected in parallel between analog switch terminals, a switch open / close control signal is applied to the gate terminal of the N-channel transistor, and the analog switch terminals are controlled to open / close;
Upon receiving a signal given to the analog switch terminal and the switch open / close control signal, the analog switch is controlled to open / close together with the switch open / close control signal, and when the analog switch is off, at least one analog switch terminal of the analog switch terminal A bias circuit that supplies the applied voltage to the gate terminal and well of the P-channel transistor of the analog switch when a voltage equal to or higher than the high power supply voltage is applied to
The bias circuit includes:
A gate bias unit that receives the switch open / close control signal and the well bias signal, and supplies a well bias signal or a low-level drive signal to the gate terminal of the P-channel transistor of the analog switch based on the switch open / close control signal;
The signal applied to the analog switch terminal is received, the voltages of both signals are compared, the higher voltage applied to the analog switch terminal is used as a well bias signal, and the well of the P-channel transistor and the gate bias A comparison / well bias portion to be applied to the portion,
The analog switch circuit with a tolerant function, characterized by having resistance against a voltage higher than a high power supply voltage applied to the analog switch terminal when the analog switch is off .

An analog switch in which a P-channel transistor and an N-channel transistor are connected in parallel between analog switch terminals, and the analog switch terminals are controlled to open and close based on a switch open / close control signal;
A first gate bias circuit that receives the switch open / close control signal and provides a drive control signal to the P-channel transistor;
A second gate bias circuit that receives an output of the first gate bias unit and a well bias signal and supplies a well bias signal or a high-level drive control signal to the N-channel transistor;
The signal applied to the analog switch terminal is received, the voltages of both signals are compared, the lower voltage applied to the analog switch terminal is used as a well bias signal, and the well and gate bias of the N-channel transistor When a voltage equal to or lower than a low power supply voltage is applied to at least one of the analog switch terminals when the analog switch is off, the applied voltage is applied to the gate terminal of the N-channel transistor of the analog switch; A comparison / well bias section for supplying to the well,
An analog switch circuit with a tolerant function, characterized by having resistance against a voltage equal to or lower than a low power supply voltage applied to the analog switch terminal when the analog switch is off.

An analog switch in which a P-channel transistor and an N-channel transistor are connected in parallel between analog switch terminals, and the analog switch terminals are controlled to open and close based on a switch open / close control signal;
Upon receiving a signal given to the analog switch terminal and the switch open / close control signal, the P channel transistor is controlled to be conductive based on the switch open / close control signal, and at least one of the analog switch terminals is turned off when the analog switch is off. A first control circuit that supplies the applied voltage to the gate terminal and well of the P-channel transistor of the analog switch when a voltage equal to or higher than the high power supply voltage is applied to the analog switch terminal of
In response to a signal given to the analog switch terminal and an inverted signal of the switch open / close control signal, the N-channel transistor is controlled to conduct based on the switch open / close control signal, and when the analog switch is off, the analog switch terminal A second control circuit that supplies an applied voltage to a gate terminal and a well of an N-channel transistor of the analog switch when a voltage equal to or lower than a low power supply voltage is applied to at least one of the analog switch terminals;
An analog switch circuit with a tolerant function, characterized by having tolerance against a voltage not lower than a higher power supply voltage or lower than a lower power supply voltage applied to the analog switch terminal when the analog switch is off.

The first control circuit includes:
A gate bias unit that receives the switch open / close control signal and the N-well bias signal and supplies an N-well bias signal or a low-level drive signal to a gate terminal of a P-channel transistor of the analog switch; and is applied to the analog switch terminal The comparison is made by comparing the voltages of the two signals and applying the higher voltage applied to the analog switch terminal as an N-well bias signal to the well of the P-channel transistor and the gate bias section. And a bias unit,
The second control circuit includes:
A gate bias unit that receives an inverted signal of the switch opening / closing control signal and a P-well bias signal and supplies a P-well bias signal or a high-level drive control signal to the N-channel transistor;
The signal applied to the analog switch terminal is received, the voltages of both signals are compared, and the lower voltage applied to the analog switch terminal is used as a P-well bias signal, and the well and gate of the N-channel transistor 5. The analog switch circuit with a tolerant function according to claim 4, wherein the analog switch circuit includes a comparison / well bias unit applied to the bias unit.