JP3767697B2 - 半導体集積回路装置 - Google Patents

Description

本発明は半導体装置に係わり、特に高速性と低電力性を兼ね備えた半導体装置に関する。

特開平8-274620号公報に記載されている従来技術を図２に示す。（以下、この従来例を従来例Ａと記す）
発振回路OSC0は、端子B1に制御回路から制御信号を受けその信号の値により発振周波数が変化するように構成されている。制御回路CNT0は、外部から基準クロックCLK0を受けると共に、発振回路OSC0の発振出力を受けるように構成される。ここで、周波数可変型発振回路OSC0と、周波数可変型発振回路OSC0の出力S0を入力とする制御回路CNT0からなる閉回路系は、互いに負帰還がかかる安定な系になるように構成されている。この閉回路系により、周波数可変型発振回路OSC0の出力S0の発振周波数は基準クロックCLK0の周波数に対応した周波数となり、例えば出力S0の発振周波数と外部クロックの周波数とは同じ周波数で同期することとなる。

発振回路OSC0を半導体基板上に形成されたN型MOSFET(NMOSFET)とP型MOSFET(PMOSFET)とで構成し、制御回路CNT0からの制御電圧がそのMOSFETの基板バイアスを変化する。その変化によりMOSFETのしきい値が変化し、発振回路OSC0の発振周波数が変化するように構成している。

さらに主回路LOG0は、端子B0に制御回路CNT0の制御信号をうけるように構成され、この制御信号により主回路LOG0を構成するMOSFETの基板バイアスを制御し、MOSFETのしきい値電圧を制御するように構成している。

このような構成により。基準クロックCLK0により主回路LOG0中のMOSFETのしきい値電圧を制御することが可能となり、基準クロックの周波数に応じて(動作周波数に適応して)、主回路を構成するMOSFETのしきい値電圧、ひいては消費電力と動作速度を可変とすることができている。

特開平8-274620号公報

(1) 従来例Ａでは信号B0の主回路中のMOSFETへの分配方法についての限定がないが、基板バイアスの主回路への分配方法は主回路の消費電力および実装密度に大きく関係する。

(2) 従来例Ａでは主回路LOG0は端子B1の信号に対応したB0の信号により制御されるとしている。この対応関係は基板バイアス制御回路の安定度や安定時間に大きく関係する。

本発明は上記二つの課題を解決する発明である。

(1) 従来例Ａの主回路LOG0を、PMOS基板バイアススイッチおよびNMOS基板バイアススイッチを用いて複数の基板制御ブロックに分割し、それぞれの回路ブロックの基板バイアスを、基板バイアス制御回路とは独立して制御できるようにする。

(2) 従来例Ａの実施例では、主回路LOG0に入力される信号B0は、周波数可変型発振回路OSC0に入力される信号B1に対応した信号としている。本発明の実施例では具体的に、信号B0に相当する基板バイアスは、信号B1に相当する基板バイアスから、基板バイアスバッファを用いて生成する。基板バイアスバッファの入力は高インピーダンスにし、出力はそれよりも低インピーダンスにする。

(1) 従来例Ａの主回路LOG0を、PMOS基板バイアススイッチおよびNMOS基板バイアススイッチを用いて複数の基板制御ブロックに分割することで、それぞれの回路ブロックの基板バイアスを、基板バイアス制御回路とは独立して制御することができる。

回路ブロック毎に個別に基板バイアスを制御することで、停止中の回路ブロックの基板バイアスを制御することで、その回路ブロックのサブスレッショルドリーク電流を削減することができ、主回路全体の実効的な消費電力を低減することができる。

またさらに、回路ブロックの基板バイアスを、PMOS基板バイアススイッチおよびNMOS基板バイアススイッチを用いて基板バイアス制御回路とは独立して制御することができるため、回路ブロックを停止状態から動作状態あるいは動作状態から停止状態に移行させるのに必要な時間を速くできる。したがって、スタンバイ信号401、402を高頻度に変化させて回路ブロックの動作状態を高頻度に変化させても、システムのパフォーマンスが低下しない。

(2) 従来例Ａの実施例では、主回路LOG0に入力される信号B0は、周波数可変型発振回路OSC0に入力される信号B1に対応した信号としている。本発明の実施例では具体的に、信号B0に相当する基板バイアスは、信号B1に相当する基板バイアスから基板バイアスバッファを用いて生成する。このようにすることで、信号B0に相当する基板バイアスに大きな負荷が接続されても、信号B1に相当する基板バイアスは影響を受けない。したがって、信号B1に相当する基板バイアスを生成するフェーズロックドループ系の設計が容易になり、かつ、フェーズロックドループ系が安定になる時間(ロック時間)が短縮できる。

以下、図を参照して本発明の具体的な実施例を説明する。

図１は本発明の第一発明の実施例を示す図である。

100は従来例Ａに記載の基板バイアス制御回路で、周波数可変型発振回路OSC0と、制御回路CNT0から構成されている。310、311は基板制御ブロックで、複数のMOSFETからなる回路ブロック300と、PMOS基板バイアススイッチ回路200、NMOS基板バイアススイッチ回路201から構成されている。120はパワー制御回路である。

従来例Ａの構造により基板バイアス制御回路100から動作周波数に適応したPMOS基板バイアス110およびNMOS基板バイアス111が出力され、それぞれ各基板制御ブロック310、311内の回路ブロック300へ、PMOS基板バイアススイッチ200およびNMOS基板バイアススイッチ201を通して入力されている。

入力されたPMOS基板バイアス112およびNMOS基板バイアス113は回路ブロック300中のMOSFETのバックゲートへ接続されている。（ここでのバックゲートはMOSFETの基板バイアスを印可する端子を意味する。したがって、自明なことだが実際にはN型ウェルやP型ウェルへの給電になる可能性もある）

基板バイアス制御回路100は、パワー制御回路120からのスタンバイ信号400によって制御され、スタンバイ信号400が'H'の時は動作状態になり、スタンバイ信号400が'L'の時には停止状態となる。

上記動作状態と停止状態の違いは、停止状態の方が基板バイアス制御回路100の消費電力が動作状態のときよりも小さいことであり、それ以外は特に限定しない。また当然、基板バイアス制御回路100が動作状態のみを持つ場合などでは、スタンバイ信号400は無くてもよい。

PMOS基板バイアススイッチ200およびNMOS基板バイアススイッチ201は、パワー制御回路120から出力されるスタンバイ信号401、402によって制御され、スタンバイ信号401、402が'H'の時は、基板バイアス110および111の電位をそのまま基板バイアス112および113に電送する。スタンバイ信号401、402が'L'の時には、基板バイアス112および113の電位はそれぞれ前記スタンバイ信号が'H'の時の基板バイアス値よりも深い基板バイアス電位になる。

例えば、電源電圧が1.0Vで、基板バイアス110および111がそれぞれ1.2V、-0.2Vと仮定すると、スタンバイ信号401、402が'H'の時には基板バイアス112および11にはそれぞれ1.2V、-0.2Vが印可され、スタンバイ信号401、402が'L'の時には基板バイアス112および113はそれぞれ3.3V、-2.3Vが印可される。

図１のように従来例Ａの主回路LOG0を、PMOS基板バイアススイッチ200およびNMOS基板バイアススイッチ201を用いて複数の基板制御ブロック310、311に分割することで、それぞれの回路ブロック300の基板バイアスを、基板バイアス制御回路100とは独立して制御することができる。

たとえば、回路ブロック300が動作中にはスタンバイ信号401を'H'にする。基板バイアス110および111の電位がそのまま基板バイアス112および113に電送されるので、回路ブロック300中のMOSFETの基板バイアスには動作周波数に適応した基板バイアスが印加される。

また、回路ブロック300が停止中には、スタンバイ信号を'L'にする。基板バイアス112および113にはそれぞれ動作時よりもより深く基板バイアスが出力され、回路ブロック300中のMOSFETのしきい値電圧が増加し、サブスレッショルドリーク電流を低減することができる。

さらに、その方法については特に限定しないが、各回路ブロック300が動作中にのみ回路ブロック300へクロックを供給するようにすえば、停止中の回路ブロックの消費電力を低減できる。

上記のように、従来例の主回路LOG0を複数の回路ブロックに分割し、個別に基板バイアスを制御することで、停止中の回路ブロックのサブスレッショルドリーク電流を削減することができ、主回路全体の実効的な消費電力を低減することができる。

またさらに、回路ブロック300の基板バイアスを、PMOS基板バイアススイッチ200およびNMOS基板バイアススイッチ201を用いて基板バイアス制御回路100とは独立して制御することができるため、回路ブロック300を停止状態から動作状態あるいは動作状態から停止状態に移行させるのに必要な時間を速くできる。基板バイアススイッチ200、201の基板ドライブ能力に依存するが、数百ナノ秒程度の短い時間で可能となる。したがって、スタンバイ信号401、402を高頻度に変化させて回路ブロックの動作状態を高頻度に変化させても、システムのパフォーマンスが低下しない。

図３は図１の基板バイアス制御回路100の実施例である。従来例Ａにも実施例があるが、ここで示したのは基本動作は同一だが別の実施例である。

OSC1は周波数可変型発振回路で、インバータ列と２入力NAND回路で構成されたリングオシレータである。PFD、CP、LPFはそれぞれ従来例Ａにも記述されている位相周波数比較回路、チャージポンプ回路、ローパスフィルタである。RCLKは周波数可変型発振回路OSC1に入力される基準クロックである。

CNV1、CNV2は電圧レベル変換器で、ハイレベル'H'がVdd(正の電源電圧電位で、例えば1.0V)で、ローレベル'L'がVss(負の電源電圧電位で、例えば0.0V)のデジタル信号を、ハイレベル'H'がVddでローレベル'L'がVssq(第二の負の電源電圧電位で、例えば、-2.3V)のデジタル信号に変換する。

MP1からMP4はPMOSFETで、MN1からMN4はNMOSFETで、CM1からCM3は差動増幅器である。SBUF1、SBUF2は基板バイアスバッファで、400が'H'の時、基板バイアスVbp0およびVbn0を高インピーダンスで受け、低インピーダンスで110および111に利得１で出力する。

400が'L'の時には、110および111にはそれぞれVddq(第二の正の電源電圧電位で、たとえば3.3V)、Vssqが出力されると同時に、差動増幅器CM1およびCM2中の定電流源の電流がオフされ、基板バイアスバッファSBUF1およびSBUF2の消費電力は小さくなる。

SBMは基板バイアスミラー回路で、基板バイアスVbn0を入力として、基板バイアスVbp0を図４のように出力する。このSBMの詳しい動作は図９で記述する。

基準クロックRCLKと周波数可変型発振回路OSC1の出力OCLKは位相周波数比較回路PFDに入力され、その位相あるいは周波数差に応じてUP信号およびDN信号が出力される。それぞれの信号は電圧レベル変換器CNV1およびCNV2を通してチャージポンプCPに入力され、ローパスフィルタLPFを通して基板バイアスVbn0が生成される。基板バイアスVbn0は前述の基板バイアスミラー回路SBMに入力され、基板バイアスVbp0が生成される。生成された基板バイアスVbp0とVbn0は、それぞれ周波数可変型発振回路OSC1を構成しているMOSFETのPMOSFETおよびNMOSFETの基板バイアスとしてMOSFETのバックゲートに接続されている。

このフェーズロックドループ系により、周波数可変型発振回路OSC1の発振周波数は基準クロックの周波数と同一になり、基準クロックにより基板バイアスVbp0およびVbn0の制御ができる。

図２に示した従来例Ａの実施例では、主回路LOG0に入力される信号B0は、周波数可変型発振回路OSC0に入力される信号B1に対応した信号としている。図３の実施例では具体的に、信号B0に相当する基板バイアス110および111は、信号B1に相当する基板バイアスVbp0、Vbn0から基板バイアスバッファSBUF1、SBUF2を用いて生成されている。

このようにすることで、基板バイアス110および111に大きな負荷が接続されても、基板バイアスVbp0およびVbn0は影響を受けない。したがって、上記フェーズロックドループ系の設計が容易になり、かつ、フェーズロックドループ系が安定になる時間(ロック時間)が短縮できる。

基板バイアスバッファSBUF1、SBUF2の構造は図３に示したものに特に限定しないが、基板バイアスVbp0およびVbn0を高インピーダンスで受け、低インピーダンスで110および111に出力できるものであればよい。

図５は図３に示した図１の基板バイアス制御回路100の実施例のさらに別の実施例である。

OSC2は周波数可変型発振回路で、インバータ列と２入力NAND回路で構成されたリングオシレータで構成されている。PFD1、PFD2は位相周波数比較回路、CP1、CP2はチャージポンプ回路、LPF1、LPF2はローパスフィルタである。RCLKはデューティー比(クロックの一周期中の'H'期間の割合)が５０％の基準クロックである。SBUF1、SBUF2は図３で示した基板バイアスバッファである。

周波数可変型発振回路OSC2、位相周波数比較回路PFD1、チャージポンプ回路CP1、ローパスフィルタLPF1から構成されたフェーズロックドループ系により、周波数可変型発振回路OSC2の発振出力OCLK1の立ち下がりと基準クロックRCLKの立ち下がりが同一タイミングになるように、基板バイアスVbp1が変化する。

同様にして、周波数可変型発振回路OSC2、位相周波数比較回路PFD2、チャージポンプ回路CP2、ローパスフィルタLPF2から構成されたフェーズロックドループ系により、周波数可変型発振回路OSC2の発振出力OCLK1の立ち上がりと基準クロックRCLKの立ち上がりが同一タイミングになるように基板バイアスVbn1が変化する。

結局、上記二つのフェーズロックドループ系により、周波数可変型発振回路OSC2の発振出力OCLK1の立ち上がりと立ち下がりが基準クロックRCLKの立ち上がりと立ち上がりが同一タイミングになるように基板バイアスVbn1、Vbn1が変化することになる。言い替えれば、周波数可変型発振回路OSC2の発振出力OCLK1の位相と周波数とデューティー比と、基準ロックRCLKの位相と周波数とデューティー比(５０％)が同一になるように、基板バイアスVbn1、Vbn1が変化することになる。

基板バイアスVbp1とVbn1はそれぞれ独立して決定されるべきものではなく、たとえばそれらの基板バイアスがバックゲートに印可されたPMOSFETとNMOSFETのドレイン電流(駆動能力)が2:1等の適当な比率になるように保つ必要がある。

周波数可変型発振回路OSC2の発振出力OCLK1の'H'期間は主に周波数可変型発振回路OSC2中のPMOSFETの駆動能力(PMOSFETのしきい値、すなわち、PMOSFETに印加される基板バイアスVbn1に依存する)によって決定され、'L'期間は主に周波数可変型発振回路OSC2中のNMOSFETの駆動能力(NMOSFETのしきい値、すなわち、NMOSFETに印可される基板バイアスVbp1に依存する)によって決定される。したがって、周波数可変型発振回路OSC2の発振出力OCLK1のデューティー比が５０％になるということは、PMOSFETとNMOSFETの駆動能力が周波数可変型発振回路OSC2中のPMOSFETとNMOSFETのｗ(ゲート幅)比になることを意味し、上記の基板バイアスVbp1とVbn1のバランスが保たれることになる。

このように図５の実施例では、基板バイアスVbp1とVbn1の値は基準クロックRCLKの周波数によって決定され、基板バイアスVbp1とVbn1のバランスは周波数可変型発振回路OSC2中のPMOSFETとNMOSFETのｗ比によって決定されることになる。

図５では図３と同様に、基板バイアス110および111は基板バイアスVbp1、Vbn1から基板バイアスバッファSBUF1、SBUF2を用いて生成されている。

したがって、図３の場合と同様に、基板バイアス110および111に大きな負荷が接続されても、基板バイアスVbp1およびVbn1は影響を受けない。したがって、上記フェーズロックドループ系の設計が容易になり、かつ、フェーズロックドループ系が安定になる時間(ロック時間)が短縮できる。

もちろん、図３の場合と同様に、基板バイアスバッファSBUF1、SBUF2の構造は図５に示したものに特に限定しない。基板バイアスVbp1およびVbn1を高インピーダンスで受け、低インピーダンスで110および111に出力できるものであればよい。

図６(A)、(B)はそれぞれ図１の基板バイアススイッチ200、201の実施例である。図３や図５で示した基板バイアスバッファSBUF1、SBUF2と同様のもので実現できる。

401が'H'の時は、基板バイアス110および111を高インピーダンスで受け、低インピーダンスで112および113に利得１で出力する。

400が'L'の時には、112および113にはそれぞれVddq、Vssqが出力されると同時に、差動増幅器CM1およびCM2に供給される低電流源の電流がオフされ、基板バイアススイッチ200および201の消費電力は小さくなる。

図７は本発明の別の実施例である。

図１では、基板バイアス制御回路100から動作周波数に適応したPMOS基板バイアス110およびNMOS基板バイアス111が出力されているが、図３ではバイアス120だけが出力されている。パワー制御信号401あるいは402が'H'の時、PMOS基板バイアススイッチ204およびNMOS基板バイアススイッチ205により、バイアス120からPMOS基板バイアス112およびNMOS基板バイアス113が出力される。そのPMOS基板バイアス112およびNMOS基板バイアス113は回路ブロック300のMOSFETのバックゲートに入力される。

バイアス120は図１のPMOS基板バイアス110およびNMOS基板バイアス111の内のどちらか一方でもよい。例えばバイアス120は図１のPMOS基板バイアス110と同一の信号だとすれば、基板バイアススイッチ204は図１の基板バイアススイッチ200と同一のものでよい。また、基板バイアススイッチ205はパワー制御信号401あるいは402が'H'の時、バイアス120(この場合PMOS基板バイアス110と同一)からNMOS基板バイアス111に相当するものを作り、基板バイアス113に出力できるものであればよい。

図１の場合と全く同様の効果を得ることができる。さらに、図１の場合には基板バイアス110と111の２本の配線が必要なのに比較して、図７の実施例ではバイアス120の１本の配線で基板制御ブロック310、311に基板バイアスが給電できるため、配線効率が良くなるという利点がある。

図８は図７の基板バイアス制御回路100の実施例である。

図３から基板バイアスバッファSBUF1を取り除いたもので実現できる。すなわち、バイアス120は図１のNMOS基板バイアス111と同一の信号になる。図８の回路動作については図３と同様であるのでここでは省略する。

図９は図７の基板バイアス制御回路100に図８の回路を用いた場合の、図７の基板バイアス205の実施例である。なお、その場合の基板バイアススイッチ204は図６(B)の回路をそのまま用いることができる。

図９の回路は図３および図８の実施例中にある基板バイアスミラー回路と同一のもので、基板バイアス120を入力として、基板バイアス113を出力する。ここではこの動作を詳しく記述する。

特に限定しないが、説明の簡便さから、401は'H'で、Vddq=3.3V、Vdd=1.0V、Vss=0.0V、Vssq=-2.3Vと仮定する。

MP3からMP5はPMOSFETで、MN3からMN5はNMOSFETである。MP3とMN3のゲート長は等しく、ｗ(ゲート幅)比をｍ：１で、同様に、MP5とMN5のゲート長は等しく、ｗ(ゲート幅)比をｍ：１に設定している。CM3は差動増幅器であり、Vh1とVh2の電位差を増幅し、出力Vh3をMP5のゲートに入力している。

MP3とMN3ならなる分圧器によって、MP3とMN3の駆動能力に対応した電圧がVh1に出力される。すなわち、Vh1が 0.5V (=(Vdd+Vss/2)+Vss) のときは、MP3とMN3の駆動能力は等しくなっていることを意味する。いま、MP3とMN3の駆動能力が等しいと仮定し、Vh1は0.5Vになっていると仮定する。

差動増幅器CM3の出力Vh3はMP4の基板バイアス制御し、それによってVh2の電位が制御されるので、差動増幅器CM3は負帰還がかけられている。したがって、定常状態ではVh2の電位はVh1と同電位になり、0.5Vとなる。

MP4とMN4ならなる分圧器によって、MP3とMN3の駆動能力に対応した電圧がVh2に出力されるので、Vh2の電位が0.5Vということは、MP4とMN4の駆動能力が等しくなっていることを意味する。

したがって、MP3とMN3のｗ比と、MP4のMN4のｗ比を同じ値に設定することで、基板バイアスをソース電位と同じ電位にしたときのMP4のMN4の駆動能力比を保ちながら、入力された基板バイアス120に対して、基板バイアス113の電位が出力されることになる。

上記したように、基板バイアス120と113はそれぞれ独立して決定されるべきものではなく、たとえばそれらの基板バイアスがバックゲートに印可されたPMOSFETとNMOSFETの単位ゲート幅あたりのドレイン電流(駆動能力)が2:1等の適当な比率になるように保つ必要があるが、図９の回路でそれが実現できる。

また一般に、PMOSFETとNMOSFETで、しきい値電圧の基板バイアス依存性が異なり、さらに電源電圧の変化に伴う単位ゲート幅あたりのドレイン電流の依存性も異なる。たとえば、電源電圧の低下にともなって、PMOSFETの方がNMOSFETよりも駆動能力の減少が著しい。本発明の図９の基板バイアスミラー回路SBMを用いることで、上記依存性の違いも補償できる。

図９は401が'L'の時、基板バイアス113にはVddqが出力され、さらに、MP3とMN3、MP4とMN4からなる分圧器と、差動増幅器CM3に供給される電流がオフされて消費電力が小さくなる。

図１０は図１の基板バイアス110、111の給電配線の実施例である。パワー制御回路、およびそれから出力されるスタンバイ信号は簡単化のため省略している。

500は例えばマイクロコンピュータであり、そのマイクロコンピュータの内部電源はVdd、Vssによって供給されている。501は外部インターフェース用のI/O回路で、Vddそれよりも高い電圧Vddqが供給されている。電源電圧電位は特に限定しないが、たとえば Vddq=3.3V、Vdd=1.0V、Vss=0.0V、Vssq=-2.3Vである。この電圧設定にすればVddq-Vssと、Vdd-Vssqが同一電位差になり、デバイス設計が容易になるという利点がある。

マイクロプロセッサ内の回路はMA1からMA4までの４つの基板制御ブロックに分割されている。200、201は図１の基板バイアススイッチと同様である。基準クロックRCLKの供給源については限定しないが、マイクロプロセッサ500内のクロック信号から生成してもよい。

ここでは（特願平8-314506）の発明の方法を用いて、基板バイアス110、111を給電している。すなわち、メタルの三層目M3からメタルの二層目M2を通して、基板電位を取るための表面高濃度拡散層DLで各トランジスタの基板バイアスを給電している。

メタルの一層目を用いないので各トランジスタを高密度で実装することができる。

この実施例のメタルの使用方法は特に限定しない。

図１１に図１０を実現する基板構造(ウェル構造)の断面図例を示す。基板表面にはnウェルとpウェルが交互に並んでおり、その表面にトランジスタを形成することで回路を実装できる。mウェルはn極性をもつウェルである。

基板制御ブロックMA1内のnウェルと基板制御ブロックMA2内のnウェルとはp基板によって電気的に分離され、基板制御ブロックMA1内のpウェルと基板制御ブロックMA2内のpウェルとはn極性をもつmウェルによって電気的に分離されている。

したがって、基板制御ブロックMA1内のPMOSFETと基板制御ブロックMA2内のPMOSFET、および、基板制御ブロックMA1内のNMOSFETと基板制御ブロックMA2内のNMOSFETに独立した基板バイアスが印可できることになり、図１０の回路が実現できる。

図３、図５あるいは図８で、400が'H'の時は上記したような動作を行うが、'L'の時は、周波数可変型発振回路OSC1あるいはOSC2の発振が停止し、基板バイアスミラー回路SBMおよび基板バイアスバッファSBUF1、SBUF2が低電力状態となる。したがって、回路全体の消費電力が小さくなる。

本発明を用いたマイクロプロセッサでは、400の信号をマイクロプロセッサのスタンバイ信号に接続すれば、スタンバイ時のマイクロプロセッサの消費電力が削減できる。

あるいは、マイクロプロセッサのIDDQテスト時に400を'L'にしてもよい。図３、図５あるいは図８の回路に流れるリーク電流が小さくなり、かつ基板バイアス110、111に大きな基板バイアス値が出力されるので、基板バイアス110、111によってしきい値が制御されているMOSFETのサブスレッショルドリーク電流を低減することができる。

また、上記400が'L'の時に位相周波数比較器PFD、PFD1、PFD2の出力UPおよびDNをそれぞれ'H'、'L'に固定するようにしてもよい。上記400が'L'にしたときのローパスフィルタLPF、LPF1、LPF2中のキャパシタンスC1の放電が抑制される。400の高頻度にスイッチングさせてもキャパシタンスC1の電位が保たれるため、キャパシタンスC1の充放電分の消費電力が低減できる。

以上の実施例ではトランジスタの構造およびその基板構造は特に限定しない。アイ・エー・ディ・エム、テクニカル・ダイジェスト、第３５頁から第３８頁、１９９２年(1992 IEDM Technical Digest, pp35-38)に記載されているようなSOI構造のMOSトランジスタを用いてもよい。要はしきい値が制御できるような構造のトランジスタであればよい。

本発明の示す最も簡単な実施例の図である。 従来例を示す図である。 図１の基板バイアス制御回路の実施例の図である。 図１の基板バイアスミラー回路の動作を表す図である。 図１の基板バイアス制御回路の別の実施例の図である。 (A)はPMOS基板バイアススイッチの実施例の図、(B)はNMOS基板バイアススイッチの実施例の図である。 本発明の別の実施例の図である。 図７の基板バイアス制御回路の実施例の図である。 図７のPMOS基板バイアススイッチの実施例の図である。 本発明をマイクロプロセッサに適用したときの基板バイアス分配方法を示す実施例の図である。 本発明を実現する基板構造例を示す図である。

符号の説明

100……基板バイアス制御回路、
110、112、Vbp0、Vbp1……PMOS基板バイアス、
111、113、Vbn0、Vbn1……NMOS基板バイアス、
120……パワー制御回路、
310、311……基板制御ブロック、
200……PMOS基板バイアススイッチ、
201……NMOS基板バイアススイッチ、
300……回路ブロック、
LOG0……主回路、
OSC0、OSC1、OSC2……周波数可変型発振回路、
CNT0……制御回路、
CLK0、RCLK……基準クロック、
400、401、402……スタンバイ信号、
MP1、MP2、MP3、MP4、MP5……P型MOSFET、
MN1、MN2、MN3、MN4、MN5……N型MOSFET、
CM1、CM2、CM3……作動増幅器、
SBM……基板バイアスミラー回路、
Vddq……第二の正の電源電位、
Vdd……第一の正の電源電位、
Vss……第一の負の電源電位、
Vssq……第二の負の電源電位、
CNV1、CNV2……電圧レベル変換器、
CP、CP1、CP2……チャージポンプ回路、
LPF、LPF1、LPF2……ローパスフィルタ、
PFD、PFD1、PFD2……位相周波数比較回路、
R1、R2……抵抗、
C1……キャパシタンス、
SBUF1……PMOS基板バイアスバッファ、
SBUF2……NMOS基板バイアスバッファ、
204、205……基板バイアススイッチ、
MA1、MA2、MA3、MA4……基板制御ブロック、
M3……第三層メタル、
M2……第二層メタル、
500……マイクロプロセッサ、
501……I/O回路。

Claims (12)

1. 第１導電型の第１MISトランジスタと第２導電型の第２MISトランジスタとを含む論理回路と、
   上記第１MISトランジスタに印加する第１基板バイアス電圧と上記第２MISトランジスタに印加する第２基板バイアス電圧を生成する基板バイアス制御回路とを有し、
   上記基板バイアス制御回路は、それぞれその基板にソース電位を印加したときの第１MISトランジスタに対する第２MISトランジスタの駆動能力比を保つように、第１基板バイアス電圧に対する第２基板バイアス電圧の大きさを決定する半導体集積回路装置。
2. 請求項１において、
   上記駆動能力は、単位ゲート幅あたりのドレイン電流で定義される半導体集積回路装置
3. 請求項１において、
   上記基板バイアス制御回路は差動増幅器を有し、
   上記差動増幅器の一方の入力には、それぞれオン状態とされかつその基板にソース電位が印加された第１導電型の第３MISトランジスタと第２導電型の第４MISトランジスタとにより分圧された電圧が入力され、
   上記差動増幅器の他方の入力には、オン状態とされかつその基板に上記第１基板バイアス電圧が印加された第１導電型の第５MISトランジスタと、オン状態とされかつその基板に上記第２基板バイアス電圧が印加された第２導電型の第６MISトランジスタとにより分圧された電圧が入力され、
   上記差動増幅器の出力により上記第２基板バイアス電圧の大きさが制御される半導体集積回路装置。
4. 請求項３において、
   上記第３MISトランジスタと上記第４MISトランジスタのゲート長は等しく、ゲート幅比を１：ｍに設定し、
   上記第５MISトランジスタと上記第６MISトランジスタのゲート長は等しく、ゲート幅比を１：ｍに設定した半導体集積回路装置。
5. 請求項３において、
   第１導電型の第７MISトランジスタと第２導電型の第８MISトランジスタとを含み、発振出力の周波数を可変とできるよう構成された発振出力回路と、
   所定の周波数を有するクロック信号と上記発振出力回路の出力する発振出力とが入力され、上記クロック信号の周波数と上記発信出力の周波数とを比較して上記第１の基板バイアス電圧を発生する半導体集積回路装置。
6. 請求項５において、
   上記第１の基板バイアス電圧及び上記第２の基板バイアス電圧は、それぞれバッファ回路を介して上記第１MISトランジスタ及び上記第２MISトランジスタに供給される半導体集積回路装置。
7. 請求項５において、
   上記第１の基板バイアス電圧及び上記第２の基板バイアス電圧は、バッファ回路を介することなく上記第７MISトランジスタ及び上記第８MISトランジスタに供給される半導体集積回路装置。
8. 第１導電型の第１MISトランジスタと第２導電型の第２MISトランジスタとを含む論理回路と、
   上記第１MISトランジスタに印加する第１基板バイアス電圧と上記第２MISトランジスタに印加する第２基板バイアス電圧を生成する基板バイアス制御回路とを有し、
   上記基板バイアス制御回路は差動増幅器を有し、
   上記差動増幅器の一方の入力には、それぞれオン状態とされかつその基板にソース電位が印加された第１導電型の第３MISトランジスタと第２導電型の第４MISトランジスタとにより分圧された電圧が入力され、
   上記差動増幅器の他方の入力には、オン状態とされかつその基板に上記第１基板バイアス電圧が印加された第１導電型の第５MISトランジスタと、オン状態とされかつその基板に上記第２基板バイアス電圧が印加された第２導電型の第６MISトランジスタとにより分圧された電圧が入力され、
   上記差動増幅器の出力により上記第２基板バイアス電圧の大きさが制御される半導体集積回路装置。
9. 請求項８において、
   上記第３MISトランジスタと上記第４MISトランジスタのゲート長は等しく、ゲート幅比を１：ｍに設定し、
   上記第５MISトランジスタと上記第６MISトランジスタのゲート長は等しく、ゲート幅比を１：ｍに設定した半導体集積回路装置。
10. 請求項８において、
    第１導電型の第７MISトランジスタと第２導電型の第８MISトランジスタとを含み、発振出力の周波数を可変とできるよう構成された発振出力回路と、
    所定の周波数を有するクロック信号と上記発振出力回路の出力する発振出力とが入力され、上記クロック信号の周波数と上記発信出力の周波数とを比較して上記第１の基板バイアス電圧を発生する半導体集積回路装置。
11. 請求項１０において、
    上記第１の基板バイアス電圧及び上記第２の基板バイアス電圧は、それぞれバッファ回路を介して上記第１MISトランジスタ及び上記第２MISトランジスタに供給される半導体集積回路装置。
12. 請求項１０において、
    上記第１の基板バイアス電圧及び上記第２の基板バイアス電圧は、バッファ回路を介することなく上記第７MISトランジスタ及び上記第８MISトランジスタに供給される半導体集積回路装置。

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