JP3768595B2 - サンプルホールド回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、サンプルホールド回路に関し、特に、電子スチルカメラなどの映像機器に適したサンプルホールド回路に関する。
【０００２】
【従来の技術】
サンプルホールド回路は、入力されたアナログ信号の振幅値を指定された時点において取り出し（サンプリング）、取り出した信号を、要求された時間にわたって保持しつつ（ホールド）、出力する回路である。サンプルホールド回路は例えば、アナログ信号をデジタル化するADコンバータの前段の回路や、 CCDを用いた固体撮像装置の信号読出回路である相関２重サンプリング回路（CDS 回路）において用いられている。
【０００３】
サンプルホールド回路においては、ホールド期間中に出力信号を一定に保持するためにコンデンサが用いられ、サンプリング期間中に当該コンデンサの充放電が行なわれる。このようにしてサンプルホールド回路の出力信号は、ホールド期間において一定値に維持される。
【０００４】
ところで、サンプリングモードとホールドモードとの間の切換え時に発生するノイズの低減と、サンプリング動作の高速化とを目的としたサンプルホールド回路として、特公平6-46519 号公報に記載されたサンプルホールド回路がある。以下、この従来技術に係るサンプルホールド回路について、図５を用いて説明する。
【０００５】
本回路においては、トランジスタQ1、Q2、Q3、Q4 は、全体として１つのバッファのように動作し、サンプリング時は、トランジスタQ1、Q2、Q3、Q4 のすべてが導通状態（オン、すなわち、トランジスタのベース−エミッタ間に、順方向かつ所定値以上の電圧が印加されている状態）になる。このとき、CCD(Charge Coupled Device)等からの入力信号VIN が、そのまま出力VOUTとして忠実に出力される。電圧VOUTによりホールドコンデンサＣが充放電される。なお、トランジスタQ1、Q2、Q3、Q4 のすべてを導通状態にする方法については後述する。
【０００６】
ホールド時は、トランジスタQ1、Q2、Q3、Q4 のすべてが非導通状態（オフ、すなわち、トランジスタのベース−エミッタ間に、逆方向の電圧、もしくは順方向ではあるが所定値以下である電圧が印加されている状態）になる。特に、トランジスタQ3、Q4 がオフであるため、ホールドコンデンサＣに蓄積された電荷が、トランジスタQ3、Q4 を介して放電されることがなく、ホールドコンデンサＣの電圧が維持される。なお、トランジスタQ1、Q2、Q3、Q4 のすべてを非導通状態にする方法については後述する。
【０００７】
また、トランジスタQ3、Q4 によりプッシュプル回路が構成されており、これにより、わずかなバイアス電流により大きな電流出力が取り出せるため、本回路は低消費電力である。さらに、後述する理由から本回路は、サンプリング時に高速動作が可能である。
【０００８】
トランジスタQ5、Q6、Q7、Q8 は、サンプリング時にトランジスタQ1、Q2、Q3、Q4 をオンにし、ホールド時に、これらをオフにするための回路である。以下では、最初にトランジスタQ1、Q2、Q3、Q4 の動作について説明し、次に、トランジスタQ5、Q6、Q7、Q8 がどのようにして、トランジスタQ1、Q2、Q3、Q4 をオン／オフするかについて説明する。
【０００９】
サンプリング時に、トランジスタQ1、Q2、Q3、Q4 は、これらのすべてが導通状態にある。そして、入力信号VIN を忠実に信号線VOUTに出力するように、導伝型が異なるトランジスタを組み合せている。すなわち、トランジスタQ1とトランジスタQ2、トランジスタQ1とトランジスタQ3、トランジスタQ2とトランジスタQ4は、互いに導伝型が異なる。ここで、導伝型が異なるとは、一方のトラジスタが PNPトランジスタであり、他方のトランジスタが NPNトランジスタであることを言う。信号電圧VOUTに応じてホールドコンデンサＣの充放電が行なわれる。
【００１０】
サンプリング時に高速動作が可能である理由について説明する。サンプリング開始時のホールドコンデンサＣの電圧VOUT（前回のサンプリング時の入力電圧VIN である）と、今回のサンプリング時の入力電圧VIN の大小関係に応じて、ホールドコンデンサは充放電を行なう。すなわち、サンプリング開始時のホールドコンデンサＣの電圧VOUTが、今回のサンプリング時の入力電圧VIN より小さい時は、トランジスタQ3により、ホールドコンデンサＣが充電される。逆に、サンプリング開始時のホールドコンデンサＣの電圧VOUTが、今回のサンプリング時の入力電圧VIN より大きい時は、トラジスタQ4により、ホールドコンデンサＣが放電される。この放電電流は、トランジスタQ4のコレクタから直接、グラウンド（アース）に流れる。本回路においては、トランジスタQ4のコレクタとグラウンドの間には、トランジスタや抵抗素子等の回路要素を全く設けていないため、放電電流が制限されることはなく、放電が高速に行なわれる。従って、サンプリングが高速に行なわれる。
【００１１】
次に、トランジスタQ5、Q6、Q7、Q8 の動作について説明する。トランジスタQ5、Q6、Q7、Q8 は、トランジスタQ1、Q2、Q3、Q4 をオン／オフするためのトランジスタである。トランジスタQ5、Q6 のベースには、それぞれ定電圧源VB1、VB2 からの定電圧VB1、VB2 が印加されている。
【００１２】
ホールド時のみトランジスタQ5、Q6 はオンとなり（オンにする方法は後述する）、オンとなった時には、図１の点600 、および点602 の電圧は、それぞれ下記の数１の右辺および数２の左辺に示す大きさとなる。
【００１３】
定電圧源VB1、VB2 の電圧VB1、VB2 は以下のように設定されている。
【００１４】
【数１】
VINMIN≧VB1-VBE
【００１５】
【数２】
VB2+VBE ≧VINMAX
ここで、入力信号VIN の最大電圧、および最低電圧をVINMAX、VINMIN 、トランジスタQ1、Q2、Q3、Q4、Q5、Q6、Q7、Q8 の導通時のベース−エミッタ間の順方向電圧降下分をVBE としている。なお、出力信号VOUTの電圧の変化範囲は、入力信号VIN の電圧の変化範囲と一致することから、出力信号VIN の最大電圧、および最低電圧をVOUTMAX、VOUTMIN すると、VOUTMAX=VINMAX、VOUTMIN=VINMIN である。
【００１６】
このように定電圧VB1、VB2 を設定した時に、トランジスタQ1、Q2、Q3、Q4 がオフとなる理由を述べる。数１の右辺は、図５に示す点600 の電圧を示す。トランジスタQ1のベース電圧およびトランジスタQ3のエミッタ電圧は常にVINMIN(=VOUTMIN)より高いため、ホールド時には数１より、トランジスタQ1、Q3 のベース−エミッタ間には逆方向の電圧が印加されていることになり、トランジスタQ1、Q3 はオフとなる。
【００１７】
数２の左辺は、図５に示す点602 の電圧を示す。トランジスタQ2のベース電圧およびトランジスタQ4のエミッタ電圧は常にVINMAX(=VOUTMAX)より低いため、ホールド時には数２より、トランジスタQ2、Q4 のベース−エミッタ間には逆方向の電圧が印加されていることになり、トランジスタQ2、Q4 はオフとなる。
【００１８】
ホールド時には、トランジスタQ5、Q6 を用いて、以上のようにトランジスタQ1、Q2、Q3、Q4 をオフにしているが、サンプル時には、トランジスタQ5、Q6 をオフにすることにより、トランジスタQ1、Q2、Q3、Q4 のベース−エミッタ間に順方向の電圧が印加されるようにして、トランジスタQ1、Q2、Q3、Q4 のすべてをオンとしている。次に、トランジスタQ5、Q6 をオン／オフする方法について述べる。
【００１９】
トランジスタQ5、Q6 をオン／オフするために、差動回路を構成しているトランジスタQ7、Q8 を用いる。トランジスタQ7、Q8 のベースには、それぞれクロック信号CK1、CK2 が入力される。ホールド時、クロック信号CK1 はハイ(HIGH)レベルの信号であり、クロック信号CK2 はロー(LOW) レベルの信号である。またサンプル時、クロック信号CK1 はローレベルの信号であり、クロック信号CK2 はハイレベルの信号である。
【００２０】
この結果、ホールド時、トランジスタQ7はオンであり、トランジスタQ8はオフである。また、サンプル時、トランジスタQ7はオフであり、トランジスタQ8は、オフである。なお、ハイレベルの信号の電圧をVC1 とした時に、後述する理由から、電圧VC1 は、以下の条件を満たすように設定されている。
【００２１】
【数３】
VB1 ≧VC1+VBE
ホールド時に、トランジスタQ5、Q6 がオンになる理由を述べる。ホールド時、上述のようにトランジスタQ7はオンになる。このとき、トランジスタQ1のエミッタ電圧はVINMIN+VBE以上であり、トランジスタQ7のベース電圧はVC1 であり、数１、数３より、VINMIN+VBE≧VC1 であるため、トランジスタQ1はオフになる。
【００２２】
さらに、トランジスタQ5はオンとなる。この理由を説明する。トランジスタQ5のベース電圧はVB1 である。トランジスタQ5のエミッタ電圧はトランジスタQ7のコレクタ電圧と等しく、トランジスタQ7のコレクタ電圧は、トランジスタQ7のベース電圧(=VC1)とほぼ等しいと考えられるため、トランジスタQ5のエミッタ電圧は、トランジスタQ7のベース電圧とほぼ等しいと考えられる。従って、トランジスタQ5のベース−エミッタ間電圧は、VB1-VC1 であるが、数３より、VB1-VC1 ≧VBE となり、トランジスタQ5のベース−エミッタ間には、順方向に電圧が印加され、かつ、その電圧の大きさがベース−エミッタ間の順方向電圧降下分以上であるため、トランジスタQ5はオンとなる。
【００２３】
また、トランジスタQ8が上述のようにオフとなるため、定電流源604 により、トランジスタQ6がオンとなる。
【００２４】
次に、サンプリング時に、トランジスタQ5、Q6 がオフになる理由を述べる。サンプリング時、トランジスタQ7は上述のようにオフとなり、定電流源606 により、トランジスタQ1がオンとなる。このとき、トランジスタQ1のエミッタ電圧はVINMIN+VBEである。図５よりトランジスタQ1のエミッタ電圧は、トランジスタQ5のエミッタ電圧に等しいため、数１より、トランジスタQ5のエミッタ電圧はトランジスタQ5のベース電圧VB1 より高くなる。従って、トランジスタQ5のベース−エミッタ間には逆方向の電圧が印加されているため、トランジスタQ5はオフとなる。
【００２５】
サンプリング時、トランジスタQ8は上述のようにオンとなるが、このとき、トランジスタQ6はオフとなる。なぜならば、トランジスタQ6がオンであるためには、トランジスタQ6のエミッタ電圧がVR+VBE以上であることが必要であるが、トランジスタQ6のエミッタ電圧は、サンプリング時にはVR+VBEより低いからである。これを説明する。
【００２６】
トランジスタQ6のエミッタ電圧は、図５よりトランジスタQ8のコレクタ電圧に等しく、トランジスタQ8のコレクタ電圧はトランジスタQ8のベース電圧VC1 に、ほぼ等しいと考えられる。そこで、トランジスタQ6のエミッタ電圧、すなわちトランジスタQ8のベース電圧VC1 をVR+VBEと比較すると、
数２よりVR+VBE≧VINMAX≧VINMINであり、
数１よりVINMIN≧VB-VBE、
数３よりVB-VBE≧VC1 であり、
結果として、VR+VBE≧VC1 となり、トランジスタQ6のエミッタ電圧は、サンプリング時にはVR+VBEより低いことがわかる。
【００２７】
【発明が解決しようとする課題】
図５に示す従来技術に係るサンプルホールド回路においては、トランジスタQ7、Q8 からなる差動回路を用いているが、この差動回路において、スイッチングを高速に行なうためには、トランジスタQ7、Q8 を非飽和状態で動作させることが必要である。非飽和状態とは、トランジスタのコレクタとベース間の電圧が逆方向であることを言う。
【００２８】
非飽和状態を実現するためには、サンプリング時にオンするトランジスタQ8のベース電圧がVC1 であることと、トランジスタQ2のベース−エミッタ間電圧降下分がVBE であることとを考慮すると、入力信号VIN は、 VIN≧VC1+VBE という条件を満たすことが必要である。
【００２９】
トランジスタQ8のベース電圧VC1 は、通常1.5V程度であり、これより下げることは困難である。また、VBE は、約0.75V 程度であるため、従来技術に係る回路の場合、処理できる入力信号VIN の下限は、約2.25V となる。
【００３０】
本発明はこのような従来技術の欠点を解消し、高速で、かつ比較的低い電圧の入力信号も扱える、すなわちダイナミックレンジの広いサンプルホールド回路を提供することを目的とする。
【００３１】
【課題を解決するための手段】
本発明は上述の課題を解決するために、入力された信号をサンプリングし、サンプリングした信号を所定時間保持し、この保持している信号を出力するサンプルホールド回路において、エミッタ同士が接続された、コンプリメンタリである一対の駆動トランジスタと、この一対の駆動トランジスタのエミッタに接続される信号ホールドコンデンサと、入力された信号の信号レベルをエミッタフォロワにより変換した後に、駆動トランジスタのうちの一方のベースに、変換後の信号を出力する第１の入力トランジスタであって、この第１の入力トランジスタの導伝型と一方の駆動トランジスタの導伝型とは異なっている第１の入力トランジスタと、入力された信号の信号レベルをエミッタフォロワにより変換した後に、駆動トランジスタのうちの他方のベースに、変換後の信号を出力する第２の入力トランジスタであって、この第２の入力トランジスタの導伝型と他方の駆動トランジスタの導伝型とは異なっている第２の入力トランジスタと、第１の入力トランジスタの導伝型と同一の導伝型を有する第１の制御トランジスタであって、この第１の制御トランジスタのエミッタが第１の入力トランジスタのエミッタに接続され、第１の制御トランジスタを介して第１の入力トランジスタのオン／オフを制御するための第１の制御信号がこの第１の制御トランジスタのベースに入力される第１の制御トランジスタと、第２の入力トランジスタの導伝型と同一の導伝型を有する第２の制御トランジスタであって、この第２の制御トランジスタのエミッタが第２の入力トランジスタのエミッタに接続され、第２の制御トランジスタを介して第２の入力トランジスタのオン／オフを制御するための第２の制御信号がこの第２の制御トランジスタのベースに入力される第２の制御トランジスタと、第１および第２の制御信号を出力する制御回路とを有し、制御信号によって、入力された信号のサンプリング時は、第１および第２の入力トランジスタはオンになり、入力された信号のホールド時は、第１および第２の入力トランジスタはオフになり、第１の制御信号の電圧と第２の制御信号の電圧の大小関係は、サンプリング時と、ホールド時とでは逆転することとしたものである。
【００３２】
【発明の実施の形態】
次に添付図面を参照して本発明によるサンプルホールド回路の実施例を詳細に説明する。図１に、本発明に係るサンプルホールド回路10の第１の実施例の回路図を示す。第１の実施例のサンプルホールド回路10は、 CCD等が出力する信号VIN を入力されて、サンプリング時にはホールドコンデンサＣを充放電し、ホールド時には、ホールドコンデンサＣの電圧を維持する回路である。
【００３３】
入力信号VIN は２つに分岐し、分岐した信号の一方は PNPトランジスタQ1のベースに入力される。分岐した信号の他方は NPNトランジスタQ2のベースに入力される。トランジスタQ1、Q2 は、サンプリング時、入力信号VIN をエミッタフォロワにより変換した後に、それぞれ信号線100、102 を介してトランジスタQ3、Q4 のベースに出力する。なお、以下では信号線と信号線を流れる信号とを同一の参照符号で呼ぶこととする。
【００３４】
コンプリメンタリである一対のトランジスタQ3、Q4 のエミッタ同士は信号線104 により接続されている。ここで、トランジスタQ3は NPNトランジスタであり、トランジスタQ4は PNPトランジスタである。
【００３５】
トランジスタQ1、Q2、Q3、Q4 をこのように接続したものはダイヤモンドバッファと呼ばれる。一対のトランジスタQ3、Q4 の共通の出力端子であるエミッタにはホールドコンデンサＣが接続されている。
【００３６】
トランジスタQ1のエミッタには、トランジスタQ1の導伝型と同一の導伝型を有する PNPトランジスタQ9のエミッタが接続されている。トランジスタQ2のエミッタには、トランジスタQ2の導伝型と同一の導伝型を有する NPNトランジスタQ10 のエミッタが接続されている。
【００３７】
トランジスタQ9のベースには、トランジスタQ9を介してトランジスタQ1のオン／オフを制御するための制御パルス106 が入力される。トランジスタQ10 のベースには、トランジスタQ10 を介してトランジスタQ2のオン／オフを制御するための制御パルス108 が入力される。
【００３８】
詳細は後述するが、サンプリング時、制御パルス106、108 によって、トランジスタQ1、Q2 はオンになり、ホールド時、トランジスタQ1、Q2 はオフになる。制御パルス106 の電圧と制御パルス108 の電圧の大小関係は、サンプリング時と、ホールド時とでは逆転する。
【００３９】
制御パルス106、108 は、抵抗12、14 と、差動回路を構成するトランジスタQ7、Q8 とから構成される制御回路によって生成される。抵抗12、14 の抵抗値はRLであり、抵抗12、14 には定電圧VBが印加されている。トランジスタQ7にはクロック信号CK1 が入力され、トランジスタQ8にはクロック信号CK2 が入力されている。トランジスタQ7のエミッタはトランジスタQ8のエミッタに接続されており、さらに、これらのエミッタは定電流源IC1(電流値はIC) によりバイアスされている。クロック信号CK1、CK2 はクロック回路18により生成される。
【００４０】
なお、図１に示す定電流源IA1 は、トランジスタQ1、Q9 のバイアス電流を設定するためのものであり、定電流源IB1 は、トランジスタQ2、Q10のバイアス電流を設定するためのものである。出力バッファ20は、ホールドコンデンサＣに保持されている電圧を取り出すためのものである。ホールド期間中のホールドコンデンサＣの電圧の低下を防ぐために、出力バッファ20の入力インピーダスは大きく設定されている。出力バッファ20の出力インピーダンスは小さく設定されている。サンプルホールド回路10全体には電源電圧VCC が供給されている。
【００４１】
次に、本回路の動作について説明する。最初に動作の概要を述べる。本回路においては、トランジスタQ1、Q2、Q3、Q4 は、全体として１つのバッファのように動作し、サンプリング時は、トランジスタQ1、Q2、Q3、Q4 のすべてが導通状態になる。このとき、CCD 等からの入力信号VIN が、そのまま出力電圧VOUTとして忠実に出力される。出力電圧VOUTによりホールドコンデンサＣが充放電される。
【００４２】
ホールド時は、トランジスタQ1、Q2、Q3、Q4 のすべてが非導通状態になる。特に、トランジスタQ3、Q4 がオフであるため、ホールドコンデンサＣに蓄積された電荷が、トランジスタQ3、Q4 を介して放電されることがなく、ホールドコンデンサＣの電圧が維持される。
【００４３】
また、図５に示す従来技術と同様に、トランジスタQ3、Q4 によりプッシュプル回路が構成されており、これにより本回路は低消費電力である。さらに、図５に示す回路に関して説明した理由により本回路は、サンプリング時に高速動作が可能である。
【００４４】
トランジスタQ9、Q10は、制御パルス106、108 を入力されて、サンプリング時にトランジスタQ1、Q2、Q3、Q4 をオンにし、ホールド時に、これらをオフにする。
【００４５】
次に本回路10の動作の詳細を説明する。以下では、最初にサンプリング時およびホールド時のトランジスタQ1、Q2、Q3、Q4 の動作について説明し、次に、トランジスタQ7、Q8、Q9、Q10がどのようにして、トランジスタQ1、Q2、Q3、Q4 をオン／オフするかについて説明する。
【００４６】
サンプリング時に、トランジスタQ1、Q2、Q3、Q4 は、これらのすべてが導通状態にある。そして、入力信号VIN を忠実に信号線VOUTに出力するように、導伝型が異なるトランジスタを組み合せている。すなわち、トランジスタQ1とトランジスタQ2、トランジスタQ1とトランジスタQ3、トランジスタQ2とトランジスタQ4は、互いに導伝型が異なる。そして、信号電圧VOUTに応じてホールドコンデンサＣの充放電が行なわれる。
【００４７】
次に、トランジスタQ7、Q8、Q9、Q10の動作について説明する。トランジスタQ7、Q8、Q9、Q10は、トランジスタQ1、Q2、Q3、Q4 をオン／オフするためのトランジスタである。トランジスタQ7、Q8、Q9、Q10のうち、トランジスタQ9、Q10は、制御パルス106、108 を受けて、トランジスタQ1、Q2、Q3、Q4 をオン／オフする。トランジスタQ7、Q8 は、制御パルス106、108 を生成する。
【００４８】
最初に、トランジスタQ9、Q10と制御パルス106、108 とにより、トランジスタQ1、Q2、Q3、Q4 がどのようにしてオン／オフされるかについて述べる。制御パルス106、108 の電圧は、図１に示す点VP、点VNの電圧であり、詳細は後述するが、点VP、VN の電圧（それぞれ、VP、VN とする）は第１の実施例においては以下のようになる。
【００４９】
サンプリング時、
【００５０】
【数４】
VP=VB
【００５１】
【数５】
VN=VB-RL×IC
ホールド時、
【００５２】
【数６】
VP=VB-RL×IC
【００５３】
【数７】
VN=VB
そして、これらの電圧は、入力信号VIN の電圧の最小値をVIL、最大値をVIH としたときに、
【００５４】
【数８】
VB＞VIH
【００５５】
【数９】
VIL ＞ VB-RL×IC
となるように、定電圧VB、抵抗RL、定電流源IC1 が設定されている。
【００５６】
サンプリング時、数４、数８より、トランジスタQ1のベース電圧よりもトランジスタQ9のベース電圧が高くなるため、トランジスタQ1はオンであり、トランジスタQ9はオフとなる。このようになる理由を述べる。トランジスタQ1、Q9 のベースとエミッタは、それぞれダイオードを構成している。そして、ダイオードにおいては、２つのダイオードのアノード同士を接続して（共通電位にして）、２つのダイオードのカソードに、順方向になるように異なる電位を印加した場合、低い電位が印加されたダイオードがオンになり、高い電位が印加されたダイオードがオフになる。
【００５７】
数５、数９より、トランジスタQ2のベース電圧よりもトランジスタQ10 のベース電圧が低くなるため、トランジスタQ2はオンであり、トランジスタQ10 はオフとなる。このようになる理由を述べる。トランジスタQ2、Q10のベースとエミッタは、それぞれダイオードを構成している。そして、ダイオードにおいては、２つのダイオードのカソード同士を接続して（共通電位にして）、２つのダイオードのアノードに、順方向になるように異なる電圧を印加した場合、高い電位が印加されたダイオードがオンになり、低い電位が印加されたダイオードがオフになる。
【００５８】
ホールド時においては数６、数９より、トランジスタQ1のベース電圧よりもトランジスタQ9のベース電圧が低くなるため、トランジスタQ9はオンであり、トランジスタQ1はオフとなる。また、数７、数８より、トランジスタQ2のベース電圧よりもトランジスタQ10 のベース電圧が高くなるため、トランジスタQ10 はオンであり、トランジスタQ2はオフとなる。
【００５９】
トランジスタQ3、Q4 のオン／オフに関しては、トランジスタQ1、Q2 のオン／オフと同様である。なぜならば、出力信号VOUTの電圧の最小値と最大値は、入力信号VIN の電圧の最小値と最大値と同じであること、トランジスタQ9のエミッタと、トランジスタQ3のベースとが接続されている（ダイオードのアノード同士を接続している）ことから、トランジスタQ3はトランジスタQ1と同様にオン／オフする。同じ理由から、トランジスタQ4はトランジスタQ2と同様にオン／オフする。
【００６０】
なお、サンプルモードからホールドモードに切り替わる時のトランジスタQ3、Q4 については、以下の理由からトランジスタQ3、Q4 はオフとなる。サンプルモードからホールドモードに切り替わるとき、最初に点VN、VP の電圧が数6、7 に示す電圧に変化する。そのとき、トランジスタQ3、Q4 のエミッタ電圧(=出力電圧VOUT) は、サンプリング期間中の最後の入力電圧VIN となっている。従って、切り換え時のトランジスタQ3、Q4 のエミッタ電圧は、入力信号VIN の電圧の最小値と最大値の間のいずれかの値であるため、トランジスタQ3、Q4 は、ホールドモード中におけるトランジスタQ3、Q4 と同じ状態になり、トランジスタQ3、Q4 はオフとなる。
【００６１】
次に、制御パルス106、108 の生成方法について説明する。制御パルス106、108 は、抵抗12、14 と、差動回路を構成するトランジスタQ7、Q8 とによって生成される。トランジスタQ7にはクロック信号CK1 が入力され、トランジスタQ8にはクロック信号CK2 が入力されている。サンプリング時、クロック信号CK1 はハイレベル（電圧＝VC1)の信号であり、クロック信号CK2 はローレベル（電圧＝VC2)の信号である。ホールド時、クロック信号CK1 はローレベル（電圧＝VC2)の信号であり、クロック信号CK2 はハイレベル（電圧＝VC1)の信号である。クロック信号CK1、CK2 のタイミングを図2(B)に示す。図２において、サンプリング期間はＳ、ホールド期間はＨで示す。なお、図2(A)は、図５に示す従来技術に係るサンプルホールド回路のクロック信号CK1、CK2 のタイミングを示す。
【００６２】
クロック信号CK1、CK2 をこのように設定しているため、サンプリング時、トランジスタQ7はオンであり、トランジスタQ8はオフである。トランジスタQ7のコレクタ電流（電流値はIC) は、抵抗12を流れる。その結果、点VNの電圧は、VBよりIC×RLだけ、電圧降下した電圧 VB-IC×RLになる。一方、抵抗14には電流が流れないため、点VPの電圧はVBである。このようにして、既述の数４、数５に示す電圧を有する制御パルス106、108 が生成される。そして、制御パルス106、108 により、既述のようにトランジスタQ1、Q2、Q3、Q4 がオンとなる。
【００６３】
ホールド時は逆に、トランジスタQ7はオフであり、トランジスタQ8はオンである。トランジスタQ8のコレクタ電流（電流値はIC) は、抵抗14を流れる。その結果、点VPの電圧は、VBよりIC×RLだけ、電圧降下した電圧 VB-IC×RLになる。一方、抵抗12には電流が流れないため、点VNの電圧はVBである。このようにして、既述の数６、数７に示す電圧を有する制御パルス106、108 が生成される。そして、制御パルス106、108 により、既述のようにトランジスタQ1、Q2、Q3、Q4 がオフとなる。
【００６４】
以上で第１の実施例の動作の説明を終える。本実施例において、差動回路であるトランジスタQ7、Q8 のスイッチング動作を高速に行なうためには、トランジスタQ7、Q8 を非飽和状態で動作させなければならない。サンプル時にオンするトランジスタQ7のベース電圧、およびホールド時にオンするトランジスタQ8のベース電圧はVC1 であるので、非飽和状態を実現するためには、トランジスタQ7、Q8 のコレクタ電圧、すなわち点VN、VP の電圧と、電圧VC1 との間において常に、
【００６５】
【数１０】
VN＞VC1、VP＞VC1
の関係が成立すればよい。
【００６６】
電圧VN、VP の最小値は数4、5、6、7 より VB-IC×RLであるため、
【００６７】
【数１１】
VB-IC ×RL＞VC1
の関係が成立すればよい。
【００６８】
このとき数９の「VIL＞ VB-IC×RL」 を考慮すると、
【００６９】
【数１２】
VIL ＞VC1
となる。従来技術に係る図５の場合と比べると、 VBEだけ入力電圧の範囲が広くなっている。
【００７０】
なお、図１においては、トランジスタQ3、Q4 のエミッタとホールドコンデンサＣとの間に抵抗16を設けている。この抵抗16とホールドコンデンサＣとによりローパスフィルタが構成されている。このフィルタにより高周波ノイズをカットする。高周波成分をカットする目的は、高周波成分はサンプルホールドされることにより、ホールドすべき信号が存在する低周波領域へ折り返えされるからである。
【００７１】
抵抗16の抵抗値は、サンプリング時にホールドコンデンサＣの電圧が速やかにVIN に達することと、ノイズである高周波成分が十分にカットできることとを考慮して決定される。すなわち、抵抗値が小さいほどローパスフィルタの時定数が小さくなりホールドコンデンサＣの電圧が速やかにVIN に達する。一方、抵抗値が小さいほどカットオフ周波数が大きくなってしまう。従って両者のバランスを考慮して抵抗値は決定される。
【００７２】
なお、抵抗16を付加しても、サンプリング時に、ホールドコンデンサＣが定常電圧に達した時のホールドコンデンサＣの電圧には影響しない。ホールドコンデンサＣが定常電圧に達した時、ホールドコンデンサＣには充放電電流が流れず、抵抗16にも電流が流れなくなっており、抵抗16による電圧降下は「0ボルト」 であるからである。
【００７３】
ここで、従来技術に係る図５のサンプルホールド回路を変形したサンプルホールド回路を図３に示し、図３に示す回路と第１の実施例のサンプルホールド回路とを比較する。図３において、図1、5 と同一の回路要素については同一の参照符号を付し、その詳細な説明は省略する。
【００７４】
本回路においては、定電流源IA2、IB2、IC2 および定電圧源VB3、VB4 については、 IA2＜IC2、 IB2＜IC2、 VB3＜VB4 と設定されている。トランジスタQ7、Q8 には、それぞれクロック信号CK1、CK2 が入力されており、サンプリング時、クロック信号CK1 はローレベル(VC2) 、クロック信号CK2 はハイレベル(VC1) である。ホールド時、クロック信号CK1 はハイレベル(VC1) 、クロック信号CK2 はローレベル(VC2) である。
【００７５】
トランジスタQ1、Q2、Q3、Q4 はサンプリング時、オンであり、ホールド時、オフである。
【００７６】
サンプリング時、トランジスタQ7はオフであり、トランジスタQ8はオンである。トランジスタQ1は、定電流源IA2 によりバイアスされて、オンとなる。トランジスタQ2については、定電圧源VB4 の電圧VB4 について、 VB4+VBE＞VC1 と設定することにより、トランジスタQ6はオフであり、トランジスタQ2はオンとなる。トランジスタQ2はトランジスタQ8のコレクタ電流IC2 によりバイアスされる。
【００７７】
トランジスタQ3、Q4 については、トランジスタQ3、Q4 の、それぞれのベース−エミッタ間に順方向の電圧が印加されるため、トランジスタQ3、Q4 はオンとなる。従って、入力信号VIN はトランジスタQ3、Q4 のエミッタにあらわれ、入力信号VIN に応じてホールドコンデンサＣを充放電する。
【００７８】
ホールド時、トランジスタQ7はオンであり、トランジスタQ8はオフである。トランジスタQ1に関しては、 VIL+VBE＞VB3-VBE ＞VC1 と設定することにより、トランジスタQ1はオフとなるとともに、トランジスタQ5はオンとなる。トランジスタQ7のコレクタ電流IC2 は、電流IA2 を吸収するとともに、トランジスタQ5にバイアス電流を与える。
【００７９】
トランジスタQ2に関しては、定電流IB2 によりトランジスタQ6がバイアスされてオンとなるとともに、VINMAX-VBE＜VB4+VBE と電圧VB4 を設定しておくことにより、トランジスタQ2はオフとなる。 VB3＜VB4 と設定されているため、トランジスタQ3、Q4 はオフとなる。その結果、入力信号VIN はホールドコンデンサＣに保持される。
【００８０】
図３に示すサンプルホールド回路においても、トランジスタQ7、Q8 のスイッチングを高速に行なうためにはトランジスタQ7、Q8 を非飽和状態で動作させなければならない。サンプリング時のトランジスタQ8のベース電圧はVC1 であるため、入力信号VIN は、 VIN＞VC1+VBE という制限を受ける。従って、第１の実施例に比べて、 VBEだけ、入力信号の範囲が狭くなる。
【００８１】
次に、本発明に係るサンプルホールド回路の第２の実施例について説明する。図４は第２の実施例に係るサンプルホールド回路30を示す。本実施例は、制御パルスの電圧を出力信号VOUTの電圧に応じて変化させることを特徴とする。なお、以下の説明においては図１の回路要素と同一の回路要素については、同一の参照符号を付し、その詳細な説明は省略する。
【００８２】
サンプリング時、制御パルス116、118 によって、トランジスタQ1、Q2 はオンになり、ホールド時、トランジスタQ1、Q2 はオフになる。制御パルス116 の電圧と制御パルス118 の電圧の大小関係は、サンプリング時と、ホールド時とでは逆転する。
【００８３】
制御パルス116、118 は制御回路によって生成される。制御回路は、抵抗32、34 と、差動回路を構成するトランジスタQ7、Q8 と、出力電圧VOUTをフィードバックするための回路を構成するトランジスタQ11、Q13、抵抗36とからなる。抵抗32、34 の抵抗値はRL1 である。抵抗値RL1 は以下のように決められている。
【００８４】
トランジスタQ1〜Q4、Q9、Q10の特性がそろっており、これらのベース−エミッタ間の順方向の電圧降下分が、トランジスタQ1〜Q4、Q9、Q10によらず、ほぼ同一の電圧VSW であるとする。 VSWは通常 0.7ボルト程度である。また、定電流源IC3 の電流値はIC3 とする。このときに、
【００８５】
【数１３】
VSW=IC3 ×RL1
となるように抵抗値 RL1を決める。
【００８６】
抵抗32、34 には電圧VB1 が印加されている。電圧VB1 は、
【００８７】
【数１４】
VB1=VOUT+(VSW/2)
となる。すなわち、電圧VB1 は出力電圧VOUTに応じて変化するが、常に出力電圧VOUTよりもVSW/2 だけ高い。電圧VB1 の生成方法について説明する。出力信号VOUTは、バッファ20を介してサンプルホールド回路30の外部に出力されるとともに、トランジスタQ13、抵抗36、トランジスタQ11 を、この順に介してフィードバックされる。抵抗36には定電流IDが流れており、抵抗36の抵抗値RFと電流値IDとは、
【００８８】
【数１５】
RF×ID=VSW/2
となるように決められている。
【００８９】
トランジスタQ13 は、トランジスタQ11 のベース−エミッタ間の電圧降下分を相殺するために設けられている。そのために、トランジスタQ13 の特性とトランジスタQ11 の特性とをそろえており、トランジスタQ13 のベース−エミッタ間の電圧降下分と、トランジスタQ11 のベース−エミッタ間の電圧降下分とを等しくしている。以上のようにして、数14に示す電圧が得られる。
【００９０】
トランジスタQ7にはクロック信号CK1 が入力され、トランジスタQ8にはクロック信号CK2 が入力されている。トランジスタQ7のエミッタはトランジスタQ8のエミッタに接続されており、さらに、これらのエミッタは定電流源IC3(電流値はIC3)によりバイアスされている。クロック信号CK1、CK2 はクロック回路18により生成される。
【００９１】
次に、本回路の動作について説明する。本回路においては、トランジスタQ1、Q2、Q3、Q4 は、全体として１つのバッファのように動作し、サンプリング時は、トランジスタQ1、Q2、Q3、Q4 のすべてが導通状態になる。このとき、CCD 等からの入力信号VIN が、そのまま出力VOUTとして忠実に出力される。電圧VOUTによりホールドコンデンサＣが充放電される。ホールド時は、トランジスタQ1、Q2、Q3、Q4 のすべてが非導通状態になる。
【００９２】
次に、トランジスタQ7、Q8、Q9、Q10の動作について説明する。トランジスタQ7、Q8、Q9、Q10は、トランジスタQ1、Q2、Q3、Q4 をオン／オフするためのトランジスタである。トランジスタQ7、Q8、Q9、Q10のうち、トランジスタQ9、Q10は、制御パルス116、118 を受けて、トランジスタQ1、Q2、Q3、Q4 をオン／オフする。トランジスタQ7、Q8 は、制御パルス116、118 を生成する。
【００９３】
最初に、トランジスタQ9、Q10と制御パルス116、118 とにより、トランジスタQ1、Q2、Q3、Q4 がどのようにしてオン／オフされるかについて述べる。制御パルス116、118 の電圧は、図４に示す点VP、点VNの電圧であり、詳細は後述するが、点VP、VN の電圧（それぞれ、VP、VN とする）は第１の実施例においては以下のようになる。
【００９４】
サンプリング時、
【００９５】
【数１６】
VP=VB1=VOUT+(VSW/2)
【００９６】
【数１７】
VN=VB1-RL1×IC3=VOUT-(VSW/2)
ホールド時、
【００９７】
【数１８】
VP=VB1-RL1×IC3=VOUT-(VSW/2)
【００９８】
【数１９】
VN=VB1=VOUT+(VSW/2)
そして、これらの電圧は、入力信号VIN の電圧VIN に対して、
【００９９】
【数２０】
VB1=VOUT+(VSW/2)＞VIN
【０１００】
【数２１】
VIN ＞ VB1-RL1×IC3=VOUT-(VSW/2)
となる。なぜならば、入力電圧VIN と出力電圧VOUTとは、ほぼ等しいと考えられるからである。
【０１０１】
ただし、数20、21 が成立しない場合が考えられる。ホールドモードからサンプリングモードに移る時に、ホールドコンデンサＣの電圧(=VOUT：１つ前のサンプリング期間における入力信号VIN の電圧である）よりも入力電圧VIN が大きくなり、しかもその差がVSW/2(=VBE/2) より大きくなる場合である。しかし、１ホールド期間という短い期間中に入力電圧が、VSW/2(=VBE/2) より大きく変化することは、まれである。従って、数20、21 は通常は成立していると考えられる。
【０１０２】
サンプリング時、数16、数20よりトランジスタQ1のベース電圧よりもトランジスタQ9のベース電圧が高くなるため、トランジスタQ1はオンであり、トランジスタQ9はオフとなる。このようになる理由は、第１の実施例に関して説明した通りである。
【０１０３】
数17、数21よりトランジスタQ2のベース電圧よりもトランジスタQ10 のベース電圧が低くなるため、トランジスタQ2はオンであり、トランジスタQ10 はオフとなる。このようになる理由も、第１の実施例に関して説明した通りである。
【０１０４】
ホールド時においては、数18、数21よりトランジスタQ1のベース電圧よりもトランジスタQ9のベース電圧が低くなるため、トランジスタQ9はオンであり、トランジスタQ1はオフとなる。また、数19、数20よりトランジスタQ2のベース電圧よりもトランジスタQ10 のベース電圧が高くなるため、トランジスタQ10 はオンであり、トランジスタQ2はオフとなる。
【０１０５】
トランジスタQ3、Q4 のオン／オフに関しては、トランジスタQ1、Q2 のオン／オフと同様である。なぜならば、トランジスタQ3、Q4 のエミッタ電圧に関しては、エミッタ電圧＝出力信号VOUTであり、出力電圧VOUTについては明らかに、上記の数20、数21に相当する式、
【０１０６】
【数２２】
VB1=VOUT+(VSW/2)＞VOUT
【０１０７】
【数２３】
VOUT＞ VB1-RL1×IC3=VOUT-(VSW/2)
が成立するからである。従って、トランジスタQ1、Q2 についての上記の説明は、トランジスタQ3、Q4 についても成立する。すなわち、トランジスタQ3はトランジスタQ1と同様にオン／オフする。同様に、トランジスタQ4はトランジスタQ2と同様にオン／オフする。
【０１０８】
次に、制御パルス116、118 の生成方法について説明する。制御パルス116、118 は、抵抗32、34 と、差動回路を構成するトランジスタQ7、Q8 とによって生成される。トランジスタQ7にはクロック信号CK1 が入力され、トランジスタQ8にはクロック信号CK2 が入力されている。サンプリング時、クロック信号CK1 はハイレベル（電圧＝VC1)の信号であり、クロック信号CK2 はローレベル（電圧＝VC2)の信号である。ホールド時、クロック信号CK1 はローレベル（電圧＝VC2)の信号であり、クロック信号CK2 はハイレベル（電圧＝VC1)の信号である。クロック信号CK1、CK2 のタイミングは図2(B)に示す通りである。
【０１０９】
この結果、サンプリング時、トランジスタQ7はオンであり、トランジスタQ8はオフである。トランジスタQ7のコレクタ電流（電流値はIC3)は、抵抗32を流れる。その結果、点VNの電圧は、 VB1より IC3×RL1 だけ、電圧降下した電圧 VB1-IC3×RL1 になる。一方、抵抗34には電流が流れないため、点VPの電圧は VB1である。このようにして、既述の数16、数17に示す電圧を有する制御パルス116、118 が生成される。そして、制御パルス116、118 により、既述のようにトランジスタQ1、Q2、Q3、Q4 がオンとなる。
【０１１０】
ホールド時は逆に、トランジスタQ7はオフであり、トランジスタQ8はオンである。トランジスタQ8のコレクタ電流（電流値はIC3)は、抵抗34を流れる。その結果、点VPの電圧は、 VB1より IC3×RL1 だけ、電圧降下した電圧 VB1-IC3×RL1 になる。一方、抵抗32には電流が流れないため、点VNの電圧は VB1である。このようにして、既述の数18、数19に示す電圧を有する制御パルス116、118 が生成される。そして、制御パルス116、118 により、既述のようにトランジスタQ1、Q2、Q3、Q4 がオフとなる。
【０１１１】
なお、図４においては、トランジスタQ3、Q4 のエミッタとホールドコンデンサＣとの間に抵抗16を設けている。この抵抗16とホールドコンデンサＣとによりローパスフィルタが構成されている。
【０１１２】
また、図４のトランジスタQ12 は、電源立ち上げ時のスタートアップ回路である。トランジスタQ12 がないと、電源立ち上げ時は、ホールドコンデンサＣに電荷が蓄積されていないため、出力信号VOUTは GNDレベルの信号となる。そのため VB1が正常の電圧より低くセットされ、クロック信号CK1、CK2 の値に係らず、常にホールド状態になる。
【０１１３】
なぜならば、点VPの電圧が入力信号VIN より、かなり低いため、トランジスタQ1はオフとなり、また、トランジスタQ3のベースには点VPより0.7 ボルト高い電圧が印加される。これは入力電圧VIN に比べて、かなり低いと考えられる。一方、トランジスタQ2はオンとなり、入力信号VIN よりトランジスタQ2のベース−エミッタ間の電圧降下分VBE だけ低い電圧がトランジスタQ4のベースに入力される。その結果、トランジスタQ4のベース電圧は、トランジスタQ3のベース電圧より高くなり、トランジスタQ3、Q4 はオフとなる。
【０１１４】
トランジスタQ12 は、リミッタの役割を果たし、トランジスタQ12 のベースに印加される定電圧VSを適切に設定することにより、 VB1が所定の電圧より低くなることを防ぐことができる。
【０１１５】
以上で第２の実施例の動作の説明を終える。本実施例において、差動回路であるトランジスタQ7、Q8 のスイッチング動作を高速に行なうためには、トランジスタQ7、Q8 を非飽和状態で動作させなければならない。サンプル時にオンするトランジスタQ7のベース電圧、およびホールド時にオンするトランジスタQ8のベース電圧はVC1 であるので、非飽和状態を実現するためには、トランジスタQ7、Q8 のコレクタ電圧、すなわち点VN、VP の電圧と、電圧VC1 との間において常に、
【０１１６】
【数２４】
VN＞VC1、VP＞VC1
の関係が成立すればよい。
【０１１７】
電圧VN、VP の最小値は数16、17、18、19 より VB1-IC3×RL1 であるため、
【０１１８】
【数２５】
VB1-IC3 ×RL1 ＞VC1
の関係が常に成立すればよい。
【０１１９】
このとき
【０１２０】
【数２６】
VIN ＞VOUT-(VSW/2)=VB1-IC3×RL1 （＝数21）
VSW ≒VBE
VIN ＝VOUT
を考慮すると、
【０１２１】
【数２７】
VIN ＞VC1+(VBE/2)
となる。従来技術に係る図５の場合と比べると、 (VBE/2)だけ入力電圧の範囲が広くなっている。
【０１２２】
なお、第２の実施例の場合、サンプルモードからホールドモードに移る時に、トランジスタQ9がオフからオンに変わるタイミングと、トランジスタQ10 がオフからオンに変わるタイミングのずれに起因して発生するノイズが少ない。タイミングのずれが大きい時、ノイズが発生する理由は以下の通りである。
【０１２３】
サンプリング時、ホールドコンデンサＣが入力電圧と等しい電圧に充放電された後は、トランジスタQ3のエミッタ電流IE3 と、トランジスタQ4のエミッタ電流IE4 とは等しくなり、ホールドコンデンサＣには充放電電流は流れなくなる。その後ホールドモードに移る時、トランジスタQ9がオフからオンに変わるタイミングと、トランジスタQ10 がオフからオンに変わるタイミングとがずれると、トランジスタQ3がオンからオフに変わるタイミングと、トランジスタQ4がオンからオフに変わるタイミングとがずれる。後からオフとなったトランジスタのエミッタ電流(IE3またはIE4)が、ずれの時間DTだけ、ホールドコンデンサＣを充放電してしまい、 IE3×DTの電荷が充電されるか、または IE4×DTの電荷が放電されてしまう。
【０１２４】
第２の実施例の場合、ノイズが少ない理由は、上記のタイミングのずれが少ないからである。タイミングのずれが少ない理由は、トランジスタQ9、Q10のベース電圧が、出力電圧VOUTを中心にして対称的に変化し、かつトランジスタQ9、Q10がオンするタイミングは、トランジスタQ9、Q10のベース電圧が出力電圧VOUTになった時点であるため、トランジスタQ9、Q10は、ほぼ同時にオンするからである。
【０１２５】
なお、第１の実施例においては、タイミングのずれは小さい場合もあり、大きい場合もある。なぜならば、サンプリングモードからホールドモードに移る時、トランジスタQ9、Q10のベース電圧の変化の中間地点における電圧が、入力電圧VIN に等しいとは限らないため、トランジスタQ9、Q10が、ほぼ同時にオンするとは限らないからである。
【０１２６】
【発明の効果】
このように本発明によれば、入力される信号の電圧範囲（ダイナミックレンジ）が広く、かつ高速であるサンプルホールド回路を提供できる。
【図面の簡単な説明】
【図１】本発明に係るサンプルホールド回路の第１の実施例の回路図である。
【図２】図１に示すサンプルホールド回路の動作のタイミングを、従来技術に係るサンプルホールド回路の動作のタイミングと比較して示すタイミング図である。
【図３】従来技術に係るサンプルホールド回路を変更したサンプルホールド回路の回路図である。
【図４】本発明に係るサンプルホールド回路の第２の実施例の回路図である。
【図５】従来技術に係るサンプルホールド回路の回路図である。
【符号の説明】
10 サンプルホールド回路
12、14、16、32、34、36 抵抗
106、108、116、118 制御パルス
CK1、CK2 クロック信号
Q1〜Q13 トランジスタ

Claims (3)

1. 入力された信号をサンプリングし、サンプリングした信号を所定時間保持し、該保持している信号を出力するサンプルホールド回路において、該回路は、
   エミッタ同士が接続された、コンプリメンタリである一対の駆動トランジスタと、
   該一対の駆動トランジスタのエミッタに接続される信号ホールドコンデンサと、
   前記入力された信号の信号レベルをエミッタフォロワにより変換した後に、前記駆動トランジスタのうちの一方のベースに、変換後の信号を出力する第１の入力トランジスタであって、該第１の入力トランジスタの導伝型と前記一方の駆動トランジスタの導伝型とは異なっている第１の入力トランジスタと、
   前記入力された信号の信号レベルをエミッタフォロワにより変換した後に、前記駆動トランジスタのうちの他方のベースに、変換後の信号を出力する第２の入力トランジスタであって、該第２の入力トランジスタの導伝型と前記他方の駆動トランジスタの導伝型とは異なっている第２の入力トランジスタと、
   前記第１の入力トランジスタの導伝型と同一の導伝型を有する第１の制御トランジスタであって、該第１の制御トランジスタのエミッタが前記第１の入力トランジスタのエミッタに接続され、該第１の制御トランジスタを介して前記第１の入力トランジスタのオン／オフを制御するための第１の制御信号が該第１の制御トランジスタのベースに入力される第１の制御トランジスタと、
   前記第２の入力トランジスタの導伝型と同一の導伝型を有する第２の制御トランジスタであって、該第２の制御トランジスタのエミッタが前記第２の入力トランジスタのエミッタに接続され、該第２の制御トランジスタを介して前記第２の入力トランジスタのオン／オフを制御するための第２の制御信号が該第２の制御トランジスタのベースに入力される第２の制御トランジスタと、
   前記第１および第２の制御信号を出力する制御回路とを有し、
   前記制御信号によって、前記入力された信号のサンプリング時は、前記第１および第２の入力トランジスタはオンになり、前記入力された信号のホールド時は、前記第１および第２の入力トランジスタはオフになり、
   前記第１の制御信号の電圧と前記第２の制御パルスの電圧の大小関係は、サンプリング時と、ホールド時とでは逆転することを特徴とするサンプルホールド回路。
2. 請求項１に記載のサンプルホールド回路において、前記第１および第２の制御信号の電圧は、前記駆動トランジスタの出力電圧に応じて変化することを特徴とするサンプルホールド回路。
3. 請求項２に記載のサンプルホールド回路において、前記第１の制御信号の電圧から前記駆動トランジスタの出力電圧を引いた差が、前記駆動トランジスタの出力電圧から前記第２の制御信号の電圧を引いた差と、符号を含めて等しいことを特徴とするサンプルホールド回路。

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