JP3769690B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置、特に微細素子で構成され、電池動作可能な半導体集積回路に好適な低電圧で動作する高速、高集積の半導体装置に関する。

半導体集積回路（ＬＳＩ＝Large Scale Integration）の集積度向上は、その構成素子であるＭＯＳトランジスタの微細化により進められてきた。素子の寸法が０．５ミクロン以下のいわゆるディープサブミクロンＬＳＩになると、素子の耐圧の低下とともにＬＳＩの消費する電力の増大が問題になってくる。このような問題に対しては、素子の微細化にともなって動作電源電圧を低下させることが有効な手段であると考えられる。現在のＬＳＩの電源電圧としては５Ｖが主流であるため、微細な素子でＬＳＩを構成する手段として、ＬＳＩチップ上に外部電源電圧を降圧する電圧変換回路を搭載する技術が、アイ・イー・イー・イー・ジャーナル・オブ・ソリッド・ステート・サーキッツ、第２１巻、第５号、第６０５〜第６１１頁（１９８６）（ IEEE Jounal of Solid-State Circuits, vol.21, No5, pp.605-611, October 1986 ）において論じられている。この場合の外部電源電圧と内部電源電圧の値は、それぞれ５Ｖと３．５Ｖである。このように、ＬＳＩの中でも最高集積度のダイナミックＲＡＭ（ＤＲＡＭ＝ Dynamic Random Access Memory ）で消費電力の問題が顕在化しつつある。こうした傾向に合わせて、ＬＳＩの外部電圧そのものを下げようという動きもある。例えば、０．３ミクロンの加工技術を用いる６４メガビットＤＲＡＭでは外部電源電圧３．３Ｖ程度に低下される予定である。集積度の向上にしたがって、外部電源電圧はさらに低下する可能性がある。

また近年、可搬型電子機器の普及に伴い、電池動作や、電池での情報保持が可能な低電圧・低消費電力のＬＳＩに対する需要が高まってきている。このような用途に対しては、最小１〜１．５Ｖで動作するＬＳＩが必要とされる。特に、ダイナミックメモリの場合、その集積度は既にメガビット級に達しており、従来では磁気ディスク装置しか使用できなかった大容量記憶装置の分野にもその半導体メモリを利用しようという動きがでてきている。そのためには、電源をきってもデータが消えないよう電池でバックアップする必要がある。このバックアップの期間は、通常数週間から数年間保証する必要がある。このため、メモリの消費電流は極力小さくする必要がある。低電力化のためには、動作電圧を低減することが有効であるが、これを１．５Ｖ近辺とすればバックアップ用電源としては乾電池１個で済むためコストも安くまた占有スペースも小さくなる。

インバータや各種デジタル論理回路だけから構成されるＣＭＯＳ（Complementary MOS）ＬＳＩ、例えばプロセッサなどにおいては、電源電圧を１．５Ｖ程度まで低下させても、ＭＯＳトランジスタの定数としきい値電圧さえ適切に選べば、大幅な性能低下を招くことなく、１．５Ｖ程度の低い電源電圧で動作させることが可能である。しかしながら、外部電源電圧（ＶＣＣまたはＶＳＳ）の他に、それらの中間電圧やそれらの範囲を越えた電圧をＬＳＩ上で発生させ、それを動作に用いるＬＳＩでは、電源電圧の低下は、決定的な性能低下をもたらしていた。こうしたＬＳＩの代表がＤＲＡＭである。したがって、プロセッサやメモリなどの複数種類のＬＳＩで、低電圧で動作する情報機器を構成する場合には、ＤＡＲＭに代表されるように、ＬＳＩ上で電源電圧以外の電圧を発生して動作に用いるＬＳＩの低電圧動作が必須である。

ＤＲＡＭを低電圧で動作させた場合、主に従来用いられていた以下の３つで問題が生じる。

（１）メモリから読出された微小な信号を読出す回路。

（２）メモリセルを構成するＭＯＳトランジスタを十分高い導通状態にして、損失無く信号を伝達するために必要なワード線駆動用高電圧を発生する回路。

（３）メモリセル蓄積容量のプレート電極、さらにはメモリセルからの読み出し信号の検出に際する参照電圧となる中間電圧（ＶＣＣ／２）を発生する回路。

これらの従来例を、以下順に説明する。

（１）については以下のとおりである。ＬＳＩの高集積化、大規模化にともなって、信号配線の寄生容量が増大するため、動作速度が低下するという問題が顕現化しつつある。ダイナミック・メモリの場合には、各メモリセルからデータ線上に読み出された微小な信号をセンスアンプにより増幅する速度、および、選択されたデータ線から情報を読み出す入出力制御線（コモンＩ／Ｏ線）の動作速度が、メモリ全体の動作速度の大きな割合を占めており、これらを高速化する技術がメモリの性能向上のために不可欠である。従来の入出力制御回路としては、たとえばアイ・イー・イー・イー，ジャーナル・オブ・ソリッド・ステート・サーキッツ，エス・シー２２（１９８７年）第６６３頁から第６６７頁（IEEE，Journal of Solid-State Circuits, Ｖｏｌ．ＳＣ−２２，No５，October，１９８７，ｐｐ６６３−６６７）において述べられているように、２つのＭＩＳ（Metal
Insulator Semiconductor）型のＦＥＴ（Field Effect Transistor）を用い、選択信号をそれらのゲート電極に印加して、データ線対とコモンＩ／Ｏ線対との接続を制御する方式が一般的であった。

（２）についての従来例を図２０に示す。これはＤＲＡＭのメモリセルアレー（ＭＡ）とワードドライバ（ＷＤ）関連の回路を示したものである。また、図２１は各部の波形を示している。この回路は、例えばＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ．ｓｃ−２１，ＮＯ．３，ＪＵＮＥ １９８６，ｐｐ．３８１−３８７に示されている。

（３）についての従来例は以下のとおりである。データ線をＶＣＣ／２電圧にプリチャージするＤＲＡＭ方式は、高速性、低消費電力、耐雑音性といった特徴によって、ＣＭＯＳ回路とともに１メガビット以降のＤＲＡＭの主流になっている。このＶＣＣ／２電圧を発生させる従来の中間電圧発生回路の例は、アイ・イー・イー・イー・ジャーナル・オブ・ソリッド・ステート・サーキッツ、第２１巻、第５号、第６４３〜第６４８頁（１９８６）( IEEE Journal of Solid-State Circuits, vol.21，No.5，pp.643-648, Octorber 1986）に述べられている。

アイ・イー・イー・イー，ジャーナル・オブ・ソリッド・ステート・サーキッツ，エス・シー２２（１９８７年）第６６３頁から第６６７頁（IEEE，Journal of Solid-State Circuits, Ｖｏｌ．ＳＣ−２２，No５，October，１９８７，ｐｐ６６３−６６７） ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ．ｓｃ−２１，ＮＯ．３，ＪＵＮＥ １９８６，ｐｐ．３８１−３８７ アイ・イー・イー・イー・ジャーナル・オブ・ソリッド・ステート・サーキッツ、第２１巻、第５号、第６４３〜第６４８頁（１９８６）( IEEE Journal of Solid-State Circuits, vol.21，No.5，pp.643-648, Octorber 1986)

以上の従来例に対して、本願明細書に開示する発明が解決しようとする課題は以下のとおりである。

まず（１）の従来例については以下のとおりである。従来方式の例を図７（ａ）および図７（ｃ）に示す。この方式では必要最低限の数のトランジスタで構成できるため、メモリ全体の面積低減には有効であるが、一方、以下のような欠点がある。（ａ）データ線（Ｄ０，Ｄ０￣）の信号電圧が十分に増幅されないうちにＩ／Ｏ制御用のＭＩＳ−ＦＥＴ（Ｔ５０，Ｔ５１）を導通状態にすると、センスアンプＳＡ０の動作が阻害されて誤動作を起こす。

（ｂ）上記理由により、センスアンプが動作してから選択信号Ｙ０１を投入して上記ＭＩＳ−ＦＥＴを導通させるまでに時間遅れ（タイミング・マージン）を置く必要が生じ、動作速度の低下をきたす（図７（ｃ））。

（ｃ）このような誤動作を防ぐために、上記ＭＩＳ−ＦＥＴのチャネルコンダクタンス（ドレイン・ソース間の導電率）とセンスアンプを構成するＭＩＳ−ＦＥＴのチャネルコンダクタンスの比には、設計上の制約が発生する。一般的には、前者を後者よりも小さくする必要があり、コモンＩ／Ｏ線（ＩＯ０，ＩＯ０￣）の駆動能力を大きくとることが難しい。そのため、（ｂ）に加え、さらに動作速度が低下する。

（ｄ）メモリの集積度向上に伴って、消費電力低減、および素子の耐圧低下に対処するため、内部電源電圧は低下する傾向にある。したがって、上記ＭＩＳ−ＦＥＴの駆動能力がさらに低下し、より動作速度が低下する。

（ｅ）主に、上記（ｃ）の理由により、ひとつのコモンＩ／Ｏ線と、それにつながる複数のデータ線との間で、並列に書込み、あるいは読み出しを行うことが難しく、並列度など、テスト機能の面で制約を受ける。

これらのため、従来の入出力回路方式では、低電圧でも高速に動作する高集積メモリに適した回路方式を供することができなかった。

次に、（２）の従来例については以下のとおりである。図２０に示すようにワードドライバはトランジスタＱＤ、ＱＴから構成される。ここでＸデコーダ出力Ｎ１がＨｉｇｈレベル（ＶＬ）になるとＱＴを通してＱＤのゲートＮ２が充電されＱＤがオン状態となる。このとき、Ｎ２の電圧はＶＬ−ＶＴとなる。次に周辺回路ＦＸで作られたワード線駆動信号 φＸ（振幅はＶＬ＋ＶＴ以上）がＨｉｇｈレベルになるとＱＤのドレインからソースに電流が流れワード線ＷをＨｉｇｈレベルにする。このときＱＴのゲートとＮ１の間の電位差は０、Ｎ２とはＶｔであるからＱＴはカットオフ状態となっている。従って、φＸが上昇するときＮ２の電圧はＱＤのゲート、ソース間容量によるカップリングでφＸと共に上昇する。ここで、φＸが最大値に達したときＱＤのゲート、ソース間電圧がＶＴ以上なら、ワード線の電圧はφＸと等しくなる。一方、φＸが上昇していく途中でそれがＶＴ以下となった場合は、ＱＤのゲート、ソース間容量が０となるのでその時点でＮ２の上昇はとまり、図２１に示すようにＶＬ−ＶＴ＋α（ＶＬ−２ＶＴ）／（１−α）となる。またワード線の電圧は（Ｖ_DL−２Ｖ_T）／（１−α）となる。ここで、αはＱＤのゲート容量とノードＮ２の全容量の比である。

ここで、ＶＬが電池の消耗で１．１Ｖまで低下した場合を考える。α＝０．９
、ＶＴ＝０．５（Ｖ）とすれば上式よりＮ２の電圧は１．５Ｖとなる。従って、ワード線の電圧は１．０Ｖまでしか上昇しない。通常、メモリセルのスイッチトランジスタＱＳのしきい値電圧は周辺回路のそれよりも高く０．５Ｖ以上になるのでメモリセルに蓄えられる電荷量は最大値（ＣＳ×１．１）の半分以下の（ＣＳ×０．５）となりソフトエラー耐性、センスアンプのＳ／Ｎの著しい低下が生ずる。すなわち、保存データの破壊が起こりやすくなる。

以上のように、ＤＲＡＭを従来の技術で電池動作させようとした場合、電池の起電力がＭＯＳトランジスタのしきい値電圧ＶＴの２倍近くまで低下すると、ワードドライバの動作不良によりメモリセルへの書き込み電圧が低下してデータの破壊が起こりやすくなるという問題があり、その解決を要する課題があった。

また、（３）に関して、低電圧化と高集積化により、従来の中間電圧発生回路
では以下の二つの問題が生じる。（ａ）電源電圧の低下に伴い、電圧設定精度が
低下し、信号対雑音（Ｓ／Ｎ）比が悪化する。

（ｂ）素子がソース・フォロワ・モードで動作するので応答速度がトランジスタの駆動能力と負荷容量の値で決まることになり、このため、高集積化による負荷容量の増大と、さらには低電圧化による素子の駆動能力の低下により、応答速度が遅くなる。

図３０はＤＲＡＭ用中間電圧発生回路の従来例を示すものである。以下、図３０を用いて上記の問題点を説明する。図３０において、ＴＮ５、ＴＮ６はＮチャンネルのＭＩＳ型ＦＥＴ、ＴＰ５、ＴＰ６はＰチャンネルのＭＩＳ型ＦＥＴ、Ｒ１、Ｒ２は抵抗、ＣＬは負荷容量である。図３０の回路は一種のコンプリメンタリ・プッシュプル回路で、ＴＮ６とＴＰ６は電源電圧ＶＣＣ（ＶＳＳは接地電位とする）をＨＶＣの中間電圧に分圧する分圧回路を構成し、これらのゲートにバイアス電圧を与えるためのＴＮ５とＴＰ５がバイアス回路を構成している。ＶＣＣ／２プリチャージ方式のＤＲＡＭにおいては、負荷容量は全データ線容量にほぼ等しく、４メガビットＤＲＡＭでは５〜１０ｎＦ（ナノ・ファラッド）、１６メガビットＤＲＡＭでは２０〜４０ｎＦ、６４メガビットＤＲＡＭでは８０〜１６０ｎＦ程度の値である。この回路においては、各ＦＥＴに微小な電流を常時流すことによって、出力が一定の電圧になるように安定化される。電流が微小であれば、端子２０と端子２２の電圧差すなわちＶ（２０）−Ｖ（２２）はほぼＦＥＴ ＴＮ５のしきい値電圧ＶＴＮに、また端子２２と端子２１の電圧差すなわちＶ（２２）−Ｖ（２１）はほぼＦＥＴＴＰ５のしきい値電圧の絶対値ＶＴＰに等しくなる。また、ＦＥＴ ＴＮ６およびＴＰ６のゲート幅対ゲート長比 Ｗ／Ｌは、それぞれＴＮ５およびＴＰ５のＷ／Ｌの数倍から数１０倍になるように選ばれる。したがって、ＴＮ６のバイアス電流はＴＮ５のバイアス電流の数倍から数１０倍になる。

はじめに第一の問題点について説明する。今、ＦＥＴ対ＴＮ５とＴＮ６、およびＴＰ５とＴＰ６の間の素子特性（例えば、しきい値電圧、単位ゲート幅あたりのチャネル・コンダクタンス等）に差が無いと仮定すると、出力ＨＶＣには、端子２２の電圧に等しい電圧が得られる。出力電圧は、
Ｖ（ＨＶＣ）＝Ｒ２／（Ｒ１＋Ｒ２）×ＶＣＣ−Ｒ２／（Ｒ１＋Ｒ２）×ＶＴＮ＋Ｒ１／（Ｒ１＋Ｒ２）×ＶＴＰ
と表される。ここでＶＳＳは接地電位にあるとする。標準条件下ではＶＴＮとＶＴＰの値がほぼ等しく、Ｒ１＝Ｒ２となるように設計すると、
Ｖ（ＨＶＣ）＝ＶＣＣ／２−ＶＴＮ／２＋ＶＴＰ／２
すなわち、ＶＴＮとＶＴＰの値の差がＶＣＣの値に比べて無視できる場合には
Ｖ（ＨＶＣ）≒ＶＣＣ／２
となる。一般に、素子のしきい値電圧のばらつきは、高集積化によっても小さくならず、一定であると考えられるため、ＶＣＣを低くするにしたがって、Ｖ（ＨＶＣ） の設定精度は低下する。例えば、ＶＴＮとＶＴＰがそれぞれ標準値に対して±０．１Ｖ変動すると仮定すると、電源電圧が５Ｖ（ＨＶＣが２．５Ｖ）のときには、中間電圧の変動は約±４％であるのに対して、電源電圧が１．５Ｖ（ＨＶＣが０．７５Ｖ）のときには、中間電圧の変動は約±１３％に達し、メモリの安定な動作に支障がでる。

次に、第二の問題点について説明する。負荷の充放電に際し、出力のＭＩＳＦＥＴは飽和領域で動作するため、そのドレイン電流ＩＤは
ＩＤ＝β／２×（ＶＧＳ−ＶＴ）²
と表される。ここに、ＶＧＳはゲート・ソース間電圧、ＶＴはＭＩＳＦＥＴのゲートしきい値電圧、βは素子の構造や寸法によって決まる定数である。今、従来回路において負荷（負荷容量＝ＣＬ）の電圧を０Ｖから中間電圧ＶＣＣ／２の９０％まで立ち上げるのに要する時間ｔｒは
ｔｒ＝１８ＣＬ／β×１／（ＶＣＣ／２）
と表される。一つのデータ線に接続されるメモリセルの数を２５６、一つのデータ線あたりの容量値を０．５ｐＦ、と仮定する。メモリの高集積化に伴ってこれらの値はほぼ一定であるから、負荷容量の値は世代毎に４倍ずつ大きくなる。例えば、４ＭビットＤＲＡＭではＣＬ≒８．２ｎＦ、１６ＭビットではＣＬ≒３３ｎＦ、６４ＭビットではＣＬ≒１３１ｎＦとなる。これに対して、電源電圧が５Ｖ→３．３Ｖ→１．５Ｖと世代毎に低下すると、ＭＩＳＦＥＴのβが１０ｍＡ／Ｖ²で一定の場合、立上り時間ｔｒは５．９μｓ→３６μｓ→３１４μｓと世代毎に約１０倍ずつ増えることになる。応答速度を一定に保つためには、ＭＩＳＦＥＴのβを世代毎に１０倍にしていく必要があるが、レイアウト面積の増大や、定常電流の増大を招くという副作用があるため、実際には立上り時間ｔｒを一定に保つのは不可能である。

本発明の概要を簡単に説明すれば下記の通りである。

第１データ線対と、第２データ線対と、第１及び第２データ線対に交差する複数の第１ワード線と、第１データ線対に接続される複数の第１メモリセルと、第２データ線対に結合される複数の第２メモリセルと、を含む第１メモリアレイと、第３データ線対と、第３データ線対に交差する複数の第２ワード線と、第３データ線対に結合される複数の第３メモリセルとを含む第２メモリアレイと、第１データ線対に第１ＭＩＳＦＥＴ対を介して結合される第１センスアンプと、第２データ線対に第２ＭＩＳＦＥＴ対を介して結合され、第３データ線対に第３ＭＩＳＦＥＴ対を介して結合される第２センスアンプと、第１信号線対に、第１センスアンプにおいて増幅されたデータを選択的に出力する第４ＭＩＳＦＥＴ対と、第２信号線対に、第２センスアンプにおいて増幅されたデータを選択的に出力する第５ＭＩＳＦＥＴ対と、第１信号線対と第１スイッチを介して結合される第１共通信号線対と、第２信号線対と第２スイッチを介して結合される第２共通信号線対と、第４ＭＩＳＦＥＴ対のゲート電極及び第５ＭＩＳＦＥＴ対のゲート電極に結合される第１列選択信号線と、第１列選択信号線に結合されるＹデコーダとを具備し、第１センスアンプは、Ｙデコーダと第１メモリアレイの間に配置され、第２センスアンプは、第１メモリアレイと第２メモリアレイとの間に配置され、Ｙデコーダと第１メモリアレイの間には、他のメモリアレイは配置されず、複数の第１ワード線のうち一つが選択され、第１列選択信号線が選択された場合において、第１共通信号線対に読み出されるデータは、第１データ線対、第１ＭＩＳＦＥＴ対、第４ＭＩＳＦＥＴ対、第１信号線対及び第１スイッチを介して読み出され、第２共通信号線対に読み出されるデータは、第２データ線対、第２ＭＩＳＦＥＴ対、第５ＭＩＳＦＥＴ対、第２信号線対及び第２スイッチを介して読み出される。

更に望ましくは、第２メモリアレイは、複数の第２ワード線と交差する第４データ線対を更に含み、第４データ線対は、第６ＭＩＳＦＥＴ対を介して第３センスアンプに結合され、第３センスアンプにおいて増幅されたデータは、第７ＭＩＳＦＥＴ対を介して第３信号線対に選択的に出力され、第７ＭＩＳＦＥ対のゲート電極は、第１列選択信号線に結合され、第１信号線対は、第１スイッチを介して第２共通信号線対に結合され、第２信号線対は、第２スイッチを介して第１共通信号線対に結合され、第３信号線対は、第３スイッチを介して第１及び第２共通信号線対に結合される。

また、第１センスアンプで増幅されたデータをそのゲート電極に受ける第１２ＭＩＳＦＥＴ対と、第２センスアンプで増幅されたデータをそのゲート電極に受ける第１３ＭＩＳＦＥＴ対を更に具備し、第４ＭＩＳＦＥＴ対は、第１２ＭＩＳＦＥＴ対により電圧差から電流差に変換されたデータを選択的に第１信号線対に出力し、第５ＭＩＳＦＥＴ対は、第１３ＭＩＳＦＥＴ対により電圧差から電流差に変換されたデータを第２信号線対に出力する。

また、半導体装置は、第１センスアンプと書き込みゲートを介して接続される第４信号線対を更に具備し、読み出し動作時において読み出されるべきデータは、第１信号線対を介して伝達され、書き込み動作時において書き込まれるべきデータは、第４信号線対を介して伝達される。

また、別の観点からみると、第１データ線対と、第２データ線対と、第１及び第２データ線対に交差する複数の第１ワード線と、第１データ線対に接続される複数の第１メモリセルと、第２データ線対に接続される複数の第２メモリセルと、を含む第１メモリアレイと、第３データ線対と、第３データ線対に交差する複数の第２ワード線と、第３データ線対に接続される複数の第３メモリセルとを含む第２メモリアレイと、第１データ線対と第１ＭＩＳＦＥＴ対を介して結合され、他のデータ線対には結合されない第１センスアンプと、第２データ線対と第２ＭＩＳＦＥＴ対を介して結合され、第３データ線対に第３ＭＩＳＦＥＴ対を介して結合される第２センスアンプと、読み出しデータを伝達する第１信号線対に、第１センスアンプにおいて増幅されたデータを選択的に出力する第４ＭＩＳＦＥＴ対と、読み出しデータを伝達する第２信号線対に、第２センスアンプにおいて増幅されたデータを選択的に出力する第５ＭＩＳＦＥＴ対と、第１信号線対と第１スイッチ回路を介して結合される第１共通信号線対と、第２信号線対と第２スイッチ回路を介して結合される第２共通信号線対と、第４及び第５ＭＩＳＦＥＴ対のゲート電極に結合される第１列選択信号線と、を具備し、第１メモリアレイは、第１センスアンプと第２センスアンプの間に配置され、複数の第１ワード線のうち一つが選択され、第１列選択信号線が選択された場合において、第１共通信号線対に読み出されるデータは、第１データ線対、第１ＭＩＳＦＥＴ対、第４ＭＩＳＦＥＴ対、第１信号線対及び第１スイッチを介して読み出され、第２共通信号線対に読み出されるデータは、第２データ線対、第２ＭＩＳＦＥＴ対、第５ＭＩＳＦＥＴ対、第２信号線対及び第２スイッチを介して読み出される。

上記構成により、従来に比べて、チップ面積を大きく増大させることなく、最適なセンスアンプ構成をとることができる。

以下実施例により本発明を具体的に説明する。なお、以下の説明では、本発明をダイナミックメモリ（ＤＲＡＭ）に適用した例について説明するが、これ以外の、例えば、スタティックメモリ（ＳＲＡＭ）やリード・オンリ・メモリ（ＲＯＭ）についても同様に適用できる。また、ＭＩＳ型のＦＥＴ素子を用いたメモリ以外にも、バイポーラ素子を用いたメモリ、バイポーラ素子とＭＩＳ−ＦＥＴとを組み合わせた、いわゆるＢｉＣＭＯＳ型のメモリ、さらには、シリコン以外の半導体材料を用いたメモリについても、同様に適用することができる。

図１から図６は本発明のメモリ回路の一実施例である。図１から図６中、ＭＡは１つのＭＩＳ−ＦＥＴと１つの蓄積容量からなるメモリセルを二次元的に複数個配列したメモリセルアレー、ＣＫＴ０，ＣＫＴ１はメモリセル信号を検知したり、読出し線または書込み線を通して、メモリ外部と情報をやりとりするための入出力制御回路、Ｄ０とＤ０￣、Ｄ１とＤ１￣メモリセルと上記入出力制御回路の間で信号の伝送を行うためのデータ線対、ＷＤはメモリセルアレーのうちの行アドレスを指定して１本のワード線に駆動信号を与えるためのワード線駆動回路、Ｗ０〜Ｗｍはワード線、ＹＤはメモリセルアレーのうちの列アドレスを指定するためのＹ（列）デコーダ、Ｙ０１は列選択信号線、をそれぞれ表している。また、入出力制御回路の中で、ＳＡ０、ＳＡ１はデータ線上の微小な信号電圧を検知するための検知回路（センスアンプ）、ＣＳＮ０とＣＳＰ０、ＣＳＮ１とＣＳＰ１は、それぞれ検知回路ＳＡ０、ＳＡ１の駆動信号線、ＣＤ０あるいはＣＤ１は検知回路の駆動信号発生回路、ＰＲ０，ＰＲ１は、非動作状態において、データ線対を短絡するとともにセンスアンプの動作に都合の良い電圧に設定するためのプリチャージ回路、ＲＧ０あるいはＲＧ１はデータ線対に現れた信号（電圧差）をメモリアレー外部に読みだすための読みだしゲート、Ｔ１〜Ｔ４は読みだしゲートを構成するＮチャネルＭＩＳ−ＦＥＴ、ＷＧ０あるいはＷＧ１は外部の情報に従ってデータ線を駆動する書き込みゲート、Ｔ５〜Ｔ８は１つの書き込みゲートを構成するＮチャネルＭＩＳ−ＦＥＴ，ＲＯ０，ＲＯ０￣，ＲＯ１，ＲＯ１￣は読みだし線、ＷＩ０，ＷＩ０￣，ＷＩ１，ＷＩ１￣は書き込み線、ＲＣＳ０，ＲＣＳ０￣，ＲＣＳ１，ＲＣＳ１￣は読みだし制御線、ＷＲ０，ＷＲ０￣，ＷＲ１，ＷＲ１￣は書込み制御線、をそれぞれ示している。また、ＳＷＲ０，ＳＷＲ１は読みだし線から共通の読みだし線ＣＲＯ，ＣＲＯ￣へ接続するためのスイッチ回路、ＳＷＷ０，ＳＷＷ１は書き込み線と共通の書き込み線ＣＷＩ，ＣＷＩ￣を接続するためのスイッチ回路、ＳＥＬ０，ＳＥＬ１は左右いずれかのスイッチを選択する信号。ＡＭＰはＣＲＯ￣，ＣＲＯへ現れた信号を検知増幅するためのセンス増幅器、ＤＯＢは出力バッファ、ＤＩＢは入力バッファである。本実施例では、入出力制御回路ＣＫＴ０，ＣＫＴ１をデータ線対毎にメモリセルアレーの左右に交互に配置しており、かつ入出力制御回路内のＩ／Ｏ線を読みだし線（ＲＯ線）と書き込み線（ＷＩ線）に分離している。以下これらの具体的な構成と効果を説明する。

図２には読みだしゲートおよび書き込みゲート回路の平面レイアウト図を示す
。一般的には、メモリの高集積化が進むとともに入出力制御回路Ｃｉをデータ線ピッチでレイアウトすることが困難になってくる。しかし本実施例のように入出力制御回路をメモリセルアレーの左右に交互に配置することで入出力制御回路のレイアウトピッチはデータ線対ピッチの２倍、すなわち２ｄｙにできるのでチップ面積を大きく増大させること無しにレイアウトが可能になる。高集積メモリにおいては、たとえばアイ・イー・イー・イー・ジャーナル・オブ・ソリッド・ステート・サーキッツ，２３（１９８８年）第１１１３頁から１１１９頁（IEEE, Journal of Solid-State Circuits, ｖｏｌ.２３，No.５，October １９８８，pp１１１３−１１１９）に述べられているように、隣接するデータ線間の容量結合により信号対雑音比が著しく低下するという問題がある。メモリセルアレー部分の容量結合雑音はデータ線をメモリセルアレーの途中で交差する等の方法により低減できることは知られているが、入出力制御回路部においては隣接データ線間の結合容量が場所により不均一であるため雑音を低減することが十分に行えなかった。本実施例では入出力制御回路のデータ線対間にシールド用の配線を配することにより、従来に比べて著しく線間容量結合雑音を低減することができる。以下、これについて説明する。図２に示すような入出力制御回路部のレイアウトにおいて、データ線対間にデータ線と同時に形成される他の信号配線を配置している。ここでは、例えば、読みだしゲートＲＧｉ部でデータ線と直行して配線された読みだし線ＲＯ，ＲＯ￣及び読みだし制御線ＲＣＳ，ＲＣＳ￣はスルーホールを通してデータ線と同時に形成される配線材に接続され、データ線と平行に配置される。このようにすることで、データ線と隣接データ線間の寄生容量を低減することができ、読みだし動作に伴う雑音を最低限に抑え、安定な動作を期すことができる。

次に、読出しスイッチＳＷＲ０、書込みスイッチＳＷＷ０、センス増幅回路ＡＭＯの具体的な構成を説明する。

図３（ａ）は読出しスイッチＳＷＲｉ（ｉ＝０，１）の構成例である。この回路は、複数の読出し線ＲＯｉ、ＲＯｉ￣の内の１つを共通読出し線ＣＲＯ、ＣＲＯ￣に選択的に接続するとともに、選択されたメモリブロックの読出し制御線ＲＣＳｉ、ＲＣＳｉ￣の電圧を制御して、読出し線に信号を取り出すようにしている。同図において、Ｔ１０〜Ｔ１７はＮチャネルＭＩＳＦＥＴ、ＩＮＶ１００はインバータ、ＮＡＮＤ１は入力が共に高レベルの組合せのときのみ低レベルを出力する２入力の反転論理積回路、をそれぞれ示している。メモリブロックが選択されて選択信号ＳＥＬｉが高いレベル、かつメモリが読出し状態にあって書込み信号ＷＥが高レベルになると、ＭＩＳＦＥＴ Ｔ１０〜Ｔ１３が導通、Ｔ１４〜Ｔ１７が非導通となる。したがって、読出し線ＲＯｉ，ＲＯｉ￣はそれぞれ共通読出し線ＣＲＯ、ＣＲＯ￣に接続されるとともに、読出し制御線ＲＣＳｉ、ＲＣＳｉは接地される。これにより、例えば図１において列選択信号Ｙ０１が高レベルになると、Ｔ３およびＴ４が導通し、データ線対Ｄ０，Ｄ０￣の電圧差に応じて読出し線ＲＯ０、ＲＯ０￣から読出し制御線ＲＣＳ０、ＲＣＳ０￣に流れる電流の差として信号が得られる。ここで、読出し制御線ＲＣＳ０、ＲＣＳ０￣は、読出し動作だけを考えると、必ずしも分離する必要はないが、後述するうに並列テストを行なう場合には、分離が不可欠である。

メモリブロックが非選択となり、選択信号ＳＥＬｉが低レベル、またはメモリが書込み状態にあって書込み信号ＷＥ￣が低レベルになると、ＭＩＳＦＥＴ Ｔ１０〜Ｔ１３が非導通、Ｔ１４〜Ｔ１７が導通となる。したがって、読出し線ＲＯｉ、ＲＯｉ￣および読出し制御線ＲＣＳｉ、ＲＣＳｉ￣は同一の電圧（ここでは中間電圧ＨＶＬ）に接続される。これにより、例えば図１において列選択信号Ｙ０１が高レベルになってＴ３およびＴ４が導通しても、読出し線ＲＯｉ、ＲＯｉ￣から読出し制御線ＲＣＳｉ、ＲＣＳｉ￣に電流が流れることがないため、例えば図１０において述べるように、１本の列選択信号線で複数のメモリブロック（選択ブロックと非選択ブロックを含む）の列アドレスを選択するような場合に都合がよい。

図３（ｂ）は書込みスイッチＳＷＷｉ（ｉ＝０，１）の構成例である。この回路は、複数の書込み線ＷＩｉ、ＷＩｉ￣の内の１つを共通書込み線ＣＷＩ、ＣＷＩ￣に選択的に接続するとともに、選択されたメモリブロックの書込み制御線ＷＲｉを高レベルにして、書込みを行なうようにしている。同図において、Ｔ２０，Ｔ２３〜Ｔ２６はＮチャネルＭＩＳＦＥＴ、Ｔ２１、Ｔ２２はＰチャネルＭＩＳＦＥＴ、ＩＮＶ１０１〜ＩＮＶ１０３はインバータ、ＮＡＮＤ２は２入力の反転論理積回路、をそれぞれ示している。メモリブロックが選択されて選択信号ＳＥＬｉが高レベル、かつメモリが書込み状態にあって書込み信号ＷＥが高レベルになると、ＭＩＳＦＥＴ Ｔ２０〜Ｔ２３が導通、Ｔ２４〜Ｔ２６が非導通となる。したがって、書込み線ＷＩｉ、ＷＩｉ￣はそれぞれ共通書込み線ＣＷＩ、ＣＷＩ￣に接続されるとともに、書込み制御線ＷＲｉには高レベルが出力される。これにより、例えば図１において列選択信号Ｙ０１が高レベルになると、Ｔ５およびＴ６が導通し、データ線対Ｄ０，Ｄ０￣は書込み線ＷＩ０、ＷＩ０￣に接続され、書込み線上の書込み情報はデータ線に書き込まれる。

メモリブロックが非選択となり、選択信号ＳＥＬｉが低レベル、またはメモリが読出し状態にあって書込み信号ＷＥが低レベルになると、ＭＩＳＦＥＴ Ｔ２０〜Ｔ２３が非導通、Ｔ２４〜Ｔ２６が導通となる。したがって、書込み線ＷＩｉ、ＷＩｉ￣は同一の電圧（ここでは中間電圧ＨＶＬ）に接続されるとともに、書込み制御線ＷＲｉは低レベルになる。これにより、例えば図１において列選択信号Ｙ０１が高レベルになってＴ５およびＴ６が導通しても、データ線と書込み線とは導通しないため、例えば図１０において述べるように、１本の列選択信号線で複数のメモリブロック（選択ブロックと非選択ブロックを含む）の列アドレスを選択するような場合に都合がよい。

次に、図４は共通読出し線ＣＲＯ，ＣＲＯ￣に読みだされた信号を増幅するためのセンス増幅回路の構成を示している。同図において、ａｍｐ１は共通読出し線ＣＲＯ，ＣＲＯ￣を入力、ｄ１，ｄ１を出力とする第一のセンス増幅回路、ａｍｐ２はｄ１，ｄ１￣を入力、ｄ２，ｄ２￣を出力とする第二のセンス増幅回路、ａｍｐ３はｄ２，ｄ２￣を入力、ｄ３，ｄ３￣を出力とする第三のセンス増幅回路、Ｔ４２，Ｔ４３は第三のセンス増幅回路を動作前に初期化するためのＭＩＳＦＥＴである。第一のセンス増幅回路ａｍｐ１は同じ構成の２つの電流電圧変換回路で構成される。電流電圧変換回路は差動増幅回路ＤＡ１、ＰチャネルＭＩＳＦＥＴ Ｔ３０、ＮチャネルＭＩＳＦＥＴ Ｔ３１とからなる。また、第二のセンス増幅回路ａｍｐ２は同じ構成の２つの差動増幅回路ＤＡ３，ＤＡ４で構成される。第三のセンス増幅回路ａｍｐ３は２つの反転論理和回路ＭＯＲ１，ＮＯＲ２，２つのインバータＩＮＶ１０５，ＩＮＶ１０６で構成される。

次に、本実施例の動作を図５および図６の動作波形を用いて説明する。なお、ここでは、データ線Ｄ０，Ｄ０￣に読出された情報を読出したり、外部からの情報をＤ０，Ｄ０￣に書込む場合の例について説明するが、同様の動作はメモリアレー内の全てのメモリセルに対して選択的に行なうことができるのは自明である。また、ここでは動作電圧が１．５Ｖの場合について説明しているが、これに限らず他の電圧で動作させても、本発明は同様に適用でき、かつ同様の効果を得ることができる。

まずはじめに読出し動作を図５により説明する。プリチャージ回路部ＰＲ０の制御信号ＰＣが時間ｔ０で立ち下がり、データ線への予備充電動作が終了する。続いて選択されたワード線Ｗ０がｔ１ で立上り、メモリセルからデータ線Ｄ０，Ｄ０￣に信号が読みだされる。次に、ｔ３にセンスアンプ駆動信号ＣＳＰを中間電位からHighレベルへ、ＣＳＮを中間電位からLow レベルにし、センスアンプＳＡ０を駆動する。これにより、データ線に読みだされた信号がセンスアンプによりHigh，Low に増幅される。ここで、本実施例では、データ線は読みだしゲートＲＧ０ 中のトランジスタＴ１，Ｔ２のゲートに接続され、トランジスタＴ３，Ｔ４を通して、読出し線ＲＯ０，ＲＯ０￣へ接続してある。選択された入出力回路ＣＫＴ０ の読出し制御線ＲＣＳ０，ＲＣＳ０￣はｔ１においてLow に駆動される。この構成によりデータ線と読出し線は分離されるため、データ線がHigh，Low レベルに確定する前の増幅途中において、ここではｔ３において、列選択信号線Ｙ０１を入力してもデータ線の情報を破壊することがない。したがって、データ線の情報を破壊すること無しに読出し線へ伝達することができるので、読みだし動作の高速化が図れる。なお、従来に比べて高速化できる理由、および効果については後で詳しく述べる。ここで、読出し線および共通読出し線の信号電圧、すなわちＲＯ０とＲＯ０￣およびＣＲＯとＣＲＯ￣の電圧差は約２０ｍＶ程度、第一のセンス増幅回路の出力信号振幅（ｄ１とｄ１￣の電圧差）は約２００ｍＶ程度、第二のセンス増幅回路の出力信号振幅（ｄ２とｄ２￣の電圧差）は１〜１．５Ｖ程度である。すなわち、第一のセンス増幅回路の電圧増幅率は約１０程度、第二のセンス増幅回路の電圧増幅率は約５〜７程度である。第三のセンス増幅回路の電圧増幅率は１〜２程度である。但し、第三のセンス増幅回路には出力情報を記憶する機能、いわゆるラッチ機能がある。すなわち、入力の信号を増幅した後に入力をともにｌｏｗにすることにより、次の入力が入るまでは先の入力に応じた出力が保持される。これにより、第一から第三の増幅回路の全てを常に動作状態にする必要がなく、出力された後には、第一あるいは第二あるいはその両方の増幅回路を非動作状態として、消費電力を低減することができる。

この図では、一つの情報の読出しの後、列アドレスを切り換えて他の情報を読出すようにした、いわゆるスタティックカラム動作の例も示している。すなわち、列選択信号Ｙ０１の次にＹ２３を立ち上げて情報を読出している。本実施例によれば、後述するようにセンス増幅回路の入力を電流とすることにより、読出し線および共通読出し線の電圧振幅は２０ｍＶと従来の１／１０に低減している。これにより、読出し線および共通読出し線の寄生容量の充放電に要する時間を約１／１０に短縮することができ、アドレスを切り換えてから情報を出力するまでの遅延を極めて小さくすることができる。

つぎに、読出し動作に続いて書き込み動作を行なう場合の例を図６を用いて説明する。同図において、最初の読出し動作は図５と同じである。ｔ４においてＷＥがｈｉｇｈになると列選択信号線Ｙ０１がHighのままで、ＲＧ０ の制御信号線ＲＣＳ０ がＨＶＬ（０．７５Ｖ）、書き込みゲートＷＧ０の制御信号線ＷＲ０が゛Highになる。これとともに書き込み用の入出力線ＷＩ０，ＷＩ０￣に書き込みのデータを与えると、書き込みゲートＷＧ０内のトランジスタＴ５、Ｔ７、およびＴ６、Ｔ８を通してデータ線Ｄ０，Ｄ０￣へデータが書き込まれる。

以上の例に示したように、書き込み動作と読みだし動作でＩ／Ｏ線とデータ線間の伝達インピーダンスを変化させる一手段として、読みだし線と書き込み線を分離することで、読みだし動作マージンと書き込み動作マージンをおのおの個別に設定することができるので、低電圧動作においても動作の高速化及び安定化を図ることができる。

次に、本実施例で用いたセンス増幅回路は効果を図７、図８により説明する。図７（ａ）は従来のセンス増幅回路、図７（ｂ）は本発明によるセンス増幅回路の構成を模式的に示したものである。また図７（ｃ）は従来のセンス増幅回路と、本発明によるセンス増幅回路の動作波形を模式的に示したものである。従来回路では、メモリセルＭＣから、データ線（Ｄ０，Ｄ０￣）に読出された微小信号は、センスアンプＳＡ０で増幅された後、列選択信号Ｙ０１で制御されるＭＩＳＦＥＴ Ｔ５０，Ｔ５１￣をオンにして、読出し線（ＩＯ０，ＩＯ０￣）に伝えられていた。従来回路には、高速化を妨げる２つの問題がある。１つは、センスアンプで十分に増幅された後、ＭＩＳＦＥＴをオンにする必要があることである。そうしないと、データ線（ＣＤ約０．３ｐＦ）と読出し線（ＣＲ約８ｐＦ）に、数１０倍の容量差があるため、大きな電荷が読出し線から流れ込んで、せっかく増幅しかけた情報が破壊されてしまうためである。もう１つは、駆動能力の小さなセンスアンプで、大きな寄生容量の読出し線を２００ｍＶという大きな電圧まで増幅する必要があることである。これは、次段の第二のセンス増幅回路の信号検出感度のためである。

そこで、本発明では、データ線の信号をゲートで受けたＮＭＯＳトランジスタＴ１，Ｔ２を設け、センスアンプと読出し線を分離した。これによって、データ線が十分増幅されるのを待たずに、列選択信号で制御されるＭＩＳＦＥＴ Ｔ３，Ｔ４をオンにできるため、データ線の電圧情報を、電流情報に変換して、高速に読みだすことができる。さらに、低電圧動作に適するように、ＰチャネルのＭＩＳＦＥＴと増幅回路により達成した、電流センス回路を設け、電流入力に比例した電圧出力を得られるようにした。電流入力とすることにより、信号線の電圧振幅は、従来に比べて、約１桁（２００ｍＶ→２０ｍＶ）小さく抑えることができ、寄生容量ＣＲの充放電に要する時間が大幅に短縮されて高速化される。

図８は、従来のセンス増幅回路と本発発明によるセンス増幅回路の動作速度を計算機シミュレーション結果をもとに比較したものである。ここでセンス時間とは、センスアンプを起動するための信号ＣＳＮ，ＣＳＰが投入されてから、Ｉ／Ｏ線に２００ｍＶの信号電圧が得られるまで（従来の場合）の遅延時間、あるいは第一のセンス増幅回路の出力に２００ｍＶの出力が得られるまで（本発明の場合）の遅延時間で定義している。本発明の回路により、１．５Ｖで従来に比べて２０ｎｓ高速化されることから、本発明が低電圧でかつ高速に動作することが示された。

以上述べたように本実施例では、入出力制御回路をメモリセルアレーの左右に交互に配置し、かつ読みだし用と書き込み用の入出力線を分離することで、低電圧動作においても動作の高速化及び安定化を図ることができる。さらには、読出し線の信号を検出する第一のセンス増幅回路を電流電圧変換回路で構成し、かつ読出し線駆動用のＭＩＳＦＥＴとデータ線の電圧を読出し線の電流に変換するためのＭＩＳＦＥＴを相補の構成とすることにより、１〜２Ｖ程度の低い電源電圧でも高速に動作するセンス増幅回路を提供することができる。

図９はさらに動作の安定化を図るための実施例である。前に述べたように、入出力制御回路部ではデータ線間の寄生容量を低減することができた。ここではメモリセルアレー部においてデータ線間の寄生容量のバランスをとることによりさらに動作の安定化を図っている。すなわちデータ線を一線対ごとにメモリセルアレーの中央部において交差させる。Ｄ１，Ｄ１￣とデータ線Ｄ０￣間の寄生容量はそれぞれＣｃ０１_L、Ｃｃ０１_Rであるが、Ｃｃ０１ＬとＣｃ０１Ｒは一致するのでＤ１，Ｄ１￣とデータ線Ｄ０￣間の寄生容量は等しくできる。同様にＤ１，Ｄ１￣とデータ線Ｄ２ 間の寄生容量も等しくできるので、対となるデータ線同志で隣接データ線との寄生容量のバランスをとることができる。したがって、メモリセルアレー内においてもさらに読みだし動作の安定化を図ることができる。

図１０は複数のメモリセルアレーが存在した場合の実施例であり、ここでは読みだし動作を説明する。入出力制御回路ＣＫＴｉｊは左右のメモリセルアレーで共用し、ＣＫＴｉｊと各メモリセルアレーの間にはＴ６０〜Ｔ６３で示すスイッチトランジスタが接続され、それらのゲートにはメモリセルアレーの選択信号であるＳＨＲｉｊが入力される。ＳＷＲｉは読みだし線ＲＯと複数のＲＯ線で共用する共通読出し線ＣＲＯへ接続するスイッチであり、このスイッチへもメモリセルアレーの選択信号ＳＨＲｉｊが入力される。ＳＨＲｉｊはあらかじめHighにセットされており、たとえばメモリセルアレーＭＡ２ が選択されると、ＳＨＲ１_R，ＳＨＲ３_LのみをLow にする。ここで、列選択信号Ｙ０１が選択されたとするとデータ線Ｄ１，Ｄ１￣、およびＤ０，Ｄ０￣へ読みだされた信号は入出力制御回路ＣＫＴ１２，ＣＫＴ２３を通してＲＯ１２，ＲＯ１２￣，ＲＯ２３，ＲＯ２３￣へ読みだされる。これらは、さらにスイッチＳＷＲ１，ＳＷＲ２を通して、共通のＩ／Ｐ線ＣＲＯ０，ＣＲＯ０￣，ＣＲＯ１，ＣＲＯ１￣へ読みだされる。このように、複数のメモリセルアレーが存在した場合にも、入出力制御回路をメモリセルアレーの左右に交互配置し左右のメモリセルアレーで共用することはチップ面積を大きく増加させることなく、これまで述べてきた特性の改善が実現できる。

図１１は本発明を用いた並列テストの実施例である。並列テストは列選択信号を同時に複数選択（多重選択）することによって行う。すなわち、並列テスト時にはテスト信号ＴＥＳＴにより、列選択信号を多重に選択する。これにより、読みだし動作では、多重度に応じてデータ線の読だし信号が読みだし線に同時に読みだされる。同時に読みだされたデータ線の情報がすべて一致していれば、読みだし線ＲＯとＲＯ￣は一方が読みだし情報に応じて“High”の電圧レベル、他方が“Low”の電圧レベルになる。もし１つでも誤情報が読みだされたとするとＲＯとＲＯ￣共に“Low”の電圧レベルになる。一方、書き込み動作では、書き込み用の入出力線から選択された書き込みゲートに接続されたデータ線に書き込まれる。ここで、本発明では並列テストの場合にも新たにテスト用のＩ／Ｏ線を設けること無しに並列テストが行え、通常のテストと同様にデータ線からＡＭＰへ情報が伝えられる。また、読みだし用の信号線と書き込み用の信号線を分離しているので、前述したように読みだし動作と書き込み動作で各々個別に動作マージンを設定でき、多重度を増やす上での制限は無くなり、高度の並列読出し／書込みが可能になる。同図で、読みだしゲートＲＧの駆動信号ＲＣＳは対線とし、読みだし動作において読出し線ＲＯ，ＲＯ￣へ接続されるＲＣＳを分離している。これは多重度を増やしたときにも１つの誤読みだしを判別するために有効な手段である。多重度を増やすとＲＯからＲＣＳへ流れる電流を増やす必要がある。一方ＲＣＳからＧＮＤへ流れる電流は読出し線の配線抵抗によりある一定で飽和する。いいかえれば、ＲＣＳの電位が上昇する。そのためＲＣＳを分離しないと誤読みだしがあった側のＩ／Ｏ線の信号電流は多重度の上昇と共に低下し検出が困難になる。ＲＣＳを分離することにより誤読みだしを行った側のＲＣＳの電位は上昇せずＲＯからＲＣＳへ流れる電流のみを検出すればよいのでより精度の高い検出ができる。以上述べたように、本発明は高度な並列テストを可能にするのでテスト時間の大幅な短縮を実現できる。

図１２は多重度を決定する具体的回路の実施例である。列デコーダＹＤへは通常Ｙ０からＹｎ−１が入力される。Ｙｎ−１は列方向を２分割し、Ｙｎ−２はさらにそれぞれを２分割し、以下同様である。Ｙ０は列選択信号ごとに“０”（Low）、“１”（High）を繰り返す。ここではテスト信号ＴＥＳＴをHighにし、Ｙｎ−１￣、Ｙｎ−１とＴＥＳＴとのＯＲゲート出力信号をＡＹｎ−１、ＡＹｎ−１′とし、これをＹｎ−１￣、Ｙｎ−１のかわりに列デコーダに入力することでＹｎ−１のHigh、LowにかかわらずにＡＹｎ−１、ＡＹｎ−１′ともにHighにでき列選択信号を２本選択できるので多重度を２にできる。

図１３は多重度を４にした実施例である。Ｙｎ−１とＹｎ−２のＮＡＮＤゲート出力をＴＥＳＴとともにＮＡＮＤゲートに入力し、それらの出力をＡＹｎ−２０ から３とし、それらを列デコーダに入力すれば多重度を４にできる。以上、図１２および図１３に示した実施例をもとに並列テスト時は列デコーダを多重に選択でき、通常のテスト時にはテスト信号ＴＥＳＴをLow にすることによって１本の列選択信号を選択できる。図１４は並列テストを実現するためのセンス増幅回路の実施例である。並列テスト時のテスト結果を出力する方法について同図により説明する。通常の読出し動作に際しては、ａｍｐ２Ｔを構成する２つの差動増幅回路ＤＡ４，ＤＡ５の反転および非反転入力には、電流電圧変換後の出力をそのまま入力し、それらの出力をａｍｐ３に入力する。並列テスト時には２つの差動増幅回路ＤＡ４，ＤＡ５の非反転入力には基準電圧としてＶ_RTを入力する。並列テストにおいて、多重に選択されたデータ線に１つでも誤情報が含まれている場合は、ＲＯ，ＲＯ￣にはともに電流が流れる。したがって、第一のセンス増幅回路ａｍｐ１の電流電圧変換出力ｄ１，ｄ１￣は共に低いレベルになる。一方、基準電圧Ｖ_RTを電流電圧変換出力の高レベルと低レベルの間の電圧に設定しておく。こうすれば、１つでも誤情報が含まれている場合は、２つの差動増幅回路ＤＡ４，ＤＡ５の出力には高レベルが出力される。すなわち、ｄ２，ｄ２￣共に高レベルの場合には並列に読出した情報が誤情報を含んでいると判定できる訳である。並列テスト時にはＴＥＳＴ￣をLow にすることによってこれらの出力を判定回路ＴＥＪに取り込む。ＴＥＪはｄ２，ｄ２￣の出力電圧に応じてＥＲＲにHighまたはLow を出力する。すなわち、並列テストの結果がすべて正しければ、ＥＲＲはLow を出力し、１つでもまちがっていればHighを出力する。このようにして多重度をあげた並列テスト結果の判別も本発明による入出力回路方式ならびにセンス増幅回路を用いて行うことができる。

図１５は並列テストに用いる基準電圧Ｖ_RT発生回路の実施例である。同図においても前に述べた電流−電圧変換回路を用いており、並列テスト時には並列テスト信号ＴＥＳＴをHighにすることでＶ_RTを発生している。この回路においては、電流電圧変換回路の入力に信号電流の約半分に相当する基準電流を与えている。これにより両方のＲＯ線に信号電流が流れると、変換後の電圧はＶ_RTより小さくなる。また、並列テストの結果が正しければ一方の変換後の電圧はＶ_RTよりも大きくなる。したがって、変換後の電圧をＶＲＴと比較することにより、テスト結果の判別が可能になる。

図１６は書き込みスイッチＳＷＷの具体的実施例である。ＷＥは書き込み信号である。本実施例は図１０に基づいて複数のメモリセルアレーが存在した場合であり、ＳＷＷの右側のメモリセルアレーが動作すると仮定する（ＳＥＬＲがHigh、ＳＥＬＬがLow）。並列テスト時はＴＥＳＴがLow である。読みだし動作時はＷＥがLow であり回路ＷＳＴによりＷＩ，ＷＩ￣を同電位にしておく。書き込み動作が開始されると、ＷＥがHighになる。ＧＲに入力する信号は読みだし動作においてはすべてHighになるので、ＷＥＲはLow に、一方のＷＥＬはHighになる。したがって、書き込み制御信号ＷＲはHighになるとともに、ＮチャネルＭＩＳＦＥＴ Ｔ７７，Ｔ７８およびＰチャネルＭＩＳＦＥＴ Ｔ７５，Ｔ７６をとおしてＣＷＩ，ＣＷＩからＷＩ，ＷＩ￣へデータが書き込まれる。

図１７はメモリセルからデータ線へ読みだされた信号を検知増幅するセンスアンプの高電圧側の電源線の電圧レベルを任意に設定できるようにした実施例である。メモリセルへ“１”を書き込むときの書き込み電圧レベルはセンスアンプの高電圧側の電源線の電圧レベルである。したがって、高電圧側の電源線の電圧レベルを任意に設定できればよい。ここでは高電圧側の電源配線を２種類設け、一方の電源配線をＶ_DLとして通常の書き込みに用いる。他方の電源配線Ｖ_DMはたとえばチップ外部より任意に設定できるようにする。これにより、信号ＭＴ０，ＭＴ１をLow にすればセンスアンプの駆動信号ＣＳＰはＶ_DL、反対に信号ＭＴ０，ＭＴ１ をHighにすればセンスアンプの駆動信号ＣＳＰはＶ_DMにできる。本実施例によれば、情報“１”の電圧レベルのみを任意に設定できる。さらに、情報“１”の電圧レベルを一対おきに変えて設定することもできる。したがって、データ線間の結合雑音をテストする時のように、一対おきに、情報が反転するぎりぎりの電圧を書き込むことができ、マージンテストを行いたい場合に有効である。また、メモリセルの情報保持特性などのテスト時間の短縮も図れるなどの効果もある。

図１８および図１９に、本発明によるワード駆動回路の１実施例を示す。本実施例の特徴は、従来のダイナミック型のワードドライバに変えてＱＤ１、ＱＤ２、ＱＰ、ＱＴからなるスタティック型のワードドライバを用いたことである。またその電源として常に、データ線電圧ＶＬよりメモリセルのスイッチトランジスタＱＳのＶＴ分以上高い電圧を発生する電圧変換回路ＶＣＨＧを設けたことである。以下、本実施例の動作を説明する。

まず、アドレス信号ＡｉによりＸデコーダＸＤが選択されるとその出力Ｎ１がＬｏｗレベルになる。そうするとトランジスタＱＴを通してＮ２のノードの電荷が引き抜かれＮ２もＬｏｗレベルとなる。そうするとトランジスタＱＤ１がオンしワード線ＷをＶＣＨのレベルにまで立ち上げる。ＶＣＨのレベルはＶＬ＋ＶＴ（ＱＳ）以上であるからメモリセルＣＳには最大ＶＬの電圧が書き込まれる。

次に、プリチャージサイクルでは、まずφ￣ＰがＬｏｗレベルとなりこれによりＱＰがオンしノードＮ２をＶＣＨにする。そうすると、ＱＤ１がオフしＱＤ２がオンするからワード線ＷはＬｏｗレベルとなりメモリセルには電荷が保持される。

以上のように、本実施例ではドライブトランジスタのゲート電圧がＬｏｗレベルで動作するので電源電圧が低くなってもワードドライバとして安定に動作する。

図２２は、図１８のワード線用電圧変換回路ＶＣＨＧの具体的実施例を示している。また図２３はその回路の起動時の内部波形と入力タイミングを示している。本実施例の特徴は、低電源電圧でも速い立上りと高い出力電圧を得るため、チャージポンプ回路において、その出力電圧プリチャージトランジスタ（図２２のＱＢ）に帰還していることである。以下動作を説明する。

まず、入力パルスφ、φ￣がそれぞれＨｉｇｈ、Ｌｏｗの場合を考える。この時ノードＢの電圧はＶＬからＱＣを通して充電されるためＶＬ−ＶＴとなる。一方ノードＡはコンデンサＣＡ、ＣＤに蓄えられていた電荷とφの振幅で決まる値となる。本実施例では、この電圧をＶＬと仮定している。次に、φ、φ￣の電圧が入れ替わるとノードＢはＣＢにより昇圧されＶＬ−ＶＴ＋αＶＬとなる。ここで、αはＣＢとノードＢの全容量の比である。このときノードＡの電圧はＢの電圧からＱＡのＶＴだけ下がった電圧ＶＬ−２ＶＴ＋αＶＬとなる。

次に、再びφ、φ￣の電圧が入れ替わるとノードＡは再び昇圧される。もし、このときそれがＶＬよりδだけ高いと、ノードＢの電圧はＱＣによりＶＬ−ＶＴにプリチャージされているから、ＱＢがオンしノードＢの電圧をさらにδだけ上げる。従って、次のサイクルでノードＢはさらに高く昇圧され、ノードＡの電圧もさらに高くなる。以上のことを繰返しながらノードＡの電圧は上昇し、最終的にはＶＬと２ＶＤＬの間を往復するようになる。

この出力に、２で示す整流回路すなわちダイオード接続したＭＯＳトランジスタＱＤを接続し、さらにその出力に平滑コンデンサＣＤをいれると、昇圧された直流電圧ＶＣＨとなる。この出力電圧は、無負荷状態で２ＶＬ−ＶＴとなる。

ここで、ＱＡとＣＡを接続した回路を二つに分け、それぞれの回路の出力点、すなわちＱＡとＣＡとの接続点の一方を整流回路２に、もう一方をＱＢのゲートに接続すればＱＢのゲートは負荷回路と分離されるので、ゲート電圧は負荷回路に電流が流れないぶん高くなりさらに速くノードＡの電圧を立ち上げることができる。

本回路の特徴は、先に述べたように出力電圧をプリチャージ回路に帰還することによりプリチャージ電圧を高くし低電源電圧でも高い出力電圧を得ることができることである。例えば、ＶＬ＝０．８（Ｖ）、ＶＴ＝０．５（Ｖ）とすれば、帰還がない場合つまりＱＢがない場合、ノードＢの電圧は最大１．１Ｖ（α＝１のとき、２ＶＬ−ＶＴ）までしか上がらずその結果ノードＡは１．４Ｖ（３ＶＬ−２ＶＴ）、ＶＣＨは０．９Ｖ（３ＶＬ−３ＶＴ）となる。それにたいしてＱＢがある場合は、それぞれ１．６Ｖ（２ＶＬ）、１．６Ｖ（２ＶＬ）、１．１Ｖ（２ＶＬ−ＶＴ）といずれも前者より高くなる。

図２８は、帰還用トランジスタＱＢがある場合（本発明）と、ない場合（従来方式）との昇圧率を計算機シミュレーションにより比較した結果である。ここで、実線はトランジスタのしきい値電圧が標準のもの、破線はそれが低いものを示している。この図から、従来方式ではいずれも電源電圧が１〜１．５Ｖで急激に低下しているのに対し、本発明では０．８Ｖまで一定であり、低電源電圧でも安定に動作することがわかる。なお、ここで整流回路ではトランジスタのしきい値電圧による電圧効果はないものとした。

図２４および図２５に示す実施例は、さらに高い出力電圧を得るための回路である。本実施例の特徴は、整流用トランジスタでの電圧降下を低減させるためそのゲート電圧をチャージポンプ回路の出力電圧と同期させて、出力がＨｉｇｈレベル（２ＶＬ）のときはそれよりＶＴ以上高く、Ｌｏｗレベル（ＶＬ）のときはＶＬとしたことである。

図２４においてＣＰとＱＤは前述のチャージポンプ回路と整流回路である。また、Ｑ１〜Ｑ１９、Ｃ１〜Ｃ４が追加した素子で、Ｑ１は整流用トランジスタ、Ｑ３〜Ｑ１０、Ｃ１〜Ｃ３がＱ１のゲート電圧を制御する回路、Ｑ１１〜Ｑ１３、Ｑ１５〜Ｑ１８、Ｃ４がゲート昇圧用コンデンサＣ３の充電回路、Ｑ１９がＶＣＨの立上りを早めるためのプリチャージトランジスタである。また、ＰＡ、ＰＡ￣はチャージポンプ回路の、ＰＢ、ＰＢ￣はゲート電圧制御回路の制御信号である。以下に動作を説明する。

１は、先に述べたチャージポンプでＰＡ、ＰＡが交互にＨｉｇｈ、ＬｏｗとなることによってノードＡの電圧は昇圧されＶＬとβＶＬ（β≒２）の間を往復するようになる。このとき、ＰＡ、ＰＡ￣は図２５に示すようにＨｉｇｈの期間がお互いに重複しないようにする。これは、図２２で上記ＰＡ￣に相当するφ￣が０Ｖに下がりきらずに、ノードＢの電圧がまだＶＬ＋ＶＴ以上になっているときに、上記ＰＡに相当するφが立上りノードＡの電圧が上昇するとＱＡはオン状態であるからＱＡを通して電源側にＣＡに貯えられた電荷がもれてしまうからである。

次に、整流回路であるがＰＡ、ＰＢがＬｏｗ、ＰＡ￣、ＰＢ￣がＨｉｇｈのときＱ４のゲートはＣ１によりＶＬ＋ＶＴ以上に昇圧されているからＱ１のゲートＧの電圧はＶＬに等しくなっている。このときノードＡはＶＬだからＶＣＨからノードＡへの逆流はない。また、Ｑ１１のゲートは、Ｑ１３、Ｑ１８によりＣ４をＶＣＨ（２ＶＬ）−ＶＴにプリチャージしたのちＰＡ￣（ＶＬ）で昇圧するので、３ＶＬ−ＶＴとなる。従って、ＶＬ≧２ＶＴならばＶＣＨ（２ＶＬ）＋ＶＴ以上に昇圧されノードＣはＶＣＨとなる。このとき、Ｑ１０のゲート、ソース間電圧はＶＣＨ−ＶＬでＶＴを越えているからオンしＱ９のゲート電圧はノードＣと等しくなる。したがって、Ｑ９はオフしノードＣからノードＧへ電流が流れることはない。

次に、ＰＡ、ＰＢがＨｉｇｈ、ＰＡ￣、ＰＢ￣がＬｏｗとなるとノードＡは２ＶＬ、ノードＣはＶＬ＋ＶＣＨとなる。一方、Ｑ７のゲートはＣ３によりＶＬ＋ＶＴ以上に昇圧されるからそのソースはＶＬとなる。すなわちＱ９のゲートはＶＬとなるからそのゲート、ソース間電圧はＶＣＨとなりＱ９はオンしＱ１のゲートはＶＬ＋γＶＣＨ（γ≒１）となる。従って、図２２の実施例のようにＶＴだけ降下することなく２ＶＬがそのまま出力される。

なお、この実施例ではＰＢはＰＡより先にＬｏｗレベルとなるようになっているが、これはＱ１のゲート電圧がまだＶＬ＋ＶＴ以上のときにＰＡがＬｏｗになりノードＡの電圧がＶＬとなり出力からノードＡに電荷が逆流するのを防ぐためである。また、Ｑ４、Ｑ７のソースのようにゲート制御回路の最低電位をＶＬとしているのは、トランジスタの電極間の電位差を小さくするためである。これにより電極間の電位差は２ＶＬ以下となり他の部分と同じ微細トランジスタが使用可能となる。

以上が図２４に示した実施例の特徴であるが、同図において、Ｑ７、Ｑ１０を削除し、Ｑ９のゲートをＱ４のゲートに接続しても同様な効果が得られる。例えば、ＰＢがＶＬ、ＰＢ￣が０のときはノードＣがＶＣＨ＋ＶＬ、Ｑ４、Ｑ９のゲートはＶＬとなるから、Ｑ４はオフ、Ｑ９はオンし、ノードＧはＶＣＨ＋ＶＬとなる。一方、ＰＢが０、ＰＢ￣がＶＬのときは、ノードＣがＶＣＨ（２ＶＬ）、Ｑ４、Ｑ９のゲートは２ＶＬとなるから、Ｑ４がオン、Ｑ９がオフし、ノードＧはＶＬとなる。

図２６、図２７は図２５のタイミングを発生するための回路である。図２６においてインバータＩ５〜Ｉ８、抵抗Ｒ２、コンデンサＣ２、ＮＡＮＤゲートＮＡ２、ＮＯＲゲートＮＯ１はＰＡ、ＰＡ￣の重複を防ぐための回路、Ｉ２、Ｉ３、Ｒ１、Ｃ１はＰＡとＰＢの立ち下がりの遅延時間を決めるための回路、Ｉ９〜Ｉ１３、ＮＡ３はＰＡとＰＢの立ち下がり時の遅延をつくる回路である。また、Ｉ１４〜Ｉ２５はバッファ用のインバータである。これは、段数の奇遇さえ同じなら何段あってもよく、負荷の大きさに応じて調整すれば良い。図２７は前記回路の入力パルスＯＳＣを発生するための回路例である。この回路は一般にリングオシレータと呼ばれている。本回路の特徴は発振周波数の電源電圧による変動を抑えるためにＲ、Ｃの時定数をインバータの遅延時間よりも充分大きくなるようにしたことである。このため、トランジスタのＶＴと電源電圧の比が１対３以下でインバータの遅延時間の電源電圧依存性が大きくても発振周波数は安定になる。

以上の対策に加えて、図２２、図２４の実施例のトランジスタのＶＴを低くすることによりさらに低電圧での動作が安定になる。これは、低ＶＴ化によりトランジスタの駆動能力が増加するためである。低ＶＴ化によりサブスレッショルド電流も増加するが、電圧変換回路の素子数は高々数１０個程度なのでチップ全体で見るとほとんど無視できる。一方、ワードドライバ、メモリセルも低ＶＴ化により駆動能力が増加するが、前者はＭビット級のＤＲＡＭで１０³〜１０⁴個も使用するためトランジスタのオフ状態で流れる漏れ電流が無視できなくなる。また、後者では電荷の保持時間が短くなりリフレッシュの間隔を短くしなければならないという問題が生ずる。これは、最も消費電力の増加につながる。従って、ＶＴは電圧変換回路は低く、ワードドライバは標準、メモリセルは標準より高く設定するのが最も良いことになる。

以上のように本実施例によれば整流用トランジスタのゲート電圧をそのドレイン電圧よりしきい値電圧ＶＴ以上高くでき、さらに電荷の逆流も防ぐことができるのでその出力電圧は倍電圧発生回路の理論値である２ＶＬにまで高めることができる。また、ＲＣ遅延を利用した発振回路およびタイミング発生回路を用いることにより発振周波数、タイミング相互の遅延時間が電源電圧変動に対し安定になるので電圧変換効率を常に最良の状態にしておくことができる。また、トランジスタのＶＴを３種設け、電圧変換回路は低く、ワードドライバは標準、メモリセルは標準より高くすることにより低電圧での安定化と高速化、低消費電力化を図ることができる。従って、電源電圧が電池１個分の起電力でも安定に動作する半導体集積回路を実現できる。

次に、本発明を中間電圧発生回路に適用した実施例を説明する。なお、以下の実施例の説明の中で、高いほうの電源電圧を表す記号としてＶＣＣを用いているが、今まで用いているＶＬと異なる必要はなく、そのままＶＬで置き換えてもなんら差し支えない。また、中間電圧を表す記号としてＨＶＣを用いているが、今まで用いているＨＶＬと異なる必要はなく、そのままＨＶＬで置き換えてもなんら差し支えない。図２９は本発明による電圧フォロワ回路の構成例である。この回路は、入力に印加された電圧にほぼ等しい電圧を出力し、大きい負荷容量を駆動するようにしたものである。同図（ａ）で１は第一のコンプリメンタリ・プッシュプル回路であり、ＮチャネルＭＯＳトランジスタＴＮ２とＰチャネルＭＯＳトランジスタＴＰ２、およびバイアス用電圧源ＶＮ１、ＶＰ１により構成される
。２はカレントミラー型のプッシュプル増幅回路であり、カレントミラー回路を成すＮチャネルＭＯＳトランジスタ対ＴＮ１とＴＮ３、ＰチャネルＭＯＳトランジスタ対ＴＰ１とＴＰ３、とから構成される。３は第二のコンプリメンタリ・プッシュプル回路であり、ＮチャネルＭＯＳトランジスタＴＮ４とＰチャネルＭＯＳトランジスタＴＰ４、およびバイアス用電源ＶＮ２、ＶＰ２により構成される。

この回路の各種トランジスタや電圧源の定数設定と定常状態における動作を説明する。電圧源ＶＮ１とＶＰ１の値は、それぞれトランジスタＴＮ２とＴＰ２のゲートしきい値電圧にほぼ等しくなるように選んでいる。これにより、どの様な動作条件下においてもトランジスタＴＮ２とＴＰ２の両方が同時にカットオフすることがないようにしている。このため、出力インピーダンスが高くなって、電位が定まらなかったり、負荷条件によって出力電圧がふらついたりするのを防ぐことができる。電圧源の値をトランジスタのゲートしきい値電圧にほぼ等しくすることにより、定常状態において二つのトランジスタを貫通して流れる電流を低い値に抑え、集積回路の待機時の電力を小さくしながら、高い負荷駆動能力を得るようにしている。このようなバイアス条件での動作は一般にＡＢ級動作と称される。さて、ＴＮ２とＴＰ２に流れる電流値を、それぞれＩＣ１、ＩＤ１とすると、これらの電流は、それぞれＰチャネルＭＯＳトランジスタ対ＴＰ１とＴＰ３、ＮチャネルＭＯＳトランジスタ対ＴＮ１とＴＮ３とからなるカレントミラー回路により、ＴＰ３を流れる電流ＩＣ２、ＴＮ３を流れる電流ＩＤ２に変換される。ＩＣ１とＩＣ２の電流比は、トランジスタＴＰ１とＴＰ３のβ比に、ＩＤ１とＩＤ２の電流比（ミラー比）は、トランジスタＴＮ１とＴＮ３のβ比に、それぞれほぼ等しくなる。すなわち、
Ｍ_p＝ＩＣ２／ＩＣ１＝β_TP3／β_TP1
Ｍ_N＝ＩＤ２／ＩＤ１＝β_TN3／β_TN1
である。この比を１以上の値にすることにより、電流を増幅し、次段の負荷（端子６、７）の駆動能力を高めることができる。本発明では、この比を１〜１０程度の値に選んでいる。電圧源ＶＮ２とＶＰ２の値は、第一のプッシュプル回路と同様、それぞれトランジスタＴＮ４とＴＰ４のゲートしきい値電圧にほぼ等しくなるようにしている。これにより、第二のプッシュプル回路もＡＢ級動作を行なうようにしている。

さて、第一のプッシュプル回路が定常状態すなわちＩＣ１＝ＩＤ１が成り立っている状態からずれた場合にどうなるかを説明する。出力電圧を定常状態から強制的に電圧δＶだけ換えたときの電流値は、以下のように表される。

ＩＣ１−ＩＤ１＝−（√（２β_NＩ）＋√（２β_PＩ））×δＶ＋（βＮ−βＰ）
／２×δＶ²
ここに、β_Nとβ_PはそれぞれトランジスタＴＮ２とＴＰ２のβを、Ｉは定常状態において第一のプッシュプル回路に流れる電流（すなわちＩ＝ＩＣ１＝ＩＤ１）をそれぞれ示している。

今、簡単のために、ＴＮ２とＴＰ２の特性がほぼそろっており、β_Nとβ_Pが等しい（β＝β_N＝β_P）と仮定すると、上式は
ＩＣ１−ＩＤ１≒−２√（２βＩ）×δＶ
となる。また、二つのカレントミラー回路のミラー比が等しい（Ｍ＝Ｍ_N＝Ｍ_P）とすると、
ＩＣ２−ＩＤ２≒−２×Ｍ×√（２βＩ）×δＶ
となる。

例えば、Ｍ＝５、β＝１ｍＡ/Ｖ²、Ｉ＝０.２μＡとすると、出力電圧が０.１Ｖ低下したとき（δＶ＝−０.１Ｖ）には、ＩＣ２−ＩＤ２＝２０μＡとなる。

すなわち、出力電圧の０.１Ｖの微小な変化に対してもＩＣ２とＩＤ２の定常電流１ μＡ（０.２μＡ×５）に対して十分大きな２０μＡの駆動電流が得らる。したがって、出力電圧のわずかな変化に対しても端子６を最小ＶＳＳまで、また端子７を最大ＶＣＣまで、電源電圧範囲の限界まで駆動することができる。駆動する方向は、出力電圧が低下したときには端子７がＶＣＣに、出力電圧が上昇したときには端子６がＶＳＳに駆動される。これにより、出力電圧に誤差がある場合には、誤差を増幅した信号で第二のプッシュプル回路を駆動し、出力電圧の誤差を無くすように動作する。したがって、従来例のように単にソースフォロワ回路で駆動する場合に比べて、格段に高い駆動能力を持たせることができる。また、定常状態のバイアス電流を十分低い値に抑えても、誤差を増幅することにより高い駆動電流を得ることができる。また、この回路は上式からも容易にわかるように、誤差の方向に対して対称に動作するため、出力の充電と放電に対して同じ駆動能力を得ることができる。

次に、本回路の電圧フォロワとしての精度について説明する。本回路は、出力電圧の誤差を第一のプッシュプル回路で検出し、それを増幅した信号で第二のプッシュプル回路を駆動するようにしている。したがって、出力電圧精度（入出力電圧差）は第一のプッシュプル回路の電圧精度（入出力電圧差）で決定される。第一のプッシュプル回路において、定常状態すなわちＩＣ１＝ＩＤ１が成り立つ条件を求めると、入力電圧Ｖ（ＩＮ）と出力電圧Ｖ（ＯＵＴ）の関係が得られ、次式のようになる。

Ｖ（ＯＵＴ）−Ｖ（ＩＮ）＝β×（ＶＮ１−ＶＴＮ）−（ＶＰ１−ＶＴＰ）／（
β_R＋１）
ここに
β_R＝√（β_TN2／β_TP2）
であり、またＶＴＮとＶＴＰはそれぞれＮチャネルおよびＰチャネルＭＯＳトランジスタのゲートしきい値電圧の絶対値である。この式から明らかなように、ＶＮ１とＶＰ１にそれぞれＶＴＮとＶＴＰの変化に追従して変化する特性をもたせ、かつトランジスタのβを適正に選ぶことにより、製造プロセスのばらつき等によりＮチャネルトランジスタとＰチャネルトランジスタの素子特性が独立に変化しても、出力と入力の電圧差を零にすることができる。上述したような電圧源は、次の実施例で説明するように、各チャネル導電型のＭＯＳトランジスタのゲートとドレインを接続し、それに所定の電流を流す事により容易に構成することができる。一般に、異なる導電形の素子間では特性にばらつきがあっても、同じ導電型のトランジスタは同じ製造工程を経るため、素子間の特性差は十分小さな値に抑えることができる。特に、加工形状のばらつきなどに対しては、ゲート幅やゲート長を加工精度に比べて十分大きな値で設計することにより、さらに、素子対間の特性差を小さなものにすることができる。例えば、ゲートしきい値電圧を例にとると、同じ導電型の素子対間での差は、容易に２０〜３０ｍＶ程度以下にすることができるが、異なる導電型の素子間では、その差のばらつきが最大２００ｍＶ程度と、約一桁も大きな値になるのが通例である。以上説明したとおり、第一のプッシュプル回路の電圧精度（入出力電圧差）は、トランジスタ対のしきい値電圧差で決まる２０〜３０ｍＶ程度と従来方式の約一桁低い値に抑えられる。

さて、次に過渡的の動作を同図（ｂ）を用いて説明する。今、入力電圧Ｖ（ＩＮ）が時刻ｔ０からｔ１にかけて降下し、時刻ｔ４からｔ５にかけて上昇した場合を考える。入力電圧が降下した直後は出力がすぐに追従しないので、トランジスタＴＮ２は時刻ｔ１からｔ２にかけてカットオフ状態となり、電流ＩＣ１の値はほぼ０となる。これに対してＩＤ１が増大し、端子６の電圧Ｖ（６）をほぼＶＳＳ（０Ｖ）まで引き落す。これにより、トランジスタＴＰ４の駆動能力が増加し、出力ＯＵＴを高速に放電する。時刻ｔ２を過ぎて、出力電圧と入力電圧の差が小さくなるとトランジスタＴＮ２が導通し始め、最終的に入出力間の電圧差が無くなる時刻ｔ２においてＩＣ１＝ＩＤ１となり、定常状態になる。入力電圧が上昇する時には、これと対称に端子７の電圧がＶＣＣまで上昇し、出力を高速に充電する。

以上説明したように、本発明によれば、製造工程のばらつきがあっても、入出力電圧間の誤差が少なく、過渡時においては、大容量の負荷を高速に充放電することのできる電圧フォロワを提供することができる。なお、本回路は電圧フォロワとしての応用以外にも、出力端子ＯＵＴに信号電流を入力し、端子６か７から出力を取り出すことにより、高性能な電流検出回路として用いることも可能である。

次に図３１，図３２を用いて、先に示した回路をダイナミックメモリの中間電圧（ＶＣＣ／２）発生回路に適用した実施例を説明する。図３１は本発明による中間電圧発生回路の構成例である。同図において、３０は基準電圧発生回路、３１は第一のコンプリメンタリ・プッシュプル回路、３２はカレントミラー型増幅回路、３３は第二のコンプリメンタリ・プッシュプル回路である。基準電圧発生回路は、等しい抵抗値を有する二つの抵抗Ｒ３とＲ４とにより電源電圧を半分に分圧することにより、端子３４に中間電圧を発生している。抵抗Ｒ３とＲ４に同種の素子を用いることにより、中間電圧には、かなり精度の高い値を得ることができる。なお、中間電圧を得るための素子は抵抗に限らず、例えばＭＯＳトランジスタ等を用いても同様の回路が構成できることは自明である。第一のプッシュプル回路は、基本的に図２９（ａ）に示したプッシュプル回路１と同じである。ここでは、電圧源ＶＮ１の代わりに、抵抗Ｒ５とＮチャネルＭＯＳトランジスタＴＮ１０を、電圧源ＶＰ１の代わりに、抵抗Ｒ６とＰチャネルＭＯＳトランジスタＴＰ１０を、それぞれ用いている。こうすることにより、先の実施例でも説明したように、常に端子３５の電圧を入力端子３４に対して、ほぼＮチャネルＭＯＳトランジスタのゲートしきい値電圧分だけ高い値に自動的に設定することができる。なお、Ｒ５やＲ６を流れる電流が、Ｒ３やＲ４を流れる電流の数分の一から十分の一程度の小さな値になるように、抵抗値を選んでいる。これは、ＮチャネルトランジスタとＰチャネルトランジスタの特性が独立にばらついて、プッシュプル回路から基準電圧発生回路に流入（あるいは流出）する電流値が変動しても、端子３４の電圧が影響を受けて変動しないようにするためである。３２のカレントミラー型増幅回路は図２９（ａ）に示したカレントミラー型増幅回路２と全く同じ構成である。第二のプッシュプル回路は、基本的に図２９（ａ）に示したプッシュプル回路３と同じである。ここでは、電圧源ＶＮ２の代わりに、ＮチャネルＭＯＳトランジスタＴＮ１４を、電圧源ＶＰ２の代わりに、ＰチャネルＭＯＳトランジスタＴＰ１４を、それぞれ用いている。こうすることにより、第一のプッシュプル回路の場合と同様、プッシュプル回路に流れるバイアス電流の値が、トランジスタのしきい値電圧の変化に対して変動しないようにしている。以上のような回路構成とすることにより、出力ＨＶＣには精度の高い中間電圧を得ることができ、かつ負荷容量ＣＬを高速に充放電することができる。

図３１に示した本回路方式と図３０に示した従来回路方式の性能比較を計算機解析により求めた結果を図３２（ａ）および図３２（ｂ）に示す。図３２（ａ）において、横軸はＮチャネルトランジスタとＰチャネルトランジスタのゲートしきい値電圧の絶対値の差、縦軸は中間電圧の値である。この結果より、従来回路においては、しきい値電圧差が±０．２Ｖ変動したときには、出力電圧が約±１００ｍＶ（０．７５Ｖに対して約±１３％）変動するのに対して、本発明の回路では出力電圧変動は約±８ｍＶ（０．７５Ｖに対して約±１％）と、従来に比べて一桁以上低減することができる。図３２（ｂ）は電源投入後の出力電圧の立上り時間を電源電圧に対してプロットしたものである。立上り時間は、出力の電圧が定常値の９０％に達する時間で定義している。また、負荷容量の値には、６４ＭビットＤＲＡＭのビット線プリチャージ電源およびプレート電極の総容量を想定している。この解析結果からもわかるように、本発明の回路によれば、従来回路に比べて約一桁短い時間で負荷を立ち上げることができる。

図３３（ａ）は本発明の他の一実施例を示す回路構成図である。同図において、４０はコンプリメンタリ・プッシュプル型の電圧フォロワ回路、４１はトライステート・バッファである。電圧フォロワ回路は、基本的には図２９（ａ）のプッシュプル回路１と同じである。ここでは、プッシュプル回路の駆動能力を補うようにトライステート・バッファが動作する。トライステート・バッファは負荷駆動用のＰチャネルトランジスタＴＰ２１とＮチャネルトランジスタＴＮ２１、これらトランジスタを駆動する二つの差動型増幅回路（コンパレータ）ＡＭＰ１とＡＭＰ２、および、オフセット量の設定のための二つの電圧源ＶＯＳＬとＶＯＳＨとから構成される。この回路の動作は次の三つの電圧の条件のいずれにあてはまるかによってきまる。

（１） Ｖ(ＯＵＴ)＞Ｖ(ＩＮ)＋ＶＯＳＨ
（２） Ｖ(ＩＮ)＋ＶＯＳＨ＞Ｖ(ＯＵＴ)＞Ｖ(ＩＮ)−ＶＯＳＬ
（３） Ｖ(ＩＮ)−ＶＯＳＬ＞Ｖ(ＯＵＴ)
（１）の電圧条件においては、端子４３の電圧よりも出力ＯＵＴの電圧が高くなり端子４５の電圧は高い電圧レベル（ＶＣＣ）になる。また、端子４４の電圧も高い電圧レベル（ＶＣＣ）になる。したがって、ＮチャネルトランジスタＴＮ２１が導通、ＰチャネルトランジスタＴＰ２１がカットオフとなり、負荷を放電する。（２）の電圧条件においては、端子４３の電圧よりも出力ＯＵＴの電圧が低くなり端子４５の電圧は低い電圧レベル（ＶＳＳ）になる。また、端子４４の電圧は高い電圧レベル（ＶＣＣ）を保つ。したがって、二つのトランジスタＴＮ２１とＴＰ２１は共にカットオフとなり、出力は高インピーダンス状態になる。（３）の電圧条件においては、端子４２の電圧よりも出力ＯＵＴの電圧が低くなり端子４４の電圧は低い電圧レベル（ＶＳＳ）になる。また、端子４５の電圧は低い電圧レベル（ＶＳＳ）を保つ。したがって、ＮチャネルトランジスタＴＮ２１がカットオフ、ＰチャネルトランジスタＴＰ２１が導通となり、負荷を充電する。このように、出力の電圧が入力の電圧を中心としたある一定範囲を越えて大きくなると放電、一定範囲を越えて小さくなると充電、一定範囲内にあれば充電も放電もしないという三つの状態（トライステート）を有する駆動回路を実現できる。この回路の過渡時の動作を同図（ｂ）に示す。今、入力電圧Ｖ（ＩＮ）が時刻ｔ０で降下し、時刻ｔ２で上昇した場合を考える。立ち下がり時においては、時刻ｔ０から出力の電圧が「（定常状態での電圧）＋ＶＯＳＨ」に等しくなる時刻ｔ１まで端子４５の電圧がＶＣＣになり、トランジスタＴＮ２１を導通させ、負荷を放電する。また、立ち上がり時においては、時刻ｔ２から出力の電圧が「（定常状態での電圧）−ＶＯＳＬ」に等しくなる時刻ｔ３まで端子４４の電圧がＶＳＳになり、トランジスタＴＰ２１を導通させ、負荷を充電する。

このように、プッシュプル回路にトライステート・バッファを組合せることにより、入出力間の電圧誤差がある程度以上大きくなった時には、駆動能力の高いトランジスタを導通させることにより、過渡時の応答速度を高めることができる。オフセット量の設定のための二つの電圧源ＶＯＳＬとＶＯＳＨの値はなるべく小さな値にしたほうが設定電圧への収束を速めることができるが、誤動作を避けるために、差動型増幅回路（コンパレータ）ＡＭＰ１とＡＭＰ２の入力オフセット電圧よりも十分大きな値にする必要がある。ＭＯＳトランジスタで回路を構成する場合には、この値は５０ｍＶ以上にするのが望ましい。なお、トライステート・バッファの回路構成は、ここに示した例に限らず、同様の機能を実現するものであれば、他の方式であっても差し支えない。

次に図３４，図３５を用いて、トライステート・バッファを用いた電圧フォロワをダイナミックメモリの中間電圧（ＶＣＣ／２）発生回路に適用した実施例を説明する。図３４は本発明による中間電圧発生回路の構成例である。図３４において、５０は基準電圧発生回路、５１は図２９で説明した電圧フォロワ回路、５２はトライステート・バッファである。これは、図３１に示した中間電圧発生回路にトライステート・バッファを付加することにより、入出力間の電圧の誤差が大きくなったときの復元能力を高めている。以下、トライステート・バッファの構成と動作について説明する。本実施例の特徴は、第一のプッシュプル回路をそのまま利用し、カレントミラー回路のミラー比の差を利用して誤差電圧を検出しトライステートバッファを起動する点にある。図３４において、ＴＰ３６とＴＰ３７はＰチャネルＭＯＳトランジスタ、ＴＮ３６とＴＮ３７はＮチャネルＭＯＳトランジスタＩＮＶ１とＩＮＶ２はインバータ、ＴＰ３８はインバータＩＮＶ１の出力で負荷を駆動するようにしたＰチャネルＭＯＳトランジスタ、ＴＮ３８はインバータＩＮＶ２の出力で負荷を駆動するようにしたＮチャネルＭＯＳトランジスタを、それぞれ示している。ＴＰ３２とＴＰ３６、ＴＰ３２とＴＮ３７とが、それぞれカレントミラー回路を構成している。今、トランジスタＴＮ３１に流れる電流をＩＣ１、トランジスタＴＰ３１に流れる電流をＩＤ１、トランジスタＴＮ３６に流れる電流をＩＤ２、トランジスタＴＰ３６に流れる電流をＩＣ２、とそれぞれ置く。出力電圧の誤差δＶとＩＣ１、ＩＤ１の関係は、先に説明したように、
ＩＣ１−ＩＤ１≒−２√（２βＩ）×δＶ
と近似することができる。カレントミラー回路のミラー比を、
Ｍ_P1＝ＩＣ２／ＩＣ１＝β_TP36／β_TP32
Ｍ_N1＝ＩＤ２／ＩＤ１＝β_TN36／β_TP32
とすると、下式のようになる。
ＩＣ２／Ｍ_P1−ＩＤ２／Ｍ_N1≒−２√（２βＩ）×δＶ
今出力にオフセット電圧Ｖｏｓを印加したときに、ＩＣ２＝ＩＤ２となるとし
、その時の電流値をＩ₂と置くと、オフセット電圧Ｖｏｓは
Ｖｏｓ≒Ｉ₂／（２×α）×（Ｍ_P1−Ｍ_N1）／（Ｍ_N1×Ｍ_P1）
と表される。ここで、
α＝√（２βＩ₁）
またβは第一のプッシュプル回路を構成するトランジスタのβ、Ｉ₁は定常状態において第一のプッシュプル回路に流れる電流である。例えば、Ｉ₁＝０.２μＡ、Ｉ₂＝１μＡ、β＝１ｍＡ/Ｖ²、Ｍ_N1＝１、Ｍ_P1＝０.２とすると、オフセット電圧Ｖｏｓは−１００ｍＶとなる。すなわち、出力電圧が定常値から１００ｍＶ以上低下すると、インバータＩＮＶ１の入力電圧は低レベルから高レベルに、出力電圧は高レベルから低レベルに遷移して駆動用のＰチャネルＭＯＳトランジスタＴＰ３８を導通させ、負荷を充電する。これと同様に、トランジスタＴＰ３７とＴＮ３７の定数を適当に選ぶことにより、所定のプラス側のオフセットがあったときに、ＮチャネルＭＯＳトランジスタＴＮ３８を導通させ、負荷を放電するようにすることができる。

以上、説明したように、本実施例に示したような回路構成をとることにより、図３３に示したのと同様な機能を実現することができる。また、この回路方式では、カレントミラー回路のミラー比によってオフセット量を決めているため、トランジスタ対の特性差が小さくなるように配慮すれば、オフセット量を精度良く設定することができる。さらに、高精度の差動型増幅回路を別に設ける必要がないため、消費電力が小さく、かつ簡単な構成で高い性能を実現することができる
。

本回路方式と図３０に示した従来回路方式の性能比較を計算機解析により求めた結果を図３５に示す。図３５は電源投入後の出力電圧の立上り時間を電源電圧に対してプロットしたものである。立上り時間は、出力の電圧が定常値の９０％に達する時間で定義している。また、負荷容量の値には、６４ＭビットＤＲＡＭのビット線プリチャージ電源およびプレート電極の総容量を想定している。この解析結果からもわかるように、本発明の回路によれば、先に図３１で示した実施例よりも、さらに立上り時間を約半桁短縮することができる。従来回路に比べると約一桁半短い時間で負荷を立ち上げることができる。以上説明したように、プッシュプル回路にトライステート・バッファを組合せることにより、さらに高速に入力に追従することの可能な電圧フォロワ回路を供することができるようになる。なお、電圧の設定精度はプッシュプル回路によって決まるため、先の実施例の場合と同様、入手力間の電圧誤差を極めて小さな値にすることができる。

以上の実施例では、集積回路（ＬＳＩ）中の大容量負荷を高速で駆動する回路構成について説明した。しかしながら、さらに高速に駆動しようとすると、充放電に際しての過渡電流が大きな問題になる。例えば、６４Ｍビット程度のＤＲＡＭの中間電圧発生回路の負荷容量は１１５ｎＦ程度になるが、これを５μｓの間に振幅１Ｖで駆動したときの電流値は２３ｍＡに達する。これは、ＤＡＲＭの消費電流値に匹敵する大きさであり、これ以上高速に駆動することは、主たる回路特性への影響、例えば電源線の雑音発生や、駆動信号配線の信頼性低下などを招く危険があるため、好ましくない。一般に、超高集積のＬＳＩ、特にメモリにおいてはＬＳＩ全体を同種の複数のブロックで構成し、動作時においては、それらブロックの内の一部のみを活性化するような構成をとることが多い。こうしたＬＳＩにおいては、以下に述べる実施例を適用することが有効である。

図３６，図３７はダイナミック・メモリ（ＤＲＡＭ）の中間電圧供給方式に本発明を適用した実施例を示している。図３６において、ＭＢ０、ＭＢ１〜ＭＢｉはｉ＋１個のメモリ・ブロック、６０〜６２はワード線選択回路、６８〜７０は各メモリ・ブロックからの中間電圧引出線、７６と７７は二組の中間電圧発生回路、７４と７５は二組の中間電圧発生回路から各メモリ・ブロックに中間電圧ＨＶＣ１とＨＶＣ２を供給する信号線、７１〜７３は二つの信号線の内のいずれかをメモリ・ブロックに供給するように各ブロック毎に設けたスイッチである。また、メモリ・ブロックＭＢ０は、メモリセルを二次元に配列したメモリセルアレーＭＡ０、メモリセルから読出した信号を増幅して外部に出力したり外部からの信号をメモリセルに書き込んだりする入出力制御回路ブロックＭＣ０、入出力回路６７等から構成される。ＤＬ０、ＤＬ０￣、ＤＬｊ￣はメモリセルに信号を伝送するデータ線、６３は蓄積容量の対向電極を成すプレート電極、６４は非選択時にデータ線を中間電圧にするために配されたプリチャージ電圧供給線、ＰＣはプリチャージ信号線、ＳＡ０〜ＳＡｊはメモリセルから読出した信号を検知増幅するセンスアンプ、６５と６６は入出力回路６７と各データ線との間の信号伝送を行なう共通入出力線対、ＩＯ０〜ＩＯｊはアドレス指定信号によって選択されたデータ線対と共通入出力線対との間の接続を制御するＩＯゲートである。

今、仮にｉ＋１個のメモリ・ブロックの内、一つブロックＭＢ０のみが選択され、動作状態になる場合を考える。この時、ワード線選択回路６０によってＭＡ０の中の一本のワード線が選択され、高レベルに遷移する。と同時に、スイッチ７１が制御され、中間電圧引出線６８は中間電圧供給用の信号線７５に接続される。一方、非選択状態にあるメモリ・ブロックＭＢ１〜ＭＢｉからの引出線６９や７０は、中間電圧供給用の信号線７４に接続される。このようにすると、中間電圧発生回路７６にはｉ個のメモリ・ブロックの負荷が接続されるのに対して、中間電圧発生回路７７には一つのメモリ・ブロックの負荷しか接続されない。例えば、ｉ＝１５とすると、中間電圧発生回路７７が駆動する負荷容量は、中間電圧発生回路７６が駆動する負荷容量の１５分の１になる。したがって、仮に７６と７７に同じ回路を用いても、選択されたブロックＭＢ０の中間電圧は非選択ブロックの中間電圧に比べて１５倍高速に動作するようになる。回路の性能の点からに、非選択のメモリ・ブロックの応答速度はメモリの性能には無関係であるから、過渡電流をほとんど増大させることなく、メモリ全体の性能向上を図ることができる。図３７はメモリ動作の間に電源電圧が変動した場合の中間電圧の時間変化を示している。すなわち、時刻ｔ０からｔ２の間に電圧ＶＣＣが低下したとする。また、時刻ｔ０からｔ１の間および時刻ｔ３以後はメモリ・ブロックＭＢ０が、時刻ｔ１からｔ３の間はメモリ・ブロックＭＢ１が選択されるとする。時刻ｔ０からｔ１の間は、ブロックＭＢ１は非選択であるため、中間電圧Ｖ（６９）はゆっくり応答しているのに対して、ブロックＭＢ０は選択されているため、中間電圧Ｖ（６８）は高速に追従している。時刻ｔ１でブロックＭＢ１が選択、ブロックＭＢ０が非選択に切り替わると、今度はＶ（６９）が設定すべき電圧に向け、速やかに変化する。このように、本実施例によれば、ダイナミックメモリの中間電圧のような大容量の負荷を、過渡電流をほとんど増大させることなく、実質的に高速に駆動することが可能になる。なお、この例では、ダイナミックメモリの中間電圧に本発明を適用した例について説明したが、適用範囲はこれに限るものではなく、同種のブロックで構成され、動作時はその内の一部が活性化されるような集積回路一般に適用することができる。

以上、各実施例によって本発明の詳細を説明したが、本発明の適用範囲はこれらに限定されるものではない。例えば、ここではＣＭＯＳトランジスタによりＬＳＩを構成する場合を主に説明したが、バイポーラトランジスタを用いたＬＳＩ、接合型ＦＥＴを用いたＬＳＩ、ＣＭＯＳトランジスタとバイポーラトランジスタを組合せたＢｉＣＭＯＳ型のＬＳＩ、さらにはシリコン以外の材料、例えばガリウムの砒素などの基板に素子を形成したＬＳＩなどでも、そのまま適用できる。

また本実施例の中では電流増幅回路としてカレントミラー回路を用いたが、他の電流増幅回路を用いることもできる。

本発明の第１の実施例を示す図。 本発明の第１の実施例を示す図。 本発明の第１の実施例を示す図。 本発明の第１の実施例を示す図。 本発明の第１の実施例を示す図。 本発明の第１の実施例を示す図。 本発明の効果を示す図。 本発明の効果を示す図。 図１〜図６を用いたことによる効果を更に高めた実施例を示す図。 複数のメモリセルアレーが存在した場合の実施例を示す図。 並列テストの実施例を示す図。 並列テストの実施例を示す図。 並列テストの実施例を示す図。 並列テストの実施例を示す図。 並列テストの実施例を示す図。 並列テストの実施例を示す図。 メモリセルへ任意の書き込み電圧を書き込むための実施例を示す図。 本発明の実施例。 タイミングチャート。 従来例とそのタイミングチャートである。 従来例とそのタイミングチャートである。 本発明の実施例。 タイミングチャート。 本発明の実施例。 タイミングチャート。 本発明の実施例。 本発明の実施例。 図２２の実施例の効果を示す図。 （ａ）は本発明の基本概念を説明する実施例。 （ｂ）はその過渡時の動作を説明する図。 ＤＲＡＭ用中間電圧発生回路の従来例。 本発明をＤＲＡＭの中間電圧発生回路に適用した具体的実施例。 本発明の効果を説明する図。 （ａ）は本発明の他の基本概念を説明する実施例。（ｂ）はその動作を説明する図。 ＤＲＡＭの中間電圧発生回路に適用した具体的実施例。 その効果を説明する図。 本発明の他の基本概念をＤＲＡＭの中間電圧駆動方式に適用した具体的実施例を説明する図。 メモリ動作の間に電源電圧が変動した場合の同図（ａ）の実施例の中間電圧変化を説明する図である。

符号の説明

ＭＡ…メモリセルアレー、ＣＫＴ…入出力制御回路、ＲＧ０，ＲＧ１…読みだしゲート、ＷＧ０，ＷＧ１…書き込みゲート、ＳＡ０，ＳＡ１…センスアンプ、ＳＷＲ０，ＳＷＲ１…読みだしスイッチ、ＳＷＷ０，ＳＷＷ１…書き込みスイッチ、ＲＯ，ＲＯ￣…読みだし線、ＷＩ，ＷＩ￣…書き込みＩ／Ｏ線、ｄｙ…データ線ピッチ、ＷＤ…ワードドライバ、ＸＤ…Ｘデコーダ、ＶＬＧ…メモリアレー用電圧変換回路、ＶＣＨＧ…ワード線用電圧変換回路、Ｗ…ワード線、φ￣Ｐ…プリチャージ信号、ＦＸ…ワード線駆動パルス発生回路、φＸ…ワード線駆動パルス、ＣＰ…チャージポンプ回路、ＲＥＣＴ…整流回路、ＶＬ…データ線電圧あるいは内部（アレー用）電源電圧、ＶＣＨ…ワード線用電圧変換回路出力電圧、φ、φ￣、ＰＡ、ＰＡ￣、ＰＢ、ＰＢ￣…ワード線用電圧変換回路用昇圧パルス、ＯＳＣ…リングオシレータ出力パルス、Ｃ、Ｃ１、Ｃ２、Ｃ３、Ｃ４、ＣＡ、ＣＢ、ＣＤ…コンデンサ、Ｒ、Ｒ１、Ｒ２…抵抗、ＱＤ１、ＱＰ、Ｑ９、Ｑ１０…ＰチャネルＭＯＳトランジスタ、ＱＴ、ＱＤ２、ＱＳ、ＱＤ、ＱＡ、ＱＢ、ＱＣ、ＱＰ、Ｑ１、Ｑ８、Ｑ１１、Ｑ１９…ＮチャネルＭＯＳトランジスタ、Ｉ１、Ｉ２５、Ｉ３０、Ｉ３３…インバータ、ＮＡ１、ＮＡ２…ＮＡＮＤ回路、ＮＯ１…ＮＯＲ回路、ＶＥＸＴ…外部電源電圧、１、３１、４０…第一のコンプリメンタリ・プッシュプル回路、２、３２…カレントミラー型プッシュプル増幅回路、３、３３…第二のコンプリメンタリ・プッシュプル回路、３０、５０…基準電圧発生回路、４１、５２…トライステート・バッファ、ＡＭＰ１、ＡＭＰ２…差動型増幅回路、ＭＢ０〜ＭＢｉ…メモリ・ブロック、６０〜６２…ワード線選択回路、７１〜７３…スイッチ、７６、７７…中間電圧発生回路（駆動回路）、Ｍ
Ａ０…メモリセルアレー、ＭＣ０…信号増幅および入出力制御回路群、ＳＡ０〜ＳＡｊ…検知増幅回路（センスアンプ）、ＩＯ０〜ＩＯｊ…入出力ゲート、６７…入出力回路。

Claims (23)

1. 第１データ線対と、第２データ線対と、前記第１及び第２データ線対に交差する複数の第１ワード線と、前記第１データ線対に接続される複数の第１メモリセルと、前記第２データ線対に接続される複数の第２メモリセルと、を含む第１メモリアレイと、
   第３データ線対と、第４データ線対と、前記第３及び第４データ線対に交差する複数の第２ワード線と、前記第３データ線対に接続される複数の第３メモリセルと、前記第４データ線対に接続される複数の第４メモリセルと、を含む第２メモリアレイと、
   前記第１データ線対に接続され、前記複数の第１ワード線のうち一つが選択されるのに応じて前記第１データ線対に読み出されたデータを第１センスアンプに出力する第１ＭＩＳＦＥＴ対と、
   前記第２データ線対に接続され、前記複数の第１ワード線のうち一つが選択されるのに応じて前記第２データ線対に読み出されたデータを第２センスアンプに出力する第２ＭＩＳＦＥＴ対と、
   前記第３データ線対に接続され、前記複数の第２ワード線のうち一つが選択されるのに応じて前記第３データ線対に読み出されたデータを前記第２センスアンプに出力する第３ＭＩＳＦＥＴ対と、
   前記第４データ線対に接続され、前記複数の第２ワード線のうち一つが選択されるのに応じて前記第４データ線対に読み出されたデータを第３センスアンプに出力する第４ＭＩＳＦＥＴ対と、
   第１列選択信号に応じて、前記第１センスアンプにおいて増幅された信号を第１信号線対に出力する第５ＭＩＳＦＥＴ対と、
   前記第１列選択信号に応じて、前記第２センスアンプにおいて増幅された信号を第２信号線対に出力する第６ＭＩＳＦＥＴ対と、
   前記第１信号線対と第１共通信号線対との間に設けられ、第１選択信号により制御される第１スイッチと、
   前記第２信号線対と第２共通信号線対との間に設けられ、第２選択信号により制御される第２スイッチと、
   前記第５ＭＩＳＦＥＴ対のゲート電極及び第６ＭＩＳＦＥＴ対のゲート電極に結合され第１列選択信号を供給する第１列選択信号線と、
   前記第１列選択信号線に結合されるＹデコーダとを具備し、
   前記第１センスアンプは、前記第１ＭＩＳＦＥＴ対から出力されるデータを増幅し、
   前記第２センスアンプは、前記第２ＭＩＳＦＥＴ対及び第３ＭＩＳＦＥＴ対のいずれか一方から出力されるデータを増幅し、
   前記第３センスアンプは、前記第１ＭＩＳＦＥＴ対から出力されるデータを増幅し、
   前記第１メモリアレイは、前記第１センスアンプと前記第２センスアンプの間に配置され、
   前記第２メモリアレイは、前記第２センスアンプと前記第３センスアンプの間に配置され、
   前記Ｙデコーダと前記第２メモリアレイの間には、他のメモリアレイは配置されず、
   前記複数の第１ワード線のうち一つが選択され、前記第１列選択信号線が選択されるのに応じて、前記第１選択信号及び前記第２選択信号が入力されることにより、前記第１共通信号線対に読み出されるデータは、前記第１データ線対、前記第１ＭＩＳＦＥＴ対、前記第５ＭＩＳＦＥＴ対、前記第１信号線対及び前記第１スイッチを介して読み出され、前記第２共通信号線対に読み出されるデータは、前記第２データ線対、前記第２ＭＩＳＦＥＴ対、前記第６ＭＩＳＦＥＴ対、前記第２信号線対及び前記第２スイッチを介して読み出されることを特徴とする半導体装置。
2. 請求項１において、
   前記第１列選択信号に応じて、前記第３センスアンプにおいて増幅された信号を第３信号線対に出力する第７ＭＩＳＦＥＴ対と、
   前記第３信号線対と前記第１及び第２共通信号線対との間に設けられ、第３選択信号により制御される第３スイッチと、を更に具備し、
   前記第７ＭＩＳＦＥＴ対のゲート電極は、前記第１列選択信号線に接続されることを特徴とする半導体装置。
3. 請求項２において、
   前記第１信号線対は、前記第１スイッチを介して前記第２共通信号線対に接続され、
   前記第２信号線対は、前記第２スイッチを介して前記第１共通信号線対に接続され、
   前記複数の第２ワード線のうち一つが選択され、前記第１列選択信号線が選択されるのに応じて、前記第２選択信号及び第３選択信号が入力されることにより、前記第１共通信号線対に読み出されるデータは、前記第３データ線対、前記第３ＭＩＳＦＥＴ対、前記第６ＭＩＳＦＥＴ対、前記第２信号線対及び前記第２スイッチを介して読み出され、前記第２共通信号線対に読み出されるデータは、前記第４データ線対、前記第４ＭＩＳＦＥＴ対、前記第７ＭＩＳＦＥＴ対、前記第３信号線対及び前記第３スイッチを介して読み出されることを特徴とする半導体装置。
4. 請求項１から３のいずれか１項において、
   前記第１メモリアレイは、前記複数の第１ワード線と交差する第５データ線対及び第６データ線対と、前記第５データ線対に接続される複数の第５メモリセルと、前記第６データ線対に接続される複数の第６メモリセルと、を更に含み、
   前記第２メモリアレイは、前記複数の第２ワード線と交差する第７データ線対及び第８データ線対と、前記第７データ線対に接続される複数の第７メモリセルと、前記第８データ線対に接続される複数の第８メモリセルと、を更に含み
   前記半導体装置は、
   前記第５データ線対に接続され、前記複数の第１ワード線のうち一つが選択されるのに応じて前記第５データ線対に読み出されたデータを第４センスアンプに出力する第８ＭＩＳＦＥＴ対と、
   前記第６データ線対に接続され、前記複数の第１ワード線のうち一つが選択されるのに応じて前記第６データ線対に読み出されたデータを第５センスアンプに出力する第９ＭＩＳＦＥＴ対と、
   前記第７データ線対に接続され、前記複数の第２ワード線のうち一つが選択されるのに応じて前記第７データ線対に読み出されたデータを前記第５センスアンプに出力する第１０ＭＩＳＦＥＴ対と、
   前記第８データ線対に接続され、前記複数の第２ワード線のうち一つが選択されるのに応じて前記第８データ線対に読み出されたデータを第３センスアンプに出力する第１１ＭＩＳＦＥＴ対と、
   第２列選択信号に応じて、前記第４センスアンプにおいて増幅された信号を前記第１信号線対に出力する第１２ＭＩＳＦＥＴ対と、
   前記第２列選択信号に応じて、前記第５センスアンプにおいて増幅された信号を前記第２信号線対に出力する第１３ＭＩＳＦＥＴ対と、を更に具備し、
   前記第１２ＭＩＳＦＥＴ対のゲート電極及び前記第１３ＭＩＳＦＥＴ対のゲート電極は、前記第２列選択信号が供給される第２列選択信号線に結合され、
   前記複数の第１ワード線が選択され、かつ、前記第２列選択信号線が選択されるのに応じて、前記第１共通信号線対に読み出されるデータは、前記第５データ線対、前記第８ＭＩＳＦＥＴ対、前記第１２ＭＩＳＦＥＴ対、前記第１信号線対及び前記第１スイッチを介して読み出され、前記第２共通信号線対に読み出されるデータは、前記第６データ線対、前記第９ＭＩＳＦＥＴ対、前記第１３ＭＩＳＦＥＴ対、前記第２信号線対及び前記第２スイッチを介して読み出されることを特徴とする半導体装置。
5. 請求項１から４のいずれか１項において、
   前記第１及び第２データ線対は、隣り合って配置されることを特徴とする半導体装置。
6. 請求項１から３のいずれか１項において、
   前記第１及び第２データ線対は、隣り合って配置され、
   前記第３及び第４データ線対は、隣り合って配置されることを特徴とする半導体装置。
7. 請求項４において、
   前記第１及び第２データ線対は、隣り合って配置され、
   前記第２及び第５データ線対は、隣り合って配置され、
   前記第５及び第６データ線対は、隣り合って配置されることを特徴とする半導体装置。
8. 請求項１から７のいずれか１項において、
   前記第１センスアンプ乃至前記第３センスアンプのそれぞれは、そのゲートとドレインが交差結合された一対のＰ型ＭＩＳＦＥＴと、そのゲートとドレインが交差結合される一対のＮ型ＭＩＳＦＥＴを含むことを特徴とする半導体装置。
9. 請求項１から８のいずれか１項において、
   前記第１メモリアレイ内において前記第１データ線対は交差が無く、前記第２データ線は交差を有することを特徴とする半導体装置。
10. 請求項１から９のいずれか１項において、
    前記第１センスアンプで増幅されたデータをそのゲート電極に受ける第１４ＭＩＳＦＥＴ対と、前記第２センスアンプで増幅されたデータをそのゲート電極に受ける第１５ＭＩＳＦＥＴ対を更に具備し、
    前記第５ＭＩＳＦＥＴ対は、前記第１４ＭＩＳＦＥＴ対により電圧差から電流差に変換されたデータを前記第１信号線対に出力し、
    前記第６ＭＩＳＦＥＴ対は、前記第１５ＭＩＳＦＥＴ対により電圧差から電流差に変換されたデータを前記第２信号線対に出力することを特徴とする半導体装置。
11. 請求項１から１０のいずれか１項において、
    前記半導体装置は、前記第１センスアンプと書き込みゲートを介して接続される第４信号線対を更に具備し、
    読み出し動作時において読み出されるべきデータは、前記第１信号線対を介して伝達され、
    書き込み動作時において書き込まれるべきデータは、前記第４信号線対を介して伝達されることを特徴とする半導体装置。
12. 第１データ線対と、第２データ線対と、前記第１及び第２データ線対に交差する複数の第１ワード線と、前記第１データ線対に接続される複数の第１メモリセルと、前記第２データ線対に接続される複数の第２メモリセルと、を含む第１メモリアレイと、
    第３データ線対と、第４データ線対と、前記第３及び第４データ線対に交差する複数の第２ワード線と、前記第３データ線対に接続される複数の第３メモリセルと、前記第４データ線対に接続される複数の第４メモリセルと、を含む第２メモリアレイと、
    前記第１データ線対に接続され、前記複数の第１ワード線のうち一つが選択されるのに応じて前記第１データ線対に読み出されたデータを第１センスアンプに出力する第１ＭＩＳＦＥＴ対と、
    前記第２データ線対に接続され、前記複数の第１ワード線のうち一つが選択されるのに応じて前記第２データ線対に読み出されたデータを第２センスアンプに出力する第２ＭＩＳＦＥＴ対と、
    前記第３データ線対に接続され、前記複数の第２ワード線のうち一つが選択されるのに応じて前記第３データ線対に読み出されたデータを前記第２センスアンプに出力する第３ＭＩＳＦＥＴ対と、
    前記第４データ線対に接続され、前記複数の第２ワード線のうち一つが選択されるのに応じて前記第４データ線対に読み出されたデータを第３センスアンプに出力する第４ＭＩＳＦＥＴ対と、
    第１列選択信号に応じて、前記第１センスアンプにおいて増幅された信号を第１信号線対に出力する第５ＭＩＳＦＥＴ対と、
    前記第１列選択信号に応じて、前記第２センスアンプにおいて増幅された信号を第２信号線対に出力する第６ＭＩＳＦＥＴ対と、
    前記第１信号線対と第１共通信号線対との間に設けられ、第１選択信号により制御される第１スイッチと、
    前記第２信号線対と第２共通信号線対との間に設けられ、第２選択信号により制御される第２スイッチと、
    前記第５ＭＩＳＦＥＴ対のゲート電極及び第６ＭＩＳＦＥＴ対のゲート電極に結合され第１列選択信号を供給する第１列選択信号線と、
    前記第１列選択信号線に結合されるＹデコーダとを具備し、
    前記第１センスアンプは、前記第１ＭＩＳＦＥＴ対から出力されるデータを増幅し、
    前記第２センスアンプは、前記第２ＭＩＳＦＥＴ対及び第３ＭＩＳＦＥＴ対のいずれか一方から出力されるデータを増幅し、
    前記第３センスアンプは、前記第１ＭＩＳＦＥＴ対から出力されるデータを増幅し、
    前記第１メモリアレイは、前記第１センスアンプと前記第２センスアンプの間に配置され、
    前記第２メモリアレイは、前記第２センスアンプと前記第３センスアンプの間に配置され、
    前記第３センスアンプは、他のデータ線対に接続されず、
    前記複数の第１ワード線のうち一つが選択され、前記第１列選択信号線が選択されるのに応じて、前記第１選択信号及び前記第２選択信号が入力されることにより、前記第１共通信号線対に読み出されるデータは、前記第１データ線対、前記第１ＭＩＳＦＥＴ対、前記第５ＭＩＳＦＥＴ対、前記第１信号線対及び前記第１スイッチを介して読み出され、前記第２共通信号線対に読み出されるデータは、前記第２データ線対、前記第２ＭＩＳＦＥＴ対、前記第６ＭＩＳＦＥＴ対、前記第２信号線対及び前記第２スイッチを介して読み出されることを特徴とする半導体装置。
13. 請求項１２において、
    前記第１列選択信号に応じて、前記第３センスアンプにおいて増幅された信号を第３信号線対に出力する第７ＭＩＳＦＥＴ対と、
    前記第３信号線対と前記第１及び第２共通信号線対との間に設けられ、第３選択信号により制御される第３スイッチと、を更に具備し、
    前記第７ＭＩＳＦＥＴ対のゲート電極は、前記第１列選択信号線に接続されることを特徴とする半導体装置。
14. 請求項１３において、
    前記第１信号線対は、前記第１スイッチを介して前記第２共通信号線対に接続され、
    前記第２信号線対は、前記第２スイッチを介して前記第１共通信号線対に接続され、
    前記複数の第２ワード線のうち一つが選択され、前記第１列選択信号線が選択されるのに応じて、前記第２選択信号及び第３選択信号が入力されることにより、前記第１共通信号線対に読み出されるデータは、前記第３データ線対、前記第３ＭＩＳＦＥＴ対、前記第６ＭＩＳＦＥＴ対、前記第２信号線対及び前記第２スイッチを介して読み出され、前記第２共通信号線対に読み出されるデータは、前記第４データ線対、前記第４ＭＩＳＦＥＴ対、前記第７ＭＩＳＦＥＴ対、前記第３信号線対及び前記第３スイッチを介して読み出されることを特徴とする半導体装置。
15. 請求項１２から１４のいずれか１項において、
    前記第１メモリアレイは、前記複数の第１ワード線と交差する第５データ線対及び第６データ線対と、前記第５データ線対に接続される複数の第５メモリセルと、前記第６データ線対に接続される複数の第６メモリセルと、を更に含み、
    前記第２メモリアレイは、前記複数の第２ワード線と交差する第７データ線対及び第８データ線対と、前記第７データ線対に接続される複数の第７メモリセルと、前記第８データ線対に接続される複数の第８メモリセルと、を更に含み
    前記半導体装置は、
    前記第５データ線対に接続され、前記複数の第１ワード線のうち一つが選択されるのに応じて前記第５データ線対に読み出されたデータを第４センスアンプに出力する第８ＭＩＳＦＥＴ対と、
    前記第６データ線対に接続され、前記複数の第１ワード線のうち一つが選択されるのに応じて前記第６データ線対に読み出されたデータを第５センスアンプに出力する第９ＭＩＳＦＥＴ対と、
    前記第７データ線対に接続され、前記複数の第２ワード線のうち一つが選択されるのに応じて前記第７データ線対に読み出されたデータを前記第５センスアンプに出力する第１０ＭＩＳＦＥＴ対と、
    前記第８データ線対に接続され、前記複数の第２ワード線のうち一つが選択されるのに応じて前記第８データ線対に読み出されたデータを第３センスアンプに出力する第１１ＭＩＳＦＥＴ対と、
    第２列選択信号に応じて、前記第４センスアンプにおいて増幅された信号を前記第１信号線対に出力する第１２ＭＩＳＦＥＴ対と、
    前記第２列選択信号に応じて、前記第５センスアンプにおいて増幅された信号を前記第２信号線対に出力する第１３ＭＩＳＦＥＴ対と、を更に具備し、
    前記第１２ＭＩＳＦＥＴ対のゲート電極及び前記第１３ＭＩＳＦＥＴ対のゲート電極は、前記第２列選択信号が供給される第２列選択信号線に結合され、
    前記複数の第１ワード線が選択され、かつ、前記第２列選択信号線が選択されるのに応じて、前記第１共通信号線対に読み出されるデータは、前記第５データ線対、前記第８ＭＩＳＦＥＴ対、前記第１２ＭＩＳＦＥＴ対、前記第１信号線対及び前記第１スイッチを介して読み出され、前記第２共通信号線対に読み出されるデータは、前記第６データ線対、前記第９ＭＩＳＦＥＴ対、前記第１３ＭＩＳＦＥＴ対、前記第２信号線対及び前記第２スイッチを介して読み出されることを特徴とする半導体装置。
16. 請求項１２から１５のいずれか１項において、
    前記第１及び第２データ線対は、隣り合って配置されることを特徴とする半導体装置。
17. 請求項１２から１４のいずれか１項において、
    前記第１及び第２データ線対は、隣り合って配置され、
    前記第３及び第４データ線対は、隣り合って配置されることを特徴とする半導体装置。
18. 請求項１５において、
    前記第１及び第２データ線対は、隣り合って配置され、
    前記第２及び第５データ線対は、隣り合って配置され、
    前記第５及び第６データ線対は、隣り合って配置されることを特徴とする半導体装置。
19. 請求項１２から１８のいずれか１項において、
    前記第１センスアンプ乃至前記第３センスアンプのそれぞれは、そのゲートとドレインが交差結合された一対のＰ型ＭＩＳＦＥＴと、そのゲートとドレインが交差結合される一対のＮ型ＭＩＳＦＥＴを含むことを特徴とする半導体装置。
20. 請求項１２から１９のいずれか１項において、
    前記第１メモリアレイ内において前記第１データ線対は交差が無く、前記第２データ線は交差を有することを特徴とする半導体装置。
21. 請求項１２から２０のいずれか１項において、
    前記第１センスアンプで増幅されたデータをそのゲート電極に受ける第１４ＭＩＳＦＥＴ対と、前記第２センスアンプで増幅されたデータをそのゲート電極に受ける第１５ＭＩＳＦＥＴ対を更に具備し、
    前記第５ＭＩＳＦＥＴ対は、前記第１４ＭＩＳＦＥＴ対により電圧差から電流差に変換されたデータを前記第１信号線対に出力し、
    前記第６ＭＩＳＦＥＴ対は、前記第１５ＭＩＳＦＥＴ対により電圧差から電流差に変換されたデータを前記第２信号線対に出力することを特徴とする半導体装置。
22. 請求項１２から２１のいずれか１項において、
    前記半導体装置は、前記第１センスアンプと書き込みゲートを介して接続される第４信号線対を更に具備し、
    読み出し動作時において読み出されるべきデータは、前記第１信号線対を介して伝達され、
    書き込み動作時において書き込まれるべきデータは、前記第４信号線対を介して伝達されることを特徴とする半導体装置。
23. 請求項１から２１のいずれか１項において、
    前記複数の第１メモリセル及び前記複数の第２メモリセルは、一つのトランジスタと一つのキャパシタを有することを特徴とする半導体装置。