JP3784599B2

JP3784599B2 - Image reduction / enlargement device

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Publication number: JP3784599B2
Application number: JP2000010960A
Authority: JP
Inventors: 俊行前川
Original assignee: Digital Electronics Corp
Current assignee: Schneider Electric Japan Holdings Ltd
Priority date: 2000-01-19
Filing date: 2000-01-19
Publication date: 2006-06-14
Anticipated expiration: 2020-01-19
Also published as: JP2001203884A

Description

【０００１】
【発明の属する技術分野】
本発明は、入力画像を縮小および拡大して同一の画面上に表示させることに係り、詳しくは、拡大画像の画質を向上させるようにした画像縮小／拡大方法およびその装置に関するものである。
【０００２】
【従来の技術】
従来、ビデオキャプチャー装置などの画像合成装置においては、外部から入力されたビデオ画像を取り込んで、表示装置に表示されている表示画像上に重畳して表示する際に、ビデオ画像のデジタルデータを一旦画像メモリに蓄えた後、所定の表示タイミングで表示装置に表示された表示画像上に設けられたウインドウに表示する。このような装置において、ビデオ画像を縮小して表示する場合、図４に示すような構成が用いられる。
【０００３】
この構成においては、ビデオカメラ２１から出力された、例えばＮＴＳＣ方式やＰＡＬ方式のビデオ信号は、ビデオデコーダ２２で処理される。ここでは、ビデオ信号から同期信号と画像信号とが分離され、その画像信号がデジタル信号に変換される。そのデジタルの画像データは、水平方向縮小処理回路２３で水平方向にのみ縮小処理（例えば１／３縮小）が施され、バッファとしてのＦＩＦＯ(First In First out)メモリ２４に一旦書き込まれた後、画像メモリ２５に書き込まれる。
【０００４】
画像データが画像メモリ２５に書き込まれる前に水平方向にのみ縮小処理が施されるのは、次の理由による。例えば、１ラインが１６ドットからなる画像データを一旦画像メモリ２５に書き込んだ後、読み出してから縮小しようとすると、画像メモリ２５は、１ラインについて１６ドットを書き込むことができる容量と、表示のタイミングに合うような速度で動作する性能とが必要になる。しかしながら、読み出された画像データを例えば１／４に縮小すると、結果的には４ドットのみが表示に供されることになるので、画像メモリ２５の性能を高めてまで多いデータ量を書き込んでも無駄になるデータが多いという不都合がある。
【０００５】
一般に、画像メモリのアクセスバンド幅は、ライン当たりのドット数×動作速度で定められるので、アクセスバンド幅を大きくしないためには、ドット数または／および動作速度を制限する必要がある。そこで、通常、メモリへの書き込みの前に画像データを予め水平方向に縮小することによって、ドット数および動作速度を低下させて、アクセスバンド幅を小さくしている。
【０００６】
画像メモリ２５から読み出された画像データは、垂直方向縮小処理回路２６で垂直方向にのみ縮小処理（例えば１／３縮小）が施された後、表示装置２７の表示部２７ａに表示されている表示画像上に縮小画像として表示される。
【０００７】
また、同一の表示画像上に、縮小画像とともに拡大画像を表示させる場合は、次のようにして処理が行われる。例えば、入力画像を２倍に拡大する場合、画像メモリ２５から読み出された縮小画像（水平方向に１／３縮小）に対し、水平／垂直方向拡大処理回路２８で水平方向に６倍に拡大されるとともに、垂直方向に２倍に拡大される。そして、このように拡大処理が施された拡大画像データは、垂直方向縮小処理回路２６からの縮小画像データと同様に、表示画像上に拡大画像として表示される。
【０００８】
【発明が解決しようとする課題】
ところが、上記の構成では、画像メモリ２５に蓄えられた画像データは、入力画像に対し縮小率に比例して水平方向の情報量が少なくなっているので、これを基に得られた拡大画像（等倍画像も含む）は、入力画像に対し情報量が大幅に欠落した状態となって画質が低いという不都合がある。
【０００９】
また、画像メモリ２５から読み出された縮小画像データをＣＰＵに取り込んで所望の画像処理を行う場合も、縮小画像データの情報量が少ないために、画像処理によって得られた画像の品位が低いという不都合がある。
【００１０】
本発明は、上記の事情に鑑みてなされたものであって、入力画像から縮小画像とともに同一画面上に表示させる拡大画像を得る場合に、拡大画像の画質の向上を図ることを目的としている。
【００１１】
【課題を解決するための手段】
本発明の画像縮小／拡大装置は、入力画像の縮小画像および拡大画像を同一の画面上に表示させるための画像縮小／拡大装置であって、入力画像のデータを予め水平方向に縮小してからメモリに書き込むとともに、該入力画像のデータをそのまま上記メモリに書き込み、該メモリに記憶された縮小画像のデータを読み出して垂直方向に縮小するとともに、上記メモリに記憶された上記入力画像のデータを読み出して水平方向および垂直方向に拡大することを基本としている。
【００１２】
上記の基本構成では、水平方向に縮小された縮小画像のデータは、メモリに書き込まれて読み出された後に垂直方向に縮小されるが、拡大されない。一方、そのままメモリに書き込まれた入力画像のデータは、メモリから読み出された後に水平方向および垂直方向に拡大される。このように、拡大画像は、情報量が失われていない元の入力画像のデータを基に得られるので、その画質は、拡大率に比例して劣化するのみである。また、等倍拡大の場合は、入力画像と同じ画質が維持される。
【００１３】
本発明の画像縮小／拡大装置は、入力画像の縮小画像および拡大画像を同一の画面上に表示させるための画像縮小／拡大装置であって、上記の課題を解決するために、画像データを記憶するメモリ手段と、上記入力画像を水平方向に縮小する第１縮小手段と、上記入力画像のデータと上記第１縮小手段によって縮小された縮小画像のデータとを上記メモリ手段の異なる領域に書き込むとともに、それらを個別に読み出す書込／読出制御手段と、上記書込／読出制御手段によって読み出された上記縮小画像のデータを垂直方向に縮小する第２縮小手段と、上記書込／読出制御手段によって読み出された上記入力画像のデータを水平方向および垂直方向に拡大する拡大手段とを備え、さらに、上記書込／読出制御手段が下記のように構成されていることを特徴としている。
【００１４】
すなわち、上記書込／読出制御手段は、上記縮小画像のデータおよび上記入力画像のデータのうち一方を選択データ選択手段と、上記縮小画像のデータを上記メモリ手段に書き込むためのアドレスおよび上記入力画像のデータを上記メモリ手段に書き込むためのアドレスのうち一方を選択する書込アドレス選択手段と、該書込アドレス選択手段からのアドレスおよび上記メモリ手段からの画像データの読み出しのためのアドレスのうち一方を選択するアドレス選択手段と、上記データ選択手段および上記書込アドレス選択手段の選択動作を制御するための制御信号および上記アドレス選択手段の選択動作を制御するための制御信号を単一のクロック信号をカウントすることによって得られる複数ビットの出力値に基づいて生成する選択制御手段とを有している。
【００１５】
上記の構成では、第１縮小手段によって水平方向に縮小された縮小画像のデータと、入力画像のデータとがメモリ手段に書き込まれる。メモリ手段から読み出された縮小画像のデータは、第２縮小手段で垂直方向に縮小されることによって、水平および垂直方向の双方に縮小されたデータとなる。一方、メモリ手段から読み出された入力画像のデータは、拡大手段によって水平および垂直方向に拡大される。このように、サイズが変更されないままの状態（情報量が失われていない状態）で一旦メモリ手段に書き込まれた入力画像のデータを基に拡大画像を得ているので、拡大画像の画質は、拡大率に比例して劣化するのみである。また、等倍拡大の場合は、入力画像と同じ画質が維持される。
【００１６】
縮小画像のデータおよび入力画像のデータは、データ選択手段で選択されてメモリ手段に与えられる。また、縮小画像および入力画像のデータをそれぞれメモリ手段に書き込むためのアドレスは、書込アドレス選択手段で選択されたメモリ手段に与えられる。これによって、縮小画像および入力画像のデータは選択的にメモリ手段に書き込まれる。さらに、書き込みのためのアドレスおよび読み出しのためのアドレスは、アドレス選択手段で選択されてメモリ手段に与えられる。これによって、画像データの書き込みと読み出しとが選択的に行われる。
【００１７】
データ選択手段および書込アドレス選択手段の選択動作を制御するための制御信号およびアドレス選択手段の選択動作を制御するための制御信号は、選択制御手段によって、単一のクロック信号をカウントすることによって得られる複数ビットの出力値に基づいて生成される。そして、このような複数ビットの信号をそのまま、または適宜論理演算して用いることによって制御信号が得られる。
【００１８】
クロック信号のカウントは、例えば、３ビットバイナリカウンタで行われる。後述する表１に示すように、そのカウンタの最上位ビットの出力値（Ｑ₂）が“０”であるときに、入力画像のデータがデータ選択手段によって選択されるとともに、そのデータを書き込むためのアドレスが書込アドレス手段によって選択される。一方、カウンタの最上位ビットの出力値が“１”であるときに、縮小画像のデータがデータ選択手段によって選択されるとともに、そのデータを書き込むためのアドレスが書込アドレス手段によって選択される。また、カウンタの最下位ビット（Ｑ₀）と中位ビット（Ｑ₁）との論理和否定を得ることによって、アドレス選択手段の選択動作を制御するための制御信号が得られる。
【００１９】
このように、単一のクロック信号に基づいて制御信号を生成しているので、特別な信号を与える必要がなく、また、カウンタなどの一般的な回路で選択制御手段を構成することができる。
【００２０】
【発明の実施の形態】
本発明の実施の一形態について図１ないし図３に基づいて説明すれば、以下の通りである。
【００２１】
本実施の形態では、縮小／拡大装置がビデオキャプチャー装置に組み込まれた構成について説明する。
【００２２】
本実施の形態に係るビデオキャプチャー装置は、図１に示すように、ビデオカメラ１、ビデオデコーダ２、画像メモリ３および縮小／拡大装置４を備えている。
【００２３】
ビデオカメラ１としては、白黒で画像を撮影する産業用のビデオカメラが用いられる。ビデオデコーダ２は、ビデオカメラ１から出力されたアナログのＮＴＳＣ方式やＰＡＬ方式といったビデオ信号（コンポジットビデオ信号）から抽出された画像信号のデジタルへの変換、ビデオ信号からの水平同期信号および垂直同期信号の分離等を行う装置である。
【００２４】
メモリ（メモリ手段）としての画像メモリ３は、白黒画像のデータを蓄える半導体メモリ（ビデオＲＡＭ等）であって、画像データを後述する書込／読出制御部４４による制御で書き込みおよび読み出すようになっている。また、画像メモリ３は、後述する縮小画像データと、入力画像データとを別個の領域に格納するようになっている。
【００２５】
なお、以下の説明では、縮小画像データおよび入力画像データ（元画像データ）について、それらに限定されない場合は、単に画像データと称する。
【００２６】
画像メモリ３への書き込みに用いられるアドレスは、１ライン分の画像データに割り当てられた下位の１０ビットと、各ラインに割り当てられた上位の９ビット（このうちの１ビットは奇数フィールドと偶数フィールドとを区別するために設けられる）と、縮小画像データと元画像データとを区別するための最上位の１ビットとによって構成されている。下位の１０ビットは、１ラインにおける各ドットに対応したドットクロックをカウントするカウンタによって生成される。一方、上位の９ビットのうちの８ビットは、水平同期信号をカウントするカウンタによって生成される。最上位の１ビットは、例えば、後述のカウンタ４４ｅの出力端子Ｑ₂からの出力値が利用される。
【００２７】
画像メモリ３への読み出しに用いられるアドレスは、予め別途用意されており、後述するウインドウ制御信号ＷＩＮＤＳＰが“１”であるときに、アクセス毎にインクリメントされて画像メモリ３に与えられる。
【００２８】
縮小／拡大装置４は、水平方向縮小処理回路４１、ＦＩＦＯメモリ４２・４３、書込／読出制御部４４および縮小／拡大部４５とを備えている。
【００２９】
水平方向縮小処理回路４１は、ビデオデコーダ２からの画像データを水平方向（水平走査方向）に縮小する回路である。縮小の方法としては、例えば、入力画像データを用いて、隣接する画素データに適当に重み付けされた係数を乗算した値を加算して元の画素数より少ない新たな画素データを生成する方法が挙げられる。また、水平方向縮小処理回路４１は、１水平走査期間内の有効表示期間において各画素が供給されるタイミングに同期したドットクロックを出力し、ＦＩＦＯメモリ４２に与える。なお、このドットクロックは、水平方向縮小処理回路４１の外部（例えば、ビデオデコーダ）で生成してもよい。
【００３０】
ＦＩＦＯメモリ４２は、水平方向縮小処理回路４１から出力される縮小画像データを書き込まれた順に読み出すバッファメモリである。このＦＩＦＯメモリ４２は、画像メモリ３からの画像データの読み出しを優先させるために、後述の書込／読出制御部４４によって、水平方向縮小処理回路４１から出力される縮小画像データの画像メモリ３への読み出しのタイミングが制御される。一方、ＦＩＦＯメモリ４３は、ビデオデコーダ２からの入力画像データを書き込まれた順に読み出すバッファメモリであり、ＦＩＦＯメモリ４２と同様の目的で、書込／読出制御部４４によって、入力画像データの画像メモリ３への読み出しのタイミングが制御される。
【００３１】
書込／読出制御手段としての書込／読出制御部４４は、画像データの画像メモリ３への書き込みおよび読み出しを制御するために設けられている。具体的には、書込／読出制御部４４は、ＦＩＦＯメモリ４２からの縮小画像データおよびＦＩＦＯメモリ４３からの入力画像データを画像メモリ３に独立したタイミングで書き込ませる一方、書き込みと独立したタイミングで上記の両画像データを読み出すようにメモリ制御を行う。書込／読出制御部４４については、後にさらに詳しく説明する。
【００３２】
縮小／拡大部４５は、垂直方向縮小処理回路４５ａおよび水平垂直方向拡大処理回路４５ｂにより構成されている。垂直方向縮小処理回路４５ａは、水平方向縮小処理回路４１とは異なり、画像メモリ３から読み出された縮小画像データを垂直方向（垂直走査方向）に縮小する回路である。水平垂直方向拡大処理回路４５ｂは、画像メモリ３から読み出された入力画像データを水平方向および垂直方向に同じ倍率（等倍を含む）で拡大する回路である。拡大の方法としては、例えば、入力画像データを用いて、隣接する画素データに適当に重み付けされた係数を乗算した値を加算して隣接する画素データ間に補間すべきデータを生成する方法が挙げられる。
【００３３】
書込／読出制御部４４は、図２に示すように、データセレクタ４４ａ〜４４ｄ、カウンタ４４ｅ、ＮＡＮＤゲート４４ｆ、ＮＯＲゲート４４ｇ・４４ｈ、インバータ４４ｉ、ＯＲゲート４４ｊおよびバッファ４４ｋを備えている。
【００３４】
書込アドレス選択手段としてのデータセレクタ４４ａは、縮小データ書込用アドレスおよび元画像データ書込用アドレスのうちいずれか一方を選択して出力する回路である。このデータセレクタ４４ａは、制御端子Ｓに入力される制御信号が“１”であるときに縮小画像データ書込用アドレスを出力端子Ｙから出力する一方、制御信号が“０”であるときに元画像データ書込用アドレスを出力端子Ｙから出力する。
【００３５】
アドレス選択手段としてのデータセレクタ４４ｂは、ウインドウ用（表示用）アドレスおよびデータセレクタ４４ａから出力された書込用アドレスのうちいずれか一方選択して出力する回路である。ウインドウ用アドレスは、縮小および拡大画像を後述するウインドウに表示するために、画像メモリ３から画像データを読み出す際の読出用アドレスである。上記のデータセレクタ４４ｂは、制御端子Ｓに入力される制御信号が“１”であるときにウインドウ用アドレスを出力端子Ｙから出力する一方、制御信号が“０”であるときにデータセレクタ４４ａからの書込用アドレスを出力端子Ｙから出力する。
【００３６】
データ選択手段としてのデータセレクタ４４ｃは、ＦＩＦＯメモリ４２からの縮小画像データおよびＦＩＦＯメモリ４３からの入力（元）画像データのうちいずれか一方を選択して出力する回路である。このデータセレクタ４４ｃは、制御端子Ｓに入力される制御信号が“１”であるときに縮小画像データを出力端子Ｙから出力する一方、制御信号が“０”であるときに元画像データを出力端子Ｙから出力する。
【００３７】
データセレクタ４４ｄは、ＦＩＦＯメモリ４２の空き端子ＥＭＰＴＹからの空き信号と、ＦＩＦＯメモリ４３の空き端子ＥＭＰＴＹからの空き信号とを選択して出力する回路である。このデータセレクタ４４ｄは、制御端子Ｓに入力される制御信号が“１”であるときにＦＩＦＯメモリ４２からの空き信号を出力端子Ｙから出力する一方、制御信号が“０”であるときにＦＩＦＯメモリ４３からの空き信号を出力端子Ｙから出力する。
【００３８】
カウンタ４４ｅは、３ビットバイナリカウンタであり、外部から供給されるクロックＣＬＫをカウントする。このカウンタ４４ｅは、カウント値の最下位ビットを出力する出力端子Ｑ₀と、カウント値の中位ビットを出力する出力端子Ｑ₁と、カウント値の最上位ビットを出力する出力端子Ｑ₂とを有している。出力端子Ｑ₂からの最上位ビットは、それぞれデータセレクタ４４ａ・４４ｃ・４４ｄに制御信号として与えられる。出力端子Ｑ₀からの最下位ビットおよび出力端子Ｑ₁からの中位ビットは、ＮＡＮＤゲート４４ｆに入力される。ＮＡＮＤゲート４４ｆの出力は、データセレクタ４４ｂに制御信号として与えられるとともに、ウインドウ表示のためのウインドウ制御信号ＷＩＮＤＳＰとして表示装置５（図１参照）に出力される。上記のカウンタ４４ｅおよびＮＡＮＤゲート４４ｆは、選択制御手段を構成している。
【００３９】
なお、上記のような制御信号（制御タイミング）を生成するには、カウンタが適しているが、同様な機能を有しておれば、カウンタに限らず、レジスタなどを用いてもよい。
【００４０】
ＮＡＮＤゲート４４ｆからの制御信号（ウインドウ制御信号ＷＩＮＤＳＰ）は、表１および図３に示すように、カウント値が３および７のときに“０”となり、カウント値が０，１，２，４，５および６のときに“１”となる。したがって、カウント値が３および７のときにデータセレクタ４４ａからの書込用アドレスが画像メモリ３に出力される一方、カウント値がそれ以外のときにウインドウ用アドレスが画像メモリ３に出力される。したがって、期間Ｔ_Rでウインドウ用の画像データが画像メモリ３から出力される。
【００４１】
また、カウント値が３のとき（期間Ｔ_W1）、データセレクタ４４ａ・４４ｃに与えられる制御信号が“０”となって、元画像データが画像メモリ３に書き込まれる。一方、カウント値が７のとき（期間Ｔ_W2）、データセレクタ４４ａ・４４ｃに与えられる制御信号が“１”となって、縮小画像データが画像メモリ３に書き込まれる。
【００４２】
【表１】

【００４３】
カウンタ４４ｅの出力端子Ｑ₂からの出力およびＮＡＮＤゲート４４ｆからの出力は、ＮＯＲゲート４４ｈに入力される。負論理のＮＯＲゲート４４ｈは、これらの論理和否定を出力して、ＦＩＦＯメモリ４３の読出制御端子ＲＤに与える。また、カウンタ４４ｅの出力端子Ｑ₂からの出力は、インバータ４４ｉで反転された後、ＮＡＮＤゲート４４ｆからの出力とともにＮＯＲゲート４４ｇに入力される。負論理のＮＯＲゲート４４ｇは、これらの論理和否定を出力して、ＦＩＦＯメモリ４２の読出制御端子ＲＤに与える。
【００４４】
これにより、表１に示すように、ＦＩＦＯメモリ４３は、カウント値が３のときに読出制御端子ＲＤの入力値が“１”となって書き込まれた元画像データを出力端子ＯＵＴから読み出す。一方、ＦＩＦＯメモリ４２は、カウント値が７のときに読出制御端子ＲＤの入力値が“１”となって書き込まれた縮小画像データを読み出す。また、ＦＩＦＯメモリ４２は、水平方向縮小処理回路４１によって作成された前述のドットクロックが書込制御端子ＷＲに入力されており、そのドットクロックのタイミングで入力端子ＩＮに入力された縮小画像データを１ドットずつ書き込む。一方、ＦＩＦＯメモリ４３は、１水平走査期間内の有効表示期間において各画素データが供給されるタイミングに同期した前述のドットクロック（例えば、ビデオデコーダで生成される）が書込制御端子ＷＲに入力されており、そのドットクロックのタイミングで元画像データを１ドットずつ書き込む。
【００４５】
データセレクタ４４ｄからの出力およびＮＡＮＤゲート４４ｆからの出力は、ＯＲゲート４４ｊに入力される。負論理のＯＲゲート４４ｊは、これらの論理和を画像メモリ３への書込制御信号として出力する。これにより、画像メモリ３は、書込制御端子ＷＥ^*に“０”の書込制御信号が入力されると、書込アドレスで指定された番地に、データセレクタ４４ｃからデータ入力端子ＤＡＴＡに入力された画像データを書き込む。データセレクタ４４ｃとデータ入力端子ＤＡＴＡとの間には、３ステートのバッファ４４ｋが設けられており、書込制御信号が“０”の期間にのみ、データセレクタ４４ｃからの画像データを出力する。
【００４６】
続いて、上記のように構成されるビデオキャプチャー装置における画像の処理動作について説明する。以下の説明では、入力画像を１／３に縮小した画像と、入力画像を２倍に拡大した画像を同一の表示画面にキャプチャー表示（ウインドウ表示）する例について説明する。
【００４７】
まず、ビデオカメラ１に取り込まれた画像は、ビデオ信号としてビデオデコーダ２に出力される。ビデオデコーダ２では、ビデオ信号から画像信号が抽出されるとともにデジタル化される。その画像データは、縮小／拡大装置４に入力される。
【００４８】
縮小／拡大装置４では、入力画像データすなわち元画像データが、水平方向縮小処理回路４１によって水平方向に１／３倍に縮小されてＦＩＦＯメモリ４２に書き込まれる一方、そのままＦＩＦＯメモリ４３に書き込まれる。ＦＩＦＯメモリ４２に書き込まれた縮小画像データおよびＦＩＦＯメモリ４３に書き込まれた元画像データは、書込／読出制御部４４によって順次読み出されて、図３に示すウインドウ制御信号ＷＩＮＤＳＰが“０”であるときに画像メモリ３に書き込まれる。
【００４９】
画像メモリ３に書き込まれた縮小画像データおよび元画像データは、書込／読出制御部４４によって、ウインドウ制御信号ＷＩＮＤＳＰが“１”であるときに、ウインドウ用アドレスで指定された画像データが画像メモリ３から読み出されていく。読み出された画像データは、縮小／拡大部４５に入力される。縮小／拡大部４５では、縮小画像データが垂直方向縮小処理回路４５ａで垂直方向に１／３に縮小される一方、元画像データが水平垂直方向拡大処理回路４５ｂで水平および垂直方向に２倍ずつ拡大される。
【００５０】
上記の１／３縮小画像および２倍拡大画像は、ともに表示装置５に送出される。表示装置５では、表示部５ａの全面に表示された画像上の予め定められた領域に設けられたウインドウに１／３縮小画像が表示される一方、同様にして異なる領域に設けられたウインドウに２倍拡大画像が表示される。
【００５１】
以上のように、本実施の形態に係るビデオキャプチャー装置では、縮小／拡大装置４を備えることによって、縮小画像データだけでなく元画像データも画像メモリ３に書き込まれる。それゆえ、拡大画像が画像メモリ３から読み出された元画像データを基に得られるので、拡大画像の画質は、拡大率に比例して劣化するのみである。また、等倍拡大の場合は、入力画像と同じ画質を維持することができる。それゆえ、一部の情報量が元画像データから失われた縮小画像データを基に得られた従来の拡大画像に比べて拡大画像の画質を向上させることができる。
【００５２】
また、画像メモリ３から出力された元画像データを画像処理のためにＣＰＵに送出すれば、やはり情報量の欠けていない元画像データに基づいて画像処理が行われることになるので、高品位の処理画像を得ることができる。
【００５３】
従来の構成（図４参照）では、図示しないが、縮小画像データの書込用アドレスとウインドウ用アドレスとを選択して出力するためにデータセレクタ４４ｂが必要であるが、元画像データを書き込まないので本実施の形態で用いたデータセレクタ４４ａ・４４ｃ・４４ｄを必要としない。このため、データセレクタ４４ｂを制御するには、２ビットバイナリカウンタと、ＮＡＮＤゲートとを備えておればよいことになる。これに対し、本実施の形態の縮小／拡大装置４においては、縮小画像データおよび元画像データのうち一方を選択して書き込むために、データセレクタ４４ａ・４４ｃ・４４ｄが必要となるが、これらを制御するためにはカウンタ４４ｅ（３ビットバイナリカウンタ）の最上位ビット出力が用いられる。それゆえ、データセレクタ４４ａ・４４ｃ・４４ｄを制御するために特別な回路や信号を用意する必要がなく、かつ共通の回路でデータセレクタ４４ｂをも制御することができる。したがって、縮小／拡大装置４を比較的簡素に構成することができる。
【００５４】
なお、本実施の形態では、１つのビデオカメラ１からの入力画像に基づいて縮小画像および拡大画像を得て同一の画面上に表示させる例について説明したが、複数のビデオカメラからの入力画像を基に得られた縮小画像および拡大画像を同一の画面上に併せて表示させてもよい。この場合、特開平１１−３２３２６号公報に開示された手法を用いて、各ビデオカメラ（チャンネル）からの画像データを切り替えて画像メモリ３に書き込む。また、縮小／拡大装置４の前に切替回路を設けることによって、各チャンネルで縮小／拡大装置４を共有化することができる。
【００５５】
また、複数チャンネルからの画像データを画像メモリ３に書き込む場合、各チャンネルを区別するために、アドレスにおける前述の最上位ビットより上位に１または複数のビットを追加する必要がある。例えば、２チャンネルの場合では、１ビットを追加して、最上位の２ビットによって２チャンネルの区別と各チャンネルにおける拡大・縮小の区別とを行う。また、４チャンネルの場合では、２ビットを追加して、最上位の３ビットによって４チャンネルの区別と各チャンネルにおける拡大・縮小の区別とを行う。
【００５６】
上記のようなアドレス設定で各チャンネル毎にメモリ空間を用意しておくのは、メモリ容量を多く要することになる。そこで、特定のチャンネルで縮小または拡大画像が不要である場合は、別途アドレスレジスタを用意しておき、そのアドレスレジスタでメモリ空間をどのチャンネルに割り当てるかと、アドレスの有効・無効とを自由に設定できるように構成すれば、メモリ空間を有効に利用することができる。
【００５７】
【発明の効果】
以上のように、本発明の画像縮小／拡大装置は、入力画像を予め水平方向に縮小してからメモリに書き込むとともに、該入力画像をそのまま上記メモリに書き込み、該メモリに記憶された縮小画像を読み出して垂直方向に縮小するとともに、上記メモリに記憶された上記入力画像を読み出して水平方向および垂直方向に拡大することを基本としている。
【００５８】
これにより、情報量が失われていない入力画像を基に拡大画像を得ているので、拡大率に比例してその画質が劣化するのみであり、等倍拡大の場合では入力画像と同じ画質が維持される。したがって、拡大画像の画質が従来の縮小画像を基に得られた拡大画像より向上する。
【００５９】
本発明の画像縮小／拡大装置は、画像データを記憶するメモリ手段と、上記入力画像を水平方向に縮小する第１縮小手段と、上記入力画像のデータと上記第１縮小手段によって縮小された縮小画像のデータとを上記メモリ手段の異なる領域に書き込むとともに、それらを個別に読み出す書込／読出制御手段と、上記書込／読出制御手段によって読み出された上記縮小画像のデータを垂直方向に縮小する第２縮小手段と、上記書込／読出制御手段によって読み出された上記入力画像のデータを水平方向および垂直方向に拡大する拡大手段とを備え、さらに、上記書込／読出制御手段が下記のように構成されている。
【００６０】
すなわち、上記書込／読出制御手段は、上記縮小画像のデータおよび上記入力画像のデータのうち一方を選択するデータ選択手段と、上記縮小画像のデータを上記メモリ手段に書き込むためのアドレスおよび上記入力画像のデータを上記メモリ手段に書き込むためのアドレスのうち一方を選択する書込アドレス選択手段と、該書込アドレス選択手段からのアドレスおよび上記メモリ手段からの画像データの読み出しのためのアドレスのうち一方を選択するアドレス選択手段と、上記データ選択手段および上記書込アドレス選択手段の選択動作を制御するための制御信号および上記アドレス選択手段の選択動作を制御するための制御信号を単一のクロック信号をカウントすることによって得られる複数ビットの出力値に基づいて生成する選択制御手段とを有している。
【００６１】
これにより、サイズが変更されないままの状態（情報量が失われていない状態）で一旦メモリ手段に書き込まれた入力画像のデータを基に拡大画像を得ているので、拡大画像の画質は、拡大率に比例して劣化するのみであり、また、等倍拡大の場合には同じに維持される。したがって、前記のように、拡大画像の画質が従来の縮小画像を基に得られた拡大画像より向上する。
【００６２】
書込／読出制御手段が上記のように構成されていることにより、単一のクロック信号に基づいて各選択手段の選択動作を制御するための制御信号を生成しているので、特別な信号を与える必要がなく、また、カウンタなどの一般的な回路で選択制御手段を構成することができる。したがって、書込／読出制御手段を簡素な構成で実現することができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の一形態に係るビデオキャプチャー装置の構成を示すブロック図である。
【図２】上記ビデオキャプチャー装置における縮小／拡大装置の構成を示す論理回路図である。
【図３】上記縮小／拡大装置における画像メモリに対する画像データの書き込みおよび読み出しのタイミングを制御するウインドウ制御信号ＷＩＮＤＳＰを示す説明図である。
【図４】従来の画像縮小／拡大機能を備えたビデオキャプチャー装置の構成を示すブロック図である。
【符号の説明】
３画像メモリ（メモリ、メモリ手段）
４縮小／拡大装置
４１水平方向縮小処理回路（第１縮小手段）
４４書込／読出制御部（書込／読出制御手段）
４４ａデータセレクタ（書込アドレス選択手段）
４４ｂデータセレクタ（アドレス選択手段）
４４ｃデータセレクタ（データ選択手段）
４４ｅカウンタ（選択制御手段）
４４ｆＮＡＮＤゲート（選択制御手段）
４５ａ垂直方向縮小処理回路（第２縮小手段）
４５ｂ水平垂直方向拡大処理回路（拡大手段）[0001]
BACKGROUND OF THE INVENTION
The present invention relates to reducing and enlarging an input image and displaying the same on the same screen. More specifically, the present invention relates to an image reducing / enlarging method and apparatus for improving the image quality of an enlarged image.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, in an image composition device such as a video capture device, when a video image input from the outside is captured and superimposed on a display image displayed on a display device, the digital data of the video image is temporarily stored. After being stored in the image memory, the image is displayed in a window provided on the display image displayed on the display device at a predetermined display timing. In such an apparatus, when a video image is reduced and displayed, the configuration shown in FIG. 4 is used.
[0003]
In this configuration, for example, an NTSC or PAL video signal output from the video camera 21 is processed by the video decoder 22. Here, the synchronization signal and the image signal are separated from the video signal, and the image signal is converted into a digital signal. The digital image data is subjected to reduction processing (for example, 1/3 reduction) only in the horizontal direction by the horizontal reduction processing circuit 23 and once written in a FIFO (First In First Out) memory 24 as a buffer. It is written in the image memory 25.
[0004]
The reason why the reduction process is performed only in the horizontal direction before the image data is written in the image memory 25 is as follows. For example, when image data consisting of 16 dots per line is once written in the image memory 25 and then read out and then reduced, the image memory 25 has a capacity capable of writing 16 dots per line and a display timing. To operate at a speed that fits. However, if the read image data is reduced to 1/4, for example, only 4 dots are eventually displayed, so even if a large amount of data is written even if the performance of the image memory 25 is improved. There is an inconvenience that a lot of data is wasted.
[0005]
In general, the access bandwidth of the image memory is determined by the number of dots per line × the operation speed. Therefore, in order not to increase the access bandwidth, it is necessary to limit the number of dots and / or the operation speed. Therefore, usually, the image data is previously reduced in the horizontal direction before writing to the memory, thereby reducing the number of dots and the operation speed, thereby reducing the access bandwidth.
[0006]
The image data read from the image memory 25 is displayed on the display unit 27a of the display device 27 after being subjected to reduction processing (for example, 1/3 reduction) only in the vertical direction by the vertical reduction processing circuit 26. It is displayed as a reduced image on the display image.
[0007]
When displaying an enlarged image together with a reduced image on the same display image, processing is performed as follows. For example, when the input image is enlarged twice, the reduced image read out from the image memory 25 (1/3 reduction in the horizontal direction) is enlarged six times in the horizontal direction by the horizontal / vertical direction enlargement processing circuit 28. And enlarged twice in the vertical direction. The enlarged image data subjected to the enlargement process in this way is displayed as an enlarged image on the display image, similarly to the reduced image data from the vertical direction reduction processing circuit 26.
[0008]
[Problems to be solved by the invention]
However, in the above configuration, the image data stored in the image memory 25 has a smaller amount of information in the horizontal direction in proportion to the reduction ratio with respect to the input image. Therefore, an enlarged image ( (Including the same size image) has a disadvantage in that the image quality is low because the amount of information is largely missing from the input image.
[0009]
Further, when the reduced image data read from the image memory 25 is taken into the CPU and desired image processing is performed, the quality of the image obtained by the image processing is low because the information amount of the reduced image data is small. There is an inconvenience.
[0010]
The present invention has been made in view of the above circumstances, and an object of the present invention is to improve the image quality of an enlarged image when obtaining an enlarged image to be displayed on the same screen together with the reduced image from the input image.
[0011]
[Means for Solving the Problems]
  Image reduction / enlargement of the present inventionapparatusThe image reduction / enlargement for displaying the reduced image and the enlarged image of the input image on the same screenapparatusBecause, EnterThe image data is reduced in advance in the horizontal direction and then written in the memory, the input image data is written in the memory as it is, the reduced image data stored in the memory is read out and reduced in the vertical direction, Read the input image data stored in the memoryTheTo expand horizontally and verticallyBasicIt is said.
[0012]
  aboveBasic configurationThen, the data of the reduced image reduced in the horizontal direction is reduced in the vertical direction after being written to the memory and read out, but is not enlarged. On the other hand, the input image data directly written in the memory is read out from the memory and then expanded in the horizontal direction and the vertical direction. As described above, since the enlarged image is obtained based on the data of the original input image in which the information amount is not lost, the image quality only deteriorates in proportion to the enlargement rate. For the same magnification, the same image quality as the input imageButMaintenanceBe done.
[0013]
  An image reduction / enlargement apparatus of the present invention is an image reduction / enlargement apparatus for displaying a reduced image and an enlarged image of an input image on the same screen, and stores image data in order to solve the above problem. Memory means, first reduction means for horizontally reducing the input image, writing the input image data and reduced image data reduced by the first reduction means in different areas of the memory means, Write / read control means for reading them individually; second reduction means for reducing the data of the reduced image read by the write / read control means in the vertical direction; and the write / read control means And an enlarging means for enlarging the input image data read out in the horizontal direction and the vertical direction.Further, the write / read control means is configured as follows.It is characterized by that.
[0014]
  That is, the writing / reading control means selects one of the reduced image data and the input image data as a selection data selection means, and an address for writing the reduced image data into the memory means and the input image. Write address selection means for selecting one of the addresses for writing the data to the memory means, one of the address from the write address selection means and the address for reading the image data from the memory means Address selection means for selecting the control signal, the control signal for controlling the selection operation of the data selection means and the write address selection means, and the control signal for controlling the selection operation of the address selection means as a single clock signal. Select control hand that generates based on multi-bit output value obtained by counting And it has a door.
[0015]
  In the above configuration, the reduced image data reduced in the horizontal direction by the first reduction unit and the input image data are written in the memory unit. The reduced image data read from the memory means is reduced in both the horizontal and vertical directions by being reduced in the vertical direction by the second reduction means. On the other hand, the input image data read from the memory means is enlarged in the horizontal and vertical directions by the enlargement means. Thus, since the enlarged image is obtained based on the input image data once written in the memory means in a state in which the size remains unchanged (the amount of information is not lost), the image quality of the enlarged image is It only deteriorates in proportion to the enlargement ratio. In the case of the same magnification, the same image quality as the input image is maintained.
[0016]
The reduced image data and the input image data are selected by the data selection means and supplied to the memory means. The address for writing the reduced image data and the input image data in the memory means is given to the memory means selected by the write address selecting means. Thereby, the data of the reduced image and the input image are selectively written in the memory means. Further, the address for writing and the address for reading are selected by the address selecting means and given to the memory means. Thereby, writing and reading of image data are selectively performed.
[0017]
The control signal for controlling the selection operation of the data selection means and the write address selection means and the control signal for controlling the selection operation of the address selection means are obtained by counting a single clock signal by the selection control means. It is generated based on the obtained multi-bit output value. A control signal can be obtained by using such a multi-bit signal as it is or by appropriately performing a logical operation.
[0018]
The clock signal is counted by, for example, a 3-bit binary counter. As shown in Table 1 to be described later, the output value (Q₂) Is “0”, the data of the input image is selected by the data selection means, and the address for writing the data is selected by the write address means. On the other hand, when the output value of the most significant bit of the counter is “1”, the data for the reduced image is selected by the data selection means, and the address for writing the data is selected by the write address means. The least significant bit (Q₀) And the middle bit (Q₁), A control signal for controlling the selection operation of the address selection means is obtained.
[0019]
Thus, since the control signal is generated based on a single clock signal, it is not necessary to provide a special signal, and the selection control means can be configured by a general circuit such as a counter.
[0020]
DETAILED DESCRIPTION OF THE INVENTION
One embodiment of the present invention will be described with reference to FIGS. 1 to 3 as follows.
[0021]
In this embodiment, a configuration in which a reduction / enlargement device is incorporated in a video capture device will be described.
[0022]
As shown in FIG. 1, the video capture device according to the present embodiment includes a video camera 1, a video decoder 2, an image memory 3, and a reduction / enlargement device 4.
[0023]
As the video camera 1, an industrial video camera that captures images in black and white is used. The video decoder 2 converts an image signal extracted from a video signal (composite video signal) such as an analog NTSC system or PAL system output from the video camera 1 into a digital signal, a horizontal synchronization signal and a vertical synchronization signal from the video signal. Is a device for performing separation and the like.
[0024]
The image memory 3 as a memory (memory means) is a semiconductor memory (video RAM or the like) that stores black and white image data, and writes and reads image data under the control of a write / read control unit 44 described later. ing. The image memory 3 stores reduced image data (to be described later) and input image data in separate areas.
[0025]
In the following description, reduced image data and input image data (original image data) are simply referred to as image data unless they are limited thereto.
[0026]
The addresses used for writing to the image memory 3 are the lower 10 bits assigned to the image data for one line and the upper 9 bits assigned to each line (of which 1 bit is an odd field and an even field) And the most significant bit for distinguishing the reduced image data from the original image data. The lower 10 bits are generated by a counter that counts the dot clock corresponding to each dot in one line. On the other hand, 8 bits of the upper 9 bits are generated by a counter that counts the horizontal synchronization signal. The most significant bit is, for example, an output terminal Q of a counter 44e described later.₂The output value from is used.
[0027]
An address used for reading to the image memory 3 is prepared separately in advance. When a window control signal WINDSP, which will be described later, is “1”, the address is incremented and given to the image memory 3 every access.
[0028]
The reduction / enlargement device 4 includes a horizontal reduction processing circuit 41,

FIFO memories

42 and 43, a write / read control unit 44, and a reduction / enlargement unit 45.
[0029]
The horizontal direction reduction processing circuit 41 is a circuit that reduces the image data from the video decoder 2 in the horizontal direction (horizontal scanning direction). As a reduction method, for example, a method of generating new pixel data smaller than the original number of pixels by adding a value obtained by multiplying adjacent pixel data by an appropriately weighted coefficient using input image data can be given. It is done. Further, the horizontal direction reduction processing circuit 41 outputs a dot clock synchronized with the timing at which each pixel is supplied in an effective display period within one horizontal scanning period, and supplies the dot clock to the FIFO memory 42. The dot clock may be generated outside the horizontal direction reduction processing circuit 41 (for example, a video decoder).
[0030]
The FIFO memory 42 is a buffer memory that reads the reduced image data output from the horizontal direction reduction processing circuit 41 in the order of writing. In order to prioritize the reading of the image data from the image memory 3, the FIFO memory 42 supplies the reduced image data output from the horizontal reduction processing circuit 41 to the image memory 3 by a writing / reading control unit 44 described later. The read timing is controlled. On the other hand, the FIFO memory 43 is a buffer memory that reads out the input image data from the video decoder 2 in the order in which it was written. For the same purpose as the FIFO memory 42, the write / read control unit 44 uses the image memory of the input image data. 3 is controlled.
[0031]
A writing / reading control unit 44 as writing / reading control means is provided for controlling writing and reading of image data to and from the image memory 3. Specifically, the writing / reading control unit 44 causes the reduced image data from the FIFO memory 42 and the input image data from the FIFO memory 43 to be written to the image memory 3 at an independent timing, while at the timing independent from the writing. Memory control is performed so as to read both the image data. The write / read controller 44 will be described in more detail later.
[0032]
The reduction / enlargement unit 45 includes a vertical direction reduction processing circuit 45a and a horizontal / vertical direction enlargement processing circuit 45b. Unlike the horizontal reduction processing circuit 41, the vertical reduction processing circuit 45a is a circuit that reduces the reduced image data read from the image memory 3 in the vertical direction (vertical scanning direction). The horizontal / vertical direction enlargement processing circuit 45b is a circuit that enlarges the input image data read from the image memory 3 at the same magnification (including the same magnification) in the horizontal direction and the vertical direction. As an enlargement method, for example, a method of adding data obtained by multiplying adjacent pixel data by an appropriately weighted coefficient using input image data to generate data to be interpolated between adjacent pixel data can be cited. It is done.
[0033]
As shown in FIG. 2, the write / read control unit 44 includes data selectors 44a to 44d, a counter 44e, a NAND gate 44f, NOR gates 44g and 44h, an inverter 44i, an OR gate 44j, and a buffer 44k.
[0034]
The data selector 44a as a write address selection means is a circuit that selects and outputs either the reduced data write address or the original image data write address. The data selector 44a outputs the reduced image data writing address from the output terminal Y when the control signal input to the control terminal S is "1", while the original data when the control signal is "0". An address for writing image data is output from the output terminal Y.
[0035]
The data selector 44b as an address selection means is a circuit that selects and outputs either a window (display) address or a write address output from the data selector 44a. The window address is a reading address when reading image data from the image memory 3 in order to display a reduced and enlarged image in a window described later. The data selector 44b outputs the window address from the output terminal Y when the control signal input to the control terminal S is "1", while the data selector 44a outputs from the data selector 44a when the control signal is "0". Are output from the output terminal Y.
[0036]
The data selector 44c as data selection means is a circuit that selects and outputs either reduced image data from the FIFO memory 42 or input (original) image data from the FIFO memory 43. The data selector 44c outputs reduced image data from the output terminal Y when the control signal input to the control terminal S is “1”, and outputs original image data when the control signal is “0”. Output from terminal Y.
[0037]
The data selector 44 d is a circuit that selects and outputs an empty signal from the empty terminal EMPTY of the FIFO memory 42 and an empty signal from the empty terminal EMPTY of the FIFO memory 43. The data selector 44d outputs the empty signal from the FIFO memory 42 from the output terminal Y when the control signal input to the control terminal S is "1", while the FIFO when the control signal is "0". An empty signal from the memory 43 is output from the output terminal Y.
[0038]
The counter 44e is a 3-bit binary counter, and a clock CLK supplied from the outside.TheCount. The counter 44e outputs an output terminal Q that outputs the least significant bit of the count value.₀And an output terminal Q for outputting the middle bit of the count value₁And an output terminal Q for outputting the most significant bit of the count value₂And have. Output terminal Q₂The most significant bits from are supplied to the

data selectors

44a, 44c and 44d as control signals, respectively. Output terminal Q₀Least significant bit from and output terminal Q₁The middle bit from is input to the NAND gate 44f. The output of the NAND gate 44f is supplied as a control signal to the data selector 44b and is output to the display device 5 (see FIG. 1) as a window control signal WINDSP for window display. The counter 44e and the NAND gate 44f constitute selection control means.
[0039]
A counter is suitable for generating the control signal (control timing) as described above. However, a register or the like may be used as long as it has a similar function.
[0040]
As shown in Table 1 and FIG. 3, the control signal (window control signal WINDSP) from the NAND gate 44f becomes “0” when the count value is 3 and 7, and the count value is 0, 1, 2, 4, It becomes “1” when 5 and 6. Therefore, the write address from the data selector 44a is output to the image memory 3 when the count value is 3 and 7, while the window address is output to the image memory 3 when the count value is other than that. Therefore, the period T_RThus, the image data for the window is output from the image memory 3.
[0041]
When the count value is 3 (period T_W1), The control signal supplied to the

data selectors

44 a and 44 c becomes “0”, and the original image data is written into the image memory 3. On the other hand, when the count value is 7 (period T_W2), The control signal supplied to the

data selectors

44 a and 44 c becomes “1”, and the reduced image data is written in the image memory 3.
[0042]
[Table 1]

[0043]
Output terminal Q of counter 44e₂And the output from the NAND gate 44f are input to the NOR gate 44h. The negative logic NOR gate 44 h outputs the logical sum negation and applies it to the read control terminal RD of the FIFO memory 43. The output terminal Q of the counter 44e₂After being inverted by the inverter 44i, the output from is input to the NOR gate 44g together with the output from the NAND gate 44f. The negative logic NOR gate 44g outputs these logical sum negations and applies them to the read control terminal RD of the FIFO memory 42.
[0044]
As a result, as shown in Table 1, the FIFO memory 43 reads the original image data written with the input value of the read control terminal RD being “1” when the count value is 3, from the output terminal OUT. On the other hand, the FIFO memory 42 reads the reduced image data written with the input value of the read control terminal RD being “1” when the count value is 7. In the FIFO memory 42, the dot clock generated by the horizontal reduction processing circuit 41 is input to the write control terminal WR, and the reduced image data input to the input terminal IN at the timing of the dot clock. Write one dot at a time. On the other hand, in the FIFO memory 43, the dot clock (for example, generated by a video decoder) synchronized with the timing at which each pixel data is supplied in the effective display period within one horizontal scanning period is input to the write control terminal WR. The original image data is written dot by dot at the timing of the dot clock.
[0045]
The output from the data selector 44d and the output from the NAND gate 44f are input to the OR gate 44j. The negative logic OR gate 44j outputs these logical sums as a write control signal to the image memory 3. As a result, the image memory 3 stores the write control terminal WE.^*When a write control signal of “0” is input to the image data, the image data input from the data selector 44c to the data input terminal DATA is written to the address specified by the write address. A three-state buffer 44k is provided between the data selector 44c and the data input terminal DATA, and image data from the data selector 44c is output only during a period when the write control signal is “0”.
[0046]
Next, an image processing operation in the video capture device configured as described above will be described. In the following description, an example in which an image obtained by reducing the input image to 1/3 and an image obtained by enlarging the input image by 2 times are captured and displayed (window display) on the same display screen will be described.
[0047]
First, an image captured by the video camera 1 is output to the video decoder 2 as a video signal. In the video decoder 2, an image signal is extracted from the video signal and digitized. The image data is input to the reduction / enlargement device 4.
[0048]
In the reduction / enlargement device 4, the input image data, that is, the original image data is reduced by 1/3 times in the horizontal direction by the horizontal direction reduction processing circuit 41 and is written in the FIFO memory 42 while being written in the FIFO memory 43 as it is. The reduced image data written in the FIFO memory 42 and the original image data written in the FIFO memory 43 are sequentially read out by the writing / reading control unit 44, and the window control signal WINDSP shown in FIG. At some time, it is written in the image memory 3.
[0049]
The reduced image data and the original image data written in the image memory 3 are stored in the image memory designated by the window address when the window control signal WINDSP is “1” by the writing / reading control unit 44. 3 is read out. The read image data is input to the reduction / enlargement unit 45. In the reduction / enlargement unit 45, the reduced image data is reduced to 1/3 in the vertical direction by the vertical reduction processing circuit 45a, while the original image data is doubled in the horizontal and vertical directions by the horizontal / vertical enlargement processing circuit 45b. Enlarged.
[0050]
Both the 1/3 reduced image and the 2 × enlarged image are sent to the display device 5. In the display device 5, while the 1/3 reduced image is displayed in a window provided in a predetermined area on the image displayed on the entire surface of the display unit 5a, the display apparatus 5 is similarly displayed in a window provided in a different area. A double magnified image is displayed.
[0051]
As described above, in the video capture device according to the present embodiment, by providing the reduction / enlargement device 4, not only reduced image data but also original image data is written in the image memory 3. Therefore, since the enlarged image is obtained based on the original image data read from the image memory 3, the image quality of the enlarged image only deteriorates in proportion to the enlargement ratio. In the case of the same magnification, the same image quality as the input image can be maintained. Therefore, the image quality of the enlarged image can be improved as compared with the conventional enlarged image obtained based on the reduced image data in which a part of the information amount is lost from the original image data.
[0052]
Also, if the original image data output from the image memory 3 is sent to the CPU for image processing, the image processing is performed based on the original image data that does not lack the amount of information. A processed image can be obtained.
[0053]
In the conventional configuration (see FIG. 4), although not shown, the data selector 44b is required to select and output the write address and window address of the reduced image data, but the original image data is not written. Therefore, the

data selectors

44a, 44c, and 44d used in the present embodiment are not required. Therefore, in order to control the data selector 44b, a 2-bit binary counter and a NAND gate need only be provided. On the other hand, in the reduction / enlargement device 4 of the present embodiment,

data selectors

44a, 44c, and 44d are required to select and write one of the reduced image data and the original image data. In order to control, the most significant bit output of the counter 44e (3-bit binary counter) is used. Therefore, it is not necessary to prepare a special circuit or signal for controlling the

data selectors

44a, 44c, and 44d, and the data selector 44b can be controlled by a common circuit. Therefore, the reduction / enlargement device 4 can be configured relatively simply.
[0054]
In the present embodiment, an example in which a reduced image and an enlarged image are obtained based on an input image from one video camera 1 and displayed on the same screen has been described. However, input images from a plurality of video cameras are displayed. The reduced image and the enlarged image obtained based on the above may be displayed together on the same screen. In this case, the image data from each video camera (channel) is switched and written to the image memory 3 using the technique disclosed in Japanese Patent Application Laid-Open No. 11-32326. Also, by providing a switching circuit in front of the reduction / enlargement device 4, the reduction / enlargement device 4 can be shared by each channel.
[0055]
In addition, when writing image data from a plurality of channels into the image memory 3, it is necessary to add one or more bits above the most significant bit in the address in order to distinguish each channel. For example, in the case of 2 channels, 1 bit is added, and the 2 most significant bits are used to distinguish between 2 channels and to distinguish between enlargement / reduction in each channel. In the case of 4 channels, 2 bits are added, and 4 channels are distinguished from each other by enlargement / reduction in each channel by the most significant 3 bits.
[0056]
Preparing a memory space for each channel with the above address setting requires a large memory capacity. Therefore, when a reduced or enlarged image is not required for a specific channel, a separate address register is prepared, and it is possible to freely set which channel the memory space is assigned to by that address register and whether the address is valid or invalid. With this configuration, the memory space can be used effectively.
[0057]
【The invention's effect】
  As described above, image reduction / enlargement of the present inventionapparatusReduces the input image in the horizontal direction before writing it to the memory, writes the input image to the memory as it is, reads the reduced image stored in the memory, reduces it in the vertical direction, and stores it in the memory Read out the input imageTheZoom in horizontally and verticallyIs based on.
[0058]
  As a result, the enlarged image is obtained based on the input image in which the amount of information has not been lost.ButMaintenanceBe done. Therefore, the quality of the enlarged imageButImproved than the enlarged image obtained based on the conventional reduced imageDo.
[0059]
  The image reduction / enlargement apparatus of the present invention includes a memory means for storing image data, a first reduction means for reducing the input image in the horizontal direction, a reduction reduced by the input image data and the first reduction means. Write image data to different areas of the memory means, write / read control means for individually reading them, and reduce the reduced image data read by the write / read control means in the vertical direction Read by the second reduction means and the writing / reading control means.AboveAn enlargement means for enlarging the input image data in the horizontal and vertical directionsFurther, the write / read control means is configured as follows.
[0060]
  That is, the writing / reading control means includes a data selection means for selecting one of the reduced image data and the input image data, an address for writing the reduced image data to the memory means, and the input. Write address selection means for selecting one of the addresses for writing image data to the memory means, an address from the write address selection means, and an address for reading image data from the memory means An address selection means for selecting one, a control signal for controlling the selection operation of the data selection means and the write address selection means, and a control signal for controlling the selection operation of the address selection means as a single clock Selective control generated based on the output value of multiple bits obtained by counting the signal And a means.
[0061]
  Thereby, since the enlarged image is obtained based on the input image data once written in the memory means in a state where the size is not changed (a state in which the amount of information is not lost), the image quality of the enlarged image is enlarged. It only deteriorates in proportion to the rate, and remains the same in the case of the same magnification. Therefore, as described above, the image quality of the enlarged image is improved over the enlarged image obtained based on the conventional reduced image.
[0062]
  The write / read control means is configured as described above.Since a control signal for controlling the selection operation of each selection means is generated based on a single clock signal, there is no need to give a special signal, and selection control is performed by a general circuit such as a counter. Means can be configured. Therefore, the write / read control means can be realized with a simple configuration.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a video capture device according to an embodiment of the present invention.
FIG. 2 is a logic circuit diagram showing a configuration of a reduction / enlargement device in the video capture device.
FIG. 3 is an explanatory diagram showing a window control signal WINDSP for controlling the timing of writing and reading image data to and from the image memory in the reduction / enlargement apparatus.
FIG. 4 is a block diagram illustrating a configuration of a video capture device having a conventional image reduction / enlargement function.
[Explanation of symbols]
3 Image memory (memory, memory means)
4 Reduction / enlargement device
41 Horizontal reduction processing circuit (first reduction means)
44 Write / read control section (write / read control means)
44a Data selector (write address selection means)
44b Data selector (address selection means)
44c Data selector (data selection means)
44e Counter (selection control means)
44f NAND gate (selection control means)
45a Vertical reduction processing circuit (second reduction means)
45b Horizontal / vertical direction enlargement processing circuit (enlargement means)

Claims

An image reduction / enlargement device for displaying a reduced image and an enlarged image of an input image on the same screen,
Memory means for storing image data;
First reduction means for reducing the input image in the horizontal direction;
Write / read control means for writing the input image data and the reduced image data reduced by the first reduction means to different areas of the memory means, and reading them individually,
Second reduction means for reducing the data of the reduced image read by the writing / reading control means in the vertical direction;
Expanding means for expanding the data of the input image read by the writing / reading control means in the horizontal direction and the vertical direction;
The write / read control means is
Data selection means for selecting one of the reduced image data and the input image data;
Write address selection means for selecting one of an address for writing the reduced image data to the memory means and an address for writing the input image data to the memory means;
Address selecting means for selecting one of an address from the write address selecting means and an address for reading image data from the memory means;
A control signal for controlling the selection operation of the data selection means and the write address selection means and a control signal for controlling the selection operation of the address selection means are obtained by counting a single clock signal. An image reduction / enlargement apparatus, comprising: selection control means for generating based on an output value of a bit.