JP3786782B2 - プロセス管理用半導体装置およびプロセス管理方法 - Google Patents
プロセス管理用半導体装置およびプロセス管理方法 Download PDFInfo
- Publication number
- JP3786782B2 JP3786782B2 JP18078798A JP18078798A JP3786782B2 JP 3786782 B2 JP3786782 B2 JP 3786782B2 JP 18078798 A JP18078798 A JP 18078798A JP 18078798 A JP18078798 A JP 18078798A JP 3786782 B2 JP3786782 B2 JP 3786782B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- process management
- patterns
- interval
- teg
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は半導体装置の製造方法に関し、特にＤＲＡＭ等の半導体記憶装置の製造方法においてプロセス管理を行うための特性測定領域（ＴＥＧ；Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）およびプロセス管理方法に関するものである。
【０００２】
【従来の技術】
近年、半導体デバイスの高集積化に伴いメモリセルの占有面積も縮小の一途をたどっている。それに伴い、デバイスを構成するパターン間隔も極めて狭くなってきている。さらに、デバイスの立体化も進み、実製品上でのパターンの高さとパターン間の距離との比率（アスペクト比）はどんどん大きくなってきている。この結果、製品上のパターン間に電流リークを引き起こす原因となるような欠陥や異物がパターン間の底部に存在したとしても、レーザー等の光を利用した装置では欠陥や異物の検出は困難なものとなってきている。
【０００３】
図８は従来のデバイス製造工程における微小な欠陥や異物の管理工程を示すフローチャート図である。図に示すように、ウエハ投入後、ウエハが全てのウエハプロセスを終えた後のウエハテストにおける信頼性試験またはアセンブリされバーンイン後のファイナルテストにおける信頼性試験を行なう。ウエハテストおよびファイナルテストの結果により異常が検出されることがあれば原因を究明し、その対策を実施する。
【０００４】
【発明が解決しようとする課題】
従来のデバイス製造工程における微小な欠陥や異物に対するプロセス管理工程は以上のようであり、装置異常などにより微小異物が多量に発生した場合でも、被害を受けたウエハはウエハテストまたはファイナルテストの結果が出るまでウエハの異常を検出することができないために、異常発生から対策を施すまでに数か月という長時間を要するという問題点があった。
【０００５】
これを解決するものとして、該当工程の各ウエハプロセス装置ごとにベアウエハを投入し、微小な欠陥や異物の発生状況を管理する方法が考えられる。この場合、微小な欠陥や異物に対する検出感度の点では向上するが製品ウエハに即した形状的な欠陥発生の要因を必ずしも再現することができないという問題点がある。
【０００６】
また、パターン間にリーク不良を引き起こす欠陥や異物の検出方法が、例えば特開平９−４５８７５号公報に開示されている。この方法は、ウエハ上に製品チップとＴＥＧとを並べて設け、メモリセル内のストレージノード電極間と同じになるようにＴＥＧ内のストレージノード電極の間隔を配線状に形成してその間のリーク電流値を測定し、リーク不良の発生をモニタリングするというものである。
【０００７】
しかしながら、特開平９−４５８７５号公報に開示された方法では製品ウエハ上にＴＥＧを形成しており、リーク電流値を測定するためにプロセス途中でパッドにプローブ針をコンタクトさせなければならず、その後のプロセスにおいてプローブ痕による膜剥がれや異物発生などを引き起こすという問題点があった。
【０００８】
この発明は上記のような問題点を解消するために成されたもので、製品ウエハに即した形状的な欠陥発生を再現することができ、プロセス管理における異常発生を容易に検出することができ、迅速に対策を施すことができるプロセス管理用半導体装置およびプロセス管理方法を提供することを目的としている。
【０００９】
【課題を解決するための手段】
この発明の請求項１に係るプロセス管理用半導体装置は、半導体基板上に形成された複数の凸状のパターンを有する半導体装置の製造プロセスの管理を行うために用いられるものであって、半導体基板上に形成された複数の凸状のパターンを有し、前記プロセス管理用半導体装置における凸状パターン間の間隔は、管理対象となる前記製造プロセスによって得られる半導体装置における凸状パターン間の間隔と等しく設定され、前記プロセス管理用半導体装置における凸状パターンの高さは、前記管理対象となる前記製造プロセスによって得られる半導体装置における凸状パターンの高さより低く、且つ前記プロセス管理用半導体装置における凸状パターン間の間隔以下に設定され、前記プロセス管理用半導体装置における前記凸状パターン間の微小欠陥や異物を外観検査によって検出することにより、前記製造プロセスの管理を行うものである。
【００１０】
この発明の請求項２に係るプロセス管理用半導体装置は、基板上にプロセス管理用半導体装置のみが設けられているものである。
【００１１】
この発明の請求項３に係るプロセス管理用半導体装置は、プロセス管理用半導体装置と半導体装置とが同一基板内に設けられているものである。
【００１２】
この発明の請求項４に係るプロセス管理方法は、半導体基板上に形成された複数の凸状のパターンを有する半導体装置の製造プロセスの管理をプロセス管理用半導体装置を用いて行う方法であって、前記プロセス管理用半導体装置は、半導体基板上に形成された複数の凸状のパターンを有し、前記プロセス管理用半導体装置における凸状パターン間の間隔は、管理対象となる前記製造プロセスによって得られる半導体装置における凸状パターン間の間隔と等しく設定され、前記プロセス管理用半導体装置における凸状パターンの高さは、前記管理対象となる前記製造プロセスによって得られる半導体装置における凸状パターンの高さより低く、且つ前記プロセス管理用半導体装置における凸状パターン間の間隔以下に設定され、前記プロセス管理用半導体装置における前記凸状パターン間の微小欠陥や異物を外観検査によって検出することにより前記製造プロセスの管理を行うものである。
【００１３】
【発明の実施の形態】
実施の形態１．
図１はこの発明の実施の形態１のＴＥＧの構造を示す図である。図１（ａ）はストレージノード電極１を示す平面図であり、ストレージノード電極１はマトリックス状に配置されている。図１（ｂ）は図１（ａ）のＡ−Ａ´に沿った断面図であり、２はウエハ基板、３は主にＳｉＯ2からなる絶縁膜、４はストレージノード電極１間の間隔、５はストレージノード電極１の高さであり、ストレージノード電極１の高さ５はストレージノード電極１間の間隔４以下に設定されている。
【００１４】
また、図１（ｃ）は製品ウエハ上のストレージノード電極の断面図であり、１ａは製品ウエハ上のストレージノード電極、５ａはストレージノード電極１ａの高さ、４ａはストレージノード電極１ａ間の間隔である。
図１（ｂ）と図１（ｃ）とを比較することによって分かるように、図１（ｂ）に示したＴＥＧ上ではストレージノード電極１の高さ５は図１（ｃ）に示した製品ウエハ上のストレージノード電極１ａの高さ５ａよりも低く形成され、ＴＥＧ上のストレージノード電極１間の間隔４は製品ウエハ上のストレージノード電極１ａ間の間隔４ａと同じに形成されているので、形状起因による微小欠陥や異物の発生を充分に再現することができる。
【００１５】
また、図１（ｃ）に示されている製品ウエハのストレージノード電極１ａの下地膜である絶縁膜３を図１（ｂ）に示したＴＥＧにおいても形成しており、下地膜に起因する微小欠陥や異物発生に対しても充分な再現性がある。
【００１６】
図２は図１で示したＴＥＧにおけるストレージノード電極間の間隔およびストレージノード電極の高さに対する微小欠陥や異物の検出度を表した図である。これは図１（ａ）（ｂ）に示したＴＥＧをストレージノード電極１間の間隔４とストレージノード電極１の高さ５とを１μｍ以下の範囲で変化させることによってストレージノード電極１のアスペクト比（ストレージノード電極の高さ／ストレージノード電極間の間隔）を１，２，３．５の３種類作成し、ＫＬＡ社製のＫＬＡ−２１３５を用いてストレージノード電極１間の微小欠陥や異物を外観検査によって検出したものである。
【００１７】
図２において、○印はストレージノード電極１間に微小欠陥や異物を検出した場合であり、×印はストレージノード電極１間に微小欠陥や異物を検出しなかった場合、△印はストレージノード電極１間に微小欠陥や異物を検出したが検出量が少ない場合である。図２から分かるように、ストレージノード電極１のアスペクト比が１以下であれば微小欠陥や異物を確実に検出することができる。
【００１８】
この様に、パターン間の間隔は製品ウエハと同じであるがパターン高さを製品ウエハよりも低く、パターン間の間隔以下、つまりアスペクト比を１以下に設定したＴＥＧを用いれば、レーザなどの光を用いた外観欠陥検査装置によりパターン間の微小欠陥や異物を容易に発見することができる。
【００１９】
従って、リーク電流値を測定するためにプロセス途中でパッドにプローブ針をコンタクトさせなくともパターン間にリーク不良を引き起こす微小欠陥や異物の検出を行うことができ、その後のプロセスにおいてプローブ痕による膜剥がれや異物発生などを引き起こすことはない。
【００２０】
さらに、ＴＥＧのみをウエハ上に形成するので製品ウエハ上にＴＥＧを作り込む場合に比べて実行面積を格段に広く形成することができ、プロセスにおける微小欠陥や異物の検出数の微小変動に対しても充分な管理をすることができる。
【００２１】
また、図３はこの発明のＴＥＧを用いたプロセス管理工程を示すフローチャート図である。フローチャート図に従って説明する。
まず、管理対象となる製造ラインに対して、定期的あるいはプロセス装置のメインテナンス後といった異常が現れやすい時期にウエハ投入を行う。
次に、このウエハ上にＴＥＧを形成する。このとき、ＴＥＧを形成するプロセスの直前のプロセスまで完了したウエハを事前に作成しておき、ウエハ投入後すぐにＴＥＧ形成プロセスを行うことができればより短い時間で異常を検出することができる。
【００２２】
次に、レーザなどの光を用いた外観欠陥検査装置によりＴＥＧの外観検査を行い、ＴＥＧ上のパターン間に存在している微小欠陥や異物を検査して検出数を得る。
その後、得られた微小欠陥や異物の検出数と、あらかじめプロセスに異常のないときの実績値を元に設定された規格とを比較検討してＴＥＧ形成プロセスに異常があるかどうかの判断を行う。
【００２３】
得られた微小欠陥や異物の検出数が規格値内であればプロセスに異常がなく問題はないのであるが、得られた微小欠陥や異物の検出数が規格値を越えた場合、このＴＥＧウエハの故障解析を行い、プロセス異常の原因究明を行う。
その後、異常の発見された装置等に対策を実施する。
最後に、対策実施を行った後再度ウエハを投入して再検査を行い、検出数が規格値内であることを確認する。この様にすれば異常発生から対策まで３日から５日間の短期間で行うことができる。
【００２４】
以上のようなプロセス管理工程を用いれば、従来検出が困難であったパターン間の微小欠陥や異物の検出を少ないプロセス工程で行うことができるので、プロセス異常を容易に短期間に検出でき、異常発生において迅速に対策を施すことができる。
【００２５】
実施の形態２．
上記実施の形態１ではＴＥＧのパターンとして絶縁膜３上にストレージノード電極１として短い長方形型のパターンを形成したものを示したが、このパターンに限ることなく任意の形状のパターンを形成した場合についても同様の効果を得ることができる。
【００２６】
図４はこの発明の実施の形態２のＴＥＧの構造を示す図である。図４（ａ）は平面図であり、長いライン状のパターン６を示している。図４（ｂ）は図４（ａ）のＢ−Ｂ´に沿った断面図である。図４において、パターン６間の間隔４は管理したい製品上のそれと同じであり、パターン６の高さ５はパターン６間の間隔４以下に設定している。
【００２７】
この様に、任意のパターン形状であってもパターン間の間隔を製品ウエハのパターン間の間隔と同じに形成し、パターンの高さをパターン間の間隔以下に設定したＴＥＧを形成すれば、レーザなどの光を用いた外観欠陥検査装置によりパターン間の微小欠陥や異物を容易に発見することができ、リーク電流値を測定するためのプローブ痕による膜剥がれや異物発生などを引き起こすことはない。さらに、製品ウエハ上にＴＥＧを作り込む場合に比べて実行面積を格段に広く形成することができ、プロセスの微小変動に対しても充分な管理をすることができる。また、少ないプロセス工程でプロセス管理を行うことができるので、プロセス異常を容易に短期間に検出でき、異常発生において迅速に対策を施すことができる。
【００２８】
実施の形態３．
上記実施の形態１および２ではＴＥＧパターンが平坦な物について説明を行ったが、パターン表面に粗面化処理を施したものやフィン構造にしたもの、中央部を窪ませて円筒状に形成したものについても同様の効果を得ることができる。
【００２９】
図５はこの発明の実施の形態３のＴＥＧの構造を示す図である。図５（ａ）は平面図であり、粗面化処理を施したパターン７を示している。図５（ｂ）は図５（ａ）のＣ−Ｃ´に沿った断面図である。図５において、パターン７間の間隔４は管理したい製品上のそれと同じであり、パターン７の高さ５はパターン７間の間隔４以下に設定している。
【００３０】
この様に、パターンが平坦でなく、パターン表面に粗面化処理を施したものやフィン構造にしたもの、中央部を窪ませて円筒状に形成したものについてもパターン間の間隔を製品ウエハのパターン間の間隔と同じに形成し、パターンの高さをパターン間の間隔以下に設定したＴＥＧを形成すれば、レーザなどの光を用いた外観欠陥検査装置によりパターン間の微小欠陥や異物を容易に発見することができ、リーク電流値を測定するためのプローブ痕による膜剥がれや異物発生などを引き起こすことはない。さらに、製品ウエハ上にＴＥＧを作り込む場合に比べて実行面積を格段に広く形成することができ、プロセスの微小変動に対しても充分な管理をすることができる。また、少ないプロセス工程でプロセス管理を行うことができるので、プロセス異常を容易に短期間に検出でき、異常発生において迅速に対策を施すことができる。
【００３１】
実施の形態４．
ＴＥＧ用のパターンにおいて基板と絶縁膜との間に任意の構造が形成されていても良い。
図６はこの発明の実施の形態４のＴＥＧの構造を示す図である。図６（ａ）は平面図であり、８は管理したいパターン、９は絶縁膜３内に形成されている例えば、配線層などのパターンである。図６（ｂ）は図６（ａ）のＤ−Ｄ´に沿った断面図である。図６において、パターン８間の間隔は管理したい製品上のそれと同じであり、パターン８の高さはパターン８間の間隔以下に設定している。
【００３２】
この様に、ＴＥＧ用のパターンにおいて、基板と絶縁膜との間に任意の構造が形成されていてもパターン間の間隔を製品ウエハのパターン間の間隔と同じに形成し、パターンの高さをパターン間の間隔以下に設定したＴＥＧを形成すれば、レーザなどの光を用いた外観欠陥検査装置によりパターン間の微小欠陥や異物を容易に発見することができ、、リーク電流値を測定するためのプローブ痕による膜剥がれや異物発生などを引き起こすことはない。さらに、製品ウエハ上にＴＥＧを作り込む場合に比べて実行面積を格段に広く形成することができ、プロセスの微小変動に対しても充分な管理をすることができる。また、少ないプロセス工程でプロセス管理を行うことができるので、プロセス異常を容易に短期間に検出でき、異常発生において迅速に対策を施すことができる。
【００３３】
実施の形態５．
ＴＥＧ用のパターンがコンタクトホールを介して下層の配線層と接触していても良い。
図７はこの発明の実施の形態５のＴＥＧの構造を示す図である。図７（ａ）は平面図であり、１０は管理したいパターンである。図７（ｂ）は図７（ａ）のＥ−Ｅ´に沿った断面図であり、１１はコンタクトホールである。図７において、パターン１０間の間隔は管理したい製品上のそれと同じであり、パターン１０の高さはパターン１０間の間隔以下に設定している。
【００３４】
この様に、ＴＥＧ用のパターンにおいて、コンタクトホールを介して下層の配線層と接触していてもパターン間の間隔を製品ウエハのパターン間の間隔と同じに形成し、パターンの高さをパターン間の間隔以下に設定したＴＥＧを形成すれば、レーザなどの光を用いた外観欠陥検査装置によりパターン間の微小欠陥や異物を容易に発見することができ、リーク電流値を測定するためのプローブ痕による膜剥がれや異物発生などを引き起こすことはない。さらに、製品ウエハ上にＴＥＧを作り込む場合に比べて実行面積を格段に広く形成することができ、プロセスの微小変動に対しても充分な管理をすることができる。また、少ないプロセス工程でプロセス管理を行うことができるので、プロセス異常を容易に短期間に検出でき、異常発生において迅速に対策を施すことができる。
【００３５】
実施の形態６．
上記実施の形態１〜５ではＴＥＧを製品ウエハとは別のウエハに形成した場合について説明したが上記実施の形態１〜５のＴＥＧを製品ウエハ上に作り込んでも良い。ただし、この場合にはＴＥＧの実行面積が狭くなり、微小変動に対する管理が十分に行えないが、製品ウエハとは１対１の対応となりより製品に即した微小欠陥および異物の管理を行える。
【００３６】
【発明の効果】
以上のようにこの発明によるプロセス管理用半導体装置は、半導体基板上に形成された複数の凸状のパターンを有する半導体装置の製造プロセスの管理を行うために用いられるものであって、半導体基板上に形成された複数の凸状のパターンを有し、前記プロセス管理用半導体装置における凸状パターン間の間隔は、管理対象となる前記製造プロセスによって得られる半導体装置における凸状パターン間の間隔と等しく設定され、前記プロセス管理用半導体装置における凸状パターンの高さは、前記管理対象となる前記製造プロセスによって得られる半導体装置における凸状パターンの高さより低く、且つ前記プロセス管理用半導体装置における凸状パターン間の間隔以下に設定され、前記プロセス管理用半導体装置における前記凸状パターン間の微小欠陥や異物を外観検査によって検出することにより、前記製造プロセスの管理を行うので、ウエハに即した形状に起因する欠陥や異物の発生を再現することができ、外観欠陥検査装置によりパターン間の微小欠陥や異物を容易に発見することができる。
【００３７】
また、基板上にプロセス管理用半導体装置のみが設けられているので、プロセス管理用半導体装置の実行面積を格段に広く形成することができ、プロセスにおける微小欠陥や異物の検出数の微小変動に対しても充分な管理をすることができる。
【００３８】
また、プロセス管理用半導体装置と半導体装置とが同一基板内に設けられているので、ＴＥＧの実行面積が狭くなるが、製品ウエハとは１対１の対応となり、より製品に即した微小欠陥および異物の管理を行える。
【００３９】
また、この発明によるプロセス管理方法は、半導体基板上に形成された複数の凸状のパターンを有する半導体装置の製造プロセスの管理をプロセス管理用半導体装置を用いて行う方法であって、前記プロセス管理用半導体装置は、半導体基板上に形成された複数の凸状のパターンを有し、前記プロセス管理用半導体装置における凸状パターン間の間隔は、管理対象となる前記製造プロセスによって得られる半導体装置における凸状パターン間の間隔と等しく設定され、前記プロセス管理用半導体装置における凸状パターンの高さは、前記管理対象となる前記製造プロセスによって得られる半導体装置における凸状パターンの高さより低く、且つ前記プロセス管理用半導体装置における凸状パターン間の間隔以下に設定され、前記プロセス管理用半導体装置における前記凸状パターン間の微小欠陥や異物を外観検査によって検出することにより前記製造プロセスの管理を行うので、従来検出が困難であったパターン間の微小欠陥や異物の検出を少ないプロセス工程で行うことができるので、プロセス異常を容易に短期間に検出でき、異常発生において迅速に対策を施すことができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１のＴＥＧの構造を示す図である。
【図２】 図１で示したＴＥＧにおけるストレージノード電極間の間隔およびストレージノード電極の高さに対する微小欠陥や異物の検出度を表した図である。
【図３】 この発明のプロセス管理工程を示すフローチャート図である。
【図４】 この発明の実施の形態２のＴＥＧの構造を示す図である。
【図５】 この発明の実施の形態３のＴＥＧの構造を示す図である。
【図６】 この発明の実施の形態４のＴＥＧの構造を示す図である。
【図７】 この発明の実施の形態５のＴＥＧの構造を示す図である。
【図８】 従来のデバイス製造工程における微小な欠陥や異物の管理工程を示すフローチャート図である。
【符号の説明】
１ ストレージノード電極、２ ウエハ基板、３ 絶縁膜、４ 間隔、
５ 高さ、６，７，８，１０ パターン。
【発明の属する技術分野】
この発明は半導体装置の製造方法に関し、特にＤＲＡＭ等の半導体記憶装置の製造方法においてプロセス管理を行うための特性測定領域（ＴＥＧ；Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）およびプロセス管理方法に関するものである。
【０００２】
【従来の技術】
近年、半導体デバイスの高集積化に伴いメモリセルの占有面積も縮小の一途をたどっている。それに伴い、デバイスを構成するパターン間隔も極めて狭くなってきている。さらに、デバイスの立体化も進み、実製品上でのパターンの高さとパターン間の距離との比率（アスペクト比）はどんどん大きくなってきている。この結果、製品上のパターン間に電流リークを引き起こす原因となるような欠陥や異物がパターン間の底部に存在したとしても、レーザー等の光を利用した装置では欠陥や異物の検出は困難なものとなってきている。
【０００３】
図８は従来のデバイス製造工程における微小な欠陥や異物の管理工程を示すフローチャート図である。図に示すように、ウエハ投入後、ウエハが全てのウエハプロセスを終えた後のウエハテストにおける信頼性試験またはアセンブリされバーンイン後のファイナルテストにおける信頼性試験を行なう。ウエハテストおよびファイナルテストの結果により異常が検出されることがあれば原因を究明し、その対策を実施する。
【０００４】
【発明が解決しようとする課題】
従来のデバイス製造工程における微小な欠陥や異物に対するプロセス管理工程は以上のようであり、装置異常などにより微小異物が多量に発生した場合でも、被害を受けたウエハはウエハテストまたはファイナルテストの結果が出るまでウエハの異常を検出することができないために、異常発生から対策を施すまでに数か月という長時間を要するという問題点があった。
【０００５】
これを解決するものとして、該当工程の各ウエハプロセス装置ごとにベアウエハを投入し、微小な欠陥や異物の発生状況を管理する方法が考えられる。この場合、微小な欠陥や異物に対する検出感度の点では向上するが製品ウエハに即した形状的な欠陥発生の要因を必ずしも再現することができないという問題点がある。
【０００６】
また、パターン間にリーク不良を引き起こす欠陥や異物の検出方法が、例えば特開平９−４５８７５号公報に開示されている。この方法は、ウエハ上に製品チップとＴＥＧとを並べて設け、メモリセル内のストレージノード電極間と同じになるようにＴＥＧ内のストレージノード電極の間隔を配線状に形成してその間のリーク電流値を測定し、リーク不良の発生をモニタリングするというものである。
【０００７】
しかしながら、特開平９−４５８７５号公報に開示された方法では製品ウエハ上にＴＥＧを形成しており、リーク電流値を測定するためにプロセス途中でパッドにプローブ針をコンタクトさせなければならず、その後のプロセスにおいてプローブ痕による膜剥がれや異物発生などを引き起こすという問題点があった。
【０００８】
この発明は上記のような問題点を解消するために成されたもので、製品ウエハに即した形状的な欠陥発生を再現することができ、プロセス管理における異常発生を容易に検出することができ、迅速に対策を施すことができるプロセス管理用半導体装置およびプロセス管理方法を提供することを目的としている。
【０００９】
【課題を解決するための手段】
この発明の請求項１に係るプロセス管理用半導体装置は、半導体基板上に形成された複数の凸状のパターンを有する半導体装置の製造プロセスの管理を行うために用いられるものであって、半導体基板上に形成された複数の凸状のパターンを有し、前記プロセス管理用半導体装置における凸状パターン間の間隔は、管理対象となる前記製造プロセスによって得られる半導体装置における凸状パターン間の間隔と等しく設定され、前記プロセス管理用半導体装置における凸状パターンの高さは、前記管理対象となる前記製造プロセスによって得られる半導体装置における凸状パターンの高さより低く、且つ前記プロセス管理用半導体装置における凸状パターン間の間隔以下に設定され、前記プロセス管理用半導体装置における前記凸状パターン間の微小欠陥や異物を外観検査によって検出することにより、前記製造プロセスの管理を行うものである。
【００１０】
この発明の請求項２に係るプロセス管理用半導体装置は、基板上にプロセス管理用半導体装置のみが設けられているものである。
【００１１】
この発明の請求項３に係るプロセス管理用半導体装置は、プロセス管理用半導体装置と半導体装置とが同一基板内に設けられているものである。
【００１２】
この発明の請求項４に係るプロセス管理方法は、半導体基板上に形成された複数の凸状のパターンを有する半導体装置の製造プロセスの管理をプロセス管理用半導体装置を用いて行う方法であって、前記プロセス管理用半導体装置は、半導体基板上に形成された複数の凸状のパターンを有し、前記プロセス管理用半導体装置における凸状パターン間の間隔は、管理対象となる前記製造プロセスによって得られる半導体装置における凸状パターン間の間隔と等しく設定され、前記プロセス管理用半導体装置における凸状パターンの高さは、前記管理対象となる前記製造プロセスによって得られる半導体装置における凸状パターンの高さより低く、且つ前記プロセス管理用半導体装置における凸状パターン間の間隔以下に設定され、前記プロセス管理用半導体装置における前記凸状パターン間の微小欠陥や異物を外観検査によって検出することにより前記製造プロセスの管理を行うものである。
【００１３】
【発明の実施の形態】
実施の形態１．
図１はこの発明の実施の形態１のＴＥＧの構造を示す図である。図１（ａ）はストレージノード電極１を示す平面図であり、ストレージノード電極１はマトリックス状に配置されている。図１（ｂ）は図１（ａ）のＡ−Ａ´に沿った断面図であり、２はウエハ基板、３は主にＳｉＯ2からなる絶縁膜、４はストレージノード電極１間の間隔、５はストレージノード電極１の高さであり、ストレージノード電極１の高さ５はストレージノード電極１間の間隔４以下に設定されている。
【００１４】
また、図１（ｃ）は製品ウエハ上のストレージノード電極の断面図であり、１ａは製品ウエハ上のストレージノード電極、５ａはストレージノード電極１ａの高さ、４ａはストレージノード電極１ａ間の間隔である。
図１（ｂ）と図１（ｃ）とを比較することによって分かるように、図１（ｂ）に示したＴＥＧ上ではストレージノード電極１の高さ５は図１（ｃ）に示した製品ウエハ上のストレージノード電極１ａの高さ５ａよりも低く形成され、ＴＥＧ上のストレージノード電極１間の間隔４は製品ウエハ上のストレージノード電極１ａ間の間隔４ａと同じに形成されているので、形状起因による微小欠陥や異物の発生を充分に再現することができる。
【００１５】
また、図１（ｃ）に示されている製品ウエハのストレージノード電極１ａの下地膜である絶縁膜３を図１（ｂ）に示したＴＥＧにおいても形成しており、下地膜に起因する微小欠陥や異物発生に対しても充分な再現性がある。
【００１６】
図２は図１で示したＴＥＧにおけるストレージノード電極間の間隔およびストレージノード電極の高さに対する微小欠陥や異物の検出度を表した図である。これは図１（ａ）（ｂ）に示したＴＥＧをストレージノード電極１間の間隔４とストレージノード電極１の高さ５とを１μｍ以下の範囲で変化させることによってストレージノード電極１のアスペクト比（ストレージノード電極の高さ／ストレージノード電極間の間隔）を１，２，３．５の３種類作成し、ＫＬＡ社製のＫＬＡ−２１３５を用いてストレージノード電極１間の微小欠陥や異物を外観検査によって検出したものである。
【００１７】
図２において、○印はストレージノード電極１間に微小欠陥や異物を検出した場合であり、×印はストレージノード電極１間に微小欠陥や異物を検出しなかった場合、△印はストレージノード電極１間に微小欠陥や異物を検出したが検出量が少ない場合である。図２から分かるように、ストレージノード電極１のアスペクト比が１以下であれば微小欠陥や異物を確実に検出することができる。
【００１８】
この様に、パターン間の間隔は製品ウエハと同じであるがパターン高さを製品ウエハよりも低く、パターン間の間隔以下、つまりアスペクト比を１以下に設定したＴＥＧを用いれば、レーザなどの光を用いた外観欠陥検査装置によりパターン間の微小欠陥や異物を容易に発見することができる。
【００１９】
従って、リーク電流値を測定するためにプロセス途中でパッドにプローブ針をコンタクトさせなくともパターン間にリーク不良を引き起こす微小欠陥や異物の検出を行うことができ、その後のプロセスにおいてプローブ痕による膜剥がれや異物発生などを引き起こすことはない。
【００２０】
さらに、ＴＥＧのみをウエハ上に形成するので製品ウエハ上にＴＥＧを作り込む場合に比べて実行面積を格段に広く形成することができ、プロセスにおける微小欠陥や異物の検出数の微小変動に対しても充分な管理をすることができる。
【００２１】
また、図３はこの発明のＴＥＧを用いたプロセス管理工程を示すフローチャート図である。フローチャート図に従って説明する。
まず、管理対象となる製造ラインに対して、定期的あるいはプロセス装置のメインテナンス後といった異常が現れやすい時期にウエハ投入を行う。
次に、このウエハ上にＴＥＧを形成する。このとき、ＴＥＧを形成するプロセスの直前のプロセスまで完了したウエハを事前に作成しておき、ウエハ投入後すぐにＴＥＧ形成プロセスを行うことができればより短い時間で異常を検出することができる。
【００２２】
次に、レーザなどの光を用いた外観欠陥検査装置によりＴＥＧの外観検査を行い、ＴＥＧ上のパターン間に存在している微小欠陥や異物を検査して検出数を得る。
その後、得られた微小欠陥や異物の検出数と、あらかじめプロセスに異常のないときの実績値を元に設定された規格とを比較検討してＴＥＧ形成プロセスに異常があるかどうかの判断を行う。
【００２３】
得られた微小欠陥や異物の検出数が規格値内であればプロセスに異常がなく問題はないのであるが、得られた微小欠陥や異物の検出数が規格値を越えた場合、このＴＥＧウエハの故障解析を行い、プロセス異常の原因究明を行う。
その後、異常の発見された装置等に対策を実施する。
最後に、対策実施を行った後再度ウエハを投入して再検査を行い、検出数が規格値内であることを確認する。この様にすれば異常発生から対策まで３日から５日間の短期間で行うことができる。
【００２４】
以上のようなプロセス管理工程を用いれば、従来検出が困難であったパターン間の微小欠陥や異物の検出を少ないプロセス工程で行うことができるので、プロセス異常を容易に短期間に検出でき、異常発生において迅速に対策を施すことができる。
【００２５】
実施の形態２．
上記実施の形態１ではＴＥＧのパターンとして絶縁膜３上にストレージノード電極１として短い長方形型のパターンを形成したものを示したが、このパターンに限ることなく任意の形状のパターンを形成した場合についても同様の効果を得ることができる。
【００２６】
図４はこの発明の実施の形態２のＴＥＧの構造を示す図である。図４（ａ）は平面図であり、長いライン状のパターン６を示している。図４（ｂ）は図４（ａ）のＢ−Ｂ´に沿った断面図である。図４において、パターン６間の間隔４は管理したい製品上のそれと同じであり、パターン６の高さ５はパターン６間の間隔４以下に設定している。
【００２７】
この様に、任意のパターン形状であってもパターン間の間隔を製品ウエハのパターン間の間隔と同じに形成し、パターンの高さをパターン間の間隔以下に設定したＴＥＧを形成すれば、レーザなどの光を用いた外観欠陥検査装置によりパターン間の微小欠陥や異物を容易に発見することができ、リーク電流値を測定するためのプローブ痕による膜剥がれや異物発生などを引き起こすことはない。さらに、製品ウエハ上にＴＥＧを作り込む場合に比べて実行面積を格段に広く形成することができ、プロセスの微小変動に対しても充分な管理をすることができる。また、少ないプロセス工程でプロセス管理を行うことができるので、プロセス異常を容易に短期間に検出でき、異常発生において迅速に対策を施すことができる。
【００２８】
実施の形態３．
上記実施の形態１および２ではＴＥＧパターンが平坦な物について説明を行ったが、パターン表面に粗面化処理を施したものやフィン構造にしたもの、中央部を窪ませて円筒状に形成したものについても同様の効果を得ることができる。
【００２９】
図５はこの発明の実施の形態３のＴＥＧの構造を示す図である。図５（ａ）は平面図であり、粗面化処理を施したパターン７を示している。図５（ｂ）は図５（ａ）のＣ−Ｃ´に沿った断面図である。図５において、パターン７間の間隔４は管理したい製品上のそれと同じであり、パターン７の高さ５はパターン７間の間隔４以下に設定している。
【００３０】
この様に、パターンが平坦でなく、パターン表面に粗面化処理を施したものやフィン構造にしたもの、中央部を窪ませて円筒状に形成したものについてもパターン間の間隔を製品ウエハのパターン間の間隔と同じに形成し、パターンの高さをパターン間の間隔以下に設定したＴＥＧを形成すれば、レーザなどの光を用いた外観欠陥検査装置によりパターン間の微小欠陥や異物を容易に発見することができ、リーク電流値を測定するためのプローブ痕による膜剥がれや異物発生などを引き起こすことはない。さらに、製品ウエハ上にＴＥＧを作り込む場合に比べて実行面積を格段に広く形成することができ、プロセスの微小変動に対しても充分な管理をすることができる。また、少ないプロセス工程でプロセス管理を行うことができるので、プロセス異常を容易に短期間に検出でき、異常発生において迅速に対策を施すことができる。
【００３１】
実施の形態４．
ＴＥＧ用のパターンにおいて基板と絶縁膜との間に任意の構造が形成されていても良い。
図６はこの発明の実施の形態４のＴＥＧの構造を示す図である。図６（ａ）は平面図であり、８は管理したいパターン、９は絶縁膜３内に形成されている例えば、配線層などのパターンである。図６（ｂ）は図６（ａ）のＤ−Ｄ´に沿った断面図である。図６において、パターン８間の間隔は管理したい製品上のそれと同じであり、パターン８の高さはパターン８間の間隔以下に設定している。
【００３２】
この様に、ＴＥＧ用のパターンにおいて、基板と絶縁膜との間に任意の構造が形成されていてもパターン間の間隔を製品ウエハのパターン間の間隔と同じに形成し、パターンの高さをパターン間の間隔以下に設定したＴＥＧを形成すれば、レーザなどの光を用いた外観欠陥検査装置によりパターン間の微小欠陥や異物を容易に発見することができ、、リーク電流値を測定するためのプローブ痕による膜剥がれや異物発生などを引き起こすことはない。さらに、製品ウエハ上にＴＥＧを作り込む場合に比べて実行面積を格段に広く形成することができ、プロセスの微小変動に対しても充分な管理をすることができる。また、少ないプロセス工程でプロセス管理を行うことができるので、プロセス異常を容易に短期間に検出でき、異常発生において迅速に対策を施すことができる。
【００３３】
実施の形態５．
ＴＥＧ用のパターンがコンタクトホールを介して下層の配線層と接触していても良い。
図７はこの発明の実施の形態５のＴＥＧの構造を示す図である。図７（ａ）は平面図であり、１０は管理したいパターンである。図７（ｂ）は図７（ａ）のＥ−Ｅ´に沿った断面図であり、１１はコンタクトホールである。図７において、パターン１０間の間隔は管理したい製品上のそれと同じであり、パターン１０の高さはパターン１０間の間隔以下に設定している。
【００３４】
この様に、ＴＥＧ用のパターンにおいて、コンタクトホールを介して下層の配線層と接触していてもパターン間の間隔を製品ウエハのパターン間の間隔と同じに形成し、パターンの高さをパターン間の間隔以下に設定したＴＥＧを形成すれば、レーザなどの光を用いた外観欠陥検査装置によりパターン間の微小欠陥や異物を容易に発見することができ、リーク電流値を測定するためのプローブ痕による膜剥がれや異物発生などを引き起こすことはない。さらに、製品ウエハ上にＴＥＧを作り込む場合に比べて実行面積を格段に広く形成することができ、プロセスの微小変動に対しても充分な管理をすることができる。また、少ないプロセス工程でプロセス管理を行うことができるので、プロセス異常を容易に短期間に検出でき、異常発生において迅速に対策を施すことができる。
【００３５】
実施の形態６．
上記実施の形態１〜５ではＴＥＧを製品ウエハとは別のウエハに形成した場合について説明したが上記実施の形態１〜５のＴＥＧを製品ウエハ上に作り込んでも良い。ただし、この場合にはＴＥＧの実行面積が狭くなり、微小変動に対する管理が十分に行えないが、製品ウエハとは１対１の対応となりより製品に即した微小欠陥および異物の管理を行える。
【００３６】
【発明の効果】
以上のようにこの発明によるプロセス管理用半導体装置は、半導体基板上に形成された複数の凸状のパターンを有する半導体装置の製造プロセスの管理を行うために用いられるものであって、半導体基板上に形成された複数の凸状のパターンを有し、前記プロセス管理用半導体装置における凸状パターン間の間隔は、管理対象となる前記製造プロセスによって得られる半導体装置における凸状パターン間の間隔と等しく設定され、前記プロセス管理用半導体装置における凸状パターンの高さは、前記管理対象となる前記製造プロセスによって得られる半導体装置における凸状パターンの高さより低く、且つ前記プロセス管理用半導体装置における凸状パターン間の間隔以下に設定され、前記プロセス管理用半導体装置における前記凸状パターン間の微小欠陥や異物を外観検査によって検出することにより、前記製造プロセスの管理を行うので、ウエハに即した形状に起因する欠陥や異物の発生を再現することができ、外観欠陥検査装置によりパターン間の微小欠陥や異物を容易に発見することができる。
【００３７】
また、基板上にプロセス管理用半導体装置のみが設けられているので、プロセス管理用半導体装置の実行面積を格段に広く形成することができ、プロセスにおける微小欠陥や異物の検出数の微小変動に対しても充分な管理をすることができる。
【００３８】
また、プロセス管理用半導体装置と半導体装置とが同一基板内に設けられているので、ＴＥＧの実行面積が狭くなるが、製品ウエハとは１対１の対応となり、より製品に即した微小欠陥および異物の管理を行える。
【００３９】
また、この発明によるプロセス管理方法は、半導体基板上に形成された複数の凸状のパターンを有する半導体装置の製造プロセスの管理をプロセス管理用半導体装置を用いて行う方法であって、前記プロセス管理用半導体装置は、半導体基板上に形成された複数の凸状のパターンを有し、前記プロセス管理用半導体装置における凸状パターン間の間隔は、管理対象となる前記製造プロセスによって得られる半導体装置における凸状パターン間の間隔と等しく設定され、前記プロセス管理用半導体装置における凸状パターンの高さは、前記管理対象となる前記製造プロセスによって得られる半導体装置における凸状パターンの高さより低く、且つ前記プロセス管理用半導体装置における凸状パターン間の間隔以下に設定され、前記プロセス管理用半導体装置における前記凸状パターン間の微小欠陥や異物を外観検査によって検出することにより前記製造プロセスの管理を行うので、従来検出が困難であったパターン間の微小欠陥や異物の検出を少ないプロセス工程で行うことができるので、プロセス異常を容易に短期間に検出でき、異常発生において迅速に対策を施すことができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１のＴＥＧの構造を示す図である。
【図２】 図１で示したＴＥＧにおけるストレージノード電極間の間隔およびストレージノード電極の高さに対する微小欠陥や異物の検出度を表した図である。
【図３】 この発明のプロセス管理工程を示すフローチャート図である。
【図４】 この発明の実施の形態２のＴＥＧの構造を示す図である。
【図５】 この発明の実施の形態３のＴＥＧの構造を示す図である。
【図６】 この発明の実施の形態４のＴＥＧの構造を示す図である。
【図７】 この発明の実施の形態５のＴＥＧの構造を示す図である。
【図８】 従来のデバイス製造工程における微小な欠陥や異物の管理工程を示すフローチャート図である。
【符号の説明】
１ ストレージノード電極、２ ウエハ基板、３ 絶縁膜、４ 間隔、
５ 高さ、６，７，８，１０ パターン。
Claims (4)
- 半導体基板上に形成された複数の凸状のパターンを有する半導体装置の製造プロセスの管理を行うために用いられるプロセス管理用半導体装置において、
前記プロセス管理用半導体装置は、半導体基板上に形成された複数の凸状のパターンを有し、前記プロセス管理用半導体装置における凸状パターン間の間隔は、管理対象となる前記製造プロセスによって得られる半導体装置における凸状パターン間の間隔と等しく設定され、前記プロセス管理用半導体装置における凸状パターンの高さは、前記管理対象となる前記製造プロセスによって得られる半導体装置における凸状パターンの高さより低く、且つ前記プロセス管理用半導体装置における凸状パターン間の間隔以下に設定され、前記プロセス管理用半導体装置における前記凸状パターン間の微小欠陥や異物を外観検査によって検出することにより、前記製造プロセスの管理を行うことを特徴とするプロセス管理用半導体装置。 - 基板上にプロセス管理用半導体装置のみが設けられていることを特徴とする請求項１記載のプロセス管理用半導体装置。
- プロセス管理用半導体装置と半導体装置とが同一基板内に設けられていることを特徴とする請求項１記載のプロセス管理用半導体装置。
- 半導体基板上に形成された複数の凸状のパターンを有する半導体装置の製造プロセスの管理をプロセス管理用半導体装置を用いて行う方法であって、
前記プロセス管理用半導体装置は、半導体基板上に形成された複数の凸状のパターンを有し、前記プロセス管理用半導体装置における凸状パターン間の間隔は、管理対象となる前記製造プロセスによって得られる半導体装置における凸状パターン間の間隔と等しく設定され、前記プロセス管理用半導体装置における凸状パターンの高さは、前記管理対象となる前記製造プロセスによって得られる半導体装置における凸状パターンの高さより低く、且つ前記プロセス管理用半導体装置における凸状パターン間の間隔以下に設定され、前記プロセス管理用半導体装置における前記凸状パターン間の微小欠陥や異物を外観検査によって検出することにより前記製造プロセスの管理を行うことを特徴とするプロセス管理用半導体装置を用いたプロセス管理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18078798A JP3786782B2 (ja) | 1998-06-26 | 1998-06-26 | プロセス管理用半導体装置およびプロセス管理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18078798A JP3786782B2 (ja) | 1998-06-26 | 1998-06-26 | プロセス管理用半導体装置およびプロセス管理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000021700A JP2000021700A (ja) | 2000-01-21 |
| JP3786782B2 true JP3786782B2 (ja) | 2006-06-14 |
Family
ID=16089326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18078798A Expired - Fee Related JP3786782B2 (ja) | 1998-06-26 | 1998-06-26 | プロセス管理用半導体装置およびプロセス管理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3786782B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003100905A (ja) * | 2001-09-25 | 2003-04-04 | Sony Corp | マスクパターン、半導体装置の評価サンプル作成方法および半導体評価サンプルの評価方法 |
-
1998
- 1998-06-26 JP JP18078798A patent/JP3786782B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000021700A (ja) | 2000-01-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100823695B1 (ko) | 집적회로의 허용 공정오차 검사용 테스트 구조물 및 이를이용한 허용 공정오차 검사 방법 | |
| JP2008166691A (ja) | テグパターン及びそのパターンを利用した半導体素子の検査方法 | |
| US5874309A (en) | Method for monitoring metal corrosion on integrated circuit wafers | |
| JP3356056B2 (ja) | 配線不良検出回路、配線不良検出用半導体ウェハ及びこれらを用いた配線不良検出方法 | |
| JP3786782B2 (ja) | プロセス管理用半導体装置およびプロセス管理方法 | |
| JP3496523B2 (ja) | 半導体装置及びその評価方法と半導体素子の製造方法 | |
| KR19990026444A (ko) | 반도체소자의 디펙트 모니터링 방법 | |
| CN1404122A (zh) | 检视测试区内导电层间电性瑕疵的方法 | |
| US5840446A (en) | Mask for monitoring defect | |
| JP2002043385A (ja) | テストパターンを有する半導体ウェハ、半導体ウェハの検査方法、製造プロセス管理方法及び半導体の製造方法 | |
| JP3070543B2 (ja) | 半導体装置の製造方法 | |
| CN115954343B (zh) | 栅氧化层测试结构 | |
| US6797981B2 (en) | Test wafer and method for producing the test wafer | |
| KR20010018786A (ko) | 반도체 웨이퍼의 취약부 검사방법 | |
| KR100370127B1 (ko) | 모니터 패턴의 홀 불량 검출방법 | |
| JPS6218037Y2 (ja) | ||
| KR20080063603A (ko) | 반도체 소자의 결함 검출 방법 | |
| US20220238393A1 (en) | Method for obtaining parameters of semiconductor structure, method for obtaining detection standard and detection method | |
| JPH02224358A (ja) | 半導体装置の製造方法 | |
| KR20070001575A (ko) | 반도체소자의 결함검사방법 | |
| KR20000045895A (ko) | 테스트패턴 형성방법 | |
| JPH07153802A (ja) | 半導体装置 | |
| JP2007081036A (ja) | 半導体装置の検査方法、及び、検査用半導体装置の製造方法 | |
| JP2007299885A (ja) | 半導体装置及びその検査方法 | |
| JPH0287544A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051220 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060215 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060314 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060322 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |