JP3790697B2

JP3790697B2 - MEMORY DEVICE, CONTROL METHOD FOR MEMORY DEVICE, SEMICONDUCTOR DEVICE, AND INFORMATION PROCESSING DEVICE

Info

Publication number: JP3790697B2
Application number: JP2001321573A
Authority: JP
Inventors: 崇池田
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 2001-10-19
Filing date: 2001-10-19
Publication date: 2006-06-28
Anticipated expiration: 2021-10-19
Also published as: JP2003140882A

Description

【０００１】
【発明の属する技術分野】
本発明は、ファーストイン・ファーストアウト型のメモリいわゆるＦＩＦＯメモリに関し、より詳細には所定のしきい値の範囲でデータ保有量が変動する際に発生する中央処理装置（ＣＰＵ）に対する割込みを低減させることにより、ＦＩＦＯメモリを介するデータ転送の効率化を可能とする、メモリ装置、該メモリ装置の制御方法および半導体装置、並びに情報処理装置に関する。
【０００２】
【従来の技術】
ＦＩＦＯメモリを利用したデータ転送システムは、これまで広く知られており、データの書込み速度が読出し速度を上回っている場合には、充分な容量のメモリを使用する制御方式が知られている。この制御方式では、ＦＩＦＯメモリ容量の約半分の値にしきい値を設定して、ＦＩＦＯメモリ内のデータ量が減少したら次のデータの書込みを始めることにより、ＦＩＦＯメモリ内のデータ量が制御されている。
【０００３】
図１１には、上述した従来のＦＩＦＯメモリにおけるデータ量の変動の状態を示す。図１１においては、縦軸にデータ量を示し、横軸に書込み・読出しに関連する時間を用いて、ＦＩＦＯメモリ内におけるデータ量の時間的な変化が示されている。また、図中、Ｔｈが設定されたしきい値であり、ＩＮＴＲで示されたポイントにおいてＣＰＵに対して割込みがかけられ、データ量の制御が実行される。図１１（ａ）は、読出しを中断することが不可能なシステムにおいて、書込みレートが読出しレートよりも著しく速い場合（書込みレート＞＞読出しレート）におけるデータ量の変化を示す。
【０００４】
図１１（ａ）に示されるように読出しが進行すると、しきい値以上に蓄積されていたデータが減少して行き、しきい値を下回る。しきい値と交差するポイントにおいて、ＣＰＵに対して割込みが行われ、書込み動作が開始され、データ量がしきい値を超えて増加することになる。ＦＩＦＯメモリが満たされると、ＣＰＵに対して割込みをかけるといった適切な方法により書込みが停止されるなど、データ書込みレートの制御が行われ、蓄積されたデータが読出されて、ＦＩＦＯメモリ内のデータ量が減少して行く。上述した書込み・読出しサイクルが繰り返されることで、上述したメモリ内におけるデータ量の制御が繰り返されることになる。
【０００５】
図１１（ｂ）は、書込みレートが、読出しレートよりもある程度速い（書込み＞読出し）場合のデータ量の変化を示した図である。図１１（ａ）において説明したように読出しが進行するとデータ量が減少して行き、しきい値を下回ると割込み信号ＩＮＴＲが生成され、ＣＰＵに対して割込みが実行される。その後、書込み動作が開始され、再びデータが蓄積されて行く。この場合には、書込みレートが読出しレートに対してある程度大きい場合なので、ＦＩＦＯメモリ内のデータ量の増加レートは、図１１（ａ）に示す場合よりも小さくなっているのが示されている。
【０００６】
図１１（ｃ）は、書込みレートと読出しレートとがほぼ同等な場合の従来例を示している。この場合には、一度データ量が減少すると、しきい値付近において図１１（ｂ）で示されるよりもさらにゆっくりとデータ量が増加することが示されている。
【０００７】
図１２は、読出しと、書込みとが連続して交互に実行することが可能なシステムにおけるＦＩＦＯメモリ内のデータ量を示した図である。図１２に示されるように、書込みと読出しとが交互に行われる場合には、ＦＩＦＯメモリ内のデータ量は、交互に繰り返される書込み動作および読出し動作に応じて、周期的にしきい値Ｔｈを往復するようデータが増減する。
【０００８】
ＦＩＦＯメモリを使用するシステムは、平均的には書込みと、読出しとが、書込みレート＞読出しレートの条件で交互に実行されることを前提とする。またＦＩＦＯメモリは、書込み側と、読出し側との非同期データ転送における不都合を緩衝することである。このため、読出しと書込みとが双方とも速く、データの書込みレートと読出しレートとが互いに同程度のレートで実行される高速システムにおいては、図１３に示されるようにデータ量の増減が頻繁に発生し、割込みが頻繁に発生することになる。
【０００９】
このため、上述したデータの書込み・読出しが同時並行的に実行される高速システムにおいては、頻繁にしきい値の横断が発生することとなる。したがって、図１３に示されるような状況での書込み動作および読出し動作は、ＣＰＵに対する割込みを頻繁に発生させることとなり、データの転送を必要とするシステムにおいて、ＦＩＦＯメモリを介したデータ転送効率が低下し、ひいてはシステム・パフォーマンスが低下するという不都合があった。
【００１０】
上述した不都合を解決するべくこれまで検討が行われており、例えば特開平６−１１０６５３号公報においては、設定可能なしきい値を設定し、このしきい値によりメモリ容量を判定するシステムおよび制御方法が開示されている。しかしながら、特開平６−１１０６５３号公報に記載されたシステムは、処理判断に要する時間が必要とされる。このため、ＦＩＦＯメモリのデータ転送において書込みと読出しとが同時並行的に実行され、データ量が図１３に示されるように比較的短い周期で発生する場合には、高速のデータの増減に対応することができないという不都合があった。
【００１１】
さらに、特開平１１−６５８１７号公報においては、同時並行的に実行される読出しおよび書込みに対応するべく、書込みポートおよび読出しポートを監視するシステムが提案されている。特開平１１−６５８１７号公報において提案されたシステムは、書込み量または読出し量が一定量になったときに割込みを発生させる制御方式を使用するものである。しかしながら、特開平１１−６５８１７号公報において開示された制御方式においてもデータがしきい値付近を頻繁に往復する場合には、ＣＰＵへの割込みが頻繁に発生してしまうことになり、高速のデータ転送を可能とし、システム・パーフォマンスをより高めるという点では充分なものではなかった。
【００１２】
【発明が解決しようとする課題】
本発明は、従来の上述した課題を解決し、ＦＩＦＯメモリ内のデータ量を厳密に知ることを必要とせず、また書込みポートまたは読出しポートに対して監視手段を設けること無しに、ＣＰＵの割込みを減少させることでＦＩＦＯメモリを使用するデータ転送効率を向上させるものである。本発明はさらに、ＣＰＵに対して頻繁に割込みを実行させることによるシステム・パーフォマンスを低下させることのないＦＩＦＯメモリ、ＦＩＦＯメモリの制御方式、および半導体装置、並びに情報処理装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明は、ＦＩＦＯメモリを介したデータ転送において、データの書込み動作と読出し動作とが実行されて、しきい値を横断してデータが増減することに対応して発生するＣＰＵへの割込みを、データ量がしきい値を通過して増減する際の履歴を用いて制御することにより、データ転送効率を向上させるものである。本発明により達成されるデータ転送効率の向上により、ＦＩＦＯメモリを介したデータ転送に基づくシステム・パフォーマンスの低下を防止し、ひいてはシステム・パフォーマンスを向上することを可能とする。
【００１４】
本発明の上述した課題は、本発明のメモリ装置、該メモリ装置の制御方式および半導体装置、並びに情報処理装置を提供することにより解決される。
【００１５】
すなわち、本発明によれば、書込まれたデータを保持するための記憶手段と、データ書込み・データ読出しを制御する調停手段と、前記記憶手段に保持されたデータ量に関連した値を生成するデータ量指示手段と、前記データ量指示手段により生成されたデータ量指示信号を受け取って、少なくともデータ書込みレートを制御するために使用するレート制御信号を発生するレート制御手段とを含むメモリ装置であって、
前記レート制御手段は、
データ量に関連する複数のしきい値を与えるためのしきい値保持手段と、
前記データ量指示信号と前記しきい値とを比較する比較手段と、
前記比較手段の出力に関連して前記レート制御信号およびしきい値選択信号を発生させるためのレート制御手信号発生手段と、
前記しきい値保持手段により与えられ、前記選択手段により比較が行われるしきい値を、前記しきい値選択信号に応じて変更する手段と
を含むメモリ装置が提供できる。
【００１６】
本発明のメモリ装置においては、前記しきい値は、前記データ量に関連して少なくとも２つの異なるレベルに設定され、前記レート制御信号発生手段は、前記データ量に関連して高いレベルに設定されるしきい値を超えたことにより前記しきい値を選択信号を生成させる手段を含むことができる。また、本発明のメモリ装置においては、前記レート制御信号発生手段は、エッジ検出部と、ステート・マシンとを含み、前記エッジ検出部は、前記比較手段からの出力を受け取って前記レート制御信号を発生させると共に、前記ステート・マシンに対して前記レート制御信号と同期した状態遷移信号を与えることができる。
【００１７】
本発明のメモリ装置においては、前記レート制御信号発生手段は、前記高いレベルに設定されたしきい値を通過した後、低いレベルに設定されたしきい値を通過したことにより、前記しきい値選択信号を発生させる。本発明のメモリ装置においては、前記レート制御信号発生手段は、前記高いレベルに設定されたしきい値を超えるまでは、前記データ量が前記低いレベルに設定されたしきい値となった場合でも前記しきい値選択信号を発生しないことが望ましい。本発明のメモリ装置においては、前記レート制御信号は、データ書込レートを制御するための割込み信号またはレジスタ・フラグであり、かつ前記メモリ装置は、ファーストイン・ファーストアウト方式で駆動されるメモリであるとされることが好ましい。
【００１８】
また、本発明によれば、メモリ装置においてデータ保持量を制御するための制御方式であって、該制御方式は、
データ量に関連する複数のしきい値を与えるためのしきい値を保持させるステップと、
前記メモリ装置に保持されたデータ量に関連したデータ量指示信号を生成するステップと、
前記データ量指示信号と、前記しきい値とを比較するステップと、
前記比較手段の出力に関連して少なくともデータ書込みレートを制御するための前記レート制御信号およびしきい値選択信号を発生させるステップと、
前記しきい値保持手段により与えられ、前記比較ステップにおいて比較が行われるしきい値を、前記しきい値選択信号応じて変更するステップと
を含むメモリ装置の制御方式が提供される。
【００１９】
本発明の制御方式においては、前記しきい値は、前記データ量に関連して少なくとも２つの異なるレベルに設定され、前記データ量に関連して高いレベルに設定されるしきい値を超えたことにより前記しきい値選択信号を生成するステップを含むことが好ましい。本発明の制御方式においては、前記レート制御信号発生ステップは、前記比較ステップに対応して前記レート制御信号を発生させるステップと、前記レート制御信号と同期した状態遷移信号を与えるステップとを含むことができる。
【００２０】
本発明の制御方式においては、前記レート制御信号発生ステップは、前記高いレベルに設定されたしきい値を通過した後、低いレベルに設定されたしきい値を通過したことにより、前記しきい値選択信号を発生させるステップを含むことができる。本発明の制御方式においては、前記レート制御信号発生ステップは、前記高いレベルに設定されたしきい値を超えるまでは、前記データ量が前記低いレベルに設定されたしきい値となった場合でも前記しきい値選択信号を発生させないステップを含むことができる。本発明の制御方式においては、前記レート制御信号発生ステップは、データ書込レートを制御するための割込み信号またはレジスタ・フラグを発生させるステップを含み、前記メモリ装置を、ファーストイン・ファーストアウト方式で動作させるステップを含むことができる。
【００２１】
さらに、本発明によれば、書込まれたデータを保持するための記憶手段と、データ書込み・データ読出しを制御する調停手段と、前記記憶手段に保持されたデータ量に関連した値を生成するデータ量指示手段と、前記データ量指示手段により生成されたデータ量指示信号を受け取って、少なくともデータ書込みレートを制御するために使用するレート制御信号を発生するレート制御手段とを含む先入れ・先出しメモリ装置を含む半導体装置であって、
前記レート制御手段は、
データ量に関連する複数のしきい値を与えるためのしきい値保持手段と、
前記データ量指示信号と、前記しきい値とを比較する比較手段と、
前記比較手段の出力に関連して前記レート制御信号およびしきい値選択信号を発生させるためのレート制御手信号発生手段と、
前記しきい値保持手段により与えられるしきい値を、前記しきい値選択信号に応じて変更する手段と
を含む半導体装置が提供される。
【００２２】
本発明の半導体装置は、前記しきい値は、前記データ量に関連して少なくとも２つの異なるレベルに設定され、前記レート制御信号発生手段は、前記データ量に関連して高いレベルに設定されたしきい値を超えたことにより前記しきい値選択信号を生成させる手段を含むことができる。本発明の半導体装置は、前記レート制御信号発生手段は、エッジ検出部と、ステート・マシンとを含み、前記エッジ検出部は、前記比較手段からの出力を受け取って前記レート制御信号を発生させると共に、前記ステート・マシンに対して前記レート制御信号と同期した状態遷移信号を与えることが好ましい。
【００２３】
本発明の半導体装置は、前記レート制御信号発生手段は、前記高いレベルに設定されたしきい値を通過した後、低いレベルに設定されたしきい値を通過したことにより、前記しきい値選択信号を発生させることができる。本発明の半導体装置は、前記レート制御信号発生手段は、前記高いレベルに設定されたしきい値を超えるまでは、前記データ量が前記低いレベルに設定されたしきい値となった場合でも前記しきい値選択信号を発生しないことが好ましい。本発明の半導体装置は、前記レート制御信号は、データ書込レートを制御するための割込み信号またはレジスタ・フラグであり、前記メモリ装置は、ファーストイン・ファーストアウト方式で動作されることが好ましい。また、本発明によれば、上述したメモリ装置または半導体装置を含んで構成される情報処理装置が提供される。
【００２４】
【発明の実施の形態】
以下、本発明を図面に示した特定の実施の形態をもって説明するが、本発明は、後述する特定の実施の形態に制限されるものではない。
【００２５】
図１は、本発明のＦＩＦＯメモリの構成を示した概略図である。図１に示した本発明の特定の実施の形態においては、メモリ装置がＦＩＦＯメモリとして構成されるものとして説明する。図１に示されたＦＩＦＯメモリは、データ書込みを要求する図示しない装置と、データをファーストイン・ファーストアウト方式において書込み・読出しを行わせるための調停手段として使用される、リード・アドレス・ポインタ１０およびライト・アドレス・ポインタ１２と、書込まれたデータを保持するための記憶手段として使用されるＲＡＭ１４とを含んで構成されている。
【００２６】
また、図１に示されたＦＩＦＯメモリは、ＲＡＭ１４に蓄積されたデータ量を指示するためのデータ量指示手段として使用されるディップスティック１６を含んで構成されているのが示されている。書込みの行われるデータは、リード・アドレス・ポインタ１０により指定されるキューに対応してＲＡＭ１４へと記憶され、また、ライト・アドレス・ポインタ１２により指定されるキューに対応してＲＡＭ１４からの読出しが行われる構成とされている。
【００２７】
ディップスティック１６は、ＲＡＭ１４内のデータ量を指示するものであり、書込み指令があると、ディップスティック１６内に含まれるカウンタが１カウントの加算を行い、読出し指令があると、カウンタから１カウントの減算を行うことにより、ＲＡＭ１４内に蓄積されたデータの量を指示することができるようにされている。ディップスティック１６の出力は、リード・アドレス・ポインタ１０およびライト・アドレス・ポインタ１２に戻され、ディップスティック１６内のデータ量に関連して書込み動作および読出し動作を制御する構成とされている。
【００２８】
ディップスティック１６の出力Ｄｏは、本発明のＦＩＦＯメモリの制御方式を実施するための要素を含んで構成されたレート制御手段へと送られている。図１を使用して本発明において説明する特定の実施の形態においては上述したレート制御手段は、ＣＰＵに対する割込み信号を発生するための割込み制御部１８として実装されている。しかしながら、本発明においてレジスタを介して書込み・読出し動作を実行させる実施の形態も採用することができ、この場合には、レート制御手段は、適切にレジスタに対して割込みを行うことを可能とするレジスタ・フラグを発生させることもできる。
【００２９】
ディップスティック１６の出力Ｄｏは、割込み制御部１８へと入力されて、ＲＡＭ１４内に蓄積されたデータ量に関連して、本発明のＦＩＦＯメモリの制御方式を実行する。
【００３０】
図１に示された割込み制御部１８は、本発明の実施の形態においては、データ量との関連で生成されたレート制御信号として使用される割込み信号ＩＮＴＲを与え、ＣＰＵに対して適切なレートで割込みを可能とする構成とされている。本発明においては、割込み制御部１８からの出力を直接ＣＰＵに入力することもできる。また、本発明においては、上述したレジスタ・フラグを発生させるというように、適切な手段に対して割込み制御部１８からの割込み信号ＩＮＴＲを入力させ、この入力対応して適切な信号を発生させる構成を採用することもできる。
【００３１】
また、本発明は、図１に示した割込み制御部１８と同等の機能を与える要素を含んで構成される限り、図１に示すように調停手段と、記憶手段と、レート制御手段といった各制御要素を一体として含む半導体ユニットとして構成することもできる。また、本発明においては、上述した制御を行うための各要素を、それぞれ本発明の制御方式を実行させるように、プリント配線板といった配線要素上に実装するなど、いかなる構成として実装することができる。
【００３２】
図２（ａ）は、本発明のメモリ装置の制御方式を実行する図１に概略的に示した割込み制御部１８の詳細構成を示した図である。図２（ａ）に示された本発明の割込み制御を実行する割込み制御部１８は、ディップスティック１６の出力Ｄｏが入力される比較手段２０として用いられるコンパレータと、コンパレータといった比較手段２０の出力を受け取って、レート制御信号として用いられる割込み信号ＩＮＴＲを発生する割込み発生手段２２とを含んで構成されている。
【００３３】
本発明においては、少なくとも２つのしきい値をＦＩＦＯメモリ内のデータ量に関連して使用することが好ましい。本発明において用いるしきい値として、具体的には、しきい値ＴＬＨと、しきい値ＴＨＬとを含む２つのしきい値を使用する実施の形態について、以下に詳細な説明を行う。本発明において使用されるしきい値の数には特に制限はないが、少なくとも２つのしきい値レベルが設定されていれば、本発明の原理に従う制御方式を実行することができる。
【００３４】
上述した２つのしきい値の相対的な関係について説明すると、上述した２つのしきい値のうち、しきい値ＴＨＬは、ＲＡＭ１４内におけるデータ量がしきい値ＴＬＨよりも小さい値として設定される。しきい値ＴＬＨは、しきい値ＴＨＬよりも大きく、ＲＡＭ１４のデータ容量の上限よりも小さい値の間で適宜設定することができる値から選択することができる。また、しきい値ＴＨＬは、上述したしきい値ＴＬＨとの関係を満足する範囲内で任意に設定することができる値から選択することができる。なお、図２（ｂ）には、ＦＩＦＯメモリのデータ容量に関連して設定される上述した２つのしきい値ＴＬＨおよびＴＨＬの概略的な関係を示す。
【００３５】
再度図２（ａ）の構成について説明すると、図２（ａ）に示されるように、しきい値ＴＬＨおよびしきい値ＴＨＬは、それぞれレジスタ２４およびレジスタ２６により設定されている。これらのしきい値ＴＬＨ、ＴＨＬは、マルチプレクサ２８を介して比較手段２０へと入力されて、比較手段２０によりディップスティック１６の出力Ｄｏと比較が行われる。また、図２（ａ）に示されるように、マルチプレクサ２８には、割込み発生手段２２により発生される割込み信号ＩＮＴＲに関連して発生されるしきい値選択信号ＳＥＬＴが入力されている。このしきい値選択信号ＳＥＬＴは、しきい値ＴＬＨまたはしきい値ＴＨＬを選択して、比較手段２０に入力するために使用される。
【００３６】
図３は、図２において説明した割込み発生手段２２の構成要素を示した概略図である。比較手段２０の出力は、エッジ検出部３０に入力され、比較手段２０からの信号のエッジを検出すると、割込み信号ＩＮＴＲを発生する構成とされている。また、状態遷移信号ＴＲＳは、割込み信号ＩＮＴＲと同期して生成される。この状態遷移信号ＴＲＳは、ステート・マシン３２へと入力され、ステート・マシン３２の状態を遷移させる。ステート・マシン３２は、状態遷移信号ＴＲＳの入力に対応して、比較手段２０に入力されたしきい値ＴＬＨまたはしきい値ＴＨＬといったしきい値に関連して、比較手段２０へと入力されるべき新たなしきい値ＴＬＨ、またはＴＨＬといったしきい値を選択させるためのしきい値選択信号ＳＥＬＴを発生させる。しきい値選択信号ＳＥＬＴは、図３に示されるように信号線Ａおよび信号線Ｂで示されるラインにより与えられる信号として与えられている。
【００３７】
図４は、図３に示したエッジ検出部の詳細な構成を示した図である。比較手段２０からの出力は、第１のフリップフロップ素子３４に入力され、クロック信号ＣＬＫと同期される。次いで、第１のフリップフロップ素子３４の出力は、第２のフリップフロップ３６へと入力される。第１のフリップフロップ素子３４の出力と第２のフリップフロップ素子３６の出力をインバータにより反転させた出力とは、ＡＮＤゲート３８へと入力され、比較手段２０の出力のエッジに対応して割込み信号ＩＮＴＲおよび状態遷移信号ＴＲＳを発生させる。図４では、状態遷移信号ＴＲＳは、割込み信号ＩＮＴＲから直接分岐されているのが示されているが、本発明においては、割込み信号ＩＮＴＲと同期して状態遷移信号ＴＲＳが与えられる構成であれば、いかなる構成でも用いることができる。
【００３８】
図５は、図３に示したステート・マシン３２の実施の形態の詳細構成を示した図である。本発明において使用される図５に示したステート・マシンは、複数のＯＲゲートと、複数のＮＡＮＤゲートと、同期を行うための複数のフリップフロップ素子とを含んで構成されている。図５に示したステート・マシンは、図４に示したエッジ検出部３０からの状態遷移信号ＴＲＳを受け取ってその状態を遷移させ、出力Ａおよび出力Ｂをしきい値ＴＬＨ、またはしきい値ＴＨＬを選択する信号として生成する。表１には、図５に示したステート・マシン３２の出力Ａおよび出力Ｂの信号の状態と、しきい値ＴＬＨおよびしきい値ＴＨＬに関連するデータ量との関連を示す。
【００３９】
【表１】

【００４０】
上記表中、数値「１」は、真を示し、数値「０」は、偽を表す。本発明において説明する特定の実施の形態においては、「真」は、Ｈ（ハイ）、「偽」は、Ｌ（ロー）に対応するが、上述した制御を行うことができる限り、いかなる回路構成をもって表１に相当する判断を実行させることもできる。図５に示したステート・マシン３２の出力は、上述したように本発明のＦＩＦＯメモリに含まれるマルチプレクサ２８へと入力され、マルチプレクサ２８は、ディップスティック１６からの出力Ｄｏの比較とされるしきい値ＴＬＨ、またはしきい値ＴＨＬを選択し、比較手段２０へと入力させている。
【００４１】
図６には、ステート・マシン３２からマルチプレクサ２８への接続の実施の形態を示す。ステート・マシン３２からの出力Ａおよび出力Ｂは、ＡＮＤゲート４０を介してマルチプレクサ２８へと入力されている。また、マルチプレクサ２８には、レジスタ２４およびレジスタ２６からのしきい値ＴＬＨ、しきい値ＴＨＬに相当するデータが入力されていて、マルチプレクサ２８のｓｅｌｅｃｔ端子への入力に応じて、しきい値ＴＬＨ、ＴＨＬを選択する。表２には、ステート・マシン３２の出力Ａ、出力Ｂの状態と、ｓｅｌｅｃｔ端子への入力信号の状態と、比較手段２０へと入力されるしきい値の種別をまとめて示す。
【００４２】
【表２】

表２中に示された「０」、「１」の数の意味は、表１において説明したと同様である。
【００４３】
図７は、上述した出力に対応して、ＦＩＦＯメモリにおけるデータ量の変化状態を説明した図である。図７においては、表２にしたがって制御されるＦＩＦＯメモリ内のデータ量を、それぞれのデータ量に対応する状態を符号１〜８と対応させて示されている。図７に示されるように、ＦＩＦＯメモリ内にデータが蓄積されていない状態１を、本発明においては初期状態とし、データの書込みが進行するにつれ状態２へとデータ量が増加して行く。
【００４４】
さらに、データが書込まれてデータ量が、しきい値ＴＬＨに等しくなった状態が、状態３として示されている。この状態３となった時点で、比較手段２０に入力されるしきい値は、ステート・マシン３２により発生されるしきい値選択信号に基づいてＴＬＨからＴＨＬへと変更される。この段階で、ＣＰＵに対してデータ書込みレートを減少させるか、または中断させ、それに対応したリソースを他に振り分けるなどの処理を実行させ、ＦＩＦＯメモリ内のデータ量を減少させる。
【００４５】
しかしながら、しきい値ＴＬＨを超えた後もシステム設定に応じた分だけＦＩＦＯメモリに対してさらにデータの書込みが行われることになるので、データ量がしきい値ＴＬＨを超え、状態４で示されるデータ量となり、ＦＩＦＯメモリのデータ容量の上限へと接近して行く。
【００４６】
その後データ量は、順次減少して行き、状態５で示されるデータ蓄積状態となる。さらにその後、データ量は、しきい値ＴＨＬに等しくなるまで減少を続ける。この状態が、状態６で示されている。この時点で、比較手段２０は、しきい値ＴＨＬと、ディップスティック１６からの出力信号Ｄｏとを比較して、比較手段２０の出力を、割込み制御部１８へと信号を送出する。この信号を受け取った割込み制御部１８においては、エッジ検出部３０が信号のエッジを検出し、割込み信号ＩＮＴＲを発生させて、ＣＰＵに対して割込みを実行する。
【００４７】
同様に、エッジ検出部３０では、割込み信号と同期した状態遷移信号ＴＲＳを生成し、この状態遷移信号ＴＲＳは、ステート・マシン３２へと入力され、比較手段２により使用されるしきい値をしきい値ＴＬＨに変更する。割込み信号ＩＮＴＲが生成されると、図７に示される状態１から連続するＦＩＦＯメモリ制御においては、ＣＰＵに対して割込みが実行され、例えば他のタスクよりも優先的にデータの書込みを実行させるか、またはバス調停回路などがシステムに含まれる場合には、データ書込みの順位を高めることによりデータ書込みレートを増加させることにより再度データ量を増加させるように制御が行われる。
【００４８】
上述したように、状態６において割込み信号ＩＮＴＲが発生された後、割込みを受けたＣＰＵは、適宜システム条件などに応じてデータの書込みレートを増加させることとなる。図７に示した特定の実施の形態においては、割込みを受けてから、データ書込みレートが増加するまでの時間の間にＦＩＦＯメモリ内のデータ量が状態８で示される初期状態までデータ量が減少する場合もことが示されている。
【００４９】
しかしながら、本発明においては、しきい値ＴＨＬを下回ってからいったん状態８で示される初期状態までデータ量を減少させることが必要とされるものではなく、割込み信号ＩＮＴＲがデータ書込みレートの増加に迅速に反映される場合には、状態７で示される状態までデータ量が減少した後、状態３〜状態７で示されるデータ量の状態でＦＩＦＯメモリにおけるデータ量を制御することができる。
【００５０】
また、本発明においては、表２で示されるようにデータ量がしきいＴＨＬに等しくなると同時に、比較手段２０に入力されるしきい値がＴＬＨへと切り替えられるため、次の書込みサイクルにおいて、例えば状態７から状態３へとデータ量がしきい値ＴＨＬを超える場合であっても比較手段２０は出力を生成しない。このため、次の書込み動作が開始されてしきい値ＴＨＬを超えてデータ量が増加する場合でも、少なくとも一度しきい値ＴＬＨを超えなければ、データ量がしきい値ＴＨＬを横断して増加しても割込み信号ＩＮＴＲは生成されない。すなわち、本発明においては、しきい値ＴＨＬで示されるデータ量付近でデータ量が増減した場合であっても、特に効率的にＣＰＵへの割込みが行われるレートを低減させることができ、システム・パフォーマンスが向上できることとなる。
【００５１】
図８には、上述したＦＩＦＯメモリ制御方式を実行させる際のステート・マシン３２の状態遷移図を示す。図８に示した状態遷移図は、状態ＡがＦＩＦＯメモリの初期状態であり、しきい値ＴＬＨが比較手段２０へと出力される状態である。また、状態Ｂが、データ量が一度しきい値ＴＬＨを超えて、しきい値ＴＨＬを比較手段２０へと出力する状態である。また、図８に示される状態Ｃが、データ量が減少、すなわち上から下へとしきい値ＴＨＬを横切って、割込み信号ＩＮＴＲが生成され、再びしきい値ＴＬＨが比較手段２０へと出力される状態に対応する。
【００５２】
図８に示した状態遷移図にしたがって本発明のＦＩＦＯメモリの制御方式を説明すると、まずＦＩＦＯメモリにデータが蓄積されていない初期状態からデータが書込まれるにつれ、ステート・マシン３２は状態Ａに留まる。この状態では、比較手段２０は、しきい値ＴＬＨを使用してディップスティック１６の出力Ｄｏと比較を行っている。
【００５３】
データ量が一度しきい値ＴＬＨを超えると、ステート・マシン３２が状態Ｂに遷移し、これに関連して、比較手段２０がディップスティック１６の出力Ｄｏとの比較に使用するしきい値がしきい値ＴＬＨからしきい値ＴＨＬへと切り換えられる。しきい値ＴＬＨをデータ量が超えた時点で、割込み信号ＩＮＴＲを発生させるといった適切な手段により、ＣＰＵに対してＦＩＦＯメモリ内のデータ量を減少させるように読出し・書込みレートを制御する。この上述した状態変化が、図８の矢線５で示した状態変化である。
【００５４】
また、ＦＩＦＯメモリ内のデータ量がさらに減少を続け、しきい値ＴＨＬを下まわると、しきい値ＴＨＬをデータ量が通過する際に割込み信号ＩＮＴＲが発生される。この割込み信号ＩＮＴＲは、ステート・マシン３２の状態をＣ状態へと遷移させ、さらにステート・マシン３２は、しきい値選択信号を発生させ、選択手段２０が比較のために使用するしきい値を、しきい値ＴＨＬからしきい値ＴＬＨへと変更する。
【００５５】
ステート・マシン３２の状態は、再びデータ量が矢線６で示した方向に沿ってしきい値ＴＬＨに達するまで保持され、しきい値ＴＬＨを超えた時点で再度状態Ｂへと遷移することになる。本発明において例えば図７で示した状態２から状態７までのデータ量の変化は、図８における矢線５と矢線６とで示されるＢ状態とＣ状態との間の状態遷移で示されることになる。
【００５６】
図８において、データ書込みが終了するか、またはデータ書込みレートがデータ読出しレートよりも著しく小さくなる場合には、ステート・マシン３２は、比較手段２０に入力されるしきい値をＴＬＨに保持したまま、矢線８で示されるように状態Ｃから状態Ａへと遷移して、図７において説明したＦＩＦＯメモリにおけるデータ量制御方式が終了する。
【００５７】
図９は、上述した本発明の一連の制御をフローチャートとして示した図である。図９に示されるように、本発明のＦＩＦＯ制御方式は、ステップＳ１から開始し、ステップＳ２において、しきい値がＴＬＨへと設定される。次いでステップＳ３においてデータ書込み・データ読出し動作が適宜に実行され、ＦＩＦＯメモリ内のデータ量が増加して行く。
【００５８】
ステップＳ４においては、ディップスティック１６の出力Ｄｏと、しきい値ＴＬＨとの比較が行われ、Ｄｏ＝ＴＬＨとなった場合（Ｙ）には、ステップＳ５に示されるように、しきい値Ｔｈ＝ＴＨＬとして設定する。また、それ以外の場合（Ｎ）には、ステップＳ３へと分岐し、さらに、データ書込み・データ読出しを実行させ、ディップスティック１６により指示されるデータ量が、ＴＬＨに等しくなったか否かの判断を繰り返す。上述した制御方式を用いることにより、一度しきい値ＴＬＨを超えなければ、予め設定されたしきい値ＴＬＨが保存されることになり、ＴＨＬにおけるＣＰＵへの割込み頻度を減少させることが可能となる。
【００５９】
ステップＳ５でしきい値ＴＨＬに設定した後、ステップＳ６においてデータ書込みレートを制御して、ＦＩＦＯメモリ内におけるデータ量を減少させ、データ量がＴＨＬとなった時点でステップＳ７に示されるように割込み信号ＩＮＴＲを発生させる。ステップＳ７の割込み信号ＩＮＴＲの発生と関連してしきい値ＴｈをＴＬＨへと再度設定し、データ書込みレートを制御してデータ量を増加させて行き、再度ステップＳ３〜ステップＳ８を繰り返して書込み・読出し動作を繰り返すことにより、データ転送速度を損なうことなく、ＦＩＦＯメモリ内のデータ量を制御することが可能となる。
【００６０】
図１０は、本発明のメモリ装置を含んで構成された情報処理装置の概略を示した概略図である。図１０に示された情報処理装置は、パーソナル・コンピュータ、ワークステーションなどとして構成することができ、中央処理装置（ＣＰＵ）４２と、このＣＰＵ４２に対してデータの書込み・読出しを実行するための本発明によるＦＩＦＯメモリ４４と、入出力装置４６、４８と、ＣＰＵ４２が必要とする他のデータを記憶させるためのメモリ５０とを含んで構成することができる。ＣＰＵ４２と、ＦＩＦＯメモリ４４と、入出力装置４６、４８といった要素は、バス・ライン５２を通じて相互接続されていて、必要に応じてデータ伝送を行う構成とされている。
【００６１】
図１０に示された情報処理装置においては、ＦＩＦＯメモリ４４には、入出力装置４６からデータの書込みがなされており、入出力装置４８がデータの読出しを行っている。図１０に示されたＦＩＦＯメモリ装置４４は、本発明の制御を実行するための割込み制御部１８が含まれていて、図８および図９示した制御を実行する構成とされている。このため、図１０に示した情報処理装置においては、書込みレートおよび読出しレートが近く、高速にデータ転送が行われる場合でも、ＣＰＵ４２に対して頻繁に割り込みが発生せず、ＦＩＦＯメモリ装置４４を介したデータ伝送効率が向上されている。また、図１０に示したＦＩＦＯメモリ４４は、プリント配線板といった配線要素上に各要素を配置して構成することもできるし、必要とされる各要素をマイクロリソグラフィーにより１チップに集積させた半導体装置として実装することができる。
【００６２】
これまで、本発明を図面に示した特定の実施の形態に基づいて説明を行ってきたが、本発明は、ＦＩＦＯメモリに対する書込み・読出しが同時に行われるシステムばかりではなく、ＦＩＦＯメモリに対する書込み・読出しが交互に実行されるシステムにおいても共に有効である。また、本発明のＦＩＦＯメモリは、マイクロリソグラフィー技術を使用して、上述した各要素が集積された半導体装置として実装することもできるし、上述した各要素それぞれを例えば、モジュールとしてプリント配線板上に実装することにより構成することもできる。また、本発明においては、上述した半導体装置またはモジュールを搭載した記憶装置として、ＣＰＵを含む情報処理装置の、例えばプリンタ用メモリ装置などに適用することができる。
【００６３】
上述したように、本発明は、ＦＩＦＯメモリにおいてデータの転送を制御するＣＰＵに対する割込み、またはレジスタ・フラグの生成される頻度を低下させ、情報処理システムのデータ転送の効率を向上させることを可能とする、ＦＩＦＯメモリ、ＦＩＦＯメモリの制御方式、および半導体装置を提供することができる。
【００６４】
また、本発明のＦＩＦＯメモリは、データ転送の効率を向上させることを通じて、ＣＰＵを含む情報処理システムのシステム・パフォーマンスを向上させることを可能とする。
【図面の簡単な説明】
【図１】本発明のＦＩＦＯメモリの構成を示した概略図。
【図２】本発明において割込み制御を実行する割込み制御部の構成およびＦＩＦＯメモリのデータ量に関連して設定されるしきい値を示した図。
【図３】図２に示した割込み発生手段の構成要素を示した概略図。
【図４】図３に示したエッジ検出部の詳細な構成を示した図。
【図５】図３に示したステート・マシンの実施の形態の詳細構成を示した図。
【図６】ステート・マシンからマルチプレクサへの接続の実施の形態を示した図。
【図７】表２にしたがって制御されるＦＩＦＯメモリ内のデータ量を、それぞれのデータ量に対応する状態を符号１〜８と対応させて示した図。
【図８】ＦＩＦＯメモリ制御方式を実行させる際のステート・マシンの状態遷移図。
【図９】本発明の一連の制御をフローチャートとして示した図。
【図１０】本発明の情報処理装置の概略図。
【図１１】従来のＦＩＦＯメモリにおけるデータ量の変動の状態を示した図。
【図１２】従来のＦＩＦＯメモリにおけるデータ量の変動の状態を示した図。
【図１３】従来のＦＩＦＯメモリにおけるデータ量の変動の状態を示した図。
【符号の説明】
１０…リード・アドレス・ポインタ
１２…ライト・アドレス・ポインタ
１４…ＲＡＭ
１６…ディップスティック
１８…割込み制御部
２０…比較手段
２２…割込み発生手段
２４…レジスタ
２６…レジスタ
２８…マルチプレクサ
３０…エッジ検出部
３２…ステート・マシン
３４…フリップフロップ素子
３６…フリップフロップ素子
３８…ＡＮＤゲート
４０…ＡＮＤゲート
４２…中央処理装置（ＣＰＵ）
４４…ＦＩＦＯメモリ
４６，４８…入出力（Ｉ／Ｏ）装置
５０…メモリ
５２…バス・ライン[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a first-in / first-out type memory, a so-called FIFO memory, and more particularly, to reduce an interrupt to a central processing unit (CPU) that occurs when a data holding amount fluctuates within a predetermined threshold range. The present invention relates to a memory device, a control method for the memory device, a semiconductor device, and an information processing device, which can improve the efficiency of data transfer via a FIFO memory.
[0002]
[Prior art]
A data transfer system using a FIFO memory has been widely known so far, and when the data writing speed exceeds the reading speed, a control system using a memory having a sufficient capacity is known. In this control method, the threshold value is set to about half the FIFO memory capacity, and when the amount of data in the FIFO memory decreases, the next data is started to be written to control the amount of data in the FIFO memory. Yes.
[0003]
FIG. 11 shows a state of fluctuation of the data amount in the above-described conventional FIFO memory. In FIG. 11, the vertical axis indicates the data amount, and the horizontal axis indicates the time change of the data amount in the FIFO memory using the time related to writing / reading. In the figure, Th is a set threshold value, the CPU is interrupted at the point indicated by INTR, and the data amount is controlled. FIG. 11A shows a change in the amount of data when the write rate is significantly faster than the read rate (write rate >> read rate) in a system where reading cannot be interrupted.
[0004]
As the reading progresses as shown in FIG. 11A, the data accumulated above the threshold decreases and falls below the threshold. At the point where the threshold is crossed, the CPU is interrupted, a write operation is started, and the amount of data will increase beyond the threshold. When the FIFO memory is full, the data write rate is controlled such that writing is stopped by an appropriate method such as interrupting the CPU, the accumulated data is read, and the amount of data in the FIFO memory is read. Will go down. By repeating the write / read cycle described above, the control of the data amount in the memory described above is repeated.
[0005]
FIG. 11B is a diagram showing a change in the data amount when the write rate is somewhat faster than the read rate (write> read). As described with reference to FIG. 11A, the amount of data decreases as reading progresses, and when the value falls below the threshold value, an interrupt signal INTR is generated and an interrupt is executed to the CPU. Thereafter, the write operation is started and data is accumulated again. In this case, since the write rate is somewhat higher than the read rate, the increase rate of the data amount in the FIFO memory is shown to be smaller than that shown in FIG.
[0006]
FIG. 11C shows a conventional example in which the writing rate and the reading rate are substantially equal. In this case, it is shown that once the data amount decreases, the data amount increases more slowly in the vicinity of the threshold than that shown in FIG.
[0007]
FIG. 12 is a diagram showing the amount of data in the FIFO memory in a system in which reading and writing can be alternately executed continuously. As shown in FIG. 12, when writing and reading are performed alternately, the amount of data in the FIFO memory periodically reciprocates the threshold value Th according to alternately repeated writing and reading operations. The data will increase or decrease.
[0008]
On the average, a system using a FIFO memory assumes that writing and reading are alternately performed under the condition of writing rate> reading rate. The FIFO memory also buffers inconvenience in asynchronous data transfer between the writing side and the reading side. For this reason, in a high-speed system in which both reading and writing are fast and the data writing rate and reading rate are executed at the same rate, the amount of data frequently increases and decreases as shown in FIG. However, interrupts occur frequently.
[0009]
For this reason, in the high-speed system in which the above-described data writing / reading is executed concurrently, the threshold value frequently crosses. Therefore, the write operation and the read operation in the situation shown in FIG. 13 frequently generate interrupts to the CPU, and the data transfer efficiency via the FIFO memory is reduced in a system that requires data transfer. As a result, the system performance is degraded.
[0010]
For example, Japanese Patent Laid-Open No. 6-110653 discloses a system and a control method for setting a settable threshold value and determining a memory capacity based on the threshold value. Is disclosed. However, the system described in Japanese Patent Application Laid-Open No. 6-110653 requires time required for processing determination. For this reason, in the data transfer of the FIFO memory, writing and reading are executed simultaneously in parallel, and when the amount of data occurs in a relatively short cycle as shown in FIG. There was an inconvenience that they could not.
[0011]
Furthermore, Japanese Patent Application Laid-Open No. 11-65817 proposes a system for monitoring a write port and a read port in order to cope with reading and writing executed in parallel. The system proposed in Japanese Patent Application Laid-Open No. 11-65817 uses a control system that generates an interrupt when a write amount or a read amount reaches a certain amount. However, even in the control method disclosed in Japanese Patent Application Laid-Open No. 11-65817, if the data frequently reciprocates around the threshold, interrupts to the CPU frequently occur, and high-speed data It was not sufficient in terms of enabling transfer and improving system performance.
[0012]
[Problems to be solved by the invention]
The present invention solves the above-described conventional problems, does not require the precise knowledge of the amount of data in the FIFO memory, and allows CPU interrupts to be provided without providing monitoring means for the write port or read port. By reducing this, the data transfer efficiency using the FIFO memory is improved. It is another object of the present invention to provide a FIFO memory, a FIFO memory control method, a semiconductor device, and an information processing device that do not reduce system performance caused by frequently interrupting the CPU. To do.
[0013]
[Means for Solving the Problems]
According to the present invention, in the data transfer through the FIFO memory, the data write operation and the read operation are executed, and the interruption to the CPU that occurs in response to the increase or decrease of the data across the threshold value, Data transfer efficiency is improved by controlling using the history when the amount of data passes through the threshold and increases or decreases. The improvement of the data transfer efficiency achieved by the present invention prevents the system performance from being lowered based on the data transfer through the FIFO memory, thereby improving the system performance.
[0014]
The above-described problems of the present invention are solved by providing a memory device, a control method of the memory device, a semiconductor device, and an information processing device of the present invention.
[0015]
That is, according to the present invention, a storage means for holding written data, an arbitration means for controlling data writing / reading, and a value related to the amount of data held in the storage means are generated. A memory device comprising data amount instruction means and rate control means for receiving a data amount instruction signal generated by the data amount instruction means and generating at least a rate control signal used for controlling a data write rate. And
The rate control means includes
Threshold holding means for providing a plurality of thresholds related to the amount of data;
A comparison means for comparing the data amount instruction signal and the threshold;
Rate control hand signal generating means for generating the rate control signal and the threshold selection signal in relation to the output of the comparing means;
Means for changing a threshold value given by the threshold value holding means and compared by the selection means according to the threshold value selection signal;
Can be provided.
[0016]
In the memory device of the present invention, the threshold value is set to at least two different levels related to the data amount, and the rate control signal generating means is set to a high level related to the data amount. Means for generating a selection signal for the threshold value when the threshold value is exceeded. In the memory device of the present invention, the rate control signal generation unit includes an edge detection unit and a state machine, and the edge detection unit receives an output from the comparison unit and outputs the rate control signal. And a state transition signal synchronized with the rate control signal can be provided to the state machine.
[0017]
In the memory device of the present invention, the rate control signal generating means passes the threshold value set to the high level and then passes the threshold value set to the low level, so that the threshold value A selection signal is generated. In the memory device according to the present invention, the rate control signal generating means may be configured even when the amount of data reaches the threshold set at the low level until the threshold set at the high level is exceeded. It is desirable not to generate the threshold selection signal. In the memory device of the present invention, the rate control signal is an interrupt signal or a register flag for controlling a data writing rate, and the memory device is a memory driven by a first-in first-out method. It is preferred that it be.
[0018]
According to the present invention, there is also provided a control method for controlling the data holding amount in the memory device, the control method comprising:
Maintaining a threshold for providing a plurality of thresholds related to the amount of data;
Generating a data amount indication signal related to the amount of data held in the memory device;
Comparing the data amount indication signal with the threshold;
Generating at least the rate control signal and a threshold selection signal for controlling at least the data write rate in relation to the output of the comparing means;
Changing the threshold value given by the threshold value holding means and compared in the comparing step according to the threshold value selection signal;
A control method for a memory device is provided.
[0019]
In the control method of the present invention, the threshold value is set to at least two different levels related to the data amount, and exceeds a threshold value set to a high level related to the data amount. Preferably, the method further includes the step of generating the threshold selection signal. In the control method of the present invention, the rate control signal generation step includes a step of generating the rate control signal corresponding to the comparison step, and a step of providing a state transition signal synchronized with the rate control signal. Can do.
[0020]
In the control method of the present invention, the rate control signal generating step passes through the threshold value set at a low level after passing through the threshold value set at a high level, and thereby the threshold value is set. A step of generating a selection signal can be included. In the control method of the present invention, the rate control signal generation step may be performed even when the amount of data reaches the threshold set at the low level until the threshold set at the high level is exceeded. The step of not generating the threshold selection signal may be included. In the control method of the present invention, the rate control signal generation step includes a step of generating an interrupt signal or a register flag for controlling a data write rate, and the memory device is configured in a first-in first-out method. An operating step can be included.
[0021]
Further, according to the present invention, a storage means for holding written data, an arbitration means for controlling data writing / reading, and a value related to the amount of data held in the storage means are generated. First-in / first-out including data amount instruction means and rate control means for receiving a data amount instruction signal generated by the data amount instruction means and generating at least a rate control signal used to control the data write rate A semiconductor device including a memory device,
The rate control means includes
Threshold holding means for providing a plurality of thresholds related to the amount of data;
A comparison means for comparing the data amount instruction signal with the threshold value;
Rate control hand signal generating means for generating the rate control signal and the threshold selection signal in relation to the output of the comparing means;
Means for changing a threshold given by the threshold holding means in accordance with the threshold selection signal;
A semiconductor device is provided.
[0022]
In the semiconductor device of the present invention, the threshold value is set to at least two different levels related to the data amount, and the rate control signal generating means is set to a high level related to the data amount. Means for generating the threshold selection signal when a threshold is exceeded may be included. In the semiconductor device of the present invention, the rate control signal generation means includes an edge detection unit and a state machine, and the edge detection unit receives the output from the comparison unit and generates the rate control signal. Preferably, a state transition signal synchronized with the rate control signal is given to the state machine.
[0023]
In the semiconductor device of the present invention, the rate control signal generating means passes the threshold set to the high level and then passes the threshold set to the low level, so that the threshold selection A signal can be generated. In the semiconductor device of the present invention, the rate control signal generating means is configured such that the data amount becomes the threshold set at the low level until the threshold set at the high level is exceeded. Preferably, no threshold selection signal is generated. In the semiconductor device of the present invention, it is preferable that the rate control signal is an interrupt signal or a register flag for controlling a data write rate, and the memory device is operated in a first-in first-out system. In addition, according to the present invention, an information processing apparatus including the above-described memory device or semiconductor device is provided.
[0024]
DETAILED DESCRIPTION OF THE INVENTION
The present invention will be described below with reference to specific embodiments shown in the drawings. However, the present invention is not limited to the specific embodiments described below.
[0025]
FIG. 1 is a schematic diagram showing the configuration of the FIFO memory of the present invention. In the specific embodiment of the present invention shown in FIG. 1, the memory device is described as being configured as a FIFO memory. The FIFO memory shown in FIG. 1 is a read address pointer 10 used as an arbitration means for writing / reading data in a first-in / first-out system, and a device (not shown) that requests data writing. And a write address pointer 12 and a RAM 14 used as storage means for holding written data.
[0026]
Further, the FIFO memory shown in FIG. 1 is configured to include a dipstick 16 used as a data amount instruction means for instructing the amount of data stored in the RAM 14. Data to be written is stored in the RAM 14 corresponding to the queue designated by the read address pointer 10, and is read from the RAM 14 corresponding to the queue designated by the write address pointer 12. It is supposed to be done.
[0027]
The dipstick 16 indicates the amount of data in the RAM 14, and when there is a write command, the counter included in the dipstick 16 adds 1 count, and when there is a read command, the counter counts 1 count. By performing subtraction, the amount of data stored in the RAM 14 can be indicated. The output of the dipstick 16 is returned to the read address pointer 10 and the write address pointer 12, and the writing operation and the reading operation are controlled in relation to the amount of data in the dipstick 16.
[0028]
The output Do of the dipstick 16 is sent to a rate control means comprising elements for implementing the FIFO memory control method of the present invention. In the specific embodiment described in the present invention using FIG. 1, the above-described rate control means is implemented as an interrupt control unit 18 for generating an interrupt signal for the CPU. However, an embodiment in which write / read operations are executed via a register can also be employed in the present invention, and in this case, the rate control means can appropriately interrupt the register. Register flags can also be generated.
[0029]
The output Do of the dipstick 16 is input to the interrupt control unit 18 and executes the FIFO memory control method of the present invention in relation to the amount of data stored in the RAM 14.
[0030]
In the embodiment of the present invention, the interrupt control unit 18 shown in FIG. 1 provides an interrupt signal INTR used as a rate control signal generated in relation to the amount of data, and an appropriate rate for the CPU. It is configured to enable interrupts. In the present invention, the output from the interrupt control unit 18 can be directly input to the CPU. Further, in the present invention, the interrupt signal INTR from the interrupt control unit 18 is input to an appropriate means, such as generating the register flag described above, and an appropriate signal is generated corresponding to this input. Can also be adopted.
[0031]
As long as the present invention is configured to include elements that provide functions equivalent to those of the interrupt control unit 18 shown in FIG. 1, each control such as arbitration means, storage means, and rate control means as shown in FIG. It can also be configured as a semiconductor unit that includes elements as a unit. Further, in the present invention, each element for performing the above-described control can be mounted in any configuration, such as being mounted on a wiring element such as a printed wiring board so as to execute the control method of the present invention. .
[0032]
FIG. 2A is a diagram showing a detailed configuration of the interrupt control unit 18 schematically shown in FIG. 1 for executing the control method of the memory device of the present invention. The interrupt control unit 18 for executing the interrupt control of the present invention shown in FIG. 2A is a comparator used as the comparison unit 20 to which the output Do of the dipstick 16 is input, and the output of the comparison unit 20 such as a comparator. And an interrupt generating means 22 for receiving and generating an interrupt signal INTR used as a rate control signal.
[0033]
In the present invention, it is preferable to use at least two threshold values in relation to the amount of data in the FIFO memory. Specifically, an embodiment in which two threshold values including a threshold value TLH and a threshold value THL are used as threshold values used in the present invention will be described in detail below. The number of threshold values used in the present invention is not particularly limited, but a control method according to the principle of the present invention can be executed as long as at least two threshold levels are set.
[0034]
The relative relationship between the two threshold values will be described. Of the two threshold values, the threshold value THL is set such that the amount of data in the RAM 14 is smaller than the threshold value TLH. . The threshold value TLH can be selected from values that can be appropriately set between values larger than the threshold value THL and smaller than the upper limit of the data capacity of the RAM 14. Further, the threshold value THL can be selected from values that can be arbitrarily set within a range that satisfies the above-described relationship with the threshold value TLH. FIG. 2B shows a schematic relationship between the above-described two threshold values TLH and THL set in relation to the data capacity of the FIFO memory.
[0035]
The configuration of FIG. 2 (a) will be described again. As shown in FIG. 2 (a), the threshold value TLH and the threshold value THL are set by the register 24 and the register 26, respectively. These threshold values TLH and THL are input to the comparison means 20 via the multiplexer 28 and are compared with the output Do of the dipstick 16 by the comparison means 20. As shown in FIG. 2A, the multiplexer 28 is supplied with a threshold selection signal SELT generated in association with the interrupt signal INTR generated by the interrupt generating means 22. The threshold selection signal SELT is used to select the threshold value TLH or the threshold value THL and input it to the comparison means 20.
[0036]
FIG. 3 is a schematic diagram showing the components of the interrupt generating means 22 described in FIG. The output of the comparison unit 20 is input to the edge detection unit 30, and when an edge of a signal from the comparison unit 20 is detected, an interrupt signal INTR is generated. The state transition signal TRS is generated in synchronization with the interrupt signal INTR. The state transition signal TRS is input to the state machine 32 and changes the state of the state machine 32. In response to the input of the state transition signal TRS, the state machine 32 is input to the comparison unit 20 in relation to a threshold value such as the threshold value TLH or the threshold value THL input to the comparison unit 20. A threshold selection signal SELT for selecting a threshold value such as a new threshold value TLH or THL is generated. The threshold selection signal SELT is given as a signal given by lines indicated by signal lines A and B as shown in FIG.
[0037]
FIG. 4 is a diagram illustrating a detailed configuration of the edge detection unit illustrated in FIG. 3. The output from the comparison means 20 is input to the first flip-flop element 34 and synchronized with the clock signal CLK. Next, the output of the first flip-flop element 34 is input to the second flip-flop 36. The output obtained by inverting the output of the first flip-flop element 34 and the output of the second flip-flop element 36 by the inverter is input to the AND gate 38 and an interrupt signal corresponding to the output edge of the comparison means 20. INTR and state transition signal TRS are generated. FIG. 4 shows that the state transition signal TRS is directly branched from the interrupt signal INTR. However, in the present invention, the state transition signal TRS can be provided in synchronization with the interrupt signal INTR. Any configuration can be used.
[0038]
FIG. 5 is a diagram showing a detailed configuration of the embodiment of the state machine 32 shown in FIG. The state machine shown in FIG. 5 used in the present invention includes a plurality of OR gates, a plurality of NAND gates, and a plurality of flip-flop elements for performing synchronization. The state machine shown in FIG. 5 receives the state transition signal TRS from the edge detection unit 30 shown in FIG. 4 and changes its state, and outputs the output A and the output B to the threshold value TLH or the threshold value THL. Is generated as a signal for selecting. Table 1 shows the relationship between the state of the output A and output B signals of the state machine 32 shown in FIG. 5 and the amount of data related to the threshold value TLH and the threshold value THL.
[0039]
[Table 1]

[0040]
In the above table, the numerical value “1” indicates true, and the numerical value “0” indicates false. In the specific embodiment described in the present invention, “true” corresponds to H (high) and “false” corresponds to L (low), but any circuit configuration can be used as long as the above-described control can be performed. The judgment corresponding to Table 1 can also be executed. The output of the state machine 32 shown in FIG. 5 is input to the multiplexer 28 included in the FIFO memory of the present invention as described above, and the multiplexer 28 is a threshold for comparing the output Do from the dipstick 16. The value TLH or the threshold value THL is selected and input to the comparison means 20.
[0041]
FIG. 6 shows an embodiment of the connection from the state machine 32 to the multiplexer 28. Output A and output B from state machine 32 are input to multiplexer 28 via AND gate 40. Further, the multiplexer 28 receives data corresponding to the threshold value TLH and the threshold value THL from the register 24 and the register 26, and the threshold value TLH, the data corresponding to the input to the select terminal of the multiplexer 28 is input. Select THL. Table 2 shows the states of the outputs A and B of the state machine 32, the state of the input signal to the select terminal, and the type of threshold value input to the comparison means 20.
[0042]
[Table 2]

The meanings of the numbers “0” and “1” shown in Table 2 are the same as those described in Table 1.
[0043]
FIG. 7 is a diagram for explaining a change state of the data amount in the FIFO memory corresponding to the above-described output. In FIG. 7, the data amount in the FIFO memory controlled according to Table 2 is shown in correspondence with the respective codes 1 to 8 in the state corresponding to each data amount. As shown in FIG. 7, the state 1 in which no data is stored in the FIFO memory is set as an initial state in the present invention, and the data amount increases to the state 2 as data writing proceeds.
[0044]
Furthermore, a state in which data is written and the amount of data becomes equal to the threshold value TLH is shown as state 3. When this state 3 is reached, the threshold value input to the comparison means 20 is changed from TLH to THL based on the threshold value selection signal generated by the state machine 32. At this stage, the data write rate is reduced or interrupted to the CPU, and a process such as allocating resources corresponding to that is executed, thereby reducing the amount of data in the FIFO memory.
[0045]
However, even after the threshold value TLH is exceeded, more data is written to the FIFO memory in accordance with the system setting, so the data amount exceeds the threshold value TLH and is indicated by state 4. The amount of data becomes closer to the upper limit of the data capacity of the FIFO memory.
[0046]
Thereafter, the amount of data gradually decreases, and a data accumulation state indicated by state 5 is obtained. Thereafter, the data amount continues to decrease until it becomes equal to the threshold value THL. This state is indicated by state 6. At this point, the comparison unit 20 compares the threshold value THL with the output signal Do from the dipstick 16 and sends the output of the comparison unit 20 to the interrupt control unit 18. In the interrupt control unit 18 that has received this signal, the edge detection unit 30 detects the edge of the signal, generates an interrupt signal INTR, and executes an interrupt to the CPU.
[0047]
Similarly, the edge detection unit 30 generates a state transition signal TRS synchronized with the interrupt signal, and this state transition signal TRS is input to the state machine 32 and sets a threshold value used by the comparison means 2. Change to threshold TLH. When the interrupt signal INTR is generated, in the FIFO memory control that continues from the state 1 shown in FIG. 7, an interrupt is executed to the CPU, for example, whether data is written with priority over other tasks. When the system includes a bus arbitration circuit or the like, control is performed so that the data amount is increased again by increasing the data write rate by increasing the data write order.
[0048]
As described above, after the interrupt signal INTR is generated in the state 6, the CPU that has received the interrupt will increase the data write rate according to the system conditions as appropriate. In the specific embodiment shown in FIG. 7, the amount of data is reduced to the initial state indicated by state 8 in the amount of data in the FIFO memory during the time from when an interrupt is received until the data write rate increases. It has also been shown that.
[0049]
However, in the present invention, it is not necessary to decrease the data amount from the threshold value THL to the initial state indicated by the state 8 once, and the interrupt signal INTR promptly increases the data write rate. When the data amount is reflected in the state, the data amount in the FIFO memory can be controlled in the state of the data amount shown in the state 3 to the state 7 after the data amount is reduced to the state shown in the state 7.
[0050]
In the present invention, as shown in Table 2, the data amount becomes equal to the threshold value THL, and at the same time, the threshold value input to the comparison means 20 is switched to TLH. Therefore, in the next write cycle, for example, Even if the data amount exceeds the threshold value THL from the state 7 to the state 3, the comparison means 20 does not generate an output. For this reason, even if the next write operation is started and the data amount increases beyond the threshold value THL, the data amount increases across the threshold value THL unless the threshold value TLH is exceeded at least once. However, the interrupt signal INTR is not generated. That is, in the present invention, even when the data amount increases or decreases in the vicinity of the data amount indicated by the threshold value THL, the rate at which interrupts to the CPU are particularly efficiently reduced can be reduced. Performance can be improved.
[0051]
FIG. 8 shows a state transition diagram of the state machine 32 when executing the above-described FIFO memory control method. In the state transition diagram shown in FIG. 8, the state A is the initial state of the FIFO memory, and the threshold value TLH is output to the comparison means 20. State B is a state in which the amount of data once exceeds the threshold value TLH and the threshold value THL is output to the comparison means 20. In the state C shown in FIG. 8, the amount of data decreases, that is, the threshold value THL is crossed from the top to the bottom, the interrupt signal INTR is generated, and the threshold value TLH is output to the comparison means 20 again. Corresponds to the state.
[0052]
The FIFO memory control method of the present invention will be described with reference to the state transition diagram shown in FIG. 8. First, as data is written from the initial state in which no data is stored in the FIFO memory, the state machine 32 changes to the state A. stay. In this state, the comparison unit 20 compares the output Do of the dipstick 16 with the threshold value TLH.
[0053]
Once the amount of data exceeds the threshold TLH, the state machine 32 transitions to state B, and in this connection, the threshold used by the comparison means 20 for comparison with the output Do of the dipstick 16 is set. The threshold value TLH is switched to the threshold value THL. When the data amount exceeds the threshold value TLH, the read / write rate is controlled by the CPU to reduce the data amount in the FIFO memory by an appropriate means such as generating an interrupt signal INTR. This state change described above is the state change indicated by the arrow 5 in FIG.
[0054]
When the data amount in the FIFO memory continues to decrease further and falls below the threshold value THL, an interrupt signal INTR is generated when the data amount passes the threshold value THL. This interrupt signal INTR changes the state of the state machine 32 to the C state, and the state machine 32 further generates a threshold selection signal, which sets the threshold used by the selection means 20 for comparison. The threshold value THL is changed to the threshold value TLH.
[0055]
The state of the state machine 32 is held again until the data amount reaches the threshold value TLH along the direction indicated by the arrow 6, and transitions to the state B again when the threshold value TLH is exceeded. Become. In the present invention, for example, the change in the data amount from the state 2 to the state 7 shown in FIG. 7 is indicated by a state transition between the B state and the C state indicated by the arrow line 5 and the arrow line 6 in FIG. It will be.
[0056]
In FIG. 8, when the data writing is completed or the data writing rate is significantly lower than the data reading rate, the state machine 32 keeps the threshold value input to the comparison means 20 at TLH. As indicated by the arrow 8, the state C changes to the state A, and the data amount control method in the FIFO memory described with reference to FIG. 7 ends.
[0057]
FIG. 9 is a flowchart showing a series of controls of the present invention described above. As shown in FIG. 9, the FIFO control method of the present invention starts from step S1, and in step S2, the threshold value is set to TLH. Next, in step S3, data write / data read operations are appropriately executed, and the amount of data in the FIFO memory increases.
[0058]
In step S4, the output Do of the dipstick 16 is compared with the threshold value TLH. When Do = TLH (Y), as shown in step S5, the threshold value Th = Set as THL. In other cases (N), the process branches to step S3, and further data writing / data reading is executed to determine whether or not the data amount indicated by the dipstick 16 is equal to TLH. repeat. By using the control method described above, the preset threshold value TLH is saved once the threshold value TLH is not exceeded, and the frequency of interrupts to the CPU in THL can be reduced. .
[0059]
After setting the threshold value THL in step S5, the data write rate is controlled in step S6 to reduce the data amount in the FIFO memory, and when the data amount becomes THL, an interrupt is performed as shown in step S7. A signal INTR is generated. In association with the generation of the interrupt signal INTR in step S7, the threshold value Th is set again to TLH, the data write rate is controlled to increase the amount of data, and steps S3 to S8 are repeated again to write / By repeating the read operation, the amount of data in the FIFO memory can be controlled without impairing the data transfer rate.
[0060]
FIG. 10 is a schematic diagram showing an outline of an information processing apparatus configured to include the memory device of the present invention. The information processing apparatus shown in FIG. 10 can be configured as a personal computer, a workstation, or the like, and a central processing unit (CPU) 42 and a book for executing data writing / reading on the CPU 42. The FIFO memory 44 according to the invention, the input /

output devices

46 and 48, and the memory 50 for storing other data required by the CPU 42 can be configured. Elements such as the CPU 42, the FIFO memory 44, and the input /

output devices

46 and 48 are interconnected through a bus line 52, and are configured to transmit data as necessary.
[0061]
In the information processing apparatus shown in FIG. 10, data is written to the FIFO memory 44 from the input / output device 46, and the input / output device 48 reads the data. The FIFO memory device 44 shown in FIG. 10 includes the interrupt control unit 18 for executing the control of the present invention, and is configured to execute the control shown in FIGS. For this reason, in the information processing apparatus shown in FIG. 10, the write rate and the read rate are close to each other, and even when data transfer is performed at high speed, frequent interruptions to the CPU 42 do not occur, and the FIFO memory device 44 is used. Data transmission efficiency has been improved. The FIFO memory 44 shown in FIG. 10 can be configured by arranging each element on a wiring element such as a printed wiring board, or a semiconductor in which each required element is integrated on one chip by microlithography. It can be implemented as a device.
[0062]
So far, the present invention has been described based on the specific embodiment shown in the drawings. However, the present invention is not limited to a system in which writing to and reading from the FIFO memory is performed simultaneously, but also to writing to and reading from the FIFO memory. Both are also effective in a system in which is executed alternately. Further, the FIFO memory of the present invention can be mounted as a semiconductor device in which the above-described elements are integrated using microlithography technology, and each of the above-described elements can be mounted on a printed wiring board as a module, for example. It can also be configured by mounting. Further, the present invention can be applied to an information processing apparatus including a CPU, such as a memory device for a printer, as a storage device on which the above-described semiconductor device or module is mounted.
[0063]
As described above, the present invention makes it possible to improve the efficiency of data transfer in an information processing system by reducing the frequency with which interrupts or register flags are generated for a CPU that controls data transfer in a FIFO memory. The FIFO memory, the FIFO memory control method, and the semiconductor device can be provided.
[0064]
The FIFO memory of the present invention can improve the system performance of an information processing system including a CPU by improving the efficiency of data transfer.
[Brief description of the drawings]
FIG. 1 is a schematic diagram showing the configuration of a FIFO memory according to the present invention.
FIG. 2 is a diagram showing a configuration of an interrupt control unit that executes interrupt control and a threshold value set in relation to the data amount of a FIFO memory in the present invention.
FIG. 3 is a schematic diagram showing components of the interrupt generation means shown in FIG. 2;
4 is a diagram showing a detailed configuration of an edge detection unit shown in FIG. 3;
FIG. 5 is a diagram showing a detailed configuration of an embodiment of the state machine shown in FIG. 3;
FIG. 6 is a diagram showing an embodiment of connection from a state machine to a multiplexer.
FIG. 7 is a diagram showing the data amounts in the FIFO memory controlled according to Table 2, with the states corresponding to the respective data amounts corresponding to the reference numerals 1 to 8;
FIG. 8 is a state transition diagram of a state machine when executing a FIFO memory control method;
FIG. 9 is a flowchart showing a series of controls according to the present invention.
FIG. 10 is a schematic diagram of an information processing apparatus according to the present invention.
FIG. 11 is a diagram showing a state of fluctuation of data amount in a conventional FIFO memory.
FIG. 12 is a diagram showing a state of variation in data amount in a conventional FIFO memory.
FIG. 13 is a diagram showing a state of fluctuation of data amount in a conventional FIFO memory.
[Explanation of symbols]
10: Read address pointer
12: Write address pointer
14 ... RAM
16 ... Dipstick
18 ... Interrupt control section
20 ... Comparison means
22: Interrupt generation means
24 ... Register
26: Register
28 ... Multiplexer
30. Edge detection unit
32 ... State machine
34. Flip-flop element
36 ... flip-flop element
38 ... AND gate
40 ... AND gate
42 ... Central processing unit (CPU)
44 ... FIFO memory
46, 48 ... Input / output (I / O) devices
50 ... Memory
52 ... Bus line

Claims

Storage means for holding written data, arbitration means for controlling data writing / reading, data amount indicating means for generating a value related to the data amount held in the storage means, and the data A memory device including rate control means for receiving a data amount indication signal generated by the amount indication means and generating at least a rate control signal used for controlling a data write rate,
The rate control means includes
Threshold holding means for providing thresholds set to at least two different levels of high and low levels in relation to the amount of data ;
A comparison means for comparing the data amount instruction signal and the threshold;
Rate control signal generating means for generating the rate control signal and the threshold selection signal in relation to the output of the comparing means;
Provided by said threshold holding means, the threshold comparison by said comparing means is carried out, see containing and means for changing in response to the threshold selection signal,
The rate control signal generation means includes an edge detection unit and a state machine, and the edge detection unit receives the output from the comparison unit to generate the rate control signal and A state transition signal synchronized with the rate control signal
The state machine changes the state according to the received state transition signal,
(1) Initial state
(2) A state in which the threshold set at the low level is exceeded and the threshold set at the high level is not exceeded
(3) State exceeding the threshold set at the high level
(4) State below the threshold set at the low level
Transition to one of the
And a gate means for generating a threshold selection signal corresponding to the transitioned state .

The memory device according to claim 1, wherein the rate control signal generation unit includes a unit that generates the threshold selection signal when a threshold set to a high level in relation to the data amount is exceeded.

2. The rate control signal generating means generates the threshold selection signal by passing through a threshold set at a low level after passing through the threshold set at a high level. Or the memory device according to any one of 2;

The rate control signal generating means generates the threshold selection signal even when the amount of data reaches the threshold set at the low level until the threshold set at the high level is exceeded. The memory device according to any one of claims 1 to 3 .

The rate control signal is an interrupt signal or register flag for controlling data write rate, and the memory device can be of any claims 1-4 is a memory which is driven by the first-in first-out method 2. The memory device according to claim 1.

A control method for controlling the amount of data retained in a memory device, the control method comprising:
Holding a threshold value for providing threshold values set at at least two different levels, a high level and a low level in relation to the amount of data ;
Generating a data amount indication signal related to the amount of data held in the memory device;
A step of comparing the data amount instruction signal and the threshold value by a comparison unit ;
A rate control signal generating step in conjunction generating the rate control signal and threshold selection signal for controlling at least data writing rate to the output of said comparison means,
Provided by said threshold holding means, a threshold value comparison is performed in the comparing step, seen including a step of changing the threshold value selection signal response,
The rate control signal generating step generates the rate control signal in response to the output of the comparison means, and provides a state transition signal synchronized with the rate control signal to change the state of the state machine.
(1) Initial state
(2) A state in which the threshold set at the low level is exceeded and the threshold set at the high level is not exceeded
(3) State exceeding the threshold set at the high level
(4) State below the threshold set at the low level
A transition to one of the following:
Generating a threshold selection signal corresponding to the transitioned state;
Control method of memory device including

The control method according to claim 6 , wherein the rate control signal generation step includes a step of generating the threshold selection signal when a threshold set to a high level in relation to the data amount is exceeded. .

The step of generating the rate control signal includes a step of generating the threshold selection signal by passing through the threshold set to a low level after passing through the threshold set to the high level. The control method according to any one of claims 6 and 7 .

The rate control signal generation step generates the threshold selection signal even when the amount of data reaches the threshold set at the low level until the threshold set at the high level is exceeded. The control method according to any one of claims 6 to 8 , further comprising a step that does not.

The rate control signal generating step includes the step of generating an interrupt signal or register flag for controlling data write rate, according to claim 6, said memory device, comprising the steps of operating in a first-in first-out method The control method according to any one of? 9 .

Storage means for holding written data, arbitration means for controlling data writing / reading, data amount indicating means for generating a value related to the data amount held in the storage means, and the data A semiconductor device including a first-in / first-out memory device including a rate control unit that receives a data amount instruction signal generated by the amount instruction unit and generates at least a rate control signal used to control a data write rate. And
The rate control means includes
Threshold holding means for providing thresholds set to at least two different levels of high and low levels in relation to the amount of data ;
A comparison means for comparing the data amount instruction signal with the threshold value;
Rate control signal generating means for generating the rate control signal and the threshold selection signal in relation to the output of the comparing means;
A threshold given by the threshold holding means, seen including a means for changing in response to the threshold selection signal,
The rate control signal generation means includes an edge detection unit and a state machine, and the edge detection unit receives the output from the comparison unit to generate the rate control signal and A state transition signal synchronized with the rate control signal
The state machine changes the state according to the received state transition signal,
(1) Initial state
(2) A state in which the threshold set at the low level is exceeded and the threshold set at the high level is not exceeded
(3) State exceeding the threshold set at the high level
(4) State below the threshold set at the low level
Transition to one of the
And a gate means for generating a threshold selection signal corresponding to the transitioned state .

The semiconductor device according to claim 11 , wherein the rate control signal generation unit includes a unit that generates the threshold selection signal when a threshold set to a high level in relation to the data amount is exceeded.

The rate control signal generating means, after passing through the set threshold to the high level, by passing through the set threshold to a low level, according to claim 11 for generating the threshold value selection signal 13. The semiconductor device according to any one of 12 above.

The rate control signal generating means generates the threshold selection signal even when the amount of data reaches the threshold set at the low level until the threshold set at the high level is exceeded. The semiconductor device according to any one of claims 11 to 13 .

The rate control signal is an interrupt signal or register flag for controlling data writing rate, the memory device is in any one of claims 11 to 14 which is operated in first-in first-out method The semiconductor device described.

The information processing apparatus configured to include a memory device according to any one of claims 1-5.

The information processing apparatus configured to include a semiconductor device according to any one of claims 11-15.