JP3798765B2

JP3798765B2 - Manufacturing method of semiconductor device

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Publication number: JP3798765B2
Application number: JP2003166752A
Authority: JP
Inventors: 和人辻; 義之米田; 英治迫田; 隆司埜本; 英二渡辺; 政一織茂; 正徳小野寺
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-08-24
Filing date: 2003-06-11
Publication date: 2006-07-19
Anticipated expiration: 2015-08-24
Also published as: JP2003338586A

Description

【０００１】
【発明の属する技術分野】
本発明は、外部端子を平面上で格子状に配列させた半導体装置の製造方法に関する。
【０００２】
近年、電子機器の小型、薄型化及び高速、高機能化へのニーズが高まる中で、構成する主要品の一つである半導体装置においても小型化、高密度、高機能化が要求されている。そのため、半導体装置はその外形をＱＦＰ(Quad Flat Package)，ＱＴＰ(Quad Tape-carrier Package)等からＢＧＡ(Ball Grid Array)，ＴＡＢ(Tape Automated Bonding)接続技術を用いたミニ又はマイクロ（μ）ＢＧＡに移行してきている。
【０００３】
そこで、半導体装置の小型形状に伴う信頼性や電気的特性の向上が望まれている。
【０００４】
【従来の技術】
図３３に、従来のμＢＧＡパッケージの半導体装置の構成図を示す。図３３（Ａ）は断面図、図３３（Ｂ）は平面図である。
【０００５】
図３３（Ａ），（Ｂ）に示す半導体装置１１は、半導体チップ１２上にはパッド１３が所定数形成されており、半導体チップ１２のパッド１３以外の部分に弾力性のある接着剤１４が形成されている。また、半導体チップ１２の周囲側面には接着剤１５ａにより保護又は放熱のための金属等の枠部１６が取り付けられ、枠部１６上にも接着剤１５ｂが形成されている。
【０００６】
一方、ポリイミド（ＰＩ）等の樹脂フィルム１７上には銅箔のパターン１８が取着されており、パターン１８は外部パッド１８ａとそれより延出されるリード１８ｂにより構成されて、ＴＣ（ＴａｐｅＣａｒｒｉｅｒ）が構成される。また、樹脂フィルム１７には外部パッド１８に対応する部分に孔１９が形成されており、孔１９内に外部パッド１８ａと接触する金又ははんだのボール電極２０が格子配列で形成される。例えば、ボール電極２０のピッチは0.5 mmに配列される。このボール電極２０が外部端子となる。
【０００７】
この樹脂フィルム１７が上述の接着剤１４，１５ｂ上に取着される。そして、パターン１８から延出されるリード１８ｂと半導体チップ１２のパッド１３とが融着等により接続され、この部分がエポキシ等の樹脂１５ｃにより封止される。
【０００８】
このように、半導体装置１１は、チップサイズに近い大きさでボール電極２０を備えるμＢＧＡパッケージ構造で形成される。
【０００９】
ところで、上記半導体装置１１は、その平面サイズが半導体チップ１２のサイズ又は端子数及び端子ピッチより決定される。
【００１０】
すなわち、端子数と端子ピッチから決定される面積が半導体チップ１２の面積を超えない場合には、半導体チップ１２上に形成されるパッド１３が格子配列された外部端子の外側に配設されることから半導体装置１１の平面サイズが決定される。
【００１１】
また、端子数及び端子ピッチから決定される面積が半導体チップ１２の面積を超える場合には、パッド１３は必ずしも外部端子の外側にならず、格子配列される外部端の面積により半導体装置１１の平面サイズが決定される。
【００１２】
【発明が解決しようとする課題】
しかし、上述のような半導体装置１１は、半導体チップ１２と外部端子との接続がＴＡＢ技術であることから一品一様となって汎用性がないという問題がある。
【００１３】
また、半導体チップ１２上に総ての外部端子を集中させることは、例えば、３２４ピン以上の端子数でパッド１３のピッチが８０μm 以下の場合に外部端子のピッチを0.4 mm以下にする必要があり実装が困難となる。一方、外部端子ピッチを0.5 mm以上にすることは半導体チップ１２のサイズを大きくする必要がありトータルコストの高騰を招くという問題がある。
【００１４】
更に、外部端子（バンプ電極２０）の形成においてめっき処理が施されることから、コスト高を招くという問題がある。また、半導体チップ１２の一部分が露出した状態となって、信頼性を低下させるという問題がある。
【００１５】
そこで、本発明は、上記課題に鑑みなされたもので、低コスト化を図ると共に、信頼性及び電気特性の向上を図る半導体装置の製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記課題を解決するために本発明では、下記の手段を講じたことを特徴とするものである。
【００１７】
請求項１記載の発明では、
基板に対して実装する端子となる所定数の枠状端子部及び所定数の柱状端子部が肉薄状態で連結されて形成された外部端子部に、前記枠状端子部及び柱状端子部に対応する端子接続部を有すると共に、搭載する半導体チップと電気的接続を行うための接続部が前記枠状端子部の上方に位置されるように形成されたパターン層を有するパターン部が接続される工程と、
前記パターン部上に前記半導体チップを搭載して前記パターン層の接続部との電気的接続を行う工程と、前記外部端子部を露出させ、前記半導体チップを樹脂により封止する工程と、
露出された前記外部端子部における前記枠状端子部と前記柱状端子部との連結状態を分離させる工程とを含んで半導体装置の製造方法を構成することを特徴とするものである。
【００１８】
また、請求項２記載の発明では、
基板に対して実装する端子となる所定数の枠状端子部及び所定数の柱状端子部が肉薄状態で連結されて形成された外部端子部の一方面上に、前記枠状端子部の一部、及び全部の前記柱状端子部の面を表出させて絶縁層を形成する工程と、
前記絶縁層上に、前記枠状端子部の一部及び柱状端子部の面に接触すると共に、搭載する半導体チップとの電気的接続を行うための接続部をパターニングした導体金属のパターン層を形成する工程と、
前記パターン層上に、前記接続部を表出させる開口部を形成した上部絶縁層を形成する工程と、
前記上部絶縁層上に、前記半導体チップを搭載して前記パターン層の接続部との電気的接続を行う工程と、
前記外部端子部を露出させ、前記半導体チップを樹脂により封止する工程と、露出された前記外部端子部における前記枠状端子部と前記柱状端子部との連結状態を分離させる工程とを含んで半導体装置の製造方法を構成することを特徴とするものである。
【００１９】
また、請求項３記載の発明では、
前記請求項１又は２の外部端子部は、所定の金属導体板の一方面に、前記枠状端子部及び柱状端子部となるパターンのレジストを塗布すると共に、その反対面全面にレジストを塗布する工程と、前記一方面をハーフエッチングして前記枠状端子部と前記柱状端子部とを肉薄状態で連結して形成する工程と、前記レジストを剥離する工程とにより形成されることを特徴とするものである。
【００２０】
また、請求項４記載の発明では、
前記請求項３記載の外部端子部の連結部分を突き上げにより前記枠状端子部及び柱状端子部を両面で突出させた形状に形成することを特徴とするものである。
【００２１】
また、請求項５記載の発明では、
前記請求項１又は２記載の外部端子部は、所定の金属導体板の両面より押圧する塑性加工により、前記枠状端子部及び柱状端子部を両面で突出させて肉薄で連結状態に形成することを特徴とするものである。
【００２２】
また、請求項６記載の発明では、
前記請求項１記載のパターン部は、絶縁性フィルム上に前記接続部を表出させる開口部を形成して前記パターン層となる金属箔を貼着し、フォトエッチングにより前記接続部及び前記端子接続部を形成することを特徴とするものである。
【００２３】
また、請求項７記載の発明では、
前記請求項１記載のパターン部は、金属導体板に打ち抜き又はエッチングにより前記接続部を表出させる開口部を形成して前記パターン層となる金属箔を貼着し、フォトエッチングにより前記接続部及び前記端子接続部を形成することを特徴とするものである。
【００２４】
また、請求項８記載の発明では、
前記請求項１又は２の外部端子部は、２枚の金属導体板のそれぞれの一方面に、前記枠状端子部及び柱状端子部を肉薄で連結形成するための凹部がハーフエッチングにより形成され、それぞれの金属導体板を接合して、少なくとも一方面に前記枠状端子部及び柱状端子部となる突出部分を形成することを特徴とするものである。
【００２５】
また、請求項９記載の発明では、
前記請求項１又は２の外部端子部は、前記枠状端子部となる金属線枠及び前記柱状端子部となる金属球が形成され、前記金属線枠及び金属球を、金属導体板にハーフエッチングにより形成した溝及び凹部に嵌合して取り付けて形成することを特徴とするものである。
【００２６】
また、請求項１０記載の発明では、
前記請求項１又は２記載の柱状端子部は、前記肉薄部より上部における断面積が前記肉薄部より下部における断面積より小さくなるよう形成したことを特徴とするものである。
【００２７】
上記の各手段は下記のように作用する。
【００２８】
請求項１，６乃至９記載の発明では、枠状端子部と柱状端子部とを肉薄で連結状態とした外部端子部に、絶縁性フィルム又は金属導体板に金属箔を貼着してパターニングし、所定のめっき処理されたパターン部を絶縁性接着剤で貼着すると共に、端子接触部分をめっき処理し、半導体チップ搭載後に樹脂封止して枠状端子部と柱状端子部との連結状態を分離させる。これにより、汎用性を有して異なるチップサイズでも低コストで製造することが可能となる。
【００２９】
また、請求項２記載の発明では、枠状端子部と柱状端子部とが肉薄状態で連結された外部端子部上に、絶縁層を介してパターン層を形成し、パターン層上に上部絶縁層を形成して半導体チップを搭載し、樹脂封止後に枠状端子部と柱状端子部の連結状態を分離させる。これにより、汎用性を有して異なるチップサイズでも低コストで製造することが可能となる。
【００３０】
また、請求項３乃至５記載の発明では、外部端子部を、ハーフエッチング後に連結部分を突き上げ、又は金属導体板を両面より押圧して塑性加工して肉薄の連結部分を形成する。これにより、両面で突出させた枠状端子部及び柱状端子部を容易に形成することが可能となる。
【００３１】
また、請求項１０記載の発明では、肉薄部より上部における断面積が肉薄部より下部における断面積より小さくなるよう柱状端子部を形成したことにより、肉薄部をエッチングにより除去した状態において、柱状端子部の上部部分と下部部分の断面積を略等しくすることができ、柱状端子部の形状を良好なものとすることができる。
【００３２】
【発明の実施の形態】
次に、本発明の実施の形態について図面と共に説明する。
【００３３】
図１に、本発明の第１実施例の構成図を示す。図１（Ａ）は離面からの全体斜視図、図１（Ｂ）はその断面図である。
【００３４】
図１（Ａ），（Ｂ）に示す半導体装置２１は、図１（Ａ）において、パッケージ２２がモールド樹脂で形成された樹脂領域２３と端子領域２４とで構成される。端子領域２４はフレキシブルのＰＷＢ（プリントワイヤリングボード）で形成されたパターン部２５と外部端子部２６とで構成される。
【００３５】
外部端子部２６は、銅等の金属導体で形成されるもので、平面上外側に枠状端子部２７が形成され、枠状端子部２７の内領域に樹脂２３ａでそれぞれ絶縁された所定数（例えば３２４本）の柱状端子部２８が格子状に配列される。この枠状端子部２７は、後述するワイヤボンディングを行う場合のベースになると共に、電源パターン又は接地パターンとしての機能を持たせることにより、耐ノイズ性を向上させることができる。
【００３６】
図１（Ｂ）において、パターン部２５は、絶縁フィルム又は金属フレームのベース層３１と銅箔等で形成されたパターン層３２とが例えばエポキシ系の絶縁層３３を介在させて構成され、ベース層３１の中央部分に半導体チップ４１が銀ペースト等の接着剤４２により搭載される。パターン層３２は、柱状端子部２８に対応する端子接続部３２ａとワイヤ接続部３２ｂがそれぞれ形成される。
【００３７】
ベース層３１には半導体チップ４１の外側周辺の位置に開口部３４が形成されてパターン層３２のワイヤ接続部がそれぞれ表われ、半導体チップ４１の外周側に形成されたパッドとワイヤ４３によりそれぞれ電気的に接続されている（図２において説明する）。
【００３８】
そして、パターン部２５のパターン層３２と端子領域２４の外部端子部２６（枠状端子部２７）とが例えばエポキシ系の接着剤又は絶縁フィルムの絶縁層３５を介在させて固着されている。このとき、パターン層３２の端子接続部３２ａと外部端子部２６の柱状端子部２８とが当接状態でめっき３６により電気的に接続された状態になっている。尚、露出している外部端子部２６の枠状端子部２７と柱状端子部２８との表面には所定のめっき処理が施されている（後述する）。
ここで、図２に、図１の一部切截の説明図を示す。図２（Ａ）は一部切截の斜視図、図２（Ａ）はワイヤボンディング部分の拡大図である。
【００３９】
図２（Ａ）において、図１において説明したように、ベース層３１の中央部分に半導体チップ４１が搭載され、その周辺に開口部３４より表われるパターン層３２のワイヤ接続部３２ｂとワイヤ４３により電気的に接続されている。
【００４０】
図２（Ｂ）に示すように、半導体チップ４１上にはパッド４１ａが、ベース層３１の開口部３４に対して同位置で前後２列に形成されている。また、開口部３４より表われるパターン層３２のワイヤ接続部３２ｂの端部はワイヤボンディング用の大きさで千鳥状に配列されて形成される。
【００４１】
そして、開口部３４に近いパッド４１ａと、半導体チップ４１に近いワイヤ接続部３２ｂとがワイヤ４３ａで電気的接続が行われる。また開口部３４より遠いパッド４１ａと、半導体チップ４１より遠いワイヤ接続部３２ｂとがワイヤ４３ｂにより、ワイヤ４３ａのループより高さの高い形状ループで電気的接続が行われる。これにより、ワイヤ４３ａ，４３ｂ間の接触が防止されて配線密度を向上させることができる。
【００４２】
次に、図３に、図１のパターン部形成の製造工程図を示す。図３（Ａ）はパターン部２５のベースが絶縁フィルム（ＰＩ）の場合、図３（Ｂ）は金属フレーム（銅系又はスズ・ニッケル系）の場合を示したものである。
【００４３】
図３（Ａ）において、先ずベース層３１となるポリイミド（ＰＩ）フィルムが用意され（ステップ（Ｓ）１）、ワイヤ接続部３２ｂを表わすための開口部３４がプレスによる打ち抜きにより形成される（Ｓ２）。
【００４４】
続いて、ＰＩフィルム上に例えばエポキシ系の絶縁性の接着剤（絶縁層３３となる）が塗布され（Ｓ３）、パターン層３２となる銅箔が貼着される（Ｓ４）。その後、銅箔貼着面に所定のレジスト塗布を行い（Ｓ５）、所定パターン形成の露光を行う（Ｓ６）、露光後、露光を行った面（片面）の化学研磨であるエッチングを行い（Ｓ７）、その後レジスト剥離を行う（Ｓ８）。
【００４５】
これにより、ベース層３１の開口部３４よりパターン層３２のワイヤ接続部３２ｂが表われるもので、ここにワイヤボンディングのためのめっき処理（金、銀またはパラジウム）が行われるものである（Ｓ９）。
【００４６】
一方、図３（Ｂ）において、ベース層３１を金属フレームで構成する場合には、先ず、銅系又は鉄・ニッケル系の金属フレームが用意され（Ｓ１１）、ワイヤ接続部３２ｂを表わすための開口部３４がプレス又はエッチングにより形成される（Ｓ１２）。ここで、ベースが銅系の場合には、ベース上にＳｎＮｉのめっき処理が行われる（Ｓ１３ａ）。
【００４７】
開口部３４の形成後、又は銅系ベース上へのめっき処理後、絶縁層３３となるエポキシ系の絶縁性の接着剤が塗布され（Ｓ１３）、パターン層３２となる銅箔が貼着される（Ｓ１４）。その後、銅箔貼着面に所定パターンに応じたレジストが塗布され（Ｓ１５）、パターン形成の露光を行う（Ｓ１６）。
【００４８】
露光後、露光を行った面（片面）のエッチングを行い（Ｓ１７）、エッチングされなかった部分のレジスト剥離を行う（Ｓ１８）。そして、ベース層３１の開口部３４より表われたパターン層３２のワイヤ接続部３２ｂにワイヤボンディングのためのめっき処理（金、銀又はパラジウム）が行われるものである（Ｓ１９）。
【００４９】
次に、図４に、図１の外部端子部の製造工程図を示す。図４はエッチングにより外部端子部を形成する場合を示している。図４において、先ず例えば銅板が用意され（Ｓ２１）、パターン部２５との接続面に上記枠状端子部２７及び柱状端子部２８を形成するパターンでレジストが塗布されると共に（Ｓ２２）、パターン部接続面の裏面全面にレジストが塗布される（Ｓ２３）。
【００５０】
そして、両面エッチングを行い（Ｓ２４）、エッチング後に両面のレジスト剥離を行う（Ｓ２５）。この場合、パターン部接続面のエッチングはいわゆるハーフエッチング状態で枠状端子部２７と柱状端子部２８とは肉薄で連結された状態となる。
【００５１】
ここで、図５に、図４の外部端子部の後加工の製造説明図を示す。又、図６に、図４の外部端子部の他の形状の製造説明図を示す。
【００５２】
図５（Ａ）において、図４により形成した外部端子部２６は、パターン部接続面に柱状端子部２８となる突起２８ａが形成されており、その反対面はエッチング処理されない状態の平面形状である。
【００５３】
この外部端子部２６を、ポンチ５１ａ及びダイス５１ｂで構成されるプレス５１の、そのパターン部接続面を平坦なポンチ５１ａとし、反対面を突起２８間の谷部分に対応する突部５１ｂ1 が形成されたダイス５１ｂ側とするように位置させる。
【００５４】
そして、プレス５１のスタンピングにより、図５（Ｂ）に示すように柱状端子部２８を、その反対面でも突出させた形状とするものである。また隣接する各柱状端子部２８の間には肉薄部２９が介在しており、この肉薄部２９により各柱状端子部２８は連接された構成となっている。
【００５５】
また、図６（Ａ）は、図５（Ａ）のような突起２８ａが形成された外部端子部２６ではなく、銅板２６ａが用意され、これと共に突部５１ａ₁及び５１ｂ₂が対向して形成されたポンチ５１ａ及びダイス５１ｂ間に位置させる。
【００５６】
そして、プレス５１のスタンピングにより、図６（Ｂ）に示すように外部端子部２６の両面で柱状端子部２８を突出させて形成されるものである。この場合、どちらの面をパターン部接続面としてもよい。また、このプレス５１のスタンピングにより、肉薄部２９も一括的に形成される。
【００５７】
また、図７〜図９に、図４の外部端子部の他の形状の製造説明図を示す。
【００５８】
図７（Ａ）において、２枚の金属導体板（例えば銅合金）が用いられて、共にハーフエッチングにより所定数の凹部２６ｂ₃を形成した金属導体板２６ｂ₁，２６ｂ₂が形成される。
【００５９】
これらを、図７（Ｂ）に示すように、金属導体板２６ｂ₁の凹部２６ｂ₃が形成されていない面に、金属導体板２６ｂ₂の凹部２６ｂ₃の形成されている面を重ね合わせ、超音波等によって接合して外部端子部２６を形成したものである。
【００６０】
この外部端子部２６は、凹部２６ｂ₃が形成されていない面を露出させて樹脂封止した後にエッチングすることにより、後述する図１１（Ｂ）に示すような枠状端子部２７及び柱状端子部２８が肉薄の連結状態で形成されるものである。
【００６１】
また、図８（Ａ）に示す上述の図７（Ａ）で形成された２枚の金属導体板２６ｂ₁，２６ｂ₂を、図８（Ｂ）に示すように凹部２６ｂ₃が形成されていない面同士を超音波等により接合して、外部端子部２６の両面で、かつ枠状端子部２７内で、柱状端子部２８を肉薄部２９を介して連結した状態で突出させたものである。この場合においても、図６と同様に何れの面をパターン部接続面としてもよい。
【００６２】
続いて、図９（Ａ）は、後に枠状端子部２７となるはんだ、すず等の材料で環状の金属線枠（厚さが柱状端子部２７の厚さと同等）２７ａと、柱状端子部２８となるはんだ、すずなどの金属球（径が柱状端子部２８の厚さと同等）２８ａが用意されると共に、例えば銅合金の金属導体板にハーフエッチングにより溝（金属線枠２７ａに対応）２６ｃ₁と溝２６ｃ₁の内側に凹部（金属球２８ａに対応）２６ｃ2 が形成された金属板２６ｃが用意される。
【００６３】
これを、図９（Ｂ）に示すように、溝２６ｃ₁に金属線枠２７ａを嵌合させ、凹部２６ｃ₂に金属球２８ａを嵌合させて加熱することで融着接合させたものである。すなわち、金属線枠２７ａの枠状端子部２７と金属球２８ａの柱状端子部２８が肉薄の連結状態で形成されるものである。
【００６４】
この外部端子部２６は、金属線枠２７ａと金属球２８ａが取り付けられていない面を露出させて樹脂封止した後にエッチングして金属導体板２６ｃを完全に除去することにより、後述する図１１（Ｂ）に示すような枠状端子部２７及び柱状端子部２８が形成されるものである。
【００６５】
続いて、図１０に、第１実施例のチップボンディングの製造工程図を示す。図１０において、上述のように形成されたパターン部２５と外部端子部２６とを、端子接続部３２ａと対応する柱状端子部２８とを突き合わせて絶縁層３５となる接着剤（例えばエポキシ系の熱硬化性樹脂）又は絶縁性フィルムにより貼着する（Ｓ３１）。
【００６６】
続いて、外部端子部２６側より銅でめっき処理を行うことによりめっき３６を形成して当該端子接続部３２ａと柱状端子部２８との電気的接続を行う（Ｓ３２）。
【００６７】
その後、パターン部２５に接着剤４２を介して半導体チップ４１を搭載し（Ｓ３３）、半導体チップ４１のパッド４１ａと開口部３４より表われるワイヤ接続部３２ｂとをワイヤ４３ａ，４３ｂによりボンディングする（Ｓ３４，図２（Ｂ）参照）。
【００６８】
そして、外部端子部２６の枠状端子部２７と柱状端子部２８を露出させて半導体チップ４１側を樹脂モールド又は樹脂ポッティングを行い、樹脂２３ａにより樹脂領域２４が形成される（Ｓ３５）。この状態が図１１（Ａ）に示される。
【００６９】
そこで、図１１に、第１実施例の最終工程の製造説明図を示す。図１１（Ａ）が図７に示す工程で形成されたもので、この状態では外部端子部２６における枠状端子部２７と柱状端子部２８とが導通状態となっている。
【００７０】
そこで、図１１（Ｂ）に示すように、露出した外部端子部２６の面のエッチングを樹脂２３ａの面まで行い、肉薄部２９を除去することにより枠状端子部２７と柱状端子部２８とを分離する。そして、分離した枠状端子部２７と柱状端子部２８とにはんだ、金、銀、錫、パラジウム等の基板実装可能なめっき処理を施すものである。
【００７１】
尚、パターン部２５及び外部端子部２６が連設状態で形成される場合に、連設状態でパッケージングやエッチング、めっき等の種々の工程の最後に個々の半導体装置２１_Aに切り離されるものである。
【００７２】
このように、端子領域２４を半導体チップ４１の底面側に配置してその底部に外部端子部を配設し、また端子領域２４と半導体チップ４１の電気的接続をＴＡＢ技術ではなくワイヤ接続していることから、半導体チップ４１のサイズやパッド４１ａのレイアウトの制約を受けず、パッケージの汎用化を図ることができる。
【００７３】
また、格子配列の外部端子（柱状端子部２８）の形成を、外部端子部２６で未完成状態の全端子導通で樹脂領域２３の形成後に追加工により端子形成することから、安価かつ確実に行うことができると共に、半導体チップ４１の保護に樹脂を適用することができる。
【００７４】
更に、外部端子部２６に枠状端子部２７が設けられており、ワイヤボンディング時のベースにさせると共に、電源又はグランドとしての端子役割をさせて電源又はグランドをまとめて見掛け上の端子数が減少させることができ、耐ノイズ性を向上させることができる。
【００７５】
次に、図１２に第１実施例の他のパッケージ形状の外観図を示す。図１２（Ａ）に示す半導体装置２１B は、外部端子部２６の外周で例えば４つに分割した枠状端子部２７ａ₁〜２７ａ₄を形成したもので、他の構成は図１と同様である。
【００７６】
このように、枠状端子部２７ａ₁〜２７ａ₄を複数（役割に応じて適宜数を設定）に分割させることで電源やグランドのそれぞれの役割をもたせることができ、また適宜必要な信号系の役割を持たせることができるものである。
【００７７】
また、図１２（Ｂ）に示す半導体装置２１_Cは、図１の枠状端子部２７を、外周に形成した第１の枠状端子部２７ａと、柱状端子部２８内で環状に形成した第２の枠状端子部２７ｂとで構成したもので、他の構成は図１と同様である。これによっても、電源、グランド等の役割をもたせることができ、耐ノイズ性を向上させることができる。
【００７８】
更に、図１２（Ｃ）に示す半導体装置２１D は、図１２（Ｂ）の第２の枠状端子部２７ｂを更に４つに分割させた第２の枠状端子部２７ａ₁〜２７ａ₄を形成したもので、同様に耐ノイズ性を向上させることができると共に、電源、グランド等の分担のレイアウトの自由性を向上させることができるものである。尚、図１２（Ａ）と図１２（Ｃ）を組み合わせた形状としてもよい。
【００７９】
次に、図１３に、本発明の第２実施例の構成図を示す。図１３（Ａ）は外観図、図１３（Ｂ）は断面図である。図１３（Ａ），（Ｂ）に示す半導体装置２１E は、図１に示す半導体装置２１_Aのパターン部２５の構成を異ならせ、外部端子部２６との接続を蒸着により行ったものである。尚、第１実施例と同一の構成部分には同一符号を付して説明を省略する。
【００８０】
図１３（Ａ），（Ｂ）において、半導体装置２１_Eは、パッケージ２２が樹脂領域２３と端子領域２４とで構成されることは、図１と同様である。樹脂領域２３は、同様に半導体チップ４１を保護する樹脂２３ａで形成される。
【００８１】
端子領域２４は、パターン部２５A と外部端子部２６で構成されて、外部端子部２６は外周の枠状端子部２７とその内側に格子状に配列された柱状端子部２８とで構成される。枠状端子部２７と柱状端子部２８とは第１の絶縁層５１ａで絶縁されると共に、第２の絶縁層５１ｂが枠状端子部２７上及び柱状端子部２８を表出させて第１の絶縁層５１ａ上に形成されている。
【００８２】
また、枠状端子部２７上方の第２の絶縁層５１ｂ上と、表出された柱状端子部２８の面上とにパターニングされたパターン層５２がアルミニウム等の蒸着により形成される。このとき、枠状端子部２７上方のパターン層５２には図２（Ｂ）に示すようなワイヤ接続部５２ａが形成される。このパターン層５２の柱状端子部２８面との接続部分が第１実施例における端子接続部となる。
【００８３】
このパターン層５２上には上部絶縁層である第３の絶縁層５３が形成され、上記ワイヤ接続部５２ａ部分に開口部５３ａが形成される。第３の絶縁層５３上には接着剤４２により半導体チップ４１が搭載される。半導体チップ４１上には、図２（Ｂ）に示すように前後２列のパッド４１ａが形成されており、ワイヤ４３（４３ａ，４３ｂ）により異なる高さで接触を回避させてパターン層５２のワイヤ接続部５２ａと電気的接続されている。また、パッド４１ａのうち、電源用又はグランド用のパッド４１ａと枠状端子部２７とワイヤ４３により電気的に接続される。
【００８４】
この半導体チップ４１を保護するように、樹脂２３ａで封止されて第３の絶縁層５３上で樹脂領域２３を形成している。このような半導体装置２１_Eにおける外部端子部２６の製造は図４〜図６と同様である。
【００８５】
そこで、図１４に、第２実施例のパターン層の形成の製造説明図を示す。上記図４〜図６により形成された外部端子部２６は、図１４（Ａ）に示すように枠状端子部２７と柱状端子部２８とは導通状態のもので、その一方面における枠状端子部２７と柱状端子部２８間の凹部分に第１の絶縁層５１ａとして粉末ガラス若しくはガラスペースト、又はエポキシ系の樹脂を充填する。
【００８６】
そして、図１４（Ｂ）に示すように、柱状端子部２８を露出させて第１の絶縁層５１ａと同一のガラス又は樹脂を形成して第２の絶縁層５１ｂとする。
【００８７】
ここで、図１４（Ａ），（Ｂ）は第１及び第２の絶縁層５１ａ，５１ｂを順次堆積させた場合を示しているが、全面にガラスを溶融させて柱状端子部２８の表面を露出させて第１の絶縁層５１ａとし、ＣＶＤ（化学気相成長）法により柱状端子部２８の表面を露出させた状態でＳｉＯｎ（酸化シリコン）を被覆して第２の絶縁層５１ｂとしてもよい。また、同様に、全面に樹脂を充填して第１の絶縁層５１ａとし、柱状端子部２８の表面を露出させた後、プリント印刷等により露出面以外の部分に樹脂で被覆して第２の絶縁層５１ｂとしてもよい。
【００８８】
続いて、図１４（Ｃ）に示すように、第２の絶縁層５１ｂ及び柱状端子部２８に露出面上に所定パターンのマスクを用いて、例えばアルミニウムを蒸着し、その後金やパラジウム等のワイヤ接続可能な金属でめっき処理を行ってパターン層５２を形成する。この場合、全面にアルミニウムの蒸着した後フォトエッチングによりパターンを形成し、上述のようなめっき処理を行ってもよい。
【００８９】
そして、図１４（Ｄ）に示すように、枠状端子部２７の内側範囲で開口部５３ａが形成された第３の絶縁層５３として絶縁性フィルムを形成し、又はＣＶＤによりＳｉＯｎ層を形成し、又はプリント印刷により樹脂ペーストを塗布することにより形成する。
【００９０】
続いて、図１５に、第２実施例の最終工程の断面図を示す。図１５（Ａ）は、図１４（Ａ）〜（Ｄ）において形成されたパターン部２５上に半導体チップ４１が接着剤（例えば銀ペースト）４２により搭載され、図２（Ａ），（Ｂ）に示すようにワイヤ４３（４３ａ，４３ｂ）によりパッド４１ａとワイヤ接続部５２ａとが電気的接続が行われる。その後、端子領域２４の上方で半導体チップ４１を樹脂２３ａにより封止して樹脂領域２３を形成したものである。
【００９１】
そして、図１５（Ｂ）に示すように、外部端子部２６の底面のエッチングを行い、肉薄部２９を除去することにより枠状端子部２７と柱状端子部２８とを分離する。そして、その表面を基板実装可能にするために、はんだ、金、銀、錫、パラジウム等でめっき処理を施すものである。
【００９２】
尚、パターン部２５A 及び外部端子部２６が連設状態で形成される場合に、連設状態でパッケージングやエッチング、めっき等の種々の工程の最後に個々の半導体装置２１_Eに切り離されるものである。
【００９３】
また、外部端子部２６は、図１２（Ａ）〜（Ｃ）に示すように、外周で分割し、又は外周と共に柱状端子部２８内に環状若しくは適宜分割して形成することで、電源やグランド等の役割を持たせて耐ノイズ性を向上させることもできるものである。
【００９４】
更に、肉薄部２９をエッチングにより除去するに際し、図１６（Ａ）に示すように予め柱状端子部２８の形状を肉薄部２９より上部における断面積が肉薄部２９より下部における断面積より小さくなるよう形成しておくことにより、肉薄部２９をエッチングにより除去した状態において、図１６（Ｂ）に示すように柱状端子部２８の上部部分と下部部分の断面積を略等しくすることができ、柱状端子部２８の形状を良好なものとすることができる。
【００９５】
続いて、本発明の第１参考例である半導体装置６０について説明する。図１７は、本発明の第１参考例である半導体装置６０の断面図である。半導体装置６０は、大略すると半導体チップ６１，リード体６２，封止樹脂（パッケージ）６３，及びソルダーレジスト（絶縁部材）６４等により構成されている。
【００９６】
半導体チップ６１は、本参考例ではワイヤ６５によりリード体６２に電気的に接続されている。リード体６２は、半導体チップ６１の外側方向に延出するリード部６６と、このリード部６６に対して略直角下方向に延出する外部接続端子部６７とにより構成されており、リード部６６と外部接続端子部６７とは一体的な構成となっている。
【００９７】
また、リード部６６は、ニッケル（Ｎｉ），アルミニウム（Ａｌ），或いはチタン（Ｔｉ）等よりなる内層６６ａの上部に金（Ａｕ），銀（Ａｇ），或いはパラジウム（Ｐｄ）等よりなる外層６６ｂが形成された構成とされている。
【００９８】
また、外部接続端子部６７は、柱状形状を有する柱状端子部６８と、この柱状端子部６８の下方端部に形成された端子端部６９とにより構成されている。柱状端子部６８は銅（Ｃｕ）により形成されており、また端子端部６９はニッケル（Ｎｉ），アルミニウム（Ａｌ），或いはチタン（Ｔｉ）等よりなる内層６９ａの下部に金（Ａｕ），銀（Ａｇ），或いはパラジウム（Ｐｄ）等よりなる外層６９ｂが形成された構成とされている。
【００９９】
後述するように、柱状端子部６８はアルカリ系エッチャント（エッチング液）により所定の形状に成形されるが、柱状端子部６８を挟んで配設されるリード部６６及び端子端部６９はアルカリ系エッチャントに対して溶解しない材料が選定されている。従って、エッチング処理により柱状端子部６８を形成する際、リード部６６及び端子端部６９をレジストとして用いることが可能となる。
【０１００】
封止樹脂６３は例えばエポキシ系の樹脂であり、半導体チップ６１の下面及びリード部６６の下面を露出した状態で、半導体チップ６１，リード部６６，及びワイヤ６５を封止した構成とされている。この封止樹脂６３は、例えばモールド金型を用いて樹脂モールドすることにより形成される。
【０１０１】
また、ソルダーレジスト６４は電気的絶縁材（例えば、絶縁性樹脂等）よりなり、少なくとも半導体チップ６１の下面及びリード部６６の下面を被覆するよう配設されている。また、前記したように外部接続端子部６７は下方に延出した構成とされているため、外部接続端子部６７はソルダーレジスト６４を貫通して下方に延出する。
【０１０２】
更に、外部接続端子部６７のソルダーレジスト６４を貫通して下方に延出した部分には、例えば無電解めっきによりＡｕ膜或いは半田膜（以下、外装膜７０という）が形成されている。前記したように、半導体チップ６１の下面及びリード部６６の下面は電気的絶縁材よりなるソルダーレジスト６４が配設されているため、外装膜７０を無電解めっきにより外部接続端子部６７に形成しても、外装膜７０が半導体チップ６１及びリード部６６に付着するようなことはない。
【０１０３】
上記構成とされた半導体装置６０は、前記したようにリード体６２が半導体チップ６１の外側方向に延出するリード部６６と、このリード部６６に対して略直角下方向に延出する外部接続端子部６７とにより構成されている。このため、外部接続端子部６７の配設位置はリード部６６の延出長により決定されることになるが、リード部６６の延出長は自由度を持って設定することができる。よって、半導体チップ６１の大きさに規制されずに外部接続端子部６７の配設位置を設定することが可能となり汎用性を向上させることができる。
【０１０４】
また、リード部６６と外部接続端子部６７とが一体的に形成されているため、リード部６６と外部接続端子部６７とを電気的に接続するためにビアホールの形成或いは配線の引き回しを行うことは不要となり、よって半導体装置６０のコスト低減を図ることができる。
【０１０５】
続いて、上記構成とされた半導体装置６０の製造方法について、図１８乃至図２０を用いて説明する。尚、図１７で示した半導体装置６０の構成と対応する部分については同一符号を附して説明する。
【０１０６】
半導体装置６０は、リードフレーム形成工程，半導体チップ搭載工程，封止樹脂配設工程，基板除去工程，絶縁部材配設工程，及び外装工程の各工程を実施することにより製造される。以下、各工程について詳述する。
【０１０７】
リードフレーム形成工程は、柱状端子部６８となる基板７１にリード部６６及び端子端部６９を形成してリードフレーム７２を形成する固定であり、図１８（Ａ）〜（Ｆ）に示す処理がこれに該当する。リードフレーム７２を形成するには、先ず図１８（Ａ）に示すように基板７１を用意する。この基板７１は、例えば厚さが１００μｍである銅板である。この基板７１の上面及び下面には、図１８（Ｂ）に示すようにフォトレジスト材７３，７４が所定の膜厚で塗布される。
【０１０８】
続いて、このフォトレジスト材７３，７４に対して両面露光及び現像等を行うことにより、図１８（Ｃ）に示すようにリード部６６の形成位置及び端子端部６９の形成位置に対応する部位のフォトレジスト材７３，７４を除去して開口７５，７６を形成する。次に、この開口部７５，７６内にめっき法を用いてリード部６６及び端子端部６９を形成する。
【０１０９】
具体的には、先ず厚さ約５μｍとなるまでＮｉめっき（Ａｌ，Ｔｉでもよい）を行い内層６６ａ，６９ａを形成し、続いてこの内層６６ａ，６９ａの上部に厚さ約０．１μｍとなるまでＡｕめっき（Ａｇ，Ｐｄでもよい）を行う。図１８（Ｄ）は、各開口７５，７６内にリード部６６及び端子端部６９が形成された状態を示している。
【０１１０】
上記のように基板７１の両面所定位置にリード部６６及び端子端部６９が形成されると、図１８（Ｅ）に示されるようにフォトレジスト材７３，７４は除去され、リード部６６及び端子端部６９のみが基板７１に配設された状態となる。また、この状態の基板７１は、図２９に示されるように、１枚の基板７１に複数個分（図２９には２個分を示している）の半導体装置６０に対応するリード部６６及び端子端部６９を形成している。
【０１１１】
続いて、上記のように複数個分の半導体装置６０に対応するリード部６６及び端子端部６９が形成された基板７１を１個分の半導体装置６０の領域毎に分割する。図２９に示す例では、図中一点鎖線で示す位置で基板７１を分割する。これにより、１個分の半導体装置６０に対応した基板７１（この１個分の半導体装置６０に対応した基板７１をリードフレーム７２という）が形成される。
【０１１２】
このように、リードフレーム形成工程において１枚の基板７１に複数個の半導体装置に対応するリード部６６及び端子端部６９を形成し、その後に１個分の半導体装置６０の領域毎に基板７１を分割しリードフレーム７２を形成することにより、１枚の基板７１からリードフレーム７２を多数個取りすることが可能となり、効率良くかつ精度良くリードフレーム７２を形成することができる。
【０１１３】
また、上記のように１枚の基板７１を複数個のリードフレーム７２に分割する処理はプレス加工を用いて行うが、この際に位置決め用ガイドホール７７及び素子間スロットル（図示せず）も一括的に形成する。これにより、位置決め用ガイドホール７７及び素子間スロットルを別個に形成する（例えば、エッチング等により形成す）構成に比べて、リードフレーム形成工程を簡単化することができる。以上のようにして形成されたリードフレーム７２を図１８（Ｆ）に示す。
【０１１４】
上記したリードフレーム形成工程を実施することによりリードフレーム７２が形成されると、続いて半導体チップ搭載工程が実施される。この半導体チップ搭載工程は、リードフレーム７２の基板上面の所定位置に半導体チップ６１を搭載すると共に、この半導体チップ６１と前記リード部６６とを電気的に接続する処理を行う工程であり、図１８（Ｇ）に示される。
【０１１５】
半導体チップ搭載工程では、先ずリードフレーム７２の半導体チップ６１が搭載される所定位置に、後述するアルカリ系エッチャントに溶解する材料（例えば、ポリビニールアルコール等）よりなる可溶性絶縁材７８を塗布し、この可溶性絶縁材７８を接着剤として半導体チップ６１をリードフレーム７２の上面に固定する。続いて、半導体チップ６１とリード部６６との間にワイヤボンディング法を用いて金線等のワイヤ６５を配設する。この際、リード部６６はＮｉ等よりなる内層６６ａの上部にＡｕ等よりなる外層６６ｂが形成されており、かつワイヤ６５はワイヤと同一材料により形成された外層６６ｂに接続されるため、ワイヤ６５とリード部６６との接続を良好に行うことができる。
【０１１６】
上記のように半導体チップ搭載工程を実施し、リードフレーム７２に半導体チップ６１を搭載すると共にワイヤ６５を配設すると、続いて封止樹脂配設工程が実施される。封止樹脂配設工程は、半導体チップ６１及びリード部６６を封止樹脂６３により封止する工程であり、図１９（Ｈ）に示される。本参考例においては、モールド金型を用いて封止樹脂６３をモールド形成する方法を用いている。これにより、半導体チップ６１及びリード部６６の底面を除く部分及びワイヤ６５は封止樹脂６３内に封止され保護された状態となる。尚、封止樹脂６３の材料としては、例えばエポキシ樹脂が選定されている。
【０１１７】
上記のように封止樹脂配設工程が実施され封止樹脂６３が配設されると、続いて基板除去工程が実施される。基板除去工程は、端子端部６９の配設位置を残し基板７１及び可溶性絶縁材７８を除去する工程である。
【０１１８】
この基板除去工程では、図１９（Ｈ）に示される半導体装置組立体８０をアルカリ系エッチャント（エッチング液）が充填されたエッチング槽に浸漬し、Ｃｕにより形成された基板７１をエッチングにより除去する。このエッチング処理の際、前記したようにリード部６６及び端子端部６９はアルカリ系エッチャントに対して溶解しない材料（具体的材料は前述した通り）が選定されている。このため、エッチング処理により柱状端子部６８を形成する際、リード部６６及び端子端部６９をレジストとして用いることが可能となる。
【０１１９】
従って、上記のエッチング処理により、リード部６６と端子端部６９とに挟まれた部分を除き基板７１はアルカリ系エッチャントにより溶解され除去される。基板除去工程が終了した状態を図１９（Ｉ）に示す。同図に示されるように、エッチング処理を実施しても基板７１のリード部６６と端子端部６９とに挟まれた部分は残存し、よってリード部６６と端子端部６９との間に柱状端子部６８が形成される。
【０１２０】
これにより、外側方向に延出するリード部６６と、柱状端子部６８及び端子端部６９とにより構成されリード部６６に対し直角下方に延出する外部接続端子部６７とにより構成されるリード体６２が形成される。また、前記したように可溶性絶縁材７８もエッチング処理により除去されるため、基板除去工程が終了した状態において、半導体チップ６１及びリード部６６（外部接続端子部６７の形成位置を除く）の底面は封止樹脂６３から露出した状態となっている。
【０１２１】
上記のように基板除去工程が実施され所定部分以外の基板７１が除去されると、続いて絶縁部材配設工程が実施される。この絶縁部材配設工程は、前記した基板除去工程を行うことにより露出された半導体チップ６１の下面及びリード部６６の下面を、外部接続端子部を除きソルダーレジスト６４（絶縁部材）で被覆する工程であり、図１９（Ｊ）に示される。
【０１２２】
この絶縁部材配設工程では、ソルダーレジスト６４として粘性の低い液状絶縁部材８１を用い、この液状絶縁部材８１を図１９（Ｊ）に示されるようにポッティングノズル８２を用いてポッティングした後スピナー等を用いて所定の膜厚にコートするか、或いは塗布することによりソルダーレジスト６４を形成する構成としている。
【０１２３】
上記のように、絶縁部材配設工程においてソルダーレジスト６４の基材として粘性の低い液状絶縁部材８１を用い、この液状絶縁部材８１をポッティング或いは塗布する方法を用いることにより、絶縁部材配設工程の簡単化を図ることができる。これは、外部接続端子部６７がリード部６６より直角下方に延出した（即ち、突出した）構成となっていることに起因する。
【０１２４】
仮に、外部接続端子部６７がＬＧＡ(Land Grid Array) 構造の半導体装置のように平坦な（突出量の小さい）構成であるとすると、液状絶縁部材を単にポッティング或いは塗布する方法では、外部接続端子部は液状絶縁部材に覆われてしまい、ソルダーレジスト内に埋設され接続端子として機能しなくなってしまう。よって、このＬＧＡ構造において液状絶縁部材を用いようとした場合、外部接続端子部には絶縁部材が付着しないようマスキング等の処理が必要となる。
【０１２５】
これに対し、本参考例の如く外部接続端子部６７がリード部６６より直角下方に延出した構成では、液状絶縁部材８１をポッティング或いは塗布しても外部接続端子部６７は液状絶縁部材８１（ソルダーレジスト６４）を貫通して突出するため、上記したようなマスキング等の処理は不要となる。よって、絶縁部材配設工程の簡単化を図ることができる。図２０（Ｋ）は、ソルダーレジスト６４が形成された状態を示している。
【０１２６】
上記のように絶縁部材配設工程が実施されソルダーレジスト６４が形成されると、続いて外装工程が実施される。この外装工程は、ソルダーレジスト６４から突出した外部接続端子部６７の表面に外装膜７０を形成する工程である。具体的には、外部接続端子部６７のソルダーレジスト６４を貫通して下方に延出した部分には、例えば無電解めっきによりＡｕ或いは半田をめっきすることにより外装膜７０を形成する。この際、前記したように半導体チップ６１の下面及びリード部６６の下面は電気的絶縁材よりなるソルダーレジスト６４が配設されているため、外装膜７０を無電解めっきにより外部接続端子部６７に形成しても、外装膜７０が半導体チップ６１及びリード部６６に付着するようなことはない。
【０１２７】
以上説明してきた各工程を実施することにより、図１７に示される半導体装置６０が製造される。上記した製造方法では、予めリードフレーム形成工程においてリードフレーム７２を形成し、このリードフレーム７２を基材として半導体装置６０の製造を行うため、効率良くかつ高精度に半導体装置６０を製造することができる。
【０１２８】
また、半導体チップ搭載工程において半導体チップ６１はリードフレーム７２の所定位置に可溶性絶縁材７８を用いて搭載され、かつ基板除去工程において可溶性絶縁材７８は除去されるため、半導体チップ６１の下面は露出された構成となる。従って、半導体チップ６１の下面はソルダーレジスト６４と接触する構成となり、放熱特性を向上させることができる。
【０１２９】
更に、絶縁部材配設工程を実施した後に外部接続端子部６７の表面に外装膜７０を形成する外装工程を実施するため、リード部６６及び半導体チップ６１に外装膜７０が付着して隣接するリード部間及び半導体チップ６１とリード部６６との間が外装膜７０により短絡することを確実に防止することができる。
【０１３０】
続いて、本発明の第２参考例である半導体装置９０について説明する。図２１は、本発明の第２参考例である半導体装置９０の断面図である。尚、図２１において、図１７に示した第１参考例に係る半導体装置６０と同一構成については、同一符号を附してその説明を省略する。
【０１３１】
本参考例に係る半導体装置９０は、第１参考例に係る半導体装置６０が半導体チップ６１をリードフレーム７２に搭載するのに可溶性絶縁部材７８を用いたのに対し、不可溶性絶縁材９１を用いて半導体チップ６１をリードフレーム７２に搭載したことを第１の特徴とする。従って、基板７１をアルカリ系エッチャントによりエッチング処理しても不可溶性絶縁材９１は溶解することはなく、図示されるように半導体チップ６１の下部には不可溶性絶縁材９１が残存した構成とされている。
【０１３２】
また、本参考例に係る半導体装置９０は、上記の如く半導体チップ６１の下部に配設された不可溶性絶縁材９１の下部にも外部接続端子部９２（以下、この外部接続端子部９２を内周端子部９２という）を形成したことを第２の特徴とするものである。従って、本参考例に係る半導体装置９０では、半導体チップ６１の外周部に外部接続端子部６７が配設されると共に、半導体チップ６１の内周部には内周端子部９２が配設された構成となる。即ち、半導体チップ６１の内周部及び外周部の双方に上記端子部６７，９２が配設された構成となる。
【０１３３】
上記のように、半導体チップ６１の下部に不可溶性絶縁材９１が残存する構成とすることにより、この不可溶性絶縁材９１の下部（即ち、半導体チップ６１の下部）に内周端子部９２を配設することが可能となる。図２１に示す参考例の半導体装置９０では、内周端子部９２を半導体チップ６１で発生する熱を放熱する放熱部材として用いている。
【０１３４】
この構成とすることにより、半導体チップ６１で発生した熱は内周端子部９２を介して放熱される。特に、内周端子部９２は外部接続端子部６７と同一の構成とされており、放熱性の良好なＣｕより形成される柱状端子部６８の下部にＮｉ膜及びＡｕ膜等よりなる端子端部６９が配設された構成であるため、半導体チップ６１で発生した熱を効率よく放熱することができる。また、内周端子部９２にリード部を接続させた構成とすることにより、内周端子部９２を信号端子或いは電源端子として用いることも可能であり、この構成とした場合には多ピン化を実現でき、半導体装置９０の高密度化を図ることができる。
【０１３５】
続いて、上記構成とされた半導体装置９０の製造方法について、図２２及び図２３を用いて説明する。尚、図２１で示した半導体装置９０の構成と対応する部分については同一符号を附して説明する。また、図１８乃至図２０を用いて説明した半導体装置６０の製造方法と異なる点を重点的に説明し、同一処理についてはその説明を省略する。
【０１３６】
半導体装置９０も、リードフレーム形成工程，半導体チップ搭載工程，封止樹脂配設工程，基板除去工程，絶縁部材配設工程，及び外装工程の各工程を実施することにより製造される。
【０１３７】
図２２（Ａ）〜（Ｆ）はリードフレーム形成工程を示している。本参考例に係るリードフレーム形成工程において前記した製造方法と異なる点は、図２２（Ｃ）において、フォトレジスト材７３，７４に対して両面露光及び現像等を行うことにより開口を形成する際、リード部６６の形成位置及び端子端部６９の形成位置に開口７５，７６を形成するのに加え、内周端子部９２の形成位置にも開口９３を形成する点である。
【０１３８】
この内周端子部９２の形成位置に形成された開口９３には、端子端部６９の形成位置に形成された開口７６と同様にＮｉめっき（Ａｌ，Ｔｉでもよい）を行い内層６９ａを形成し、続いてこの内層６９ａの上部にＡｕめっき（Ａｇ，Ｐｄでもよい）を行い、内周端子部９２を形成する。即ち、内周端子部９２用の端子端部６９の形成は、外部接続端子６７用の端子端部６９の形成と同時に行われる。図２２（Ｄ）は、リード部６６及び端子端部６９が形成された状態を示している。
【０１３９】
上記のように基板７１の両面所定位置にリード部６６及び端子端部６９が形成されると、図２２（Ｅ）に示されるようにフォトレジスト材７３，７４は除去され、続いて基板７１を１個分の半導体装置９０の領域毎に分割することにより、図２２（Ｆ）に示されるリードフレーム９４が形成される。
【０１４０】
このように、リードフレーム形成工程において、内周端子部９２用の端子端部６９の形成と、外部接続端子６７用の端子端部６９の形成とは同時に行われるため、内周端子部９２を設ける構成としてもリードフレーム形成工程が複雑になるようなことはない。
【０１４１】
上記したリードフレーム形成工程を実施することによりリードフレーム９４が形成されると、続いて半導体チップ搭載工程が実施される。この半導体チップ搭載工程では、リードフレーム９４の半導体チップ６１が搭載される所定位置に、基板７１の材料であるＣｕを溶解するアルカリ系エッチャントでは溶解しない材料（例えば、エポキシ樹脂等）よりなる不可溶性絶縁材９１を塗布し、この不可溶性絶縁材９１を接着剤として半導体チップ６１をリードフレーム７２の上面に固定することを特徴とする。図２２（Ｇ）は、半導体チップ搭載工程が終了した状態を示している。
【０１４２】
上記のように半導体チップ搭載工程が実施されると封止樹脂配設工程が実施され、図２３（Ｈ）に示されるように封止樹脂６３が配設される。この封止樹脂配設工程が終了すると、続いて基板除去工程が実施される。
【０１４３】
この基板除去工程では、図２３（Ｈ）に示される半導体装置組立体９５をアルカリ系エッチャント（エッチング液）が充填されたエッチング槽に浸漬し、Ｃｕにより形成された基板７１をエッチングにより除去する。このエッチング処理の際、前記したようにリード部６６及び端子端部６９はアルカリ系エッチャントに対して溶解しない材料が選定されている。このため、エッチング処理により柱状端子部６８を形成する際、リード部６６及び端子端部６９をレジストとして用いることが可能となる。
【０１４４】
従って、上記のエッチング処理により、リード部６６と端子端部６９とに挟まれた部分を除き基板７１はアルカリ系エッチャントにより溶解され除去される。基板除去工程が終了した状態を図２３（Ｉ）に示す。同図に示されるように、エッチング処理を実施しても基板７１のリード部６６と端子端部６９とに挟まれた部分は残存し、よってリード部６６と端子端部６９との間に柱状端子部６８が形成される。
【０１４５】
また、前記したように不可溶性絶縁材９１は基板７１を溶解するアルカリ系エッチャントでは溶解されない材料により形成されているため、上記のエッチング処理を実施しても除去されず半導体チップ６１の下部に残存する。
【０１４６】
これにより、外側方向に延出するリード部６６と、柱状端子部６８及び端子端部６９とにより構成されリード部６６に対し直角下方に延出する外部接続端子部６７とにより構成されるリード体６２が形成されると共に、不可溶性絶縁材９１の下部（即ち、半導体チップ６１の内周部）には内周端子部９２が形成される。この内周端子部９２と半導体チップ６１とは不可溶性絶縁材９１により電気的に絶縁されているため、内周端子部９２が半導体チップ６１と短絡してしまうことはない。
【０１４７】
尚、本参考例においても基板除去工程が終了した状態において、半導体チップ６１及びリード部６６（外部接続端子部６７の形成位置を除く）の底面は封止樹脂６３から露出した状態となっている。
【０１４８】
上記のように基板除去工程が実施され所定部分以外の基板７１が除去されると絶縁部材配設工程が実施され、図２３（Ｊ）に示されるように半導体チップ６１の下面及びリード部６６の下面にソルダーレジスト６４が配設される。ソルダーレジスト６４が配設されると、続いて外装工程が実施されソルダーレジスト６４から突出した外部接続端子部６７の表面に外装膜７０を形成し、図２１に示される半導体装置９０が製造される。
【０１４９】
以上説明してきた各工程を実施することにより、図２１に示される半導体装置９０が製造される。上記した製造方法によれば、図１８乃至図２０を用いて説明した製造方法と同様に、予めリードフレーム形成工程においてリードフレーム９４を形成し、このリードフレーム９４を基材として半導体装置６０の製造を行うため、効率良くかつ高精度に半導体装置６０を製造することができる。
【０１５０】
また、絶縁部材配設工程を実施した後に外部接続端子部６７の表面に外装膜７０を形成する外装工程を実施するため、リード部６６及び半導体チップ６１に外装膜７０が付着して隣接するリード部間及び半導体チップ６１とリード部６６との間が外装膜７０により短絡することを確実に防止することができる。
【０１５１】
これに加えて、本参考例に係る製造方法では、半導体チップ搭載工程において半導体チップ６１はリードフレーム９４の所定位置に不可溶性絶縁材９１を用いて搭載され、かつ基板除去工程において不可溶性絶縁材９１はエッチングにより除去されず残存するため、この不可溶性絶縁材９１の下部（即ち、半導体チップ６１の下部）に半導体チップで発生する熱を放熱する内周端子部９２（放熱部材）、或いは外部接続端子部を配設することが可能となる。
【０１５２】
続いて、本発明の第３参考例である半導体装置１００について説明する。図２４は、本発明の第３参考例である半導体装置９０の断面図である。尚、図２４において、図１７に示した第１参考例に係る半導体装置６０と同一構成については、同一符号を附してその説明を省略する。
【０１５３】
本参考例に係る半導体装置９０は、第１参考例に係る半導体装置６０が半導体チップ６１とリード部６６を接続するのにワイヤ６５を用いていたのに対し、半導体チップ６１とリード部６６を接続するのにバンプ１０１を用いフリップチップボンディングを行う構成としたことを特徴とする。
【０１５４】
このように、フリップチップボンディング法を用いて半導体チップ６１とリード部６６とをバンプ１０１により直接接続する構成とすることにより、接続部における電気的特性（例えば、インピーダンス特性）を向上することができ、またワイヤボンディング法に比べて高密度化を図れるため、多ピン化に対応することができる。
続いて、上記構成とされた半導体装置１００の製造方法について、図２５及び図２６を用いて説明する。尚、図２４で示した半導体装置１００の構成と対応する部分については同一符号を附して説明する。また、図１８乃至図２０を用いて説明した半導体装置６０の製造方法と異なる点を重点的に説明し、同一処理についてはその説明を省略する。
【０１５５】
本参考例に係る半導体装置１００も、リードフレーム形成工程，半導体チップ搭載工程，封止樹脂配設工程，基板除去工程，絶縁部材配設工程，及び外装工程の各工程を実施することにより製造される。
【０１５６】
図２５（Ａ）〜（Ｆ）はリードフレーム形成工程を示している。本参考例に係るリードフレーム形成工程において前記した製造方法と異なる点は、図２５（Ｃ）において、フォトレジスト材７３，７４に対して両面露光及び現像等を行うことにより開口を形成する際、リード部６６の形成位置に対応する開口１０２を半導体チップ６１の下部にまで延出するよう長く形成した点である。
【０１５７】
この開口１０２には、端子端部６９の形成位置に形成された開口７６と同様にＮｉめっき（Ａｌ，Ｔｉでもよい）を行い内層６９ａを形成し、続いてこの内層６９ａの上部にＡｕめっき（Ａｇ，Ｐｄでもよい）を行い内周端子部９２を形成する。
【０１５８】
上記のように基板７１の両面所定位置にリード部６６及び端子端部６９が形成されると、図２５（Ｅ）に示されるようにフォトレジスト材７３，７４は除去され、続いて基板７１を１個分の半導体装置９０の領域毎に分割することにより、図２５（Ｆ）に示されるリードフレーム７２が形成される。
【０１５９】
このように、リードフレーム形成工程において、リード部６６の長さ及び形状は任意に設定することが可能であり、よってフリップチップボンディング法にも容易に対応することができる。
【０１６０】
上記したリードフレーム形成工程を実施することによりリードフレーム７２が形成されると、続いて半導体チップ搭載工程が実施される。この半導体チップ搭載工程では、予め半導体チップ６１の電極パッド或いはリード部６６の所定位置にバンプ１０１（半田バンプ或いは金バンプ等）を形成しておき、半導体チップ６１をリード部６６にフェイスダウンした上で加熱処理することにより半導体チップ６１をリード部６６に接合する。このフリップチップボンディング法を用いることにより、前述したように電気的特性及び高密度化を図ることができる。図２５（Ｇ）は半導体チップ搭載工程が終了した状態を示している。
【０１６１】
尚、図２５及び図２６に示す参考例では図示されていないが、前記した各実施例及び参考例に係る製造方法のように、半導体チップ６１の下部に可溶性絶縁材或いは不可溶性絶縁材を塗布する構成としてもよい。この可溶性絶縁材或いは不可溶性絶縁材を塗布した構成における効果は、前述した通りである。
【０１６２】
上記のように半導体チップ搭載工程が実施されると封止樹脂配設工程が実施され、図２６（Ｈ）に示されるように封止樹脂６３が配設される。この封止樹脂配設工程が終了すると、続いて基板除去工程が実施される。
【０１６３】
この基板除去工程では、図２６（Ｈ）に示される半導体装置組立体１０３をアルカリ系エッチャント（エッチング液）が充填されたエッチング槽に浸漬し、Ｃｕにより形成された基板７１をエッチングにより除去する。このエッチング処理により、リード部６６と端子端部６９とに挟まれた部分を除き基板７１はアルカリ系エッチャントにより溶解され除去される。図２６（Ｉ）は、基板除去工程が終了した状態を示している。
【０１６４】
上記のように基板除去工程が実施され所定部分以外の基板７１が除去されると絶縁部材配設工程が実施され、図２６（Ｊ）に示されるように半導体チップ６１の下面及びリード部６６の下面にソルダーレジスト６４が配設される。ソルダーレジスト６４が配設されると、続いて外装工程が実施されソルダーレジスト６４から突出した外部接続端子部６７の表面に外装膜７０を形成し、図２４に示される半導体装置９０が製造される。
【０１６５】
続いて、上記した半導体装置の製造工程の内、リードフレーム形成工程の変形例について図２７及び図２８を用いて説明する。
【０１６６】
図２７は、リードフレーム形成工程の第１の変形例を示している。前記したリードフレーム形成工程では、リード部６６及び端子端部６９を形成するのにフォトレジスト材７３，７４を配設し、これに所定の開口７５，７６を形成することによりリード部６６及び端子端部６９を所定位置に所定形状で形成する方法が行われていた。
【０１６７】
これに対し本変形例では、フォトレジスト材７３，７４に代えてメタルマスクを用いたことを特徴とするものである。具体的には、図２７（Ａ）に示されるように、予めリード部６６の形成位置に開口１０７が形成された上面用メタルマスク１０５と、端子端部６９の形成位置に開口１０８が形成された下面用メタルマスク１０６を用意する。
【０１６８】
続いて、図２７（Ｂ）に示されるように、上面用メタルマスク１０５と下面用メタルマスク１０６を基板７１に装着する。この際、上面用メタルマスク１０５と下面用メタルマスク１０６は高精度に位置決めされた上で基板７１に装着される。
【０１６９】
上記のように各メタルマスク１０５，１０６が基板７１に装着されると、基板７１は蒸着装置（或いはスパッタ装置）にセットされ、上記各開口１０７，１０８内にＮｉ，Ａｌ，或いはＴｉが先ず蒸着法により膜形成されて内層６６ａ，６９ａが形成され、続いてこの内層６６ａ，６９ａの上部にＡｕ、Ａｇ，或いはＰｄが蒸着法により膜形成されて外層６６ｂ，６９ｂが形成される。
【０１７０】
これにより、図２７（Ｃ）に示されるように、各メタルマスク１０５，１０６の各開口１０７，１０８内にリード部６６及び端子端部６９が形成される。また、その後に各メタルマスク１０５，１０６を基板７１から取り外すことにより、図２７（Ｄ）に示されるように、基板７１の所定位置にリード部６６及び端子端部６９が形成される。
【０１７１】
上記した第１変形例によれば、蒸着法（或いはスパッタリング法）を用いてリード部６６及び端子端部６９を形成することが可能となる。また、各メタルマスク１０５，１０６は予め開口１０７，１０８が形成されてるいため、フォトレジスト材７３，７４を用いる場合に実施する露光，現像等の処理が不要となり、リードフレーム形成工程の簡単化を図ることができる。
【０１７２】
図２８は、リードフレーム形成工程の第２の変形例を示している。前記した各リードフレーム形成工程では、リード部６６及び端子端部６９を形成するのに、先ず基板７１にフォトレジスト材７３，７４を配設し、これに所定の開口７５，７６を形成した後にリード部６６及び端子端部６９となる内層６６ａ，６９ａ及び外層６６ｂ，６９ｂを形成する方法が行われていた。
【０１７３】
これに対し本変形例では、先ず基板７１にリード部６６及び端子端部６９となる内層膜１１０及び外層膜１１１を基板全面に形成し、その後にフォトレジスト材１１２，１１３を配設する構成としたことを特徴とするものである。
【０１７４】
具体的には図２８（Ａ）に示される基板７１に、先ず図２８（Ｂ）に示されるように、基板７１の上面及び下面の全面にわたり内層膜１１０及び外層膜１１１を形成する。この内層膜１１０及び外層膜１１１の形成は、めっき法を用いても、また蒸着法（スパッタリング法）を用いてもよい。
【０１７５】
続いて、内層膜１１０及び外層膜１１１が形成された基板７１にフォトレジスト材１１２，１１３を配設し、このフォトレジスト材１１２，１１３に露光，現像処理等を実施することによりリード部６６の形成位置及び端子端部６９の形成位置のみにフォトレジスト材１１２，１１３を残存させる。図２８（Ｃ）は、以上の処理が終了した状態を示している。
【０１７６】
続いて、内層膜１１０及び外層膜１１１を共に溶解するエチャント（エッチング液）を用いて内層膜１１０及び外層膜１１１をエッチング処理する。この際、フォトレジスト材１１２，１１３に被覆された部分における内層膜１１０及び外層膜１１１はエッチングされないため、図２８（Ｄ）に示されるように基板７１の所定位置にリード部６６及び端子端部６９が形成される。
【０１７７】
そして、その後にリード部６６及び端子端部６９の上部に残存しているフォトレジスト材１１２，１１３を除去することにより、図２８（Ｅ）に示されるように、基板７１の所定位置にリード部６６及び端子端部６９のみが形成された状態となる。
【０１７８】
上記した第２変形例によっても蒸着法（或いはスパッタリング法）を用いてリード部６６及び端子端部６９を形成することが可能となる。また、フォトレジスト材１１２，１１３に関する工程は、前記した各製造方法に係る工程と同一であるため、第２変形例を採用しても徒に製造工程が複雑になるようなことはない。
【０１７９】
続いて、上記した半導体装置の製造工程の内、封止樹脂配設工程の変形例について説明する。
【０１８０】
図３０は、封止樹脂配設工程の変形例を示している。前記した封止樹脂配設工程では、封止樹脂６３を形成するのにモールド金型を用いるモールド法が用いられていた。しかるに、このモールド法ではモールド金型を製造するのに金型コストが高く、延いては半導体装置の製品コストが上昇してしまう。そこで、本変形例ではモールド金型を用いないポッティング法により封止樹脂１１６を形成することを特徴とするものである。
【０１８１】
本変形例においては、先ずリードフレーム形成工程において、基板７１上で封止樹脂１１６が配設される所定領域の境界部に樹脂止め部１１５を一体的に形成する。この樹脂止め部１１５は、基板７１の上部に突出した突起であり、例えばプレス加工或いは切削加工等により形成される。
【０１８２】
続いて、前記したと同様なリードフレーム形成工程及び半導体チップ搭載工程を実施することにより、図３０（Ｂ）に示すように、基板７１に半導体チップ６１，ワイヤ６５，リード部６６，端子端部６９等を配設する。尚、図３０に示す例では、半導体チップ６１の下部に可溶性絶縁部材７８が配設されている。
【０１８３】
続いて実施される封止樹脂配設工程では、図３０（Ｃ）に示されるように、ポッティングにより封止樹脂１１６を形成する。この際、上記のようにリードフレーム形成工程において基板７１には樹脂止め部１１５が形成されているため、封止樹脂配設工程において封止樹脂１１６をポッティングしても樹脂止め部１１５よりも外部に樹脂が漏出することを防止できる。
【０１８４】
これにより、ポッティング法を用いて封止樹脂１１６を形成することが可能となる。また、ポッティング法による封止樹脂１１６の形成は、モールド処理と異なり金型を必要としないため封止樹脂配設工程の簡単化及び製品コストの低減を図ることができる。
【０１８５】
上記のようにポッティング法により封止樹脂１１６が形成されると、続いて基板除去工程が実施される。基板除去工程では、基板７１に対してエッチング処理が実施され、リード部６６と端子端部６９に挟まれた部分を除き基板７１が除去され、図３０（Ｄ）に示されるように外部接続端子部６７が形成される。この際、上記のように樹脂止め部１１５は基板７１と一体的な構成とされているため、基板除去工程において樹脂止め部１１５はエッチング処理により除去される。
【０１８６】
続いて、絶縁部材配設工程が実施されることによりソルターレジスト６４が形成され、更に外装工程を実施することにより外部接続端子部６７の表面に外装膜７０が形成され、図３０（Ｅ）に示される半導体装置１２０が形成される。この半導体装置１２０は、基板除去工程において樹脂止め部１１５がエッチング処理により除去されているため、完成した状態において樹脂止め部１１５は残存しない。よって、樹脂止め部１１５が邪魔になったり、また樹脂止め部１１５により半導体装置１２０が大型化してしまうことを防止することができる。
【０１８７】
続いて、上記した半導体装置の製造工程の内、基板除去工程の変形例について説明する。
【０１８８】
図３１は、基板除去工程の変形例を示している。前記した基板除去工程では、基板７１をエッチングして柱状端子部６８を形成するのに、切欠等が形成されない板状の端子端部６９をレジストとして用いていた。このため、エッチング処理において基板７１をオーバーエッチングした場合には、図３１（Ｃ）に示されるように、端子端部６９が柱状端子部６８より側方に延出し鍔状に残存しリード形状が不良となってしまう。
【０１８９】
そこで、本参考例ではエッチング処理後に端子端部６９が鍔状に残ることを防止するために、エッチング液を用いて基板７１を溶解する前に端子端部６９に外部接続端子部６７（柱状端子部６８）の断面形状に対応した切欠部１２５を形成しておくことを特徴とするものである。
【０１９０】
図３１（Ａ）は、この切欠部１２５が形成された端子端部６９を拡大して示している。同図に示されるように、切欠部１２５は端子端部６９を貫通して形成されており、その形成位置はエッチングにより形成しようとする柱状端子部６８の形状（図中、破線で示す）に対応するよう選定されている。
【０１９１】
この切欠部１２５の形成は、前記したリードフレーム形成工程において、図１８（Ｃ）で示す工程において、切欠部１２５の形成位置にフォトレジスト７４を残すことにより容易に形成することができる。また、図１８（Ａ）〜（Ｆ）に示すリードフレーム形成工程を実施した後に、レーザ加工装置等を用いて端子端部６９に切欠部１２５を形成する方法を用いてもよい。
【０１９２】
切欠部１２５が形成された端子端部６９を具備する基板７１に対しエッチング処理を行うと、基板７１に対するエッチングが端子端部６９に形成された切欠部１２５まで進まない状態においては、端子端部６９の切欠部１２５より外周部分（以下、外周部６９-1という）は基板７１に固定された状態を維持する。
【０１９３】
しかるに、基板７１に対するエッチングが端子端部６９に形成された切欠部１２５まで進むと、図３１（Ｂ）に示されるように端子端部６９の切欠部１２５より外周に位置する外周部６９-1は基板７１及び端子端部６９から脱落する。
【０１９４】
よって本変形例によれば、エッチング処理後に端子端部６９が柱状端子部６８から鍔状に延出することを防止することができ、良好なリード形状を実現することができる。
【０１９５】
続いて、上記した半導体装置の製造工程の内、外装工程の変形例について説明する。
【０１９６】
図３２は、外装工程の変形例を示している。前記した外装工程では、外装膜７０を外部接続端子部６７の表面に配設するのに電界めっきを用いていた。これに対し、本変形例ではディンプルプレート１３０を用いて外装膜７０を形成することを特徴とするものである。以下、本変形例に係る外装工程の具体的処理について説明する。
【０１９７】
外装膜７０を形成するには、先ず外部接続端子部６７に対応した位置にディンプル部１３１が形成されたディンプルプレート１３０を用意する。このディンプルプレート１３０は、例えばセラミック或いは金属等により形成されており、またディンプル部１３１は半球状の凹部とされている。
【０１９８】
続いて、上記構成とされたディンプルプレート１３０に形成さたれディンプル部１３１に半田ペースト１３２を充填する。この半田ペースト１３２のディンプル部１３１への充填は、厚膜印刷技術を利用してスキージ等を用いて行う。また、各ディンプル部１３１の形状は等しく形成されているため、各ディンプル部１３１に充填される半田ペースト１３２の量も等しくなる。図３２（Ａ）は、ディンプル部１３１に半田ペースト１３２を充填した状態を示している。
【０１９９】
続いて、半田ペースト１３２が充填されたディンプル部１３１内に、図３２（Ｂ）に示されるように、外部接続端子部６７を挿入する。そして、外部接続端子部６７をディンプル部１３１内に挿入した状態を維持しつつ、半導体装置組立体１３３をディンプルプレート１３０と共にリフロー炉に入れ加熱処理を行う。これにより、図３２（Ｃ）に示されるように、外部接続端子部６７の表面に外装膜７０となる半田を形成することができる。
【０２００】
上記のように、外装工程においてディンプルプレート１３０のディンプル部１３１に半田ペースト１３２を充填した上で外部接続端子部６７を挿入し、この外部接続端子部６７をディンプル部１３１内に挿入した状態で加熱処理を行い、外装膜７０となる半田を外部接続端子部６７の表面に形成することにより、外装工程の簡単化を図ることができる。
【０２０１】
即ち、従来のディンプルプレートを用いた外装工程は、ディンプルプレートのディンプル部に半田ペーストを充填した後に１回目の加熱処理を行いディンプル部内に半田ボールを形成し、続いて２回目の加熱処理を行い形成された半田ボールを外部接続端子部に配設することが行われていた。
【０２０２】
これに対し本変形例に係る外装工程では、外部接続端子部６７を半田ペースト１３２が充填されたディンプル部１３１内に挿入した状態のままで加熱処理を行い半田を外部接続端子部６７に配設するため加熱処理を実施する回数を少なくすることができ、よって外装工程の簡単化を図ることができる。
【０２０３】
【発明の効果】
上述したように本発明によれば、下記の種々の効果を実現することができる。
【０２０４】
請求項１，６乃至９記載の発明によれば、枠状端子部と柱状端子部とを肉薄で連結状態とした外部端子部に、絶縁性フィルム又は金属導体板に金属箔を貼着してパターニングし、所定のめっき処理されたパターン部を絶縁性接着剤で貼着すると共に、端子接触部分をめっき処理し、半導体チップ搭載後に樹脂封止して枠状端子部と柱状端子部との連結状態を分離させることにより、汎用性を有して異なるチップサイズでも低コストで製造することができる。
【０２０５】
また、請求項２記載の発明によれば、枠状端子部と柱状端子部とが肉薄状態で連結された外部端子部上に、絶縁層を介してパターン層を形成し、パターン層上に上部絶縁層を形成して半導体チップを搭載し、樹脂封止後に枠状端子部と柱状端子部の連結状態を分離させることにより、汎用性を有して異なるチップサイズでも低コストで製造することができる。
【０２０６】
また、請求項３乃至５記載の発明によれば、外部端子部を、ハーフエッチング後に連結部分を突き上げ、又は金属導体板を両面より押圧して塑性加工して肉薄の連結部分を形成することにより、両面で突出させた枠状端子部及び柱状端子部を容易に形成することができる。
【０２０７】
また、請求項１０記載の発明では、肉薄部より上部における断面積が肉薄部より下部における断面積より小さくなるよう柱状端子部を形成したことにより、肉薄部をエッチングにより除去した状態において、柱状端子部の上部部分と下部部分の断面積を略等しくすることができ、柱状端子部の形状を良好なものとすることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例の構成図である。
【図２】図１の一部切截の説明図である。
【図３】図１のパターン部形成の製造工程図である。
【図４】図１の外部端子部の製造工程図である。
【図５】図４の外部端子部の後加工製造説明図である。
【図６】図４の外部端子部の他の形状の製造説明図（１）である。
【図７】図４の外部端子部の他の形状の製造説明図（２）である。
【図８】図４の外部端子部の他の形状の製造説明図（３）である。
【図９】図４の外部端子部の他の形状の製造説明図（４）である。
【図１０】第１実施例のチップボンディングの製造説明図である。
【図１１】第１実施例の最終工程の製造説明図である。
【図１２】第１実施例の他のパッケージ形状の外観図である。
【図１３】本発明の第２実施例の構成図である。
【図１４】第２実施例のパターン部の形成の製造説明図である。
【図１５】第２実施例の最終工程の断面図である。
【図１６】柱状端子部の他の形成方法を説明するための図である。
【図１７】本発明の第１参考例の構成図である。
【図１８】本発明の第１参考例に係る半導体装置の製造方法を説明するための図である（その１）。
【図１９】本発明の第１参考例に係る半導体装置の製造方法を説明するための図である）その２）。
【図２０】本発明の第１参考例に係る半導体装置の製造方法を説明するための図である（その３）。
【図２１】本発明の第２参考例の構成図である。
【図２２】本発明の第２参考例に係る半導体装置の製造方法を説明するための図である（その１）。
【図２３】本発明の第２参考例に係る半導体装置の製造方法を説明するための図である（その２）。
【図２４】本発明の第３参考例の構成図である。
【図２５】本発明の第３参考例に係る半導体装置の製造方法を説明するための図である（その１）。
【図２６】本発明の第３参考例に係る半導体装置の製造方法を説明するための図である（その２）。
【図２７】リードフレーム形成工程の第１の変形例を説明するための図である。
【図２８】リードフレーム形成工程の第２の変形例を説明するための図である。
【図２９】１枚の基板からリードフレームを多数個取りする構成を説明するための図である。
【図３０】封止樹脂配設工程の変形例を説明するための図である。
【図３１】基板除去工程の変形例を説明するための図である。
【図３２】外装工程の変形例を説明するための図である。
【図３３】従来のμＢＧＡパッケージの半導体装置の構成図である。
【符号の説明】
２１A 〜２１E ，６０，９０，１００，１２０半導体装置
２２パッケージ
２３樹脂領域
２４端子領域
２５パターン部
２６外部端子部
２７枠状端子部
２８，６８柱状端子部
３１ベース層
３２パターン層
３２ａ端子接続部
３２ｂワイヤ接続部
３３，３５絶縁層
３４開口部
３６めっき
４１，６１半導体チップ
４２接着剤
４３，６５ワイヤ
５１ａ第１の絶縁層
５１ｂ第２の絶縁層
５２パターン層
５２ａワイヤ接続部
５３第３の絶縁層
５３ａ開口部
６２リード体
６３，１１６封止樹脂
６４ソルダーレジスト
６６リード部
６７外部接続端子部
６９端子端部
７０外装膜
７１基板
７２，９４リードフレーム
７３，７４，１１２，１１３フォトレジスト材
７５，７６，９３，１０２，１０７，１０８開口
７８可溶性絶縁材
８１液状絶縁部材
９１不可溶性絶縁材
９２内周端子部
１０１バンプ
１０５上面用メタルマスク
１０６下面用メタルマスク
１１０内層膜
１１１外層膜
１１５樹脂止め部
１２５切欠部
１３０ディンプルプレート
１３１ディンプル部
１３２半田ペースト[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device in which external terminals are arranged in a grid pattern on a plane.
[0002]
In recent years, with the increasing needs for miniaturization, thinning, high speed, and high functionality of electronic devices, semiconductor devices that are one of the main components are also required to be downsized, high density, and high functionality. . Therefore, the external shape of semiconductor devices is mini or micro (μ) BGA using QFP (Quad Flat Package), QTP (Quad Tape-carrier Package), etc. using BGA (Ball Grid Array), TAB (Tape Automated Bonding) connection technology. Has moved to.
[0003]
Therefore, it is desired to improve the reliability and electrical characteristics associated with the small shape of the semiconductor device.
[0004]
[Prior art]
FIG. 33 shows a configuration diagram of a conventional μBGA package semiconductor device. FIG. 33A is a cross-sectional view, and FIG. 33B is a plan view.
[0005]
In a semiconductor device 11 shown in FIGS. 33A and 33B, a predetermined number of pads 13 are formed on a semiconductor chip 12, and an elastic adhesive 14 is applied to a portion other than the pads 13 of the semiconductor chip 12. Is formed. Further, a frame 16 made of metal or the like for protection or heat dissipation is attached to the peripheral side surface of the semiconductor chip 12 by an adhesive 15 a, and an adhesive 15 b is also formed on the frame 16.
[0006]
On the other hand, a copper foil pattern 18 is attached on a resin film 17 such as polyimide (PI), and the pattern 18 is composed of an external pad 18a and a lead 18b extending therefrom, and is a TC (Tape Carrier). Is configured. Further, holes 19 are formed in the resin film 17 at portions corresponding to the external pads 18, and gold or solder ball electrodes 20 that are in contact with the external pads 18 a are formed in a lattice arrangement in the holes 19. For example, the pitch of the ball electrodes 20 is arranged at 0.5 mm. The ball electrode 20 serves as an external terminal.
[0007]
This resin film 17 is attached onto the above-described adhesives 14 and 15b. The lead 18b extending from the pattern 18 and the pad 13 of the semiconductor chip 12 are connected by fusion or the like, and this portion is sealed with a resin 15c such as epoxy.
[0008]
Thus, the semiconductor device 11 is formed with a μBGA package structure having a ball electrode 20 having a size close to the chip size.
[0009]
Incidentally, the planar size of the semiconductor device 11 is determined by the size or the number of terminals and the terminal pitch of the semiconductor chip 12.
[0010]
That is, when the area determined from the number of terminals and the terminal pitch does not exceed the area of the semiconductor chip 12, the pads 13 formed on the semiconductor chip 12 are disposed outside the external terminals arranged in a grid. Thus, the planar size of the semiconductor device 11 is determined.
[0011]
When the area determined from the number of terminals and the terminal pitch exceeds the area of the semiconductor chip 12, the pad 13 is not necessarily outside the external terminal, and the plane of the semiconductor device 11 depends on the area of the external ends arranged in a lattice. The size is determined.
[0012]
[Problems to be solved by the invention]
However, the semiconductor device 11 as described above has a problem in that it is uniform and has no versatility because the connection between the semiconductor chip 12 and the external terminal is TAB technology.
[0013]
Further, concentrating all external terminals on the semiconductor chip 12 requires that the pitch of the external terminals be 0.4 mm or less when the number of terminals is 324 pins or more and the pitch of the pads 13 is 80 μm or less. Implementation becomes difficult. On the other hand, when the external terminal pitch is 0.5 mm or more, there is a problem that the size of the semiconductor chip 12 needs to be increased and the total cost increases.
[0014]
Furthermore, since the plating process is performed in the formation of the external terminal (bump electrode 20), there is a problem that the cost is increased. In addition, there is a problem that a part of the semiconductor chip 12 is exposed and reliability is lowered.
[0015]
Accordingly, the present invention has been made in view of the above problems, and an object of the present invention is to provide a method for manufacturing a semiconductor device that can reduce costs and improve reliability and electrical characteristics.
[0016]
[Means for Solving the Problems]
In order to solve the above problems, the present invention is characterized by the following measures.
[0017]
In invention of Claim 1,
A predetermined number of frame-shaped terminal portions and a predetermined number of column-shaped terminal portions, which are terminals to be mounted on the substrate, correspond to the frame-shaped terminal portions and the column-shaped terminal portions, which are formed by connecting thinly in a thin state. A step of connecting a pattern portion having a terminal layer and a pattern layer formed so that a connection portion for electrical connection with a semiconductor chip to be mounted is positioned above the frame-shaped terminal portion; ,
Mounting the semiconductor chip on the pattern portion and electrically connecting the connection portion of the pattern layer; exposing the external terminal portion; and sealing the semiconductor chip with a resin;
The method for manufacturing a semiconductor device includes a step of separating a connection state between the frame-shaped terminal portion and the columnar terminal portion in the exposed external terminal portion.
[0018]
In the invention according to claim 2,
A part of the frame-shaped terminal portion on one surface of the external terminal portion formed by connecting a predetermined number of frame-shaped terminal portions and a predetermined number of columnar terminal portions that are terminals to be mounted on the substrate in a thin state. And exposing the surface of all the columnar terminal portions to form an insulating layer;
A conductive metal pattern layer is formed on the insulating layer, which is in contact with a part of the frame-shaped terminal portion and the surface of the columnar terminal portion, and is patterned with a connection portion for electrical connection with a semiconductor chip to be mounted. And a process of
Forming an upper insulating layer having an opening for exposing the connecting portion on the pattern layer; and
Mounting the semiconductor chip on the upper insulating layer and performing electrical connection with the connection portion of the pattern layer;
Exposing the external terminal portion and sealing the semiconductor chip with resin, and separating the connection state between the frame-like terminal portion and the columnar terminal portion in the exposed external terminal portion. A method of manufacturing a semiconductor device is provided.
[0019]
In the invention according to claim 3,
In the external terminal portion of the first or second aspect, a resist having a pattern that becomes the frame-like terminal portion and the columnar terminal portion is applied to one surface of a predetermined metal conductor plate, and a resist is applied to the entire opposite surface. It is formed by a step, a step of half-etching the one surface to connect the frame-shaped terminal portion and the columnar terminal portion in a thin state, and a step of peeling the resist. Is.
[0020]
In the invention according to claim 4,
The connecting portion of the external terminal portion according to claim 3 is formed in a shape in which the frame-shaped terminal portion and the columnar terminal portion protrude on both sides by pushing up.
[0021]
In the invention according to claim 5,
The external terminal part according to claim 1 or 2 is formed in a thin and connected state by projecting the frame-like terminal part and the columnar terminal part on both sides by plastic working pressing from both sides of a predetermined metal conductor plate. It is characterized by.
[0022]
In the invention according to claim 6,
The pattern portion according to claim 1, wherein the connection portion and the terminal connection are formed by photoetching by forming an opening for exposing the connection portion on an insulating film and attaching a metal foil serving as the pattern layer. Forming a part.
[0023]
In the invention according to claim 7,
The pattern portion according to claim 1, wherein a metal foil serving as the pattern layer is formed by forming an opening for exposing the connection portion by punching or etching in a metal conductor plate, and the connection portion and the pattern portion are formed by photoetching. The terminal connection portion is formed.
[0024]
In the invention according to claim 8,
In the external terminal part of claim 1 or 2, a concave part for connecting and forming the frame-like terminal part and the columnar terminal part thinly on one side of each of the two metal conductor plates is formed by half etching, The metal conductor plates are joined to form projecting portions that serve as the frame-shaped terminal portions and the columnar terminal portions on at least one surface.
[0025]
In the invention according to claim 9,
The external terminal portion according to claim 1 or 2 is formed with a metal wire frame to be the frame-shaped terminal portion and a metal sphere to be the columnar terminal portion, and the metal wire frame and the metal sphere are half-etched into a metal conductor plate. It is characterized in that it is formed by fitting and attaching to the groove and recess formed by the above.
[0026]
In the invention according to claim 10,
The columnar terminal portion according to claim 1 or 2 is characterized in that the cross-sectional area above the thin portion is smaller than the cross-sectional area below the thin portion.
[0027]
Each of the above means operates as follows.
[0028]
In the inventions according to claims 1, 6 to 9, patterning is performed by attaching a metal foil to an insulating film or a metal conductor plate on the external terminal portion in which the frame-like terminal portion and the columnar terminal portion are thin and connected. In addition to sticking the predetermined plated pattern part with an insulating adhesive, the terminal contact part is plated, and after the semiconductor chip is mounted, the resin is sealed and the connection state between the frame-like terminal part and the columnar terminal part is established. Separate. This makes it possible to manufacture at low cost even with different chip sizes with versatility.
[0029]
According to a second aspect of the present invention, a pattern layer is formed on the external terminal portion in which the frame-shaped terminal portion and the columnar terminal portion are connected in a thin state via an insulating layer, and the upper insulating layer is formed on the pattern layer. The semiconductor chip is mounted, and after the resin sealing, the connection state of the frame-shaped terminal portion and the columnar terminal portion is separated. This makes it possible to manufacture at low cost even with different chip sizes with versatility.
[0030]
In the inventions according to claims 3 to 5, the external terminal portion is pushed up after the half-etching, or the metal conductor plate is pressed from both sides and plastically processed to form a thin connection portion. Thereby, it becomes possible to easily form the frame-shaped terminal portion and the columnar terminal portion that are projected on both surfaces.
[0031]
Further, in the invention according to claim 10, in the state where the columnar terminal portion is formed so that the cross-sectional area above the thin portion is smaller than the cross-sectional area below the thin portion, the columnar terminal is removed by etching. The cross-sectional areas of the upper part and the lower part of the part can be made substantially equal, and the shape of the columnar terminal part can be made good.
[0032]
DETAILED DESCRIPTION OF THE INVENTION
Next, embodiments of the present invention will be described with reference to the drawings.
[0033]
FIG. 1 shows a configuration diagram of a first embodiment of the present invention. FIG. 1A is an overall perspective view from the separation surface, and FIG. 1B is a cross-sectional view thereof.
[0034]
A semiconductor device 21 shown in FIGS. 1A and 1B includes a resin region 23 in which a package 22 is formed of a mold resin and a terminal region 24 in FIG. 1A. The terminal area 24 includes a pattern portion 25 and an external terminal portion 26 formed of a flexible PWB (printed wiring board).
[0035]
The external terminal portion 26 is formed of a metal conductor such as copper. A frame-shaped terminal portion 27 is formed on the outer side in the plane, and a predetermined number (each insulated by a resin 23 a in the inner region of the frame-shaped terminal portion 27 ( For example, 324) columnar terminal portions 28 are arranged in a lattice pattern. The frame-shaped terminal portion 27 serves as a base for wire bonding described later, and can improve noise resistance by providing a function as a power supply pattern or a ground pattern.
[0036]
In FIG. 1 (B), the pattern portion 25 is composed of a base layer 31 of an insulating film or metal frame and a pattern layer 32 formed of copper foil or the like, for example, with an epoxy insulating layer 33 interposed therebetween, and a base layer A semiconductor chip 41 is mounted on the central portion of 31 by an adhesive 42 such as silver paste. In the pattern layer 32, a terminal connection portion 32a and a wire connection portion 32b corresponding to the columnar terminal portion 28 are formed.
[0037]
In the base layer 31, openings 34 are formed at positions on the outer periphery of the semiconductor chip 41 to represent the wire connection portions of the pattern layer 32, and the pads 43 and wires 43 formed on the outer peripheral side of the semiconductor chip 41 are electrically connected. Connected (described in FIG. 2).
[0038]
And the pattern layer 32 of the pattern part 25 and the external terminal part 26 (frame-like terminal part 27) of the terminal area | region 24 are being fixed, for example through the insulating layer 35 of the epoxy-type adhesive agent or the insulating film. At this time, the terminal connection portion 32a of the pattern layer 32 and the columnar terminal portion 28 of the external terminal portion 26 are in a state of being electrically connected by the plating 36 in a contact state. The exposed surface of the frame-like terminal portion 27 and the columnar terminal portion 28 of the external terminal portion 26 is subjected to a predetermined plating process (described later).
Here, FIG. 2 shows an explanatory diagram of the partial cutout of FIG. FIG. 2A is a perspective view of a partially cut piece, and FIG. 2A is an enlarged view of a wire bonding portion.
[0039]
In FIG. 2A, as described in FIG. 1, the semiconductor chip 41 is mounted on the central portion of the base layer 31, and the wire connecting portion 32b and the wire 43 of the pattern layer 32 appearing from the opening 34 around the periphery. Electrically connected.
[0040]
As shown in FIG. 2B, pads 41 a are formed on the semiconductor chip 41 in two rows in the front and rear at the same position with respect to the opening 34 of the base layer 31. Further, the end portions of the wire connection portions 32b of the pattern layer 32 appearing from the openings 34 are formed in a zigzag manner with a size for wire bonding.
[0041]
The pad 41a close to the opening 34 and the wire connection portion 32b close to the semiconductor chip 41 are electrically connected by the wire 43a. The pad 41a far from the opening 34 and the wire connection part 32b far from the semiconductor chip 41 are electrically connected by the wire 43b in a shape loop having a height higher than the loop of the wire 43a. Thereby, the contact between the wires 43a and 43b is prevented, and the wiring density can be improved.
[0042]
Next, FIG. 3 shows a manufacturing process diagram for forming the pattern portion of FIG. 3A shows a case where the base of the pattern portion 25 is an insulating film (PI), and FIG. 3B shows a case where a metal frame (copper type or tin / nickel type) is used.
[0043]
3A, first, a polyimide (PI) film to be the base layer 31 is prepared (step (S) 1), and an opening 34 for representing the wire connection portion 32b is formed by punching (S2). ).
[0044]
Subsequently, for example, an epoxy-based insulating adhesive (which becomes the insulating layer 33) is applied on the PI film (S3), and a copper foil which becomes the pattern layer 32 is adhered (S4). Thereafter, a predetermined resist is applied to the copper foil attachment surface (S5), exposure for forming a predetermined pattern is performed (S6), and after the exposure, etching that is chemical polishing of the exposed surface (one surface) is performed (S7). Then, the resist is removed (S8).
[0045]
Thereby, the wire connection part 32b of the pattern layer 32 appears from the opening part 34 of the base layer 31, and the plating process (gold, silver, or palladium) for wire bonding is performed here (S9). .
[0046]
On the other hand, in FIG. 3B, when the base layer 31 is formed of a metal frame, first, a copper-based or iron-nickel-based metal frame is prepared (S11), and an opening for representing the wire connection portion 32b. The part 34 is formed by pressing or etching (S12). Here, when the base is copper-based, SnNi plating is performed on the base (S13a).
[0047]
After the opening 34 is formed or after plating on the copper base, an epoxy insulating adhesive to be the insulating layer 33 is applied (S13), and a copper foil to be the pattern layer 32 is pasted. (S14). Thereafter, a resist corresponding to a predetermined pattern is applied to the copper foil attachment surface (S15), and pattern formation exposure is performed (S16).
[0048]
After the exposure, the exposed surface (one surface) is etched (S17), and the resist that has not been etched is removed (S18). Then, a plating process (gold, silver, or palladium) for wire bonding is performed on the wire connection portion 32b of the pattern layer 32 that appears from the opening 34 of the base layer 31 (S19).
[0049]
Next, FIG. 4 shows a manufacturing process diagram of the external terminal portion of FIG. FIG. 4 shows a case where the external terminal portion is formed by etching. 4, first, for example, a copper plate is prepared (S21), and a resist is applied in a pattern for forming the frame-like terminal portion 27 and the columnar terminal portion 28 on the connection surface with the pattern portion 25 (S22). A resist is applied to the entire back surface of the connection surface (S23).
[0050]
Then, double-sided etching is performed (S24), and the resist is peeled off from both sides after the etching (S25). In this case, the pattern portion connection surface is etched in a so-called half-etched state, and the frame-like terminal portion 27 and the columnar terminal portion 28 are thinly connected.
[0051]
Here, FIG. 5 shows a manufacturing explanatory diagram of post-processing of the external terminal portion of FIG. FIG. 6 shows a manufacturing explanatory diagram of another shape of the external terminal portion of FIG.
[0052]
In FIG. 5A, the external terminal portion 26 formed according to FIG. 4 has a planar shape in which a projection 28a to be a columnar terminal portion 28 is formed on the pattern portion connection surface, and the opposite surface is not etched. .
[0053]
The external terminal portion 26 is a press 51 composed of a punch 51a and a die 51b, and the pattern portion connecting surface thereof is a flat punch 51a, and the opposite surface is formed with a protrusion 51b1 corresponding to the valley portion between the protrusions 28. The die is positioned so as to be on the die 51b side.
[0054]
And, by stamping of the press 51, the columnar terminal portion 28 is projected on the opposite surface as shown in FIG. 5B. A thin portion 29 is interposed between adjacent columnar terminal portions 28, and the columnar terminal portions 28 are connected by the thin portion 29.
[0055]
In FIG. 6A, a copper plate 26a is prepared instead of the external terminal portion 26 having the projection 28a as shown in FIG. ₁ And 51b ₂ Is positioned between the punch 51a and the die 51b formed to face each other.
[0056]
Then, by stamping the press 51, the columnar terminal portions 28 are formed to protrude on both surfaces of the external terminal portion 26 as shown in FIG. 6B. In this case, either surface may be used as the pattern portion connection surface. Further, the thin portion 29 is also collectively formed by stamping the press 51.
[0057]
7 to 9 show manufacturing explanatory views of other shapes of the external terminal portion of FIG.
[0058]
In FIG. 7A, two metal conductor plates (for example, copper alloy) are used, and a predetermined number of recesses 26b are formed by half etching. _Three Metal conductor plate 26b formed with ₁ , 26b ₂ Is formed.
[0059]
As shown in FIG. 7 (B), the metal conductor plate 26b ₁ Recess 26b of _Three The metal conductor plate 26b is formed on the surface where no metal is formed. ₂ Recess 26b of _Three The external terminal portions 26 are formed by superimposing the surfaces on which are formed and joining them by ultrasonic waves or the like.
[0060]
The external terminal portion 26 has a recess 26b. _Three Etching is performed after exposing the surface on which the metal is not formed and sealing with resin, thereby forming a frame-like terminal portion 27 and a columnar terminal portion 28 as shown in FIG. Is.
[0061]
Further, the two metal conductor plates 26b formed in FIG. 7A described above shown in FIG. 8A. ₁ , 26b ₂ As shown in FIG. 8 (B). _Three The surfaces on which the pins are not formed are joined by ultrasonic waves or the like, and protruded in a state where the columnar terminal portions 28 are connected via the thin portions 29 on both surfaces of the external terminal portion 26 and in the frame-shaped terminal portion 27. It is a thing. Also in this case, any surface may be used as the pattern portion connection surface as in FIG.
[0062]
Subsequently, FIG. 9A shows an annular metal wire frame (a thickness equal to the thickness of the columnar terminal portion 27) 27a and a columnar terminal portion 28 which are made of a material such as solder and tin that will later become the frame-shaped terminal portion 27. A metal sphere (a diameter is equivalent to the thickness of the columnar terminal portion 28) 28a such as solder and tin is prepared, and a groove (corresponding to the metal wire frame 27a) 26c is formed by, for example, half-etching a copper alloy metal conductor plate. ₁ And groove 26c ₁ A metal plate 26c having a recess (corresponding to the metal ball 28a) 26c2 formed inside is prepared.
[0063]
As shown in FIG. ₁ The metal wire frame 27a is fitted to the recess 26c. ₂ The metal spheres 28a are fitted and heated to be fused and joined. That is, the frame-shaped terminal portion 27 of the metal wire frame 27a and the columnar terminal portion 28 of the metal ball 28a are formed in a thin connected state.
[0064]
This external terminal portion 26 exposes the surface to which the metal wire frame 27a and the metal sphere 28a are not attached and is resin-sealed and then etched to completely remove the metal conductor plate 26c, which will be described later with reference to FIG. A frame-shaped terminal portion 27 and a columnar terminal portion 28 as shown in B) are formed.
[0065]
Subsequently, FIG. 10 shows a manufacturing process diagram of the chip bonding of the first embodiment. In FIG. 10, an adhesive (for example, epoxy-based heat) that forms the insulating layer 35 by bringing the pattern portion 25 and the external terminal portion 26 formed as described above into contact with the columnar terminal portion 28 corresponding to the terminal connection portion 32 a. It sticks with a curable resin) or an insulating film (S31).
[0066]
Subsequently, plating 36 is formed by plating with copper from the external terminal portion 26 side, and the terminal connection portion 32a and the columnar terminal portion 28 are electrically connected (S32).
[0067]
After that, the semiconductor chip 41 is mounted on the pattern portion 25 via the adhesive 42 (S33), and the pad 41a of the semiconductor chip 41 and the wire connection portion 32b that appears from the opening 34 are bonded by the wires 43a and 43b (S34). FIG. 2 (B)).
[0068]
Then, the frame-shaped terminal portion 27 and the columnar terminal portion 28 of the external terminal portion 26 are exposed and the semiconductor chip 41 side is subjected to resin molding or resin potting, and the resin region 24 is formed by the resin 23a (S35). This state is shown in FIG.
[0069]
FIG. 11 shows a manufacturing explanatory diagram of the final process of the first embodiment. FIG. 11A is formed by the process shown in FIG. 7. In this state, the frame-shaped terminal portion 27 and the columnar terminal portion 28 in the external terminal portion 26 are in a conductive state.
[0070]
Therefore, as shown in FIG. 11B, the exposed external terminal portion 26 is etched to the surface of the resin 23a, and the thin portion 29 is removed so that the frame-shaped terminal portion 27 and the columnar terminal portion 28 are formed. To separate. The separated frame-shaped terminal portion 27 and columnar terminal portion 28 are subjected to a plating process that can be mounted on a substrate such as solder, gold, silver, tin, and palladium.
[0071]
When the pattern portion 25 and the external terminal portion 26 are formed in a continuous state, the individual semiconductor devices 21 are provided at the end of various processes such as packaging, etching, and plating in the continuous state. _A It is to be separated.
[0072]
As described above, the terminal region 24 is disposed on the bottom surface side of the semiconductor chip 41 and the external terminal portion is disposed on the bottom thereof, and the electrical connection between the terminal region 24 and the semiconductor chip 41 is not a TAB technique but a wire connection. Therefore, the package can be generalized without being restricted by the size of the semiconductor chip 41 and the layout of the pads 41a.
[0073]
Further, the external terminals (columnar terminal portions 28) in the grid arrangement are formed inexpensively and reliably because the terminals are formed by additional processing after the formation of the resin region 23 with all terminal conduction in the unfinished state at the external terminal portions 26. In addition, the resin can be applied to protect the semiconductor chip 41.
[0074]
In addition, a frame-like terminal portion 27 is provided on the external terminal portion 26, which is used as a base for wire bonding and serves as a terminal as a power source or a ground to collectively reduce the apparent number of terminals. Noise resistance can be improved.
[0075]
Next, FIG. 12 shows an external view of another package shape of the first embodiment. In the semiconductor device 21B shown in FIG. ₁ ~ 27a _Four The other structure is the same as that of FIG.
[0076]
Thus, the frame-shaped terminal portion 27a ₁ ~ 27a _Four Is divided into a plurality of numbers (the number is appropriately set according to the role), so that the roles of the power source and the ground can be provided, and the necessary signal system can be provided as appropriate.
[0077]
In addition, the semiconductor device 21 illustrated in FIG. _C 1 is configured by a first frame-shaped terminal portion 27a formed on the outer periphery and a second frame-shaped terminal portion 27b formed in an annular shape within the columnar terminal portion 28. Other configurations are the same as those in FIG. Also by this, the role of a power source, a ground, etc. can be given, and noise resistance can be improved.
[0078]
Further, the semiconductor device 21D shown in FIG. 12C has a second frame-shaped terminal portion 27a obtained by further dividing the second frame-shaped terminal portion 27b of FIG. 12B into four. ₁ ~ 27a _Four In the same manner, the noise resistance can be improved, and the flexibility of the shared layout of the power source, the ground, etc. can be improved. In addition, it is good also as a shape which combined FIG. 12 (A) and FIG.12 (C).
[0079]
Next, FIG. 13 shows a configuration diagram of the second embodiment of the present invention. FIG. 13A is an external view, and FIG. 13B is a cross-sectional view. The semiconductor device 21E shown in FIGS. 13A and 13B is the same as the semiconductor device 21 shown in FIG. _A The structure of the pattern part 25 is made different, and the connection with the external terminal part 26 is made by vapor deposition. In addition, the same code | symbol is attached | subjected to the component same as 1st Example, and description is abbreviate | omitted.
[0080]
13A and 13B, the semiconductor device 21 _E The package 22 is composed of the resin region 23 and the terminal region 24 as in FIG. Similarly, the resin region 23 is formed of a resin 23 a that protects the semiconductor chip 41.
[0081]
The terminal region 24 includes a pattern portion 25A and an external terminal portion 26. The external terminal portion 26 includes a frame-shaped terminal portion 27 on the outer periphery and columnar terminal portions 28 arranged in a lattice pattern on the inner side. The frame-shaped terminal portion 27 and the columnar terminal portion 28 are insulated from each other by the first insulating layer 51a, and the second insulating layer 51b exposes the frame-shaped terminal portion 27 and the columnar terminal portion 28 to form the first It is formed on the insulating layer 51a.
[0082]
Further, a patterned layer 52 is formed on the second insulating layer 51b above the frame-shaped terminal portion 27 and the exposed surface of the columnar terminal portion 28 by vapor deposition of aluminum or the like. At this time, a wire connection portion 52a as shown in FIG. 2B is formed in the pattern layer 52 above the frame-shaped terminal portion 27. The connection portion of the pattern layer 52 with the columnar terminal portion 28 surface becomes the terminal connection portion in the first embodiment.
[0083]
A third insulating layer 53 as an upper insulating layer is formed on the pattern layer 52, and an opening 53a is formed in the wire connecting portion 52a. A semiconductor chip 41 is mounted on the third insulating layer 53 by an adhesive 42. 2B, two rows of pads 41a are formed on the semiconductor chip 41 as shown in FIG. 2B. The wires 43 (43a, 43b) avoid contact at different heights, and the wires of the pattern layer 52 are formed. The connection part 52a is electrically connected. Of the pads 41 a, the power supply or ground pad 41 a, the frame-shaped terminal portion 27, and the wire 43 are electrically connected.
[0084]
The resin region 23 is formed on the third insulating layer 53 by being sealed with the resin 23 a so as to protect the semiconductor chip 41. Such a semiconductor device 21 _E The manufacture of the external terminal portion 26 is similar to that shown in FIGS.
[0085]
FIG. 14 shows a manufacturing explanatory diagram of the formation of the pattern layer of the second embodiment. As shown in FIG. 14A, the external terminal portion 26 formed in accordance with FIGS. 4 to 6 is such that the frame-shaped terminal portion 27 and the columnar terminal portion 28 are in a conductive state, and the frame-shaped terminal on one surface thereof. The concave portion between the portion 27 and the columnar terminal portion 28 is filled with powdered glass, glass paste, or epoxy resin as the first insulating layer 51a.
[0086]
Then, as shown in FIG. 14B, the columnar terminal portions 28 are exposed to form the same glass or resin as that of the first insulating layer 51a to form the second insulating layer 51b.
[0087]
Here, FIGS. 14A and 14B show the case where the first and second insulating layers 51a and 51b are sequentially deposited. The surface of the columnar terminal portion 28 is made by melting glass over the entire surface. The first insulating layer 51a may be exposed, and SiOn (silicon oxide) may be covered with the surface of the columnar terminal portion 28 exposed by a CVD (chemical vapor deposition) method to form the second insulating layer 51b. . Similarly, the entire surface is filled with a resin to form the first insulating layer 51a, and after exposing the surface of the columnar terminal portion 28, a portion other than the exposed surface is covered with the resin by print printing or the like. The insulating layer 51b may be used.
[0088]
Subsequently, as shown in FIG. 14C, for example, aluminum is vapor-deposited on the exposed surfaces of the second insulating layer 51b and the columnar terminal portions 28 using a predetermined pattern, and then a wire such as gold or palladium is used. The pattern layer 52 is formed by plating with a connectable metal. In this case, after depositing aluminum on the entire surface, a pattern may be formed by photoetching, and the above-described plating treatment may be performed.
[0089]
Then, as shown in FIG. 14D, an insulating film is formed as the third insulating layer 53 in which the opening 53a is formed in the inner range of the frame-shaped terminal portion 27, or the SiOn layer is formed by CVD. Alternatively, it is formed by applying a resin paste by printing.
[0090]
FIG. 15 is a sectional view showing the final process of the second embodiment. 15A, the semiconductor chip 41 is mounted on the pattern part 25 formed in FIGS. 14A to 14D by an adhesive (for example, silver paste) 42, and FIGS. As shown in FIG. 3, the pad 41a and the wire connecting portion 52a are electrically connected by the wire 43 (43a, 43b). Thereafter, the semiconductor chip 41 is sealed with a resin 23 a above the terminal region 24 to form the resin region 23.
[0091]
Then, as shown in FIG. 15B, the bottom surface of the external terminal portion 26 is etched to remove the thin portion 29, thereby separating the frame-shaped terminal portion 27 and the columnar terminal portion 28. And in order to make the surface mountable on a substrate, a plating process is performed with solder, gold, silver, tin, palladium or the like.
[0092]
When the pattern portion 25A and the external terminal portion 26 are formed in a continuous state, the individual semiconductor devices 21 are provided at the end of various processes such as packaging, etching, and plating in the continuous state. _E It is to be separated.
[0093]
Further, as shown in FIGS. 12A to 12C, the external terminal portion 26 is divided at the outer periphery, or is formed annularly or appropriately divided within the columnar terminal portion 28 together with the outer periphery, so that the power supply or ground It is also possible to improve the noise resistance by providing such a role.
[0094]
Further, when the thin portion 29 is removed by etching, as shown in FIG. 16A, the shape of the columnar terminal portion 28 is previously set so that the cross-sectional area above the thin portion 29 is smaller than the cross-sectional area below the thin portion 29. By forming it, the cross-sectional area of the upper part and the lower part of the columnar terminal portion 28 can be made substantially equal as shown in FIG. The shape of the part 28 can be made favorable.
[0095]
Subsequently, the present invention First reference example The semiconductor device 60 as will be described. FIG. 17 illustrates the present invention. First reference example It is sectional drawing of the semiconductor device 60 which is. The semiconductor device 60 generally includes a semiconductor chip 61, a lead body 62, a sealing resin (package) 63, a solder resist (insulating member) 64, and the like.
[0096]
The semiconductor chip 61 is Reference example Then, the wire 65 is electrically connected to the lead body 62. The lead body 62 includes a lead portion 66 that extends outward from the semiconductor chip 61 and an external connection terminal portion 67 that extends substantially perpendicularly to the lead portion 66. And the external connection terminal portion 67 are integrated.
[0097]
The lead portion 66 has an outer layer 66b made of gold (Au), silver (Ag), palladium (Pd) or the like on an inner layer 66a made of nickel (Ni), aluminum (Al), titanium (Ti) or the like. Is formed.
[0098]
The external connection terminal portion 67 includes a columnar terminal portion 68 having a columnar shape and a terminal end portion 69 formed at a lower end portion of the columnar terminal portion 68. The columnar terminal portion 68 is formed of copper (Cu), and the terminal end portion 69 is formed under the inner layer 69a made of nickel (Ni), aluminum (Al), titanium (Ti), or the like under gold (Au) or silver. The outer layer 69b made of (Ag) or palladium (Pd) is formed.
[0099]
As will be described later, the columnar terminal portion 68 is formed into a predetermined shape with an alkali-based etchant (etching solution). A material that does not dissolve is selected. Accordingly, when the columnar terminal portion 68 is formed by etching, the lead portion 66 and the terminal end portion 69 can be used as a resist.
[0100]
The sealing resin 63 is, for example, an epoxy resin, and has a configuration in which the semiconductor chip 61, the lead portion 66, and the wire 65 are sealed with the lower surface of the semiconductor chip 61 and the lower surface of the lead portion 66 exposed. . The sealing resin 63 is formed by resin molding using, for example, a mold.
[0101]
The solder resist 64 is made of an electrical insulating material (for example, insulating resin) and is disposed so as to cover at least the lower surface of the semiconductor chip 61 and the lower surface of the lead portion 66. Further, as described above, since the external connection terminal portion 67 is configured to extend downward, the external connection terminal portion 67 penetrates the solder resist 64 and extends downward.
[0102]
Furthermore, an Au film or a solder film (hereinafter referred to as an exterior film 70) is formed by, for example, electroless plating on a portion of the external connection terminal portion 67 that extends downward through the solder resist 64. As described above, since the solder resist 64 made of an electrically insulating material is disposed on the lower surface of the semiconductor chip 61 and the lower surface of the lead portion 66, the exterior film 70 is formed on the external connection terminal portion 67 by electroless plating. However, the exterior film 70 does not adhere to the semiconductor chip 61 and the lead portion 66.
[0103]
As described above, the semiconductor device 60 configured as described above includes the lead portion 66 in which the lead body 62 extends in the outer direction of the semiconductor chip 61 and the external connection in which the lead portion 66 extends in a substantially perpendicular downward direction. The terminal part 67 is comprised. For this reason, the arrangement position of the external connection terminal portion 67 is determined by the extension length of the lead portion 66, but the extension length of the lead portion 66 can be set with a degree of freedom. Therefore, the arrangement position of the external connection terminal portion 67 can be set without being restricted by the size of the semiconductor chip 61, and versatility can be improved.
[0104]
Further, since the lead portion 66 and the external connection terminal portion 67 are integrally formed, via holes are formed or wirings are routed to electrically connect the lead portion 66 and the external connection terminal portion 67. Therefore, the cost of the semiconductor device 60 can be reduced.
[0105]
Next, a method for manufacturing the semiconductor device 60 having the above-described configuration will be described with reference to FIGS. It should be noted that portions corresponding to the configuration of the semiconductor device 60 shown in FIG.
[0106]
The semiconductor device 60 is manufactured by performing each process of a lead frame forming process, a semiconductor chip mounting process, a sealing resin disposing process, a substrate removing process, an insulating member disposing process, and an exterior process. Hereinafter, each process is explained in full detail.
[0107]
The lead frame forming process is a fixing in which the lead frame 66 and the terminal end 69 are formed on the substrate 71 to be the columnar terminal portion 68 to form the lead frame 72, and the processes shown in FIGS. This is the case. In order to form the lead frame 72, first, a substrate 71 is prepared as shown in FIG. The substrate 71 is a copper plate having a thickness of 100 μm, for example. Photoresist materials 73 and 74 are applied to the upper and lower surfaces of the substrate 71 with a predetermined film thickness as shown in FIG.
[0108]
Subsequently, by performing double-sided exposure and development on the photoresist materials 73 and 74, portions corresponding to the formation positions of the lead portions 66 and the terminal end portions 69 as shown in FIG. 18C. The photoresist materials 73 and 74 are removed to form openings 75 and 76. Next, lead portions 66 and terminal end portions 69 are formed in the openings 75 and 76 using a plating method.
[0109]
Specifically, first, Ni plating (Al or Ti may be used) is performed until the thickness is about 5 μm to form inner layers 66a and 69a, and then the thickness is about 0.1 μm on the inner layers 66a and 69a. Au plating (Ag, Pd may be used) is performed. FIG. 18D shows a state in which the lead portion 66 and the terminal end portion 69 are formed in the openings 75 and 76.
[0110]
When the lead portions 66 and the terminal end portions 69 are formed at predetermined positions on both sides of the substrate 71 as described above, the photoresist materials 73 and 74 are removed as shown in FIG. Only the end portion 69 is disposed on the substrate 71. In addition, as shown in FIG. 29, the substrate 71 in this state has a plurality of lead portions 66 corresponding to a plurality of semiconductor devices 60 (two are shown in FIG. 29) on one substrate 71 and A terminal end 69 is formed.
[0111]
Subsequently, the substrate 71 on which the lead portions 66 and the terminal end portions 69 corresponding to the plurality of semiconductor devices 60 as described above are formed is divided into regions of one semiconductor device 60. In the example shown in FIG. 29, the substrate 71 is divided at a position indicated by a one-dot chain line in the drawing. Thus, a substrate 71 corresponding to one semiconductor device 60 (the substrate 71 corresponding to one semiconductor device 60 is referred to as a lead frame 72) is formed.
[0112]
As described above, in the lead frame forming process, the lead portions 66 and the terminal end portions 69 corresponding to a plurality of semiconductor devices are formed on one substrate 71, and then the substrate 71 is provided for each region of the semiconductor device 60 for one piece. When the lead frame 72 is formed by dividing the plurality of lead frames 72, a large number of lead frames 72 can be obtained from one substrate 71, and the lead frame 72 can be formed efficiently and accurately.
[0113]
Further, as described above, the process of dividing one substrate 71 into a plurality of lead frames 72 is performed using press working. At this time, the positioning guide hole 77 and the inter-element throttle (not shown) are also collectively. Form. As a result, the lead frame forming process can be simplified as compared with a configuration in which the positioning guide hole 77 and the inter-element throttle are formed separately (for example, formed by etching or the like). The lead frame 72 formed as described above is shown in FIG.
[0114]
When the lead frame 72 is formed by performing the above-described lead frame forming process, a semiconductor chip mounting process is subsequently performed. This semiconductor chip mounting step is a step of mounting the semiconductor chip 61 at a predetermined position on the upper surface of the substrate of the lead frame 72 and performing a process of electrically connecting the semiconductor chip 61 and the lead portion 66. FIG. Shown in (G).
[0115]
In the semiconductor chip mounting process, first, a soluble insulating material 78 made of a material (for example, polyvinyl alcohol) that dissolves in an alkaline etchant described later is applied to a predetermined position of the lead frame 72 where the semiconductor chip 61 is mounted. The semiconductor chip 61 is fixed to the upper surface of the lead frame 72 using the soluble insulating material 78 as an adhesive. Subsequently, a wire 65 such as a gold wire is disposed between the semiconductor chip 61 and the lead portion 66 using a wire bonding method. At this time, the lead portion 66 has an outer layer 66b made of Au or the like formed on the inner layer 66a made of Ni or the like, and the wire 65 is connected to the outer layer 66b made of the same material as the wire. And the lead portion 66 can be satisfactorily connected.
[0116]
When the semiconductor chip mounting step is performed as described above, the semiconductor chip 61 is mounted on the lead frame 72 and the wires 65 are disposed, the sealing resin disposing step is subsequently performed. The sealing resin disposing step is a step of sealing the semiconductor chip 61 and the lead portion 66 with the sealing resin 63 and is shown in FIG. Reference example Is used to mold the sealing resin 63 using a mold. As a result, the portion excluding the bottom surface of the semiconductor chip 61 and the lead portion 66 and the wire 65 are sealed and protected in the sealing resin 63. As a material for the sealing resin 63, for example, an epoxy resin is selected.
[0117]
When the sealing resin disposing step is performed as described above and the sealing resin 63 is disposing, the substrate removing step is subsequently performed. The substrate removal step is a step of removing the substrate 71 and the soluble insulating material 78 while leaving the position where the terminal end 69 is disposed.
[0118]
In this substrate removal step, the semiconductor device assembly 80 shown in FIG. 19H is immersed in an etching tank filled with an alkaline etchant (etching solution), and the substrate 71 formed of Cu is removed by etching. In this etching process, as described above, the lead 66 and the terminal end 69 are selected from materials that do not dissolve in the alkaline etchant (specific materials are as described above). For this reason, when the columnar terminal portion 68 is formed by etching, the lead portion 66 and the terminal end portion 69 can be used as a resist.
[0119]
Therefore, the substrate 71 is dissolved and removed by the alkaline etchant except for the portion sandwiched between the lead portion 66 and the terminal end portion 69 by the etching process. FIG. 19I shows the state after the substrate removal step is completed. As shown in the figure, even when the etching process is performed, the portion sandwiched between the lead portion 66 and the terminal end portion 69 of the substrate 71 remains, so that a columnar shape is formed between the lead portion 66 and the terminal end portion 69. A terminal portion 68 is formed.
[0120]
Thus, a lead body constituted by a lead portion 66 extending in the outward direction and an external connection terminal portion 67 constituted by the columnar terminal portion 68 and the terminal end portion 69 and extending downward at a right angle to the lead portion 66. 62 is formed. In addition, since the soluble insulating material 78 is also removed by the etching process as described above, the bottom surfaces of the semiconductor chip 61 and the lead portion 66 (except for the position where the external connection terminal portion 67 is formed) in the state where the substrate removal process is completed. It is in a state exposed from the sealing resin 63.
[0121]
When the substrate removing step is performed as described above and the substrate 71 other than the predetermined portion is removed, the insulating member disposing step is subsequently performed. In this insulating member disposing step, the lower surface of the semiconductor chip 61 and the lower surface of the lead portion 66 exposed by performing the substrate removing step are covered with a solder resist 64 (insulating member) except for the external connection terminal portion. And is shown in FIG.
[0122]
In this insulating member disposing step, a low-viscosity liquid insulating member 81 is used as the solder resist 64, and the liquid insulating member 81 is potted using a potting nozzle 82 as shown in FIG. The solder resist 64 is formed by coating or coating to a predetermined film thickness.
[0123]
As described above, by using the liquid insulating member 81 having a low viscosity as the base material of the solder resist 64 in the insulating member disposing step and using the method of potting or applying the liquid insulating member 81, the insulating member disposing step Simplification can be achieved. This is because the external connection terminal portion 67 is configured to extend downward (ie, protrude) from the lead portion 66 at a right angle.
[0124]
Assuming that the external connection terminal portion 67 has a flat (small projecting amount) configuration like a semiconductor device having an LGA (Land Grid Array) structure, the external connection terminal 67 can be obtained by simply potting or applying a liquid insulating member. The portion is covered with the liquid insulating member, and is buried in the solder resist and does not function as a connection terminal. Therefore, when an attempt is made to use a liquid insulating member in this LGA structure, a process such as masking is required so that the insulating member does not adhere to the external connection terminal portion.
[0125]
In contrast, Reference example As described above, in the configuration in which the external connection terminal portion 67 extends downward at a right angle from the lead portion 66, the external connection terminal portion 67 penetrates the liquid insulating member 81 (solder resist 64) even if the liquid insulating member 81 is potted or applied. Therefore, the above-described processing such as masking is unnecessary. Therefore, the insulating member disposing process can be simplified. FIG. 20K shows a state in which the solder resist 64 is formed.
[0126]
When the insulating member disposing step is performed as described above and the solder resist 64 is formed, the exterior step is subsequently performed. This exterior process is a process of forming the exterior film 70 on the surface of the external connection terminal portion 67 protruding from the solder resist 64. Specifically, the exterior film 70 is formed on the portion of the external connection terminal portion 67 that extends downward through the solder resist 64 by, for example, plating Au or solder by electroless plating. At this time, since the solder resist 64 made of an electrically insulating material is disposed on the lower surface of the semiconductor chip 61 and the lower surface of the lead portion 66 as described above, the exterior film 70 is formed on the external connection terminal portion 67 by electroless plating. Even if formed, the exterior film 70 does not adhere to the semiconductor chip 61 and the lead portion 66.
[0127]
The semiconductor device 60 shown in FIG. 17 is manufactured by performing the steps described above. In the manufacturing method described above, the lead frame 72 is formed in advance in the lead frame forming step, and the semiconductor device 60 is manufactured using the lead frame 72 as a base material. Therefore, the semiconductor device 60 can be manufactured efficiently and with high accuracy. it can.
[0128]
Further, in the semiconductor chip mounting process, the semiconductor chip 61 is mounted at a predetermined position of the lead frame 72 using the soluble insulating material 78, and the soluble insulating material 78 is removed in the substrate removing process, so that the lower surface of the semiconductor chip 61 is exposed. It becomes the composition which was done. Therefore, the lower surface of the semiconductor chip 61 is in contact with the solder resist 64, and heat dissipation characteristics can be improved.
[0129]
Furthermore, in order to perform an exterior process for forming the exterior film 70 on the surface of the external connection terminal portion 67 after performing the insulating member placement process, the exterior film 70 adheres to the lead portion 66 and the semiconductor chip 61 and is adjacent to the lead. It is possible to reliably prevent the exterior film 70 from short-circuiting between the parts and between the semiconductor chip 61 and the lead part 66.
[0130]
Subsequently, the present invention Second reference example A semiconductor device 90 which is FIG. Second reference example It is sectional drawing of the semiconductor device 90 which is. In addition, in FIG. 21, it showed in FIG. First reference example The same components as those of the semiconductor device 60 according to the present embodiment are denoted by the same reference numerals and description thereof is omitted.
[0131]
Reference example The semiconductor device 90 according to FIG. First reference example The semiconductor device 60 according to the present invention uses the soluble insulating member 78 to mount the semiconductor chip 61 on the lead frame 72, whereas the insoluble insulating material 91 is used to mount the semiconductor chip 61 on the lead frame 72. One feature. Therefore, even if the substrate 71 is etched with an alkaline etchant, the insoluble insulating material 91 is not dissolved, and the insoluble insulating material 91 remains below the semiconductor chip 61 as shown in the figure. Yes.
[0132]
Also, Reference example The semiconductor device 90 according to the present invention also has an external connection terminal portion 92 (hereinafter, this external connection terminal portion 92 is referred to as an inner peripheral terminal portion 92) also below the insoluble insulating material 91 disposed below the semiconductor chip 61 as described above. ) Is a second feature. Therefore, Reference example In the semiconductor device 90 according to this embodiment, the external connection terminal portion 67 is disposed on the outer peripheral portion of the semiconductor chip 61, and the inner peripheral terminal portion 92 is disposed on the inner peripheral portion of the semiconductor chip 61. That is, the terminal portions 67 and 92 are disposed on both the inner and outer peripheral portions of the semiconductor chip 61.
[0133]
As described above, the insoluble insulating material 91 remains in the lower portion of the semiconductor chip 61, so that the inner peripheral terminal portion 92 is arranged in the lower portion of the insoluble insulating material 91 (that is, the lower portion of the semiconductor chip 61). Can be installed. As shown in FIG. Reference example In the semiconductor device 90, the inner peripheral terminal portion 92 is used as a heat radiating member that radiates heat generated in the semiconductor chip 61.
[0134]
With this configuration, the heat generated in the semiconductor chip 61 is radiated through the inner peripheral terminal portion 92. In particular, the inner peripheral terminal portion 92 has the same configuration as the external connection terminal portion 67, and a terminal end portion made of a Ni film, an Au film, or the like below the columnar terminal portion 68 formed of Cu having good heat dissipation. 69 is provided, the heat generated in the semiconductor chip 61 can be efficiently radiated. Further, by adopting a configuration in which the lead portion is connected to the inner peripheral terminal portion 92, the inner peripheral terminal portion 92 can also be used as a signal terminal or a power supply terminal. This can be realized and the density of the semiconductor device 90 can be increased.
[0135]
Next, a method for manufacturing the semiconductor device 90 having the above configuration will be described with reference to FIGS. It should be noted that portions corresponding to the configuration of the semiconductor device 90 shown in FIG. Further, differences from the manufacturing method of the semiconductor device 60 described with reference to FIGS. 18 to 20 will be mainly described, and description of the same processing will be omitted.
[0136]
The semiconductor device 90 is also manufactured by performing each process of a lead frame forming process, a semiconductor chip mounting process, a sealing resin disposing process, a substrate removing process, an insulating member disposing process, and an exterior process.
[0137]
22A to 22F show the lead frame forming process. Reference example The lead frame forming process according to FIG. 22 differs from the above-described manufacturing method in that, in FIG. 22C, when forming openings by performing double-sided exposure and development on the photoresist materials 73 and 74, the lead portion 66 In addition to forming the openings 75 and 76 at the forming position of the terminal end 69 and the forming position of the terminal end portion 69, the opening 93 is also formed at the forming position of the inner peripheral terminal portion 92.
[0138]
In the opening 93 formed at the position where the inner peripheral terminal portion 92 is formed, Ni plating (Al or Ti may be used) is performed to form the inner layer 69a in the same manner as the opening 76 formed at the position where the terminal end portion 69 is formed. Subsequently, Au plating (Ag, Pd may be used) is performed on the upper portion of the inner layer 69a to form the inner peripheral terminal portion 92. That is, the formation of the terminal end portion 69 for the inner peripheral terminal portion 92 is performed simultaneously with the formation of the terminal end portion 69 for the external connection terminal 67. FIG. 22D shows a state in which the lead portion 66 and the terminal end portion 69 are formed.
[0139]
When the lead portions 66 and the terminal end portions 69 are formed at predetermined positions on both sides of the substrate 71 as described above, the photoresist materials 73 and 74 are removed as shown in FIG. A lead frame 94 shown in FIG. 22F is formed by dividing each region of one semiconductor device 90.
[0140]
Thus, in the lead frame forming process, the formation of the terminal end 69 for the inner peripheral terminal portion 92 and the formation of the terminal end 69 for the external connection terminal 67 are performed simultaneously. Even if the structure is provided, the lead frame forming process is not complicated.
[0141]
When the lead frame 94 is formed by performing the above-described lead frame forming step, a semiconductor chip mounting step is subsequently performed. In this semiconductor chip mounting step, insolubility made of a material (for example, epoxy resin) that is not dissolved by an alkaline etchant that dissolves Cu, which is a material of the substrate 71, at a predetermined position where the semiconductor chip 61 of the lead frame 94 is mounted. An insulating material 91 is applied, and the semiconductor chip 61 is fixed to the upper surface of the lead frame 72 using the insoluble insulating material 91 as an adhesive. FIG. 22G shows a state in which the semiconductor chip mounting process has been completed.
[0142]
When the semiconductor chip mounting step is performed as described above, the sealing resin disposing step is performed, and the sealing resin 63 is disposed as shown in FIG. When this sealing resin disposing step is completed, a substrate removing step is subsequently performed.
[0143]
In this substrate removal step, the semiconductor device assembly 95 shown in FIG. 23H is immersed in an etching tank filled with an alkaline etchant (etching solution), and the substrate 71 formed of Cu is removed by etching. In this etching process, as described above, a material that does not dissolve in the alkaline etchant is selected for the lead portion 66 and the terminal end portion 69. For this reason, when the columnar terminal portion 68 is formed by etching, the lead portion 66 and the terminal end portion 69 can be used as a resist.
[0144]
Therefore, the substrate 71 is dissolved and removed by the alkaline etchant except for the portion sandwiched between the lead portion 66 and the terminal end portion 69 by the etching process. FIG. 23I shows a state after the substrate removal step is completed. As shown in the figure, even when the etching process is performed, the portion sandwiched between the lead portion 66 and the terminal end portion 69 of the substrate 71 remains, so that a columnar shape is formed between the lead portion 66 and the terminal end portion 69. A terminal portion 68 is formed.
[0145]
Further, as described above, the insoluble insulating material 91 is formed of a material that is not dissolved by the alkaline etchant that dissolves the substrate 71, so that it is not removed even if the above etching process is performed and remains in the lower portion of the semiconductor chip 61. To do.
[0146]
Thus, a lead body constituted by a lead portion 66 extending in the outward direction and an external connection terminal portion 67 constituted by the columnar terminal portion 68 and the terminal end portion 69 and extending downward at a right angle to the lead portion 66. 62 is formed, and an inner peripheral terminal portion 92 is formed below the insoluble insulating material 91 (that is, the inner peripheral portion of the semiconductor chip 61). Since the inner peripheral terminal portion 92 and the semiconductor chip 61 are electrically insulated by the insoluble insulating material 91, the inner peripheral terminal portion 92 will not be short-circuited with the semiconductor chip 61.
[0147]
still, Reference example In FIG. 5, the bottom surface of the semiconductor chip 61 and the lead portion 66 (excluding the position where the external connection terminal portion 67 is formed) is exposed from the sealing resin 63 in the state where the substrate removal step is completed.
[0148]
When the substrate removing step is performed as described above and the substrate 71 other than the predetermined portion is removed, the insulating member disposing step is performed, and the lower surface of the semiconductor chip 61 and the lead portion 66 as shown in FIG. A solder resist 64 is disposed on the lower surface. When the solder resist 64 is disposed, an exterior process is subsequently performed to form the exterior film 70 on the surface of the external connection terminal portion 67 protruding from the solder resist 64, and the semiconductor device 90 shown in FIG. 21 is manufactured. .
[0149]
By performing each process described above, the semiconductor device 90 shown in FIG. 21 is manufactured. According to the manufacturing method described above, as in the manufacturing method described with reference to FIGS. 18 to 20, the lead frame 94 is formed in advance in the lead frame forming step, and the semiconductor device 60 is manufactured using the lead frame 94 as a base material. Therefore, the semiconductor device 60 can be manufactured efficiently and with high accuracy.
[0150]
Further, in order to perform an exterior process for forming the exterior film 70 on the surface of the external connection terminal portion 67 after performing the insulating member disposing process, the exterior film 70 adheres to the lead portion 66 and the semiconductor chip 61 and is adjacent to the lead. It is possible to reliably prevent the exterior film 70 from short-circuiting between the parts and between the semiconductor chip 61 and the lead part 66.
[0151]
In addition to this, Reference example In the manufacturing method according to the above, the semiconductor chip 61 is mounted at a predetermined position of the lead frame 94 using the insoluble insulating material 91 in the semiconductor chip mounting step, and the insoluble insulating material 91 is not removed by etching in the substrate removing step. Therefore, an inner peripheral terminal portion 92 (heat dissipating member) for radiating heat generated in the semiconductor chip or an external connection terminal portion is disposed under the insoluble insulating material 91 (that is, under the semiconductor chip 61). Is possible.
[0152]
Subsequently, the present invention Third reference example The semiconductor device 100 will be described. FIG. 24 illustrates the present invention. Third reference example It is sectional drawing of the semiconductor device 90 which is. 24, it is shown in FIG. First reference example The same components as those of the semiconductor device 60 according to the present embodiment are denoted by the same reference numerals and description thereof is omitted.
[0153]
Reference example The semiconductor device 90 according to FIG. First reference example The semiconductor device 60 according to the present invention uses the wire 65 to connect the semiconductor chip 61 and the lead portion 66, whereas the bump 101 is used to connect the semiconductor chip 61 and the lead portion 66 to perform flip chip bonding. It is characterized by that.
[0154]
As described above, by using the flip chip bonding method to directly connect the semiconductor chip 61 and the lead portion 66 with the bump 101, electrical characteristics (for example, impedance characteristics) in the connection portion can be improved. In addition, since the density can be increased as compared with the wire bonding method, it is possible to cope with the increase in the number of pins.
Next, a method for manufacturing the semiconductor device 100 having the above configuration will be described with reference to FIGS. Note that portions corresponding to the configuration of the semiconductor device 100 illustrated in FIG. 24 are described with the same reference numerals. Further, differences from the manufacturing method of the semiconductor device 60 described with reference to FIGS. 18 to 20 will be mainly described, and description of the same processing will be omitted.
[0155]
Reference example The semiconductor device 100 according to the present invention is also manufactured by performing each process of a lead frame forming process, a semiconductor chip mounting process, a sealing resin disposing process, a substrate removing process, an insulating member disposing process, and an exterior process.
[0156]
25A to 25F show a lead frame forming process. Reference example The lead frame forming process according to the present embodiment differs from the manufacturing method described above in FIG. 25C when the openings are formed by performing double-sided exposure and development on the photoresist materials 73 and 74. The opening 102 corresponding to the formation position is formed so as to extend to the lower part of the semiconductor chip 61.
[0157]
In the opening 102, Ni plating (Al or Ti may be used) is performed to form the inner layer 69a in the same manner as the opening 76 formed at the position where the terminal end 69 is formed, and then the inner layer 69a is formed with Au plating ( Ag and Pd may be used to form the inner peripheral terminal portion 92.
[0158]
When the lead portions 66 and the terminal end portions 69 are formed at predetermined positions on both sides of the substrate 71 as described above, the photoresist materials 73 and 74 are removed as shown in FIG. A lead frame 72 shown in FIG. 25F is formed by dividing each region of one semiconductor device 90.
[0159]
As described above, in the lead frame forming process, the length and shape of the lead portion 66 can be arbitrarily set, and therefore, the flip chip bonding method can be easily handled.
[0160]
When the lead frame 72 is formed by performing the above-described lead frame forming process, a semiconductor chip mounting process is subsequently performed. In this semiconductor chip mounting step, bumps 101 (solder bumps, gold bumps, etc.) are formed in advance on electrode pads of the semiconductor chip 61 or predetermined positions of the lead portions 66, and the semiconductor chip 61 is faced down to the lead portions 66. The semiconductor chip 61 is joined to the lead portion 66 by heat treatment at. By using this flip chip bonding method, it is possible to achieve electrical characteristics and higher density as described above. FIG. 25G shows a state where the semiconductor chip mounting process has been completed.
[0161]
In addition, it shows in FIG.25 and FIG.26. Reference example Although not shown in FIG. And reference examples It is good also as a structure which apply | coats a soluble insulating material or an insoluble insulating material to the lower part of the semiconductor chip 61 like the manufacturing method which concerns on this. The effect obtained by applying the soluble insulating material or the insoluble insulating material is as described above.
[0162]
When the semiconductor chip mounting step is performed as described above, the sealing resin disposing step is performed, and the sealing resin 63 is disposed as shown in FIG. When this sealing resin disposing step is completed, a substrate removing step is subsequently performed.
[0163]
In this substrate removal step, the semiconductor device assembly 103 shown in FIG. 26H is immersed in an etching tank filled with an alkaline etchant (etching solution), and the substrate 71 formed of Cu is removed by etching. By this etching process, the substrate 71 is dissolved and removed by the alkaline etchant except for the portion sandwiched between the lead portion 66 and the terminal end portion 69. FIG. 26 (I) shows a state where the substrate removal step is completed.
[0164]
When the substrate removing step is performed as described above and the substrate 71 other than the predetermined portion is removed, the insulating member disposing step is performed, and the lower surface of the semiconductor chip 61 and the lead 66 are removed as shown in FIG. A solder resist 64 is disposed on the lower surface. After the solder resist 64 is disposed, an exterior process is performed to form the exterior film 70 on the surface of the external connection terminal portion 67 protruding from the solder resist 64, and the semiconductor device 90 shown in FIG. 24 is manufactured. .
[0165]
Next, a modification of the lead frame forming process in the above-described semiconductor device manufacturing process will be described with reference to FIGS.
[0166]
FIG. 27 shows a first modification of the lead frame forming step. In the lead frame forming process described above, photoresist materials 73 and 74 are provided to form the lead portion 66 and the terminal end portion 69, and predetermined openings 75 and 76 are formed in the photoresist material 73 and 74, thereby forming the lead portion 66 and the terminal. A method of forming the end 69 in a predetermined shape at a predetermined position has been performed.
[0167]
In contrast, the present modification is characterized in that a metal mask is used in place of the photoresist materials 73 and 74. Specifically, as shown in FIG. 27A, an upper-surface metal mask 105 in which an opening 107 is previously formed at the position where the lead portion 66 is formed, and an opening 108 is formed at the position where the terminal end portion 69 is formed. A lower metal mask 106 is prepared.
[0168]
Subsequently, as shown in FIG. 27B, the upper surface metal mask 105 and the lower surface metal mask 106 are mounted on the substrate 71. At this time, the upper surface metal mask 105 and the lower surface metal mask 106 are mounted on the substrate 71 after being positioned with high accuracy.
[0169]
When the metal masks 105 and 106 are mounted on the substrate 71 as described above, the substrate 71 is set in a vapor deposition apparatus (or sputtering apparatus), and Ni, Al, or Ti is first vapor deposited in the openings 107 and 108. A film is formed by the method to form inner layers 66a and 69a. Subsequently, Au, Ag, or Pd is formed on the inner layers 66a and 69a by a vapor deposition method to form outer layers 66b and 69b.
[0170]
As a result, as shown in FIG. 27C, lead portions 66 and terminal end portions 69 are formed in the openings 107 and 108 of the metal masks 105 and 106, respectively. Further, by subsequently removing the metal masks 105 and 106 from the substrate 71, as shown in FIG. 27D, lead portions 66 and terminal end portions 69 are formed at predetermined positions on the substrate 71.
[0171]
According to the first modification described above, the lead portion 66 and the terminal end portion 69 can be formed by using a vapor deposition method (or sputtering method). Further, since the openings 107 and 108 are formed in advance in each of the metal masks 105 and 106, the processing such as exposure and development performed when the photoresist materials 73 and 74 are used becomes unnecessary, and the lead frame forming process is simplified. Can be planned.
[0172]
FIG. 28 shows a second modification of the lead frame forming step. In each of the lead frame forming steps described above, in order to form the lead portion 66 and the terminal end portion 69, first, photoresist materials 73 and 74 are disposed on the substrate 71, and predetermined openings 75 and 76 are formed thereon. A method of forming inner layers 66a and 69a and outer layers 66b and 69b to be the lead portion 66 and the terminal end portion 69 has been performed.
[0173]
On the other hand, in this modification, first, the inner layer film 110 and the outer layer film 111 to be the lead portion 66 and the terminal end portion 69 are formed on the entire surface of the substrate 71, and then the photoresist materials 112 and 113 are disposed. It is characterized by that.
[0174]
Specifically, first, as shown in FIG. 28B, the inner layer film 110 and the outer layer film 111 are formed over the entire upper and lower surfaces of the substrate 71 on the substrate 71 shown in FIG. The inner layer film 110 and the outer layer film 111 may be formed by a plating method or an evaporation method (sputtering method).
[0175]
Subsequently, photoresist materials 112 and 113 are provided on the substrate 71 on which the inner layer film 110 and the outer layer film 111 are formed, and the photoresist material 112 and 113 are subjected to exposure, development processing, and the like, thereby forming the lead portion 66. Photoresist materials 112 and 113 are left only at the formation position and the terminal end 69 formation position. FIG. 28C shows a state where the above processing is completed.
[0176]
Subsequently, the inner layer film 110 and the outer layer film 111 are etched using an etchant (etching solution) that dissolves both the inner layer film 110 and the outer layer film 111. At this time, since the inner layer film 110 and the outer layer film 111 in the portions covered with the photoresist materials 112 and 113 are not etched, as shown in FIG. 69 is formed.
[0177]
Then, by removing the photoresist materials 112 and 113 remaining on the upper portions of the lead portion 66 and the terminal end portion 69, the lead portion is placed at a predetermined position on the substrate 71 as shown in FIG. Only 66 and terminal end 69 are formed.
[0178]
Also according to the second modification described above, it is possible to form the lead portion 66 and the terminal end portion 69 by using the vapor deposition method (or sputtering method). Further, since the steps relating to the photoresist materials 112 and 113 are the same as the steps relating to the respective manufacturing methods described above, even if the second modified example is adopted, the manufacturing steps are not naturally complicated.
[0179]
Next, a modified example of the sealing resin disposing step in the above-described semiconductor device manufacturing steps will be described.
[0180]
FIG. 30 shows a modification of the sealing resin disposing process. In the sealing resin disposing step described above, a molding method using a mold is used to form the sealing resin 63. However, in this molding method, the mold cost is high for manufacturing the mold, and as a result, the product cost of the semiconductor device increases. In view of this, the present modification is characterized in that the sealing resin 116 is formed by a potting method that does not use a mold.
[0181]
In this modification, first, in a lead frame forming step, a resin stopper 115 is integrally formed at a boundary portion of a predetermined region where the sealing resin 116 is disposed on the substrate 71. The resin stopper 115 is a protrusion protruding from the upper portion of the substrate 71 and is formed by, for example, pressing or cutting.
[0182]
Subsequently, by performing the lead frame forming process and the semiconductor chip mounting process similar to those described above, the semiconductor chip 61, the wire 65, the lead part 66, and the terminal end part are formed on the substrate 71 as shown in FIG. 69 etc. are arranged. In the example shown in FIG. 30, a soluble insulating member 78 is disposed below the semiconductor chip 61.
[0183]
In the sealing resin disposing step that is subsequently performed, the sealing resin 116 is formed by potting as shown in FIG. At this time, since the resin stopper 115 is formed on the substrate 71 in the lead frame forming process as described above, even if the sealing resin 116 is potted in the sealing resin disposing process, the resin stopper 115 is externally provided. It is possible to prevent the resin from leaking out.
[0184]
As a result, the sealing resin 116 can be formed using a potting method. Further, unlike the molding process, the formation of the sealing resin 116 by the potting method does not require a mold, so that the sealing resin disposing process can be simplified and the product cost can be reduced.
[0185]
When the sealing resin 116 is formed by the potting method as described above, a substrate removing process is subsequently performed. In the substrate removing step, the substrate 71 is etched to remove the substrate 71 except for the portion sandwiched between the lead portion 66 and the terminal end portion 69, and the external connection terminals as shown in FIG. A portion 67 is formed. At this time, since the resin stopper 115 is integrated with the substrate 71 as described above, the resin stopper 115 is removed by an etching process in the substrate removal step.
[0186]
Subsequently, a salt resist 64 is formed by performing an insulating member disposing step, and an exterior film 70 is formed on the surface of the external connection terminal portion 67 by further performing an exterior step, as shown in FIG. The semiconductor device 120 shown is formed. In the semiconductor device 120, since the resin stopper 115 is removed by the etching process in the substrate removing process, the resin stopper 115 does not remain in a completed state. Therefore, it is possible to prevent the resin stopper 115 from becoming an obstacle and the semiconductor device 120 from being enlarged by the resin stopper 115.
[0187]
Next, a modified example of the substrate removal process among the above-described semiconductor device manufacturing processes will be described.
[0188]
FIG. 31 shows a modification of the substrate removal step. In the substrate removing step described above, the plate-like terminal end portion 69 where no notch or the like is formed is used as a resist to form the columnar terminal portion 68 by etching the substrate 71. Therefore, when the substrate 71 is over-etched in the etching process, as shown in FIG. 31C, the terminal end portion 69 extends laterally from the columnar terminal portion 68 and remains in a hook shape, and the lead shape is It becomes defective.
[0189]
Therefore, Reference example Then, in order to prevent the terminal end portion 69 from remaining in a bowl shape after the etching process, the cross section of the external connection terminal portion 67 (columnar terminal portion 68) is connected to the terminal end portion 69 before the substrate 71 is dissolved using the etching solution. A notch 125 corresponding to the shape is formed in advance.
[0190]
FIG. 31A shows an enlarged view of the terminal end 69 where the notch 125 is formed. As shown in the figure, the notch 125 is formed so as to penetrate the terminal end portion 69, and the formation position thereof corresponds to the shape of the columnar terminal portion 68 to be formed by etching (indicated by a broken line in the figure). Selected to respond.
[0191]
The notch 125 can be easily formed by leaving the photoresist 74 at the position where the notch 125 is formed in the lead frame forming step shown in FIG. 18C. Alternatively, after the lead frame forming process shown in FIGS. 18A to 18F is performed, a method of forming the notch 125 at the terminal end 69 using a laser processing apparatus or the like may be used.
[0192]
When the etching process is performed on the substrate 71 including the terminal end portion 69 in which the notch portion 125 is formed, the terminal end portion is in a state where the etching on the substrate 71 does not proceed to the notch portion 125 formed in the terminal end portion 69. The outer peripheral portion (hereinafter referred to as the outer peripheral portion 69-1) from the notch portion 125 of 69 is kept fixed to the substrate 71.
[0193]
However, when the etching on the substrate 71 proceeds to the notch 125 formed in the terminal end portion 69, as shown in FIG. 31B, the outer peripheral portion 69-1 located on the outer periphery from the notch 125 of the terminal end portion 69. Falls off the substrate 71 and the terminal end 69.
[0194]
Therefore, according to this modification, it is possible to prevent the terminal end portion 69 from extending from the columnar terminal portion 68 into a bowl shape after the etching process, and to realize a good lead shape.
[0195]
Next, a modification of the exterior process in the above-described semiconductor device manufacturing process will be described.
[0196]
FIG. 32 shows a modification of the exterior process. In the exterior process described above, electroplating is used to dispose the exterior film 70 on the surface of the external connection terminal portion 67. On the other hand, the present modification is characterized in that the exterior film 70 is formed using the dimple plate 130. Hereinafter, specific processing of the exterior process according to this modification will be described.
[0197]
In order to form the exterior film 70, first, a dimple plate 130 having a dimple portion 131 formed at a position corresponding to the external connection terminal portion 67 is prepared. The dimple plate 130 is made of, for example, ceramic or metal, and the dimple portion 131 is a hemispherical recess.
[0198]
Subsequently, the solder paste 132 is filled into the dimple portion 131 formed on the dimple plate 130 having the above-described configuration. The dimple portion 131 is filled with the solder paste 132 using a squeegee or the like using a thick film printing technique. Moreover, since the shape of each dimple part 131 is formed equally, the amount of the solder paste 132 filled in each dimple part 131 is also equal. FIG. 32A shows a state in which the dimple portion 131 is filled with the solder paste 132.
[0199]
Subsequently, as shown in FIG. 32B, the external connection terminal portion 67 is inserted into the dimple portion 131 filled with the solder paste 132. Then, while maintaining the state where the external connection terminal portion 67 is inserted into the dimple portion 131, the semiconductor device assembly 133 is placed in a reflow furnace together with the dimple plate 130, and heat treatment is performed. As a result, as shown in FIG. 32C, solder that becomes the exterior film 70 can be formed on the surface of the external connection terminal portion 67.
[0200]
As described above, in the exterior process, the dimple portion 131 of the dimple plate 130 is filled with the solder paste 132 and the external connection terminal portion 67 is inserted, and the external connection terminal portion 67 is inserted into the dimple portion 131 and heated. By performing the processing and forming the solder to be the exterior film 70 on the surface of the external connection terminal portion 67, the exterior process can be simplified.
[0201]
That is, in the exterior process using the conventional dimple plate, after the dimple portion of the dimple plate is filled with the solder paste, the first heat treatment is performed to form solder balls in the dimple portion, and then the second heat treatment is performed. The solder balls thus formed have been disposed on the external connection terminal portions.
[0202]
On the other hand, in the exterior process according to this modification, heat treatment is performed with the external connection terminal portion 67 inserted into the dimple portion 131 filled with the solder paste 132, and solder is disposed on the external connection terminal portion 67. Therefore, the number of times of performing the heat treatment can be reduced, so that the exterior process can be simplified.
[0203]
【The invention's effect】
As described above, according to the present invention, the following various effects can be realized.
[0204]
According to invention of Claim 1, 6 thru | or 9, metal foil is stuck on an insulating film or a metal conductor board to the external terminal part which made the frame-shaped terminal part and the columnar terminal part thin and connected. Patterning and pasting the predetermined plated pattern part with an insulating adhesive, plating the terminal contact part, sealing the resin after mounting the semiconductor chip, and connecting the frame-shaped terminal part and the columnar terminal part By separating the states, it is possible to manufacture at low cost even with different chip sizes with versatility.
[0205]
According to the invention of claim 2, the pattern layer is formed on the external terminal portion in which the frame-shaped terminal portion and the columnar terminal portion are connected in a thin state via the insulating layer, and the upper portion is formed on the pattern layer. By forming an insulating layer and mounting a semiconductor chip and separating the connection state of the frame-shaped terminal portion and the columnar terminal portion after resin sealing, it can be manufactured at low cost even with different chip sizes with versatility. it can.
[0206]
According to the invention of claims 3 to 5, the external terminal portion is pushed up after the half-etching, or the metal conductor plate is pressed from both sides and plastically processed to form a thin connection portion. The frame-shaped terminal portion and the columnar terminal portion that are projected on both sides can be easily formed.
[0207]
Further, in the invention according to claim 10, in the state where the columnar terminal portion is formed so that the cross-sectional area above the thin portion is smaller than the cross-sectional area below the thin portion, the columnar terminal is removed by etching. The cross-sectional areas of the upper part and the lower part of the part can be made substantially equal, and the shape of the columnar terminal part can be made good.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of a first embodiment of the present invention.
FIG. 2 is an explanatory diagram of a partial cut in FIG.
FIG. 3 is a manufacturing process diagram for forming the pattern portion of FIG. 1;
4 is a manufacturing process diagram of the external terminal portion of FIG. 1. FIG.
5 is an explanatory diagram of post-processing manufacture of the external terminal portion of FIG. 4; FIG.
6 is a manufacturing explanatory view (1) of another shape of the external terminal portion of FIG. 4; FIG.
FIG. 7 is a manufacturing explanatory view (2) of another shape of the external terminal portion of FIG. 4;
FIG. 8 is a manufacturing explanatory view (3) of another shape of the external terminal portion of FIG. 4;
FIG. 9 is a manufacturing explanatory view (4) of another shape of the external terminal portion of FIG. 4;
FIG. 10 is a manufacturing explanatory view of the chip bonding of the first embodiment.
FIG. 11 is a manufacturing explanatory diagram of a final step in the first embodiment.
FIG. 12 is an external view of another package shape of the first embodiment.
FIG. 13 is a configuration diagram of a second embodiment of the present invention.
FIG. 14 is a manufacturing explanatory view of the formation of the pattern portion of the second embodiment.
FIG. 15 is a sectional view of a final step in the second embodiment.
FIG. 16 is a diagram for explaining another method of forming a columnar terminal portion.
FIG. 17 shows the present invention. First reference example FIG.
FIG. 18 shows the present invention. First reference example FIG. 8 is a diagram for explaining the method for manufacturing the semiconductor device according to the first embodiment (first);
FIG. 19 shows the present invention. First reference example It is a figure for demonstrating the manufacturing method of the semiconductor device which concerns on the 2).
FIG. 20 shows the present invention. First reference example FIG. 6 is a diagram for explaining the method for manufacturing the semiconductor device according to the first embodiment (No. 3).
FIG. 21 shows the present invention. Second reference example FIG.
FIG. 22 shows the present invention. Second reference example FIG. 8 is a diagram for explaining the method for manufacturing the semiconductor device according to the first embodiment (first);
FIG. 23 shows the present invention. Second reference example FIG. 6 is a diagram for explaining the method for manufacturing the semiconductor device according to the second embodiment (No. 2).
FIG. 24 shows the present invention. Third reference example FIG.
FIG. 25 shows the present invention. Third reference example FIG. 8 is a diagram for explaining the method for manufacturing the semiconductor device according to the first embodiment (first);
FIG. 26 of the present invention Third reference example FIG. 6 is a diagram for explaining the method for manufacturing the semiconductor device according to the second embodiment (No. 2).
FIG. 27 is a view for explaining a first modification of the lead frame forming step;
FIG. 28 is a view for explaining a second modification of the lead frame forming step.
FIG. 29 is a diagram for explaining a configuration in which a large number of lead frames are taken from one substrate.
FIG. 30 is a view for explaining a modified example of the sealing resin arranging step.
FIG. 31 is a diagram for explaining a modified example of the substrate removing step.
FIG. 32 is a view for explaining a modification of the exterior process.
FIG. 33 is a configuration diagram of a semiconductor device of a conventional μBGA package.
[Explanation of symbols]
21A to 21E, 60, 90, 100, 120 Semiconductor device
22 packages
23 Resin area
24 terminal area
25 Pattern part
26 External terminal
27 Frame terminal
28, 68 Column terminal
31 Base layer
32 pattern layers
32a terminal connection
32b Wire connection
33, 35 Insulating layer
34 opening
36 Plating
41, 61 Semiconductor chip
42 Adhesive
43, 65 wires
51a First insulating layer
51b Second insulating layer
52 pattern layer
52a Wire connection part
53 Third insulating layer
53a opening
62 Lead body
63,116 Sealing resin
64 Solder resist
66 Lead
67 External connection terminal
69 Terminal end
70 Exterior membrane
71 substrate
72,94 Lead frame
73, 74, 112, 113 Photoresist material
75, 76, 93, 102, 107, 108 opening
78 Soluble insulation
81 Liquid insulating material
91 Insoluble insulation
92 Inner peripheral terminal
101 Bump
105 Metal mask for top surface
106 Metal mask for bottom surface
110 Inner layer film
111 Outer membrane
115 Resin stopper
125 Notch
130 dimple plate
131 Dimple part
132 Solder paste

Claims

A predetermined number of frame-shaped terminal portions and a predetermined number of column-shaped terminal portions, which are terminals to be mounted on the substrate, are connected to the external terminal portions formed through thin portions, and the frame-shaped terminal portions and the column-shaped terminal portions are connected to the external terminal portions. A pattern portion having a pattern layer formed to have a corresponding terminal connection portion and a connection portion for electrical connection with a semiconductor chip to be mounted is located above the frame-shaped terminal portion is connected. Process,
Mounting the semiconductor chip on the pattern portion and performing electrical connection with the connection portion of the pattern layer;
The step of exposing the external terminal portion and sealing the semiconductor chip with resin, the connection state of the frame-shaped terminal portion and the columnar terminal portion in the exposed external terminal portion, and between the columnar terminal portions Separating the connected state;
A method for manufacturing a semiconductor device, comprising:

A part of the frame-shaped terminal portion on one surface of the external terminal portion formed by connecting a predetermined number of frame-shaped terminal portions to be mounted on the substrate and a predetermined number of columnar terminal portions by a thin portion. And forming the insulating layer by exposing the surfaces of all the columnar terminal portions; and
A conductive metal pattern layer is formed on the insulating layer, which is in contact with a part of the frame-shaped terminal portion and the surface of the columnar terminal portion, and is patterned with a connection portion for electrical connection with a semiconductor chip to be mounted. And a process of
Forming an upper insulating layer having an opening for exposing the connecting portion on the pattern layer; and
Mounting the semiconductor chip on the upper insulating layer and performing electrical connection with the connection portion of the pattern layer;
Exposing the external terminal portion and sealing the semiconductor chip with resin;
Separating the connection state between the frame-shaped terminal portion and the columnar terminal portion in the exposed external terminal portion and the connection state between the columnar terminal portions;
A method for manufacturing a semiconductor device, comprising:

In the external terminal part according to claim 1, a resist having a pattern that becomes the frame-like terminal part and the columnar terminal part is applied to one surface of a predetermined metal conductor plate, and a resist is applied to the entire opposite surface. Process,
Half-etching the one surface to form the frame-shaped terminal portion and the columnar terminal portion connected in a thin state; and
Removing the resist;
A method for manufacturing a semiconductor device, comprising:

4. The method of manufacturing a semiconductor device according to claim 3, wherein the connecting portion of the external terminal portion is formed into a shape in which the frame-like terminal portion and the columnar terminal portion protrude on both sides by pushing up.

The external terminal part according to claim 1 or 2, wherein the frame-like terminal part and the columnar terminal part are projected on both sides by a plastic working pressing from both sides of a predetermined metal conductor plate, and are formed in a thin and connected state. A method of manufacturing a semiconductor device.

The pattern portion according to claim 1, wherein an opening for exposing the connection portion is formed on an insulating film, and a metal foil to be the pattern layer is attached, and the connection portion and the terminal connection portion are formed by photoetching. Forming a semiconductor device.

The pattern portion according to claim 1 is formed by forming an opening for exposing the connection portion by punching or etching in a metal conductor plate and attaching a metal foil to be the pattern layer, and by photoetching the connection portion and the connection portion. A method of manufacturing a semiconductor device, comprising forming a terminal connection portion.

In the external terminal part according to claim 1 or 2, a recess for thinly connecting and forming the frame-like terminal part and the columnar terminal part is formed on one side of each of the two metal conductor plates by half etching, A method of manufacturing a semiconductor device, wherein the metal conductor plates are joined to form a projecting portion serving as the frame-shaped terminal portion and the columnar terminal portion on at least one surface.

The external terminal part according to claim 1 or 2, wherein a metal wire frame to be the frame-like terminal part and a metal sphere to be the columnar terminal part are formed, and the metal wire frame and the metal sphere are half-etched on a metal conductor plate. A method of manufacturing a semiconductor device, characterized in that the semiconductor device is formed by fitting in and attaching to a groove and a recess formed by the step.

3. The method of manufacturing a semiconductor device according to claim 1, wherein the columnar terminal portion is formed so that a cross-sectional area above the thin portion is smaller than a cross-sectional area below the thin portion.