JP3802425B2

JP3802425B2 - エミッタ接地差動増幅器用バイアス回路内蔵の半導体集積回路

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Publication number: JP3802425B2
Application number: JP2002007307A
Authority: JP
Inventors: 貴敬土屋
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2002-01-16
Filing date: 2002-01-16
Publication date: 2006-07-26
Anticipated expiration: 2022-01-16
Also published as: JP2003209446A

Description

【０００１】
【発明の属する技術分野】
本発明はエミッタ接地差動増幅器用バイアス回路内蔵の半導体集積回路に係わり、特に差動対に安定な電流を供給する手段を改善したエミッタ接地差動増幅器用バイアス回路内蔵の半導体集積回路に関する。
【０００２】
【従来の技術】
近年、半導体素子の微細化技術の進展に伴い、シリコン（Ｓｉ）基板を用いたバイポーラジャンクショントランジスタ（ＢＪＴ）においては、急速な高ｆＴ化が進んでいる。
【０００３】
特に、Ｓｉ−Ｇｅ構造のＢＪＴは従来のガリウム砒素（ＧａＡｓ）トランジスタのｆＴに接近してきている。
【０００４】
移動体通信分野用の高周波ＩＣ（ＲＦ−ＩＣ）では、従来は、ＧａＡｓＩＣとＳｉ−ＩＣでは棲み分けされていたが、最近ではその棲み分けが崩れつつあり、より安価な製品を求める市場要求もありＧａＡｓＩＣのＳｉ−ＩＣ化が進んできている。そこで、ＧａＡｓＩＣの特徴である低雑音特性をＳｉ基板上のＢＪＴで実現するために、増幅回路として最も素子数の少ないエミッタ接地増幅回路が見直されてきている。
【０００５】
従来から用いられてきたエミッタ接地増幅回路は、ＢＪＴのエミッタ電極と接地電位ＧＮＤ間に電流帰還抵抗素子（いわゆるエミッタディジェネレーション抵抗素子、またはエミッタ帰還抵抗素子と呼ばれる）が挿入されており、ＢＪＴのべース電極の電圧が変動してもコレクタ電流変動が比較的少ない回路構成であった。
【０００６】
【発明が解決しようとする課題】
しかしながら、このエミッタ帰還抵抗素子には雑音特性上好ましくなく、エミッタ抵抗素子がもつ熱雑音がエミッタ接地増幅回路全体としての雑音特性を劣化させるというデメリットがある。
【０００７】
従って、ＧａＡｓＩＣに対抗する雑音特性を有するにはエミッタ帰還抵抗素子のない回路か、帰還抵抗素子の変わりにインダクタンスを挿入することしかできない。
【０００８】
エミッタ電極を直接接地電位ＧＮＤに接続する場合でも、インダクタンスを介す場合でもエミッタ電極〜接地電位ＧＮＤ間の抵抗素子は０（ゼロ）オーム（Ω）になるので、エミッタ接地トランジスタのベース電極の電圧変動によるコレクタ電流の変動は大きくなる。つまり、ベース電圧変動に対し指数関数的に変動する。
【０００９】
また、近年の高速化されたＢＪＴプロセスでは特にエミッタ電極やベース電極の開口が狭小化されているために、同じエミッタサイズのトランジスタを近接配置してもサイズ比を確保することが困難になってきている。
【００１０】
極端な場合を例に挙げると、エミッタ電極の開口形状は通常長方形であるが開口を狭くしていくと、エミッタ電極開口形状は長方形ではなく楕円に近づいてしまい、レチクルの開口縦横比では開口サイズをコントロールできなくなってきている。
【００１１】
その結果、レイアウト上同一サイズを近接配置してもサイズ比のずれが生じ、いわゆる、相対バラツキが増大してしまう。この開口比のズレによる影響を最も強く受ける設計パラメータは順方向飽和電流（Ｉｓ）であり、このＩｓ変動による回路特性変動をいかに低減した回路を提供するかが、これからの微細化プロセスで製品化する上で重要な事項である。
【００１２】
特に、後述する図１に示した回路のように、バランス入力バランス出力の差動増幅器を構成した場合、バランスすべきペアトランジスタは、トランジスタＱ１およびＱ２とＰＮＰ型およびＱ４の２つのペアであるが、ＰＮＰ型およびＱ４のＩｓ相対バラツキにより、Ｑ１およびＱ２のベースバイアスがアンバランスになるとトランジスタＱ１およびＱ２に流れるコレクタ電流がアンバランスになってしまう。
【００１３】
ここで注意が必要なのはトランジスタＱ１およびＱ２にはエミッタ帰還抵抗素子が無いために、ベースバイアスのオフセットにより指数関数的にコレクタ電流が変化してしまう点である。
【００１４】
上述したように、エミッタ接地増幅回路の、特にエミッタ電極と接地電位間に抵抗素子が挿入されていない場合は、特に、相対的な素子バラツキ（特にＩｓ）に変動しやすいという欠点があった。
【００１５】
このような欠点を改善した一例が特開２０００−２２４４８号公報に記載されている。同公報記載の回路図を示した図７を参照すると、この回路は温度補償回路、バイアス回路、ミキサ回路の３つのブロックから構成されている。
【００１６】
後述する本発明の一実施の形態を示した図４と比較すると、バイアス回路とミキサ回路が比較対照ブロックになる。図４における基準電圧入力端子は、図７におけるＮＰＮ型トランジスタＱ２６、Ｑ２７の共通ベースのノードに当たる。
【００１７】
図７におけるエミッタ接地トランジスタのベース電圧オフセットは、トランジスタＱ３２とＱ３３のベース電圧差になる。
【００１８】
ここで、トランジスタＱ２６、Ｑ２７のＩｓの相対バラツキによるトランジスタＱ３２とＱ３３のベース電圧差を計算すると以下のようになる。

【００１９】
ここで、
Ｖｂ１２：トランジスタＱ３２のベース電圧
Ｖｂ１３：トランジスタＱ３３のベース電圧
ＲＬ：抵抗素子Ｒ２８、Ｒ２９が同一値としての抵抗素子値
Ｉｓ６：トランジスタＱ２６の順方向飽和電流
Ｉｓ７；トランジスタＱ２７の順方向飽和電流
Ｖｂｅ６：トランジスタＱ２６、Ｑ２７のベースエミッタ電極間電圧
さらに、

【００２０】
と書けることを考えると式（２９）はさらに、

【００２１】
と表せる。
【００２２】
ここで式（３０）の２．７とは、現状の移動体通信ＩＣの電源電位Ｖｃｃ推奨動作範囲下限値であり、０．８とは、トランジスタＱ３２、Ｑ３３のＤＣバイアス値は約０．８Ｖという仮定による。
【００２３】
式（３１）を式（２８）と比較すると、どちらの式も「ベース電圧の差」はＩｓの比で決まるのであるが、式（２８）においてはＩｓの比が対数で圧縮されている点が異なる。
【００２４】
また、式（２８）ではＩｓ比が対数圧縮された後、Ｖｔ（＝２６ｍＶ）という低い係数しかない点である。この効果を図３に示す。
【００２５】
このＩｓの比が対数で圧縮される理由は、回路構成的にエミッタ接地トランジスタのベース電極を電圧印加によるバイアス回路ではなく、定電流源で電流をベース電極に供給する構成になっているためである。図３におけるグラフの比較からも本発明の優位性は明白である。
【００２６】
さらに、後述する図１の回路において、外部基準電圧端子Ｖｒｅｆの変動によるＱ１のコレクタ電流の変動量は、

【００２７】
なので、

【００２８】
となる。同様な観点で図７の回路のトランジスタＱ２６のベース電圧が変動した場合のトランジスタＱ３２のコレクタ電流変動量は、

【００２９】
となる。
【００３０】
ここで、
Ｉｃ１２：トランジスタＱ３２のコレクタ電流
Ｉｃ６：トランジスタＱ２６のコレクタ電流
Ｖｂ５：トランジスタＱ２５のベース電圧
である。
【００３１】
本発明での式（３３）の意味するところは、Ｖｒｅｆ電圧が変動してもＰＮＰ型およびＱ４のエミッタ電極は抵抗素子Ｒ３を介して電源電位Ｖｃｃに接地されているために、抵抗素子Ｒ３がエミッタ帰還抵抗素子になり、Ｉｃ１の変動幅は帰還抵抗素子値の２倍の逆数になる。
【００３２】
図７の従来回路ではＶｂ５の電圧変動は、トランジスタＱ２６と抵抗素子Ｒ２８で構成するエミッタ接地増幅器として動作するので、この増幅器によりゲイン倍されてトランジスタＱ３２のベースに入力される。式（３４）において右辺第２と第３項の積がこのゲインを表している、さらに右辺第１項はトランジスタＱ３２の相互コンダクタンス（ｇｍ）を表している。
【００３３】
また、式（３４）中のＲＬは入力端子ＩＮ２１，ＩＮ２２からの入力抵抗素子を設定する抵抗素子であるために、高抵抗素子値に設定されることは、Ｉｃ１２の変動量をより助長させてしまう。
【００３４】
また、バイアス回路の電流であるが、図７のバイアス回路部では、Ｑ３２、Ｑ３３のベース電流を供給するとともに、トランジスタＱ２６、Ｑ２７のコレクタ電流も消費しなければならない分、消費電流は大きいが、本発明では、ベース電流しか流さないので低電流化を図ることができる。
【００３５】
また、エミッタ接地回路を用いたミキサ回路の他の例が特開平０８−１１６２１６号公報に記載されている。同公報記載のミキサ回路のエミッタ接地されたトランジスタのベースバイアスの設定は電圧で制御されており、電流で制御される本発明とは異なった手法である。
【００３６】
このミキサ回路は、エミッタ接地された一方のトランジスタと対をなす他方のトランジスタでカレントミラ回路を構成しており、このカレントミラーの電流源を備える。
【００３７】
この電流源の電流が上記カレントミラー回路を構成する他方のトランジスタのエミッタ抵抗素子とエッミタ・ベース間電圧とに電圧を発生させ、この電圧を上記のエミッタ接地された一方のトランジスタのベース電極に印加する、という方法である。
【００３８】
したがって、電流源電流を電圧に変換するための負荷素子、すなわち、上記カレントミラー回路を構成する他方のトランジスタとそのエミッタ抵抗素子とが必要な構成になっている。
【００３９】
一方、本発明では電流源電流がエミッタ接地を構成するトランジスタのベース電極に入力されるので、電流を電圧に変換させる構成要素である上記カレントミラー回路を構成する他方のトランジスタとそのエミッタ抵抗素子とに相当するものが不要である。
【００４０】
本発明の目的は、上述した従来の欠点に鑑みなされたものであり、差動対に安定な電流を供給する手段を改善し、エミッタ接地トランジスタのベースバイアスオフセットを減少でき、かつベースバイアス回路の低電流化できるたエミッタ接地差動増幅器用バイアス回路内蔵の半導体集積回路を提供することにある。
【００４１】
【課題を解決するための手段】
本発明のエミッタ接地差動増幅器用バイアス回路内蔵の半導体集積回路は、エミッタ電極が直接接地されるエミッタ接地ＮＰＮ型トランジスタ対を備える差動増幅器の前記ＮＰＮ型トランジスタ対それぞれのベース電極ごとに入力信号レベルの減衰防止用高抵抗素子が接続され、その減衰防止用高抵抗素子を介してベース電流を供給するＰＮＰ型トランジスタ対の対応するコレクタ電極に高周波バイパス用容量素子がそれぞれ接続され、さらに前記ＰＮＰ型トランジスタ対の共通接続されたエミッタ電極と電源電位と間に電流供給用抵抗素子が挿入接続され、その電流供給用抵抗素子を流れる電流により前記ＮＰＮ型トランジスタ対のコレクタ電流も制御する機能を有することを特徴とする。
【００４２】
本発明のエミッタ接地差動増幅器用バイアス回路内蔵の半導体集積回路の他の特徴は、エミッタ電極が抵抗素子を介さずに直接接地されるエミッタ接地ＮＰＮ型トランジスタ対を備える差動増幅器の前記ＮＰＮ型トランジスタのコレクタ電流制御用に設けられ一端が電源電位に接続された電流制限抵抗素子と、この電流制限抵抗素子の他端にエミッタ電極が共通接続され、かつ前記ＮＰＮ型トランジスタ対のベース電流をそれぞれ供給するための電流源となる第１および第２のＰＮＰ型トランジスタ対と、この第１および第２のＰＮＰ型トランジスタ対それぞれのコレクタ電極が個別に設けた高周波バイパス用容量素子を介してそれぞれ接地されるとともに前記ＮＰＮ型トランジスタ対のベースに抵抗素子を介して前記ベース電流を供給する機能を有することにある。
【００４６】
本発明のエミッタ接地差動増幅器用バイアス回路内蔵の半導体集積回路のまた他の特徴は、エミッタ電極が抵抗素子を介さずに直接接地されるエミッタ接地ＮＰＮ型トランジスタ対を備える差動増幅器が、安定動作確保手段として、前記差動増幅器に電源電位からの電流を一括して供給する電流一括供給用抵抗素子にエミッタ電極が接続されたベース電流供給用のＰＮＰ型トランジスタ対のコレクタ電極および前記エミッタ接地ＮＰＮ型トランジスタ対のベース電極の間に接続される抵抗素子と、ＰＮＰ型トランジスタ対のコレクタ電極および接地電位の間に接続される容量素子とを備えることにある。
【００４７】
本発明のエミッタ接地差動増幅器用バイアス回路内蔵の半導体集積回路のまたさらに他の特徴は、エミッタ電極が抵抗素子を介さずに直接接地されるエミッタ接地ＮＰＮ型トランジスタ対を備える差動増幅器の前記エミッタ接地ＮＰＮ型トランジスタ対は、前記差動増幅器に電源電位から電流を一括供給する電流供給用抵抗素子の電流出力側端子に一端が接続される第１および第２の負荷受動素子の他端がコレクタ電極に接続され、前記電流一括供給用抵抗素子によりコレクタ電流が制御される機能を有することにある。
【００４８】
本発明のエミッタ接地差動増幅器用バイアス回路内蔵の半導体集積回路のさらにまた他の特徴は、エミッタ電極が直接接地される第１および第２のＮＰＮ型トランジスタからなる差動対を有する差動増幅器の前記第１および第２のＮＰＮ型トランジスタのベース電極は、第１および第２の入力端子にそれぞれ接続されるとともに第１および第２の抵抗素子を介してそれぞれの対応するベース電流源用の第１および第２のＰＮＰ型トランジスタのコレクタ電極に接続され、さらに前記第１および第２のＰＮＰ型トランジスタのコレクタ電極と接地電位間には第１および第２の容量素子がそれぞれ接続され、前記第１および第２のＰＮＰ型トランジスタのベース電極はあらかじめ定める基準電位に共通接続され、前記第１および第２のＮＰＮ型トランジスタのコレクタ電極は、前記差動増幅器の電流出力端となり、さらに第１および第２の受動負荷素子を介したのちにそれぞれ束ねられ前記第１および第２のＰＮＰ型トランジスタの共通エミッタ電極に接続され、さらに電流供給用抵抗素子を介し電源電位に接続されることにある。
【００５３】
さらに、前記第１および第２の負荷受動素子は、抵抗素子またはインダクタの一方で構成する。
【００５５】
【発明の実施の形態】
まず、本発明の概要を述べる。エミッタ接地用バイアス回路を実現するための本発明による第１の実施の形態の回路図を参照すると、本発明の構成要素は、図１の中で２点鎖線で囲われた定電流源部Ｍ１とエミッタ接地増幅部Ｍ２の２つのブロックから構成されている。
【００５６】
定電流源ブロック（Ｍ１）は、ＰＮＰ型トランジスタＱ３，Ｑ４と抵抗素子Ｒ１，Ｒ２，Ｒ３と容量素子Ｃ１，Ｃ２とで構成される。
【００５７】
ＰＮＰ型トランジスタＱ３，Ｑ４のコレクタ電流は、それぞれＮＰＮ型トランジスタＱ１、Ｑ２のベース電流を供給する。抵抗素子Ｒ１，Ｒ２は入力端子ＩＮ１、ＩＮ２の入力抵抗素子を設定する。
【００５８】
容量素子Ｃ１、Ｃ２は入力端子ＩＮ１、ＩＮ２から入力される高周波信号を交流的に接地させ、定電流源として使用されるＰＮＰ型トランジスタＱ３，Ｑ４のコレクタ電極への高周波電流の流入を遮断するためのものである。
【００５９】
電源Ｖｃｃはこのエミッタ接地差動増幅器を搭載する半導体集積回路の動作電圧で外部から与えられる。基準電源入力端子Ｖｒｅｆは電流源電流値設定のための電圧である。基準電源入力端子Ｖｒｅｆの基準電圧とＰＮＰ型トランジスタＱ４のベースエミッタ電極間電圧により電流源ＰＮＰ型トランジスタＱ４のコレクタ電流を設定する。
【００６０】
エミッタ接地増幅部（Ｍ２）は、ＮＰＮ型トランジスタＱ１，Ｑ２と負荷受動素子Ｚ１、Ｚ２で構成される。ＮＰＮ型トランジスタＱ１、Ｑ２のベースには入力信号としてバランス信号（移相が１８０℃違うもの）が入力され、差動増幅器として動作する。出力信号も負荷受動素子端からバランス出力される。
【００６１】
再び図１を参照して構成を説明する。電流源として使用されるＰＮＰ型トランジスタＱ３，Ｑ４のベース電極は基準電圧Ｖｒｅｆの基準電圧入力端子に共通接続され、かつエミッタ電極も共通接続され抵抗素子Ｒ３を介し電源Ｖｃｃに接続される。
【００６２】
ＰＮＰ型トランジスタＱ３のコレクタ電極は、容量素子Ｃ１を介し接地電位ＧＮＤに接地されるとともに、抵抗素子Ｒ１を介しＮＰＮ型トランジスタＱ１のベース電極に接続される。ＰＮＰ型トランジスタＱ４のコレクタ電極は容量素子Ｃ２を介しＧＮＤに接続されるとともに、抵抗素子Ｒ２を介しＮＰＮ型トランジスタＱ２のベース電極に接続される。
【００６３】
エミッタ電極がＧＮＤに接地されたＮＰＮ型トランジスタＱ１のベース電極はさらに入力端子ＩＮ１にも接続され、コレクタ電極は負荷受動素子Ｚ１に接続されるとともに出力端子ＯＵＴ１に接続される。
【００６４】
ＮＰＮ型トランジスタＱ１と共に差動増幅器を構成するＮＰＮ型トランジスタＱ２のエミッタ電極は、ＧＮＤに接続され、ベース電極は抵抗素子Ｒ２に接続されるともに入力端子ＩＮ２に接続される。
【００６５】
コレクタ電極は負荷受動素子Ｚ２に接続されるとともに出力端子ＯＵＴ２に接続される。受動素子Ｚ１、Ｚ２の他端はＰＮＰ型トランジスタＱ３，Ｑ４のエミッタ電極と抵抗素子Ｒ３に共通接続される。
【００６６】
定電流源部のＰＮＰ型トランジスタＱ３、Ｑ４のコレクタ電流は一定電流を出力しＮＰＮ型トランジスタＱ１、Ｑ２のベース電流を供給する。ＰＮＰ型トランジスタＱ３、Ｑ４のコレクタ電流は次のように設定される。
【００６７】
ＰＮＰ型トランジスタＱ３、Ｑ４のサイズは同一と仮定するとベースエミッタ間電圧も同一になりＶｂｅｐとすると、ＰＮＰ型トランジスタＱ３、Ｑ４のコレクタ電流Ｉｃ３、Ｉｃ４は、

【００６８】

【００６９】
ここでＰＮＰ型トランジスタＱ３、Ｑ４のサイズが同じなら順方向飽和電流Ｉｓ３＝Ｉｓ４で定電流Ｉｃ３＝Ｉｃ４になる。また、Ｖｔは通常常温で約２６ｍＶになる物理量である。
【００７０】
定電流Ｉｃ３はＱ３のコレクタ電極から出力され抵抗素子Ｒ１を介しトランジスタＱ１のベース電流として供給される。抵抗素子Ｒ３は入力端子ＩＮ１の入力抵抗を高くするために高抵抗値に設定される（通常２ｋ〜１０ＫΩ）。
【００７１】
容量素子Ｃ１は入力端子ＩＮ１から入力される高周波信号を交流的に接地することにより、定電流減として働くＱ３のコレクタ電極端子に交流信号を流さないのが目的である。Ｃ１の容量値は入力される周波数等により設定される。抵抗素子Ｒ２、容量素子Ｃ２も同様にＲ１、Ｃ１と同じ値に設定される。
【００７２】
エミッタ接地増幅部のＮＰＮ型トランジスタＱ１、Ｑ２はエミッタ接地され、ベース電極はそれぞれ入力端子ＩＮ１、ＩＮ２に接続されている。エミッタ接地増幅器を２つ使用してバランス入力、バランス出力の増幅器を構成している。ＮＰＮ型トランジスタＱ１、Ｑ２は通常同一サイズで構成される。したがってＮＰＮ型トランジスタＱ１、Ｑ２のコレクタ電流（無信号時）は次のようになる。

【００７３】

【００７４】
または、

【００７５】

【００７６】
とも表される。
【００７７】
ここで、ｈＦＥｎ：Ｑ１、Ｑ２のｈＦＥ
Ｉｂ１：Ｑ１のベース電流
Ｉｂ２：Ｑ２のベース電流
Ｉｃ１：Ｑ１のコレクタ電流
Ｉｃ２：Ｑ２のコレクタ電流
Ｉｓ１：Ｑ１の順方向飽和電流
Ｉｓ２：Ｑ２の順方向飽和電流
Ｖｂ１：Ｑ１のベース電極電圧
Ｖｂ２：Ｑ２のベース電極電圧
また、Ｉｃ３＝Ｉｃ４（＝Ｉｃｐとする）なので、無信号時はＩｃ１、Ｉｃ２も等しくなる。

【００７８】
無信号時のＮＰＮ型トランジスタＱ１、Ｑ２のベース電極電圧Ｖｂ１、Ｖｂ２は、

【００７９】

【００８０】
となる。
【００８１】
通常、ＮＰＮ型トランジスタＱ１、Ｑ２のサイズが同一であれば順方向飽和電流Ｉｓ１＝Ｉｓ２（＝Ｉｓｎとする）なので、無信号時のＮＰＮ型トランジスタＱ１のベース電極電圧Ｖｂ１はＮＰＮ型トランジスタＱ２のベース電極電圧Ｖｂ２と等しくなる。
【００８２】
入力端子ＩＮ１、ＩＮ２のバランス信号が入力された場合は式（５）、（６）においてベース電極電圧Ｖｂ１、Ｖｂ２が変動することでコレクタ電流Ｉｃ１、Ｉｃ２が変化する。
【００８３】
このコレクタ電流Ｉｃの変動を負荷受動素子Ｚ１、Ｚ２（値は通常同一）で受け出力端子ＯＵＴ１、ＯＵＴ２で出力する。負荷受動素子Ｚ１、Ｚ２に流れる電流Ｉｃ１、Ｉｃ２は抵抗素子Ｒ３で束ねられ電源Ｖｃｃに流れる。
【００８４】
入出力信号がバランス入力、バランス出力されるのであれば抵抗素子Ｒ３に流れる電流（ＩＲ３）も常に一定になる。したがって、ＰＮＰ型トランジスタＱ３、Ｑ４のエミッタ電圧も電流Ｉｃ３、Ｉｃ４も常に一定となる。
【００８５】
ＰＮＰ型トランジスタＱ３、Ｑ４のエミッタ電流を無視して考えると、無信号時には抵抗素子Ｒ３に流れる電流（ＩＲ３）が半分ずつＰＮＰ型トランジスタＱ１、Ｑ２のコレクタ電流に流れることになる。
【００８６】
また、信号入力時には電流Ｉｃ１とＩｃ２の総和は常に電流ＩＲ３に等しく一定になる。無信号時に、

【００８７】

【００８８】
回路電流設定の一般的手順について説明する。まず、ＰＮＰ型トランジスタＱ３、Ｑ４のベースエミッタ電極間電圧Ｖｂｅｐは、ほぼ０．８Ｖに仮定する。次に電流Ｉｃ１、Ｉｃ２の設定は電源Ｖｃｃと基準電圧Ｖｒｅｆと抵抗素子Ｒ３との関係により下式に従って設定する。

【００８９】
ここでＶｂｅｐ：Ｑ３、Ｑ４のベースエミッタ電極間電圧
一般に、増幅器出力端の振幅余裕は広く設定したいので、抵抗素子Ｒ３両端の電圧降下は５０ｍ〜３００ｍＶ程度になるので流したい電流値により抵抗素子Ｒ３を設定すれば良い。
【００９０】
以下、本実施の形態のバランス信号入力時の動作を、動作説明用の波形図を示した図２を参照しながら説明する。図中の動作波形を示す横軸は入力端子ＩＮ１、ＩＮ２の入力差電圧（Ｖｉｎ）で以下のように定義する。

【００９１】
図２−１のグラフは入力差電圧Ｖｉｎに対するＮＰＮ型トランジスタＱ１、Ｑ２のコレクタ電流を示すグラフであり、図２−２は入力差電圧Ｖｉｎに対するＰＮＰ型、Ｑ４のコレクタ電流を示すグラフであり、図２−３は入力差電圧Ｖｉｎに対する入力信号源の流入電流（Ｉｎ１，Ｉｎ２）を示すグラフである。
【００９２】
ここで、流入電流Ｉｎ１は入力信号源から入力端子ＩＮ１に流れ込む電流で流入電流Ｉｎ２は入力信号源から入力端子ＩＮ２に流れ込む電流とする。Ｉｎ１＝−Ｉｎ２の関係がある。
【００９３】
図２−４は入力差電圧Ｖｉｎに対するＮＰＮ型トランジスタＱ２のベース・エミッタ電極間電圧を示すグラフでる。
【００９４】
線形増幅器として使用する場合の入力差電圧Ｖｉｎは図２横軸の領域１の範囲内で使用する。まず領域１の状態を説明する。
【００９５】
電流Ｉｃ１、Ｉｃ２は次のように計算できる。

【００９６】

【００９７】

【００９８】
または、

【００９９】

【０１００】
ここで、

【０１０１】
式（１４）、（１５）、（１６）の解釈は、入力信号が電圧Ｖｉｎで入力されると、ベース電極電圧Ｖｂ１、Ｖｂ２が線形変化することでコレクタ電流Ｉｃ１、Ｉｃ２は指数関数的に変動する。Ｖｉｎ＝０時はＶｂ１＝Ｖｂ２なのコレクタ電流Ｉｃ１とＩｃ２は等しくなる。
【０１０２】
式（１７）、（１８）、（１９）は入力信号が電圧でなく入力電流の場合の表現になっている。
【０１０３】
図２−１の領域１でのカーブは式（１４）〜（１６）で表現されたものになっている。コレクタ電流Ｉｃ３、Ｉｃ４は式（１）、（２）より、Ｖｉｎに対し独立なので一定値を保つ。
【０１０４】
（図２−２）Ｉｎ１、Ｉｎ２は、式（１７）、式（１８）を流入電流Ｉｎ１、Ｉｎ２についてとき

【０１０５】

【０１０６】
であらわされる、コレクタ電流Ｉｃ３、Ｉｃ４は一定なのでコレクタ電流Ｉｃ１、Ｉｃ２の１／ｈＦＥｎで変動する。Ｖｉｎ＝０のときは

【０１０７】

【０１０８】
なので、Ｉｎ１＝Ｉｎ２＝０となる。（図２−２）
ベース電極電圧Ｖｂ１、Ｖｂ２は式（８）、（９）で表現されている通りコレクタ電流Ｉｃ１、Ｉｃ２に依存し変動する。

【０１０９】

【０１１０】
入力信号電圧Ｖｉｎ＝０のときはコレクタ電流Ｉｃ１＝Ｉｃ２になるのでベース電極電圧Ｖｂ１もＶｂ２と等しくなり

【０１１１】
とあらわされる。
【０１１２】
次に領域２について説明する。領域２は入力信号電圧Ｖｉｎが増大して線形動作範囲を超えたところからＮＰＮ型トランジスタＱ２が遮断領域に入る領域である。コレクタ電流Ｉｃ１、Ｉｃ２は式（１１）での関係があり

【０１１３】
入力信号電圧Ｖｉｎが増大してコレクタ電流Ｉｃ１が増していくが、限界値ＩＲ３を超えることができない。Ｉｃ１＝ＩＲ３に達したときにＩｃ２＝０となりＮＰＮ型トランジスタＱ２は遮断する（図２−１）。
【０１１４】
Ｉｃ１＝ＩＲ３、Ｉｃ２＝０になるまで入力信号電圧Ｖｉｎが増大してもコレクタ電流Ｉｃ３、Ｉｃ４は一定電流を流しつづける（図２−２）。
【０１１５】
流入電流Ｉｎ１、Ｉｎ２は式（２０）、（２１）の通り変化していく。コレクタ電流Ｉｃ１、Ｉｃ２が飽和するに従い流入電流Ｉｎ１、Ｉｎ２も飽和する。入力信号電圧Ｖｉｎ増大時に流入電流Ｉｎ２が負（マイナス）になるのはコレクタ電流Ｉｃ４が入力電源側に流れ込むためである（図２−３）。
【０１１６】
ベース電極電圧Ｖｂ１、Ｖｂ２は式（８）、（９）の変動をするがコレクタ電流Ｉｃ１の限界値がＩＲ３なのでベース電極電圧ＶＢ１にも限界値があり、

【０１１７】
となりこれを超えられない。さらに入力信号電圧Ｖｉｎが増大する場合、ベース電極電圧Ｖｂ１は限界値に漸近し、ベース電極電圧Ｖｂ２が減少しながらＶｉｎの変動幅を吸収する（図２−４）。
【０１１８】
領域３の動作は領域２の説明から容易に推測できるのでここでは省略する。
【０１１９】
上述した第１の実施の形態では、エミッタ接地トランジスタのベースバイアスを電圧で与えるのではなく、電流源からベース電流を供給する回路をシンプルに構成している。この構成を用いると、
（ａ）エミッタ接地トランジスタのベースバイアスオフセットを減少できる。
（ｂ）ベースバイアス回路の低電流化できる。
という利点がある。
【０１２０】
ここでベースバイアスオフセットとは、バランス入出力増幅器を構成する一対のエミッタ接地トランジスタのベース電圧の相対差についてであり、バイアス回路起因で生じるものを対象とする。
【０１２１】
図１を用いて説明すると、入力端子ＩＮ１、ＩＮ２がオープンのときのＮＰＮ型トランジスタＱ２のベース電極の電圧差（Ｖｂ１とＶｂ２の差）がベースバイアスオフセットとなる。
【０１２２】
ベース電極電圧Ｖｂ１、Ｖｂ２にオフセットの生じる原因はＰＮＰ型トランジスタＱ４の順方向飽和電流Ｉｓ３、Ｉｓ４の相対バラツキによるものである。式（１）、式（２）を式（８）、（９）にそれぞれ代入しＩｃ３、Ｉｃ４を消去すると次式を得る。

【０１２３】

【０１２４】
を得る。ベースバイアスオフセットをＶｂ１−Ｖｂ２とすると

【０１２５】
となる。
【０１２６】
式（２８）からわかるように、ベースバイアスオフセットに与える順方向電流Ｉｓ３、Ｉｓ４の相対バラツキの影響は対数圧縮されるので、ベースバイアスオフセットを減少させることができる。
【０１２７】
これは、エミッタ接地トランジスタベースを電圧で印加するのではなく、電流を流す回路であることによる。
【０１２８】
また、ＮＰＮ型トランジスタとＰＮＰ型トランジスタを比較した場合、順方向電流Ｉｓの相対バラツキ幅は、レイアウト上のエミッタ電極開口が大きいＰＮＰ型トランジスタのほうが小さく、エミッタ電極開口の小さいＮＰＮ型トランジスタのほうがＩｓ相対バラツキは大きくなっている。
【０１２９】
式（２８）中の順方向電流Ｉｓ３、Ｉｓ４はＰＮＰ型トランジスタの順方向電流ＩｓのためＮＰＮ型トランジスタより小さな値となる。これは、定電流回路がＰＮＰ型トランジスタにより実現されていることによる。バイアス回路の低電流化という観点からは、コレクタ電流Ｉｃ３、Ｉｃ４は全てＮＰＮ型トランジスタＱ１、Ｑ２のベース電流となるので、理論的にこれ以上低電流化できない。
【０１３０】
参考のため、式（２８）のグラフを示した図３を参照すると、横軸は、Ｉｓ３／Ｉｓ４で縦軸がオフセットである。横軸が１の時が順方向電流ＩＳの相対バラツキのない状態であり、この時オフセットもなくなる。Ｉｓ３／Ｉｓ４が１からずれるにつれオフセットも大きくなる。
【０１３１】
なお、上述した実施の形態は、負荷受動素子Ｚ１、Ｚ２としては、抵抗素子でもインダクタでも同様の効果を有する。
【０１３３】
また、付加的な効果ではあるが、定電流源ＰＮＰ型トランジスタＱ４の高周波特性は必要とされない。なぜなら、ＰＮＰ型トランジスタＱ３、Ｑ４のエミッタ電極は共通接続されているので交流電流や交流電圧は発生しない（仮想中点）。
【０１３４】
また、コレクタ電極は容量素子Ｃ１、Ｃ２により交流を遮断されている。ＰＮＰ型トランジスタＱ４は定電流源としてだけ動作すればいいので、ＰＮＰ型トランジスタの高ｆＴ特性は要求されない。
【０１３５】
したがってＰＮＰ型トランジスタのｆｔが低い場合でも回路全体の高周波特性を律速することはない（ＮＰＮ型トランジスタの高ｆＴ特性を生かした回路を構成できる）。
【０１３６】
次に第２の実施の形態を説明する。
【０１３７】
上述した第１の実施の形態のにおける図１では、バランス入力、バランス出力の増幅器としての回路例を説明したが、その他の機能ブロックでの展開例を以下に示す。図４はミキサとしての回路構成例である。
【０１３８】
図４を参照すると、図１の回路に対し、ＮＰＮ型トランジスタＱ２のコレクタ電極側に２つの差動対ＮＰＮ型トランジスタＱ５、Ｑ６、Ｑ７、Ｑ８を付加した構成になっている。
【０１３９】
すなわち、付加されたＮＰＮ型トランジスタＱ５、Ｑ６のエミッタ電極が共通接続されＱ１コレクタ電極に接続される。ＮＰＮ型トランジスタＱ７、Ｑ８のエミッタ電極も共通接続されＮＰＮ型トランジスタＱ２コレクタ電極に接続される。
【０１４０】
ＮＰＮ型トランジスタＱ５、Ｑ８のベースは共通接続されさらにローカル入力端子Ｌｏ２に接続され、ＮＰＮ型トランジスタＱ６、Ｑ７のベースも共通接続され、さらにもう一方のローカル入力端子Ｌｏ１に接続される。
【０１４１】
ＮＰＮ型トランジスタＱ５、Ｑ７のコレクタ電極は共通接続し出力端子ＯＵＴ１に接続され、さらに負荷受動素子Ｚ１を介し抵抗素子Ｒ３に接続される。ＮＰＮ型トランジスタＱ６、Ｑ８のコレクタ電極も共通接続し出力端子ＯＵＴ２に接続され、さらに負荷受動素子Ｚ２を介し抵抗素子Ｒ３に接続される。
【０１４２】
エミッタ接地ＮＰＮ型トランジスタＱ２と定電流源用ＰＮＰ型トランジスタＱ４、抵抗素子Ｒ１、Ｒ２、Ｒ３、容量素子Ｃ１、Ｃ２の構成は図１の実施の形態と同じであるからここでの説明は省略する。
【０１４３】
動作としては、公知技術であるギルバートセルミキサと呼ばれている回路と同様であり、差動増幅器を上下２段縦済みに構成し周波数変換回路（ミキサ）機能を実現している。ここで図1の実施の形態の差動増幅器は下段差動増幅器として動作する。
【０１４４】
次に第３の実施の形態を説明する。
【０１４５】
図５は直交変調器としての回路構成例である。直交変調器としての機能詳細は公知なので概略のみ説明する。
【０１４６】
入力端子ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４にはいわゆるＩＱ信号がお互い９０°の移相差をもち入力される。ローカル入力端子Ｌｏ１、Ｌｏ２、Ｌｏ３、Ｌｏ４もお互い９０°の移相差を持ち入力される。出力信号は出力端子ＯＵＴ１、ＯＵＴ２からバランス出力される（出力は１８０°の位相差を持つ）。
【０１４７】
図５において、定電流源用トランジスタはＰＮＰ型トランジスタＱ３、Ｑ４、Ｑ１３、Ｑ１４の４つを用いており、Ｑ３、Ｑ４、Ｑ１３、Ｑ１４のベースは共通接続され基準電圧Ｖｒｅｆの基準電源入力端子に接続され、エミッタ電極も共通接続され抵抗素子Ｒ３を介し電源Ｖｃｃに接続される。
【０１４８】
ＰＮＰ型トランジスタＱ３のコレクタ電極端子は、容量素子Ｃ１を介しＧＮＤに接続され、さらに抵抗素子Ｒ１を介しＮＰＮ型トランジスタＱ１のベースに接続される。ＰＮＰ型トランジスタＱ４のコレクタ電極端子は、容量素子Ｃ２を介しＧＮＤに接続され、さらに抵抗素子Ｒ２を介しＮＰＮ型トランジスタＱ２のベースに接続される。
【０１４９】
ＰＮＰ型トランジスタＱ１３のコレクタ電極端子は、容量素子Ｃ１１を介しＧＮＤに接続され、さらに抵抗素子Ｒ１１を介しＮＰＮ型トランジスタＱ１１のベースに接続される。ＰＮＰトランジスタＱ１４のコレクタ電極端子は、容量素子Ｃ１２を介しＧＮＤに接続され、さらに抵抗素子Ｒ１２を介しＮＰＮ型トランジスタＱ１２のベースに接続される。
【０１５０】
ＮＰＮ型トランジスタＱ１，Ｑ２が１対のエミッタ接地差動増幅器を構成しており、ＮＰＮ型トランジスタＱ２のエミッタ電極はＧＮＤに接続されている。ＮＰＮ型型トランジスタＱ１のベースは抵抗素子Ｒ１とさらに入力端子ＩＮ１に接続されている。
【０１５１】
ＮＰＮ型トランジスタＱ２のべースは抵抗素子Ｒ２とさらに入力端子ＩＮ２に接続されている。ＮＰＮ型トランジスタＱ１、Ｑ１２も１対のエミッタ接地差動増幅器を構成しており、ＮＰＮ型トランジスタＱ１、Ｑ１２のエミッタ電極はＧＮＤに接続され、ＮＰＮ型トランジスタＱ１のベースは抵抗素子Ｒ１１とさらに入力端子ＩＮ１１に接続されている。
【０１５２】
ＮＰＮ型トランジスタＱ２のコレクタ電極にはそれぞれ、２つの差動対ＮＰＮ型トランジスタＱ５、Ｑ６とＮＰＮ型トランジスタＱ７、Ｑ８の共通接続されたエミッタ電極が接続されている。
【０１５３】
ＮＰＮ型トランジスタＱ６、Ｑ７のベースは共通接続されさらにローカル入力端子Ｌｏ１に接続されており、ＮＰＮ型トランジスタＱ５、Ｑ８のベースは共通接続されると共にローカル入力端子Ｌｏ２に接続される。
【０１５４】
ＮＰＮ型トランジスタＱ１、Ｑ１２のコレクタ電極にはそれぞれ、２つの差動対ＮＰＮ型トランジスタＱ５、Ｑ１６とＮＰＮ型トランジスタＱ７、Ｑ１８の共通接続されたエミッタ電極が接続されている。ＮＰＮ型トランジスタＱ５、Ｑ１８のベースは共通接続されさらにローカル入力端子Ｌｏ１１に接続される。
【０１５５】
ＮＰＮ型トランジスタＱ６、Ｑ１７のベースは共通接続されると共にローカル入力端子Ｌｏ１２に接続されている。ＮＰＮ型トランジスタＱ５、Ｑ７、Ｑ１５、Ｑ１７のコレクタ電極は共通接続されると共に出力端子ＯＵＴ１に接続され、さらに負荷受動素子Ｚ１と抵抗素子Ｒ５を介しＶｃｃに接続される。
【０１５６】
ＮＰＮ型トランジスタＱ６、Ｑ８、Ｑ１６、Ｑ１８のコレクタ電極は共通に接続されるとともに出力端子ＯＵＴ２に接続され、さらに負荷受動素子Ｚ２と抵抗素子Ｒ５を介して電源Ｖｃｃに接続される。
【０１５７】
動作としては、公知の直交変調器と同様に、前述のミキサ回路を２つ並列に接続することで達成される。ここで図１の実施の形態の差動増幅器は、２つのミキサ回路の下段差動増幅器として動作する。
【０１５８】
次に第４の実施の形態を説明する。図６はゲインコントロールアンプとしての回路構成例である。
【０１５９】
図６において、定電流源はＰＮＰ型トランジスタＱ４で構成されておりＰＮＰ型トランジスタＱ４のベースは共通接続されさらに基準電圧Ｖｒｅｆの基準電圧入力端子に接続されエミッタ電極も共通接続されさらに抵抗素子Ｒ３を介して電源Ｖｃｃに接続される。
【０１６０】
ＰＮＰ型トランジスタのコレクタ電極は容量素子Ｃ１を介しＧＮＤに接地されさらに抵抗素子Ｒ１を介してＮＰＮ型のベースとさらに入力端子ＩＮ１に接続されている。
【０１６１】
ＰＮＰ型トランジスタＱ４のコレクタ電極は容量素子Ｃ２を介しＧＮＤに接続されさらに抵抗素子Ｒ２を介しＮＰＮ型トランジスタＱ２のベースに接続されさらに入力端子ＩＮ２に接続されている。
【０１６２】
ＮＰＮ型トランジスタＱ１のコレクタ電極には、差動対を構成するトランジスタＱ５、Ｑ６の共通エミッタ電極が接続される。ＮＰＮ型トランジスタＱ５のコレクタ電極は出力端子ＯＵＴ１に接続されさらに負荷受動素子Ｚ１を介しＰＮＰ型トランジスタＱ４の共通エミッタ電極に接続される。ＮＰＮ型トランジスタＱ６のコレクタ電極は負荷受動素子Ｚ４を介しＰＮＰ型トランジスタＱ３、Ｑ４の共通エミッタ電極に接続される。
【０１６３】
さらに、負荷受動素子Ｚ３はＮＰＮ型トランジスタＱ５、Ｑ６のコレクタ電極間に接続される。ＮＰＮ型トランジスタＱ２のコレクタ電極には、差動対を構成するＮＰＮ型トランジスタＱ７、Ｑ８の共通エミッタ電極に接続される。
【０１６４】
ＮＰＮ型トランジスタＱ８のコレクタ電極は出力端子ＯＵＴ２に接続されさらに負荷受動素子Ｚ２を介しＰＮＰ型トランジスタＱ４の共通エミッタ電極に接続される。ＮＰＮ型トランジスタＱ７のコレクタ電極は負荷受動素子Ｚ６を介しＰＮＰ型トランジスタＱ４の共通エミッタ電極に接続される。更に負荷受動素子Ｚ５はＮＰＮ型トランジスタＱ７、Ｑ８のコレクタ電極間に接続されて構成される。
【０１６５】
動作としては、基本的には図１と同じであるが、利得（ゲイン）を可変するためにＮＰＮ型トランジスタＱ５、Ｑ６の差動対とＮＰＮ型トランジスタＱ７、Ｑ８の差動対が付加されている。
【０１６６】
すなわち、設けられている入力端子Ｖｃ１、Ｖｃ２間の差電圧により、出力端子ＯＵＴ１、ＯＵＴ２から出力される信号の大きさを可変できる。
【０１６７】
【発明の効果】
上述したように、本発明のエミッタ接地差動増幅器用バイアス回路内蔵の半導体集積回路は、エミッタ電極が抵抗素子を介さずに直接接地されるエミッタ接地ＮＰＮ型トランジスタ対を備える差動増幅器に電源電位から電流を一括供給する電流供給用抵抗素子と、電流供給用抵抗素子から電流が供給されるＰＮＰ型トランジスタ対およびＰＮＰ型トランジスタ対から供給される電流をＮＰＮ型トランジスタ対のベース電極に与える抵抗素子からなる差動増幅器のベース電流供給手段と、ＮＰＮ型トランジスタ対のベース電極に入力端子から与えられる入力信号の高周波をバイパスする容量素子とを備えるので、エミッタ接地トランジスタのベースバイアスを電圧で与えるのではなく、電流源からベース電流を供給する回路をシンプルに構成している。この構成を用いると、エミッタ接地トランジスタのベースバイアスオフセットを減少でき、ベースバイアス回路の低電流化できるという利点がある。
【０１６８】
また、付加的な効果ではあるが、定電流源トランジスタの高周波特性は必要とされない。なぜなら、定電流源トランジスタのエミッタ電極は共通接続されているので交流電流や交流電圧は発生しない（仮想中点）。
【０１６９】
また、コレクタ電極は容量素子により交流を遮断されており、定電流源トランジスタは定電流源としてだけ動作すればいいので、ＰＮＰ型トランジスタの高ｆＴ特性は要求されない。したがってＰＮＰ型トランジスタのｆｔが低い場合でも回路全体の高周波特性を律速することはなく、ＮＰＮ型トランジスタの高ｆＴ特性を生かした回路を構成できるという効果が有る。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の回路図である。
【図２】本発明の第１の実施形態の動作説明用の波形図である。
【図３】式（２８）のグラフを示した図である。
【図４】本発明の第２の実施形態のミキサの回路図である。
【図５】本発明の第３の実施形態の直行変調器の回路図である。
【図６】本発明の第３の実施形態のゲインコントロールアンプの回路図である。
【図７】従来のバイアス発生回路およびミキサの一例の回路図である。
【符号の説明】
Ｑ１，Ｑ２，Ｑ５〜Ｑ１２，Ｑ１５〜Ｑ１８ＮＰＮ型トランジスタ
Ｑ３，Ｑ４，Ｑ１３，Ｑ１４ＰＮＰ型トランジスタ
Ｒ１，Ｒ２，Ｒ１１，Ｒ１２抵抗素子
Ｒ３電流供給用抵抗素子
Ｃ１，Ｃ２，Ｃ１１，Ｃ１２容量素子

Claims

エミッタ電極が直接接地されるエミッタ接地ＮＰＮ型トランジスタ対を備える差動増幅器の前記ＮＰＮ型トランジスタ対それぞれのベース電極ごとに入力信号レベルの減衰防止用高抵抗素子が接続され、その減衰防止用高抵抗素子を介してベース電流を供給するＰＮＰ型トランジスタ対の対応するコレクタ電極に高周波バイパス用容量素子がそれぞれ接続され、さらに前記ＰＮＰ型トランジスタ対の共通接続されたエミッタ電極と電源電位との間に電流供給用抵抗素子が挿入接続され、その電流供給用抵抗素子を流れる電流により前記ＮＰＮ型トランジスタ対のコレクタ電流も制御する機能を有することを特徴とするエミッタ接地差動増幅器用バイアス回路内蔵の半導体集積回路。
エミッタ電極が直接接地されるエミッタ接地ＮＰＮ型トランジスタ対を備える差動増幅器の前記ＮＰＮ型トランジスタのコレクタ電流制御用に設けられ一端が電源電位に接続された電流供給用抵抗素子と、この電流供給用抵抗素子の他端にエミッタ電極が共通接続され、かつ前記ＮＰＮ型トランジスタ対のベース電流をそれぞれ供給するための電流源となる第１および第２のＰＮＰ型トランジスタ対と、この第１および第２のＰＮＰ型トランジスタ対それぞれのコレクタ電極と接地電位間に個別に設けた高周波バイパス用容量素子および前記コレクタ電極に一端を接続した入力信号レベルの減衰防止用高抵抗素子とを備え、前記第１および第２のＰＮＰ型トランジスタ対それぞれのコレクタ電極が、前記ＮＰＮ型トランジスタ対のベース電極に前記減衰防止用高抵抗素子を介して前記ベース電流を供給する機能を有することを特徴とするエミッタ接地差動増幅器用バイアス回路内蔵の半導体集積回路。
エミッタ電極が直接接地されるエミッタ接地ＮＰＮ型トランジスタ対を備える差動増幅器が、安定動作確保手段として、前記差動増幅器に電源電位からの電流を一括して供給する電流供給用抵抗素子にエミッタ電極が共通接続されたベース電流源用のＰＮＰ型トランジスタ対それぞれのコレクタ電極および前記エミッタ接地ＮＰＮ型トランジスタ対それぞれの対応するベース電極間に接続されかつベース電極に接続された入力端子の入力抵抗を高く設定して信号レベル減衰を防止する複数の高抵抗素子と、ＰＮＰ型トランジスタ対それぞれのコレクタ電極および接地電位の間に接続されかつ前記コレクタ電極への入力信号電流の流入を防止する複数の容量素子とを備えることを特徴とするエミッタ接地差動増幅器用バイアス回路内蔵の半導体集積回路。
エミッタ電極が直接接地されるエミッタ接地ＮＰＮ型トランジスタ対を備える差動増幅器の前記エミッタ接地ＮＰＮ型トランジスタ対は、前記差動増幅器に電源電位から電流を一括供給する電流供給用抵抗素子の電流出力側端子に一端が接続される第１および第２の負荷受動素子の他端がそれぞれ対応するコレクタ電極に接続され、前記電流供給用抵抗素子によりコレクタ電流が制御される機能を有することを特徴とするエミッタ接地差動増幅器用バイアス回路内蔵の半導体集積回路。
エミッタ電極が直接接地される第１および第２のＮＰＮ型トランジスタからなる差動対を有する差動増幅器の前記第１および第２のＮＰＮ型トランジスタのベース電極は、第１および第２の入力端子にそれぞれ接続されるとともに第１および第２の抵抗素子を介してそれぞれの対応するベース電流源用の第１および第２のＰＮＰ型トランジスタのコレクタ電極に接続され、さらに前記第１および第２のＰＮＰ型トランジスタのコレクタ電極と接地電位間には第１および第２の容量素子がそれぞれ接続され、前記第１および第２のＰＮＰ型トランジスタのベース電極はあらかじめ定める基準電位に共通接続され、前記第１および第２のＮＰＮ型トランジスタのコレクタ電極は、前記差動増幅器の電流出力端となり、さらに第１および第２の負荷受動素子を介したのちにそれぞれ束ねられ前記第１および第２のＰＮＰ型トランジスタの共通エミッタ電極に接続され、さらに電流供給用抵抗素子を介し電源電位に接続されることを特徴とするエミッタ接地差動増幅器用バイアス回路内蔵の半導体集積回路。
前記第１及び第２の負荷受動素子は、抵抗素子またはインダクタの一方で構成する請求項４または請求項５に記載のエミッタ接地差動増幅器用バイアス回路内蔵の半導体集積回路。