JP3812231B2

JP3812231B2 - First-in first-out memory read waiting time excess cell discard circuit and cell discard method

Info

Publication number: JP3812231B2
Application number: JP21246299A
Authority: JP
Inventors: 一樹矢部; 豊武田; 正人堀; 隆浩大場; 勉湯田; 智治渡辺; 雅美横山
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-07-27
Filing date: 1999-07-27
Publication date: 2006-08-23
Anticipated expiration: 2019-07-27
Also published as: JP2001045000A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＦＩＦＯ(First In First Out)メモリ（以下ＦＩＦＯと称する）に書き込まれた読出し待機中のセルの廃棄方式に関する。
【０００２】
ディジタル通信において、転送する情報を一定長のデータに分割し、一定長の長さに分割されたそれぞれのデータに、宛先、シーケンシャル番号、誤り制御情報を書き込んだヘッダを付加してセルを構成し、セルを転送の単位として通信を行う通信システム、例えば、ＡＴＭ通信システムが広く採用されてきている。
【０００３】
このような、セルによる通信においては、セルの転送装置は、セルのヘッダに書き込まれた宛先情報を解読して、指定された宛先にセルを転送する。このとき、セルの転送装置の中では、セルを受信した順序でメモリに書き込み、セルの送出はメモリに書き込まれた古いセルから順に送出している。かかる書き込み、読み出しを効率的に行うためのメモリとしてＦＩＦＯが使用されている。
【０００４】
かかるセルの転送装置内のＦＩＦＯに書き込まれた読出し待機中のセルの廃棄処理を効率的に行うことのできる読出し待機中のセルの廃棄方式が要求されている。
【０００５】
【従来の技術】
セルを使用する通信システムとして、ＡＴＭ通信システムがある。例えば、ＡＴＭ通信においては、ヘッダ部とデータ部から構成されるＡＴＭセルを使用して通信を行っている。
【０００６】
ＡＴＭ通信装置はＡＴＭセルを受信し、ＡＴＭセルのヘッダの内容を確認し、そこで指定された宛先にＡＴＭセルを転送する。
【０００７】
かかるＡＴＭセルを使用する通信システムにおいて、ＡＴＭセルの転送が正常に行われているか否かを確認するためにＯＡＭ(Operation Administration & Maintenance 、保守運用管理機能) が設けられている。ＯＡＭの代表的な機能としてループバック試験があり、ループバック試験はループバック試験用のＯＡＭセル（以下ループバックセルと称する）を、ループバックポイントを指定して送出し、ループバックポイントでは、ループバックセルを検出して、折り返し側の伝送路上の有効空きセルに挿入して返送する。ＯＡＭセルを送出したＡＴＭ通信装置は、送出したＯＡＭセルと受信したＯＡＭセルを比較することにより、ＡＴＭ通信装置および伝送路の正常性をチェックする。
【０００８】
図２２はＡＴＭ通信装置を説明する図を示す。図において、１０は受信インタフェース（以下インタフェースをＩＮＦと称する）と送信ＩＮＦからなるセル送受信ＩＮＦ部であり、受信ＩＮＦ、送信ＩＮＦは受信したセルがループバック（図中ＬＢと示す）セルであるか否かを監視するＬＢセル監視部１１と、ＬＢセル監視部１１で受信したセルがループバックセルであることを検出した場合、そのセルを分離するＬＢセル分岐部１２と、ＬＢセル分岐部１２で分離されたセルを一時的に書き込んでおくＦＩＦＯ１４と、対応する伝送路上にループバックセルを挿入するＬＢセル挿入部１３から構成されている。２０はセルのヘッダで指定される宛先に、そのセルを送出することによりクロスコネクトを行うクロスコネクト部である。
【０００９】
以下、本発明のセル廃棄方式を、ループバックセルの廃棄動作を例として、詳細に説明する。
【００１０】
図２３はループバックセル用のＦＩＦＯのアドレスマップを説明する図である。
【００１１】
ここでは、ＦＩＦＯの格納容量を６４セルとしており、１セルは２７ビットから構成されている。書込みはセルアドレス０から開始し、ループバックセルを受信するごとに現在のアドレスに「１」加算したアドレスを次のＬＢセルの書込みアドレスとして書込みを行い、セルアドレス６３になると、次はセルアドレス０に戻ることにより、ＦＩＦＯを循環的に使用する。
【００１２】
また、ＦＩＦＯに対する書き込み、読み出し位相は固定で、同一クロックにより読出し、書込みを行い、格納したセル数が６４セルでＦＩＦＯＦｕｌｌ、０セルでＦＩＦＯＥｍｐｔｙを出力する。
【００１３】
図２４はループバック動作のフローチャートである。以下、フローチャートのステップ（ＳＴＥＰ、図中Ｓと示す）にしたがって動作を説明する。
【００１４】
（Ａ）は書込みフローチャートであり、ＦＩＦＯへのセル書込み動作を説明する。セル書込みはセルを受信することによりスタートする。
【００１５】
Ｓ１０：受信したセルがループバックセルであるか否かを判定し、ループバックセルでない場合はＳ１５へ進む。
【００１６】
Ｓ１１：ループバックセルの場合は、セルを書き込むＦＩＦＯに空きがあるか否かを判定し、空きがない場合はＳ１４へ進む。
【００１７】
Ｓ１２：ＦＩＦＯに空きがある場合は、ＦＩＦＯに受信したセルを書き込む。
【００１８】
Ｓ１３：ＦＩＦＯが空きではない（セルが書き込まれている）ことを示す×ＦＩＦＯＥｐｙ（×は反転信号を示す）を出力する。
【００１９】
Ｓ１４：Ｓ１１でＦＩＦＯに空きがないと判定された場合、そのセルを廃棄する。
【００２０】
Ｓ１５：Ｓ１０で受信したセルがループバックセルでないと判定された場合、そのセルをそのまま通過させ、クロスコネクト部へ送出する。
【００２１】
（Ｂ）は読出しフローチャートであり、ＦＩＦＯからのセル読出し動作を説明する。読出しはＦＩＦＯ ×Ｅｐｙを受信することによりスタートする。
【００２２】
Ｓ２０：受信したセルが有効空きセルであるか否かを判定し、有効空きでない場合は次のセルを待つ。
【００２３】
Ｓ２１：受信したセルが有効空きセルの場合、ＦＩＦＯからデータを読み出し、有効空きセルに書き込みループバックセルとして送出する。
【００２４】
かかる動作により、ループバックセルの折返しを行う。
【００２５】
図２５は従来技術の構成を説明する図である。１００はＦＩＦＯであり、図２４で説明したアドレス構成を持つものである。２１０は書込みビットアドレスを生成する書込みビットアドレス生成部であり、２２０は書込みセルアドレスを生成する書込みセルアドレス生成部であり、５１０は読出しビットアドレスを生成する読出しビットアドレス生成部であり、５２０は読出しセルアドレスを生成する読出しセルアドレス生成部であり、４０１は書込みアドレス、読出しアドレスを監視することにより、ＦＩＦＯ１００に書き込まれたセルの容量を監視し、ＦＩＦＯ１００がＦｕｌｌ状態でＦｕｌｌ信号（図中Ｆｕｌｌと示す）を、ＦＩＦＯ１００がＥｍｐｔｙ状態でＥｐｙ信号（図中Ｅｐｙと示す）を出力するセル容量監視部であり、Ａ１、Ａ２は２つの信号の論理積をとるＡＮＤ回路、ＩＮＶは信号の反転を行うインバータ、ＤＥＣは入力した読出しビットアドレス２６をデコードして出力するデコーダである。
【００２６】
図２６はループバックセルの書込み動作タイムチャートである。図において、ＤＴｉは入力セルであり、ＣＳＩは入力セルの先頭位置を示し、ＬＢは受信したセルがループバックセルであるか否かの判定結果を示す。ＣＳＩを受信すると書込みビットアドレス生成部２１０が起動され、書込みビットアドレス０から書込みを行い、ＡＮＤ回路Ａ１で受信したセルがループバックセルであり、かつ、ＦＩＦＯ１００が×Ｆｕｌｌのとき書込みセルアドレス生成部２２０が起動され、書込みセルアドレスをカウントアップすることによりＦＩＦＯ１００に１セルの書き込みを行う。このとき、セル容量監視部４０１は１セル書き込まれたことを検出して空き状態ではなくなるので、×Ｅｐｙがハイとなる。
【００２７】
次いで、ユーザセルが入力されたときは、セルアドレス１に書込みを行うが、ループバックセル判定が否であるので、次のループバックセルを受信したときにセルアドレス１にその上から上書きされ、ＦＩＦＯ１００には、ループバックセルのみが書き込まれていく。
【００２８】
図２７はループバックセルの読出し動作タイムチャートである。図において、セル容量監視部４０１から×Ｅｐｙが通知されると、有効空きセルの検出を開始し、有効空きセルを検出すると、読出しビットアドレス生成部５１０を起動し、読出しビットアドレス０から読出しを行い、出力セルＤＴｏとして出力する。ＡＮＤ回路Ａ２では、読出しビット２６で、×Ｅｐｙがハイのときに読出しセルアドレス生成部を起動して、読出しセルアドレスをカウントアップする。
【００２９】
【発明が解決しようとする課題】
図２２で説明したＡＴＭ通信装置を使用してセルのループバック試験を行うとき、ＡＴＭ通信装置でループバックセルを生成、送出してから受信するまでの時間に、制限時間を設け、この制限時間を超過して受信したループバックセルは無効セルと判定している。一方、折り返し側のＡＴＭ通信装置では、有効空きセルを検出して、ＦＩＦＯ１４に書き込まれたループバックセルを読み出して送出するので、制限時間を設けても、有効空きセルを検出するまでは、ループバックセルをＦＩＦＯ１４内に格納し続けてしまう。
【００３０】
このように、制限時間を超過した古いセルを格納していると、ループバック側のＡＴＭ通信装置で、新しいループバックセルを受信しても制限時間内に折り返しができなかったり、ＦＩＦＯ１４がＦｕｌｌ状態になっていた場合には、そのセルが廃棄されてしまう。
【００３１】
本発明は、ＦＩＦＯに書き込まれた読出し待機中のセルについて、制限時間を設けて、セルの時間監視を行い、制限時間を超過したセルの廃棄処理を行うことで、制限時間を超過した古いセルが蓄積されることを防止できる読出し待機中のセル廃棄方式を実現することを目的とする。
【００３２】
【課題を解決するための手段】
図１は本発明の第１の原理を説明する図である。図中の１００はＪ個のセルを０からＪ−１のセルアドレスに書込みと読出しを行うＦＩＦＯであり、２００は書込みアドレスを生成する書込みアドレス生成手段と、４００はＦＩＦＯのセル容量を監視するセル容量監視手段であり、５００はセル廃棄機能にセル廃棄数によるセル廃棄機能を有する廃棄セルアドレス生成手段（図中廃棄手段と示す）５０１を有する読出しアドレス生成手段であり、６００は読出し待機中セルのセル待機時間監視のための基準パルスｍを外部から受信または基準パルスｍを生成する基準パルス生成手段である。
【００３３】
また、３１０はＦＩＦＯ１００の読出し待機中のセルについて、基準パルスｍの時間単位でｍ×ｎ時間中のセル待機機能およびｍ×ｎの制限時間を超過したセルを検出する機能にアクセスセルのセル待機時間を監視するアクセスセル・セル待機時間監視手段である。
【００３４】
かかる構成により、受信したセルは、書込みアドレス生成手段２００の生成するＦＩＦＯ１００のアドレスに順次書き込み、アクセスセル・セル待機時間監視手段３１０で、基準パルス生成手段６００の生成する基準パルスｍを受信し、書込みセル数を単位時間ごとに時間監視し、所定の制限時間ｍ×ｎを超過した読出し待機中のセル中の廃棄対象となる廃棄セル情報を抽出し、読出しアドレス生成手段５００でアクセスセル・セル待機時間監視手段３１０が抽出した廃棄セル情報をもとに、廃棄セルアドレス生成手段５０１で廃棄セルアドレスを生成し、制限時間ｍ×ｎを超過したセルを廃棄する。（請求項１）
図２は第２発明の原理を説明する図である。図中のＦＩＦＯ１００、書込みアドレス生成手段２００、セル容量監視手段４００、読出しアドレス生成手段５００、および基準パルス生成手段６００は図１と同じ構成である。
【００３５】
また、３２０は基準パルス生成手段６００の生成する基準時間パルスｍを単位時間として受信し制限時間を単位時間の整数倍ｍ×ｎとし、書込みを行ったときは、格納セル数として計数しつつ、計数した格納セル数について、単位時間を経過時間の区切りとして経過時間ごとに制限時間ｍ×ｎ分の時間監視を行い、セルの読出しを行ったときは、格納セル数の監視情報の中から経過時間の最も古い格納セル数の監視情報を検索して減算を行い、制限情報ｍ×ｎを超過した格納セル数の監視情報を廃棄対象のセル数として抽出する格納セル・セル待機時間監視手段である。
【００３６】
かかる構成により、受信したセルは、書込みアドレス生成手段２００の生成するＦＩＦＯ１００のアドレスに順次書き込み、格納セル・セル待機時間監視手段３２０で、基準パルス生成手段６００の生成する基準パルスｍを受信し、格納セル数を単位時間ごとに時間監視し、所定の制限時間ｍ×ｎを超過した格納セル数を廃棄セル数として抽出し、読出しアドレス生成手段５００で格納セル・セル待機時間監視手段３２０が抽出した廃棄セル情報をもとに、制限時間ｍ×ｎを超過したセルを廃棄する。（請求項２）
図３は第３発明の原理を説明する図である。図中のＦＩＦＯ１００、書込みアドレス生成手段２００、セル容量監視手段４００、読出しアドレス生成手段５００、および基準パルス生成手段６００は図１と同じ構成である。
【００３７】
また、３３０は基準パルス生成手段６００の生成する基準時間パルスｍを単位時間として受信し制限時間を単位時間の整数倍ｍ×ｎとし、ＦＩＦＯ１００の書込みセルアドレスを監視する書込みセルアドレス監視手段（図中セルアドレス監視手段と示す）３５０と、ＦＩＦＯ１００の書込みアクセス面と読出しアクセス面の位置関係を示すアクセス面監視手段３４０について、単位時間を経過時間の区切りとして経過時間ごとに制限時間ｍ×ｎ分の時間監視を行い、さらに、各経過時間ごとの監視情報が有効であるか否かを示すイネーブル監視手段３６０から構成し、基準パルスを受信するごとに、制限時間ｍ×ｎを経過したイネーブル監視情報が有効である場合、制限時間を経過したセルアドレス情報と制限時間を経過したアクセス面監視情報と現在の読出しセルアドレスより、制限時間ｍ×ｎを超過した廃棄対象となる読出し待機中のセルアドレス領域を抽出するアドレス・セル待機時間監視手段である。
【００３８】
かかる構成において、受信したセルは、書込みアドレス生成手段２００の生成するＦＩＦＯ１００のアドレスに順次書き込み、アドレス・セル待機時間監視手段３３０で、基準パルス生成手段６００の生成する基準パルスｍを受信し、格納セル数を単位時間ごとに時間監視し、ＦＩＦＯ１００の書込み面と読出し面の変化情報と、書込みセルアドレスとイネーブル情報を単位時間ごとに監視し、制限時間ｍ×ｎを超過した廃棄対象となるアドレス領域を検出し、廃棄セルアドレスを抽出し、制限時間を超過したセルを廃棄する。（請求項３）
【００３９】
【発明の実施の形態】
図４は第１発明の実施の形態の構成を説明する図である。第１発明の実施の形態では、図２で説明した書込みアドレス生成手段２００を書込みビットアドレス生成部２１０と、書込みセルアドレス生成部２２０と、ＡＮＤ回路Ａ１から構成し、アクセスセル・セル待機時間監視手段３１０をアクセスセル・セル待機時間監視部３１１（詳細は図５で説明する）から構成し、セル容量監視手段４００を書込みアドレス、読出しアドレスを監視して、ＦＩＦＯ１００に書き込まれたセル数を監視し、ＦＩＦＯ１００がＦｕｌｌ状態でＦｕｌｌ信号を、ＦＩＦＯ１００がＥｍｐｔｙ状態でＥｐｙ信号を出力するセル容量監視部４０１で構成している。
【００４０】
また、読出しアドレス生成手段５００を読出しビットアドレス生成部５１０と、読出しアドレスをジャンプする加算器５２２を持つ読出しセルアドレス生成部５２０（図８で詳細を説明する）と、ＡＮＤ回路Ａ２と、デコーダＤＥＣから構成し、Ｅｐｙ信号を反転して×Ｅｐｙとして出力するインバータ（図中ＩＮＶと示す）から構成している。図中のＲＵＰは１セル読出し完了パルス、ＷＵＰは１セル書込み完了パルスを示す。
【００４１】
図５は第１発明の実施の形態のアクセスセル・セル待機時間監視部を説明する図である。図において、アクセスセル・セル待機時間監視部３１１は書込みセル数カウンタ３１１Ａ、シフトレジスタ３１１１〜３１１５、廃棄セル数判定部３１１Ｂ、、および、出力セル数カウンタ３１１Ｃから構成している。
【００４２】
第１発明の実施の形態の動作を図４、図５にしたがって説明する。実施の形態の説明においては、時間監視のための基準時間パルスは、ＦＩＦＯ１００の読出し位相と同位相の１秒パルス（図中ＦＰ１と示す）とし、１秒単位で経過時間をカウントする。また、読出し待機時間の制限時間は５秒とする。
【００４３】
アクセスセル数による待機時間監視では、次の関係となっている。
【００４４】

ここで、書込みが１セル完了すると処理01の左辺、右辺に「１」加算する。
【００４５】

読出しが１セル完了すると処理01の読出しセル数に「１」加算し、右辺は「１」減算する。
【００４６】

図５において、書込みセル数の１秒経過ごとの変更は、シフトレジスタ３１１１〜３１１５の内容をＦＰ１により１段ずつシフトすることにより行う。
【００４７】
図６は第１発明の実施の形態のアクセスセル・セル待機時間監視部の動作フローチャートを示す。フローチャート中、判定ＹｅｓをＹ、ＮｏをＮと示す。
【００４８】
Ｓ１０〜Ｓ１５でＲＵＰ＝１、かつＦＰ１＝１のときは、１秒経過し同時に１セルの読出しが行われたので、処理03より読出しセル数Ｒを「１」加算し、処理05より５秒経過したアクセスセル数Ｗ５が加算した読出しセル数Ｒ＋１以上のときは、廃棄セル数（図中ＮＣと示す）をＷ−（Ｒ＋１）とし、ロード値（図中ＬＤ値と示す）を「０」とし、そうでなければ、セル廃棄数を「０」とし、ロード値を（Ｒ＋１）−Ｗ５とし各Ｗｉの値をシフトレジスタによりシフトする。（処理05）Ｓ２０〜Ｓ２２でＦＰ１＝１のときは、処理05より５秒経過したアクセスセル数Ｗ５がセル数Ｒ以上のときは、セル廃棄数をＷ５−Ｒとし、ロード値を「０」とし、そうでなければ、セル廃棄数を「０」とし、ロード値をＲ−Ｗ５とした上で（処理05）、Ｓ１５の処理により各Ｗｉの値をシフトレジスタ３１１１〜３１１５によりシフトする。（処理01）
Ｓ３０〜Ｓ３１で、ＲＵＰ＝１のときは、処理03より読出しセル数Ｒを「１」加算する。
【００４９】
Ｓ４０〜Ｓ４１で、ＷＵＰ＝１のときは、処理01より書込みセル数Ｗを「１」加算する。
【００５０】
廃棄セル数判定部３１１Ｂは出力セル数カウンタ３１１ＣとＷ５の値を比較し、処理05により廃棄セル数を決定する。
【００５１】
図７は第１発明の実施の形態のセル廃棄処理を説明する図である。ＦＩＦＯ１００にセルをアドレス０からアドレス６３に順に書き込み、アドレス６３の次はアドレス０に戻る。状態Ａはセル廃棄処理の対象となるセルアドレスの領域に６３から０に戻るポイントを含まない状態を示し、状態Ｂはセル廃棄処理の対象となるセルアドレスの領域に６３から０に戻るポイントを含む状態を示している。
【００５２】
図８は第１発明の実施の形態の読出しセルアドレス生成部を説明する図である。第１発明の実施の形態においては、読出しセルアドレスを生成するアドレス生成部５２１と、原理図で説明したセル廃棄手段５０１として廃棄セル数を加算することによりアドレスをジャンプする加算器５２２とフリップフロップ回路（図中ＦＦ回路と称する）５２３から構成している。
【００５３】
アドレスの生成は次による。
【００５４】

図９は第１発明の実施の形態の読出しセルアドレス生成部の動作フローャートである。図は処理06、処理07をフローチャートとして表したものである。
【００５５】
Ｓ１０〜Ｓ１１で、ＲＵＰ＝１かつ、ＦＰ１＝１のときは、１セルの読出しと１秒経過が同時に生じたので、処理06よりＴＯＴＡＬをＲＣＥＬＬ（Ｐ）＋廃棄セル数＋１とする。
【００５６】
Ｓ２０〜２１では、ＦＰ１＝１のときは１秒経過したので、処理06よりＴＯＴＡＬをＲＣＥＬＬ（Ｐ）＋廃棄セル数とする。
【００５７】
Ｓ３０〜Ｓ３１では、ＲＵＰ＝１のときは１セルの読出しが行われたので、処理06よりＴＯＴＡＬをＲＣＥＬＬ（Ｐ）＋１とする。
【００５８】
Ｓ４０〜Ｓ４２で、処理07よりＴＯＴＡＬが６４以上であるか否かを判定し、６４以上のときは、ＲＣＥＬＬ（Ｇ）をＴＯＴＡＬ−６４（アドレスが６３から０に戻ったため）とし、６３以下のときは、ＲＣＥＬＬ（Ｇ）をＴＯＴＡＬとする。
【００５９】
かかる処理により、読出しセルアドレスを生成し、廃棄するセルのアドレスを読み飛ばすことによりセルの廃棄を行う。
【００６０】
図１０は第２発明の実施の形態の構成を説明する図である。第２発明の実施の形態において、書込みアドレス生成手段２００を書込みビットアドレス生成部２１０と、書込みセルアドレス生成部２２０と、ＡＮＤ回路Ａ１とから構成し、セル容量監視手段４００をセル容量監視部４０１で構成し、読出しアドレス生成手段５００を読出しビットアドレス生成部５１０と、読出しセルアドレス生成部５２０と、ＡＮＤ回路Ａ２と、デコーダＤＥＣと、インバータＩＮＶから構成していることは第１発明の実施の形態と同じである。
【００６１】
第２発明の実施の形態では格納セル・セル待機時間監視手段３２０を格納セル・セル待機時間監視部３２１（詳細は図１１で説明する）から構成している。
【００６２】
図１１は第２発明の実施の形態の格納セル・セル待機時間監視部を説明する図である。図において、格納セル・セル待機時間監視部３２１は格納セル数カウンタ３２１Ａ、シフトレジスタ３２１１〜３２１５から構成している。
【００６３】
第２発明の実施の形態においても、時間監視の基準パルスは、ＦＩＦＯ１００の読出し位相と同位相の１秒パルスＦＰ１とすることは、第１発明の実施の形態と同じである。
【００６４】
格納セル数による待機時間監視では、次の関係となっている。
【００６５】

ここで、書込みが１セル完了すると格納セル数が「１」増加する。
【００６６】

読出しが１セル完了すると格納セル数の合計から「１」減算するとともに、左辺の各格納セル数Ｃｉの中で格納セル数が「１」以上で、最も古い格納セル数Ｃｊから「１」減算する。
【００６７】
そこで、各格納セル数Ｃｉに読出しイネーブル信号（以下イネーブル信号と称する）ＣＥｉを付与する読出しイネーブル付与部（図示省略）を設けて、格納した情報に優先順位を持たせることにより古い格納セル情報を検出し、確定した最も古い格納セル数Ｃｊから「１」減算する。
【００６８】

１秒パルスＦＰ１を受信したときは、▲４▼式の左辺において各格納セル数が１秒経過したので、それぞれ次のようにセル数を変更する。
【００６９】

ここで、格納セル数Ｃ５は制限時間５秒を超過した廃棄セル数として左辺から減算され、右辺は格納セル数の合計から、廃棄セル数を減算する。
【００７０】
図１２、１３は第２発明の実施の形態の格納セル・セル待機時間監視部の動作フローチャート（その１）、（その２）である。図１３は処理10をフローチャートとして表したものである。
【００７１】
Ｓ１０でＲＵＰ＝１かつＦＰ１＝１のときは、１セルの読出しと１秒経過が同時に生じたので、図１３の動作フローチャート（その２）を経由した後Ｓ１１で格納セル数Ｃｉをそれぞれ次の格納セル数としてシフトする。図１２のＡ、Ｂはそれぞれ図１３のＡ、Ｂへ処理が継続される。Ｓ２０では、ＦＰ１＝１で１秒経過したので、Ｓ１１の処理11を実行する。
【００７２】
Ｓ３０ではＲＵＰ＝１で１セルの読出しが行われたので、図１３の処理を実行する。
【００７３】
Ｓ４０、４１では、ＷＵＰ＝１で１セルの書込みが行われたので、格納セル数Ｃ０に「１」加算する。
【００７４】
図１３はＲＵＰ＝１、すなわち、１セルの読出しが行われたときに、セルが蓄積されている中の最も古いシフトレジスタ３２１ｊのセル数から「１」を減算する処理を示す。
【００７５】
Ｓ１０ではＣｉが１以上であることを判定し、判定がＹのとき、Ｓ１１でＣｉから「１」減算し、イネーブル信号ＣＥｉを０にセットする。判定がＮのとき、イネーブル信号ＣＥｉを１とし、次の監視情報Ｃｉ−１について同様の判定を行う。次いで、Ｓ２０〜Ｓ２２、Ｓ３０〜Ｓ３２、Ｓ４０〜Ｓ４２、Ｓ５０〜Ｓ５２、Ｓ６０〜Ｓ６２でＣｉの古い順に、イネーブルＣＥｉ＋１とセルの有無を確認して、最も古いＣｉから「１」を減算している。
【００７６】
かかる処理により最終段のシフトレジスタ３２１５から出力されるＣ５が制限時間を超過した廃棄セル数として出力される。
【００７７】
廃棄セル数を抽出した後の、読出しセルアドレス制御によるセルの廃棄処理は第１発明の実施の形態と同じである。
【００７８】
図１４は第３発明の実施の形態の構成を説明する図である。第３発明の実施の形態においても、書込みアドレス生成手段２００を書込みビットアドレス生成部２１０と、書込みセルアドレス生成部２２０と、ＡＮＤ回路Ａ１とから構成し、セル容量監視手段４００をセル容量監視部４０１で構成し、読出しアドレス生成手段５００を読出しビットアドレス生成部５１０と、読出しセルアドレス生成部５２０と、ＡＮＤ回路Ａ２と、インバータＩＮＶから構成していることは第１発明の実施の形態と同じである。
【００７９】
第３発明の実施の形態ではアドレス・セル待機時間監視手段３３０をアクセス面数監視部（図示省略）とセルアドレス監視部（図示省略、詳細は図１３で説明する）および、監視情報の有効、無効を監視するイネーブル監視部（図示省略）からなるアドレス・セル待機時間監視部３３１で構成している。
【００８０】
図１５は第３発明の実施の形態のアドレス・セル待機時間監視部を説明する図である。図において、図３で説明したアクセス面監視手段３４０をアクセス面変化検出部３４１Ａ、３４１Ｃ、アクセス面カウンタ３４１Ｂ、シフトレジスタ３４１１〜３４１５からなるアクセス面監視部で構成し、セルアドレス監視手段３５０をシフトレジスタ３５１１〜３５１５からなるセルアドレス監視部で構成するとともに、イネーブル監視手段３６０をイネーブル信号をシフトするシフトレジスタ３６１０〜３６１５と、廃棄セルアドレス抽出部３７１から構成している。
【００８１】
第３発明の実施の形態においても、時間監視の基準パルスは、ＦＩＦＯ１００の読出し位相と同位相の１秒パルスＦＰ１とすることは、第１発明の実施の形態と同じである。
【００８２】
図において、アクセス面と書込みアドレスの処理を行うとき、下記のデータの監視を行う。
【００８３】
（ＷＡ０，Ａ０，ＡＥ０）、（ＷＡ１，Ａ１，ＡＥ１）、（ＷＡ２，Ａ２，ＡＥ２）、（ＷＡ３，Ａ３，ＡＥ３）、（ＷＡ４，Ａ４，ＡＥ４）、（ＷＡ５，Ａ５，ＡＥ５）、（ＲＡ）
ここで、
ＷＡｉ：ｉ秒経過した書込みセルアドレス
Ａｉ：ｉ秒経過したアクセス面情報（０：書込み／読出しアクセス面が同面、１：読出しアクセス面が書込み面の１面後ろ）
ＡＥｉ：ｉ秒経過したイネーブル信号（０：無効、１：有効）
ＲＡ：現在の読出しセルアドレス
ここでＡｉは、ＦＩＦＯ１００の書込みセル数が６４セルであり、書込みと読出しでアクセス面が異なるのはＡ０〜Ａ５で１箇所のみである。
【００８４】

１秒パルスＦＰ１を受信したときは、各監視情報が１秒経過したので、処理14にしたがって各情報を更新する。更新前の５秒経過した監視情報（ＷＡ５、Ａ５、ＡＥ５）と、現行の読出しアドレスＲＡの条件が処理15に該当するとき、図２１に示すように、現在の読出しアドレスＲＡから遡り、５秒経過した書込みセルアドレスＷＡ５までの領域が、制限時間を超過したセル廃棄の対象となる。このときの、５秒経過した書込みセルアドレスＷＡ５をセル廃棄の対象領域を示すセル廃棄アドレスとして抽出し、５秒経過したイネーブル信号ＡＥ５をセル廃棄イネーブル信号として抽出する。

図２１は第３発明の実施の形態のセル廃棄処理を説明する図である。（Ａ）は、ＡＥ５＝１でＡ＝０、すなわち、ＷＡ５とＲＡのアクセス面が同じときのアドレス関係を示し、（Ｂ）はＡＥ５＝１でＡ＝１、すなわち、ＲＡがＷＡ５に対してとアクセス面が１面後ろのときのアドレス関係を示す。
【００８５】
図１６〜図１８は第３発明の実施の形態のアドレス・セル待機時間監視部の動作フローチャート（その１）〜（その３）である。
【００８６】
図１６のＳ１０〜Ｓ１２で１セル読出しと１秒経過が同時のときＲＡが「６３」から「０」に変化したか否かを判定し、変化したときは、Ａ０〜Ａ５の中のＡｉ＞０となるＡｊを抽出して、Ａｊ←０と設定し、変化していないときは、その状態で図１７のフローチャートにしたがって、イネーブル信号ＡＥｉ＝１となる監視情報を経過時間の古い順に検出し、アクセス面情報Ａｉが１のときは図１８の処理を進める。アクセス面情報Ａｉが０のときはＷＡｉと現在のＲＡを比較して一致していなかったときは、図１８の処理を行う。一致していないときは、ＡＥｉ＝１として図１８の処理を行う。図１８はセル廃棄アドレスを抽出する処理を示す。
【００８７】
図１６のＳ２０では、１秒経過したので処理14を実行する。
【００８８】
図１７では、Ｓ１０〜Ｓ１３により、ＡＥ５＝１のとき、読出しアクセス面が同じであれば、書込みアドレスＷＡ５と読出しアドレスＲＡのアドレス位置関係によりＡＥ５＝０に設定する。
【００８９】
以下同様に、Ｓ２０〜、Ｓ３０〜、Ｓ４０〜、Ｓ５０、Ｓ６０〜の処理を実行する。
【００９０】
図１８では、ＡＥ５＝１か否かを判定し、ＡＥ５＝１で、Ａ５＝０でＷＡ５≧ＲＡの位置関係ときは、ＷＡ５をセル廃棄アドレスに、ＡＥ５をセル廃棄イネーブルと設定する。同様に、Ａ５＝０でなく、ＷＡ５＜ＲＡの位置関係ときもＷＡ５をセル廃棄アドレスに、ＡＥ５をセル廃棄イネーブルとする。
【００９１】
図１９は第３発明の実施の形態の読出しセルアドレス生成部を説明する図である。図の５２４はロード機能付きカウンタで構成されるセルアドレス生成部であり、５２５はセルアドレス生成部５２４へのロードするロード値とロード動作を制御するロード制御部である。
【００９２】
通常、読出しセルアドレスＲＣＥＬＬはＲＵＰ＝１を受信すると１セルの読出しが行われたとして「１」インクリメントされ、セルアドレスが６３になると０に戻る動作を行う。１秒パルスＦＰ１を受信し、更新前の５秒経過した情報（ＷＡ５、Ａ５、ＡＥ５）の中のＡＥ５が有効であるとき、通常動作を無視してセル廃棄アドレスを読出しセルアドレスにロードすることによりセルの廃棄処理を行う。
【００９３】
このときの読出しセルアドレスＲＣＥＬＬ（Ｇ）の生成は次による。
【００９４】

図２０は第３発明の実施の形態の読出しセルアドレス生成部の動作フローチャートである。Ｓ１０〜Ｓ１１は１秒経過しかつセル廃棄イネーブル＝１であるのてアドレス生成部５２４へ入力するロード信号＝１とロード値＝セル廃棄アドレスＷＡ５を生成することにより上述の（ａ）の処理を行い、Ｓ２０〜Ｓ２２は１セルの読出しを行いかつ読出しセルアドレスが６３であったのでロード信号＝１とロード値＝０を生成することにより（ｂ）の処理を行い、Ｓ２３は１セルの読出しを行ったのでロード信号＝０とロード値＝０を出力することにより上述の（ｃ）の処理を行う。
【００９５】
かかる処理により廃棄セルアドレスを決定し、読出しセルアドレス制御によるセルの廃棄処理を行う。
【００９６】
【発明の効果】
本発明により、ＦＩＦＯに書き込んだ読出し待機中のセルについて、読出しの制限時間を設け、制限時間を超過したセルを検出して廃棄することにより、セル転送装置を小規模で構成することが可能となり、装置の経済化を図ることががきる。
【００９７】
さらに、セル転送装置内で制限時間を超過したセルを廃棄できるので、不要のセルの転送を行わないことにより、伝送路の輻輳を防止することも可能となる。
【図面の簡単な説明】
【図１】第１発明の原理を説明する図
【図２】第２発明の原理を説明する図
【図３】第３発明の原理を説明する図
【図４】第１発明の実施の形態を説明する図
【図５】第１発明の実施の形態のアクセスセル・セル待機時間監視部を説明する図
【図６】第１発明の実施の形態のアクセスセル・セル待機時間監視部の動作フローチャート
【図７】第１発明の実施の形態のセル廃棄処理を説明する図
【図８】第１発明の実施の形態の読出しセルアドレス生成部を説明する図
【図９】第１発明の実施の形態の読出しセルアドレス生成部の動作フローチャート
【図１０】第２発明の実施の形態の構成を説明する図
【図１１】第２発明の実施の形態の格納セル・セル待機時間監視部を説明する図
【図１２】第２発明の実施の形態の格納セル・セル待機時間監視部の動作フローチャート（その１）
【図１３】第２発明の実施の形態の格納セル・セル待機時間監視部の動作フローチャート（その２）
【図１４】第３発明の実施の形態の構成を説明する図
【図１５】第３発明の実施の形態のアドレス・セル待機時間監視部を説明する図
【図１６】第３発明の実施の形態のアドレス・セル待機時間監視部の動作フローチャート（その１）
【図１７】第３発明の実施の形態のアドレス・セル待機時間監視部の動作フローチャート（その２）
【図１８】第３発明の実施の形態のアドレス・セル待機時間監視部の動作フローチャート（その３）
【図１９】第３発明の実施の形態の読出しセルアドレス生成部を説明する図
【図２０】第３発明の実施の形態の読出しセルアドレス生成部の動作フローチャート
【図２１】第３発明の実施の形態のセル廃棄処理を説明する図
【図２２】ＡＴＭ通信装置を説明する図
【図２３】ループバックセル用のＦＩＦＯのアドレスマップを説明する図
【図２４】ループバック動作のフローチャート
【図２５】従来技術の構成を説明する図
【図２６】ループバックセルの書込み動作タイムチャート
【図２７】ループバックセルの読出し動作タイムチャート
【符号の説明】
１００、１４ＦＩＦＯ
２００書込みアドレス生成手段
２１０書込みビットアドレス生成部
２２０書込みセルアドレス生成部
３１０アクセスセル・セル待機時間監視手段
３１１アクセスセル・セル待機時間監視部
３２０格納セル・セル待機時間監視手段
３２１格納セル・セル待機時間監視部
３３０アドレス・セル待機時間監視手段
３３１アドレス・セル待機時間監視部
３４０アクセス面監視手段
３５０セルアドレス監視手段
３６０イネーブル監視手段
４００セル容量監視手段
４０１セル容量監視部
５００読出しアドレス生成手段
５０１セル廃棄手段
５１０読出しビットアドレス生成部
５２０読出しセルアドレス生成部
６００基準パルス生成手段
１０セル送受信ＩＮＦ
１１ＬＢセル監視部
１２ＬＢセル分岐部
１３ＬＢセル挿入部
２０クロスコネクト部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for discarding a read-ready cell written in a FIFO (First In First Out) memory (hereinafter referred to as FIFO).
[0002]
In digital communication, the information to be transferred is divided into fixed-length data, and each data divided into fixed-length data is appended with a header that contains destination, sequential number, and error control information to form a cell. A communication system that performs communication using a cell as a unit of transfer, for example, an ATM communication system, has been widely adopted.
[0003]
In such a cell-based communication, the cell transfer device decodes the destination information written in the cell header and transfers the cell to the designated destination. At this time, in the cell transfer apparatus, the cells are written in the memory in the order of reception, and the cells are transmitted in order from the old cell written in the memory. A FIFO is used as a memory for efficiently performing such writing and reading.
[0004]
There is a demand for a method of discarding a cell in a standby state that can efficiently discard a cell in a standby state that has been written to the FIFO in the cell transfer apparatus.
[0005]
[Prior art]
There is an ATM communication system as a communication system using cells. For example, in ATM communication, communication is performed using an ATM cell composed of a header portion and a data portion.
[0006]
The ATM communication device receives the ATM cell, confirms the contents of the ATM cell header, and transfers the ATM cell to the designated destination.
[0007]
In a communication system using such ATM cells, an OAM (Operation Administration & Maintenance) is provided in order to confirm whether or not the ATM cells are normally transferred. As a typical function of the OAM, there is a loopback test. The loopback test transmits an OAM cell for loopback test (hereinafter referred to as a loopback cell) by designating a loopback point. A back cell is detected, inserted into a valid empty cell on the return side transmission path, and returned. The ATM communication device that has transmitted the OAM cell checks the normality of the ATM communication device and the transmission path by comparing the transmitted OAM cell with the received OAM cell.
[0008]
FIG. 22 is a diagram for explaining an ATM communication apparatus. In the figure, reference numeral 10 denotes a cell transmission / reception INF unit including a reception interface (hereinafter referred to as an INF) and a transmission INF. Whether the received cell is a loopback (designated LB in the figure) is a reception INF or transmission INF. An LB cell monitoring unit 11 that monitors whether or not the cell received by the LB cell monitoring unit 11 is a loopback cell, and an LB cell branching unit 12 that separates the cell, and an LB cell branching unit 12 Are composed of a FIFO 14 for temporarily writing the cells separated in (1) and an LB cell insertion unit 13 for inserting a loopback cell on the corresponding transmission line. Reference numeral 20 denotes a cross-connect unit that performs a cross-connect by sending the cell to a destination specified by the cell header.
[0009]
Hereinafter, the cell discard method of the present invention will be described in detail by taking the discard operation of a loopback cell as an example.
[0010]
FIG. 23 is a diagram illustrating a FIFO address map for loopback cells.
[0011]
Here, the storage capacity of the FIFO is 64 cells, and one cell is composed of 27 bits. Writing starts from cell address 0, and every time a loopback cell is received, an address obtained by adding “1” to the current address is written as the write address of the next LB cell. By returning to 0, the FIFO is used cyclically.
[0012]
The write / read phase for the FIFO is fixed, the read / write is performed with the same clock, and FIFO Full is output when the number of stored cells is 64 cells, and FIFO Empty is output when 0 cells are stored.
[0013]
FIG. 24 is a flowchart of the loopback operation. Hereinafter, the operation will be described according to the steps of the flowchart (STEP, indicated as S in the figure).
[0014]
(A) is a write flowchart, and the cell write operation to the FIFO will be described. Cell writing starts when a cell is received.
[0015]
S10: It is determined whether or not the received cell is a loopback cell. If it is not a loopback cell, the process proceeds to S15.
[0016]
S11: In the case of a loopback cell, it is determined whether or not there is an empty FIFO for writing the cell. If there is no empty, the process proceeds to S14.
[0017]
S12: If there is an empty FIFO, the received cell is written into the FIFO.
[0018]
S13: Outputs FIFO Epy (x indicates an inverted signal) indicating that the FIFO is not empty (a cell is written).
[0019]
S14: If it is determined in S11 that the FIFO is not empty, the cell is discarded.
[0020]
S15: If it is determined that the cell received in S10 is not a loopback cell, the cell is passed as it is and sent to the cross-connect unit.
[0021]
(B) is a read flowchart, and a cell read operation from the FIFO will be described. Reading is started by receiving FIFO × Epy.
[0022]
S20: It is determined whether or not the received cell is a valid empty cell. If the received cell is not valid empty, the next cell is awaited.
[0023]
S21: If the received cell is a valid empty cell, data is read from the FIFO and sent to the valid empty cell as a write loopback cell.
[0024]
With this operation, the loopback cell is turned back.
[0025]
FIG. 25 is a diagram for explaining the configuration of the prior art. Reference numeral 100 denotes a FIFO having the address configuration described with reference to FIG. 210 is a write bit address generator for generating a write bit address, 220 is a write cell address generator for generating a write cell address, 510 is a read bit address generator for generating a read bit address, and 520 is A read cell address generation unit that generates a read cell address. 401 monitors the write address and the read address, thereby monitoring the capacity of the cell written in the FIFO 100. When the FIFO 100 is in the Full state, a Full signal (Full in the figure). Is a cell capacity monitoring unit that outputs an Epy signal (shown as Epy in the figure) when the FIFO 100 is in an Empty state, A1 and A2 are AND circuits that take the logical product of two signals, and INV is an inversion of the signal Inverter to be used, DEC is input read bit address Scan 26 is a decoder for decoding output.
[0026]
FIG. 26 is a time chart of the loop back cell write operation. In the figure, DTi is an input cell, CSI indicates the head position of the input cell, and LB indicates a determination result of whether or not the received cell is a loopback cell. When the CSI is received, the write bit address generation unit 210 is activated, writing is performed from the write bit address 0, the cell received by the AND circuit A1 is a loopback cell, and the write cell address generation unit when the FIFO 100 is × Full 220 is started, and one cell is written into the FIFO 100 by counting up the write cell address. At this time, since the cell capacity monitoring unit 401 detects that one cell has been written and is not in an empty state, xEpy becomes high.
[0027]
Next, when the user cell is input, the cell address 1 is written, but since the loopback cell determination is negative, the cell address 1 is overwritten from above when the next loopback cell is received, Only the loopback cell is written into the FIFO 100.
[0028]
FIG. 27 is a read operation time chart of the loopback cell. In the figure, when xEpy is notified from the cell capacity monitoring unit 401, detection of a valid empty cell is started, and when a valid empty cell is detected, the read bit address generation unit 510 is activated to read from the read bit address 0. And output as an output cell DTo. The AND circuit A2 activates the read cell address generator when the xEpy is high at the read bit 26, and counts up the read cell address.
[0029]
[Problems to be solved by the invention]
When a cell loopback test is performed using the ATM communication apparatus described with reference to FIG. 22, a time limit is provided for the time from the generation and transmission of a loopback cell to reception by the ATM communication apparatus. The loopback cell received in excess of is determined to be an invalid cell. On the other hand, the return side ATM communication device detects a valid empty cell and reads out and sends out the loopback cell written in the FIFO 14, so even if a time limit is provided, a loop is not detected until a valid empty cell is detected. The back cell continues to be stored in the FIFO 14.
[0030]
In this way, if an old cell that has exceeded the time limit is stored, even if a new loopback cell is received by the ATM communication device on the loopback side, it cannot be returned within the time limit, or the FIFO 14 is in the Full state. If so, the cell is discarded.
[0031]
The present invention sets a time limit for cells that are waiting to be read written in the FIFO, monitors the time of the cells, and discards cells that exceed the time limit so that the old cells that have exceeded the time limit An object of the present invention is to realize a cell discarding system during read standby that can prevent the accumulation of.
[0032]
[Means for Solving the Problems]
FIG. 1 is a diagram for explaining the first principle of the present invention. In the figure, 100 is a FIFO for writing and reading J cells from 0 to J-1 cell addresses, 200 is a write address generating means for generating a write address, and 400 is a monitor of the FIFO cell capacity. The cell capacity monitoring means 500 is a read address generation means 500 having a discarded cell address generation means (shown as a discard means in the figure) 501 having a cell discard function according to the number of discarded cells. Reference pulse generation means for receiving a reference pulse m for monitoring a cell waiting time of a cell from the outside or generating a reference pulse m.
[0033]
Further, reference numeral 310 denotes a cell waiting for an access cell for a cell waiting for reading out of the FIFO 100 in a function of detecting a cell that has exceeded the time limit of m × n and a cell that has exceeded the time limit of m × n in units of time of the reference pulse m. Access cell / cell waiting time monitoring means for monitoring time.
[0034]
With this configuration, the received cell sequentially writes to the address of the FIFO 100 generated by the write address generation unit 200, and the access cell / cell waiting time monitoring unit 310 receives the reference pulse m generated by the reference pulse generation unit 600, The number of cells to be written is monitored every unit time, and discarded cell information to be discarded in a cell waiting to be read that exceeds a predetermined time limit m × n is extracted. Based on the discarded cell information extracted by the waiting time monitoring unit 310, the discarded cell address generating unit 501 generates a discarded cell address, and discards cells that have exceeded the limit time m × n. (Claim 1)
FIG. 2 is a diagram for explaining the principle of the second invention. The FIFO 100, the write address generation means 200, the cell capacity monitoring means 400, the read address generation means 500, and the reference pulse generation means 600 in the figure have the same configuration as that in FIG.
[0035]
320 receives the reference time pulse m generated by the reference pulse generating means 600 as a unit time, sets the time limit to an integral multiple m × n of the unit time, and counts as the number of stored cells when writing is performed. For the counted number of stored cells, the unit time is used as a delimiter for the elapsed time, the time is monitored for the limit time m × n for each elapsed time, and when the cell is read, the elapsed time is monitored from the storage cell number monitoring information. A storage cell / cell waiting time monitoring unit that searches and subtracts the monitoring information of the number of storage cells with the oldest time and extracts the monitoring information of the number of storage cells exceeding the limit information m × n as the number of cells to be discarded. is there.
[0036]
With this configuration, the received cell sequentially writes to the address of the FIFO 100 generated by the write address generation unit 200, and the storage cell / cell waiting time monitoring unit 320 receives the reference pulse m generated by the reference pulse generation unit 600, The number of storage cells is monitored for each unit time, the number of storage cells exceeding a predetermined limit time m × n is extracted as the number of discarded cells, and the read cell generation unit 500 extracts the storage cell / cell standby time monitoring unit 320. Based on the discarded cell information, cells that exceed the limit time m × n are discarded. (Claim 2)
FIG. 3 is a diagram for explaining the principle of the third invention. The FIFO 100, the write address generation means 200, the cell capacity monitoring means 400, the read address generation means 500, and the reference pulse generation means 600 in the figure have the same configuration as that in FIG.
[0037]
Reference numeral 330 denotes a write cell address monitoring unit that receives the reference time pulse m generated by the reference pulse generation unit 600 as a unit time, sets the time limit to an integral multiple m × n of the unit time, and monitors the write cell address of the FIFO 100 (see FIG. 350), and the access plane monitoring unit 340 indicating the positional relationship between the write access plane and the read access plane of the FIFO 100, and the limit time m × n minutes for each elapsed time with the unit time as a delimiter. Monitoring is performed, and the enable monitoring means 360 indicating whether or not the monitoring information for each elapsed time is valid, and the enable monitoring when the limit time m × n has passed each time a reference pulse is received. If the information is valid, cell address information that has passed the time limit and access surface monitoring information that has passed the time limit When the current of the read cell address, a cell address waiting time monitoring means for extracting a cell address area in the reading waiting to be discarded in excess of the time limit m × n.
[0038]
In such a configuration, the received cells sequentially write to the addresses of the FIFO 100 generated by the write address generation means 200, and the address / cell waiting time monitoring means 330 receives the reference pulse m generated by the reference pulse generation means 600 and stores it. The number of cells is monitored for each unit time, the change information of the write side and read side of the FIFO 100, the write cell address and enable information are monitored for each unit time, and the address to be discarded that exceeds the limit time m × n The area is detected, the discarded cell address is extracted, and the cells that have exceeded the time limit are discarded. (Claim 3)
[0039]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 4 is a diagram for explaining the configuration of the embodiment of the first invention. In the embodiment of the first invention, the write address generation means 200 described in FIG. 2 comprises a write bit address generation unit 210, a write cell address generation unit 220, and an AND circuit A1, and monitors an access cell / cell waiting time. The means 310 comprises an access cell / cell standby time monitoring unit 311 (details will be described in FIG. 5), the cell capacity monitoring means 400 monitors the write address and the read address, and monitors the number of cells written in the FIFO 100. The cell capacity monitoring unit 401 outputs a Full signal when the FIFO 100 is in the Full state, and outputs an Empty signal when the FIFO 100 is in the Empty state.
[0040]
The read address generation means 500 includes a read bit address generation unit 510, a read cell address generation unit 520 (described in detail in FIG. 8) having an adder 522 that jumps the read address, an AND circuit A2, and a decoder DEC. And an inverter (indicated as INV in the figure) that inverts the Epy signal and outputs it as xEpy. In the figure, RUP represents a 1-cell read completion pulse, and WUP represents a 1-cell write completion pulse.
[0041]
FIG. 5 is a diagram for explaining an access cell / cell standby time monitoring unit according to the embodiment of the first invention. In the figure, the access cell / cell standby time monitoring unit 311 includes a write cell number counter 311A, shift registers 3111 to 3115, a discarded cell number determination unit 311B, and an output cell number counter 311C.
[0042]
The operation of the embodiment of the first invention will be described with reference to FIGS. In the description of the embodiment, the reference time pulse for time monitoring is a 1-second pulse (indicated as FP1 in the figure) having the same phase as the readout phase of the FIFO 100, and the elapsed time is counted in units of 1 second. In addition, the time limit for reading standby time is 5 seconds.
[0043]
In standby time monitoring based on the number of access cells, the following relationship is established.
[0044]

Here, when one cell is written, “1” is added to the left and right sides of the process 01.
[0045]

When one cell is read, “1” is added to the number of read cells in process 01, and “1” is subtracted from the right side.
[0046]

In FIG. 5, the change in the number of write cells every 1 second is performed by shifting the contents of the shift registers 3111 to 3115 one step at a time using FP1.
[0047]
FIG. 6 shows an operation flowchart of the access cell / cell standby time monitoring unit according to the embodiment of the first invention. In the flowchart, determination Yes is indicated as Y, and No is indicated as N.
[0048]
When RUP = 1 and FP1 = 1 in S10 to S15, since 1 second has passed and 1 cell has been read out simultaneously, the number R of read cells is added by “1” from process 03, and 5 seconds from process 05 When the elapsed access cell number W5 is equal to or greater than the added read cell number R + 1, the number of discarded cells (shown as NC in the figure) is set to W− (R + 1), and the load value (shown as LD value in the figure) is “0”. Otherwise, the cell discard number is set to “0”, the load value is (R + 1) −W5, and the value of each Wi is shifted by the shift register. (Process 05) When FP1 = 1 in S20 to S22, when the number of access cells W5 after 5 seconds has elapsed from Process 05 is equal to or greater than the number of cells R, the cell discard number is W5-R and the load value is “0”. Otherwise, the number of discarded cells is set to “0”, the load value is set to R−W5 (process 05), and the value of each Wi is shifted by the shift registers 3111 to 3115 by the process of S15. (Process 01)
In S30 to S31, when RUP = 1, “1” is added to the number R of read cells from process 03.
[0049]
In S40 to S41, when WUP = 1, "1" is added to the number W of write cells from the process 01.
[0050]
The discarded cell number determination unit 311B compares the value of the output cell number counter 311C with the value of W5, and determines the number of discarded cells by processing 05.
[0051]
FIG. 7 is a diagram for explaining cell discard processing according to the embodiment of the first invention. Cells are written in the FIFO 100 in order from address 0 to address 63, and after address 63, return to address 0. The state A indicates a state in which the point returning from 63 to 0 is not included in the cell address area targeted for cell discard processing, and the state B indicates the point returning from 63 to 0 in the cell address area targeted for cell discard processing. The state including is shown.
[0052]
FIG. 8 is a diagram for explaining the read cell address generation unit according to the embodiment of the first invention. In the embodiment of the first invention, an address generation unit 521 that generates a read cell address, an adder 522 that jumps an address by adding the number of discarded cells as the cell discarding unit 501 described in the principle diagram, and a flip-flop A circuit (referred to as an FF circuit in the figure) 523 is configured.
[0053]
Address generation is as follows.
[0054]

FIG. 9 is an operation flowchart of the read cell address generation unit according to the embodiment of the first invention. The figure shows processing 06 and processing 07 as a flowchart.
[0055]
In S10 to S11, when RUP = 1 and FP1 = 1, reading of one cell and the elapse of one second occurred at the same time, so that TOTAL is set to RCELL (P) + the number of discarded cells + 1 from process 06.
[0056]
In S20-21, since 1 second has passed when FP1 = 1, TOTAL is set to RCELL (P) + the number of discarded cells from process 06.
[0057]
In S30 to S31, when one cell is read when RUP = 1, TOTAL is set to RCELL (P) +1 from process 06.
[0058]
In S40 to S42, it is determined whether or not TOTAL is 64 or more from processing 07. If it is 64 or more, RCELL (G) is set to TOTAL-64 (because the address has returned from 63 to 0), and 63 or less. At this time, RCELL (G) is set to TOTAL.
[0059]
With this processing, a read cell address is generated, and the cell is discarded by skipping the address of the cell to be discarded.
[0060]
FIG. 10 is a diagram for explaining the configuration of the embodiment of the second invention. In the embodiment of the second invention, the write address generating means 200 is composed of a write bit address generating section 210, a write cell address generating section 220, and an AND circuit A1, and the cell capacity monitoring means 400 is replaced with a cell capacity monitoring section 401. The read address generation means 500 includes a read bit address generation unit 510, a read cell address generation unit 520, an AND circuit A2, a decoder DEC, and an inverter INV. The form is the same.
[0061]
In the second embodiment of the present invention, the storage cell / cell standby time monitoring means 320 comprises a storage cell / cell standby time monitoring unit 321 (details will be described with reference to FIG. 11).
[0062]
FIG. 11 is a diagram for explaining a storage cell / cell standby time monitoring unit according to the embodiment of the second invention. In the figure, the storage cell / cell standby time monitoring unit 321 includes a storage cell number counter 321A and shift registers 3211 to 3215.
[0063]
Also in the embodiment of the second invention, the reference pulse for time monitoring is the 1-second pulse FP1 having the same phase as the readout phase of the FIFO 100, as in the embodiment of the first invention.
[0064]
In the standby time monitoring based on the number of stored cells, the following relationship is established.
[0065]

Here, when one cell is written, the number of stored cells increases by “1”.
[0066]

When one cell is read, “1” is subtracted from the total number of stored cells, and among the number of stored cells Ci on the left side, the number of stored cells is “1” or more, and “1” is subtracted from the oldest stored cell number Cj. To do.
[0067]
Therefore, a read enable giving unit (not shown) for giving a read enable signal (hereinafter referred to as an enable signal) CEi to each number of stored cells Ci is provided, and the stored information is given priority to thereby store the old stored cell information. “1” is subtracted from the oldest storage cell number Cj detected and confirmed.
[0068]

When the 1-second pulse FP1 is received, since the number of stored cells has elapsed for 1 second on the left side of the equation (4), the number of cells is changed as follows.
[0069]

Here, the number of stored cells C5 is subtracted from the left side as the number of discarded cells exceeding the time limit of 5 seconds, and the right side subtracts the number of discarded cells from the total number of stored cells.
[0070]
12 and 13 are operational flowcharts (No. 1) and (No. 2) of the storage cell / cell standby time monitoring unit according to the embodiment of the second invention. FIG. 13 shows the process 10 as a flowchart.
[0071]
When RUP = 1 and FP1 = 1 in S10, the reading of one cell and the elapse of one second occurred at the same time. Therefore, after passing through the operation flowchart (part 2) in FIG. Shift as the number of stored cells. Processing of A and B in FIG. 12 is continued to A and B in FIG. 13, respectively. In S20, since FP1 = 1 and 1 second has elapsed, the process 11 of S11 is executed.
[0072]
In S30, since one cell is read with RUP = 1, the process of FIG. 13 is executed.
[0073]
In S40 and 41, since one cell is written with WUP = 1, “1” is added to the number of stored cells C0.
[0074]
FIG. 13 shows a process of subtracting “1” from the number of cells in the oldest shift register 321j in which cells are stored when RUP = 1, that is, when one cell is read.
[0075]
In S10, it is determined that Ci is 1 or more. When the determination is Y, "1" is subtracted from Ci in S11, and the enable signal CEi is set to 0. When the determination is N, the enable signal CEi is set to 1, and the same determination is performed for the next monitoring information Ci-1. Next, in S20 to S22, S30 to S32, S40 to S42, S50 to S52, and S60 to S62, the enable CEi + 1 and the presence / absence of cells are checked in the order of Ci, and "1" is subtracted from the oldest Ci. .
[0076]
With this process, C5 output from the last-stage shift register 3215 is output as the number of discarded cells exceeding the time limit.
[0077]
The cell discarding process by the read cell address control after extracting the number of discarded cells is the same as the embodiment of the first invention.
[0078]
FIG. 14 is a diagram for explaining the configuration of the embodiment of the third invention. Also in the embodiment of the third invention, the write address generating means 200 is composed of the write bit address generating section 210, the write cell address generating section 220, and the AND circuit A1, and the cell capacity monitoring means 400 is replaced with the cell capacity monitoring section. The read address generation means 500 is composed of a read bit address generation unit 510, a read cell address generation unit 520, an AND circuit A2, and an inverter INV, as in the first embodiment of the present invention. It is.
[0079]
In the embodiment of the third invention, the address / cell waiting time monitoring means 330 includes an access surface number monitoring unit (not shown), a cell address monitoring unit (not shown, details will be described in FIG. 13), and monitoring information validity, The address / cell waiting time monitoring unit 331 includes an enable monitoring unit (not shown) for monitoring invalidity.
[0080]
FIG. 15 is a diagram for explaining an address / cell standby time monitoring unit according to the third embodiment of the present invention. In the figure, the access surface monitoring means 340 described with reference to FIG. 3 is constituted by an access surface monitoring unit comprising access surface

change detection units

341A and 341C, an access surface counter 341B, and shift registers 3411 to 415, and the cell address monitoring unit 350 is shifted. The cell address monitoring unit is composed of registers 3511 to 315, and the enable monitoring unit 360 is composed of shift registers 3610 to 3615 for shifting an enable signal and a discarded cell address extraction unit 371.
[0081]
Also in the embodiment of the third invention, the reference pulse for time monitoring is the 1-second pulse FP1 having the same phase as the readout phase of the FIFO 100, as in the embodiment of the first invention.
[0082]
In the figure, the following data is monitored when processing the access surface and the write address.
[0083]
(WA0, A0, AE0), (WA1, A1, AE1), (WA2, A2, AE2), (WA3, A3, AE3), (WA4, A4, AE4), (WA5, A5, AE5), (RA )
here,
WAi: Write cell address after i seconds
Ai: Access surface information after i seconds have elapsed (0: write / read access surface is the same surface, 1: read access surface is one surface behind the write surface)
AEi: Enable signal after i seconds (0: invalid, 1: valid)
RA: current read cell address
Here, the number of write cells of the FIFO 100 is 64 cells, and the access plane is different between A0 and A5 in only one place, Ai.
[0084]

When the 1-second pulse FP1 is received, since each monitoring information has passed 1 second, each information is updated according to the processing 14. When the monitoring information (WA5, A5, AE5) 5 seconds before the update and the condition of the current read address RA corresponds to the process 15, as shown in FIG. The area up to the write cell address WA5 that has passed is subject to cell discard that has exceeded the time limit. At this time, the write cell address WA5 after 5 seconds is extracted as the cell discard address indicating the cell discard target area, and the enable signal AE5 after 5 seconds is extracted as the cell discard enable signal.

FIG. 21 is a diagram for explaining cell discard processing according to the embodiment of the third invention. (A) shows the address relationship when AE5 = 1 and A = 0, that is, when the access planes of WA5 and RA are the same, and (B) shows AE5 = 1 and A = 1, that is, RA is to WA5. And the address relationship when the access surface is one surface behind.
[0085]
FIGS. 16 to 18 are operation flowcharts (No. 1) to (No. 3) of the address cell waiting time monitoring unit according to the embodiment of the third invention.
[0086]
In S10 to S12 of FIG. 16, it is determined whether or not RA has changed from “63” to “0” when one cell read and one second have elapsed, and if so, Ai in A0 to A5> When Aj that is 0 is extracted and Aj ← 0 is set and there is no change, the monitoring information in which the enable signal AEi = 1 is detected in that order according to the flowchart of FIG. When the access plane information Ai is 1, the process of FIG. When the access surface information Ai is 0, WAi and the current RA are compared, and when they do not match, the processing of FIG. 18 is performed. If they do not match, the process shown in FIG. 18 is performed with AEi = 1. FIG. 18 shows a process for extracting a cell discard address.
[0087]
In S20 of FIG. 16, since one second has passed, processing 14 is executed.
[0088]
In FIG. 17, if AE5 = 1 and SAE is equal to 1 in S10 to S13, AE5 = 0 is set according to the address positional relationship between the write address WA5 and the read address RA.
[0089]
Similarly, the processes of S20 to S30, S40 to S50, and S60 are executed.
[0090]
In FIG. 18, it is determined whether or not AE5 = 1. If AE5 = 1, A5 = 0, and WA5 ≧ RA, WA5 is set as the cell discard address, and AE5 is set as cell discard enable. Similarly, when A5 = 0 and WA5 <RA, WA5 is set as a cell discard address, and AE5 is set as cell discard enable.
[0091]
FIG. 19 is a diagram for explaining a read cell address generation unit according to the embodiment of the third invention. In the figure, reference numeral 524 denotes a cell address generation unit composed of a counter with a load function, and reference numeral 525 denotes a load value to be loaded into the cell address generation unit 524 and a load control unit for controlling the load operation.
[0092]
Normally, the read cell address RCELL is incremented by “1” when one cell is read when RUP = 1 is received, and returns to 0 when the cell address reaches 63. When AE5 in the information (WA5, A5, AE5) that has passed 5 seconds before the update is received after receiving 1-second pulse FP1, normal operation is ignored and the cell discard address is loaded to the read cell address. To discard the cell.
[0093]
The generation of the read cell address RCELL (G) at this time is as follows.
[0094]

FIG. 20 is an operation flowchart of the read cell address generation unit according to the third embodiment. In S10 to S11, the processing of (a) described above is performed by generating the load signal = 1 and the load value = cell discard address WA5 to be input to the address generation unit 524 since 1 second has elapsed and cell discard enable = 1. S20 to S22 read out one cell and the read cell address is 63. Therefore, the load signal = 1 and the load value = 0 are generated to perform the process (b). S23 reads out one cell. Since the load signal = 0 and the load value = 0 are output, the above-described process (c) is performed.
[0095]
A discard cell address is determined by such processing, and a cell discard process is performed by read cell address control.
[0096]
【The invention's effect】
According to the present invention, it is possible to configure a cell transfer apparatus on a small scale by providing a read time limit for a cell written in the FIFO and waiting for reading, and detecting and discarding the cell that has exceeded the time limit. Therefore, it is possible to make the equipment more economical.
[0097]
Furthermore, since cells exceeding the time limit can be discarded in the cell transfer apparatus, it is possible to prevent congestion of the transmission line by not transferring unnecessary cells.
[Brief description of the drawings]
FIG. 1 illustrates the principle of the first invention
FIG. 2 is a diagram for explaining the principle of the second invention.
FIG. 3 is a diagram for explaining the principle of the third invention.
FIG. 4 is a diagram for explaining an embodiment of the first invention;
FIG. 5 is a diagram for explaining an access cell / cell standby time monitoring unit according to the embodiment of the first invention;
FIG. 6 is an operation flowchart of an access cell / cell standby time monitoring unit according to the embodiment of the first invention;
FIG. 7 is a diagram for explaining cell discard processing according to the embodiment of the first invention;
FIG. 8 is a diagram for explaining a read cell address generation unit according to the embodiment of the first invention;
FIG. 9 is an operation flowchart of the read cell address generation unit according to the embodiment of the first invention;
FIG. 10 is a diagram for explaining the configuration of the embodiment of the second invention;
FIG. 11 is a diagram for explaining a storage cell / cell standby time monitoring unit according to the second embodiment of the present invention;
FIG. 12 is an operational flowchart (No. 1) of the storage cell / cell standby time monitoring unit according to the embodiment of the second invention;
FIG. 13 is an operational flowchart (part 2) of the storage cell / cell standby time monitoring unit according to the embodiment of the second invention;
FIG. 14 is a diagram for explaining the configuration of the embodiment of the third invention;
FIG. 15 is a diagram for explaining an address / cell standby time monitoring unit according to the embodiment of the third invention;
FIG. 16 is an operation flowchart (No. 1) of an address / cell standby time monitoring unit according to the embodiment of the third invention;
FIG. 17 is an operation flowchart (part 2) of the address / cell standby time monitoring unit according to the embodiment of the third invention;
FIG. 18 is an operational flowchart (part 3) of the address / cell standby time monitoring unit according to the embodiment of the third invention;
FIG. 19 is a diagram for explaining a read cell address generation unit according to the third embodiment of the present invention;
FIG. 20 is an operation flowchart of the read cell address generation unit according to the third embodiment of the present invention;
FIG. 21 is a diagram for explaining cell discard processing according to the embodiment of the third invention;
FIG. 22 is a diagram for explaining an ATM communication apparatus.
FIG. 23 is a diagram for explaining a loopback cell FIFO address map;
FIG. 24 is a flowchart of the loopback operation.
FIG. 25 is a diagram illustrating a configuration of a conventional technique
FIG. 26 is a time chart of loop back cell write operation.
FIG. 27 is a time chart of loopback cell read operation.
[Explanation of symbols]
100, 14 FIFO
200 Write address generation means
210 Write bit address generator
220 Write cell address generator
310 Access cell / cell waiting time monitoring means
311 Access Cell / Cell Standby Time Monitoring Unit
320 Storage cell / cell waiting time monitoring means
321 Storage cell / cell standby time monitoring unit
330 Address cell waiting time monitoring means
331 Address / cell waiting time monitoring unit
340 Access surface monitoring means
350 Cell address monitoring means
360 Enable monitoring means
400 cell capacity monitoring means
401 Cell capacity monitoring unit
500 Read address generation means
501 Cell discarding means
510 Read bit address generator
520 Read cell address generator
600 Reference pulse generation means
10 cell transmission / reception INF
11 LB cell monitoring unit
12 LB cell branch
13 LB cell insertion part
20 Cross-connect section

Claims

A first-in first-out memory for writing and reading J cells in order from 0 to cell addresses 0 through J-1,
Write address generation means for generating a write address of the first-in first-out memory;
Cell capacity monitoring means for monitoring the cell capacity of the first-in first-out memory;
A reference pulse generator for receiving a reference pulse m for monitoring a cell waiting time of a cell waiting for reading from the first-in first-out memory, or generating a reference pulse m;
For cells waiting to be read from the first-in first-out memory, the cell waiting function of the access cell is added to the cell waiting function for the time of the reference pulse m in the unit of mxn time and the function to detect the cell exceeding the time limit of mxn. Access cell / cell waiting time monitoring means for monitoring time;
A discard circuit for cells that have exceeded the read waiting time of a first-in first-out memory, comprising a read address generation means having a discard cell address generation means having a cell discard function based on the number of cell discards in the cell discard function.

A first-in first-out memory for writing and reading J cells in order from 0 to cell addresses 0 through J-1,
Write address generation means for generating a write address of the first-in first-out memory;
Cell capacity monitoring means for monitoring the cell capacity of the first-in first-out memory;
A reference pulse generator for receiving a reference pulse m for monitoring a cell waiting time of a cell waiting for reading from the first-in first-out memory, or generating a reference pulse m;
For cells waiting to be read from the first-in first-out memory, the cell waiting function of the storage cell is used for the function of detecting the cell that exceeds the time limit of m × n and the cell waiting function during the time of m × n in units of time of the reference pulse m. Storage cell / cell waiting time monitoring means for monitoring time;
A discard circuit for cells that have exceeded the read waiting time of a first-in first-out memory, comprising a read address generation means having a discard cell address generation means having a cell discard function based on the number of cell discards in the cell discard function.

A first-in first-out memory for writing and reading J cells in order from 0 to cell addresses 0 through J-1,
Write address generation means for generating a write address of the first-in first-out memory;
Cell capacity monitoring means for monitoring the cell capacity of the first-in first-out memory;
A reference pulse generator for receiving a reference pulse m for monitoring a cell waiting time of a cell waiting for reading from the first-in first-out memory, or generating a reference pulse m;
For the cells waiting for reading in the first-in first-out memory, the write address is monitored by the cell waiting function during the time of m × n and the function of detecting the cell exceeding the time limit of m × n in units of time of the reference pulse m. Address / cell waiting time monitoring means to perform,
A discard circuit for cells that have exceeded the read waiting time of a first-in first-out memory, comprising: a read address generation unit having a cell address generation unit having a cell discard function based on a cell discard address.

Count the number of write cells W (m × 0) to W (m × n) in the time limit m × n,
Count the number of read cells R,
Time monitoring of the number of write cells W (m × 0) to W (m × n) and the number of read cells R in the time limit m × n and the number of write cells W (m × n) after m × n hours A cell discarding method, comprising extracting the number of cells discarded from the number of read cells R.
([W (m × 0) + W (m × 1) + ˜W (m × n)] − R = total value of storage cells)

Count the number of storage cells C (m × 0) to C (m × n) in the time limit m × n,
It is characterized by performing time monitoring of the number of write cells C (m × 0) to C (m × n) in the time limit m × n and extracting the number of cell discards from the number C of stored cells that have passed m × n hours. Cell discard method.
(C (m × 0) + C (m × 1) + ˜C (m × n) = total value of storage cells)

Monitor the write cell addresses WA (m × 0) to WA (m × n) in m × n time, which represents the positional relationship of access between the write cell address and the read cell address,
Monitor access surface information A (m × 0) to A (m × n) during the time limit m × n,
Monitor the enable information AE (m × 0) to AE (m × n) of the monitoring information during the time limit m × n,
Monitor the time of the current read address RA,
A cell discarding method, wherein a cell discarding region is extracted from a positional relationship between a write cell address WA (m × n) exceeding a time limit m × n and a current read cell address.

The cell discarding method according to claim 5,
In the process of receiving a pulse indicating the completion of reading, searching for information to be read that holds one or more storage cells, and subtracting one,
A read target enable CEi is given to the monitoring information of each storage cell number,
A cell discarding method, wherein a search priority order is provided for searching, and 1 is subtracted from the detected information.
(When CE (n + 1) = 1 and Cn> 0, Cn is to be read, Cn ← Cn−1, CEn ← 0, and when CE (n + 1) = 1 and Cn = 0, Cn is to be read, and CEn ← 1)