JP3815038B2 - アナログ／ディジタル変換回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、アナログ／ディジタル変換回路、特に並列比較型のアナログ／ディジタル変換回路に関する。
【０００２】
【従来の技術】
図１は、ｎビットの並列比較型アナログ／ディジタル変換回路のブロック図である。
分圧抵抗Ｒ０，Ｒ１，…，Ｒ２ⁿ −１は直列接続されており、その両端に電圧Ｖ_RT，Ｖ_RBを印加すると、分圧抵抗Ｒ０，Ｒ１，…，Ｒ２ⁿ −１は電圧Ｖ_RT，Ｖ_RB間の差電圧からなる基準電圧を分圧し、分圧された各基準電圧を各比較手段Ｃ０，Ｃ１，…，Ｃ２ⁿ −２の一方の入力端に供給する。また、該一方の入力端には電流ｉ_b が流入する。
各比較手段Ｃ０，Ｃ１，…，Ｃ２ⁿ −２の他方の入力端には、アナログ信号からなる入力信号Ｖ_INが供給される。
【０００３】
比較手段Ｃ０，Ｃ１，…，Ｃ２ⁿ −２は例えばコンパレ−タからなり、比較手段の出力信号はエンコ−ダ２に供給される。また、比較手段としては差動増幅回路を備え、エミッタが共通接続された２個のバイポ−ラトランジスタ即ち差動対のバイポ−ラトランジスタを前記差動増幅回路に備えたものが知られている。
エンコ−ダ２は比較手段からの出力信号を２進数に変換し、ｎビット例えば８ビットのディジタルコ−ドを生成する。
なお、比較回路とエンコ−ダとの間に論理積回路（ＡＮＤ回路）による微分回路を設け、微分結果をエンコ−ダに供給する構成とすることもある。
【０００４】
図２は、８ビットの並列比較型アナログ／ディジタル変換回路のレイアウトを説明する説明図である。図３は図２の説明図を簡略化した模式図であり、６ビットエンコ−ダ２１及び８ビットエンコ−ダ２２を省略して図示している。
実際の回路構成上では２５５個のコンパレ−タを直線上に配置するのは現実的ではなく、コンパレ−タ２５６個が１列３２個ずつで８列折り返して配置されている。以下、コンパレ−タの各列をコンパレ−タバンクＣＢという。
【０００５】
４対の隣接するコンパレ−タバンクＣＢの間には、６ビットエンコ−ダ２１が計４つ配置され、これらのエンコ−ダ２１の出力コ−ドが８ビットエンコ−ダ２２に供給される。
電圧Ｖ_RT，Ｖ_RB間の差電圧からなる基準電圧を分圧する分圧抵抗は、４対の隣接する２列のコンパレ−タバンクＣＢに沿って配線された金属配線１１とこの金属配線１１を所定の抵抗値毎に区分する出力端とからなり、そのうちの配線部分１１１〜１１４では配線幅を太くしてそれ以外の配線部分よりも単位長当たりの抵抗値を低くしている。
【０００６】
入力信号Ｖ_INはノ−ドＮ１に供給される。
ノ−ドＮ１はノ−ドＮ２，Ｎ３と接続されている。
ノ−ドＮ２はノ−ドＮ４，Ｎ５と接続されている。
ノ−ドＮ３はノ−ドＮ６，Ｎ７と接続されている。
ノ−ドＮ４からの入力信号Ｖ_INは、Ｃ０〜Ｃ３１とＣ３２〜Ｃ６３の両コンパレ−タバンクＣＢに供給される。
ノ−ドＮ５からの入力信号Ｖ_INは、Ｃ６４〜Ｃ９５とＣ９６〜Ｃ１２７の両コンパレ−タバンクＣＢに供給される。
ノ−ドＮ６からの入力信号Ｖ_INは、Ｃ１２８〜Ｃ１５９とＣ１６０〜Ｃ１９１の両コンパレ−タバンクＣＢに供給される。
ノ−ドＮ７からの入力信号Ｖ_INは、Ｃ１９２〜Ｃ２２３とＣ２２４〜Ｃ２５５の両コンパレ−タバンクＣＢに供給される。
【０００７】
図２のアナログ／ディジタル変換回路は、分圧抵抗の電位を補正する補正電流を分圧抵抗である金属配線１１に供給する補正電流供給手段１０を備える。
補正電流供給手段１０は、そのＡ１端子から補正電流Ｉ_A1を出力して金属配線１１の位置ａ１に供給する。
補正電流供給手段１０は、そのＡ２端子から補正電流Ｉ_A2を出力して金属配線１１の位置ａ２に供給する。
補正電流供給手段１０は、そのＡ３端子から補正電流Ｉ_A3を出力して金属配線１１の位置ａ３に供給する。
【０００８】
電圧Ｖ_RTの印加位置から電圧Ｖ_RBの印加位置までの金属配線１１の抵抗値Ｒは、位置ａ１，ａ２，ａ３により４等分されている。
また、電圧Ｖ_RTの印加位置から配線部分１１１までの抵抗値はＲ／８であり、電圧Ｖ_RTの印加位置から配線部分１１２までの抵抗値は３Ｒ／８であり、電圧Ｖ_RTの印加位置から配線部分１１３までの抵抗値は５Ｒ／８であり、電圧Ｖ_RTの印加位置から配線部分１１４までの抵抗値は７Ｒ／８である。
補正電流Ｉ_A1，Ｉ_A2，Ｉ_A3の大きさは各々３２ｉ_b であり、等しい値としている。
【０００９】
コンパレ−タの入力段には種々の形式がある。
たとえば、エミッタフォロア回路を介して差動対のバイポ−ラトランジスタ（トランジスタ）に入力信号を供給する形式がある。
また、入力段を差動対のトランジスタで構成し、エミッタフォロア回路を介さずに直接に差動対のトランジスタに入力信号を供給する形式がある。
差動対のトランジスタに直接に入力信号を供給するコンパレ−タは、エミッタフォロア回路を介するコンパレ−タに比べ、素子数を減らすことができると共に入力電圧を電源電圧よりも低く設定することができる利点がある。
【００１０】
一方、エミッタフォロア回路を介して差動対のトランジスタに入力信号を供給するコンパレ−タを図１の比較手段Ｃ０，Ｃ１，…，Ｃ２ⁿ −２に用いた場合は、各コンパレ−タが図１の分圧抵抗Ｒ０，Ｒ１，…，Ｒ２ⁿ −１から入力する入力電流の総和は、アナログ入力信号Ｖ_INに依存せずに一定である。
また、図２の比較手段Ｃ０，Ｃ１，…，Ｃ２５５に用いた場合は、各コンパレ−タが図２の金属配線１１から入力する入力電流の総和は、アナログ入力信号Ｖ_INに依存せずに一定である。
このため、図２のように、位置ａ１，ａ２，ａ３に等しい大きさの補正電流Ｉ_A1，Ｉ_A2，Ｉ_A3を供給することで、アナログ／ディジタル変換回路の積分直線性誤差（Integral Linearity Error）を充分に小さくすることができる。
【００１１】
【発明が解決しようとする課題】
差動対のトランジスタに直接に入力信号を供給するコンパレ−タは、入力する分圧された基準電圧に対してアナログ入力信号Ｖ_INが大きい場合と小さい場合で、分圧抵抗からのコンパレ−タの入力電流値が異なる。
このため、差動対のトランジスタに直接に入力信号を供給するコンパレ−タを図１の比較手段Ｃ０，Ｃ１，…，Ｃ２ⁿ −２に用いた場合は、各コンパレ−タが図１の分圧抵抗Ｒ０，Ｒ１，…，Ｒ２ⁿ −１から入力する入力電流の総和は、アナログ入力信号Ｖ_INに依存して変化する。
また、図２の比較手段Ｃ０，Ｃ１，…，Ｃ２５５に用いた場合は、各コンパレ−タが図２の金属配線１１から入力する入力電流の総和は、アナログ入力信号Ｖ_INに依存して変化する。
このため、図２のように、位置ａ１，ａ２，ａ３に等しい大きさの補正電流Ｉ_A1，Ｉ_A2，Ｉ_A3を供給することでは、アナログ／ディジタル変換回路の積分直線性誤差（Integral Linearity Error）を充分に小さくすることができない。
【００１２】
本発明の目的は、入力段が差動対のトランジスタからなる比較手段を用いて並列比較型アナログ／ディジタル変換回路を構成した場合に、積分直線性誤差を充分に小さくすることができる並列比較型アナログ／ディジタル変換回路を提供することにある。
【００１３】
【課題を解決するための手段】
本発明のアナログ／ディジタル変換回路では、直列接続された複数の分圧抵抗の抵抗値の総和をＲとした場合に、基準電圧の印加位置から分圧抵抗の抵抗値を加え合わせた値ｒと総和Ｒの比ｒ／Ｒが１／４，１／２，３／４に限らず補正効果の高い位置に補正電流供給手段からの補正電流を供給する。
【００１４】
本発明のアナログ／ディジタル変換回路では、補正電流供給手段からの補正電流の供給により、複数の比較手段における前記分圧抵抗からの入力電流値の最大合計値をＩｏとして前記複数の分圧抵抗の抵抗値の総和をＲとした場合に、基準電圧の印加位置から分圧抵抗の抵抗値を加え合わせた値ｒと総和Ｒの比ｒ／ＲがＬである位置における電位Ｖ（Ｌ）の値が、｜Ｒ×Ｉｏ×（Ｌ³ −Ｌ² ）／２｜の値もしくはその近傍の値だけ補正電流供給前よりも増加するよう構成する。
【００１５】
本発明のアナログ／ディジタル変換回路では、好適には、補正電流供給手段は、比ｒ／Ｒが１／２である位置もしくはその近傍の位置にＩｏ／８の大きさの電流を供給し、比ｒ／Ｒが３／４である位置もしくはその近傍の位置にＩｏ／４の大きさの電流を供給する。
【００１６】
本発明のアナログ／ディジタル変換回路では、好適には、補正電流供給手段は、比ｒ／Ｒが５／８である位置もしくはその近傍の位置にＩｏ／８の大きさの電流を供給し、比ｒ／Ｒが３／４である位置もしくはその近傍の位置にＩｏ／４の大きさの電流を供給し、比ｒ／Ｒが７／８である位置もしくはその近傍の位置にＩｏ／８の大きさの電流を供給する。
【００１７】
本発明のアナログ／ディジタル変換回路では、好適には、前記補正電流の供給により、前記補正電流の供給前に比べて、比ｒ／Ｒが２／３である位置もしくはその近傍の位置の電位を最も増加させるよう構成する。
【００１８】
比ｒ／Ｒが１／２以上１未満となる位置に補正電流を供給すると、補正電流が分圧抵抗に流入する。
そして、補正電流供給前に比べて、比ｒ／Ｒが１／２以上１未満となる位置の電位は、比ｒ／Ｒが１／２未満となる位置の電位よりも多く増加することになる。
【００１９】
【発明の実施の形態】
以下、本発明の実施形態を、添付した図面を参照して説明する。
先ず、アナログ／ディジタル変換回路の積分直線性誤差の発生原理を説明する。
図１の並列比較型アナログ／ディジタル変換回路において、比較手段Ｃ０〜Ｃ２ⁿ −２として、入力段に差動対のバイポ−ラトランジスタを備えたコンパレ−タを用いた場合を想定する。以下、直列接続された複数の分圧抵抗Ｒ０〜Ｒ２ⁿ −１をレジスタストリング（Resistor string ）という。
【００２０】
コンパレ−タの入力段は差動対のトランジスタからなるので、レジスタストリングからコンパレ−タＣ０〜Ｃ２ⁿ −２に供給される入力電流は、レジスタストリング上の電位がＶ_RT〜Ｖ_INの範囲からの電流となる。
ここで、図４と図５のように、レジスタストリングを直線状の抵抗体ＲＳで近似する。抵抗体ＲＳの全長をＬ₂ とし、抵抗体ＲＳの単位長さ当たりの抵抗値すなわち抵抗密度をρとし、抵抗体ＲＳの抵抗値をＲとする。抵抗密度ρ＝Ｒ／Ｌ₂ である。
抵抗体ＲＳの一端からの距離ｘが０＜ｘ＜Ｌ₁ において、一様に電流Ｉが引き出されている。電流密度ｉ＝Ｉ／Ｌ₁ であり、０≦Ｌ₁ ≦Ｌ₂ である。
また、抵抗体ＲＳのｘ＝Ｌ₁ の位置には、抵抗体ＲＳの他端から電流Ｉ₂ が流入している。図中の符号ＧＮＤは、接地電位を示す。
【００２１】
抵抗体ＲＳ上の距離ｘの位置において、抵抗体ＲＳの一端から電流ｉ₁ が流入し、他端から電流ｉ₂ が流入し、電流ｉが引き出されている場合、次式が成立する。
ｉ₁ ×ρｘ＝ｉ₂ ×（Ｒ−ρｘ） …（１）
ｉ₁ ＋ｉ₂ ＝ｉ …（２）
【００２２】
式（１），（２）からｉ₁ を消去すると、
ｉ₂ ＝ｉρｘ／Ｒ …（３）
が得られる。そこで、式（３）をｘ＝０〜Ｌ₁ の範囲で積分すると、次式が成立する。
Ｉ₂ ＝Ｉ×Ｌ₁ ／２Ｌ₂ …（４）
【００２３】
よって、抵抗体ＲＳ上の距離ｘ＝Ｌ₁ での電位Ｖ_L1は、次式で表される。
Ｖ_L1＝｛（Ｌ₁ ／Ｌ₂ ）−１｝×（Ｌ₁ ／２Ｌ₂ ）×ＲＩ …（５）
ここで、比Ｌ₁ ／Ｌ₂ ＝Ｌとおき、Ｌ₁ ＝Ｌ₂ の場合に抵抗体ＲＳから引き出される最大電流値をＩｏとおくと、Ｉ＝（Ｌ₁ ／Ｌ₂ ）×Ｉｏが成立し、抵抗体ＲＳ上での比Ｌの位置での電位Ｖ（Ｌ）は、次式で表される。
Ｖ（Ｌ）＝Ｒ×Ｉｏ×（Ｌ³ −Ｌ² ）／２ …（６）
つまり補正電流の供給量と供給位置を理論式（６）に基づいて設計することにより積分直線性誤差を効果的に減らすことができる。
【００２４】
上式（６）と図２のアナログ／ディジタル変換回路とを、次のようにして対応させる。
例えばアルミニウム配線からなる金属配線１１およびこの金属配線１１を所定の抵抗値毎に区分する出力端は、電圧Ｖ_RTと電圧Ｖ_RBの差電圧からなる基準電圧を分圧する。
金属配線１１の抵抗値の総和をＲとする。また、金属配線１１から電流が各コンパレ−タに流入する場合に、当該各電流の大きさは、コンパレ−タの入力段のトランジスタのベ−ス電流ｉ_b とする。
すなわち、金属配線１１上の電位が電圧Ｖ_RT〜Ｖ_IN（Ｖ_RT＞Ｖ_IN＞Ｖ_RB）となる位置から各コンパレ−タに入力する電流値をｉ_b とおく。
そして、２５６個のコンパレ−タＣ０〜Ｃ２５５における金属配線１１からの入力電流値の最大合計値をＩｏとし、Ｉｏ＝２５６ｉ_b とする。
また、電圧Ｖ_RTの印加位置からの抵抗値ｒと総和Ｒとの比ｒ／ＲをＬとおく。抵抗値ｒは、電圧Ｖ_RTの印加位置からの分圧抵抗の抵抗値を加え合わせた値に対応している。
【００２５】
式（６）をグラフに表すと、図６のようになる。
図６は、補正電流を供給しない場合における、金属配線上の位置に対する電圧の誤差を示している。
そして、補正電流を供給しない場合における積分直線性誤差（ＩＬＥ）を示すものである。
この曲線は下に凸の形状をなし、Ｌ＝２／３のときに、最小値である−５１２Ｒｉ_b ／２７をとる。
【００２６】
図３の模式図で示される従来のアナログ／ディジタル変換回路では、レジスタストリングである金属配線１１の抵抗値を１／４ずつに分割する位置ａ１，ａ２，ａ３に、各々Ｉｏ／８＝３２ｉ_b の補正電流を供給している。
この場合、図７のグラフに示すように、黒丸印を結線した曲線で示される誤差すなわち積分直線性誤差は、最低で−６．８Ｒｉ_b 程度となっている。
このため、補正電流Ｉ_A1，Ｉ_A2，Ｉ_A3によっては、積分直線性誤差を充分に小さくすることができない。
したがって、積分直線性誤差を充分に小さくすることができるように、補正電流を供給する位置および供給する電流値を修正することが好ましい。
【００２７】
なお、図７のグラフにおいて、黒の菱形を結線した曲線は、補正電流を供給しない場合のアナログ／ディジタル変換回路の積分直線性誤差を示す。
黒の正方形を結線した曲線は、比Ｌ＝１／４の位置に補正電流Ｉ_A1＝３２ｉ_b を供給した場合の補正電流Ｉ_A1による金属配線１１の電位増加分を示す。
白の三角を結線した曲線は、比Ｌ＝１／２の位置に補正電流Ｉ_A2＝３２ｉ_b を供給した場合の補正電流Ｉ_A2による金属配線１１の電位増加分を示す。
×印を結線した曲線は、比Ｌ＝３／４の位置に補正電流Ｉ_A3＝３２ｉ_b を供給した場合の補正電流Ｉ_A3による金属配線１１の電位増加分を示す。
＊印を結線した曲線は、補正電流Ｉ_A1，Ｉ_A2，Ｉ_A3による金属配線１１の電位増加分の合計を示す。
【００２８】
図３の模式図で示されるアナログ／ディジタル変換回路に代えて、図８の模式図に示すように、位置ａ１に補正電流を供給せず、位置ａ２に補正電流Ｉ_A2＝３２ｉ_b を供給し、位置ａ３に補正電流Ｉ_A3＝６４ｉ_b を供給する。
図８の模式図で示されるアナログ／ディジタル変換回路では、補正電流Ｉ_A2，Ｉ_A3は、補正電流供給手段２０のＡ２，Ａ３端子から各々供給される。
なお、図８の模式図で示されるアナログ／ディジタル変換回路は、図２のアナログ／ディジタル変換回路と比較して、補正電流の大きさとこれに伴う補正電流供給手段の回路構成と補正電流供給位置とが異なる。
【００２９】
図８の模式図で示されるアナログ／ディジタル変換回路では、その積分直線性誤差は図９のグラフで示される。
図９では＊印を結線した曲線で示される積分直線性誤差は、図７の黒丸印を結線した曲線で示される積分直線性誤差に比べて、その絶対値が小さくなっている。図９の積分直線性誤差は、最低で−４．３Ｒｉ_b 程度となっている。
したがって、図８の模式図で示されるアナログ／ディジタル変換回路は、図３の模式図で示されるアナログ／ディジタル変換回路に比べて積分直線性誤差の絶対値を小さくすることができ、アナログ信号をディジタル信号に変換する精度を向上することができる。
【００３０】
なお、図９のグラフにおいて、黒の菱形を結線した曲線は、補正電流を供給しない場合の積分直線性誤差を示す。
黒の正方形を結線した曲線は、比Ｌ＝１／２の位置に補正電流Ｉ_A2＝３２ｉ_b を供給した場合の補正電流Ｉ_A2による金属配線１１の電位増加分を示す。
白の三角を結線した曲線は、比Ｌ＝３／４の位置に補正電流Ｉ_A3＝６４ｉ_b を供給した場合の補正電流Ｉ_A3による金属配線１１の電位増加分を示す。
×印を結線した曲線は、補正電流Ｉ_A1，Ｉ_A2，Ｉ_A3による金属配線１１の電位増加分の合計を示す。
【００３１】
図３の模式図で示されるアナログ／ディジタル変換回路に代えて、図１０の模式図に示すように、位置ａ１，ａ２に補正電流を供給せず、位置ａ３に補正電流Ｉ_A2＝６４ｉ_b を供給し、位置ａ５に補正電流Ｉ_A3＝３２ｉ_b を供給し、位置ａ４に補正電流Ｉ_A1＝３２ｉ_b を供給する。
位置ａ４は、位置ａ２から位置ａ３までのレジスタストリングの抵抗値を１／２に分割する。すなわち、電圧Ｖ_RTの印加位置から位置ａ４までの抵抗値ｒと総和Ｒとの比ｒ／Ｒ＝Ｌ＝５／８である。
位置ａ４から位置ａ３までの抵抗値と、位置ａ３から位置ａ５までの抵抗値は等しい。すなわち、電圧Ｖ_RTの印加位置から位置ａ５までの抵抗値ｒと総和Ｒとの比ｒ／Ｒ＝Ｌ＝７／８である。
図１２の模式図で示されるアナログ／ディジタル変換回路では、補正電流Ｉ_A1，Ｉ_A2，Ｉ_A3は、補正電流供給手段３０のＡ１，Ａ２，Ａ３端子から各々供給される。
なお、図１０の模式図で示されるアナログ／ディジタル変換回路は、図２のアナログ／ディジタル変換回路とは、補正電流の大きさとこれに伴う補正電流供給手段の回路構成と補正電流供給位置とが異なる。
【００３２】
図１０の模式図で示されるアナログ／ディジタル変換回路では、その積分直線性誤差は図１１のグラフで示される。
図１１では黒丸印を結線した曲線で示される積分直線性誤差は、図７の黒丸印を結線した曲線で示される積分直線性誤差に比べて、その絶対値が小さくなっている。図１１の積分直線性誤差は、最大で２．４Ｒｉ_b 程度となっている。
したがって、図１０の模式図で示されるアナログ／ディジタル変換回路は、図３の模式図で示されるアナログ／ディジタル変換回路に比べて積分直線性誤差の絶対値を小さくすることができ、アナログ信号をディジタル信号に変換する精度を向上することができる。
【００３３】
なお、図１１のグラフにおいて、黒の菱形を結線した曲線は、補正電流を供給しない場合の積分直線性誤差を示す。
黒の正方形を結線した曲線は、比Ｌ＝５／８の位置に補正電流Ｉ_A1＝３２ｉ_b を供給した場合の補正電流Ｉ_A1による金属配線１１の電位増加分を示す。
黒の三角を結線した曲線は、比Ｌ＝３／４の位置に補正電流Ｉ_A2＝６４ｉ_b を供給した場合の補正電流Ｉ_A2による金属配線１１の電位増加分を示す。
×印を結線した曲線は、比Ｌ＝７／８の位置に補正電流Ｉ_A3＝３２ｉ_b を供給した場合の補正電流Ｉ_A3による金属配線１１の電位増加分を示す。
＊印を結線した曲線は、補正電流Ｉ_A1，Ｉ_A2，Ｉ_A3による金属配線１１の電位増加分の合計を示す。
【００３４】
図９と図１１のグラフでは、補正電流の供給により、補正電流の供給前に比べて、比Ｌが２／３である位置もしくはその近傍の位置の電位を最も増加させている。
補正電流供給前の積分直線性誤差はＬ＝２／３で最低値をとるので、比Ｌが２／３である位置もしくはその近傍の位置の電位を最も増加させることで、補正電流供給後のアナログ／ディジタル変換回路の積分直線性誤差を小さくしている。
また、Ｌ＝１／２〜１の位置に補正電流を供給することで、補正電流供給後のアナログ／ディジタル変換回路の積分直線性誤差を小さくしている。
【００３５】
図１２は、補正電流供給手段の回路図である。
電源電圧Ｖccの供給線には、ｎｐｎトランジスタＱ２のコレクタおよびベ−ス、ｎｐｎトランジスタＱ８，Ｑ１０のコレクタ、抵抗素子ｒ３，ｒ４，ｒ６，ｒ７，ｒ８，ｒ９が接続されている。トランジスタＱ８，Ｑ１０は多（マルチ）エミッタトランジスタからなる。
トランジスタＱ２のエミッタには、ｎｐｎトランジスタＱ１，Ｑ３，Ｑ６のコレクタが接続されている。トランジスタＱ１のベ−スはコレクタに接続されており、トランジスタＱ１，Ｑ３，Ｑ６のベ−スは各々接続されている。
トランジスタＱ１のエミッタはｎｐｎトランジスタＱ５のベ−スに接続されている。
トランジスタＱ３のエミッタは、トランジスタＱ６のエミッタ、トランジスタＱ５のコレクタおよびｎｐｎトランジスタＱ７のベ−スに接続されている。
【００３６】
トランジスタＱ５のエミッタは、ｎｐｎトランジスタＱ７，Ｑ９，Ｑ１１，Ｑ１２のエミッタおよびｎｐｎトランジスタＱ４のコレクタに接続されている。
トランジスタＱ４のベ−スにはバイアス電圧Ｖ_biasが供給され、トランジスタＱ４のエミッタは抵抗素子ｒ１を介して接地されている。
トランジスタＱ７，Ｑ９，Ｑ１１，Ｑ１２のベ−スは、各々接続されている。
トランジスタＱ７，Ｑ９，Ｑ１１，Ｑ１２のコレクタは、各々接続されている。トランジスタＱ８，Ｑ１０のエミッタはトランジスタＱ８のベ−スおよびトランジスタＱ１１のコレクタに接続され、トランジスタＱ８のベ−スはトランジスタＱ１０のベ−スに接続されている。
【００３７】
ｐｎｐトランジスタＰ１，Ｐ３，Ｐ４，Ｐ５，Ｐ６，Ｐ７のエミッタは、各々抵抗素子ｒ３，ｒ４，ｒ６，ｒ７，ｒ８，ｒ９に接続されている。
ｐｎｐトランジスタＰ１，Ｐ３，Ｐ４，Ｐ５，Ｐ６，Ｐ７のベ−スは、各々接続されている。
ｐｎｐトランジスタＰ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６，Ｐ７は、多（マルチ）エミッタトランジスタからなる。
トランジスタＰ１のコレクタは、トランジスタＱ１２のコレクタおよびｐｎｐトランジスタＰ２のベ−スに接続されている。
トランジスタＰ２のエミッタは、トランジスタＰ３のベ−スおよびコレクタに接続されており、トランジスタＰ２のコレクタは接地されている。
【００３８】
ｎｐｎトランジスタＱ１４のコレクタは、トランジスタＱ１２のエミッタに接続されている。
トランジスタＱ１４のエミッタは、ｎｐｎトランジスタＱ１３のコレクタおよびベ−スに接続されている。
トランジスタＱ１３のエミッタは、抵抗素子ｒ２を介して接地されている。
トランジスタＰ４のコレクタは、ｎｐｎトランジスタＱ１６のコレクタおよびベ−スに接続されている。
【００３９】
トランジスタＱ１６のベ−スは、トランジスタＱ１４のベ−スに接続されている。トランジスタＱ１６のエミッタは、ｎｐｎトランジスタＱ１５のコレクタに接続されている。
トランジスタＱ１５のベ−スは、トランジスタＱ１３のベ−スに接続されている。トランジスタＱ１５のエミッタは、抵抗素子ｒ５を介して接地されている。
トランジスタＰ５，Ｐ６，Ｐ７のコレクタは、各々Ａ１，Ａ２，Ａ３端子に接続されている。
【００４０】
抵抗素子ｒ１，ｒ３，ｒ６の抵抗値を４Ｒとし、抵抗素子ｒ２，ｒ４，ｒ５の抵抗値を８Ｒとし、抵抗素子ｒ７，ｒ８，ｒ９の抵抗値をＲとすることで、Ａ１，Ａ２，Ａ３端子に電流３２ｉ_b が各々供給される。
したがって、このときの図１２の回路を補正電流供給手段１０として用いることができる。
【００４１】
抵抗素子ｒ１，ｒ３，ｒ６の抵抗値を４Ｒとし、抵抗素子ｒ２，ｒ４，ｒ５の抵抗値を８Ｒとし、抵抗素子ｒ８，ｒ９の抵抗値を各々Ｒ，Ｒ／２とすることで、Ａ２，Ａ３端子に電流３２ｉ_b ，６４ｉ_b が各々供給される。
したがって、このときの図１２の回路を補正電流供給手段２０として用いることができる。
【００４２】
抵抗素子ｒ１，ｒ３，ｒ６の抵抗値を４Ｒとし、抵抗素子ｒ２，ｒ４，ｒ５の抵抗値を８Ｒとし、抵抗素子ｒ７，ｒ８，ｒ９の抵抗値を各々Ｒ，Ｒ／２，Ｒとすることで、Ａ１，Ａ２，Ａ３端子に電流３２ｉ_b ，６４ｉ_b ，３２ｉ_b が各々供給される。
したがって、このときの図１２の回路を補正電流供給手段３０として用いることができる。
【００４３】
図１２の回路動作を説明する。
図１２の回路において、トランジスタのベ−スエミッタ間の電圧Ｖ_beについて、次の関係が成立する。
Ｖ_be（Ｑ７）＝Ｖ_be（Ｑ５）＋Ｖ_be（Ｑ１）−Ｖ_be（Ｑ３） …▲１▼
Ｖ_be（Ｑ７）はトランジスタＱ７のベ−スエミッタ間電圧を示す。
Ｖ_be（Ｑ５）はトランジスタＱ５のベ−スエミッタ間電圧を示す。
Ｖ_be（Ｑ３）はトランジスタＱ３のベ−スエミッタ間電圧を示す。
Ｖ_be（Ｑ１）はトランジスタＱ１のベ−スエミッタ間電圧を示す。
【００４４】
また、エバ−ス・モル（Ebers-Moll）のトランジスタモデルから、次式が成立する。
Ｖ_be＝Ｖ_T ×ｌｎ（ｉ_C ／ｉ_S ） …▲２▼
ｉ_S は比例定数であり、Ｖ_T ＝ｋＴ／ｑである。
ｋはボルツマン定数であり、Ｔは絶対温度であり、ｑは電子の電荷量である。
ベ−スエミッタ間電圧Ｖ_beは、ｌｎ（ｉ_C ／ｉ_S ）に比例する。
【００４５】
トランジスタＰ１のコレクタ電流ｉ_C の１／４が、トランジスタＱ７のコレクタに流入している。
トランジスタＱ５のコレクタ電流ｉ_C の１／２が、トランジスタＱ３のエミッタから流出している。また、エミッタ電流の大きさは、コレクタ電流の大きさに殆んど等しい。これらの関係と式▲１▼，▲２▼から次式が得られる。
ｌｎ｛ｉ_C （Ｐ１）／４ｉ_S ｝＝ｌｎ｛β×ｉ_b （Ｑ５）／ｉ_S ｝＋ｌｎ｛ｉ_b （Ｑ５）／ｉ_S ｝−ｌｎ｛β×ｉ_b （Ｑ５）／２ｉ_S ｝ …▲３▼
ここで、βは電流増幅率であり、β＝ｉ_C ／ｉ_b である。
ｉ_C （Ｐ１）は、トランジスタＰ１のコレクタ電流を示す。
ｉ_b （Ｑ５）は、トランジスタＱ５のベ−ス電流を示す。
【００４６】
式▲３▼の自然対数を取り外して整理すると、次式が得られる。
ｉ_C （Ｐ１）＝８ｉ_b …▲４▼
コレクタ電流の大きさはエミッタ電流の大きさに殆んど等しいので、トランジスタＰ１のエミッタ電流ｉ_e の大きさは８ｉ_b であることが判る。
なお、トランジスタＱ５のベ−ス電流ｉ_b の大きさを、１個のコンパレ−タがレジスタストリングから入力する入力電流の大きさに等しくなるように設定している。
したがって、抵抗素子ｒ７，ｒ８，ｒ９の抵抗値を調整することにより、Ａ１，Ａ２，Ａ３端子に供給する電流の大きさを設定することができる。
【００４７】
本実施形態では、８ビットの並列比較型アナログ／ディジタル変換回路について説明したが、４〜６４ビットの偶数ビットからなる並列比較型アナログ／ディジタル変換回路についても適用してもよい。
例えば、８ビット、１６ビット、３２ビットおよび６４ビットの並列比較型アナログ／ディジタル変換回路では、金属配線の折り返し部分に補正電流を供給する簡潔な構成とすることができる。
なお、上記実施形態は本発明の一例であり、本発明は上記実施形態に限定されない。
【００４８】
【発明の効果】
本発明のアナログ／ディジタル変換回路によれば、比較手段の入力段が差動対のトランジスタからなる場合に、積分直線性誤差を小さくすることができ、アナログ信号をディジタル信号に変換する精度を向上することができる。
【図面の簡単な説明】
【図１】ｎビットの並列比較型アナログ／ディジタル変換回路のブロック図である。
【図２】８ビットの並列比較型アナログ／ディジタル変換回路のレイアウトを説明する説明図である。
【図３】図２の説明図を簡略化した模式図である。
【図４】金属配線を抵抗体で近似したモデルを説明する説明図である。
【図５】図４の抵抗体の電位分布を解析するための説明図である。
【図６】図４の抵抗体の電位分布を示す図である。
【図７】補正電流を供給した場合の従来のアナログ／ディジタル変換回路の積分直線性誤差を示すグラフである。
【図８】本発明の一実施形態を示すアナログ／ディジタル変換回路の模式図である。
【図９】図８のアナログ／ディジタル変換回路の積分直線性誤差を示すグラフである。
【図１０】本発明の一実施形態を示すアナログ／ディジタル変換回路の模式図である。
【図１１】図１０のアナログ／ディジタル変換回路の積分直線性誤差を示すグラフである。
【図１２】補正電流供給手段の回路図である。
【符号の説明】
２…エンコ−ダ、１０，２０，３０…補正電流供給手段、１１…金属配線、２１…６ビットエンコ−ダ、２２…８ビットエンコ−ダ、Ｃ０〜Ｃ２ⁿ −２…比較手段（コンパレ−タ）、Ｄ０〜Ｄｎ−１…ディジタルコ−ド、ＧＮＤ…接地電位、Ｉ_A1，Ｉ_A2，Ｉ_A3…補正電流、ｉ_b …入力電流（ベ−ス電流）、Ｌ…比、ＩＬＥ…積分直線性誤差、Ｎ１〜Ｎ７…ノ−ド、Ｒ０〜Ｒ２ⁿ −１…分圧抵抗、Ｖcc…電源電圧、Ｖ_IN…入力電圧（アナログ入力電圧）、Ｖ_RT，Ｖ_RB…電圧。

Claims (12)

1. 基準電圧を分圧する直列接続された複数の分圧抵抗と、分圧された基準電圧と入力信号とのレベルを比較する複数の比較手段と、前記分圧抵抗の電位を補正する補正電流を前記分圧抵抗に供給する補正電流供給手段とを具備して、
   前記複数の比較手段からの比較結果に応じたディジタルコ−ドを生成するアナログ／ディジタル変換回路において、
   前記比較手段の入力段は差動対のバイポ−ラトランジスタからなり、
   前記複数の分圧抵抗の抵抗値の総和をＲとした場合に、前記基準電圧の印加位置から前記分圧抵抗の抵抗値を加え合わせた値ｒと総和Ｒの比ｒ／Ｒが１／２以上１未満となる位置にのみ前記補正電流を供給するようにした
   アナログ／ディジタル変換回路。
2. 前記複数の比較手段における前記分圧抵抗からの入力電流値の最大合計値をＩｏとした場合に、
   前記補正電流供給手段は、
   前記比ｒ／Ｒが１／２である位置もしくはその近傍の位置に、Ｉｏ／８の大きさの電流を供給し、
   前記比ｒ／Ｒが３／４である位置もしくはその近傍の位置に、Ｉｏ／４の大きさの電流を供給する
   請求項１記載のアナログ／ディジタル変換回路。
3. 前記複数の比較手段における前記分圧抵抗からの入力電流値の最大合計値をＩｏとした場合に、
   前記補正電流供給手段は、
   前記比ｒ／Ｒが５／８である位置もしくはその近傍の位置に、Ｉｏ／８の大きさの電流を供給し、
   前記比ｒ／Ｒが３／４である位置もしくはその近傍の位置に、Ｉｏ／４の大きさの電流を供給し、
   前記比ｒ／Ｒが７／８である位置もしくはその近傍の位置に、Ｉｏ／８の大きさの電流を供給する
   請求項１記載のアナログ／ディジタル変換回路。
4. 前記複数の分圧抵抗は、半導体基板上に形成された金属配線と、該金属配線を所定の抵抗値毎に区分する出力端とからなる
   請求項１記載のアナログ／ディジタル変換回路。
5. 前記複数の分圧抵抗は、半導体基板上に形成された金属配線と、該金属配線を所定の抵抗値毎に区分する出力端とからなり、
   前記複数の比較手段はｎ列に配置されていると共に隣接する２列は対称に配置されており、
   前記金属配線は、ｎ／２対の前記隣接する２列に沿って対称に配置されており、前記ｎは４以上６４以下の偶数である
   請求項１記載のアナログ／ディジタル変換回路。
6. 前記補正電流の供給により、前記補正電流の供給前に比べて、前記比ｒ／Ｒが２／３である位置もしくはその近傍の位置の電位を最も増加させるようにした
   請求項１記載のアナログ／ディジタル変換回路。
7. 基準電圧を分圧する直列接続された複数の分圧抵抗と、分圧された基準電圧と入力信号とのレベルを比較する複数の比較手段と、前記分圧抵抗の電位を補正する補正電流を前記分圧抵抗に供給する補正電流供給手段とを具備して、
   前記複数の比較手段からの比較結果に応じたディジタルコ−ドを生成するアナログ／ディジタル変換回路において、
   前記比較手段の入力段は差動対のバイポ−ラトランジスタからなり、
   前記補正電流供給手段からの補正電流の供給により、
   前記複数の比較手段における前記分圧抵抗からの入力電流値の最大合計値をＩｏとし、前記複数の分圧抵抗の抵抗値の総和をＲとした場合に、前記基準電圧の印加位置から前記分圧抵抗の抵抗値を加え合わせた値ｒと総和Ｒの比ｒ／ＲがＬである位置における電位Ｖ（Ｌ）の値が、
   ｜Ｒ×Ｉｏ×（Ｌ³ −Ｌ² ）／２｜
   の値もしくはその近傍の値だけ前記補正電流の供給前よりも増加するようにした
   アナログ／ディジタル変換回路。
8. 前記補正電流供給手段は、
   前記比ｒ／Ｒが１／２である位置もしくはその近傍の位置に、Ｉｏ／８の大きさの電流を供給し、
   前記比ｒ／Ｒが３／４である位置もしくはその近傍の位置に、Ｉｏ／４の大きさの電流を供給する
   請求項７記載のアナログ／ディジタル変換回路。
9. 前記補正電流供給手段は、
   前記比ｒ／Ｒが５／８である位置もしくはその近傍の位置に、Ｉｏ／８の大きさの電流を供給し、
   前記比ｒ／Ｒが３／４である位置もしくはその近傍の位置に、Ｉｏ／４の大きさの電流を供給し、
   前記比ｒ／Ｒが７／８である位置もしくはその近傍の位置に、Ｉｏ／８の大きさの電流を供給する
   請求項７記載のアナログ／ディジタル変換回路。
10. 前記複数の分圧抵抗は、半導体基板上に形成された金属配線と、該金属配線を所定の抵抗値毎に区分する出力端とからなる
    請求項７記載のアナログ／ディジタル変換回路。
11. 前記複数の分圧抵抗は、半導体基板上に形成された金属配線と、該金属配線を所定の抵抗値毎に区分する出力端とからなり、
    前記複数の比較手段はｎ列に配置されていると共に隣接する２列は対称に配置されており、
    前記金属配線は、ｎ／２対の前記隣接する２列に沿って対称に配置されており、前記ｎは４以上６４以下の偶数である
    請求項７記載のアナログ／ディジタル変換回路。
12. 前記補正電流の供給により、前記補正電流の供給前に比べて、前記比ｒ／Ｒが２／３である位置もしくはその近傍の位置の電位を最も増加させるようにした
    請求項７記載のアナログ／ディジタル変換回路。

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