JP3819002B2

JP3819002B2 - Semiconductor device

Info

Publication number: JP3819002B2
Application number: JP2004000583A
Authority: JP
Inventors: 康隆 ▲高▼林
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2004-01-05
Filing date: 2004-01-05
Publication date: 2006-09-06
Anticipated expiration: 2021-07-30
Also published as: JP2004133954A

Description

本発明は、ＩＣカード等に使用するための、電圧レギュレータを備えた半導体装置に関するものである。 The present invention relates to a semiconductor device provided with a voltage regulator for use in an IC card or the like.

図２は、ＩＣカードの一例を示すシステム構成図である。
このＩＣカードは、個人情報等のデータを記憶するためのＥＥＰＲＯＭ（電気的に消去可能な不揮発性メモリ）１と、データ処理を行うためのＣＰＵ（中央処理装置）やＲＡＭ，ＲＯＭ等のメモリを備えた内部ロジック部２を有している。更に、このＩＣカードは、外部から与えられる電源電圧ＶＤＤを調整して、内部ロジック部２に一定の電圧ＶREG を供給するための電圧レギュレータ３と、この電圧ＶREG の基準となる基準電圧ＶＲや定電流制御信号ＣＳを生成するバンドギャップ４を有している。 FIG. 2 is a system configuration diagram illustrating an example of an IC card.
This IC card includes an EEPROM (electrically erasable non-volatile memory) 1 for storing data such as personal information, and a CPU (Central Processing Unit), a RAM, a ROM, etc. for performing data processing. It has an internal logic unit 2 provided. Further, this IC card adjusts a power supply voltage VDD given from the outside and supplies a constant voltage VREG to the internal logic unit 2, and a reference voltage VR as a reference of the voltage VREG and a constant voltage VREG. It has a band gap 4 for generating a current control signal CS.

図３（ａ），（ｂ）は、ＩＣカードに用いられている従来の電圧レギュレータの構成図であり、それぞれシリーズ型及びシャント型と呼ばれるものである。 FIGS. 3A and 3B are configuration diagrams of a conventional voltage regulator used for an IC card, which are referred to as a series type and a shunt type, respectively.

図３（ａ）の電圧レギュレータは、−入力端子に基準電圧ＶＲが与えられる差動型の増幅回路Ａを有している。増幅回路Ａの出力側はＰ型ＭＯＳトランジスタＭ１のゲートに接続されている。トランジスタＭ１のソースには電源電圧ＶＤＤが与えられ、ドレインは出力ノードＮ１に接続されている。出力ノードＮ１と接地電位ＧＮＤの間には、抵抗Ｒ１，Ｒ２による分圧回路が接続され、この分圧回路で生成された比較電圧ＶＣが、増幅回路Ａの＋入力端子に与えられるようになっている。 The voltage regulator shown in FIG. 3A has a differential amplifier circuit A in which a reference voltage VR is applied to a negative input terminal. The output side of the amplifier circuit A is connected to the gate of the P-type MOS transistor M1. The source of the transistor M1 is supplied with the power supply voltage VDD, and the drain is connected to the output node N1. A voltage dividing circuit including resistors R1 and R2 is connected between the output node N1 and the ground potential GND, and the comparison voltage VC generated by the voltage dividing circuit is applied to the + input terminal of the amplifier circuit A. ing.

また、増幅回路Ａには、内部で一定の電流を発生するための定電流制御信号ＣＳが与えられると共に、出力ノードＮ１の信号が位相補償用のコンデンサＣ１を介して与えられるようになっている。更に、出力ノードＮ１と接地電位ＧＮＤ間には、電圧平滑用のコンデンサＣ２が接続されている。 The amplifier circuit A is supplied with a constant current control signal CS for generating a constant current internally, and a signal at the output node N1 is supplied via a phase compensation capacitor C1. . Further, a voltage smoothing capacitor C2 is connected between the output node N1 and the ground potential GND.

この電圧レギュレータでは、出力ノードＮ１の電圧ＶREG が、抵抗Ｒ１，Ｒ２で分圧されて比較電圧ＶＣ（＝ＶREG ×Ｒ２／（Ｒ１＋Ｒ２））として増幅回路Ａの＋入力端子に与えられ、−入力端子に与えられる基準電圧ＶＲとの差の電圧が増幅されて出力される。 In this voltage regulator, the voltage VREG at the output node N1 is divided by the resistors R1 and R2 and given to the + input terminal of the amplifier circuit A as the comparison voltage VC (= VREG × R2 / (R1 + R2)). The voltage difference from the reference voltage VR applied to is amplified and output.

従って、比較電圧ＶＣが基準電圧ＶＲよりも高ければ、増幅回路Ａの出力電圧ＶＯは高くなり、トランジスタＭ１の内部抵抗（ソース・ドレイン間抵抗）が増加し、出力ノードＮ１の電圧ＶREG が低下する。逆に、比較電圧ＶＣが基準電圧ＶＲよりも低ければ、増幅回路Ａの出力電圧ＶＯは低くなり、トランジスタＭ１の内部抵抗が減少して、出力ノードＮ１の電圧ＶREG は上昇する。 Therefore, if the comparison voltage VC is higher than the reference voltage VR, the output voltage VO of the amplifier circuit A becomes high, the internal resistance (source-drain resistance) of the transistor M1 increases, and the voltage VREG of the output node N1 decreases. . On the contrary, if the comparison voltage VC is lower than the reference voltage VR, the output voltage VO of the amplifier circuit A becomes low, the internal resistance of the transistor M1 decreases, and the voltage VREG at the output node N1 rises.

このような、フィードバック動作により、比較電圧ＶＣと基準電圧ＶＲが一致する状態で、出力ノードＮ１の電圧ＶREG が安定する。従って、ＶREG ＝ＶＲ×（１＋Ｒ１／Ｒ２）となる。なお、フィードバック動作による出力ノードＮ１の電圧変動は、コンデンサＣ１を介して増幅回路Ａに帰還され、発振状態となることが防止される。また、出力ノードＮ１に接続される負荷の微小な電流変動は、コンデンサＣ２によって吸収され、この出力ノードＮ１の電圧ＶREG はほぼ一定に保持される。 By such a feedback operation, the voltage VREG at the output node N1 is stabilized in a state where the comparison voltage VC and the reference voltage VR match. Therefore, VREG = VR × (1 + R1 / R2). Note that the voltage fluctuation of the output node N1 due to the feedback operation is fed back to the amplifier circuit A via the capacitor C1, and the oscillation state is prevented. Further, a minute current fluctuation of the load connected to the output node N1 is absorbed by the capacitor C2, and the voltage VREG of the output node N1 is held almost constant.

図３（ｂ）の電圧レギュレータは、図３（ａ）中のトランジスタＭ１に代えて、電源電圧ＶＤＤから出力ノードＮ１に一定の電流を供給する定電流回路Ｂを設けると共に、この出力ノードＮ１と接地電位ＧＮＤとの間に、増幅回路Ａの出力電圧ＶＯで制御されるＮ型のＭＯＳトランジスタＭ２を設けたものである。 The voltage regulator of FIG. 3B is provided with a constant current circuit B that supplies a constant current from the power supply voltage VDD to the output node N1 instead of the transistor M1 in FIG. An N-type MOS transistor M2 controlled by the output voltage VO of the amplifier circuit A is provided between the ground potential GND and the ground potential GND.

この電圧レギュレータでは、定電流回路Ｂによって、電源電圧ＶＤＤから出力ノードＮ１に常に一定の電流が供給される。ここで、出力ノードＮ１に接続される負荷に流れる電流が減少すると、出力ノードＮ１の電圧ＶREG は上昇する。これにより、増幅回路Ａの出力電圧ＶＯが上昇してトランジスタＭ２の内部抵抗が減少し、このトランジスタＭ２に流れる電流が増加する。逆に、負荷に流れる電流が増加すると、出力ノードＮ１の電圧ＶREG が低下する。これにより、増幅回路Ａの出力電圧ＶＯが低下してトランジスタＭ２の内部抵抗が増加し、このトランジスタＭ２に流れる電流が減少する。このような、フィードバック動作により、出力ノードＮ１に接続される負荷に流れる電流と、トランジスタＭ２に流れる電流の和が常に一定となるように制御され、出力ノードＮ１の電圧ＶREG が安定する。
特開平３−８２３６３号公報特開２０００−６６７４２号公報 In this voltage regulator, the constant current circuit B always supplies a constant current from the power supply voltage VDD to the output node N1. Here, when the current flowing through the load connected to the output node N1 decreases, the voltage VREG of the output node N1 increases. As a result, the output voltage VO of the amplifier circuit A increases, the internal resistance of the transistor M2 decreases, and the current flowing through the transistor M2 increases. Conversely, when the current flowing through the load increases, the voltage VREG at the output node N1 decreases. As a result, the output voltage VO of the amplifier circuit A decreases, the internal resistance of the transistor M2 increases, and the current flowing through the transistor M2 decreases. By such a feedback operation, the sum of the current flowing through the load connected to the output node N1 and the current flowing through the transistor M2 is controlled to be always constant, and the voltage VREG at the output node N1 is stabilized.
JP-A-3-82363 JP 2000-66742 A

しかしながら、従来の電圧レギュレータでは、次のような課題があった。
例えば、入力側の電源電圧ＶＤＤが５Ｖ、出力ノードＮ１の電圧ＶREG が３Ｖで、負荷電流が０〜１０ｍＡで変動する場合、図３（ａ）のシリーズ型の電圧レギュレータでは、電源電圧ＶＤＤから負荷電流に対応して０〜１０ｍＡの電流が供給される。従って、直列に挿入されるトランジスタＭ１での電圧降下（２Ｖ）と負荷電流の積が損失となり、消費電力の観点からは問題は無い。 However, the conventional voltage regulator has the following problems.
For example, when the power supply voltage VDD on the input side is 5V, the voltage VREG of the output node N1 is 3V, and the load current varies from 0 to 10 mA, the series voltage regulator of FIG. A current of 0 to 10 mA is supplied corresponding to the current. Therefore, the product of the voltage drop (2 V) and the load current at the transistor M1 inserted in series becomes a loss, and there is no problem from the viewpoint of power consumption.

しかし、電源電圧ＶＤＤから供給される電流が、負荷電流に対応しているため、供給される電流の変化を外部からモニタすることにより、ＩＣカードの内部ロジック部の動作を解析することが可能になってしまうという問題があった。 However, since the current supplied from the power supply voltage VDD corresponds to the load current, it is possible to analyze the operation of the internal logic part of the IC card by monitoring the change in the supplied current from the outside. There was a problem of becoming.

特に、ＤＰＡ／ＳＰＡ（Differential Power Analysis ／Simple Power Analysis)等の進んだ解析技術を使用した場合、セキュリティ上守られるべき秘密データが、電源電流波形から解読されてしまうという問題が発生するおそれがある。 In particular, when advanced analysis technology such as DPA / SPA (Differential Power Analysis / Simple Power Analysis) is used, there is a risk that secret data that should be protected from security may be deciphered from the power supply current waveform. .

一方、図３（ｂ）のシャント型の電圧レギュレータでは、定電流回路Ｂによって、電源電圧ＶＤＤから常に一定の電流が流れるため、電源電流波形のモニタによって内部の状態が解読されるおそれはない。しかし、このために実際の負荷電流に関係なく、常に１０ｍＡを越える電流を供給する必要があり、消費電力の観点で問題があった。 On the other hand, in the shunt type voltage regulator of FIG. 3B, since a constant current always flows from the power supply voltage VDD by the constant current circuit B, there is no possibility that the internal state is decoded by monitoring the power supply current waveform. However, for this reason, it is necessary to always supply a current exceeding 10 mA regardless of the actual load current, which causes a problem in terms of power consumption.

本発明は、前記従来技術が持っていた課題を解決し、負荷回路の動作解析が困難な電圧レギュレータ等の半導体装置を提供するものである。 The present invention solves the problems of the prior art and provides a semiconductor device such as a voltage regulator that makes it difficult to analyze the operation of a load circuit.

本発明の半導体装置は、電源電圧が与えられる入力ノードと出力ノードとの間に接続され、該出力ノードに電流を供給する定電流源と、参照電圧と前記出力ノードの電圧レベルを分圧して得られる第１の分圧電圧との電位差を増幅して前記入力ノードから該出力ノードに電流を供給する第１の電圧レギュレータと、前記参照電圧と前記出力ノードの電圧レベルを分圧して得られる第２の分圧電圧との電位差を増幅して該出力ノードから共通電位へ電流を引き込む第２の電圧レギュレータとを備えたことを特徴としている。 The semiconductor device of the present invention is connected between an input node and an output node of the power supply voltage is applied, a constant current source for supplying a current to the output node, the reference voltage and the voltage level of the output node divides A first voltage regulator that amplifies a potential difference from the obtained first divided voltage and supplies current from the input node to the output node, and is obtained by dividing the voltage level of the reference voltage and the output node. And a second voltage regulator that amplifies a potential difference from the second divided voltage and draws a current from the output node to a common potential .

本発明の半導体装置は、出力ノードに電流を供給する第１の電圧レギュレータと、この出力ノードから電流を引き込む第２の電圧レギュレータとを備えているので、電源電流波形のモニタをされても、内部の状態が解読されるおそれ少ないという効果がある。 Since the semiconductor device of the present invention includes the first voltage regulator that supplies current to the output node and the second voltage regulator that draws current from the output node, even if the power supply current waveform is monitored, There is an effect that the internal state is less likely to be deciphered.

この発明の前記並びにその他の目的と新規な特徴は、次の、好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。 The above and other objects and novel features of the present invention will become more fully apparent when the following description of the preferred embodiment is read in conjunction with the accompanying drawings. However, the drawings are for explanation only, and do not limit the scope of the present invention.

図１は、本発明の実施例１を示す電圧レギュレータの構成図である。
この電圧レギュレータは、−入力端子に基準電圧ＶＲが与えられ、＋入力端子に比較電圧ＶＣが与えられる差動型の増幅回路１０₁，１０₂を有している。増幅回路１０₁，１０₂はいずれも同じ構成で、その出力側は、それぞれＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）３１とＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）３２のゲートに接続されている。ＰＭＯＳ３１のソースには電源電圧ＶＤＤが与えられ、ドレインは出力ノードＮＯに接続されている。ＮＭＯＳ３２のドレインは出力ノードＮＯに接続され、ソースが接地電位ＧＮＤに接続されている。 FIG. 1 is a configuration diagram of a voltage regulator showing Embodiment 1 of the present invention.
This voltage regulator includes differential amplifier circuits 10 ₁ and 10 ₂ to which a reference voltage VR is applied to a − input terminal and a comparison voltage VC is applied to a + input terminal. The amplifier circuits 10 ₁ and 10 ₂ have the same configuration, and their output sides are respectively connected to the gates of a P-channel MOS transistor (hereinafter referred to as “PMOS”) 31 and an N-channel MOS transistor (hereinafter referred to as “NMOS”) 32. It is connected. The source of the PMOS 31 is supplied with the power supply voltage VDD, and the drain is connected to the output node NO. The drain of the NMOS 32 is connected to the output node NO, and the source is connected to the ground potential GND.

また、増幅回路１０₁，１０₂には、内部で一定の電流を発生するための定電流制御信号ＣＳが与えられている。更に、増幅回路１０₁，１０₂には、発振状態とならずに安定した動作が行われるように、出力ノードＮＯからそれぞれ位相補償用のコンデンサ３３，３４を介して、位相補償信号ＰＳが与えられるようになっている。 The amplifier circuits 10 ₁ and 10 ₂ are given a constant current control signal CS for generating a constant current inside. Further, the phase compensation signal PS is given to the amplifier circuits 10 ₁ and 10 ₂ from the output node NO via the phase compensation capacitors 33 and 34 so that a stable operation is performed without being in an oscillation state. It is supposed to be.

電源電圧ＶＤＤと出力ノードＮＯの間には、例えば平均負荷電流の１／２程度の一定電流を流すように設定された定電流回路４０が接続されている。また、出力ノードＮＯと接地電位ＧＮＤの間には、電圧平滑用のコンデンサ３５が接続されている。 Between the power supply voltage VDD and the output node NO, for example, a constant current circuit 40 set so as to flow a constant current of about ½ of the average load current is connected. A voltage smoothing capacitor 35 is connected between the output node NO and the ground potential GND.

更に、出力ノードＮＯと接地電位ＧＮＤの間には、抵抗３６，３７による分圧回路が接続され、この分圧回路で生成された比較電圧ＶＣが、増幅回路１０₁，１０₂の＋入力端子に与えられるようになっている。そして、出力ノードＮＯから、図示しない負荷回路に対して、所望の一定電圧に調整された電圧ＶREG が出力されるようになっている。 Further, a voltage dividing circuit by resistors 36 and 37 is connected between the output node NO and the ground potential GND, and the comparison voltage VC generated by this voltage dividing circuit is the + input terminal of the amplifier circuits 10 ₁ and 10 _2. Is to be given to. A voltage VREG adjusted to a desired constant voltage is output from the output node NO to a load circuit (not shown).

図４（ａ），（ｂ）は、図１中の増幅回路と定電流回路の一例を示す回路図である。
この増幅回路は、図４（ａ）に示すように、差動入力部を構成するＰＭＯＳ１１，１２を有しており、これらのＰＭＯＳ１１，１２のゲートに、それぞれ基準電圧ＶＲと比較電圧ＶＣが与えられるようになっている。ＰＭＯＳ１１，１２のソースは、共通接続されてＰＭＯＳ１３を介して電源電圧ＶＤＤに接続されている。ＰＭＯＳ１３のゲートには定電流制御信号ＣＳが与えられ、このＰＭＯＳ１３を介して一定の電流が、ＰＭＯＳ１１，１２に供給されるようになっている。ＰＭＯＳ１１，１２のドレインは、それぞれ順方向にダイオード接続されたＮＭＯＳ１４，１５を介して接地電位ＧＮＤに接続されている。 4A and 4B are circuit diagrams illustrating an example of the amplifier circuit and the constant current circuit in FIG.
As shown in FIG. 4A, the amplifier circuit includes PMOSs 11 and 12 constituting a differential input unit, and a reference voltage VR and a comparison voltage VC are applied to the gates of the PMOSs 11 and 12, respectively. It is supposed to be. The sources of the PMOSs 11 and 12 are connected in common and connected to the power supply voltage VDD via the PMOS 13. A constant current control signal CS is given to the gate of the PMOS 13, and a constant current is supplied to the PMOSs 11 and 12 through the PMOS 13. The drains of the PMOSs 11 and 12 are connected to the ground potential GND through NMOSs 14 and 15 that are diode-connected in the forward direction, respectively.

更に、この増幅回路は、定電流制御信号ＣＳに基づいて一定の電流を流すように構成されたＰＭＯＳ１６を有しており、このＰＭＯＳ１６のソースが電源電圧ＶＤＤに、ドレインがノードＮ１１に接続されている。ノードＮ１１には、ＮＭＯＳ１７のドレインとゲートが接続され、このＮＭＯＳ１７のソースがＮＭＯＳ１８のドレインとゲートに接続されている。そして、ＮＭＯＳ１８のソースは、接地電位ＧＮＤに接続されている。 The amplifier circuit further includes a PMOS 16 configured to flow a constant current based on the constant current control signal CS. The source of the PMOS 16 is connected to the power supply voltage VDD, and the drain is connected to the node N11. Yes. The node N11 is connected to the drain and gate of the NMOS 17, and the source of the NMOS 17 is connected to the drain and gate of the NMOS 18. The source of the NMOS 18 is connected to the ground potential GND.

ノードＮ１１には、ＮＭＯＳ１９のゲートが接続され、このＮＭＯＳ１９のソースは、ＮＭＯＳ２０を介して接地電位ＧＮＤに接続されている。また、ＮＭＯＳ２０のゲートは、ＮＭＯＳ１４のゲートと共にこのＮＭＯＳ１４のドレインに接続され、ここに位相補償信号ＰＳが与えられるようになっている。ＮＭＯＳ１９のドレインは、ＰＭＯＳ２１のドレインとゲートに接続され、このＰＭＯＳ２１のソースが電源電圧ＶＤＤに接続されている。 The node N11 is connected to the gate of the NMOS 19, and the source of the NMOS 19 is connected to the ground potential GND through the NMOS 20. The gate of the NMOS 20 is connected to the drain of the NMOS 14 together with the gate of the NMOS 14 so that the phase compensation signal PS is supplied thereto. The drain of the NMOS 19 is connected to the drain and gate of the PMOS 21, and the source of the PMOS 21 is connected to the power supply voltage VDD.

更に、ノードＮ１１には、ＮＭＯＳ２２のゲートが接続され、このＮＭＯＳ２２のソースは、ＮＭＯＳ２３を介して接地電位ＧＮＤに接続されている。また、ＮＭＯＳ２３のゲートは、ＮＭＯＳ１５のゲートと共にこのＮＭＯＳ１５のドレインに接続されている。ＮＭＯＳ２２のドレインは、ＰＭＯＳ２４のドレインに接続され、このＰＭＯＳ２４のソースとゲートが、それぞれ電源電圧ＶＤＤとＰＭＯＳ２１のドレインに接続されている。 Further, the gate of the NMOS 22 is connected to the node N11, and the source of the NMOS 22 is connected to the ground potential GND via the NMOS 23. The gate of the NMOS 23 is connected to the drain of the NMOS 15 together with the gate of the NMOS 15. The drain of the NMOS 22 is connected to the drain of the PMOS 24, and the source and gate of the PMOS 24 are connected to the power supply voltage VDD and the drain of the PMOS 21, respectively.

このような増幅回路では、差動入力部のＰＭＯＳ１１，１２に入力される基準電圧ＶＲと比較電圧ＶＣの差の電圧が増幅され、ＮＭＯＳ２２とＰＭＯＳ２４のドレインの接続点から出力電圧ＶＯが出力されるようになっている。 In such an amplifier circuit, the difference voltage between the reference voltage VR and the comparison voltage VC input to the PMOSs 11 and 12 of the differential input unit is amplified, and the output voltage VO is output from the connection point between the drains of the NMOS 22 and the PMOS 24. It is like that.

一方、定電流回路は、図３（ｂ）に示すように、定電流制御信号ＣＳに基づいて一定の電流を流すように構成されたＰＭＯＳ４１を有しており、このＰＭＯＳ４１のソースが電源電圧ＶＤＤに、ドレインがＮＭＯＳ４２のドレインとゲートに接続されている。ＮＭＯＳ４２のソースは接地電位ＧＮＤに接続されている。 On the other hand, as shown in FIG. 3B, the constant current circuit has a PMOS 41 configured to flow a constant current based on a constant current control signal CS, and the source of the PMOS 41 is connected to the power supply voltage VDD. Further, the drain is connected to the drain and gate of the NMOS 42. The source of the NMOS 42 is connected to the ground potential GND.

また、ＮＭＯＳ４２のドレインには、このＮＭＯＳ４２に対して電流ミラー回路を構成するＮＭＯＳ４３のゲートが接続されている。ＮＭＯＳ４３のソースは接地電位ＧＮＤに接続され、ドレインはＰＭＯＳ４４のドレインとゲートに接続されている。ＰＭＯＳ４４のソースは電源電圧ＶＤＤに接続されている。 The drain of the NMOS 42 is connected to the gate of an NMOS 43 that forms a current mirror circuit with respect to the NMOS 42. The source of the NMOS 43 is connected to the ground potential GND, and the drain is connected to the drain and gate of the PMOS 44. The source of the PMOS 44 is connected to the power supply voltage VDD.

更に、ＰＭＯＳ４４のドレインには、このＰＭＯＳ４４に対して電流ミラー回路を構成するＰＭＯＳ４５のゲートが接続されている。ＰＭＯＳ４５のソースは電源電圧ＶＤＤに接続され、ドレインは電圧レギュレータの出力ノードＮＯに接続されるようになっている。 Further, the gate of a PMOS 45 constituting a current mirror circuit is connected to the drain of the PMOS 44. The source of the PMOS 45 is connected to the power supply voltage VDD, and the drain is connected to the output node NO of the voltage regulator.

このような定電流回路では、各トランジスタのゲート幅とゲート長のディメンジョンを所定の比率になるように構成することにより、所望の一定電流を出力ノードＮＯに供給するようになっている。例えば、定電流制御信号ＣＳに基づいてＰＭＯＳ４１及びＮＭＯＳ４２に５０μＡの電流が流れると、このＮＭＯＳ４２に流れる電流に比例してＮＭＯＳ４３には５００μＡの電流が流れる。これにより、ＰＭＯＳ４４にも５００μＡの電流が流れ、このＰＭＯＳ４４に流れる電流に比例して、ＮＭＯＳ４５には５ｍＡの電流が流れる。そして、出力ノードＮＯに５ｍＡの一定電流が供給される。 In such a constant current circuit, a desired constant current is supplied to the output node NO by configuring the gate width and gate length dimensions of each transistor at a predetermined ratio. For example, when a current of 50 μA flows through the PMOS 41 and the NMOS 42 based on the constant current control signal CS, a current of 500 μA flows through the NMOS 43 in proportion to the current flowing through the NMOS 42. As a result, a current of 500 μA flows through the PMOS 44, and a current of 5 mA flows through the NMOS 45 in proportion to the current flowing through the PMOS 44. Then, a constant current of 5 mA is supplied to the output node NO.

次に、図１の動作を説明する。
まず、出力ノードＮＯに、例えば所要の電圧ＶREG が３Ｖで、負荷電流が０〜１０ｍＡの範囲で変化する図示しない負荷回路が接続される。 Next, the operation of FIG. 1 will be described.
First, a load circuit (not shown) whose required voltage VREG is 3 V and whose load current changes in the range of 0 to 10 mA is connected to the output node NO.

そして、外部から、例えば５Ｖの電源電圧ＶＤＤが供給され、安定した基準電圧ＶＲと定電流制御信号ＣＳが与えられると、定電流回路４０を介して例えば５ｍＡの一定電流が出力ノードＮＯに供給される。 When a power supply voltage VDD of, for example, 5 V is supplied from the outside and a stable reference voltage VR and a constant current control signal CS are applied, a constant current of, for example, 5 mA is supplied to the output node NO via the constant current circuit 40. The

これと同時に、増幅回路１０₁の出力電圧ＶＯ１によって、定電流回路４０に並列に接続された電流源であるＰＭＯＳ３１のゲートが制御される。また、増幅回路１０₂の出力電圧ＶＯ２によって、負荷回路に並列に接続されたＮＭＯＳ３２のゲートが制御される。 At the same time, the output voltage VO1 of the amplification circuit 10 _1, a gate of the PMOS31 is a current source connected in parallel to the constant current circuit 40 is controlled. Further, the output voltage VO2 of the amplification circuit 10 _2, the gate of NMOS32 connected in parallel with the load circuit is controlled.

増幅回路１０₁，１０₂の入力側には、出力ノードＮＯの電圧が抵抗３６，３７で分圧され、比較電圧ＶＣとして与えられると共に、この出力ノードＮＯが所要の電圧ＶREG となるように設定された基準電圧ＶＲが与えられている。 _On the input side of the amplifier circuits 10 ₁ and 10 ₂ , the voltage of the output node NO is divided by the resistors 36 and 37 and given as the comparison voltage VC, and the output node NO is set to the required voltage VREG. The reference voltage VR is given.

これにより、出力ノードＮＯが電圧ＶREG となった状態で、増幅回路１０₁の出力電圧ＶＯ１と、増幅回路１０₂の出力電圧ＶＯ２が安定し、安定した一定の電圧ＶREG が出力される。 Thus, when the output node NO becomes voltage VREG, the output voltage VO1 of the amplification circuit 10 _1, the output voltage VO2 of the amplification circuit 10 ₂ is stabilized, a stable constant voltage VREG is outputted.

例えば、負荷電流が１０ｍＡの場合、定電流回路４０を介して５ｍＡが供給され、ＰＭＯＳ３１を介して不足分の５ｍＡが供給される。そして、ＮＭＯＳ３２はオフ状態となる。 For example, when the load current is 10 mA, 5 mA is supplied via the constant current circuit 40, and a shortage of 5 mA is supplied via the PMOS 31. Then, the NMOS 32 is turned off.

また、負荷電流が１ｍＡの場合、ＰＭＯＳ３１はオフ状態となり、定電流回路４０から出力ノードＮＯに供給された５ｍＡの内、１ｍＡが負荷回路に供給され、余剰分の４ｍＡはＮＭＯＳ３２を介して接地電位ＧＮＤに流れる。 Further, when the load current is 1 mA, the PMOS 31 is turned off, 1 mA out of 5 mA supplied from the constant current circuit 40 to the output node NO is supplied to the load circuit, and the surplus 4 mA is grounded via the NMOS 32. It flows to GND.

以上のように、この実施例１の電圧レギュレータは、定電流回路４０に並列にＰＭＯＳ３１を設けると共に、負荷回路に並列にＮＭＯＳ３２を設け、出力ノードＮＯが電圧ＶREG となるように、これらのＰＭＯＳ３１とＮＭＯＳ３２を制御するように構成している。 As described above, in the voltage regulator of the first embodiment, the PMOS 31 is provided in parallel to the constant current circuit 40, the NMOS 32 is provided in parallel to the load circuit, and the PMOS 31 and the output node NO are set to the voltage VREG. The NMOS 32 is configured to be controlled.

これにより、負荷回路に流れる負荷電流が定電流回路４０の能力を越えない限り、電源電圧ＶＤＤから供給される電流が一定値となるので、電源電流波形のモニタによる負荷回路の内部状態の解析が不可能になる。 As a result, unless the load current flowing through the load circuit exceeds the capacity of the constant current circuit 40, the current supplied from the power supply voltage VDD becomes a constant value. Therefore, the internal state of the load circuit can be analyzed by monitoring the power supply current waveform. It becomes impossible.

また、負荷電流が定電流回路４０の能力を越えたときには、その不足分だけをＰＭＯＳ３１から供給するので、電源電圧ＶＤＤから供給される電流の変動は少なく、負荷回路の内部状態の解析は非常に困難である。 Further, when the load current exceeds the capacity of the constant current circuit 40, only the shortage is supplied from the PMOS 31, so the fluctuation of the current supplied from the power supply voltage VDD is small, and the analysis of the internal state of the load circuit is very much. Have difficulty.

従って、定電流回路４０の電流を適切な値に設定することにより、消費電力をほとんど増加させず、かつ負荷回路の動作解析が困難な電圧レギュレータが得られる。 Therefore, by setting the current of the constant current circuit 40 to an appropriate value, it is possible to obtain a voltage regulator that hardly increases power consumption and is difficult to analyze the operation of the load circuit.

図５は、本発明の実施例２を示す電圧レギュレータの構成図であり、図１中の要素と共通の要素には共通の符号が付されている。 FIG. 5 is a configuration diagram of a voltage regulator showing Embodiment 2 of the present invention, and elements common to those in FIG. 1 are denoted by common reference numerals.

この電圧レギュレータは、図１中の出力ノードＮＯと接地電位ＧＮＤ間に直列接続された抵抗３６，３７の間に、抵抗３８を挿入したものである。この抵抗３６，３８の値の合計は、図１中の抵抗３６の値と同じ値に設定されている。抵抗３６，３８の接続箇所の比較電圧ＶＣ１を増幅回路１０₁の＋入力端子に与え、抵抗３８，３７の接続箇所の比較電圧ＶＣ２を増幅回路１０₂の＋入力端子に与えるように構成している。 In this voltage regulator, a resistor 38 is inserted between resistors 36 and 37 connected in series between the output node NO and the ground potential GND in FIG. The sum of the values of the resistors 36 and 38 is set to the same value as the value of the resistor 36 in FIG. It gives a comparison voltage VC1 of the connection point of the resistors 36 and 38 to the amplifier circuit 10 ₁ of the positive input terminal, configured to to provide a comparison voltage VC2 connection points of the resistors 38 and 37 to the + input terminal of the amplifier circuit 10 ₂ Yes.

抵抗３８の値は、増幅回路１０₁，１０₂のオフセットのばらつき電圧以上の電位差を、これらの増幅回路１０₁，１０₂の＋入力端子に与えることができる値に設定されている。なお、抵抗３６，３８，３７の抵抗比は、出力ノードＮＯの電圧ＶREG に対し、比較電圧ＶＣ２が基準電圧ＶＲのレベルと等しくなるような分圧比が設定される。即ち、抵抗３６，３８，３７の値をそれぞれＲ36，Ｒ38，Ｒ37とすると、次式のようになる。
ＶＲ＝ＶREG ×Ｒ37／（（Ｒ36＋Ｒ38）＋Ｒ37） The value of the resistor 38, the variations in voltage or potential difference of the amplifier circuit 10 _1, 10 ₂ of the offset is set to a value that can be given to these amplification circuits 10 _1, 10 ₂ of the + input terminal. The resistance ratio of the resistors 36, 38 and 37 is set such that the comparison voltage VC2 is equal to the level of the reference voltage VR with respect to the voltage VREG of the output node NO. That is, when the values of the resistors 36, 38, and 37 are R36, R38, and R37, respectively, the following equation is obtained.
VR = VREG × R37 / ((R36 + R38) + R37)

また、増幅回路１０₂の駆動能力は、増幅回路１０₂よりも大きく設定されている。その他の構成は、図１と同様である。 The driving capability of the amplifier circuit 10 ₂ is set to be larger than the amplifier circuit 10 _2. Other configurations are the same as those in FIG.

次に動作を説明する。
まず、電源電圧ＤＶＶが供給され、基準電圧ＶＲ、定電流制御信号ＣＳ、定電流回路４０が安定すると、増幅回路１０₁の出力電圧ＶＯ１は、比較電圧ＶＣ１が基準電圧ＶＲと同レベルになるように、電流源であるＰＭＯＳ３１のゲートを制御しようとする。また、増幅回路１０₂の出力電圧ＶＯ２は、比較電圧ＶＣ２が基準電圧ＶＲと同レベルになるように、ＮＭＯＳ３２のゲートを制御する。 Next, the operation will be described.
First, the power supply voltage DVV is supplied, the reference voltage VR, the constant current control signal CS, the constant current circuit 40 are stabilized, the output voltage VO1 of the amplification circuit 10 _1, so that the comparison voltage VC1 becomes the same level as the reference voltage VR In addition, an attempt is made to control the gate of the PMOS 31 which is a current source. Further, the output voltage VO2 of the amplification circuit 10 _2, the comparison voltage VC2 is such that the same level as the reference voltage VR, controls the gate of the NMOS 32.

この時、増幅回路１０₁は、増幅回路１０₂よりも駆動能力があるため、比較電圧ＶＣ２が基準電圧ＶＲと同レベルになる。そして、抵抗３８を設けたことにより、比較電圧ＶＣ１は基準電圧ＶＲに対して若干高いレベルになる。従って、電圧ＶREG は、増幅回路１０₂及びＮＭＯＳ３２によって一定の電圧になり、内部電圧として内部に供給されるようになる。 At this time, since the amplifier circuit 10 ₁ has a driving capability more than that of the amplifier circuit 10 ₂ , the comparison voltage VC2 becomes the same level as the reference voltage VR. Since the resistor 38 is provided, the comparison voltage VC1 is slightly higher than the reference voltage VR. Therefore, the voltage VREG becomes constant voltage by the amplification circuit 10 ₂ and the NMOS 32, will be supplied to the internal as internal voltage.

比較電圧ＶＣ１は、基準電圧ＶＲよりも高いため、増幅回路１０₁の出力電圧ＶＯ１は“Ｈ”レベルであり、電流源であるＰＭＯＳ３１は“ＯＦＦ”状態である。即ち、通常では、内部への電流供給は定電流回路４０のみから行われることになる。 The comparison voltage VC1 is higher than the reference voltage VR, the output voltage VO1 of the amplification circuit 10 ₁ is "H" level, a current source PMOS31 is "OFF" state. That is, normally, the current supply to the inside is performed only from the constant current circuit 40.

内部回路の電流消費が定電流回路４０の供給能力を越えると、電圧ＶREG は徐々に下がり、そのうちに比較電圧ＶＣ１は基準電圧ＶＲに近付く。比較電圧ＶＣ１が基準電圧ＶＲを下回ると、増幅回路１０₁の出力電圧ＶＯ１は低下し、電流源であるＰＭＯＳ３１を“ＯＮ”にさせ、比較電圧ＶＣ１を上げようとする。即ち、内部回路の電流消費が定電流回路４０の供給能力を越えた場合は、２つの増幅回路１０₁，１０₂、ＰＭＯＳ３１及びＮＭＯＳ３２によって、出力ノードＮＯの電圧ＶREG が制御される。 When the current consumption of the internal circuit exceeds the supply capability of the constant current circuit 40, the voltage VREG gradually decreases, and the comparison voltage VC1 approaches the reference voltage VR. When the comparison voltage VC1 is lower than the reference voltage VR, the output voltage VO1 of the amplification circuit 10 ₁ is reduced, the PMOS31 is a current source is in "ON", to attempt to increase the comparison voltage VC1. That is, when the current consumption of the internal circuit exceeds the supply capability of the constant current circuit 40, the voltage VREG of the output node NO is controlled by the two amplifier circuits 10 ₁ and 10 ₂ , the PMOS 31 and the NMOS 32.

以上のように、この実施例２の電圧レギュレータは、増幅回路１０₁に与える比較電圧ＶＣ１を、増幅回路１０₂に与える比較電圧ＶＣ２よりも高くなるように設定している。これにより、ＰＭＯＳ３１よりもＮＭＯＳ３２の制御が優先され、内部回路への電流供給は定電流回路４０から供給される。従って、定電流回路４０の供給能力を越えた時にのみ、ＰＭＯＳ３１から電流が供給されるので、内部電流消費のモニタが困難になり、更にセキュリティ対策の効果が大きくなるという利点がある。 As described above, the voltage regulator of the second embodiment, the comparison voltage VC1 applied to the amplifier circuit 10 ₁ is set to be higher than the comparison voltage VC2 applied to the amplification circuit 10 _2. Thereby, the control of the NMOS 32 is prioritized over the PMOS 31, and the current supply to the internal circuit is supplied from the constant current circuit 40. Accordingly, since the current is supplied from the PMOS 31 only when the supply capacity of the constant current circuit 40 is exceeded, there is an advantage that monitoring of the internal current consumption becomes difficult and the effect of security measures is further increased.

図６は、本発明の実施例３を示す電圧レギュレータの構成図であり、図５中の要素と共通の要素には共通の符号が付されている。 FIG. 6 is a configuration diagram of a voltage regulator showing a third embodiment of the present invention. Elements common to those in FIG. 5 are denoted by common reference numerals.

この電圧レギュレータは、図５中の増幅回路１０₂に代えて、制御信号Ｓ１によって動作が制御される増幅回路１０Ａを設けている。また、定電流回路４０に直列に、制御信号Ｓ１によってオン／オフ制御されるスイッチ用のＰＭＯＳ５１を設けると共に、増幅回路１０Ａの出力側と接地電位ＧＮＤの間に、この制御信号Ｓ１によってオン／オフ制御されるスイッチ用のＮＭＯＳ５２を設けている。その他の構成は、図５と同様である。 The voltage regulator in place of the amplifier circuit 10 ₂ in FIG. 5, the operation by the control signal S1 is provided an amplifier circuit 10A is controlled. Further, a switching PMOS 51 that is turned on / off by a control signal S1 is provided in series with the constant current circuit 40, and is turned on / off by the control signal S1 between the output side of the amplifier circuit 10A and the ground potential GND. An NMOS 52 for switching to be controlled is provided. Other configurations are the same as those in FIG.

図７は、図６中の増幅回路１０Ａの一例を示す回路図であり、図４（ａ）中の要素と共通の要素には共通の符号が付されている。 FIG. 7 is a circuit diagram showing an example of the amplifier circuit 10A in FIG. 6. Elements common to the elements in FIG. 4A are denoted by common reference numerals.

この増幅回路１０Ａは、図４（ａ）の増幅回路に、ＮＭＯＳ２５、ＰＭＯＳ２６，２７、及びインバータ２８を追加したものである。 This amplifier circuit 10A is obtained by adding an NMOS 25, PMOSs 26 and 27, and an inverter 28 to the amplifier circuit of FIG.

ＮＭＯＳ２５は、ノードＮ１１と接地電位ＧＮＤの間に接続され、制御信号Ｓ１によってゲートが制御されるようになっている。ＰＭＯＳ２６は、ＰＭＯＳ１１，１２のソースとＰＭＯＳ１３のドレインの間に挿入され、制御信号Ｓ１によってゲートが制御されるようになっている。また、ＰＭＯＳ２７は、ＰＭＯＳ２４のゲートとソースの間に接続され、制御信号Ｓ１をインバータ２８で反転した信号によってゲートが制御されるようになっている。 The NMOS 25 is connected between the node N11 and the ground potential GND, and its gate is controlled by the control signal S1. The PMOS 26 is inserted between the sources of the PMOSs 11 and 12 and the drain of the PMOS 13, and the gate is controlled by the control signal S1. The PMOS 27 is connected between the gate and the source of the PMOS 24, and the gate is controlled by a signal obtained by inverting the control signal S1 by the inverter 28.

次に動作を説明する。
制御信号Ｓ１がレベル“Ｌ”のとき、ＰＭＯＳ５１はオン、ＮＭＯＳ５２はオフとなる。また、増幅回路１０Ａでは、ＮＭＯＳ２５とＰＭＯＳ２７がオフとなり、ＰＭＯＳ２６はオンとなる。従って、制御信号Ｓ１が“Ｌ”のときの図６の電圧レギュレータの動作は、図５の電圧レギュレータと同じである。 Next, the operation will be described.
When the control signal S1 is at the level “L”, the PMOS 51 is turned on and the NMOS 52 is turned off. In the amplifier circuit 10A, the NMOS 25 and the PMOS 27 are turned off, and the PMOS 26 is turned on. Therefore, the operation of the voltage regulator of FIG. 6 when the control signal S1 is “L” is the same as the voltage regulator of FIG.

一方、制御信号Ｓ１がレベル“Ｈ”のとき、ＰＭＯＳ５１はオフ、ＮＭＯＳ５２はオンとなる。これにより、定電流回路４０が切り離されると共に、増幅回路１０Ａの出力側が“Ｌ”に固定されてＮＭＯＳ３２がオフとなる。また、増幅回路１０Ａでは、ＮＭＯＳ２５とＰＭＯＳ２７がオンとなり、ＰＭＯＳ２６はオフとなり、この増幅回路１０Ａ内のほとんどの電流経路がカットオフされる。 On the other hand, when the control signal S1 is at the level “H”, the PMOS 51 is turned off and the NMOS 52 is turned on. As a result, the constant current circuit 40 is disconnected, the output side of the amplifier circuit 10A is fixed to “L”, and the NMOS 32 is turned off. In the amplifier circuit 10A, the NMOS 25 and the PMOS 27 are turned on, the PMOS 26 is turned off, and most current paths in the amplifier circuit 10A are cut off.

従って、制御信号Ｓ１が“Ｈ”のとき、この電源レギュレータは、図３（ａ）の従来のシリーズ型の電源レギュレータと同様の構成となる。 Therefore, when the control signal S1 is “H”, the power supply regulator has the same configuration as the conventional series-type power supply regulator of FIG.

以上のように、この実施例３の電源レギュレータは、制御信号Ｓ１に応じて、定電流回路４０を切り離すためのＰＭＯＳ５１と、出力ノードＮＯに並列に接続されたＮＭＯＳ３２をオフ状態にするためのＮＭＯＳ５２を有すると共に、この制御信号Ｓ１によってほとんどの動作が停止される増幅回路１０Ａを有している。このため、実施例２と同様の利点に加えて、セキュリティ上問題とならない動作状態の場合には、制御信号Ｓ１を“Ｈ”に設定することにより、シリーズ型の電源レギュレータを構成することが可能になり、更に消費電力を削減することができるという利点がある。 As described above, according to the control signal S1, the power regulator of the third embodiment includes the PMOS 51 for disconnecting the constant current circuit 40 and the NMOS 52 for turning off the NMOS 32 connected in parallel to the output node NO. And an amplifier circuit 10A in which most operations are stopped by the control signal S1. For this reason, in addition to the same advantages as those of the second embodiment, in the case of an operation state that does not cause a security problem, a series type power supply regulator can be configured by setting the control signal S1 to “H”. There is an advantage that power consumption can be further reduced.

図８は、本発明の実施例４を示す電圧レギュレータの構成図であり、図６中の要素と共通の要素には共通の符号が付されている。 FIG. 8 is a configuration diagram of a voltage regulator showing a fourth embodiment of the present invention. Elements common to those in FIG. 6 are denoted by common reference numerals.

この電圧レギュレータは、図６中の増幅回路１０₁に代えて、待機信号ＳＡによって動作が制御される増幅回路１０Ｂを設けている。また、待機信号ＳＡと制御信号ＳＢの論理和を取るための論理和ゲート（以下、「ＯＲ」という）５３を設け、このＯＲ５３の出力信号によって増幅回路１０Ａ、ＰＭＯＳ５１及びＮＭＯＳ５２を制御するようにしている。その他の構成は、図６と同様である。 The voltage regulator in place of the amplifier circuit 10 ₁ in FIG. 6, is provided an amplifier circuit 10B whose operation is controlled by standby signal SA. Further, a logical sum gate (hereinafter referred to as “OR”) 53 for taking the logical sum of the standby signal SA and the control signal SB is provided, and the amplifier circuit 10A, PMOS 51 and NMOS 52 are controlled by the output signal of the OR 53. Yes. Other configurations are the same as those in FIG.

図９は、図８中の増幅回路１０Ｂの一例を示す回路図であり、図４（ａ）中の要素と共通の要素には共通の符号が付されている。 FIG. 9 is a circuit diagram showing an example of the amplifier circuit 10B in FIG. 8. Elements common to those in FIG. 4A are denoted by common reference numerals.

この増幅回路１０Ｂは、図４（ａ）の増幅回路に、直列接続されたＰＭＯＳ２９ａ，２９ｂを追加すると共に、ＰＭＯＳ１３に代えて電流容量の少ないＰＭＯＳ１３ａを設けたものである。ＰＭＯＳ１３ａのゲート幅は、増幅回路１０ＢによってＰＭＯＳ３１を駆動できる最小の寸法に設定され、このＰＭＯＳ１３ａとＰＭＯＳ２９ａのゲート幅の合計が、ＭＯＳ１３のゲート幅に等しくなるように構成されている。 The amplifier circuit 10B is obtained by adding PMOSs 29a and 29b connected in series to the amplifier circuit of FIG. 4A and replacing the PMOS 13 with a PMOS 13a having a small current capacity. The gate width of the PMOS 13a is set to the minimum dimension that can drive the PMOS 31 by the amplifier circuit 10B, and the total gate width of the PMOS 13a and the PMOS 29a is configured to be equal to the gate width of the MOS 13.

ＰＭＯＳ２９ａのソースは電源電圧ＶＤＤに接続され、ドレインはＰＭＯＳ２９ｂのソースに接続されている。更に、ＰＭＯＳ２９ｂのドレインは、ＰＭＯＳ１３ａのドレインに接続されている。そして、ＰＭＯＳ２９ａ，２９ｂのゲートには、定電流制御信号ＣＳと制御信号ＳＡがそれぞれ与えられるようになっている。その他の構成は、図４（ａ）と同様である。 The source of the PMOS 29a is connected to the power supply voltage VDD, and the drain is connected to the source of the PMOS 29b. Further, the drain of the PMOS 29b is connected to the drain of the PMOS 13a. The constant current control signal CS and the control signal SA are supplied to the gates of the PMOSs 29a and 29b, respectively. Other configurations are the same as those in FIG.

次に動作を説明する。
待機信号ＳＡと制御信号ＳＢが共に“Ｌ”のとき、ＰＭＯＳ５１はオン、ＮＭＯＳ５２はオフとなる。また、増幅回路１０Ａでは、ＮＭＯＳ２５とＰＭＯＳ２７がオフとなり、ＰＭＯＳ２６はオンとなる。更に、増幅回路１０Ｂでは、ＰＭＯＳ２９ｂがオンとなり、２つのＰＭＯＳ１３ａ，２９ａが並列に接続される。従って、待機信号ＡＳと制御信号ＳＢが“Ｌ”のときの図８の電圧レギュレータの動作は、図５の電圧レギュレータと同じである。 Next, the operation will be described.
When both the standby signal SA and the control signal SB are “L”, the PMOS 51 is on and the NMOS 52 is off. In the amplifier circuit 10A, the NMOS 25 and the PMOS 27 are turned off, and the PMOS 26 is turned on. Further, in the amplifier circuit 10B, the PMOS 29b is turned on, and the two PMOSs 13a and 29a are connected in parallel. Therefore, the operation of the voltage regulator of FIG. 8 when the standby signal AS and the control signal SB are “L” is the same as the voltage regulator of FIG.

待機信号ＳＡが“Ｌ”で、制御信号ＳＢが“Ｈ”のとき、ＰＭＯＳ５１はオフとなり、ＮＭＯＳ５２はオンとなる。これにより、定電流回路４０が切り離されると共に、増幅回路１０Ａの出力側が“Ｌ”に固定されてＮＭＯＳ３２がオフとなる。また、増幅回路１０Ａでは、ＮＭＯＳ２５とＰＭＯＳ２７がオンとなり、ＰＭＯＳ２６はオフとなり、この増幅回路１０Ａ内のほとんどの電流経路がカットオフされる。更に、増幅回路１０Ｂでは、ＰＭＯＳ２９ｂがオンとなり、２つのＰＭＯＳ１３ａ，２９ａが並列に接続される。従って、待機信号が“Ｌ”で制御信号ＳＢが“Ｈ”のとき、この電源レギュレータは、図３（ａ）の従来のシリーズ型の電源レギュレータと同様の構成となる。 When the standby signal SA is “L” and the control signal SB is “H”, the PMOS 51 is turned off and the NMOS 52 is turned on. As a result, the constant current circuit 40 is disconnected, the output side of the amplifier circuit 10A is fixed to “L”, and the NMOS 32 is turned off. In the amplifier circuit 10A, the NMOS 25 and the PMOS 27 are turned on, the PMOS 26 is turned off, and most current paths in the amplifier circuit 10A are cut off. Further, in the amplifier circuit 10B, the PMOS 29b is turned on, and the two PMOSs 13a and 29a are connected in parallel. Therefore, when the standby signal is “L” and the control signal SB is “H”, the power supply regulator has the same configuration as the conventional series-type power supply regulator of FIG.

待機信号ＳＡが“Ｈ”のときは、制御信号ＳＢのレベルに関係なく、ＰＭＯＳ５１はオフ、ＮＭＯＳ５２はオンとなる。これにより、定電流回路４０が切り離されると共に、増幅回路１０Ａの出力側が“Ｌ”に固定されてＮＭＯＳ３２がオフとなる。また、増幅回路１０Ａでは、ＮＭＯＳ２５とＰＭＯＳ２７がオンとなり、ＰＭＯＳ２６はオフとなり、この増幅回路１０Ａ内のほとんどの電流経路がカットオフされる。一方、増幅回路１０Ｂでは、ＰＭＯＳ２９ｂがオフとなり、ＰＭＯＳ１３ｂが切り離される、これにより、増幅回路１０ＢのＰＭＯＳ３１に対する駆動能力が低下すると共に、この増幅回路１０Ｂの消費電力が低減する。従って、制御信号ＳＡが“Ｌ”のとき、この電源レギュレータは、低消費電力モードのシリーズ型の構成となる。 When the standby signal SA is “H”, the PMOS 51 is turned off and the NMOS 52 is turned on regardless of the level of the control signal SB. As a result, the constant current circuit 40 is disconnected, the output side of the amplifier circuit 10A is fixed to “L”, and the NMOS 32 is turned off. In the amplifier circuit 10A, the NMOS 25 and the PMOS 27 are turned on, the PMOS 26 is turned off, and most current paths in the amplifier circuit 10A are cut off. On the other hand, in the amplifier circuit 10B, the PMOS 29b is turned off and the PMOS 13b is disconnected. As a result, the driving capability of the amplifier circuit 10B with respect to the PMOS 31 is reduced, and the power consumption of the amplifier circuit 10B is reduced. Therefore, when the control signal SA is “L”, the power supply regulator has a series configuration in the low power consumption mode.

以上のように、この実施例４の電源レギュレータは、待機信号ＳＡに応じて、低消費電力モードとなるように構成された増幅回路１０Ｂを有している。これにより、待機信号ＳＡと制御信号ＳＢにより、実施例３と同様のセキュリティを必要とする動作と、セキュリティを必要としない動作に加えて、例えば待機時に低消費電力モードの動作を行うことができるという利点がある。 As described above, the power regulator according to the fourth embodiment includes the amplifier circuit 10B configured to be in the low power consumption mode in accordance with the standby signal SA. As a result, the standby signal SA and the control signal SB can perform, for example, the operation in the low power consumption mode during standby in addition to the operation requiring security and the operation not requiring security similar to those in the third embodiment. There is an advantage.

なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。 In addition, this invention is not limited to the said Example, A various deformation | transformation is possible. Examples of this modification include the following.

（ａ）ＰＭＯＳ３１とＮＭＯＳ３２に代えて、バイポーラトランジスタを使用しても良い。 (A) Instead of the PMOS 31 and the NMOS 32, a bipolar transistor may be used.

（ｂ）増幅回路１０や定電流回路４０等の構成は、図示したものに限定されず、同様の動作が可能なものであれば、どのような回路構成のものでも適用可能である。 (B) The configurations of the amplifier circuit 10, the constant current circuit 40, and the like are not limited to those shown in the drawings, and any circuit configuration is applicable as long as the same operation is possible.

（ｃ）位相補償用のコンデンサ３３，３４の接続箇所は、図示した箇所に限定されず、位相補償によって増幅回路が発振状態となることを防止することができれば良い。 (C) The connection location of the phase compensation capacitors 33 and 34 is not limited to the illustrated location, and it is only necessary to prevent the amplifier circuit from being in an oscillation state by the phase compensation.

（ｄ）図６及び図８中のＮＭＯＳ５２に代えて、出力ノードＮＯとＮＭＯＳ３２の間にＰＭＯＳを設け、このＰＭＯＳをＰＭＯＳ５１と同じように制御信号Ｓ１でオン／オフ制御するようにしても良い。 (D) Instead of the NMOS 52 in FIGS. 6 and 8, a PMOS may be provided between the output node NO and the NMOS 32, and this PMOS may be on / off controlled by the control signal S <b> 1 like the PMOS 51.

（ｅ）図８中のＯＲ５３を省略し、待機信号ＳＡで増幅回路１０Ａ，１０Ｂを制御するようにしても良い。その場合、待機信号ＳＡによって、セキュリティを必要とする動作と、低消費電力動作の２つの動作モードの切り替えができる。 (E) The OR 53 in FIG. 8 may be omitted, and the amplifier circuits 10A and 10B may be controlled by the standby signal SA. In that case, it is possible to switch between two operation modes of the operation requiring security and the low power consumption operation by the standby signal SA.

本発明の実施例１を示す電圧レギュレータの構成図である。It is a block diagram of the voltage regulator which shows Example 1 of this invention. ＩＣカードの一例を示すシステム構成図である。It is a system configuration diagram showing an example of an IC card. 従来の電圧レギュレータの構成図である。It is a block diagram of the conventional voltage regulator. 図１中の増幅回路と定電流回路の一例を示す回路図である。FIG. 2 is a circuit diagram illustrating an example of an amplifier circuit and a constant current circuit in FIG. 1. 本発明の実施例２を示す電圧レギュレータの構成図である。It is a block diagram of the voltage regulator which shows Example 2 of this invention. 本発明の実施例３を示す電圧レギュレータの構成図である。It is a block diagram of the voltage regulator which shows Example 3 of this invention. 図６中の増幅回路１０Ａの一例を示す回路図である。FIG. 7 is a circuit diagram illustrating an example of an amplifier circuit 10A in FIG. 6. 本発明の実施例４を示す電圧レギュレータの構成図である。It is a block diagram of the voltage regulator which shows Example 4 of this invention. 図８中の増幅回路１０Ｂの一例を示す回路図である。It is a circuit diagram which shows an example of the amplifier circuit 10B in FIG.

Explanation of symbols

１０，１０Ａ，１０Ｂ増幅回路
３１，５１ＰＭＯＳ
３２，５２ＮＭＯＳ
３３〜３５コンデンサ
３６〜３８抵抗
４０定電流回路
５３ＯＲ 10, 10A, 10B Amplifier circuit 31, 51 PMOS
32,52 NMOS
33 to 35 Capacitor 36 to 38 Resistance 40 Constant current circuit 53 OR

Claims

A power supply voltage is connected between an input node and an output node given a constant current source supplying a current to said output node,
A first voltage regulator for amplifying a potential difference between a reference voltage and a first divided voltage obtained by dividing the voltage level of the output node and supplying a current from the input node to the output node ;
A second voltage regulator that amplifies a potential difference between the reference voltage and a second divided voltage obtained by dividing the voltage level of the output node and draws a current from the output node to a common potential ;
A semiconductor device comprising the semiconductor device.

Wherein one of the first and second voltage regulators, a series type voltage regulator, the other semiconductor device according to claim 1, characterized in that the shunt voltage regulator.

The first voltage regulator operates to suppress the excessive current drawing when an excessive current is drawn into the output node;
2. The semiconductor device according to claim 1, wherein the second voltage regulator operates to suppress supply of the excessive current when an excessive current is supplied to the output node.

The semiconductor device according to claim 1, wherein the first and second divided voltages are generated by dividing a voltage level of the output node.

The semiconductor device according to claim 4, wherein the first and second divided voltages are different from each other.

6. The semiconductor device according to claim 5, wherein a voltage level of the first divided voltage is higher than a voltage level of the second divided voltage.