JP3819670B2 - ダマシン配線を有する半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、配線構造または配線構造を有する半導体装置に関し、特にダマシン配線構造またはダマシン配線構造を有する半導体装置に関する。
【０００２】
【従来の技術】
従来、半導体装置の金属配線材料としては、ＡｌまたはＡｌ合金が多用されてきた。ＡｌおよびＡｌ合金は低抵抗率であり、ホトレジスト層のマスクおよびエッチャントガスを用いたパターニングが容易である。
【０００３】
近年、半導体装置の微細化および高速化により、より低抵抗率かつ高電流密度の配線材料が要求されている。このような配線材料として、Ｃｕが着目されている。ところで、Ｃｕ配線をパターニングする場合、エッチングを用いると、エッチャントおよび水分の影響でコロージョンが発生する。従って、ホトレジストマスクとエッチャントガスを用いたパターニングはＣｕ配線には不適であり、あらかじめ形成した凹部にＣｕ配線層を埋め込み、その後不要部を研磨により除去するダマシン法が用いられている。
【０００４】
下層配線と上層配線を接続するためには、層間絶縁膜中に形成したビア孔を埋め込むビア導電体が用いられる。ビア導電体と上層配線層とを別個の工程で作成すると、総処理時間が長くなる。総処理時間を短くするためには、多層配線層間のビア孔と上層配線層用の溝とに同一工程で金属を埋め込みその後研磨して凹部内にのみ金属を残すデュアルダマシン法が採用されている。
【０００５】
しかしながら、Ｃｕを用いたデュアルダマシン法においては、断線などの配線欠陥が生じている。
【０００６】
図２０（Ａ）〜（Ｄ）に従来のＣｕデュアルダマシン法により生じていた配線欠陥の例を示す。
【０００７】
図２０（Ａ）は、形成すべきＣｕ多層配線の構成例を示す。下層絶縁層１０４中に幅の狭い下層配線用溝部が形成され、この下層配線用溝部内にＣｕ下層配線１０５が形成される。例えば、バリアメタル層をスパッタリングで堆積した後、その上に銅配線層を電解メッキで形成する。下層絶縁層１０４表面上に堆積したＣｕは、化学機械研磨（ＣＭＰ）により除去される。
【０００８】
下層配線層１０５を形成した後、その上に層間絶縁膜としてＳｉＮ層１０６、ＳｉＯ2層１０７、ＳｉＮ層１１６、ＳｉＯ2層１１７を堆積する。この層間絶縁層中に、層間配線層接続用のビア孔１０８を形成し、ビア孔１０８をレジストなどにより埋め戻した後、ＳｉＯ２層１１７、ＳｉＮ層１１６を選択的に除去して幅の広い上層配線用溝が形成される。
【０００９】
上層配線用溝およびビア孔１０８を露出し、ビア導電体１０９と上層配線層１１０を同一の導電層形成工程により作成する。例えば、バリアメタル層をスパッタリングで堆積した後、その上に銅配線層を電解メッキで形成する。ＳｉＯ2層１１７表面上に堆積したＣｕは、研磨により除去される。このようにして、ビア導電体１０９および上層配線層１１０からなるデュアルダマシン配線ＤＤが形成される。上層配線層１１０形成後、その表面にＳｉＮ層１１１、ＳｉＯ2層１１２からなる上層絶縁層が形成される。
【００１０】
このようにして、Ｃｕ配線層からなる多層配線構造が形成される。層間接続用のビア導電体１０９は、上層配線層１１０と同一材料で形成される。
【００１１】
ところで、このような多層配線構造を形成すると、断線等の配線不良が発生することが分かった。断線等の配線不良は、ビア孔またはビア孔近傍の下層Ｃｕ配線に発生することが多い。
【００１２】
図２０（Ｂ）は、ビア孔１０８中央部にボイド１２０が発生した配線不良の構成を概略的に示す。ビア孔１０８中央部にボイド１２０が発生し、下層配線層１０５と上層配線層１１０の電気的接続を切断してしまう。
【００１３】
図２０（Ｃ）は、ビア孔１０８下部にボイド１２０が発生し、配線不良が発生する場合を示す。ボイド１２０の発生個所は異なっても、上層配線層１１０と下層配線層１０５の電気的接続が阻害されることに代りはない。ボイドは、ビア孔のみに発生するのではなく、ビア導電体と下層配線層の間にも発生する。
【００１４】
図２０（Ｄ）は、ビア導電体１０９と下層配線層１０５の接続部分の下層配線層にボイド１２０が発生する場合を示す。ボイド１２０が下層配線層１０５の接続部分に発生し、下層配線層１０５とビア導電体１０９との電気的接続を切断している。
【００１５】
デュアルダマシン法を用いた多層Ｃｕ配線構造においては、ビア導電体またはビア導電体と接続する下層配線層表面部にボイドが発生し、配線不良を生じることが多い。信頼性のある多層配線構造を作成するためには、このような配線不良を防止することが望まれる。
【００１６】
【発明が解決しようとする課題】
このように、Ｃｕを用いた多層配線構造をデュアルダマシン構造で形成すると、配線不良が発生し、信頼性を損なうことが分かった。
【００１７】
本発明の目的は、信頼性の高いダマシン配線構造またはこのようなダマシン配線構造を有する半導体装置を提供することである。
【００１８】
本発明の他の目的は、総処理時間が短く、かつボイドの発生しにくい多層配線構造または多層配線構造を有する半導体装置を提供することである。
【００１９】
【課題を解決するための手段】
本発明の１つの側面によれば、
下層配線構造と、
前記下層配線構造を覆う層間絶縁膜と、
前記層間絶縁膜の上面から形成された配線溝と、
前記配線溝の内部領域の下面から前記層間絶縁膜を貫通し、前記下層配線構造まで達するビア孔と、
前記ビア孔の外側の領域で、前記配線溝の下面から上方に突出し、前記層間絶縁膜と同一材料で形成された絶縁突起パターンであって、前記ビア孔近傍の第１の配線溝内領域における前記絶縁突起パターンの第１の面積占有率は前記ビア孔から離れた第２の配線溝内領域における前記絶縁突起パターンの第２の面積占有率より高い絶縁突起パターンと、
前記配線溝及び前記ビア孔を導電性材料により埋め込んで形成されたデュアルダマシン配線と
を有し、前記導電性材料はＣｕであり、前記デュアルダマシン配線はＣｕ配線よりなり、前記第１の配線溝内領域は前記ビア孔近傍の領域に前記ビア孔を囲むように設けられ、前記第２の配線溝内領域は前記第１の配線溝内領域の外側の領域に前記第１の配線溝内領域を囲むように設けられたことを特徴とする半導体装置
が提供される。
【００２０】
本発明の他の側面によれば、
下層配線構造と、
前記下層配線構造を覆う層間絶縁膜と、
前記層間絶縁膜の上面から形成された配線溝と、
前記配線溝の内部領域の下面から前記層間絶縁膜を貫通し、前記下層配線構造まで達するビア孔と、
前記配線溝及び前記ビア孔を導電性材料により埋め込んで形成されたデュアルダマシン配線と、
を有する半導体装置であって、
前記配線溝は、第１の幅を有する太幅配線溝と、前記第１の幅よりも狭い第２の幅を有し、前記太幅配線溝の端部より突出する細幅配線溝とを含み、
前記ビア孔は、前記細幅配線溝の内部領域の下面から前記層間絶縁膜を貫通し、前記下層配線構造まで達するように形成され、前記ビア孔の幅は前記細幅配線溝の幅と同一であり、
前記導電性材料はＣｕであり、前記デュアルダマシン配線はＣｕ配線よりなることを特徴とする半導体装置
が提供される。
本発明のさらに他の側面によれば、
下層配線構造と、
前記下層配線構造を覆う層間絶縁膜と、
前記層間絶縁膜の上面から形成された配線溝と、
前記配線溝の内部領域の下面から前記層間絶縁膜を貫通し、前記下層配線構造まで達するビア孔と、
前記配線溝及び前記ビア孔を導電性材料により埋め込んで形成されたデュアルダマシン配線と、
を有する半導体装置であって、
前記ビア孔から第１の距離における前記配線溝の第１の幅は、前記ビア孔から前記第１の距離よりも長い第２の距離における前記配線溝の第２の幅よりも狭く、
前記ビア孔の幅は前記配線溝の前記第１の幅と同一であり、
前記導電性材料はＣｕであり、前記デュアルダマシン配線はＣｕ配線よりなることを特徴とする半導体装置
が提供される。
【００２１】
ビア孔上部での上層配線層の結晶粒径が小さくなり，ストレスマイグレーションが抑制され，配線の断線が低減する。
【００２２】
【発明の実施の形態】
本発明者等は、Ｃｕ多層配線構造になぜボイドが発生するのかを調べた。
【００２３】
図２（Ａ）、（Ｂ）は、本発明者等が実験に用いたビアチェーンのサンプル構成を示す。図２（Ａ）は平面構成を示し、図２（Ｂ）は、断面構成を示す。
【００２４】
図2（Ｂ）に示すように、下層絶縁層１０４表面に深さ約０．４５μｍの配線層用溝Ｇ１が形成され、この配線層用溝Ｇ１を埋め込んで下層配線層１０５が形成される。配線層は、スパッタ法により厚さ約３０ｎｍのＴａＮバリアメタル層をスパッタリングで成膜した後、電解メッキにより溝内をＣｕで埋め込み、次に表面上に形成された不要な配線層を化学機械研磨（ＣＭＰ）により除去して形成する。
【００２５】
なお、実験用サンプルはビアチェーンを作成するものであり、下層配線層１０５は一定の距離を置いて繰り返し作成された。下層配線層１０５は、Ｓｉ基板表面上に形成された厚さ約０．５μｍのシリコン酸化膜上に形成されている。
【００２６】
下層配線層１０５の上に、層間絶縁膜１０７が形成された。層間絶縁膜１０７に、ビア孔および上層配線用溝Ｇ２が形成され、デュアルダマシン法によりＣｕの上層配線層１１０およびビア導電体１０９が上述の配線層形成工程と同様の工程を共用して作成される。なお、層間絶縁膜１０７表面上に形成された導電層は、ＣＭＰなどにより除去される。
【００２７】
なお、デュアルダマシン配線層は、厚さ約３０ｎｍのＴａＮ層と、その上の銅層で形成される。上層配線層の厚さは約０．４５μｍであり、ビア孔の高さは約７００ｎｍである。ビアチェーンの数は約２０００ビアである。
【００２８】
図２（Ａ）は、上層配線層１１０を形成した後の平面構成を概略的に示す。上層配線層１１０は、例えば幅ｗｗが１０μｍであり、長さｄが２０μｍである矩形Ｃｕ配線層を繰り返し配置したものである。下層配線層１０５も、上層配線層１１０と同じ幅ｗｗを有し、上層配線層１１０と端部が重なるように一定間隔で配置されている。
【００２９】
ビア導電体１０９の端部は、上層配線層１１０および下層配線層１０５の重複部分に一致するように形成されており、その幅ｖｗは、上層配線層１１０および下層配線層１０７の幅ｗｗよりも大幅に狭く設計されている。サンプルにおいては、上層配線層１１０および下層配線層１０５の幅は約１０μｍであるのに対し、ビア導電体の径ｖｗは約０．３μｍである。測定用サンプルは、このようなビアチェーンをチェーン数１０００（ビア数２０００）程度接続したものである。
【００３０】
図２（Ｃ）は、下層配線１０５および上層配線１１０の配線幅ｗｗを１０μｍに設定し、多数のビアチェーンを形成した後、高温放置を行なって不良発生を測定した結果を示している。
【００３１】
横軸は放置温度を℃で示し、縦軸は不良率を％で示す。放置時間は１６８時間（１週間）とした。高温放置温度１００〜２５０℃において、不良率は明らかにビークを示している。１００℃および２５０℃に放置した場合、不良が発生する不良率はほぼ0％であるのに対し、放置温度が１２５℃〜２００℃の間において、不良率が増加し、最大となる温度が存在している。図２（Ｃ）においては、放置温度１５０℃付近において不良率のピークが存在すると認められる。
【００３２】
このような特性は、ストレスマイグレーション特有の振る舞いである。上述のデュアルダマシン構造を用いると、ストレスマイグレーションが発生しやすいということが分かる。
【００３３】
ストレスマイグレーションは、金属配線層と層間絶縁膜との熱膨張係数が異なり、室温と高温放置温度との間の温度領域において、熱膨張率の差から配線層内にストレスが発生し、ストレスにより配線層内の金属（Ｃｕ）原子がマイグレーションすることに基づく現象である。例えば、金属配線層は高温で圧縮ストレスを受け、低温で伸張ストレスを受ける。このようなストレスを受けたとき、金属配線層は耐性の弱い部分で切断してしまう。
【００３４】
図２（Ｃ）の実験結果から、配線不良の発生はストレスマイクレーションによる可能性が強いことが分かった。次にこのストレスマイグレーションによると考えられる配線不良が、上層配線および下層配線の配線幅にどのように依存するかを調べた。配線層の幅ｗｗをパラメータとし、０．３μｍ、１μｍ、２μｍ、３μｍ、５μｍ、１０μｍと変化させ、ビア径を０．３μｍに保ったときの結果を図２（Ｄ）に示す。
【００３５】
図２（Ｄ）の実験結果は、配線層の幅が増大するにつれ、不良率が急激に増大することを示している。配線幅が約２μｍ以下の領域においては、不良率の発生はほぼ０であるが、配線幅が２μｍを越えると、不良率が上昇し、特に配線幅が５μｍを越えると、不良率は大きな値となっている。本明細書においては、２μｍを越える幅を有する配線を広幅配線と呼ぶ。広幅配線は典型的には幅３μｍ以上、さらに典型的には幅５μｍ以上である。
【００３６】
この結果から、広幅配線に接続されるビア孔が小径の場合、広幅配線の幅が大きくなると不良率が増大することが分かる。配線幅ｗｗが約２μｍ以下の領域においては、不良率が約０％であることから、ビア孔の径に対し、広幅配線の幅が約７倍以下であれば、不良率は大幅に減少することが分かる。
【００３７】
広幅配線の幅ｗｗが、ビア径ｖｗの約７倍以上になると、不良率が増大する。特に広幅配線の幅が約５μｍ以上になると、不良率は約０．１５％以上と成ってしまう。
【００３８】
図２（Ａ）、（Ｂ）のサンプルにおいては、広幅配線の端部にビア孔を形成した。次に、ビア孔を広幅配線の端部から離した場合、端部から離す距離に依存してどのように不良率が変化するかを調べた。
【００３９】
図３（Ａ）、（Ｂ）は、作成したサンプルの構造を示す平面図および断面図である。図２（Ａ）、（Ｂ）に示すサンプル同様、厚さ約０．５μｍのシリコン酸化膜の上に下層配線層１０５がダマシン工程により形成されている。
【００４０】
下層絶縁層１０４の上に層間絶縁膜１０７が形成され、層間絶縁膜１０７に上層配線用溝とビア孔が形成され、デュアルダマシン工程により上層配線層１１０、ビア導電体１０９が形成される。
【００４１】
本サンプルにおいては、上層配線層１１０の端部から距離ｙだけ離されている。距離ｙとして０μｍのサンプルと、５μｍのサンプルとを作成した。その他の点は，図２（Ａ）、（Ｂ）のサンプルと同様である。
【００４２】
図３（Ｃ）は、上層配線層の端部からビア孔が離れる距離により不良率がどのように変化するかを示すグラフである。横軸はビア孔と上層配線層端部との間隔ｙを単位２μｍで示し、縦軸は不良率を％で示す。
【００４３】
距離ｙが０の場合、図２（Ｄ）で示した通り、不良率は約０．２８％である。間隔ｙが５μｍに増加すると、不良率はあからかな上昇を示し、約０．５％となった。この結果からビア孔は上層配線端部になるべく近い方が不良率の点からは良好な結果が得られると期待される。配線端部は，絶縁層との界面であり、絶縁層の影響が考えられる。
【００４４】
図４は、図３（Ａ）、（Ｂ）に示すサンプルの断面の透過型電子顕微鏡写真のスケッチである。下層配線層、上層配線層はほぼ同等の粒径を有する結晶粒で形成されてるが、ビア孔内の導電体は下層配線層、上層配線層と較べ著しく小さな粒径の結晶粒で形成されていることが観察される。
【００４５】
このように、ビア導電体とそれに連続する上層配線層（下層配線層）において、結晶粒の粒径が大きく異なると、各結晶粒の表面エネルギが異なることになる。デュアルダマシン配線を形成した後も、この表面を安定化するために、小さな粒径の結晶粒から大きな粒径の結晶粒へのマイグレーションが生じ、結晶成長が進むことが考えられる。この際、ビア導電体においては小さな粒径の結晶粒が多いため、小さな粒径の結晶粒から大きな粒径の結晶粒へのマイグレーションが生じると、ビア導電体内の原子が移動し、ボイドが発生することが考えられる。このような導電体原子の移動により、図２０（Ｂ）〜（Ｄ）に示すようなボイドが発生するものと考えらる。
【００４６】
なお，サンプルにおいては上層配線も下層配線も広幅配線で形成したが、実際のデバイスにおいては上層配線または下層配線の一方のみが広幅配線となりうる。
【００４７】
下層配線が高密度の細幅配線である場合、短絡防止、寄生容量低減のためにもビア孔の径は大きくすることが困難である。ビア孔は通常細幅配線の幅と同じ径に設計される。ビア孔の径は通常１μ以下であり、しばしば最小線幅と同一である。
【００４８】
電源配線，クロック信号配線などは，低抵抗実現のために広幅配線とすることが望まれる。広幅配線においては大きな粒径の結晶粒が成長する。ボイドの発生を防止するためには、ビア孔から広幅配線へのマイグレーションを低減することが有効と考えられる。
【００４９】
図１（Ａ）は、本発明の実施例によるデュアルダマシン配線を形成するためのビア孔および上層配線用溝の形態を簡略化して示す。層間絶縁膜Ｉに、上層配線用溝Ｇが形成され、下層配線との接続部分にはビア孔ＶＩＡが形成される。ビア孔ＶＩＡの径は、上層配線用溝Ｇの幅よりも大幅に小さい。ビア孔ＶＩＡを取り囲むように、層間絶縁膜Ｉの残しパターンＲＩが形成されている。
【００５０】
すなわち、広幅配線からビア孔ＶＩＡに到達するためには、残しパターンＲＩで規定される幅の狭い部分を通過しなければならない。ビア孔ＶＩＡの周囲は、分散配置された残しパターンＲＩで実質的に囲まれるため、擬似的に細幅の配線となり、この領域における結晶粒の粒径は小さくなることが期待される。
【００５１】
図１（Ｂ）は、図１（Ａ）に示した層間絶縁膜を用い、実際にデュアルダマシン配線を形成した上面のスケッチである。残しパターンＲＩに囲まれた領域においては、結晶粒の粒径が小さくなり、広幅配線部分の結晶粒の粒径とは大きく異なることが分かる。
【００５２】
図１（Ｃ）は、従来と同様広幅配線に直接ビアを接続し、層間絶縁膜の残しパターンＲＩは形成しなかった場合の上層配線表面の粒径分布を示すスケッチである。ビア孔ＶＩＡの上部においても、大きな粒径の結晶粒が形成され、広幅配線ＷＬはほぼ均等な粒径の結晶粒で形成されていることが分かる。この場合、ビア孔ＶＩＡ内部の結晶粒の粒径は広幅配線ＷＬの結晶粒の粒径よりも大幅に小さいことになり、上述したようなストレスマイグレーションが生じることが考えられる。
【００５３】
図１（Ｂ）に示す構成においては、ビア孔ＶＩＡ上部の上層配線の結晶粒が小さくなるため、ビア孔ＶＩＡから広幅配線ＷＬに移動する配線構成原子のストレスマイグレーションが抑制されることが期待される。
【００５４】
図５（Ａ）、（Ｂ）、（Ｃ）は、より具体的なデュアルダマシン配線の構成を示す平面図および断面図である。図５（Ｂ）は、図５（Ａ）に示すＶＢ−ＶＢに沿う断面であり、図５（Ｃ）は、図５（Ａ）におけるＶＣ−ＶＣ線に沿う断面である。
【００５５】
図５（Ｂ）、（Ｃ）に示すように、下層絶縁層４に幅の狭い下層配線用溝Ｇ１がエッチングにより形成され、ＴａＮ等のバリアメタル層をスパッタリングで成膜した後、電解メッキにより主配線層である銅層を形成する。下層絶縁層４上に形成された主配線層およびバリアメタル層をＣＭＰにより除去する。下層配線５がこのようにして形成される。
【００５６】
下層配線５を覆って、下層絶縁層４上に層間絶縁膜７を形成する。層間絶縁膜の表面から、下層配線５に達するビア孔ＶＩＡを形成し、ビア孔ＶＩＡを含む領域に上層配線用溝Ｇ２が形成される。
【００５７】
図５（Ａ）に示すように、ビア孔ＶＩＡを取り囲むように、上層配線用溝Ｇ２を形成しない絶縁膜の残しパターンＲＩを形成する。図の構成においては、ビア孔ＶＩＡを取り囲むように、内側に４個の残しパターンＲＩ、外側に１２個の残しパターンＲＩが形成されている。たとえば、各残しパターンＲＩは，一辺０．５μｍの正方形であり、ピッチ１．２μｍ（残しパターン間の距離０．７μｍ）で配置する。
【００５８】
図５（Ｂ）、（Ｃ）に示すように、上層配線用溝Ｇ２およびビア孔ＶＩＡを埋め込むように、バリアメタル層をスパッタリングで形成し、電解メッキにより銅層を形成する。層間絶縁膜７表面上に形成された配線層をＣＭＰにより除去し、上層配線１０をパターニングするとともに、層間絶縁膜７および残しパターンＲＩの表面を露出させる。図５（Ａ）に示す平面構成となる。
【００５９】
図５（Ｂ）に示す位置の断面は、従来のダマシン配線と同様であるが、図５（Ｃ）の位置においては、層間絶縁膜の残しパターンＲＩがほぼ等間隔に分布している。従って、上層配線１０は、ビア孔ＶＩＡ近傍においては擬似的に細い幅の配線となる。
【００６０】
図５（Ａ）においては、ビア孔ＶＩＡの周囲を２回りの残しパターンＲＩで囲んでいるが、残しパターンをどの程度形成すれば十分な効果が得られるかを確認するため、残しパターンを種々に変化させたサンプルを作成した。
【００６１】
図６（Ａ）は、作成したサンプルの構成を概略的に示す平面図である。ビア孔ＶＩＡは、１辺０．３μｍの正方形断面の孔であり、高さは０．７μｍである。ビア孔ＶＩＡに接続される上層配線の幅は、１０μｍであり、ビア孔の周囲に１辺０．５μｍの正方形断面の残しパターンＲＩを、ピッチ１．２μｍでループＬ１、Ｌ２、Ｌ３．Ｌ４に沿って正方格子状に配置した。
【００６２】
すなわち、隣接する残しパターンＲＩは、その間に擬似的に幅０．７μｍの細幅配線を画定する。ビア孔ＶＩＡを取り囲むように、残しパターンＲＩを、仮想的ループＬ１、Ｌ２、Ｌ３、Ｌ４に沿って配置した。なお、残しパターンＲＩの無いサンプル、残しパターンがループＬ１に沿って１回り（４個）形成されたサンプル、残しパターンＲＩがループＬ１、Ｌ２に沿って２回り形成されたサンプル、残しパターンＲＩがループＬ１、Ｌ２、Ｌ３、Ｌ４に沿って４回り形成されたサンプルを作成した。これらのサンプルにおいて不良率を測定した。
【００６３】
図６（Ｂ）は、絶縁膜の残しパターンの配置ループ数に対する不良率の変化を示すグラフである。横軸は残しパターンのループ数を示し、縦軸は不良率を％で示す。
【００６４】
残しパターンが無い場合、前述のように不良率は約０．５％である。一回りの残しパターンを形成すると、不良率は約０．２％以下に減少し、２回りの残しパターンを形成すると、不良率はほぼ０％に近づいている。４回りの残しパターンを形成すると、不良率はほぼ０％である。
【００６５】
これらの結果から、不良率を低減するためには、残しパターンを少なくとも１回り以上、好ましくは２回り以上形成することが望ましい。残しパターンのループ数を増加させれば、不良率の低減はより確実となるが、残しパターンを多数形成することは、広幅配線の抵抗の増加につながる。従って、余り多数の残しパターンを形成することは、配線層の抵抗の観点から好ましくない。通常５回り以上の残しパターンを形成することは望ましくないであろう。
【００６６】
なお、上述の構成においては１．２μｍ平方の領域に０．５μｍ平方の絶縁パターンを形成した。これは，絶縁パターンの面積占有率としては、約１７％となる。絶縁パターン間の距離を幾分増加させても同様の効果が期待できよう。ただし、絶縁パターンの面積占有率は，絶縁パターンの存在する領域内で約１０％以上であることが望ましい。また、一辺２μｍ以上，好ましくは一辺５μｍ以上の矩形領域を含む領域に絶縁パターンを配置することが望ましい。
【００６７】
図７は、図５（Ａ）に示す平面構成を有するデュアルダマシン配線を用いて多層配線を形成するより具体的な実施例を示す。図７（Ａ）は、図５（Ａ）におけるＶＩＩＡ−ＶＩＩＡ線に沿う断面図であり、図７（Ｂ）は図５（Ａ）におけるＶＩＩＢ−ＶＩＩＢ線に沿う断面図である。
【００６８】
半導体基板ＳＵＢのｐ型領域内に、ｎ型ウェルＷｎおよびｐ型ウェルＷｐが形成され、表面から素子分離用溝が形成され、素子分離用溝がＳｉＯ2等の絶縁物で埋め込まれ、ＣＭＰなどにより平坦化され、シャロートレンチアイソレーション（ＳＴＩ）の素子分離領域ＳＴＩが形成されている。
【００６９】
ウェル領域上にゲート酸化膜と多結晶シリコンのゲート電極ＧＥで形成された絶縁ゲート電極構造が形成され、その側壁上にはサイドスペーサＳＳがＳｉＯ2等の絶縁物により形成されている。絶縁ゲート電極構造およびサイドスペーサを用い、２段階のイオン注入が行なわれ、ＬＤＤ構造のソース／ドレイン領域ＬＤＤがそれぞれ形成されている。すなわち、ｎ型ウェルＷｎにｐチャネルＭＯＳトランジスタが形成され、ｐ型ウェルＷｐにｎチャネルＭＯＳトランジスタが形成されている。
【００７０】
半導体基板表面上に第１の層間絶縁膜１１がＳｉＯ2等の絶縁膜により形成されている。第１の層間絶縁膜１１を貫通し、ソース／ドレイン領域に達するコンタクト孔が形成され、コンタクト孔を埋め込んでタングステン（Ｗ）プラグ１２が形成されている。なお、ブランケットＷ層を形成した場合、第１の層間絶縁膜１１上に形成されたＷ層は、エッチバック、ＣＭＰなどにより除去される。
【００７１】
第１の層間絶縁膜上に、第２の層間絶縁膜１３がＳｉＯ2等の絶縁物により形成されている。第２の層間絶縁膜に第１金属配線用溝Ｇ１が形成され、溝Ｇ１内にダマシン配線１４が銅などにより形成される。第１のダマシン配線１４を形成した後、基板表面上にＳｉＮ層１６、ＳｉＯ2層１７の積層等により第３の層間絶縁膜が形成される。
【００７２】
第３の層間絶縁膜の上に、さらにＳｉＮ層３、ＳｉＯ2層４が積層され、第４の層間絶縁膜が形成されている。第４の層間絶縁膜、第３の層間絶縁膜を選択的に除去したビア孔に、第１の金属配線層１４に接続されるビア導電体５ｖが形成されている。また、第４の層間絶縁膜を選択的に除去した配線用溝に第２の金属配線層５が形成される。製造工程としては、第２の金属配線層形成と同時に、ビア孔を埋めるビア導電体も形成される。第２の金属配線層５は、幅１μ以下の細幅配線である。
【００７３】
第７図（Ｂ）に示すように、第４の層間絶縁膜の上に、ＳｉＮ層６、ＳｉＯ2７の積層により第５の層間絶縁膜、ＳｉＮ層２１、ＳｉＯ2層２２の積層により第６の層間絶縁膜が形成される。図５（Ａ）に示すようなパターンの広幅配線用溝Ｇ３が第６の層間絶縁膜に形成されている。
【００７４】
図７（Ａ）に示すように、広幅配線用溝Ｇ３の底面からビア導電体５ｖの表面に達するビア孔ＶＩＡが形成されている。広幅配線用溝Ｇ３のビア孔ＶＩＡ近傍領域には、図７（Ｂ）に示すように第５の層間絶縁膜の残しパターンＲＩが形成されている。残しパターンＲＩは、図５（Ａ）に示すように分布している。
【００７５】
広幅配線用溝Ｇ３およびビア孔ＶＩＡの表面にＴａＮ等のバリア金属層を形成し、凹部を埋め込むように銅メッキ層を形成して、第３金属配線層１０とビア導電体９を形成する。第６の層間絶縁膜上の配線層はＣＭＰにより除去される。第３金属配線層１０は、ＳｉＯ2層２２と共通表面を形成する。第３金属配線層１０を覆って、ＳｉＯ2層２２表面上にＳｉＮ層２３が形成される。
【００７６】
図８（Ａ）、（Ｂ）、図９（Ａ），（Ｂ）、図１０（Ａ）、（Ｂ）は、図７（Ａ）、（Ｂ）に示す配線構造を作成する製造工程を概略的に示す断面図である。半導体基板ＳＵＢには、公知の方法により素子分離領域ＳＴＩが形成され、各ウェルの上には絶縁ゲート電極構造ＧＥが形成されている。絶縁ゲート電極構造ＧＥを埋め込むように、ＳｉＯ2層１１をＣＶＤにより形成する。
【００７７】
ＳｉＯ2層１１の表面から、所定のＭＯＳトランジスタのソース／ドレイン領域ＬＤＤに達するコンタクト孔が形成され、コンタクト孔を埋め込むタングステンプラグ１２が形成される。タングステンプラグ１２を形成した後、ＳｉＯ2層１１を覆って、他のＳｉＯ2層１３が形成される。
【００７８】
ＳｉＯ2層１３の上にレジストパターンを形成し、第１金属配線用溝Ｇ１がエッチングで形成される。第１金属配線用溝Ｇ１を形成した後、ＴａＮ等のバリア層をスパッタリングで成膜し、電解メッキにより銅層を形成する。ＳｉＯ2層１３表面上の，銅層およびバリア金属層をＣＭＰ等により研磨して除去する。このようにして、第１金属配線層１４が形成される。第１金属配線層１４を覆って、ＳｉＯ2層１３の表面にＳｉＮ層１６がＣＶＤ等により形成される。
【００７９】
図８（Ｂ）に示すように、ＳｉＮ層１６の上に、ＳｉＯ2層１７をＣＶＤにより形成し，その上にさらにＳｉＮ層３、ＳｉＯ2層４をＣＶＤにより形成する。
【００８０】
図９（Ａ）に示すように，たとえばＳｉＯ2層４の表面上にレジストパターンを形成し、ＳｉＯ2層４表面からＳｉＮ層１６の表面に達するビア孔を形成する。その後，レジストパターンは除去する。
【００８１】
図９（Ｂ）に示すように、必要に応じてビア孔をレジスト等で埋め込んだ後、ＳｉＯ2層４表面上に他のレジストパターンを形成し，ＳｉＯ2層４をエッチングし、ＳｉＮ層３表面に達する配線用溝を形成する。その後，溝およびビア孔底面に露出したＳｉＮ層３，１６をエッチングすることにより，図９（Ｂ）に示す配線用溝Ｇ２およびビア孔ＶＩＡ１を形成する。ビア孔ＶＩＡ１の底面には、第１金属配線層１４の表面が露出する。
【００８２】
図１０（Ａ）に示すように、配線用溝Ｇ２、ビア孔ＶＩＡ１の表面にＴａＮ等のバリア金属層をスパッタリングで成膜した後、電解メッキにより銅層５を作成する。
【００８３】
図１０（Ｂ）に示すように、銅層５をＣＭＰにより研磨し、ＳｉＯ2層４の表面を露出させる。この時，銅層５は配線用溝Ｇ２およびビア穴ＶＩＡ１を埋め込んで第２金属配線層５およびビア導電体５ｖを構成する。
【００８４】
その後、第２金属配線層５を覆ってＳｉＯ2層４の上にＳｉＮ層６、ＳｉＯ2層７、ＳｉＮ層２１、ＳｉＯ2層２２を積層する。その後，図９（Ａ）、（Ｂ），図１０（Ａ）、（Ｂ）同様の工程を行ない、図７（Ａ）、（Ｂ）に示すような広幅の第３金属配線層１０およびそれに接続するビア導電体９を形成する。第３金属配線層１０を覆って、ＳｉＯ2層２２の上にＳｉＮ層２３を形成すると、図７（Ａ）、（Ｂ）の構成となる。
【００８５】
以上説明した実施例においてはビア孔の周囲にピラー状に絶縁層を残し、ビア孔上の広幅配線層の結晶粒径を制御した。結晶粒径の制御は，ビア孔に接続される配線そのものの幅を制限することによっても行うことができる。
【００８６】
図１１（Ａ）、（Ｂ）は、本発明の他の実施例による配線構造を示す。図１１（Ａ）が平面構成を示し，図１１（Ｂ）が断面構成を示す。基板ＳＵＢから第２金属配線層５までの構成は図７（Ａ）同様である。第２金属配線層５を覆ってＳｉＮ層６、ＳｉＯ2層７、ＳｉＮ層２１、ＳｉＯ2層２２を積層し，層間絶縁膜を形成する。
【００８７】
ＳｉＯ2層２２の表面にレジストパターンを作成し、ＳｉＯ2層２２をエッチングし，配線用溝Ｇ３の形状を作成する。次に，ビア孔ＶＩＡの形状の開口を有するレジストパターンを作成し、ＳｉＮ層２１、ＳｉＯ2層７をエッチングしてビア孔ＶＩＡの形状を作成する。これらの配線用溝およびビア孔の底面に露出したＳｉＮ層をエッチングすると、配線用溝Ｇ３およびビア孔ＶＩＡが完成する。
【００８８】
配線用溝およびビア孔にバリアメタル層をスパッタリングで形成し，電解メッキで銅層を作成し，ＣＭＰで研磨することにより、広幅配線１０、細幅配線３０，ビア導電体９が作成される。ビア導電体９は、図１１（Ａ）に示すように、細幅配線３０を介して広幅配線１０に接続される。細幅配線３０は、銅の結晶粒径が十分小さくなるような幅と長さを有する。
【００８９】
本発明者らは、ビア孔ＶＩＡが，一辺０．３μｍの正方形断面を有し，細幅配線３０が幅０．３μｍである場合，細幅配線３０の長さによる不良率の変化を調べた。
【００９０】
図１２は、細幅配線の長さによる不良率の変化を示すグラフである。細幅配線の長さが０のサンプルと、細幅配線の長さが２μｍのサンプルを調べた。細幅配線の長さが０のサンプルは，図２と類似の構成である。ただし、下層配線の幅は０．３μｍである。
【００９１】
細幅配線の長さが０の場合，不良率は約１％であった。細幅配線の長さが約２μｍの場合，不良率は約０％となった。このように。細幅配線の長さを十分な長さとすれば，ストレスマイグレーションを十分抑制することができると考えられる。なお、細幅配線の幅が０．３μｍの場合を確認したが，細幅配線の幅は約２μｍ以下であればよいであろう。幅約１μｍ以下であることがより好ましい。
【００９２】
図２（Ｄ）で示したように，配線幅が２μｍを越える場合，ストレスマイグレーションが問題となる。しかしながら，比較的細い幅，たとえば幅約３μｍの配線においては、幅方向に多数の絶縁ピラーを配置することが困難なこともある。
【００９３】
図１３（Ａ）、（Ｂ）、（Ｃ）は、比較的幅の狭い広幅配線に、絶縁ピラーを配置した実施例を示す。図１３（Ｂ）、（Ｃ）は、図１３（Ａ）におけるXIIIB‐XIIIB線およびXIIIC-XIIIC線に沿う断面図である。図１３（B）において，下層配線５がビア導電体９を介して上層配線１０に接続されている。
【００９４】
図１３（C）の断面においては、下層配線は左方からビア孔下の領域まで延在しているが，上層配線１０は，絶縁ピラーＰにより分断された構成となっている。なお，上層配線１０の上にはＳｉＮ層２３、ＳｉＯ2層２４が形成され、さらに上層配線を形成することができる。
【００９５】
配線幅が比較的狭いため，絶縁膜の残しパターンで形成した絶縁ピラーを２回り配置しようとしても，２回り目を完全に配置することはできない。しかしながら、１回りのみの絶縁ピラーによってはビア孔周囲の配線の結晶粒径の抑制は，不充分となることもある。
【００９６】
このような場合、図に示すように、配線長方向においては，２重に絶縁ピラーを配置する。配線幅方向には，２重に絶縁ピラーを配置していないが，配線溝の絶縁体側面がピラー同様の機能を果たし、十分な粒径抑制効果を期待することができる。
【００９７】
図１４，図１５（A）、（B），図１６（A）、（B）は、本発明の他の実施例による配線構造を示す。図１４は平面構成を示し、図１５（A）、（B）は，図１４におけるXVA-XVA線に沿う断面およびXVB-XVB線に沿う断面を示す。図１６（A）、（B）は、図１４におけるXVIA-XVIA線に沿う断面およびXVIB-XVIB線に沿う断面を示す。
【００９８】
図１４に示すように，広幅配線１０の中に絶縁パターンを形成し，絶縁パターン中にビア孔VIAから広幅配線１０に接続する細幅配線を形成している。広幅配線１０の中央部に設けられた細幅配線３０cは，Ｕ字型絶縁パターン２２ｃにより三方を囲まれており、たとえば幅約０．３μm，ビア孔の端部から広幅配線の端部までの距離約２μmを有する。ビア孔VIAは，例えば一辺０．３μmの正方形断面を有する。
【００９９】
広幅配線１０の端部近傍に設けられたビア孔に接続する細幅配線３０ｐは上方と右方とをクランク形状の絶縁パターン２２ｐにより画定され、たとえば幅約０．３μm，ビア孔端部から広幅配線端部までの距離約２μmを有する。すなわち、ビア孔と広幅配線とを細幅配線が接続する点に関しては，図１１の実施例と同様である。
【０１００】
図１５（A）、（B）は、広幅配線１０の中央部に設けられたビア孔近傍の構成を示す。下層ＳｉＯ2層１７の上に、ＳｉＮ層３、ＳｉＯ2層４の積層が形成され、これらに下層配線用溝Ｇ１が形成されている。下層配線用溝Ｇ１は、下層配線５で埋め込まれている。
【０１０１】
下層配線５の上にはＳｉＮ層６、ＳｉＯ2層７、ＳｉＮ層２１、ＳｉＯ2層２２の積層が形成され，ＳｉＯ2層２２、ＳｉＮ層２１に上層配線用溝G２が形成され、上層配線用溝Ｇ２の底面からＳｉＯ2層７、ＳｉＮ層６を貫通するビア孔VIAが形成されている。ビア孔VIAを埋め込んでビア導電体９が形成され，上層配線用溝Ｇ２を埋め込んで上層配線層３０ｃ、１０が形成されている。
【０１０２】
ビア孔VIAを埋めたビア導電体９は、広幅の上層配線１０に直接接続されるのではなく，その上部で細幅配線３０ｃに接続され，細幅配線３０ｃが広幅上層配線１０に接続されている。
【０１０３】
図１５（B）に示すように、細幅配線３０ｃは、ビア導電体９と同じ幅を有する。なお、細幅配線３０ｃは、必ずしもビア導電体と同じ幅を有する必要は無く、２μm以下の幅であればよい。細幅配線３０ｃの長さは，銅の結晶粒径を十分小さくできる長さ、たとえば２μm以上、に選択する。
【０１０４】
図１６（A）、（B）は、広幅配線端部に設けた細幅配線の構成を示す。図１６（A）に示すように，ビア導電体９は先ず細幅配線３０ｐに接続され，細幅配線３０pは，広幅配線１０に接続されている。細幅配線３０ｐの右側は、ＳｉＮ層２１、ＳｉＯ2層２２の積層により画定されている。
【０１０５】
図１６（B）に示すように，細幅配線３０ｐは、ビア導電体９と同じ幅を有する。なお、細幅配線３０ｐは、必ずしもビア導電体と同じ幅を有する必要はなく、２μm以下の幅であればよい。細幅配線３０ｐの長さは，銅の結晶粒径を十分小さくできる長さ、たとえば２μm以上、に選択する。
【０１０６】
図１１，図１４においては、ビア導電体を一つの細幅配線で広幅配線に接続した。ビア導電体を複数の細幅配線を介して広幅配線に接続することもできる。
【０１０７】
図１７（A）、（B）、（C）は、本発明の他の実施例による配線構造を示す。図１７（A）に示すように，広幅配線１０の中央部にビア孔VIAが配置されている。ビア孔VIAを挟むように，絶縁ストライプS1、S2が形成され、ビア孔に接続される２つの細幅配線３０ｘ、３０ｙを画定している。
【０１０８】
ビア孔端部から広幅配線までの細幅配線３０ｘ、３０ｙは，それぞれ幅約０．３μm，長さ約２μmを有する。
【０１０９】
図１７（B）は，図１７（A）のXVIIB-XVIIB線に沿う断面構成を示す。下層配線５は，ビア導電体９を介して細幅配線３０ｘ、３０ｙに接続されている。
【０１１０】
図１７（C）は、図１７（A）におけるXVIIC-XVIIC線に沿う断面構成を示す。ビア導電体９上部で，細幅配線３０はビア導電体９と同様の幅を有する。その両側には絶縁ストライプS1、S２が形成され，細幅配線３０の幅を画定している。その他の点は前述の実施例同様である。
【０１１１】
本実施例によれば，左右両側の広幅配線１０は，細幅配線３０によっても接続され，細幅配線３０が左右の広幅配線を接続する配線の一部として有効に働く。ビア導電体９も，２方向で広幅配線に接続されるため、より低抵抗の配線となる。なお、ビア導電体を２本の細幅配線で広幅配線に接続する場合を説明したが，３本以上の細幅配線で接続することも可能である。
【０１１２】
図１８（A）、（B）、（C）は、半導体集積回路の構成を示す概略図である。
図１８（A）は、半導体チップの平面構成を概略的に示す。半導体チップ４０の周辺部には、パッド４２が多数形成されており，その内のいくつかは電源用パッドである。電源用パッドには、電源配線４４が接続されている。電源用配線４４は，図中縦方向に複数本並列に配置され，これら複数本の配線が電源パッド側の端部において、一本の電源配線４５にまとめられ，この電源配線が複数の電源用パッドに接続されている。電源用配線４４のそれぞれは，他の配線と比較すると，幅の広い広幅配線である。
【０１１３】
図１８（B）は、広幅配線である電源配線の構成を概略的に示す。電源配線４４は、下層の配線４６とビアを介して接続される。下層配線４６は，例えば信号配線であり，広幅配線４４と比較すると著しく小さな幅を有する。
【０１１４】
図１８（Ｃ）は，下層配線と広幅配線の接続の様子を示す断面図である。半導体基板ＳＵＢには、ＳＴＩによる素子分離領域ＳＴＩが形成されている。絶縁ゲート電極ＧＥが半導体表面に形成されトランジスタを構成する。
【０１１５】
タングステンプラグ１２は，トランジスタのソース／ドレイン領域接続用コンタクトプラグである。コンタクトプラグ１２は、絶縁層１１中に埋め込まれて形成された下層配線１４に接続されている。下層配線１４の上には、ＳｉＮ層１６、ＳｉＯ2層１７による層間絶縁膜が形成され、その表面部には中間配線５およびビア導電体５ｖが形成されている。
【０１１６】
中間配線５の上には，ＳｉＮ層６、ＳｉＯ2層７の積層による層間絶縁膜が形成され、電源配線４４およびビア導電体９が層間絶縁膜中に形成されている。電源配線４４の上には、ＳｉＮ層２３が形成されている。幅の広い電源配線４４は，ビア導電体９、５ｖを介して下層配線１４に接続され、さらにタングステンプラグ１２を介してトランジスタのソース／ドレイン領域に接続されている。
【０１１７】
図１９は，中央演算装置（ＣＰＵ）の半導体チップの構成例を示す。半導体チップ４０の周辺部には，多数のパッド４２が配置されている。チップ中央部の領域にクロック発生回路４６が形成されている。クロック発生回路４６は、種々の回路のタイミングを調整するクロック信号を発生する。このクロック信号は，クロック信号用配線４８により半導体チップ４０上の種々の回路に供給されている。
【０１１８】
クロック信号は、種々の回路の同期をとるものであり、低抵抗の配線で形成することが望まれる。このため、クロック信号用配線４８は，幅の広い配線で形成されている。図においては、複数本のクロック信号用配線４８が縦方向に並列に配置され，これらのクロック信号用配線は、中継配線４９によりまとめられ、クロック発生回路４６に接続されている。
【０１１９】
なお，クロック発生回路４６から直接クロック信号を供給されるクロック信号用配線もある。チップ内における各回路は，図１８（C）に示したような配線構造により，クロック信号用配線４８に接続される。
【０１２０】
なお、1つのチップ内に図１８（A）に示すような電源配線と図１９に示すようなクロック配線とを有する半導体装置を形成してもよい。特に，ＣＰＵのように，高速動作が望まれる半導体装置においては、電源配線とクロック信号用配線を広幅配線で形成することが望ましい。この場合，電源配線とクロック信号配線は異なる配線層とすることもできる。
【０１２１】
以上実施例に沿って本発明を説明したが，本発明はこれらに制限されるものではない。たとえば，銅配線として，銅のほか、Ｎｂ，Ｚｒなどを含む銅合金を用いてもよい。絶縁層として、ＳｉＯ2、ＳｉＮ以外の材料を用いてもよい。種々の変形、改良、組みあわせなどが可能なことは当業者に自明であろう。
【０１２２】
本発明につき以下を開示する。
【０１２３】
【付記１】
下層配線構造と、
前記下層配線構造を覆う層間絶縁膜と、
前記層間絶縁膜の上面から形成された配線用溝、および前記配線用溝の内部領域の下面から前記層間絶縁膜を貫通し、前記下層配線構造まで達し、前記配線用溝の幅よりも狭い径を有するビア孔と、
前記ビア孔の外側の領域で、前記配線用溝の下面から上方に突出し、前記層間絶縁膜と同一材料で形成された絶縁突起パターンであって、前記ビア孔近傍の第１の配線用溝内領域における前記絶縁突起パターンの第１の面積占有率は前記ビア孔から離れた第２の配線用溝内領域における前記絶縁突起パターンの第２の面積占有率より高い絶縁突起パターンと、
前記配線用溝と前記ビア孔とを埋め込んで形成されたデュアルダマシン配線とを有するダマシン配線構造。
【０１２４】
【付記２】
前記配線用溝は、約２μｍを越える幅を有する付記１記載のダマシン配線構造。
【０１２５】
【付記３】
前記ビア孔の径は、約１μｍ以下である付記２記載のダマシン配線構造。
【０１２６】
【付記４】
前記絶縁突起パターンは、前記ビア孔の近傍に分散配置された複数の絶縁突起を含む付記１記載のダマシン配線構造。
【０１２７】
【付記５】
前記第１の面積占有率は、約１０％以上である付記４記載のダマシン配線構造。
【０１２８】
【付記６】
前記ビア孔近傍の第１の配線用溝内領域は、前記ビア孔を含み、１辺が２μmの矩形領域である付記５記載のダマシン配線構造。
【０１２９】
【付記７】
前記ビア孔近傍の第１の配線用溝内領域は、前記ビア孔を含み、１辺が５μmの矩形領域である付記５記載のダマシン配線構造。
【０１３０】
【付記８】
前記複数の絶縁突起は、前記ビア孔を囲む少なくとも１つのループに沿って、ほぼ等間隔で配置され、その間に前記デュアルダマシン配線の細幅領域を画定する第１の複数の絶縁突起を含む付記４記載のダマシン配線構造。
【０１３１】
【付記９】
前記少なくとも１つのループは、４つ以下のループである付記８記載のダマシン配線構造。
【０１３２】
【付記１０】
前記複数の絶縁突起は、配線長方向に関して前記第１の複数の絶縁突起の外側に配置された第２の複数の絶縁突起を含む付記８記載のダマシン配線構造。
【０１３３】
【付記１１】
前記絶縁突起パターンは、前記ビア孔の周辺を、一部領域を除いて取り囲む付記１記載のダマシン配線構造。
【０１３４】
【付記１２】
前記絶縁突起パターンは、前記ビア孔を取り囲むように配置されたＵ字型絶縁突起パターンを含み、前記デュアルダマシン配線は、前記Ｕ字の開口部に沿って延在する細幅配線と、前記ビア孔から離れた位置で前記細幅配線に接続され、前記細幅配線よりも広い幅を有する広幅配線とを含む付記７記載のダマシン配線構造。
【０１３５】
【付記１３】
前記細幅配線は、前記ビア孔の径の５倍以下、または約１μｍ以下の幅を有する付記１２記載のダマシン配線構造。
【０１３６】
【付記１４】
前記細幅配線は、前記ビア孔の端部から前記広幅配線までの距離が２μm以上である付記１２記載のダマシン配線構造。
【０１３７】
【付記１５】
前記絶縁突起パターンは、前記ビア孔を挟んで配置された２つの絶縁突起ストライプを含む付記１１記載のダマシン配線構造。
【０１３８】
【付記１６】
前記デュアルダマシン配線は、前記ビア孔に接続され、前記２つの絶縁突起ストライプに挟まれた細幅配線と、前記２つの絶縁突起ストライプの両端で、前記ビア孔から離れた位置で前記細幅配線に接続され、前記細幅配線よりも広い幅を有する広幅配線とを含む付記１５記載のダマシン配線構造。
【０１３９】
【付記１７】
前記細幅配線は、前記ビア孔の径の５倍以下、または約１μｍ以下の幅を有する付記１６記載のダマシン配線構造。
【０１４０】
【付記１８】
前記細幅配線は、前記ビア孔の端部から前記広幅配線までの距離が２μm以上である付記１６記載のダマシン配線構造。
【０１４１】
【付記１９】
半導体基板と、
前記半導体基板上に形成された集積回路構造と、
前記集積回路構造の上方に形成された多層配線と、
前記半導体基板上に形成された複数のパッドと
を含み、前記多層配線が
下層配線構造と、
前記下層配線構造を覆う層間絶縁膜と、
前記層間絶縁膜の上面から形成された配線用溝、および前記配線用溝の内部領域の下面から前記層間絶縁膜を貫通し、前記下層配線構造まで達し、前記配線用溝の幅よりも狭い径を有するビア孔と、
前記ビア孔の外側の領域で、前記配線用溝の下面から上方に突出し、前記層間絶縁膜と同一材料で形成された絶縁突起パターンであって、前記ビア孔近傍の領域における前記絶縁突起パターンの第１の面積占有率は前記ビア孔から離れた領域における前記絶縁突起パターンの第２の面積占有率より高い絶縁突起パターンと、
前記配線用溝と前記ビア孔とを埋め込んで形成されたデュアルダマシン配線とを有する半導体装置。
【０１４２】
【付記２０】
前記複数のパッドが、電源用パッドを含み、前記デュアルダマシン配線が前記電源用パッドに接続されている付記１９記載の半導体装置。
【０１４５】
【発明の効果】
以上説明したように，本発明によれば、デュアルダマシン工程を用いて広幅配線を形成する場合，ストレスマイグレーションによる不良発生を抑制することが可能となる。
【０１４６】
信頼性の高い半導体装置を高い歩留まりで製造することができる。
【図面の簡単な説明】
【図１】本発明の基本的実施例を説明するための平面図および配線層内の結晶粒の分布を示すスケッチである。
【図２】本発明者等の行なった実験を説明するための平面図、断面図、グラフである。
【図３】本発明者等の行なった実験を説明するための平面図、断面図、グラフである。
【図４】図３のサンプルにおける透過型電子顕微鏡写真のスケッチである。
【図５】本発明の実施例による配線構造を説明する平面図および断面図である。
【図６】本発明の実施例による配線構造を説明する概略平面図およびグラフである。
【図７】本発明の実施例による配線構造を示す半導体装置の断面図である。
【図８】図７の半導体装置を製造する製造工程を示す断面図である。
【図９】図７の半導体装置を製造する製造工程を示す断面図である。
【図１０】図７の半導体装置を製造する製造工程を示す断面図である。
【図１１】本発明の実施例による配線構造を有する半導体装置の平面図および断面図である。
【図１２】図１１の実施例による不良率の測定結果を示すグラフである。
【図１３】本発明の実施例による配線構造を示す平面図および断面図である。
【図１４】本発明の実施例による配線構造を示す平面図である。
【図１５】図１４の配線構造の断面図である。
【図１６】図１４の配線構造の断面図である。
【図１７】本発明の実施例による配線構造を示す平面図および断面図である。
【図１８】本発明の実施例による半導体装置の構成を示す平面図および断面図である。
【図１９】本発明の実施例による半導体装置の構成を示す平面図である。
【図２０】従来の技術を説明するための断面図である。
【符号の説明】
VIA:ビア孔
RI:絶縁層の残しパターン
G:配線用溝
WL:広幅配線
P:絶縁ピラー
４、７、１１、１３、２２：ＳｉＯ2層
３、６、１６、２１：ＳｉＮ層
５、１４:配線
９:ビア導電体
１０:広幅配線
３０：細幅配線
【発明の属する技術分野】
本発明は、配線構造または配線構造を有する半導体装置に関し、特にダマシン配線構造またはダマシン配線構造を有する半導体装置に関する。
【０００２】
【従来の技術】
従来、半導体装置の金属配線材料としては、ＡｌまたはＡｌ合金が多用されてきた。ＡｌおよびＡｌ合金は低抵抗率であり、ホトレジスト層のマスクおよびエッチャントガスを用いたパターニングが容易である。
【０００３】
近年、半導体装置の微細化および高速化により、より低抵抗率かつ高電流密度の配線材料が要求されている。このような配線材料として、Ｃｕが着目されている。ところで、Ｃｕ配線をパターニングする場合、エッチングを用いると、エッチャントおよび水分の影響でコロージョンが発生する。従って、ホトレジストマスクとエッチャントガスを用いたパターニングはＣｕ配線には不適であり、あらかじめ形成した凹部にＣｕ配線層を埋め込み、その後不要部を研磨により除去するダマシン法が用いられている。
【０００４】
下層配線と上層配線を接続するためには、層間絶縁膜中に形成したビア孔を埋め込むビア導電体が用いられる。ビア導電体と上層配線層とを別個の工程で作成すると、総処理時間が長くなる。総処理時間を短くするためには、多層配線層間のビア孔と上層配線層用の溝とに同一工程で金属を埋め込みその後研磨して凹部内にのみ金属を残すデュアルダマシン法が採用されている。
【０００５】
しかしながら、Ｃｕを用いたデュアルダマシン法においては、断線などの配線欠陥が生じている。
【０００６】
図２０（Ａ）〜（Ｄ）に従来のＣｕデュアルダマシン法により生じていた配線欠陥の例を示す。
【０００７】
図２０（Ａ）は、形成すべきＣｕ多層配線の構成例を示す。下層絶縁層１０４中に幅の狭い下層配線用溝部が形成され、この下層配線用溝部内にＣｕ下層配線１０５が形成される。例えば、バリアメタル層をスパッタリングで堆積した後、その上に銅配線層を電解メッキで形成する。下層絶縁層１０４表面上に堆積したＣｕは、化学機械研磨（ＣＭＰ）により除去される。
【０００８】
下層配線層１０５を形成した後、その上に層間絶縁膜としてＳｉＮ層１０６、ＳｉＯ2層１０７、ＳｉＮ層１１６、ＳｉＯ2層１１７を堆積する。この層間絶縁層中に、層間配線層接続用のビア孔１０８を形成し、ビア孔１０８をレジストなどにより埋め戻した後、ＳｉＯ２層１１７、ＳｉＮ層１１６を選択的に除去して幅の広い上層配線用溝が形成される。
【０００９】
上層配線用溝およびビア孔１０８を露出し、ビア導電体１０９と上層配線層１１０を同一の導電層形成工程により作成する。例えば、バリアメタル層をスパッタリングで堆積した後、その上に銅配線層を電解メッキで形成する。ＳｉＯ2層１１７表面上に堆積したＣｕは、研磨により除去される。このようにして、ビア導電体１０９および上層配線層１１０からなるデュアルダマシン配線ＤＤが形成される。上層配線層１１０形成後、その表面にＳｉＮ層１１１、ＳｉＯ2層１１２からなる上層絶縁層が形成される。
【００１０】
このようにして、Ｃｕ配線層からなる多層配線構造が形成される。層間接続用のビア導電体１０９は、上層配線層１１０と同一材料で形成される。
【００１１】
ところで、このような多層配線構造を形成すると、断線等の配線不良が発生することが分かった。断線等の配線不良は、ビア孔またはビア孔近傍の下層Ｃｕ配線に発生することが多い。
【００１２】
図２０（Ｂ）は、ビア孔１０８中央部にボイド１２０が発生した配線不良の構成を概略的に示す。ビア孔１０８中央部にボイド１２０が発生し、下層配線層１０５と上層配線層１１０の電気的接続を切断してしまう。
【００１３】
図２０（Ｃ）は、ビア孔１０８下部にボイド１２０が発生し、配線不良が発生する場合を示す。ボイド１２０の発生個所は異なっても、上層配線層１１０と下層配線層１０５の電気的接続が阻害されることに代りはない。ボイドは、ビア孔のみに発生するのではなく、ビア導電体と下層配線層の間にも発生する。
【００１４】
図２０（Ｄ）は、ビア導電体１０９と下層配線層１０５の接続部分の下層配線層にボイド１２０が発生する場合を示す。ボイド１２０が下層配線層１０５の接続部分に発生し、下層配線層１０５とビア導電体１０９との電気的接続を切断している。
【００１５】
デュアルダマシン法を用いた多層Ｃｕ配線構造においては、ビア導電体またはビア導電体と接続する下層配線層表面部にボイドが発生し、配線不良を生じることが多い。信頼性のある多層配線構造を作成するためには、このような配線不良を防止することが望まれる。
【００１６】
【発明が解決しようとする課題】
このように、Ｃｕを用いた多層配線構造をデュアルダマシン構造で形成すると、配線不良が発生し、信頼性を損なうことが分かった。
【００１７】
本発明の目的は、信頼性の高いダマシン配線構造またはこのようなダマシン配線構造を有する半導体装置を提供することである。
【００１８】
本発明の他の目的は、総処理時間が短く、かつボイドの発生しにくい多層配線構造または多層配線構造を有する半導体装置を提供することである。
【００１９】
【課題を解決するための手段】
本発明の１つの側面によれば、
下層配線構造と、
前記下層配線構造を覆う層間絶縁膜と、
前記層間絶縁膜の上面から形成された配線溝と、
前記配線溝の内部領域の下面から前記層間絶縁膜を貫通し、前記下層配線構造まで達するビア孔と、
前記ビア孔の外側の領域で、前記配線溝の下面から上方に突出し、前記層間絶縁膜と同一材料で形成された絶縁突起パターンであって、前記ビア孔近傍の第１の配線溝内領域における前記絶縁突起パターンの第１の面積占有率は前記ビア孔から離れた第２の配線溝内領域における前記絶縁突起パターンの第２の面積占有率より高い絶縁突起パターンと、
前記配線溝及び前記ビア孔を導電性材料により埋め込んで形成されたデュアルダマシン配線と
を有し、前記導電性材料はＣｕであり、前記デュアルダマシン配線はＣｕ配線よりなり、前記第１の配線溝内領域は前記ビア孔近傍の領域に前記ビア孔を囲むように設けられ、前記第２の配線溝内領域は前記第１の配線溝内領域の外側の領域に前記第１の配線溝内領域を囲むように設けられたことを特徴とする半導体装置
が提供される。
【００２０】
本発明の他の側面によれば、
下層配線構造と、
前記下層配線構造を覆う層間絶縁膜と、
前記層間絶縁膜の上面から形成された配線溝と、
前記配線溝の内部領域の下面から前記層間絶縁膜を貫通し、前記下層配線構造まで達するビア孔と、
前記配線溝及び前記ビア孔を導電性材料により埋め込んで形成されたデュアルダマシン配線と、
を有する半導体装置であって、
前記配線溝は、第１の幅を有する太幅配線溝と、前記第１の幅よりも狭い第２の幅を有し、前記太幅配線溝の端部より突出する細幅配線溝とを含み、
前記ビア孔は、前記細幅配線溝の内部領域の下面から前記層間絶縁膜を貫通し、前記下層配線構造まで達するように形成され、前記ビア孔の幅は前記細幅配線溝の幅と同一であり、
前記導電性材料はＣｕであり、前記デュアルダマシン配線はＣｕ配線よりなることを特徴とする半導体装置
が提供される。
本発明のさらに他の側面によれば、
下層配線構造と、
前記下層配線構造を覆う層間絶縁膜と、
前記層間絶縁膜の上面から形成された配線溝と、
前記配線溝の内部領域の下面から前記層間絶縁膜を貫通し、前記下層配線構造まで達するビア孔と、
前記配線溝及び前記ビア孔を導電性材料により埋め込んで形成されたデュアルダマシン配線と、
を有する半導体装置であって、
前記ビア孔から第１の距離における前記配線溝の第１の幅は、前記ビア孔から前記第１の距離よりも長い第２の距離における前記配線溝の第２の幅よりも狭く、
前記ビア孔の幅は前記配線溝の前記第１の幅と同一であり、
前記導電性材料はＣｕであり、前記デュアルダマシン配線はＣｕ配線よりなることを特徴とする半導体装置
が提供される。
【００２１】
ビア孔上部での上層配線層の結晶粒径が小さくなり，ストレスマイグレーションが抑制され，配線の断線が低減する。
【００２２】
【発明の実施の形態】
本発明者等は、Ｃｕ多層配線構造になぜボイドが発生するのかを調べた。
【００２３】
図２（Ａ）、（Ｂ）は、本発明者等が実験に用いたビアチェーンのサンプル構成を示す。図２（Ａ）は平面構成を示し、図２（Ｂ）は、断面構成を示す。
【００２４】
図2（Ｂ）に示すように、下層絶縁層１０４表面に深さ約０．４５μｍの配線層用溝Ｇ１が形成され、この配線層用溝Ｇ１を埋め込んで下層配線層１０５が形成される。配線層は、スパッタ法により厚さ約３０ｎｍのＴａＮバリアメタル層をスパッタリングで成膜した後、電解メッキにより溝内をＣｕで埋め込み、次に表面上に形成された不要な配線層を化学機械研磨（ＣＭＰ）により除去して形成する。
【００２５】
なお、実験用サンプルはビアチェーンを作成するものであり、下層配線層１０５は一定の距離を置いて繰り返し作成された。下層配線層１０５は、Ｓｉ基板表面上に形成された厚さ約０．５μｍのシリコン酸化膜上に形成されている。
【００２６】
下層配線層１０５の上に、層間絶縁膜１０７が形成された。層間絶縁膜１０７に、ビア孔および上層配線用溝Ｇ２が形成され、デュアルダマシン法によりＣｕの上層配線層１１０およびビア導電体１０９が上述の配線層形成工程と同様の工程を共用して作成される。なお、層間絶縁膜１０７表面上に形成された導電層は、ＣＭＰなどにより除去される。
【００２７】
なお、デュアルダマシン配線層は、厚さ約３０ｎｍのＴａＮ層と、その上の銅層で形成される。上層配線層の厚さは約０．４５μｍであり、ビア孔の高さは約７００ｎｍである。ビアチェーンの数は約２０００ビアである。
【００２８】
図２（Ａ）は、上層配線層１１０を形成した後の平面構成を概略的に示す。上層配線層１１０は、例えば幅ｗｗが１０μｍであり、長さｄが２０μｍである矩形Ｃｕ配線層を繰り返し配置したものである。下層配線層１０５も、上層配線層１１０と同じ幅ｗｗを有し、上層配線層１１０と端部が重なるように一定間隔で配置されている。
【００２９】
ビア導電体１０９の端部は、上層配線層１１０および下層配線層１０５の重複部分に一致するように形成されており、その幅ｖｗは、上層配線層１１０および下層配線層１０７の幅ｗｗよりも大幅に狭く設計されている。サンプルにおいては、上層配線層１１０および下層配線層１０５の幅は約１０μｍであるのに対し、ビア導電体の径ｖｗは約０．３μｍである。測定用サンプルは、このようなビアチェーンをチェーン数１０００（ビア数２０００）程度接続したものである。
【００３０】
図２（Ｃ）は、下層配線１０５および上層配線１１０の配線幅ｗｗを１０μｍに設定し、多数のビアチェーンを形成した後、高温放置を行なって不良発生を測定した結果を示している。
【００３１】
横軸は放置温度を℃で示し、縦軸は不良率を％で示す。放置時間は１６８時間（１週間）とした。高温放置温度１００〜２５０℃において、不良率は明らかにビークを示している。１００℃および２５０℃に放置した場合、不良が発生する不良率はほぼ0％であるのに対し、放置温度が１２５℃〜２００℃の間において、不良率が増加し、最大となる温度が存在している。図２（Ｃ）においては、放置温度１５０℃付近において不良率のピークが存在すると認められる。
【００３２】
このような特性は、ストレスマイグレーション特有の振る舞いである。上述のデュアルダマシン構造を用いると、ストレスマイグレーションが発生しやすいということが分かる。
【００３３】
ストレスマイグレーションは、金属配線層と層間絶縁膜との熱膨張係数が異なり、室温と高温放置温度との間の温度領域において、熱膨張率の差から配線層内にストレスが発生し、ストレスにより配線層内の金属（Ｃｕ）原子がマイグレーションすることに基づく現象である。例えば、金属配線層は高温で圧縮ストレスを受け、低温で伸張ストレスを受ける。このようなストレスを受けたとき、金属配線層は耐性の弱い部分で切断してしまう。
【００３４】
図２（Ｃ）の実験結果から、配線不良の発生はストレスマイクレーションによる可能性が強いことが分かった。次にこのストレスマイグレーションによると考えられる配線不良が、上層配線および下層配線の配線幅にどのように依存するかを調べた。配線層の幅ｗｗをパラメータとし、０．３μｍ、１μｍ、２μｍ、３μｍ、５μｍ、１０μｍと変化させ、ビア径を０．３μｍに保ったときの結果を図２（Ｄ）に示す。
【００３５】
図２（Ｄ）の実験結果は、配線層の幅が増大するにつれ、不良率が急激に増大することを示している。配線幅が約２μｍ以下の領域においては、不良率の発生はほぼ０であるが、配線幅が２μｍを越えると、不良率が上昇し、特に配線幅が５μｍを越えると、不良率は大きな値となっている。本明細書においては、２μｍを越える幅を有する配線を広幅配線と呼ぶ。広幅配線は典型的には幅３μｍ以上、さらに典型的には幅５μｍ以上である。
【００３６】
この結果から、広幅配線に接続されるビア孔が小径の場合、広幅配線の幅が大きくなると不良率が増大することが分かる。配線幅ｗｗが約２μｍ以下の領域においては、不良率が約０％であることから、ビア孔の径に対し、広幅配線の幅が約７倍以下であれば、不良率は大幅に減少することが分かる。
【００３７】
広幅配線の幅ｗｗが、ビア径ｖｗの約７倍以上になると、不良率が増大する。特に広幅配線の幅が約５μｍ以上になると、不良率は約０．１５％以上と成ってしまう。
【００３８】
図２（Ａ）、（Ｂ）のサンプルにおいては、広幅配線の端部にビア孔を形成した。次に、ビア孔を広幅配線の端部から離した場合、端部から離す距離に依存してどのように不良率が変化するかを調べた。
【００３９】
図３（Ａ）、（Ｂ）は、作成したサンプルの構造を示す平面図および断面図である。図２（Ａ）、（Ｂ）に示すサンプル同様、厚さ約０．５μｍのシリコン酸化膜の上に下層配線層１０５がダマシン工程により形成されている。
【００４０】
下層絶縁層１０４の上に層間絶縁膜１０７が形成され、層間絶縁膜１０７に上層配線用溝とビア孔が形成され、デュアルダマシン工程により上層配線層１１０、ビア導電体１０９が形成される。
【００４１】
本サンプルにおいては、上層配線層１１０の端部から距離ｙだけ離されている。距離ｙとして０μｍのサンプルと、５μｍのサンプルとを作成した。その他の点は，図２（Ａ）、（Ｂ）のサンプルと同様である。
【００４２】
図３（Ｃ）は、上層配線層の端部からビア孔が離れる距離により不良率がどのように変化するかを示すグラフである。横軸はビア孔と上層配線層端部との間隔ｙを単位２μｍで示し、縦軸は不良率を％で示す。
【００４３】
距離ｙが０の場合、図２（Ｄ）で示した通り、不良率は約０．２８％である。間隔ｙが５μｍに増加すると、不良率はあからかな上昇を示し、約０．５％となった。この結果からビア孔は上層配線端部になるべく近い方が不良率の点からは良好な結果が得られると期待される。配線端部は，絶縁層との界面であり、絶縁層の影響が考えられる。
【００４４】
図４は、図３（Ａ）、（Ｂ）に示すサンプルの断面の透過型電子顕微鏡写真のスケッチである。下層配線層、上層配線層はほぼ同等の粒径を有する結晶粒で形成されてるが、ビア孔内の導電体は下層配線層、上層配線層と較べ著しく小さな粒径の結晶粒で形成されていることが観察される。
【００４５】
このように、ビア導電体とそれに連続する上層配線層（下層配線層）において、結晶粒の粒径が大きく異なると、各結晶粒の表面エネルギが異なることになる。デュアルダマシン配線を形成した後も、この表面を安定化するために、小さな粒径の結晶粒から大きな粒径の結晶粒へのマイグレーションが生じ、結晶成長が進むことが考えられる。この際、ビア導電体においては小さな粒径の結晶粒が多いため、小さな粒径の結晶粒から大きな粒径の結晶粒へのマイグレーションが生じると、ビア導電体内の原子が移動し、ボイドが発生することが考えられる。このような導電体原子の移動により、図２０（Ｂ）〜（Ｄ）に示すようなボイドが発生するものと考えらる。
【００４６】
なお，サンプルにおいては上層配線も下層配線も広幅配線で形成したが、実際のデバイスにおいては上層配線または下層配線の一方のみが広幅配線となりうる。
【００４７】
下層配線が高密度の細幅配線である場合、短絡防止、寄生容量低減のためにもビア孔の径は大きくすることが困難である。ビア孔は通常細幅配線の幅と同じ径に設計される。ビア孔の径は通常１μ以下であり、しばしば最小線幅と同一である。
【００４８】
電源配線，クロック信号配線などは，低抵抗実現のために広幅配線とすることが望まれる。広幅配線においては大きな粒径の結晶粒が成長する。ボイドの発生を防止するためには、ビア孔から広幅配線へのマイグレーションを低減することが有効と考えられる。
【００４９】
図１（Ａ）は、本発明の実施例によるデュアルダマシン配線を形成するためのビア孔および上層配線用溝の形態を簡略化して示す。層間絶縁膜Ｉに、上層配線用溝Ｇが形成され、下層配線との接続部分にはビア孔ＶＩＡが形成される。ビア孔ＶＩＡの径は、上層配線用溝Ｇの幅よりも大幅に小さい。ビア孔ＶＩＡを取り囲むように、層間絶縁膜Ｉの残しパターンＲＩが形成されている。
【００５０】
すなわち、広幅配線からビア孔ＶＩＡに到達するためには、残しパターンＲＩで規定される幅の狭い部分を通過しなければならない。ビア孔ＶＩＡの周囲は、分散配置された残しパターンＲＩで実質的に囲まれるため、擬似的に細幅の配線となり、この領域における結晶粒の粒径は小さくなることが期待される。
【００５１】
図１（Ｂ）は、図１（Ａ）に示した層間絶縁膜を用い、実際にデュアルダマシン配線を形成した上面のスケッチである。残しパターンＲＩに囲まれた領域においては、結晶粒の粒径が小さくなり、広幅配線部分の結晶粒の粒径とは大きく異なることが分かる。
【００５２】
図１（Ｃ）は、従来と同様広幅配線に直接ビアを接続し、層間絶縁膜の残しパターンＲＩは形成しなかった場合の上層配線表面の粒径分布を示すスケッチである。ビア孔ＶＩＡの上部においても、大きな粒径の結晶粒が形成され、広幅配線ＷＬはほぼ均等な粒径の結晶粒で形成されていることが分かる。この場合、ビア孔ＶＩＡ内部の結晶粒の粒径は広幅配線ＷＬの結晶粒の粒径よりも大幅に小さいことになり、上述したようなストレスマイグレーションが生じることが考えられる。
【００５３】
図１（Ｂ）に示す構成においては、ビア孔ＶＩＡ上部の上層配線の結晶粒が小さくなるため、ビア孔ＶＩＡから広幅配線ＷＬに移動する配線構成原子のストレスマイグレーションが抑制されることが期待される。
【００５４】
図５（Ａ）、（Ｂ）、（Ｃ）は、より具体的なデュアルダマシン配線の構成を示す平面図および断面図である。図５（Ｂ）は、図５（Ａ）に示すＶＢ−ＶＢに沿う断面であり、図５（Ｃ）は、図５（Ａ）におけるＶＣ−ＶＣ線に沿う断面である。
【００５５】
図５（Ｂ）、（Ｃ）に示すように、下層絶縁層４に幅の狭い下層配線用溝Ｇ１がエッチングにより形成され、ＴａＮ等のバリアメタル層をスパッタリングで成膜した後、電解メッキにより主配線層である銅層を形成する。下層絶縁層４上に形成された主配線層およびバリアメタル層をＣＭＰにより除去する。下層配線５がこのようにして形成される。
【００５６】
下層配線５を覆って、下層絶縁層４上に層間絶縁膜７を形成する。層間絶縁膜の表面から、下層配線５に達するビア孔ＶＩＡを形成し、ビア孔ＶＩＡを含む領域に上層配線用溝Ｇ２が形成される。
【００５７】
図５（Ａ）に示すように、ビア孔ＶＩＡを取り囲むように、上層配線用溝Ｇ２を形成しない絶縁膜の残しパターンＲＩを形成する。図の構成においては、ビア孔ＶＩＡを取り囲むように、内側に４個の残しパターンＲＩ、外側に１２個の残しパターンＲＩが形成されている。たとえば、各残しパターンＲＩは，一辺０．５μｍの正方形であり、ピッチ１．２μｍ（残しパターン間の距離０．７μｍ）で配置する。
【００５８】
図５（Ｂ）、（Ｃ）に示すように、上層配線用溝Ｇ２およびビア孔ＶＩＡを埋め込むように、バリアメタル層をスパッタリングで形成し、電解メッキにより銅層を形成する。層間絶縁膜７表面上に形成された配線層をＣＭＰにより除去し、上層配線１０をパターニングするとともに、層間絶縁膜７および残しパターンＲＩの表面を露出させる。図５（Ａ）に示す平面構成となる。
【００５９】
図５（Ｂ）に示す位置の断面は、従来のダマシン配線と同様であるが、図５（Ｃ）の位置においては、層間絶縁膜の残しパターンＲＩがほぼ等間隔に分布している。従って、上層配線１０は、ビア孔ＶＩＡ近傍においては擬似的に細い幅の配線となる。
【００６０】
図５（Ａ）においては、ビア孔ＶＩＡの周囲を２回りの残しパターンＲＩで囲んでいるが、残しパターンをどの程度形成すれば十分な効果が得られるかを確認するため、残しパターンを種々に変化させたサンプルを作成した。
【００６１】
図６（Ａ）は、作成したサンプルの構成を概略的に示す平面図である。ビア孔ＶＩＡは、１辺０．３μｍの正方形断面の孔であり、高さは０．７μｍである。ビア孔ＶＩＡに接続される上層配線の幅は、１０μｍであり、ビア孔の周囲に１辺０．５μｍの正方形断面の残しパターンＲＩを、ピッチ１．２μｍでループＬ１、Ｌ２、Ｌ３．Ｌ４に沿って正方格子状に配置した。
【００６２】
すなわち、隣接する残しパターンＲＩは、その間に擬似的に幅０．７μｍの細幅配線を画定する。ビア孔ＶＩＡを取り囲むように、残しパターンＲＩを、仮想的ループＬ１、Ｌ２、Ｌ３、Ｌ４に沿って配置した。なお、残しパターンＲＩの無いサンプル、残しパターンがループＬ１に沿って１回り（４個）形成されたサンプル、残しパターンＲＩがループＬ１、Ｌ２に沿って２回り形成されたサンプル、残しパターンＲＩがループＬ１、Ｌ２、Ｌ３、Ｌ４に沿って４回り形成されたサンプルを作成した。これらのサンプルにおいて不良率を測定した。
【００６３】
図６（Ｂ）は、絶縁膜の残しパターンの配置ループ数に対する不良率の変化を示すグラフである。横軸は残しパターンのループ数を示し、縦軸は不良率を％で示す。
【００６４】
残しパターンが無い場合、前述のように不良率は約０．５％である。一回りの残しパターンを形成すると、不良率は約０．２％以下に減少し、２回りの残しパターンを形成すると、不良率はほぼ０％に近づいている。４回りの残しパターンを形成すると、不良率はほぼ０％である。
【００６５】
これらの結果から、不良率を低減するためには、残しパターンを少なくとも１回り以上、好ましくは２回り以上形成することが望ましい。残しパターンのループ数を増加させれば、不良率の低減はより確実となるが、残しパターンを多数形成することは、広幅配線の抵抗の増加につながる。従って、余り多数の残しパターンを形成することは、配線層の抵抗の観点から好ましくない。通常５回り以上の残しパターンを形成することは望ましくないであろう。
【００６６】
なお、上述の構成においては１．２μｍ平方の領域に０．５μｍ平方の絶縁パターンを形成した。これは，絶縁パターンの面積占有率としては、約１７％となる。絶縁パターン間の距離を幾分増加させても同様の効果が期待できよう。ただし、絶縁パターンの面積占有率は，絶縁パターンの存在する領域内で約１０％以上であることが望ましい。また、一辺２μｍ以上，好ましくは一辺５μｍ以上の矩形領域を含む領域に絶縁パターンを配置することが望ましい。
【００６７】
図７は、図５（Ａ）に示す平面構成を有するデュアルダマシン配線を用いて多層配線を形成するより具体的な実施例を示す。図７（Ａ）は、図５（Ａ）におけるＶＩＩＡ−ＶＩＩＡ線に沿う断面図であり、図７（Ｂ）は図５（Ａ）におけるＶＩＩＢ−ＶＩＩＢ線に沿う断面図である。
【００６８】
半導体基板ＳＵＢのｐ型領域内に、ｎ型ウェルＷｎおよびｐ型ウェルＷｐが形成され、表面から素子分離用溝が形成され、素子分離用溝がＳｉＯ2等の絶縁物で埋め込まれ、ＣＭＰなどにより平坦化され、シャロートレンチアイソレーション（ＳＴＩ）の素子分離領域ＳＴＩが形成されている。
【００６９】
ウェル領域上にゲート酸化膜と多結晶シリコンのゲート電極ＧＥで形成された絶縁ゲート電極構造が形成され、その側壁上にはサイドスペーサＳＳがＳｉＯ2等の絶縁物により形成されている。絶縁ゲート電極構造およびサイドスペーサを用い、２段階のイオン注入が行なわれ、ＬＤＤ構造のソース／ドレイン領域ＬＤＤがそれぞれ形成されている。すなわち、ｎ型ウェルＷｎにｐチャネルＭＯＳトランジスタが形成され、ｐ型ウェルＷｐにｎチャネルＭＯＳトランジスタが形成されている。
【００７０】
半導体基板表面上に第１の層間絶縁膜１１がＳｉＯ2等の絶縁膜により形成されている。第１の層間絶縁膜１１を貫通し、ソース／ドレイン領域に達するコンタクト孔が形成され、コンタクト孔を埋め込んでタングステン（Ｗ）プラグ１２が形成されている。なお、ブランケットＷ層を形成した場合、第１の層間絶縁膜１１上に形成されたＷ層は、エッチバック、ＣＭＰなどにより除去される。
【００７１】
第１の層間絶縁膜上に、第２の層間絶縁膜１３がＳｉＯ2等の絶縁物により形成されている。第２の層間絶縁膜に第１金属配線用溝Ｇ１が形成され、溝Ｇ１内にダマシン配線１４が銅などにより形成される。第１のダマシン配線１４を形成した後、基板表面上にＳｉＮ層１６、ＳｉＯ2層１７の積層等により第３の層間絶縁膜が形成される。
【００７２】
第３の層間絶縁膜の上に、さらにＳｉＮ層３、ＳｉＯ2層４が積層され、第４の層間絶縁膜が形成されている。第４の層間絶縁膜、第３の層間絶縁膜を選択的に除去したビア孔に、第１の金属配線層１４に接続されるビア導電体５ｖが形成されている。また、第４の層間絶縁膜を選択的に除去した配線用溝に第２の金属配線層５が形成される。製造工程としては、第２の金属配線層形成と同時に、ビア孔を埋めるビア導電体も形成される。第２の金属配線層５は、幅１μ以下の細幅配線である。
【００７３】
第７図（Ｂ）に示すように、第４の層間絶縁膜の上に、ＳｉＮ層６、ＳｉＯ2７の積層により第５の層間絶縁膜、ＳｉＮ層２１、ＳｉＯ2層２２の積層により第６の層間絶縁膜が形成される。図５（Ａ）に示すようなパターンの広幅配線用溝Ｇ３が第６の層間絶縁膜に形成されている。
【００７４】
図７（Ａ）に示すように、広幅配線用溝Ｇ３の底面からビア導電体５ｖの表面に達するビア孔ＶＩＡが形成されている。広幅配線用溝Ｇ３のビア孔ＶＩＡ近傍領域には、図７（Ｂ）に示すように第５の層間絶縁膜の残しパターンＲＩが形成されている。残しパターンＲＩは、図５（Ａ）に示すように分布している。
【００７５】
広幅配線用溝Ｇ３およびビア孔ＶＩＡの表面にＴａＮ等のバリア金属層を形成し、凹部を埋め込むように銅メッキ層を形成して、第３金属配線層１０とビア導電体９を形成する。第６の層間絶縁膜上の配線層はＣＭＰにより除去される。第３金属配線層１０は、ＳｉＯ2層２２と共通表面を形成する。第３金属配線層１０を覆って、ＳｉＯ2層２２表面上にＳｉＮ層２３が形成される。
【００７６】
図８（Ａ）、（Ｂ）、図９（Ａ），（Ｂ）、図１０（Ａ）、（Ｂ）は、図７（Ａ）、（Ｂ）に示す配線構造を作成する製造工程を概略的に示す断面図である。半導体基板ＳＵＢには、公知の方法により素子分離領域ＳＴＩが形成され、各ウェルの上には絶縁ゲート電極構造ＧＥが形成されている。絶縁ゲート電極構造ＧＥを埋め込むように、ＳｉＯ2層１１をＣＶＤにより形成する。
【００７７】
ＳｉＯ2層１１の表面から、所定のＭＯＳトランジスタのソース／ドレイン領域ＬＤＤに達するコンタクト孔が形成され、コンタクト孔を埋め込むタングステンプラグ１２が形成される。タングステンプラグ１２を形成した後、ＳｉＯ2層１１を覆って、他のＳｉＯ2層１３が形成される。
【００７８】
ＳｉＯ2層１３の上にレジストパターンを形成し、第１金属配線用溝Ｇ１がエッチングで形成される。第１金属配線用溝Ｇ１を形成した後、ＴａＮ等のバリア層をスパッタリングで成膜し、電解メッキにより銅層を形成する。ＳｉＯ2層１３表面上の，銅層およびバリア金属層をＣＭＰ等により研磨して除去する。このようにして、第１金属配線層１４が形成される。第１金属配線層１４を覆って、ＳｉＯ2層１３の表面にＳｉＮ層１６がＣＶＤ等により形成される。
【００７９】
図８（Ｂ）に示すように、ＳｉＮ層１６の上に、ＳｉＯ2層１７をＣＶＤにより形成し，その上にさらにＳｉＮ層３、ＳｉＯ2層４をＣＶＤにより形成する。
【００８０】
図９（Ａ）に示すように，たとえばＳｉＯ2層４の表面上にレジストパターンを形成し、ＳｉＯ2層４表面からＳｉＮ層１６の表面に達するビア孔を形成する。その後，レジストパターンは除去する。
【００８１】
図９（Ｂ）に示すように、必要に応じてビア孔をレジスト等で埋め込んだ後、ＳｉＯ2層４表面上に他のレジストパターンを形成し，ＳｉＯ2層４をエッチングし、ＳｉＮ層３表面に達する配線用溝を形成する。その後，溝およびビア孔底面に露出したＳｉＮ層３，１６をエッチングすることにより，図９（Ｂ）に示す配線用溝Ｇ２およびビア孔ＶＩＡ１を形成する。ビア孔ＶＩＡ１の底面には、第１金属配線層１４の表面が露出する。
【００８２】
図１０（Ａ）に示すように、配線用溝Ｇ２、ビア孔ＶＩＡ１の表面にＴａＮ等のバリア金属層をスパッタリングで成膜した後、電解メッキにより銅層５を作成する。
【００８３】
図１０（Ｂ）に示すように、銅層５をＣＭＰにより研磨し、ＳｉＯ2層４の表面を露出させる。この時，銅層５は配線用溝Ｇ２およびビア穴ＶＩＡ１を埋め込んで第２金属配線層５およびビア導電体５ｖを構成する。
【００８４】
その後、第２金属配線層５を覆ってＳｉＯ2層４の上にＳｉＮ層６、ＳｉＯ2層７、ＳｉＮ層２１、ＳｉＯ2層２２を積層する。その後，図９（Ａ）、（Ｂ），図１０（Ａ）、（Ｂ）同様の工程を行ない、図７（Ａ）、（Ｂ）に示すような広幅の第３金属配線層１０およびそれに接続するビア導電体９を形成する。第３金属配線層１０を覆って、ＳｉＯ2層２２の上にＳｉＮ層２３を形成すると、図７（Ａ）、（Ｂ）の構成となる。
【００８５】
以上説明した実施例においてはビア孔の周囲にピラー状に絶縁層を残し、ビア孔上の広幅配線層の結晶粒径を制御した。結晶粒径の制御は，ビア孔に接続される配線そのものの幅を制限することによっても行うことができる。
【００８６】
図１１（Ａ）、（Ｂ）は、本発明の他の実施例による配線構造を示す。図１１（Ａ）が平面構成を示し，図１１（Ｂ）が断面構成を示す。基板ＳＵＢから第２金属配線層５までの構成は図７（Ａ）同様である。第２金属配線層５を覆ってＳｉＮ層６、ＳｉＯ2層７、ＳｉＮ層２１、ＳｉＯ2層２２を積層し，層間絶縁膜を形成する。
【００８７】
ＳｉＯ2層２２の表面にレジストパターンを作成し、ＳｉＯ2層２２をエッチングし，配線用溝Ｇ３の形状を作成する。次に，ビア孔ＶＩＡの形状の開口を有するレジストパターンを作成し、ＳｉＮ層２１、ＳｉＯ2層７をエッチングしてビア孔ＶＩＡの形状を作成する。これらの配線用溝およびビア孔の底面に露出したＳｉＮ層をエッチングすると、配線用溝Ｇ３およびビア孔ＶＩＡが完成する。
【００８８】
配線用溝およびビア孔にバリアメタル層をスパッタリングで形成し，電解メッキで銅層を作成し，ＣＭＰで研磨することにより、広幅配線１０、細幅配線３０，ビア導電体９が作成される。ビア導電体９は、図１１（Ａ）に示すように、細幅配線３０を介して広幅配線１０に接続される。細幅配線３０は、銅の結晶粒径が十分小さくなるような幅と長さを有する。
【００８９】
本発明者らは、ビア孔ＶＩＡが，一辺０．３μｍの正方形断面を有し，細幅配線３０が幅０．３μｍである場合，細幅配線３０の長さによる不良率の変化を調べた。
【００９０】
図１２は、細幅配線の長さによる不良率の変化を示すグラフである。細幅配線の長さが０のサンプルと、細幅配線の長さが２μｍのサンプルを調べた。細幅配線の長さが０のサンプルは，図２と類似の構成である。ただし、下層配線の幅は０．３μｍである。
【００９１】
細幅配線の長さが０の場合，不良率は約１％であった。細幅配線の長さが約２μｍの場合，不良率は約０％となった。このように。細幅配線の長さを十分な長さとすれば，ストレスマイグレーションを十分抑制することができると考えられる。なお、細幅配線の幅が０．３μｍの場合を確認したが，細幅配線の幅は約２μｍ以下であればよいであろう。幅約１μｍ以下であることがより好ましい。
【００９２】
図２（Ｄ）で示したように，配線幅が２μｍを越える場合，ストレスマイグレーションが問題となる。しかしながら，比較的細い幅，たとえば幅約３μｍの配線においては、幅方向に多数の絶縁ピラーを配置することが困難なこともある。
【００９３】
図１３（Ａ）、（Ｂ）、（Ｃ）は、比較的幅の狭い広幅配線に、絶縁ピラーを配置した実施例を示す。図１３（Ｂ）、（Ｃ）は、図１３（Ａ）におけるXIIIB‐XIIIB線およびXIIIC-XIIIC線に沿う断面図である。図１３（B）において，下層配線５がビア導電体９を介して上層配線１０に接続されている。
【００９４】
図１３（C）の断面においては、下層配線は左方からビア孔下の領域まで延在しているが，上層配線１０は，絶縁ピラーＰにより分断された構成となっている。なお，上層配線１０の上にはＳｉＮ層２３、ＳｉＯ2層２４が形成され、さらに上層配線を形成することができる。
【００９５】
配線幅が比較的狭いため，絶縁膜の残しパターンで形成した絶縁ピラーを２回り配置しようとしても，２回り目を完全に配置することはできない。しかしながら、１回りのみの絶縁ピラーによってはビア孔周囲の配線の結晶粒径の抑制は，不充分となることもある。
【００９６】
このような場合、図に示すように、配線長方向においては，２重に絶縁ピラーを配置する。配線幅方向には，２重に絶縁ピラーを配置していないが，配線溝の絶縁体側面がピラー同様の機能を果たし、十分な粒径抑制効果を期待することができる。
【００９７】
図１４，図１５（A）、（B），図１６（A）、（B）は、本発明の他の実施例による配線構造を示す。図１４は平面構成を示し、図１５（A）、（B）は，図１４におけるXVA-XVA線に沿う断面およびXVB-XVB線に沿う断面を示す。図１６（A）、（B）は、図１４におけるXVIA-XVIA線に沿う断面およびXVIB-XVIB線に沿う断面を示す。
【００９８】
図１４に示すように，広幅配線１０の中に絶縁パターンを形成し，絶縁パターン中にビア孔VIAから広幅配線１０に接続する細幅配線を形成している。広幅配線１０の中央部に設けられた細幅配線３０cは，Ｕ字型絶縁パターン２２ｃにより三方を囲まれており、たとえば幅約０．３μm，ビア孔の端部から広幅配線の端部までの距離約２μmを有する。ビア孔VIAは，例えば一辺０．３μmの正方形断面を有する。
【００９９】
広幅配線１０の端部近傍に設けられたビア孔に接続する細幅配線３０ｐは上方と右方とをクランク形状の絶縁パターン２２ｐにより画定され、たとえば幅約０．３μm，ビア孔端部から広幅配線端部までの距離約２μmを有する。すなわち、ビア孔と広幅配線とを細幅配線が接続する点に関しては，図１１の実施例と同様である。
【０１００】
図１５（A）、（B）は、広幅配線１０の中央部に設けられたビア孔近傍の構成を示す。下層ＳｉＯ2層１７の上に、ＳｉＮ層３、ＳｉＯ2層４の積層が形成され、これらに下層配線用溝Ｇ１が形成されている。下層配線用溝Ｇ１は、下層配線５で埋め込まれている。
【０１０１】
下層配線５の上にはＳｉＮ層６、ＳｉＯ2層７、ＳｉＮ層２１、ＳｉＯ2層２２の積層が形成され，ＳｉＯ2層２２、ＳｉＮ層２１に上層配線用溝G２が形成され、上層配線用溝Ｇ２の底面からＳｉＯ2層７、ＳｉＮ層６を貫通するビア孔VIAが形成されている。ビア孔VIAを埋め込んでビア導電体９が形成され，上層配線用溝Ｇ２を埋め込んで上層配線層３０ｃ、１０が形成されている。
【０１０２】
ビア孔VIAを埋めたビア導電体９は、広幅の上層配線１０に直接接続されるのではなく，その上部で細幅配線３０ｃに接続され，細幅配線３０ｃが広幅上層配線１０に接続されている。
【０１０３】
図１５（B）に示すように、細幅配線３０ｃは、ビア導電体９と同じ幅を有する。なお、細幅配線３０ｃは、必ずしもビア導電体と同じ幅を有する必要は無く、２μm以下の幅であればよい。細幅配線３０ｃの長さは，銅の結晶粒径を十分小さくできる長さ、たとえば２μm以上、に選択する。
【０１０４】
図１６（A）、（B）は、広幅配線端部に設けた細幅配線の構成を示す。図１６（A）に示すように，ビア導電体９は先ず細幅配線３０ｐに接続され，細幅配線３０pは，広幅配線１０に接続されている。細幅配線３０ｐの右側は、ＳｉＮ層２１、ＳｉＯ2層２２の積層により画定されている。
【０１０５】
図１６（B）に示すように，細幅配線３０ｐは、ビア導電体９と同じ幅を有する。なお、細幅配線３０ｐは、必ずしもビア導電体と同じ幅を有する必要はなく、２μm以下の幅であればよい。細幅配線３０ｐの長さは，銅の結晶粒径を十分小さくできる長さ、たとえば２μm以上、に選択する。
【０１０６】
図１１，図１４においては、ビア導電体を一つの細幅配線で広幅配線に接続した。ビア導電体を複数の細幅配線を介して広幅配線に接続することもできる。
【０１０７】
図１７（A）、（B）、（C）は、本発明の他の実施例による配線構造を示す。図１７（A）に示すように，広幅配線１０の中央部にビア孔VIAが配置されている。ビア孔VIAを挟むように，絶縁ストライプS1、S2が形成され、ビア孔に接続される２つの細幅配線３０ｘ、３０ｙを画定している。
【０１０８】
ビア孔端部から広幅配線までの細幅配線３０ｘ、３０ｙは，それぞれ幅約０．３μm，長さ約２μmを有する。
【０１０９】
図１７（B）は，図１７（A）のXVIIB-XVIIB線に沿う断面構成を示す。下層配線５は，ビア導電体９を介して細幅配線３０ｘ、３０ｙに接続されている。
【０１１０】
図１７（C）は、図１７（A）におけるXVIIC-XVIIC線に沿う断面構成を示す。ビア導電体９上部で，細幅配線３０はビア導電体９と同様の幅を有する。その両側には絶縁ストライプS1、S２が形成され，細幅配線３０の幅を画定している。その他の点は前述の実施例同様である。
【０１１１】
本実施例によれば，左右両側の広幅配線１０は，細幅配線３０によっても接続され，細幅配線３０が左右の広幅配線を接続する配線の一部として有効に働く。ビア導電体９も，２方向で広幅配線に接続されるため、より低抵抗の配線となる。なお、ビア導電体を２本の細幅配線で広幅配線に接続する場合を説明したが，３本以上の細幅配線で接続することも可能である。
【０１１２】
図１８（A）、（B）、（C）は、半導体集積回路の構成を示す概略図である。
図１８（A）は、半導体チップの平面構成を概略的に示す。半導体チップ４０の周辺部には、パッド４２が多数形成されており，その内のいくつかは電源用パッドである。電源用パッドには、電源配線４４が接続されている。電源用配線４４は，図中縦方向に複数本並列に配置され，これら複数本の配線が電源パッド側の端部において、一本の電源配線４５にまとめられ，この電源配線が複数の電源用パッドに接続されている。電源用配線４４のそれぞれは，他の配線と比較すると，幅の広い広幅配線である。
【０１１３】
図１８（B）は、広幅配線である電源配線の構成を概略的に示す。電源配線４４は、下層の配線４６とビアを介して接続される。下層配線４６は，例えば信号配線であり，広幅配線４４と比較すると著しく小さな幅を有する。
【０１１４】
図１８（Ｃ）は，下層配線と広幅配線の接続の様子を示す断面図である。半導体基板ＳＵＢには、ＳＴＩによる素子分離領域ＳＴＩが形成されている。絶縁ゲート電極ＧＥが半導体表面に形成されトランジスタを構成する。
【０１１５】
タングステンプラグ１２は，トランジスタのソース／ドレイン領域接続用コンタクトプラグである。コンタクトプラグ１２は、絶縁層１１中に埋め込まれて形成された下層配線１４に接続されている。下層配線１４の上には、ＳｉＮ層１６、ＳｉＯ2層１７による層間絶縁膜が形成され、その表面部には中間配線５およびビア導電体５ｖが形成されている。
【０１１６】
中間配線５の上には，ＳｉＮ層６、ＳｉＯ2層７の積層による層間絶縁膜が形成され、電源配線４４およびビア導電体９が層間絶縁膜中に形成されている。電源配線４４の上には、ＳｉＮ層２３が形成されている。幅の広い電源配線４４は，ビア導電体９、５ｖを介して下層配線１４に接続され、さらにタングステンプラグ１２を介してトランジスタのソース／ドレイン領域に接続されている。
【０１１７】
図１９は，中央演算装置（ＣＰＵ）の半導体チップの構成例を示す。半導体チップ４０の周辺部には，多数のパッド４２が配置されている。チップ中央部の領域にクロック発生回路４６が形成されている。クロック発生回路４６は、種々の回路のタイミングを調整するクロック信号を発生する。このクロック信号は，クロック信号用配線４８により半導体チップ４０上の種々の回路に供給されている。
【０１１８】
クロック信号は、種々の回路の同期をとるものであり、低抵抗の配線で形成することが望まれる。このため、クロック信号用配線４８は，幅の広い配線で形成されている。図においては、複数本のクロック信号用配線４８が縦方向に並列に配置され，これらのクロック信号用配線は、中継配線４９によりまとめられ、クロック発生回路４６に接続されている。
【０１１９】
なお，クロック発生回路４６から直接クロック信号を供給されるクロック信号用配線もある。チップ内における各回路は，図１８（C）に示したような配線構造により，クロック信号用配線４８に接続される。
【０１２０】
なお、1つのチップ内に図１８（A）に示すような電源配線と図１９に示すようなクロック配線とを有する半導体装置を形成してもよい。特に，ＣＰＵのように，高速動作が望まれる半導体装置においては、電源配線とクロック信号用配線を広幅配線で形成することが望ましい。この場合，電源配線とクロック信号配線は異なる配線層とすることもできる。
【０１２１】
以上実施例に沿って本発明を説明したが，本発明はこれらに制限されるものではない。たとえば，銅配線として，銅のほか、Ｎｂ，Ｚｒなどを含む銅合金を用いてもよい。絶縁層として、ＳｉＯ2、ＳｉＮ以外の材料を用いてもよい。種々の変形、改良、組みあわせなどが可能なことは当業者に自明であろう。
【０１２２】
本発明につき以下を開示する。
【０１２３】
【付記１】
下層配線構造と、
前記下層配線構造を覆う層間絶縁膜と、
前記層間絶縁膜の上面から形成された配線用溝、および前記配線用溝の内部領域の下面から前記層間絶縁膜を貫通し、前記下層配線構造まで達し、前記配線用溝の幅よりも狭い径を有するビア孔と、
前記ビア孔の外側の領域で、前記配線用溝の下面から上方に突出し、前記層間絶縁膜と同一材料で形成された絶縁突起パターンであって、前記ビア孔近傍の第１の配線用溝内領域における前記絶縁突起パターンの第１の面積占有率は前記ビア孔から離れた第２の配線用溝内領域における前記絶縁突起パターンの第２の面積占有率より高い絶縁突起パターンと、
前記配線用溝と前記ビア孔とを埋め込んで形成されたデュアルダマシン配線とを有するダマシン配線構造。
【０１２４】
【付記２】
前記配線用溝は、約２μｍを越える幅を有する付記１記載のダマシン配線構造。
【０１２５】
【付記３】
前記ビア孔の径は、約１μｍ以下である付記２記載のダマシン配線構造。
【０１２６】
【付記４】
前記絶縁突起パターンは、前記ビア孔の近傍に分散配置された複数の絶縁突起を含む付記１記載のダマシン配線構造。
【０１２７】
【付記５】
前記第１の面積占有率は、約１０％以上である付記４記載のダマシン配線構造。
【０１２８】
【付記６】
前記ビア孔近傍の第１の配線用溝内領域は、前記ビア孔を含み、１辺が２μmの矩形領域である付記５記載のダマシン配線構造。
【０１２９】
【付記７】
前記ビア孔近傍の第１の配線用溝内領域は、前記ビア孔を含み、１辺が５μmの矩形領域である付記５記載のダマシン配線構造。
【０１３０】
【付記８】
前記複数の絶縁突起は、前記ビア孔を囲む少なくとも１つのループに沿って、ほぼ等間隔で配置され、その間に前記デュアルダマシン配線の細幅領域を画定する第１の複数の絶縁突起を含む付記４記載のダマシン配線構造。
【０１３１】
【付記９】
前記少なくとも１つのループは、４つ以下のループである付記８記載のダマシン配線構造。
【０１３２】
【付記１０】
前記複数の絶縁突起は、配線長方向に関して前記第１の複数の絶縁突起の外側に配置された第２の複数の絶縁突起を含む付記８記載のダマシン配線構造。
【０１３３】
【付記１１】
前記絶縁突起パターンは、前記ビア孔の周辺を、一部領域を除いて取り囲む付記１記載のダマシン配線構造。
【０１３４】
【付記１２】
前記絶縁突起パターンは、前記ビア孔を取り囲むように配置されたＵ字型絶縁突起パターンを含み、前記デュアルダマシン配線は、前記Ｕ字の開口部に沿って延在する細幅配線と、前記ビア孔から離れた位置で前記細幅配線に接続され、前記細幅配線よりも広い幅を有する広幅配線とを含む付記７記載のダマシン配線構造。
【０１３５】
【付記１３】
前記細幅配線は、前記ビア孔の径の５倍以下、または約１μｍ以下の幅を有する付記１２記載のダマシン配線構造。
【０１３６】
【付記１４】
前記細幅配線は、前記ビア孔の端部から前記広幅配線までの距離が２μm以上である付記１２記載のダマシン配線構造。
【０１３７】
【付記１５】
前記絶縁突起パターンは、前記ビア孔を挟んで配置された２つの絶縁突起ストライプを含む付記１１記載のダマシン配線構造。
【０１３８】
【付記１６】
前記デュアルダマシン配線は、前記ビア孔に接続され、前記２つの絶縁突起ストライプに挟まれた細幅配線と、前記２つの絶縁突起ストライプの両端で、前記ビア孔から離れた位置で前記細幅配線に接続され、前記細幅配線よりも広い幅を有する広幅配線とを含む付記１５記載のダマシン配線構造。
【０１３９】
【付記１７】
前記細幅配線は、前記ビア孔の径の５倍以下、または約１μｍ以下の幅を有する付記１６記載のダマシン配線構造。
【０１４０】
【付記１８】
前記細幅配線は、前記ビア孔の端部から前記広幅配線までの距離が２μm以上である付記１６記載のダマシン配線構造。
【０１４１】
【付記１９】
半導体基板と、
前記半導体基板上に形成された集積回路構造と、
前記集積回路構造の上方に形成された多層配線と、
前記半導体基板上に形成された複数のパッドと
を含み、前記多層配線が
下層配線構造と、
前記下層配線構造を覆う層間絶縁膜と、
前記層間絶縁膜の上面から形成された配線用溝、および前記配線用溝の内部領域の下面から前記層間絶縁膜を貫通し、前記下層配線構造まで達し、前記配線用溝の幅よりも狭い径を有するビア孔と、
前記ビア孔の外側の領域で、前記配線用溝の下面から上方に突出し、前記層間絶縁膜と同一材料で形成された絶縁突起パターンであって、前記ビア孔近傍の領域における前記絶縁突起パターンの第１の面積占有率は前記ビア孔から離れた領域における前記絶縁突起パターンの第２の面積占有率より高い絶縁突起パターンと、
前記配線用溝と前記ビア孔とを埋め込んで形成されたデュアルダマシン配線とを有する半導体装置。
【０１４２】
【付記２０】
前記複数のパッドが、電源用パッドを含み、前記デュアルダマシン配線が前記電源用パッドに接続されている付記１９記載の半導体装置。
【０１４５】
【発明の効果】
以上説明したように，本発明によれば、デュアルダマシン工程を用いて広幅配線を形成する場合，ストレスマイグレーションによる不良発生を抑制することが可能となる。
【０１４６】
信頼性の高い半導体装置を高い歩留まりで製造することができる。
【図面の簡単な説明】
【図１】本発明の基本的実施例を説明するための平面図および配線層内の結晶粒の分布を示すスケッチである。
【図２】本発明者等の行なった実験を説明するための平面図、断面図、グラフである。
【図３】本発明者等の行なった実験を説明するための平面図、断面図、グラフである。
【図４】図３のサンプルにおける透過型電子顕微鏡写真のスケッチである。
【図５】本発明の実施例による配線構造を説明する平面図および断面図である。
【図６】本発明の実施例による配線構造を説明する概略平面図およびグラフである。
【図７】本発明の実施例による配線構造を示す半導体装置の断面図である。
【図８】図７の半導体装置を製造する製造工程を示す断面図である。
【図９】図７の半導体装置を製造する製造工程を示す断面図である。
【図１０】図７の半導体装置を製造する製造工程を示す断面図である。
【図１１】本発明の実施例による配線構造を有する半導体装置の平面図および断面図である。
【図１２】図１１の実施例による不良率の測定結果を示すグラフである。
【図１３】本発明の実施例による配線構造を示す平面図および断面図である。
【図１４】本発明の実施例による配線構造を示す平面図である。
【図１５】図１４の配線構造の断面図である。
【図１６】図１４の配線構造の断面図である。
【図１７】本発明の実施例による配線構造を示す平面図および断面図である。
【図１８】本発明の実施例による半導体装置の構成を示す平面図および断面図である。
【図１９】本発明の実施例による半導体装置の構成を示す平面図である。
【図２０】従来の技術を説明するための断面図である。
【符号の説明】
VIA:ビア孔
RI:絶縁層の残しパターン
G:配線用溝
WL:広幅配線
P:絶縁ピラー
４、７、１１、１３、２２：ＳｉＯ2層
３、６、１６、２１：ＳｉＮ層
５、１４:配線
９:ビア導電体
１０:広幅配線
３０：細幅配線
Claims (36)
- 下層配線構造と、
前記下層配線構造を覆う層間絶縁膜と、
前記層間絶縁膜の上面から形成された配線溝と、
前記配線溝の内部領域の下面から前記層間絶縁膜を貫通し、前記下層配線構造まで達するビア孔と、
前記ビア孔の外側の領域で、前記配線溝の下面から上方に突出し、前記層間絶縁膜と同一材料で形成された絶縁突起パターンであって、前記ビア孔近傍の第１の配線溝内領域における前記絶縁突起パターンの第１の面積占有率は前記ビア孔から離れた第２の配線溝内領域における前記絶縁突起パターンの第２の面積占有率より高い絶縁突起パターンと、
前記配線溝及び前記ビア孔を導電性材料により埋め込んで形成されたデュアルダマシン配線と
を有し、前記導電性材料はＣｕであり、前記デュアルダマシン配線はＣｕ配線よりなり、前記第１の配線溝内領域は前記ビア孔近傍の領域に前記ビア孔を囲むように設けられ、前記第２の配線溝内領域は前記第１の配線溝内領域の外側の領域に前記第１の配線溝内領域を囲むように設けられたことを特徴とする半導体装置。 - 請求項１記載の半導体装置であって、
前記ビア孔の幅は前記配線溝の幅よりも狭いことを特徴とする半導体装置。 - 請求項１記載の半導体装置であって、
前記配線溝は、２μｍを越える幅を有することを特徴とする半導体装置。 - 請求項３記載の半導体装置であって、
前記ビア孔の幅は、１μｍ以下であることを特徴とする半導体装置。 - 請求項１記載の半導体装置であって、
前記絶縁突起パターンは、前記ビア孔の近傍に分散配置された複数の絶縁突起を含むことを特徴とする半導体装置。 - 請求項５記載の半導体装置であって、
前記第１の面積占有率は、１０％以上であることを特徴とする半導体装置。 - 請求項６記載の半導体装置であって、
前記ビア孔近傍の第１の配線溝内領域は、前記ビア孔を含み、１辺が２μmの矩形領域であることを特徴とする半導体装置。 - 請求項６記載の半導体装置であって、
前記ビア孔近傍の第１の配線溝内領域は、前記ビア孔を含み、１辺が５μmの矩形領域であることを特徴とする半導体装置。 - 請求項５記載の半導体装置であって、
前記複数の絶縁突起は、前記ビア孔を囲む少なくとも１つのループに沿って、等間隔で配置され、その間に前記デュアルダマシン配線の細幅領域を画定する第１の複数の絶縁突起を含むことを特徴とする半導体装置。 - 請求項９記載の半導体装置であって、
前記少なくとも１つのループは、４つ以下のループであることを特徴とする半導体装置。 - 請求項９記載の半導体装置であって、
前記複数の絶縁突起は、配線長方向に関して前記第１の複数の絶縁突起の外側に配置された第２の複数の絶縁突起を含むことを特徴とする半導体装置。 - 請求項１記載の半導体装置であって、
前記絶縁突起パターンは、前記ビア孔の周辺を、一部領域を除いて取り囲むことを特徴とする半導体装置。 - 請求項１２記載の半導体装置であって、
前記絶縁突起パターンは、前記ビア孔を取り囲むように配置されたＵ字型絶縁突起パターンを含み、
前記デュアルダマシン配線は、前記Ｕ字の開口部に沿って延在する細幅配線と、前記ビア孔から離れた位置で前記細幅配線に接続され、前記細幅配線よりも広い幅を有する広幅配線とを含むことを特徴とする半導体装置。 - 請求項１３記載の半導体装置であって、
前記細幅配線は、前記ビア孔の幅の５倍以下、または１μｍ以下の幅を有することを特徴とする半導体装置。 - 請求項１３記載の半導体装置であって、
前記細幅配線は、前記ビア孔の端部から前記広幅配線までの距離が２μm以上であることを特徴とする半導体装置。 - 請求項１２記載の半導体装置であって、
前記絶縁突起パターンは、前記ビア孔を挟んで配置された２つの絶縁突起ストライプを含むことを特徴とする半導体装置。 - 請求項１６記載の半導体装置であって、
前記デュアルダマシン配線は、前記ビア孔に接続され、前記２つの絶縁突起ストライプに挟まれた細幅配線と、前記２つの絶縁突起ストライプの両端で、前記ビア孔から離れた位置で前記細幅配線に接続され、前記細幅配線よりも広い幅を有する広幅配線とを含むことを特徴とする半導体装置。 - 請求項１７記載の半導体装置であって、
前記細幅配線は、前記ビア孔の幅の５倍以下、または１μｍ以下の幅を有することを特徴とする半導体装置。 - 請求項１７記載の半導体装置であって、
前記細幅配線は、前記ビア孔の端部から前記広幅配線までの距離が２μm以上であることを特徴とする半導体装置。 - 請求項１記載の半導体装置であって、
半導体基板と、
前記半導体基板と前記下層配線構造の間に形成された集積回路構造と、
前記半導体基板上に形成された複数のパッドと、
を更に含むことを特徴とする半導体装置。 - 請求項２０記載の半導体装置であって、
前記複数のパッドは少なくとも１つの電源用パッドを含み、
前記デュアルダマシン配線が前記電源用パッドに接続されていることを特徴とする半導体装置。 - 請求項２０記載の半導体装置であって、
前記集積回路構造は、クロック信号を供給するためのクロック信号配線と接続されたクロック発生回路を構成し、
前記クロック信号配線が前記デュアルダマシン配線により形成されていることを特徴とする半導体装置。 - 下層配線構造と、
前記下層配線構造を覆う層間絶縁膜と、
前記層間絶縁膜の上面から形成された配線溝と、
前記配線溝の内部領域の下面から前記層間絶縁膜を貫通し、前記下層配線構造まで達するビア孔と、
前記配線溝及び前記ビア孔を導電性材料により埋め込んで形成されたデュアルダマシン配線と、
を有する半導体装置であって、
前記配線溝は、第１の幅を有する太幅配線溝と、前記第１の幅よりも狭い第２の幅を有し、前記太幅配線溝の端部より突出する細幅配線溝とを含み、
前記ビア孔は、前記細幅配線溝の内部領域の下面から前記層間絶縁膜を貫通し、前記下層配線構造まで達するように形成され、前記ビア孔の幅は前記細幅配線溝の幅と同一であり、
前記導電性材料はＣｕであり、前記デュアルダマシン配線はＣｕ配線よりなることを特徴とする半導体装置。 - 請求項２３記載の半導体装置であって、
前記下層配線構造は前記デュアルダマシン配線と接続された下層配線を含み、
前記細幅配線溝の幅は前記下層配線の幅と同一であることを特徴とする半導体装置。 - 請求項２３記載の半導体装置であって、
前記細幅配線溝の長さは２μm以上であることを特徴とする半導体装置。 - 請求項２３記載の半導体装置であって、
前記細幅配線の幅は、１μｍ以下であることを特徴とする半導体装置。 - 請求項２３記載の半導体装置であって、
半導体基板と、
前記半導体基板と前記下層配線構造の間に形成された集積回路構造と、
前記半導体基板上に形成された複数のパッドと
を更に含むことを特徴とする半導体装置。 - 請求項２７記載の半導体装置であって、
前記複数のパッドは少なくとも１つの電源用パッドを含み、
前記デュアルダマシン配線が前記電源用パッドに接続されていることを特徴とする半導体装置。 - 請求項２７記載の半導体装置であって、
前記集積回路構造は、クロック信号を供給するためのクロック信号配線と接続されたクロック発生回路を構成し、
前記クロック信号配線が前記デュアルダマシン配線により形成されていることを特徴とする半導体装置。 - 下層配線構造と、
前記下層配線構造を覆う層間絶縁膜と、
前記層間絶縁膜の上面から形成された配線溝と、
前記配線溝の内部領域の下面から前記層間絶縁膜を貫通し、前記下層配線構造まで達するビア孔と、
前記配線溝及び前記ビア孔を導電性材料により埋め込んで形成されたデュアルダマシン配線と、
を有する半導体装置であって、
前記ビア孔から第１の距離における前記配線溝の第１の幅は、前記ビア孔から前記第１の距離よりも長い第２の距離における前記配線溝の第２の幅よりも狭く、
前記ビア孔の幅は前記配線溝の前記第１の幅と同一であり、
前記導電性材料はＣｕであり、前記デュアルダマシン配線はＣｕ配線よりなることを特徴とする半導体装置。 - 請求項３０記載の半導体装置であって、
前記下層配線構造は前記デュアルダマシン配線と接続された下層配線を含み、
前記配線溝の前記第１の幅は前記下層配線の幅と同一であることを特徴とする半導体装置。 - 請求項３０記載の半導体装置であって、
前記第１の距離は２μm以上であることを特徴とする半導体装置。 - 請求項３０記載の半導体装置であって、
前記配線溝の前記第１の幅は、１μｍ以下であることを特徴とする半導体装置。 - 請求項３０記載の半導体装置であって、
半導体基板と、
前記半導体基板と前記下層配線構造の間に形成された集積回路構造と、
前記半導体基板上に形成された複数のパッドと
を更に含むことを特徴とする半導体装置。 - 請求項３４記載の半導体装置であって、
前記複数のパッドは少なくとも１つの電源用パッドを含み、
前記デュアルダマシン配線が前記電源用パッドに接続されていることを特徴とする半導体装置。 - 請求項３４記載の半導体装置であって、
前記集積回路構造は、クロック信号を供給するためのクロック信号配線と接続されたクロック発生回路を構成し、
前記クロック信号配線が前記デュアルダマシン配線により形成されていることを特徴とする半導体装置。
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