JP3822982B2

JP3822982B2 - 直交振幅変調方式における差動デコード装置

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Publication number: JP3822982B2
Application number: JP22218398A
Authority: JP
Inventors: ゲルトシュパリンク
Original assignee: ソニーインターナショナル（ヨーロッパ）ゲゼルシャフトミットベシュレンクテルハフツング
Priority date: 1997-08-05
Filing date: 1998-08-05
Publication date: 2006-09-20
Anticipated expiration: 2018-08-05
Also published as: DE69720712D1; EP0896458A1; KR19990023364A; KR100596344B1; US6226333B1; JPH11146027A; EP0896458B1; ES2196221T3; DE69720712T2

Description

【０００１】
【発明の属する技術分野】
本発明は、直交振幅変調方式における差動デコード装置に関し、特に、ケーブルを介して音声やデータを配信するディジタルマルチプログラムシステムにおけるテレビジョン受像機用の受信装置に用いられる差動デコード装置に関する。
【０００２】
【従来の技術】
ディジタルマルチプログラムのテレビジョン受像機の規格としては、例えば、欧州放送連盟（ＥＢＵ：European Broadcasting Union）と、欧州電気通信標準化機構（ＥＴＳＩ：European Telecommunications Standards Insititude）との合同技術委員会（ＪＴＣ：Joint Technical Committee）によって、１９９４年に作成されたＥＴＳ草案がある。このＥＴＳ草案には、ケーブルを用いたディジタルマルチプログラムのテレビジョン受像機における変調方式、チャンネル符号化方式、フレーム構成等が規定されている。この規格は、欧州ディジタルビデオ放送（ＤＶＢ）プロジェクトの実施において研究された方式に基づいている。
【０００３】
このケーブルを用いたディジタルマルチプログラムシステムは、装置の機能ブロック図として規格化されており、図３に示すように、ケーブルに接続された送信装置１１０と受信装置１２０との概念的なブロック図で表される。
【０００４】
送信装置１１０には、音声や映像等の各種データを供給する供給装置１００が接続されている。この供給装置１００は、例えば、いわゆるＭＰＥＧ−２規格に準拠した画像データからなる番組を供給するローカルの装置、コントリビューションリンク（Contribution Link）、再多重化装置等からなっている。この供給装置１００は、データをＭＰＥＧ−２トランスポート多重化パケットとして、クロック信号とともに送信装置１１０のベースバンド物理インターフェース回路１１１に供給する。ベースバンド物理インターフェース回路１１１には、クロック信号に同期して、所定のデータ構造、すなわち信号源のフォーマットのデータを入力する。なお、ベースバンド物理インターフェース回路１１１に入力されるデータのフレーム構造は、同期バイトを含むＭＰＥＧ−２のトランスポートレイヤに基づいている。
【０００５】
同期反転及びランダム化回路１１２は、ＭＰＥＧ−２のフレーム構造に基づいた同期バイトを反転するとともに、スペクトル整形を行うために、データストリームをランダム化する。得られたデータストリームは、８ビット幅を有しており、リードソロモンコーダ１１３に供給される。リードソロモンコーダ１１３は、ランダム化された各トランスポート多重化パケットに短縮リードソロモン符号を適用し、エラー訂正符号が付加されたパケットを生成する。また、リードソロモンコーダ１１３は、同期バイトにもこの短縮リードソロモン符号を付加する。畳込みインターリーブ回路１１４は、エラー訂正符号が付加されたパケットに対して、深さＩ＝１２バイトの畳込みインターリーブを行う。なお、ここで同期バイトの周期は、変化しない。
【０００６】
バイト／ｍ倍長（byte to m-tuple）変換器１１５は、畳込みインターリーブ回路１１４によって生成されたデータをバイト単位で直交振幅変調（以下、ＱＡＭ：Quadrature Amplitude Modulationという。）におけるシンボルに変換する。このバイト／ｍ倍長変換器１１５の出力は、ｍビット幅を有している。後述する差動エンコーダ１１６は、ローテーションインヴァリアントなデータ点配置（rotation-invariant constellation）を得るために、２つのシンボルの最上位ビットを差動符号化して、ＩデータとＱデータを生成する。
【０００７】
送信装置１１０の最終段であるＱＡＭ変調及び物理インターフェース回路１１７は、ＩデータとＱデータを、二乗余弦関数の平方根特性を有するフィルタでフィルタリングした後、得られる信号によって、互いに直交した搬送波をそれぞれＱＡＭ変調し、ＱＡＭ変調された信号（以下、ＱＡＭ変調信号という。）を、ＲＦケーブルチャンネル１３０を介して送信する。
【０００８】
クロック及び同期信号発生器１１８には、ベースバンド物理インターフェース回路１１１に入力されているクロック信号と、同期反転及びランダム化回路１１２からの制御信号とが供給されている。このクロック及び同期信号発生器１１８は、同期反転及びランダム化回路１１２〜ＱＡＭ変調及び物理インターフェース回路１１７の同期をとるとともに、これらを制御する。
【０００９】
一方、受信装置１２０は、ベースバンド信号を得るために、上述した変調処理と逆の信号処理を行う。
【００１０】
すなわち、ＲＦケーブルチャンネル１３０を介して受信されるＱＡＭ変調信号は、ＲＦ物理インターフェース及びＱＡＭ復調回路１２１に入力される。ＲＦ物理インターフェース及びＱＡＭ復調回路１２１は、このＱＡＭ変調信号を復調して、ＱＡＭ復調された信号（以下、ＱＡＭ復調信号という。）を整合フィルタ及び等化器１２２に供給するとともに、制御信号を、搬送波及びクロック及び同期信号再生器１２９に供給する。搬送波及びクロック及び同期信号再生器１２９は、搬送波、クロック信号、同期信号を再生して、受信装置１２０の全ての回路の同期をとり、及び／又は、これらの回路を制御する。
【００１１】
整合フィルタ及び等化器１２２は、ＱＡＭ復調信号を波形等化して、ｍビット幅のＩデータとＱデータを再生し、差動デコーダ１２３に供給する。差動デコーダ１２３は、ＩデータとＱデータからｍビット幅のシンボルを再生して、シンボル／バイトマッピング回路１２４に供給する。シンボル／バイトマッピング回路１２４は、各シンボルをバイトに変換して、畳込みデインターリーブ回路１２５に供給する。このシンボル／バイトマッピング回路１２４から出力される信号は、８ビットの幅を有する。
【００１２】
畳込みデインターリーブ回路１２５は、８ビット幅のデータを、畳込みデインターリーブして、トランスポート多重化パケットを再生し、リードソロモンデコーダ１２６に供給する。リードソロモンデコーダ１２６は、リードソロモン符号を用いて、トランスポート多重化パケットをエラー訂正して、同期反転及びエネルギ分散除去回路１２７に供給する。同期反転及びエネルギ分散除去回路１２７は、ランダム化されているトランスポート多重化パケットのデータストリームを元に戻すとともに、反転されている同期バイトを元に戻して、ベースバンド物理インターフェース回路１２８に供給する。ベースバンド物理インターフェース回路１２８は、ローカルのＭＰＥＧ−２プログラムソース、コントリビューションリンク、再多重化装置等に基づいたＭＰＥＧ−２のトランスポート多重化パケットとクロック信号を再生して、出力する。
【００１３】
なお、本発明は、ケーブルを用いたディジタルマルチプログラムシステムの受信装置１２０における差動復号に関するものであるので、以下、差動符号及び復号について説明する。
【００１４】
上述したように、送信装置１１０において、供給装置１００からのデータが、バイト／シンボルマッピングされた後、連続した２つシンボルの最上位ビットは、π／２ローテーションインヴァリアントなデータ点配置を得るために、差動エンコーダ１１６によって差動符号化される。
【００１５】
ここで、バイト／ｍ倍長変換器１１５及び差動エンコーダ１１６の詳細について、図４を参照しながら詳細に説明する。
【００１６】
バイト／ｍ倍長変換器１１５には、畳込みインターリーブ回路１１４からのデータが、８ビット幅のパラレルデータとして供給され、バイト／ｍ倍長変換器１１５は、このデータをｍビットのシンボルとして差動エンコーダ１１６に供給する。
【００１７】
差動エンコーダ１１６は、各シンボルの最上位ビットを差動符号化する差動符号器１１６ａと、ＱＡＭ変調方式におけるＩデータとＱデータを生成するマッピング回路１１６ｂとを備える。差動符号器１１６ａには、連続した２つの各シンボルの最上位ビット（以下、Ａ_k，Ｂ_kという。）のみが供給されており、差動符号器１１６ａは、下記式１及び式２に基づいて、ＱＡＭ変調方式における同相成分であるＩデータ（以下、実数成分Ｉともいう。）の最上位ビットＩ_kと、直交成分であるＱデータ（以下、虚数成分Ｑともいう。）の最上位ビットＱ_kとを生成して、マッピング回路１１６ｂに供給する。
【００１８】
【数１】

【００１９】

【００２０】
【数２】

【００２１】

また、このマッピング回路１１６ｂには、バイト／ｍ倍長変換器１１５から、シンボルの残りの下位ｑビットが供給されている。ここで、１６−ＱＡＭ変調方式の場合には、ｑ＝２であり、３２−ＱＡＭ変調方式の場合には、ｑ＝３であり、６４−ＱＡＭ変調方式の場合には、ｑ＝４である。そして、マッピング回路１１６ｂは、最上位ビットＩ_k，Ｑ_k及び下位ｑビットに基づいて、実数成分Ｉと虚数成分Ｑを出力する。
【００２２】
ここで、１６−ＱＡＭ変調、３２−ＱＡＭ変調、６４−ＱＡＭ変調方式におけるデータ点配置を、それぞれ図５、図６、図７に示す。これらの図５〜図７に示すように、各変調方式における最上位ビットＩ_k，Ｑ_kは、各象限におけるデータ点配置の上位２ビットと見なすことができる。また、第１象限のデータ点配置は、図５〜図７に示すように、上位２ビット（ＭＳＢｓ、例えばＩ_kとＱ_k）を変化させるとともに、下記表１に示す規則に従ってｑ個の下位ビット（ＬＳＢｓ）を回転することによって、第２象限、第３象限、第４象限のデータ点配置とすることができる。
【００２３】
【表１】

【００２４】
一方、受信装置１２０における差動デコーダ１２３は、上述したデータ処理とは逆のデータ処理を行う。具体的には、この差動デコーダ１２３は、図８に示すように、従来の４象限デマッピング回路１２３ａと、従来の差動復号器１２３ｂとを備える。
【００２５】
４象限デマッピング回路１２３ａは、入力された信号の振幅値を、図５〜図７に示すようなデータビットの値に割り当てるためのものであり、この４象限デマッピング回路１２３ａには、ｎビットの信号が供給される。４象限デマッピング回路１２３ａから出力されるｎビットのデータは、上述した２つの最上位ビットＩ_k及びＱ_kと、残りのｎ−２ビットの下位ビットとに分割される。２つの最上位ビットＩ_k及びＱ_kは、差動復号器１２３ｂに供給され、ｎ−２ビットの下位ビットは、図３に示すシンボル／バイトマッピング回路１２４に供給される。差動復号器１２３ｂは、２つの最上位ビットＩ_k及びＱ_kを差動復号して、シンボル／バイトマッピング回路１２４に供給する。すなわち、この差動デコーダ１２３は、差動復号された２つの最上位ビットＩ_k及びＱ_kと、残りのｎ−２ビットの下位ビットとを結合し、ｎビットのシンボルとしてシンボル／バイトマッピング回路１２４に供給する。
【００２６】
【発明が解決しようとする課題】
ところで、従来の４象限デマッピング回路１２３ａとしては、２ⁿ・ｎビットの大きさのルックアップテーブルを用いる必要があった。すなわち、例えば、６４−ＱＡＭ変調の場合には、ｎ＝６であることから、ルックアップテーブルの大きさは、２⁶・６＝６４・６＝３８４ビットと大きいものになってしまっていた。そのため、ルックアップテーブルを構成するメモリは、その容量を非常に大きくする必要があった。
【００２７】
本発明は、ＱＡＭ変調方式における上述した問題点を解決するものであり、本発明の目的は、簡単な回路構成であるとともに、ルックアップテーブルのメモリ容量を少なくすることができる差動復号用の差動デコード装置を提供することである。
【００２８】
【課題を解決するための手段】
この目的を達成する本発明に係る直交振幅変調方式における差動デコード装置は、入力されたｎビットの各データのうちの２ビットを差動復号する差動復号手段と、第１象限に入力されたｎビットの各データのうちの他のｎ−２ビットを、差動復号手段に入力されたｎビットの各データのうちの２ビットに基づいて、回転する回転手段と、回転手段によって回転されたｎ−２ビットに基づいて、入力された信号の振幅値をデータビットの値に割り当てる単一象限デマッピング手段とを備え、差動復号手段から出力信号の２ビットが得られるとともに、単一象限デマッピング手段から出力信号のｎ−２ビットが得られることを特徴としている。
【００２９】
【発明の実施の形態】
以下、本発明に係る直交振幅変調（以下、ＱＡＭ変調という。）方式における差動デコード装置について図面を参照しながら詳細に説明する。図１は、本発明を適用した差動デコーダの具体的な構成を示すブロック図である。なお、この差動デコーダは、上述した図３に示すケーブルを用いたディジタルマルチプログラムシステムの受信装置１２０に用いられるものであり、ディジタルマルチプログラムシステムの詳細については割愛する。
【００３０】
図１に示すように、本発明を適用した差動デコーダ１０は、入力されたｎビットのデータのうちの２ビットを差動復号する差動復号器２０と、残りのｎ−２ビットを回転する回転器３０と、回転器３０からのｎ−２ビットをデータビットの値に割り当てる単一象限デマッピング回路４０とを備える。
【００３１】
差動デコーダ１０には、例えば図３に示す整合フィルタ及び等化器１２２から、ＱＡＭ変調方式におけるｎビットのデータが入力され、その同相成分であるＩデータ（以下、実数成分Ｉともいう。）の最上位ビットＩ_k及び直交成分であるＱデータ（以下、虚数成分Ｑともいう。）の最上位ビットＱ_kが、差動復号器２０に供給されるとともに、残りの下位ｎ−２ビットが、回転器３０に供給される。
【００３２】
差動復号器２０は、最上位ビットＩ_k，Ｑ_kを、後述するように差動復号して、図３に示すシンボル／バイトマッピング回路１２４に供給するとともに、最上位ビットＩ_k，Ｑ_kをそのまま象限情報として回転器３０に供給する。回転器３０は、差動復号器２０からの象限情報に基づいて、下位ｎ−２ビットを、例えば０゜，９０゜，１８０゜，２７０゜に回転する。例えば回転器３０は、第１象限以外の象限におけるｎ−２ビットを第１象限に回転して、単一象限デマッピング回路４０に供給する。単一象限デマッピング回路４０は、回転器３０からのｎ−２ビット、すなわち入力された信号の振幅値を、データビットの値に割り当てて、このｎ−２ビットのデータビットの値をシンボル／バイトマッピング回路１２４に供給する。すなわち、シンボル／バイトマッピング回路１２４には、差動復号器２０からの差動復号された２ビットが上位ビットとされ、単一象限デマッピング回路４０からのｎ−２ビットが下位ビットとされて、全体としてｎビットがシンボルとして供給される。
【００３３】
つぎに、差動復号器２０〜単一象限デマッピング回路４０の具体的な構成について図２を参照して説明する。ここで、ｎを８とし、すなわち２５６−ＱＡＭ変調された信号をデマッピングする具体例について説明する。
【００３４】
差動デコーダ１０には、４ビットのＩデータと４ビットのＱデータとからなる８ビットのデータが供給される。それぞれの最上位ビットＩ_k，Ｑ_kは、差動復号器２０と回転器３０に入力される。そして、差動デコーダ１０は、単一象限デマッピング回路４０から６ビットのＤ０〜Ｄ５と、差動復号器２０から２ビットのＤ６，Ｄ７とを出力する。ここで、ＩデータとＱデータは、２の補数で表されているものとする。また、ビットＤ０〜Ｄ７は、シンボルの各ビットを表し、ビットＤ７が最上位ビット（ＭＳＢ）である。
【００３５】
差動復号器２０は、図２に示すように、Ｉデータ及びＱデータの各最上位ビットＩ_k，Ｑ_kを遅延する遅延器２１と、最上位ビットＩ_k，Ｑ_kと遅延された最上位ビットＩ_k-1，Ｑ_k-1とに基づいてシンボルの上位２ビットを生成するルックアップテーブル２２とを備える。
【００３６】
遅延器２１には、Ｉデータ及びＱデータの最上位ビットＩ_k，Ｑ_kが入力され、この遅延器２１は、最上位ビットＩ_k，Ｑ_kを１シンボルクロックだけ遅延して、ルックアップテーブル２２に供給する。また、このルックアップテーブル２２には、最上位ビットＩ_k，Ｑ_kがそのまま入力されており、ルックアップテーブル２２は、これらの４ビットに基づいて、シンボルの上位２ビットＤ６，Ｄ７を出力する。具体的には、ルックアップテーブル２２は、例えば表２に示すように、入力されるＩ_k，Ｑ_k，Ｉ_k-1，Ｑ_k-1を読出アドレスとして、ビットＤ６，Ｄ７を出力する。
【００３７】
【表２】

【００３８】
回転器３０は、図２に示すように、Ｉデータの下位３ビットとその各ビットをそれぞれ反転した３ビット（以下、反転下位３ビットという。）とを切り換え選択して出力する切換スイッチ３４と、Ｑデータの下位３ビットとその反転下位３ビットとを切り換え選択して出力する切換スイッチ３５と、これらの切換スイッチ３４，３５の各出力を切り換え選択して、単一象限デマッピング回路４０に出力する切換スイッチ３６，３７とを備える。
【００３９】
インバータ３１には、Ｉデータの下位３ビットが入力され、このインバータ３１は、入力されたＩデータの下位３ビットを反転し、得られる反転下位３ビットを、切換スイッチ３４の被選択端子３４ｂに供給する。また、この切換スイッチ３４の被選択端子３４ｃには、Ｉデータの下位３ビットがそのまま供給されている。切換スイッチ３４は、Ｉデータの最上位ビットＩ_kによって制御され、例えば最上位ビットＩ_kが”１”のときには、被選択端子３４ｂからのＩデータの反転下位３ビットを選択し、最上位ビットＩ_kが”０”のときには、被選択端子３４ｃからのＩデータの下位３ビットを選択し、選択端子３４ａを介して切換スイッチ３６の被選択端子３６ｂ及び切換スイッチ３７の被選択端子３７ｃに供給する。
【００４０】
インバータ３３には、Ｑデータの下位３ビットが入力され、このインバータ３３は、入力されたＱデータの下位３ビットを反転し、得られる反転下位３ビットを、切換スイッチ３５の被選択端子３５ｂに供給する。また、この切換スイッチ３５の被選択端子３５ｃには、Ｑデータの下位３ビットがそのまま供給されている。切換スイッチ３５は、Ｑデータの最上位ビットＱ_kによって制御され、例えば最上位ビットＱ_kが”１”のときには、被選択端子３５ｂからのＱデータの反転下位３ビットを選択し、最上位ビットＱ_kが”０”のときには、被選択端子３５ｃからのＱデータの下位３ビットを選択し、選択端子３５ａを介して切換スイッチ３６の被選択端子３６ｃ及び切換スイッチ３７の被選択端子３７ｂに供給する。
【００４１】
一方、排他的論理和ゲート３２には、Ｉデータ及びＱデータの最上位ビットＩ_k，Ｑ_kが入力され、この排他的論理和ゲート３２は、最上位ビットＩ_k，Ｑ_kの排他的論理和を求め、この排他的論理和の値を制御信号とし、この制御信号によって切換スイッチ３６，３７を制御する。具体的には、切換スイッチ３６は、排他的論理和ゲート３２からの制御信号が”０”であるときには、被選択端子３６ｂを選択し、制御信号が”１”であるときには、被選択端子３６ｃを選択し、すなわち、Ｉデータの下位３ビットと反転下位３ビットのいずれか一方を、選択端子３６ａを介して単一象限デマッピング回路４０に供給する。一方、切換スイッチ３７は、排他的論理和ゲート３２からの制御信号が”０”であるときには、被選択端子３７ｂを選択し、制御信号が”１”であるときには、被選択端子３７ｃを選択し、すなわち、Ｑデータの下位３ビットと反転下位３ビットのいずれか一方を、選択端子３７ａを介して単一象限デマッピング回路４０に供給する。かくして、この回転器３０は、第１象限以外の象限におけるｎ−２ビットを第１象限に回転して、これらの回転されたデータを、切換スイッチ３６，３７からの２つの出力として単一象限デマッピング回路４０に供給する。
【００４２】
単一象限デマッピング回路４０は、図２に示すように、切換スイッチ３６，３７から供給されるＩデータの下位３ビット、Ｉデータの反転下位３ビット、Ｑデータの下位３ビット、Ｑデータの反転下位３ビットの各ビットの排他的論理和を求め、シンボルの下位６ビットを生成する４つの排他的論理和ゲート４１〜４４を備える。
【００４３】
排他的論理和ゲート４１には、切換スイッチ３６の選択端子３６ａからのＩデータの下位３ビット、Ｉデータの反転下位３ビット、Ｑデータの下位３ビット又はＱデータの反転下位３ビット（以下、単に３ビットといい、その一番上位のビットを第３ビットとし、中央のビットを第２ビットとし、最も下位のビットを第１ビットとする。）のうちの第２ビットと第１ビットが入力され、この排他的論理和ゲート４１は、第２ビットと第１ビットの排他的論理和を求め、シンボルのビットＤ０として出力する。
【００４４】
排他的論理和ゲート４２には、切換スイッチ３６の選択端子３６ａからの３ビットのうちの第３ビットと第２ビットが入力され、この排他的論理和ゲート４２は、第３ビットと第２ビットの排他的論理和を求め、シンボルのビットＤ２として出力する。
【００４５】
排他的論理和ゲート４３には、切換スイッチ３７の選択端子３７ａからの３ビットのうちの第２ビットと第１ビットが入力され、この排他的論理和ゲート４３は、第２ビットと第１ビットの排他的論理和を求め、シンボルのビットＤ１として出力する。
【００４６】
排他的論理和ゲート４４には、切換スイッチ３７の選択端子３７ａからの３ビットのうちの第３ビットと第２ビットが入力され、この排他的論理和ゲート４４は、第３ビットと第２ビットの排他的論理和を求め、シンボルのビットＤ３として出力する。
【００４７】
また、単一象限デマッピング回路４０は、切換スイッチ３６の選択端子３６ａからの３ビットのうちの排他的論理和ゲート４２に供給されている第３ビットを、そのままシンボルのビットＤ４として出力する。さらに、単一象限デマッピング回路４０は、切換スイッチ３７の選択端子３７ａからの３ビットのうちの排他的論理和ゲート４４に供給されている第３ビットを、そのままシンボルのビットＤ５として出力する。かくして、単一象限デマッピング回路４０は、シンボルの下位６ビットであるビットＤ０〜Ｄ５を出力する。ここで、ビットＤ０は、シンボルの最下位ビットである。なお、上述の具体例では、単一象限デマッピング回路４０を４つの排他的論理和ゲートで構成しているが、例えば切換スイッチ３６，３７の出力を読出アドレスとするルックアップテーブルで構成するようにしてもよい。
【００４８】
以上のように、差動デコーダ１０は、４ビットのＩデータと４ビットのＱデータからなる８ビットのデータを８ビットのシンボルとして出力する。
【００４９】
ところで、ＩデータとＱデータは、上述したように２の補数で表されており、回転器３０は、ＩデータとＱデータの符号ビット（サインビット）である最上位ビットＩ_k，Ｑ_kに基づいて、データ点配置の実際の象限を決定している。
【００５０】
回転器３０の各切換スイッチ３４，３５，３６，３７の図２に示す具体的な切り換え状態、すなわち選択端子３４ａ及び３５ａが、それぞれ被選択端子３４ｃ及び３５ｃに接続され、選択端子３６ａ及び３７ａが、それぞれ被選択端子３６ｂ及び３７ｂに接続されている状態においては、ＩデータとＱデータの符号ビットは、”０”であり、データ点配置は、第１象限におけるものである。したがって、インバータ３１，３３は、用いられず、ＩデータとＱデータの値は、変化していない。
【００５１】
また、Ｉデータの符号ビットが高レベル、すなわち”１”であり、Ｑデータの符号ビットが低レベル、すなわち”０”のときには、データ点配置は、第２象限におけるものである。したがって、インバータ３１は、用いられ、Ｉデータが反転されるとともに、Ｑデータと入れ換えられる。
【００５２】
さらに、Ｉデータの符号ビットが”０”であり、Ｑデータの符号ビットが”１”のときには、データ点配置は、第４象限におけるものである。したがって、インバータ３３は、用いられ、Ｑデータが反転されるとともに、Ｉデータと入れ換えられる。
【００５３】
さらにまた、ＩデータとＱデータの符号ビットがともに”１”であるときには、データ点配置は、第３象限におけるものである。したがって、インバータ３１，３３は、ともに用いられ、ＩデータとＱデータがともに反転されるとともに、ＩデータとＱデータは、入れ換えられない。
【００５４】
図２に示す差動デコーダ１０は、欧州ディジタルビデオ放送（ＤＶＢ）の規格において規定されているように、１６−ＱＡＭ変調，６４−ＱＡＭ変調，２５６−ＱＡＭ変調方式に対応するものである。２５６−ＱＡＭ変調方式の場合、差動デコーダ１０の全ての出力ビットＤ０〜Ｄ７が用いられる。また、６４−ＱＡＭ変調方式の場合、差動デコーダ１０のビットＤ２〜Ｄ７のみが用いられる。さらに、１６−ＱＡＭ変調方式の場合、差動デコーダ１０のビットＤ４〜Ｄ７のみが用いられる。単一象限デマッピング回路４０は、次数が低いＱＡＭ変調方式においては用いられないので、省略することができる。
【００５５】
以上の説明で明らかなように、本発明を適用した差動デコーダ１０では、ルックアップテーブル２２のサイズは、２^(n-2)・（ｎ−２）ビットであり、従来のルックアップテーブルよりも（３・ｎ＋２）・２^(n-2)分を少なくすることができる。具体的には、例えばｎ＝６、すなわち６４−ＱＡＭ変調方式のときには、従来のルックアップテーブルのサイズは、２⁶・６＝６４・６＝３８４ビットであったが、本発明を適用したルックアップテーブル２２のサイズは、２⁴・４＝６４ビットである。したがって、（３・６＋２）・２⁴＝３２０ビット分を少なくすることができる。
【００５６】
また、例えば１６−ＱＡＭ変調方式の場合には、ルックアップテーブル２２として、下記表３に示すようなルックアップテーブルが用いられる。
【００５７】
【表３】

【００５８】
この場合、ビットＤ７は、入力されるＩ１データに等しく、ビットＤ６は、入力されるＱ１データに等しいので、ルックアップテーブル２２は、必要でない。
【００５９】
【発明の効果】
以上詳細に説明したように、本発明に係る直交振幅変調方式における差動デコード装置は、入力されたｎビットの各データのうちの２ビットを差動復号する差動復号手段と、第１象限に入力されたｎビットの各データのうちの他のｎ−２ビットを、差動復号手段に入力されたｎビットの各データのうちの２ビットに基づいて、回転する回転手段と、回転手段によって回転されたｎ−２ビットに基づいて、入力された信号の振幅値をデータビットの値に割り当てる単一象限デマッピング手段とを備える。そして、差動復号手段から出力信号の２ビットが得られるとともに、単一象限デマッピング手段から出力信号のｎ−２ビットが得られることによって、簡単な回路構成であるとともに、ルックアップテーブルのメモリ容量を少なくすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態として示す差動デコーダのブロック図である。
【図２】同差動デコーダの具体的な構成を示すブロック図である。
【図３】ケーブルを介して音声とデータを配信するディジタルマルチプログラムシステムにおける送信装置と受信装置のブロック図である。
【図４】図３に示す送信装置における従来の差動エンコーダのブロック図である。
【図５】１６−ＱＡＭ変調方式におけるデータ点配置を示す図である。
【図６】３２−ＱＡＭ変調方式におけるデータ点配置を示す図である。
【図７】６４−ＱＡＭ変調方式におけるデータ点配置を示す図である。
【図８】従来の差動デコーダのブロック図である。
【符号の説明】
１０差動デコーダ、２０差動復号器、２１遅延器、２２ルックアップテーブル、３０回転器、３１インバータ、３２排他的論理和ゲート、３３インバータ、３４切換スイッチ、３４ａ選択端子、３４ｂ被選択端子、３４ｃ被選択端子、３５切換スイッチ、３５ａ選択端子、３５ｂ被選択端子、３５ｃ被選択端子、３６切換スイッチ、３６ａ選択端子、３６ｂ被選択端子、３６ｃ被選択端子、３７切換スイッチ、３７ａ選択端子、３７ｂ被選択端子、３７ｃ被選択端子、４０単一象限デマッピング回路、４１排他的論理和ゲート、４２排他的論理和ゲート、４３排他的論理和ゲート、４４排他的論理和ゲート

Claims

入力されたｎビットの各データのうちの２ビットを差動復号する差動復号手段と、
第１象限に入力されたｎビットの各データのうちの他のｎ−２ビットを、上記差動復号手段に入力されたｎビットの各データのうちの２ビットに基づいて、回転する回転手段と、
上記回転手段によって回転されたｎ−２ビットに基づいて、入力された信号の振幅値をデータビットの値に割り当てる単一象限デマッピング手段とを備え、
上記差動復号手段から出力信号の２ビットが得られるとともに、上記単一象限デマッピング手段から出力信号のｎ−２ビットが得られることを特徴とする直交振幅変調方式における差動デコード装置。
上記入力されたｎビットのデータは、ｎ／２ビットの実数成分と、ｎ／２ビットの虚数成分とからなり、これら両成分は、２の補数であり、上記差動復号手段に入力された２ビットは、上記入力されたデータのうちの上記実数成分の最上位ビット及び上記入力されたデータのうちの上記虚数成分の最上位ビットであり、
上記回転手段に入力されたｎ−２ビットは、上記入力されたデータのうちの上記実数成分の下位ビットと、上記入力されたデータのうちの上記虚数成分の下位ビットであることを特徴とする請求項１記載の直交振幅変調方式における差動デコード装置。
上記回転手段は、上記実数成分の下位ビットが入力されるとともにこれら下位ビットをそれぞれ変換する第１の変換手段と、
上記実数成分の下位ビットがそれぞれ入力される第１の被選択端子と、上記第１の変換手段によって変換された実数成分の下位ビットがそれぞれ入力される第２の被選択端子と、上記最上位ビットが低レベルであるときには上記第１の被選択端子と接続され、一方、上記最上位ビットが高レベルであるときには上記第２の被選択端子と接続されるように、上記実数成分の最上位ビットに応じて、上記第１の被選択端子又は第２の被選択端子と接続される選択端子とを有する第１の切換スイッチと、
上記虚数成分の下位ビットがそれぞれ入力されるとともにこれら下位ビットをそれぞれ変換する第２の変換手段と、
上記虚数成分の下位ビットがそれぞれ入力される第１の被選択端子と、上記第２の変換手段によって変換された虚数成分の下位ビットがそれぞれ入力される第２の被選択端子と、上記最上位ビットが低レベルであるときには上記第１の被選択端子と接続され、一方、上記最上位ビットが高レベルであるときには上記第２の被選択端子と接続されるように、上記虚数成分の最上位ビットに応じて、上記第１の被選択端子又は第２の被選択端子と接続される選択端子とを有する第２の切換スイッチと、
上記第２の切換スイッチの選択端子と接続される第１の被選択端子と、上記第１の切換スイッチの選択端子と接続される第２の被選択端子と、制御信号が低レベルであるときには上記第２の被選択端子と接続され、一方、上記制御信号が高レベルであるときには上記第１の被選択端子と接続されるように、上記制御信号に応じて、上記第１の被選択端子又は第２の被選択端子と接続される選択端子とを有する第３の切換スイッチと、
上記第１の切換スイッチの選択端子と接続される第１の被選択端子と、上記第２の切換スイッチの選択端子と接続される第２の被選択端子と、上記制御信号が低レベルであるときには上記第２の被選択端子と接続され、一方、上記制御信号が高レベルであるときには上記第１の被選択端子と接続されるように、上記制御信号に応じて、上記第１の被選択端子又は第２の被選択端子と接続される選択端子とを有する第４の切換スイッチと、
上記実数成分の最上位ビットと上記虚数成分の最上位ビットとが入力されるとともに上記制御信号を生成する第１の排他的論理和ゲートとを備えることを特徴とする請求項２記載の直交振幅変調方式における差動デコード装置。
上記単一象限デマッピング手段は、上記第３の切換スイッチの選択端子及び第４の切換スイッチの選択端子が接続されるルックアップテーブルからなることを特徴とする請求項３記載の直交振幅変調方式における差動デコード装置。
上記ｎが８に対応する２５６−直交振幅変調における上記単一象限デマッピング手段は、
上記第３の切換スイッチの出力の下位２ビットの排他的論理和を求める第２の排他的論理和ゲートと、
上記第３の切換スイッチの出力の上位２ビットの排他的論理和を求める第３の排他的論理和ゲートと、
上記第４の切換スイッチの出力の下位２ビットの排他的論理和を求める第４の排他的論理和ゲートと、
上記第４の切換スイッチの出力の上位２ビットの排他的論理和を求める第５排他的論理和ゲートとを有し、
当該単一象限デマッピング手段の出力の６ビットの順位は、上記第２の排他的論理和ゲートからの出力を最下位ビットとし、上位ビットに向かって上記第４の排他的論理和ゲートからの出力、上記第３の排他的論理和ゲートからの出力、上記第５排他的論理和ゲートからの出力、上記第３の切換スイッチの出力の最上位ビット、上記第４の切換スイッチの出力の最上位ビットの順となっていることを特徴とする請求項３記載の直交振幅変調方式における差動デコード装置。
上記ｎが６に対応する６４−直交振幅変調における上記単一象限デマッピング手段は、
上記第３の切換スイッチの出力の各ビットの排他的論理和を求める上記第３の排他的論理和ゲートと、
上記第３の切換スイッチの出力の各ビットの排他的論理和を求める上記第５の排他的論理和ゲートとを有し、
当該単一象限デマッピング手段の出力の４ビットの順位は、上記第３の排他的論理和ゲートからの出力を最下位ビットとし、上位ビットに向かって上記第５排他的論理和ゲートからの出力、上記第３の切換スイッチの出力の最上位ビット、上記第４の切換スイッチの出力の最上位ビットの順となっていることを特徴とする請求項３記載の直交振幅変調方式における差動デコード装置。
上記ｎが４に対応する１６−直交振幅変調では、
上記第３の切換スイッチの出力の最上位ビットと、上記第４の切換スイッチの出力の最上位ビットとが出力されることを特徴とする請求項３記載の直交振幅変調方式における差動デコード装置。
上記差動復号手段は、
上記入力されたデータのうちの２ビットが入力されるとともにこれら２ビットを１シンボルクロックの間だけ遅延させる遅延手段と、
上記遅延手段によって遅延された２ビットと上記入力されたデータのうちの上位２ビットが読出アドレスとして入力され、出力信号の上位２ビットを出力するルックアップテーブルとからなることを特徴とする請求項１乃至請求項７のいずれか１項記載の直交振幅変調方式における差動デコード装置。