JP3824602B2

JP3824602B2 - Switching control device and switching control method

Info

Publication number: JP3824602B2
Application number: JP2003302221A
Authority: JP
Inventors: 建丸山; 朋治横内
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2003-08-27
Filing date: 2003-08-27
Publication date: 2006-09-20
Anticipated expiration: 2023-08-27
Also published as: JP2005073436A

Description

本発明は、モータ駆動装置、特にＰＷＭ（Pulse Width Modulation）制御を行うスイッチング制御装置及びスイッチング制御方法に関するものである。 The present invention relates to a motor drive device, and more particularly to a switching control device and a switching control method for performing PWM (Pulse Width Modulation) control.

従来のＰＷＭ制御を用いたモータ制御回路としては（特許文献１）のようなものがある。
以下、スイッチング素子の例を出力トランジスタとして、従来のスイッチング制御装置及びスイッチング制御方法を説明する。 A conventional motor control circuit using PWM control is disclosed in (Patent Document 1).
Hereinafter, a conventional switching control device and a switching control method will be described using an example of a switching element as an output transistor.

図５において１及び２は、出力トランジスタ３〜６のスイッチングを制御するプリドライブ回路である。出力トランジスタ３〜６は、ｎ型ＭＯＳ（Metal Oxide Semiconductor）であるとする。出力トランジスタ３のソース及びドレインには、ダイオード３Ｄのアノード及びカソードがそれぞれ接続されている。同様に出力トランジスタ４〜６には、ダイオード４Ｄ〜６Ｄが接続されている。プリドライブ回路１及び２の内部回路は同一である為、プリドライブ回路１の内部回路について以下に説明する。 In FIG. 5, reference numerals 1 and 2 denote pre-drive circuits that control switching of the output transistors 3 to 6. The output transistors 3 to 6 are n-type MOS (Metal Oxide Semiconductor). The anode and cathode of the diode 3D are connected to the source and drain of the output transistor 3, respectively. Similarly, diodes 4D to 6D are connected to the output transistors 4 to 6, respectively. Since the internal circuits of the predrive circuits 1 and 2 are the same, the internal circuit of the predrive circuit 1 will be described below.

出力トランジスタ３及び４は各々第１及び第２のスイッチング素子であり、これら出力トランジスタ３のドレイン及び出力トランジスタ４のソースは、電源電圧ＶＣＣ（第１の電源）が印加される電源端子７と、アース（第２の電源）との間に直列接続されている。ここでトランジスタ８のソースは電源電圧ＶＣＣ以上に昇圧されたＶＰＵＭＰ電圧が印加される昇圧端子９に接続され、且トランジスタ８のドレインは出力トランジスタ３のゲートに接続され、且トランジスタ８のゲートは入力端子１０と接続されている為、入力信号Ｓ１が入力端子１０に印加される事によって、トランジスタ８は動作する。また出力トランジスタ３のゲート・ソース間に接続された抵抗１１は出力トランジスタ３をＯＦＦさせる時に、出力トランジスタ３のゲート・ソース間の電荷を放電するものである。 The output transistors 3 and 4 are first and second switching elements, respectively. The drain of the output transistor 3 and the source of the output transistor 4 are a power supply terminal 7 to which a power supply voltage VCC (first power supply) is applied, and It is connected in series with ground (second power supply). Here, the source of the transistor 8 is connected to the boosting terminal 9 to which the VPUMP voltage boosted to the power supply voltage VCC or higher is applied, the drain of the transistor 8 is connected to the gate of the output transistor 3, and the gate of the transistor 8 is input. Since it is connected to the terminal 10, the transistor 8 operates when the input signal S 1 is applied to the input terminal 10. A resistor 11 connected between the gate and source of the output transistor 3 discharges the charge between the gate and source of the output transistor 3 when the output transistor 3 is turned off.

一方、１２は出力トランジスタ４のＯＮ・ＯＦＦ制御をする制御回路であり、入力部に印加された信号を増幅し同極性信号を出力する。制御回路１２の入力部は入力端子１３と接続され、制御回路１２の出力部は出力トランジスタ４のゲートと接続されている為、入力信号Ｓ２が入力端子１３に印加される事によって、制御回路１２は動作する。 On the other hand, 12 is a control circuit for ON / OFF control of the output transistor 4, which amplifies the signal applied to the input section and outputs the same polarity signal. Since the input part of the control circuit 12 is connected to the input terminal 13 and the output part of the control circuit 12 is connected to the gate of the output transistor 4, the input signal S 2 is applied to the input terminal 13, whereby the control circuit 12 Works.

尚、プリドライブ回路２において、プリドライブ回路１の入力端子１０及び１３に相当するものは入力端子１４及び１５であり、入力信号は各々Ｓ３及びＳ４が印加される。
また、１４は駆動コイルであり、駆動コイル１４の一方の端は出力トランジスタ３及び出力トランジスタ４の接続点に接続され、他方端は出力トランジスタ５及び出力トランジスタ６の接続点に接続されている。詳細は後述するが、１６は出力トランジスタ３のゲート・ドレイン寄生容量であり、１７は出力トランジスタ３のゲート・ソース寄生容量である。出力トランジスタ４〜６についても同様に存在する（図示せず）。 In the pre-drive circuit 2, the input terminals 14 and 15 correspond to the input terminals 10 and 13 of the pre-drive circuit 1, and S3 and S4 are applied to the input signals, respectively.
Reference numeral 14 denotes a drive coil. One end of the drive coil 14 is connected to a connection point between the output transistor 3 and the output transistor 4, and the other end is connected to a connection point between the output transistor 5 and the output transistor 6. Although details will be described later, 16 is a gate / drain parasitic capacitance of the output transistor 3, and 17 is a gate / source parasitic capacitance of the output transistor 3. The output transistors 4 to 6 exist similarly (not shown).

駆動コイル１４に駆動電流をａ、ｂの各矢印の方向に流すそれぞれの場合において、プリドライブ回路１及び２は一定の関係を有している。そこで一例として駆動コイル１４にａ方向に駆動電流を流す場合のスイッチング動作について以下に説明する。 In each case where a drive current is passed through the drive coil 14 in the directions of the arrows a and b, the predrive circuits 1 and 2 have a certain relationship. Therefore, as an example, a switching operation in the case where a drive current is supplied to the drive coil 14 in the direction a will be described below.

この場合、駆動コイル１４にａ方向にのみ駆動電流を流す為、プリドライブ回路１に印加される入力信号Ｓ１及びＳ２をハイレベル（以下「Ｈ」と称す）に設定し、プリドライブ回路２に印加される入力信号Ｓ３及びＳ４をローレベル（以下「Ｌ」と称す）に設定する。これにより入力信号Ｓ１がＨの為、トランジスタ８はＯＦＦとなり出力トランジスタ３のゲートを充電する経路が断たれ、且出力トランジスタ３のゲート・ソース電位差は抵抗１１により放電されなくなり出力トランジスタ３はＯＦＦする。また、入力信号Ｓ２がＨの為、制御回路１２出力部もＨとなり出力トランジスタ４はＯＮする。一方、入力信号Ｓ３はＬの為、出力トランジスタ５はＯＮとなり、また入力信号Ｓ４はＬの為、出力トランジスタ６はＯＦＦする。これらによって駆動コイル１４にａ方向の駆動電流が流れる事になる。電流経路としては、経路ｃで示される電源端子７から出力トランジスタ５、駆動コイル１４、出力トランジスタ４を通りアースへ流れる。ここでプリドライブ回路１において、仮に入力信号Ｓ２がＨ状態を維持すると出力トランジスタ４はピンチ・オフ状態の為、駆動コイル１４にｃ方向の駆動電流が常時流れてしまい駆動電流値を制御できない。言い換えれば、駆動コイル１４がモータである場合、モータを最高回転させることになり、モータを最高回転よりも低い回転数で定速回転させることができない。 In this case, since the drive current flows through the drive coil 14 only in the direction a, the input signals S1 and S2 applied to the predrive circuit 1 are set to a high level (hereinafter referred to as “H”), and the predrive circuit 2 is turned on. The applied input signals S3 and S4 are set to a low level (hereinafter referred to as “L”). As a result, since the input signal S1 is H, the transistor 8 is turned off, the path for charging the gate of the output transistor 3 is cut off, and the gate-source potential difference of the output transistor 3 is not discharged by the resistor 11, and the output transistor 3 is turned off. . Further, since the input signal S2 is H, the output part of the control circuit 12 is also H, and the output transistor 4 is turned ON. On the other hand, since the input signal S3 is L, the output transistor 5 is turned ON, and since the input signal S4 is L, the output transistor 6 is turned OFF. As a result, a drive current in the direction a flows through the drive coil 14. As a current path, the current flows from the power supply terminal 7 indicated by the path c to the ground through the output transistor 5, the drive coil 14, and the output transistor 4. Here, in the pre-drive circuit 1, if the input signal S2 maintains the H state, the output transistor 4 is in a pinch-off state, so that the drive current in the c direction always flows through the drive coil 14, and the drive current value cannot be controlled. In other words, when the drive coil 14 is a motor, the motor is rotated at the maximum speed, and the motor cannot be rotated at a constant speed at a rotation speed lower than the maximum rotation.

そこで入力信号Ｓ２をＨ⇔Ｌとすることによって、出力トランジスタ３がＯＦＦ時における出力トランジスタ４のＯＮ・ＯＦＦの割合（以下デューティと称す）を制御させ、出力トランジスタ４がＯＮ時はｃの経路で電流の増加動作、出力トランジスタ４がＯＦＦ時は経路ｄで示される出力トランジスタ５、駆動コイル１４、ダイオード３Ｄのルートで電流が流れ、回生によるエネルギーロスにより電流の減少動作、を各々させることにより電流値を制御し、モータが最高回転より低い回転数で定速回転できる様にしている。 Therefore, by setting the input signal S2 to H⇔L, the ON / OFF ratio (hereinafter referred to as duty) of the output transistor 4 when the output transistor 3 is OFF is controlled, and when the output transistor 4 is ON, the path c is used. When the output transistor 4 is OFF, when the output transistor 4 is OFF, the current flows through the route of the output transistor 5, the drive coil 14, and the diode 3D indicated by the path d, and the current decreases by the energy loss due to regeneration. The value is controlled so that the motor can rotate at a constant speed at a speed lower than the maximum speed.

因みに、入力信号Ｓ２のＨ期間が長くなるようにデューティを可変すると、出力トランジスタ４のＯＮ期間が長くなりｃ方向の電流が強められモータの回転数は高くなる。一方、入力信号Ｓ２のＬ期間が長くなるようにデューティを可変すると、出力トランジスタ４のＯＦＦ期間が長くなり経路ｄの方向で電流が流れ、モータの回転数は低くなる。即ち、入力信号Ｓ２のデューティを可変し、電流値を制御する事がＰＷＭ制御である。 Incidentally, if the duty is varied so that the H period of the input signal S2 becomes longer, the ON period of the output transistor 4 becomes longer, the current in the c direction is increased, and the rotational speed of the motor becomes higher. On the other hand, if the duty is varied so that the L period of the input signal S2 becomes longer, the OFF period of the output transistor 4 becomes longer, current flows in the direction of the path d, and the rotation speed of the motor becomes lower. That is, PWM control is to control the current value by changing the duty of the input signal S2.

また、別の従来スイッチング制御装置及びスイッチング制御方法を説明する。
図６においても１８及び１９はプリドライブ回路で、これらプリドライブ回路１８及び１９内部回路は同一である為、プリドライブ回路１８と図５における前記プリドライブ１の相違点について説明する。 Another conventional switching control device and switching control method will be described.
Also in FIG. 6, reference numerals 18 and 19 denote pre-drive circuits. Since these pre-drive circuits 18 and 19 have the same internal circuit, the difference between the pre-drive circuit 18 and the pre-drive 1 in FIG. 5 will be described.

図６のプリドライブ回路１８において、前記プリドライブ回路１内部の抵抗１１がなく、代りにトランジスタ２０を備えている。トランジスタ２０のドレイン・ソース・ゲートはそれぞれ出力トランジスタ３のゲート、ソース、入力端子２１と接続されている為、入力信号Ｓ５が入力端子２１に印加される事によって、トランジスタ２０は動作する。同様にプリドライブ回路１９においても入力端子２２に入力信号Ｓ６が印加される。トランジスタ２０の役割は、前記抵抗１１と同様に出力トランジスタ３のゲート・ソース間の電荷を放電させるものである。動作として前記プリドライブ回路１は、出力トランジスタ３をＯＦＦにする場合、入力信号Ｓ１をＨとするだけであったが、プリドライブ１８はＳ２１にＳ１と同極性の信号、つまりＳ１がＨであれば入力信号Ｓ２１もＨをと設定する事で出力トランジスタ３をＯＦＦすることができる。他の動作は、前記プリドライブ回路１と同じである。前記プリドライブ回路１と比較してプリドライブ回路１８は抵抗１１でなく、トランジスタ２０でトランジスタ３のゲート・ソース間の電荷を放電させる為、一般に放電時間が短くなるというメリットがある。 In the predrive circuit 18 of FIG. 6, the resistor 11 in the predrive circuit 1 is not provided, but a transistor 20 is provided instead. Since the drain, source and gate of the transistor 20 are connected to the gate, source and input terminal 21 of the output transistor 3, respectively, the transistor 20 operates when the input signal S5 is applied to the input terminal 21. Similarly, in the pre-drive circuit 19, the input signal S 6 is applied to the input terminal 22. The role of the transistor 20 is to discharge the electric charge between the gate and the source of the output transistor 3 like the resistor 11. As an operation, the predrive circuit 1 only sets the input signal S1 to H when the output transistor 3 is turned OFF. However, the predrive 18 has a signal having the same polarity as S1 in S21, that is, S1 is H. For example, the output transistor 3 can be turned off by setting the input signal S21 to H. Other operations are the same as those of the pre-drive circuit 1. Compared with the pre-drive circuit 1, the pre-drive circuit 18 discharges electric charges between the gate and the source of the transistor 3 by the transistor 20 instead of the resistor 11, so that there is an advantage that the discharge time is generally shortened.

尚、前記トランジスタ２０のソースをアースに接続しない理由は、ＶＣＣが５ボルト程度のあれば問題ないが、例えばＶＣＣが２４ボルトの場合で、トランジスタ２０のソースをアース接続し（図示せず）、トランジスタ２０の電流能力（及び定電流値）を１００ｍＡで、ＰＷＭ制御により前記出力トランジスタ３のＯＦＦデューティが５０％と仮定すると、このスイッチングＯＦＦ区間のトランジスタ２０の損失は、２４Ｖ×１００ｍＡ×５０％／１００＝１．２Ｗとなり、集積回路化した場合現実的なパッケージの許容損失は１Ｗ前後であり、スイッチングのＯＦＦ状態のみで集積回路温度は１８０℃となり、これはＶＣＣ電圧が高ければ高いほど顕著になる。その為、ＶＣＣ電源電圧が高い場合において、トランジスタ２０のソースをアース接続することは発熱の観点からできない為である。また抵抗１１の場合においても、制御端子入力容量の大きな出力トランジスタを使用するケースが増えており、ＯＦＦのスイッチングスピード低下の観点から、抵抗値を上げて電流を制限することが困難な場合が多い為、抵抗１１をアース接続しない。
特開平３−１１９９６号公報 The reason why the source of the transistor 20 is not connected to the ground is not a problem if VCC is about 5 volts. For example, when VCC is 24 volts, the source of the transistor 20 is grounded (not shown), Assuming that the current capability (and constant current value) of the transistor 20 is 100 mA and the OFF duty of the output transistor 3 is 50% by PWM control, the loss of the transistor 20 in this switching OFF section is 24 V × 100 mA × 50% / When the integrated circuit is realized, the allowable power loss of a realistic package is around 1 W, and the temperature of the integrated circuit becomes 180 ° C. only in the switching OFF state. This is more remarkable as the VCC voltage is higher. Become. Therefore, when the VCC power supply voltage is high, the source of the transistor 20 cannot be grounded from the viewpoint of heat generation. Also in the case of the resistor 11, there are an increasing number of cases where an output transistor having a large control terminal input capacitance is used, and it is often difficult to limit the current by increasing the resistance value from the viewpoint of lowering the OFF switching speed. Therefore, the resistor 11 is not grounded.
Japanese Patent Laid-Open No. 3-11996

しかしながら、前記従来例において出力トランジスタ３がＯＦＦ時に出力トランジスタ４がＯＮすることによって、ＯＦＦしていた出力トランジスタ３がＯＮし、電源端子７から出力トランジスタ３、出力トランジスタ４を通る貫通電流が発生する。 However, in the conventional example, when the output transistor 3 is turned on when the output transistor 3 is turned off, the output transistor 3 that has been turned off is turned on, and a through current from the power supply terminal 7 through the output transistor 3 and the output transistor 4 is generated. .

まず、図１４及び図１５において前記貫通電流発生の原因となる出力トランジスタの寄生容量挙動について説明する。
図１４において２７は前記出力トランジスタ３〜６単体であり、出力トランジスタ２７のゲート及びドレイン及びソースはそれぞれ２８及び２９及び３０端子である。また、３１及び３２はそれぞれ出力トランジスタのゲート及びドレイン間、ゲート及びソース間に存在する寄生容量である。図１５にこれら寄生容量３１及び３２の特性を示す。公知であるが、これら寄生容量３２はゲート２８及びドレイン２９間電圧にほとんど依存せず、逆に寄生容量３１は前記ゲート２８及びドレイン２９電圧間に顕著に依存する。 First, the parasitic capacitance behavior of the output transistor that causes the generation of the through current will be described with reference to FIGS.
In FIG. 14, reference numeral 27 denotes the output transistors 3 to 6 alone, and the gate, drain and source of the output transistor 27 are 28, 29 and 30 terminals, respectively. 31 and 32 are parasitic capacitances existing between the gate and drain of the output transistor and between the gate and source, respectively. FIG. 15 shows the characteristics of these parasitic capacitors 31 and 32. As is well known, the parasitic capacitance 32 hardly depends on the voltage between the gate 28 and the drain 29, and conversely, the parasitic capacitance 31 remarkably depends on the voltage between the gate 28 and the drain 29.

これを踏まえた上で、前記貫通電流発生現象について図７及び図８にて説明する。尚、従来技術のプリドライブ回路１及び１８双方において発生する現象であるので、以下図６のプリドライブ回路１８の動作について説明する。 Based on this, the through current generation phenomenon will be described with reference to FIGS. Since this phenomenon occurs in both the predrive circuits 1 and 18 of the prior art, the operation of the predrive circuit 18 in FIG. 6 will be described below.

図６の駆動電流がａ方向に流れている場合について、入力信号Ｓ１〜Ｓ６によって出力トランジスタ４がＯＮ・ＯＦＦする１周期のＰＷＭ動作を示す。Ｓ１、Ｓ５がＨにより出力トランジスタ３はＯＦＦとなり、入力信号Ｓ３、Ｓ６がＬにより出力トランジスタ５はＯＮとなり、入力信号Ｓ４がＬにより出力トランジスタ６はＯＦＦとなる。ｔ０において入力信号Ｓ２はＬである為、出力トランジスタ４はＯＦＦしており駆動電流は出力トランジスタ５、駆動コイル１４、ダイオード３Ｄの経路ｄで回生している。ここでダイオードの順方向電圧を０．７ボルトと仮定すると、ノード２４の駆動コイル端電圧はダイオード３Ｄにより（ＶＣＣ＋０．７ボルト）となり、ノード２３の出力トランジスタ３のゲート電圧はトランジスタ２０により放電されている為、前記ノード２４と同様に（ＶＣＣ＋０．７ボルト）となり、当然出力トランジスタ３のゲート・ソース間電圧は０ボルトである。ｔ１において入力信号Ｓ２がＬ→Ｈに切り替わると、ノード２５の出力トランジスタ４のゲート電圧が上昇しＶｔに到達すると出力トランジスタ４はＯＮし、ダイオード３Ｄを回生していた駆動電流は出力トランジスタ４を通りアースへ流れ始め（経路ｃ）ノード２４の電圧は下降するが、ノード２３は寄生容量１６及び１７とトランジスタ２０のＯＮ抵抗により生じる時定数によって直ちに下降出来ない。従って、ノード２４の電圧が下降するタイミングから、出力トランジスタ３のゲート・ソース間に電位差が生じ、出力トランジスタ３をＯＮできるＶｔ以上の電位差が発生すると電源端子７、出力トランジスタ３及び４のドレイン・ソースの経路で貫通電流２６（大電流）が流れてしまう。 6 shows a one-cycle PWM operation in which the output transistor 4 is turned ON / OFF by the input signals S1 to S6 when the drive current in FIG. 6 flows in the direction a. The output transistor 3 is turned OFF when S1 and S5 are H, the output transistor 5 is turned ON when the input signals S3 and S6 are L, and the output transistor 6 is turned OFF when the input signal S4 is L. Since the input signal S2 is L at t0, the output transistor 4 is OFF, and the drive current is regenerated through the path d of the output transistor 5, the drive coil 14, and the diode 3D. Assuming that the forward voltage of the diode is 0.7 volts, the drive coil end voltage at the node 24 becomes (VCC + 0.7 volts) by the diode 3D, and the gate voltage of the output transistor 3 at the node 23 is discharged by the transistor 20. Therefore, like the node 24, it becomes (VCC + 0.7 volts), and the gate-source voltage of the output transistor 3 is naturally 0 volts. When the input signal S2 is switched from L to H at t1, the gate voltage of the output transistor 4 at the node 25 rises. When the input signal S2 reaches Vt, the output transistor 4 is turned on, and the driving current that has regenerated the diode 3D causes the output transistor 4 to The voltage at the node 24 starts to flow to the ground (path c), but the voltage at the node 24 decreases, but the node 23 cannot immediately decrease due to the time constant generated by the parasitic capacitors 16 and 17 and the ON resistance of the transistor 20. Therefore, a potential difference is generated between the gate and source of the output transistor 3 from the timing when the voltage of the node 24 decreases, and when a potential difference of Vt or more that can turn on the output transistor 3 occurs, the power source terminal 7, the drains of the output transistors 3 and 4, The through current 26 (large current) flows through the source path.

図８は図７の拡大図であり、詳細なメカニズムを説明する。図８のｔ１においてＳ２がＬ→Ｈに切り替わるとノード２５が上昇し始めＶｔに到達し出力トランジスタ４を駆動電流が流れ始め、ダイオード３Ｄを流れていた電流が全て出力トランジスタ４を流れるとノード２４は下降を開始する（ｔ２）。ｔ１からｔ２の間にはＴ１の時間差がある。またｔ０〜ｔ２においてダイオード３Ｄを駆動電流が回生していた為、出力トランジスタ３のゲート電圧のノード２３はドレイン電圧（電源電圧ＶＣＣ）より０．７ボルト高く、図１５において前述の通り寄生容量１６は最大の状態となる。ここでｔ２以降のノード２４の下降分Δｖに伴い、出力トランジスタ３のドレイン〜ソースは、トランジスタ２２のＯＮ抵抗・寄生容量１７の並列接続（以降、並列接続を／／と表記する）と寄生容量１６の直列接続となっている為、ノード２３はΔｖをトランジスタ２２のＯＮ抵抗／／寄生容量１７と寄生容量１６のインピーダンス分割で決まる電圧分しか下降できない。更に前述の通り寄生容量は最大である為、寄生容量１６のインピーダンスは小さくノード２３の下降分は前記Δｖと比較して抑制される。その為、出力トランジスタ３のゲート・ソース間に電位差が発生してしまう。ｔ３においてゲート電圧下降によりＶＣＣに到達すると、前述の図１５の通り寄生容量１６は減少し、寄生容量１６のインピーダンスは増加する。これに伴い、ノード２３の下降分は前記Δｖに漸近し、出力トランジスタ３のゲート・ソース間電圧はほぼ一定となる。ｔ４においてノード２４の電圧が変化しなくなると、ノード２３はノード２４の電圧に近付き出力トランジスタ３のゲート・ソース間電圧も０ボルトとなる。このＯＦＦすべき出力トランジスタ３のゲート・ソース間電圧が生じ、且Ｖｔを越えているｔ５〜ｔ６区間で貫通電流が発生する。 FIG. 8 is an enlarged view of FIG. 7, and a detailed mechanism will be described. When S2 is switched from L to H at t1 in FIG. 8, the node 25 starts to rise and reaches Vt, the drive current starts flowing through the output transistor 4, and when all the current flowing through the diode 3D flows through the output transistor 4, the node 24 is reached. Starts descending (t2). There is a time difference of T1 between t1 and t2. Further, since the drive current is regenerated in the diode 3D from t0 to t2, the node 23 of the gate voltage of the output transistor 3 is 0.7 volts higher than the drain voltage (power supply voltage VCC). Is the maximum state. Here, the drain-source of the output transistor 3 is connected in parallel with the ON resistance / parasitic capacitance 17 of the transistor 22 (hereinafter referred to as “//”) and the parasitic capacitance in accordance with the decrease Δv of the node 24 after t2. Since node 16 is connected in series, node 23 can only drop Δv by a voltage determined by the impedance division of ON resistance // parasitic capacitance 17 and parasitic capacitance 16 of transistor 22. Furthermore, as described above, since the parasitic capacitance is the maximum, the impedance of the parasitic capacitance 16 is small, and the fall of the node 23 is suppressed compared to the Δv. Therefore, a potential difference is generated between the gate and source of the output transistor 3. When the voltage reaches VCC due to the gate voltage drop at t3, the parasitic capacitance 16 decreases and the impedance of the parasitic capacitance 16 increases as shown in FIG. Along with this, the fall of the node 23 gradually approaches Δv, and the gate-source voltage of the output transistor 3 becomes substantially constant. When the voltage at the node 24 does not change at t4, the node 23 approaches the voltage at the node 24, and the gate-source voltage of the output transistor 3 becomes 0 volt. A voltage between the gate and the source of the output transistor 3 to be turned off is generated, and a through current is generated in a period from t5 to t6 exceeding Vt.

この貫通電流によって電源、アースラインにノイズが重畳したり、各素子の温度が上昇し特性を十分に活かせなくなったり、破壊してしまう問題がある。
以下、前記問題点を解決する回路案（特許文献１）があるので紹介する。 Due to this through current, there is a problem that noise is superimposed on the power supply and the earth line, the temperature of each element rises, and the characteristics cannot be fully utilized or destroyed.
In the following, there is a circuit plan (Patent Document 1) that solves the above problems.

この前記解決回路案を図９に示し、動作についてはタイミングチャートを図１０〜図１３にて説明する。
図９において３３及び３４は出力トランジスタ３〜６のスイッチングを制御するプリドライブ回路である。プリドライブ回路３３及び３４の内部回路は同一である為、プリドライブ回路３３の内部回路について以下に説明する。尚、前述と同じ構成に関しては説明を割愛する。 The solution circuit plan is shown in FIG. 9, and the timing chart of the operation will be described with reference to FIGS.
In FIG. 9, reference numerals 33 and 34 denote pre-drive circuits that control switching of the output transistors 3 to 6. Since the internal circuits of the predrive circuits 33 and 34 are the same, the internal circuit of the predrive circuit 33 will be described below. The description of the same configuration as described above is omitted.

入力端子１３に印加された入力信号Ｓ２は、前記制御回路１２の入力部に接続されると共に、トランジスタ３５のゲートに接続される。トランジスタ３５のドレイン及びソースはそれぞれ出力トランジスタ３のゲート及びアースに接続される。これにより入力信号Ｓ２が入力端子１３に印加される事によって、制御回路１２が動作すると同時にトランジスタ３５も動作する。３６はトランジスタ３５がＯＮの場合、出力トランジスタ３のソース・ゲート間耐圧を越えない様に、トランジスタ３のソース・ゲート間電圧を保護する為のクリッパーである。 The input signal S2 applied to the input terminal 13 is connected to the input part of the control circuit 12 and to the gate of the transistor 35. The drain and source of the transistor 35 are connected to the gate and ground of the output transistor 3, respectively. As a result, the input signal S2 is applied to the input terminal 13, whereby the control circuit 12 operates and the transistor 35 operates simultaneously. Reference numeral 36 denotes a clipper for protecting the source-gate voltage of the transistor 3 so as not to exceed the source-gate breakdown voltage of the output transistor 3 when the transistor 35 is ON.

前述同様に例として駆動コイル１４にａ方向に駆動電流を流す場合のスイッチング動作について以下に説明する。
図１０において駆動電流がａ方向に流れている場合について入力信号Ｓ１〜４によって出力トランジスタ４がＯＮ・ＯＦＦする１周期のＰＷＭ動作を示す。Ｓ１がＨにより出力トランジスタ３はＯＦＦとなり、入力信号Ｓ３及びＳ４がＬにより出力トランジスタ５はＯＮ、出力トランジスタ６はＯＦＦする。ｔ０において入力信号Ｓ２はＬである為、出力トランジスタ４はＯＦＦしており駆動電流は出力トランジスタ５、駆動コイル１４、ダイオード３Ｄの経路ｄで回生している。ｔ１において入力信号Ｓ２がＬ→Ｈに切り替わると、トランジスタ３５がＯＮし前記出力トランジスタ３のゲート電圧であるノード２３が下降開始すると共に、前記出力トランジスタ４のゲート電圧であるノード２５が上昇する。Ｖｔに到達すると出力トランジスタ４はＯＮし、ダイオード３Ｄを回生していた駆動電流は出力トランジスタ４を通りアースへ流れ始め（経路ｃ）ノード２４の電圧は下降するが、出力トランジスタ３のゲート・ソース間電圧は負でありＯＦＦを維持でき、貫通電流は流れない。 As described above, a switching operation in the case where a drive current is supplied to the drive coil 14 in the direction a will be described below as an example.
FIG. 10 shows one-cycle PWM operation in which the output transistor 4 is turned ON / OFF by the input signals S1 to 4 when the drive current flows in the direction a. When S1 is H, the output transistor 3 is turned OFF, and when the input signals S3 and S4 are L, the output transistor 5 is turned ON and the output transistor 6 is turned OFF. Since the input signal S2 is L at t0, the output transistor 4 is OFF, and the drive current is regenerated through the path d of the output transistor 5, the drive coil 14, and the diode 3D. When the input signal S2 is switched from L to H at t1, the transistor 35 is turned on, the node 23 which is the gate voltage of the output transistor 3 starts to decrease, and the node 25 which is the gate voltage of the output transistor 4 is increased. When Vt is reached, the output transistor 4 is turned ON, and the drive current regenerating the diode 3D begins to flow to the ground through the output transistor 4 (path c). The voltage of the node 24 decreases, but the gate and source of the output transistor 3 The inter-voltage is negative and can be maintained OFF, and no through current flows.

図１１は図１０の拡大図であり、詳細なメカニズムを説明する。図１１のｔ１においてＳ１がＬ→Ｈに切り替わると、トランジスタ３５のＯＮによってノード２３の電圧はクリッパー３６でクリップされるところまで下降する（ｔ６）。同時にトランジスタ４のゲート電圧であるノード２５の電圧が上昇し始め、Ｔ１後のｔ２においてノード２４の電圧は下降を開始する。ここで注目すべきは、このｔ１〜ｔ２の間にノード２３の電圧がＶＣＣ以下まで下降している為、前述の図１５に示す様に寄生容量１６が最小となっており、寄生容量１６のインピーダンスが最大となっていることである。このようにｔ２において、寄生容量１６のインピーダンスが最大状態で待機している状態で、ノード２４の電圧が下降を開始した場合、寄生容量１６のインピーダンスは大きい為、出力トランジスタ３のゲート・ソース間の正の電位差発生を抑制する。それによって出力トランジスタ３のゲート・ソース間電圧は負のままであり、ＯＦＦを維持できる。 FIG. 11 is an enlarged view of FIG. 10, and a detailed mechanism will be described. When S1 is switched from L to H at t1 in FIG. 11, the voltage of the node 23 drops to the point where it is clipped by the clipper 36 by turning on the transistor 35 (t6). At the same time, the voltage at the node 25 which is the gate voltage of the transistor 4 starts to rise, and at t2 after T1, the voltage at the node 24 starts to fall. What should be noted here is that the voltage of the node 23 drops to VCC or less during the period from t1 to t2, so that the parasitic capacitance 16 is minimized as shown in FIG. The impedance is maximum. As described above, when the voltage of the node 24 starts to fall while the impedance of the parasitic capacitor 16 is waiting at the maximum state at t2, the impedance of the parasitic capacitor 16 is large. The generation of positive potential difference is suppressed. As a result, the gate-source voltage of the output transistor 3 remains negative and can be maintained OFF.

但し、前述の解決回路案はＴ１の間にノード２３がＶＣＣ以下に下降することが条件であり、逆を返せばＴ１の間にＶＣＣ以下に下降することができなければ貫通電流の発生する可能性がある。貫通電流の発生する事例を図１２及び１３のタイミングチャートで説明する。本例はノード２４の電圧の下降スピードが早い場合を想定している。図１２においてｔ７〜ｔ８の間で貫通電流は発生している。図１３は図１２の拡大図である。図１３においてｔ１でトランジスタ３５がＯＮし、ノード２３の電圧が下降するが、例えば寄生容量１６がトランジスタ３５の能力に対し大きい場合、ノード２３の電圧の下降スピードは遅くなる。ｔ２においてノード２３がＶＣＣ以上の状態であれば、従来回路と同様のメカニズムで出力トランジスタ３のゲート・ソース間に電位差が発生し、貫通電流が流れる。これは、Ｔ１の設定が出力トランジスタ４の入力ゲート容量に起因する回路遅延から決まる為、出力トランジスタによっては、常にノード２３がＶＣＣ以下に下降する十分なＴ１が確保されるとは限らない。近年、高出力化が求められており駆動電流を増加させ、モータ出力を増加させる傾向にある。また同時に出力トランジスタ３〜６が外付け部品としてプリドライブ回路は、プリドライバー形式の集積回路で、出力トランジスタを変えるだけで全出力レンジに対応出来るものも望まれている。これらの背景において前記解決回路案では、外付け出力トランジスタの特性であるゲート・ドレイン容量、ゲート・ソース容量、電流能力等によって使用できる出力トランジスタが限定されてしまう。 However, the above-described solution circuit plan is that the node 23 falls below VCC during T1, and if the reverse is true, if it cannot fall below VCC during T1, a through current may be generated. There is sex. A case where a through current is generated will be described with reference to timing charts of FIGS. In this example, it is assumed that the voltage drop speed of the node 24 is fast. In FIG. 12, a through current is generated between t7 and t8. FIG. 13 is an enlarged view of FIG. In FIG. 13, the transistor 35 is turned on at t <b> 1 and the voltage of the node 23 decreases. For example, when the parasitic capacitance 16 is large with respect to the capability of the transistor 35, the voltage decrease speed of the node 23 is slow. If the node 23 is at VCC or higher at t2, a potential difference is generated between the gate and source of the output transistor 3 by the same mechanism as in the conventional circuit, and a through current flows. This is because the setting of T1 is determined from a circuit delay caused by the input gate capacitance of the output transistor 4, and therefore, depending on the output transistor, a sufficient T1 at which the node 23 always falls below VCC is not always ensured. In recent years, there has been a demand for higher output, and there is a tendency to increase drive current and motor output. At the same time, the output transistors 3 to 6 are external components, and the pre-drive circuit is a pre-driver type integrated circuit, and it is desired to be able to cope with the entire output range simply by changing the output transistor. In these backgrounds, in the solution circuit proposal, the output transistors that can be used are limited by the characteristics of the external output transistor such as the gate / drain capacitance, the gate / source capacitance, and the current capability.

本発明は、前述のような回路遅延時間Ｔ１に依存せず、前記ノード２３の電圧が下降開始時に、出力トランジスタの特性によらずノード２３をＶＣＣ以下で待機させ、ノード２３が高速に下降しても出力トランジスタ３のゲート・ソース電位が正とならず、貫通電流を流させないスイッチング制御装置及びスイッチング制御方法を提供する事を目的とする。 The present invention does not depend on the circuit delay time T1 as described above, and when the voltage at the node 23 starts to drop, the node 23 is made to wait below VCC regardless of the characteristics of the output transistor, and the node 23 falls at high speed. However, an object of the present invention is to provide a switching control device and a switching control method in which the gate / source potential of the output transistor 3 does not become positive and a through current does not flow.

この目的を解決する為に、本発明は、第１の電源と第２の電源との間に直列接続された第１及び第２のスイッチング素子と、前記第１のスイッチング素子をＯＮさせる前記第１のスイッチング素子の制御端子に接続されたＯＮ制御回路と、前記第１のスイッチング素子をＯＦＦさせる前記第１のスイッチング素子の制御端子に接続された出力インピーダンスの高い第１のＯＦＦ制御回路及びインピーダンスの低い第２のＯＦＦ制御回路と、第２のスイッチング素子をＯＮ・ＯＦＦさせる第２スイッチング素子の制御端子に接続されたＯＮ・ＯＦＦ制御回路と、第２のＯＦＦ制御回路に過電流が流れる事を防止する過電流監視回路とを、駆動する各誘導負荷端毎に設け、前記第１及び第２のスイッチング素子の接続点を前記各誘導負荷端と接続することによって誘導負荷に流れる駆動電流を制御するスイッチング制御装置であって、前記第１及び第２のＯＦＦ制御回路の出力により、第１のスイッチング素子のＯＦＦ時に、前記第１のスイッチング素子の制御端子を、前記第２のスイッチング素子がＯＮする前に、前記第１及び第２のスイッチング素子の接続点である誘導負荷端電圧より低い電圧とさせることで、前記第２のスイッチング素子がＯＮした時、前記第１のスイッチング素子の制御端子及び入力端子間の寄生容量に起因した前記第１及び第２のスイッチング素子の入力端子及び出力端子経路に流れる貫通電流を防止し、前記第２のスイッチング素子のＯＦＦ時に前記第２のＯＦＦ制御回路に過電流が流れ得る場合は、前記過電流監視回路により第２のＯＦＦ制御回路を遮断し、低消費電力で前記貫通電流防止を実現できることを特徴とする。 In order to solve this object, the present invention provides first and second switching elements connected in series between a first power supply and a second power supply, and the first switching element for turning on the first switching element. An ON control circuit connected to a control terminal of one switching element, a first OFF control circuit having a high output impedance connected to the control terminal of the first switching element for turning off the first switching element, and an impedance Overcurrent flows through the second OFF control circuit having a low current, the ON / OFF control circuit connected to the control terminal of the second switching element for turning the second switching element ON / OFF, and the second OFF control circuit. And an overcurrent monitoring circuit for preventing each of the inductive load terminals to be driven, and connecting the connection points of the first and second switching elements to the inductive load terminals. A switching control device for controlling a driving current flowing through an inductive load, wherein the first switching element is controlled when the first switching element is turned off by the outputs of the first and second OFF control circuits. Before the second switching element is turned on, the terminal is set to a voltage lower than the inductive load terminal voltage that is a connection point of the first and second switching elements, so that the second switching element is turned on. The through current flowing through the input terminal and output terminal paths of the first and second switching elements due to the parasitic capacitance between the control terminal and the input terminal of the first switching element is prevented, and the second switching If an overcurrent can flow to the second OFF control circuit when the element is OFF, the second OFF control circuit is blocked by the overcurrent monitoring circuit. And characterized by their ability to realize the through current prevention with low power consumption.

本発明は、第１のスイッチング素子のＯＦＦを、第１及び第２のＯＦＦ制御回路によって前記第１及び第２のスイッチング素子の接続部に接続された誘導負荷端電圧より第１のスイッチング素子の制御端子電圧が低い状態で維持する事で実現し、この状態で第２のスイッチング素子がＯＮした時、第１及び第２のＯＦＦ制御回路によって、第１及び第２のスイッチング素子の入力端子及び出力端子経路の貫通電流が流れる事を防止し、また同時に過電流監視回路を備えていることから、第２のＯＦＦ制御回路に過電流が流れる事を防止する事で低消費電力化を図り、電源ノイズの重畳や各素子の温度が上昇・破壊を防止できる。 According to the present invention, the first switching element is turned off from the inductive load terminal voltage connected to the connection portion of the first and second switching elements by the first and second OFF control circuits. This is realized by maintaining the control terminal voltage at a low state. When the second switching element is turned on in this state, the input terminals of the first and second switching elements are controlled by the first and second OFF control circuits. Since the through current of the output terminal path is prevented and the overcurrent monitoring circuit is provided at the same time, the power consumption is reduced by preventing the overcurrent from flowing to the second OFF control circuit. Superimposition of power supply noise and temperature rise / breakage of each element can be prevented.

本発明の実施の形態のブロック図を図１に示す。
３７及び３８はそれぞれ第１及び第２のスイッチング素子、３９及び４０はそれぞれ第１及び第２の電源端子、４１はスイッチング素子３７及び３８を駆動させるプリドライブ回路である。プリドライブ回路４１は、スイッチング素子３７をＯＮさせるＯＮ制御回路４２と、スイッチング素子３７をＯＦＦさせる第１及び第２のＯＦＦ制御回路４３及び４４と、スイッチング素子３８をＯＮ・ＯＦＦさせる制御回路４５と、第２のＯＦＦ制御回路４４に過電流が流れないようにする過電流監視回路４６から構成される。また、４７は駆動する誘導負荷であり、スイッチング素子の接続点に接続される。大まかな動作としては、スイッチング素子３７がＯＦＦの時は、ＯＦＦ制御回路４３及び４４によってスイッチング素子３７の制御端子電圧が、電源端子３９より低い電圧になる様に制御され、スイッチング素子３８がＯＮしたとしても、貫通電流を発生させない。また、過電流監視回路４６によって、第２のＯＦＦ制御回路４４に過電流が流れ得る場合はＯＦＦ制御回路を遮断し、消費電力を抑制する。 A block diagram of an embodiment of the present invention is shown in FIG.
Reference numerals 37 and 38 denote first and second switching elements, 39 and 40 denote first and second power supply terminals, and 41 denotes a pre-drive circuit for driving the switching elements 37 and 38. The pre-drive circuit 41 includes an ON control circuit 42 that turns on the switching element 37, first and second OFF control circuits 43 and 44 that turn off the switching element 37, and a control circuit 45 that turns the switching element 38 on and off. The over-current monitoring circuit 46 prevents the over-current from flowing through the second OFF control circuit 44. Reference numeral 47 denotes an inductive load to be driven, which is connected to a connection point of the switching element. As a general operation, when the switching element 37 is OFF, the control terminal voltage of the switching element 37 is controlled to be lower than the power supply terminal 39 by the OFF control circuits 43 and 44, and the switching element 38 is turned ON. However, no through current is generated. Further, when an overcurrent can flow through the second OFF control circuit 44 by the overcurrent monitoring circuit 46, the OFF control circuit is interrupted to suppress power consumption.

詳細動作は、図２に示す実施例により具体的に説明する。
尚、従来例と同様にスイッチング素子の例を出力トランジスタとする。
図２において３〜６、３Ｄ〜６Ｄ、７、９、１０、１３、１４，１５、１６，１７、２３、２４、２５、２６は従来例と構成と同じであり、ＯＮ・ＯＦＦ制御回路４５は前記制御回路１２と同じである為、説明を割愛する。また、プリドライブ回路４１，４８は同一の回路構成のプリドライブ回路である為、プリドライブ回路４１のみについて説明する。 The detailed operation will be specifically described with reference to the embodiment shown in FIG.
As in the conventional example, an example of a switching element is an output transistor.
In FIG. 2, reference numerals 3 to 6, 3D to 6D, 7, 9, 10, 13, 14, 15, 16, 17, 23, 24, 25, and 26 are the same as those in the conventional example, and the ON / OFF control circuit 45 Since this is the same as the control circuit 12, the description thereof is omitted. Since the predrive circuits 41 and 48 are predrive circuits having the same circuit configuration, only the predrive circuit 41 will be described.

ＯＮ制御回路４２は、トランジスタ８であり、ソース、ドレインは昇圧端子９、前記出力トランジスタ３のゲートに接続され、また、トランジスタ８のドレインはクリッパー４９にも接続されている。尚、本実施例では、ツェナーダイオード５５とダイオードでクリッパー４９を形成している。出力トランジスタ３の第１のＯＦＦ制御回路４３は抵抗５０とトランジスタ５１で構成され、抵抗５０は出力トランジスタ３のゲート、トランジスタ５１のドレインに接続され、トランジスタ５１のソース、ゲートはそれぞれアース、入力端子５２に接続されている。その為、入力端子５２に入力信号Ｓ８が印加される事によりトランジスタ５１は動作する。尚、プリドライブ回路４８においては入力端子５９及び入力信号Ｓ１０に相当する。出力トランジスタ３の第２のＯＦＦ制御回路４４であるトランジスタ６０のドレイン、ソース、ゲートはそれぞれ出力トランジスタ３のゲート、アース、入力端子５３に接続されている為、入力端子５３に入力信号Ｓ７が印加される事によりトランジスタ６０は動作する。尚、プリドライブ回路４８においては入力端子５８及び入力信号Ｓ９に相当する。また、過電流監視回路４６内部の５４は監視トランジスタであり、ソース、ゲートをクリッパー４９内部のツェナーダイオード５５のカソード、アノードに接続され、トランジスタ５４のドレインは、トランジスタ５６のゲートに接続されている。トランジスタ５６は入力信号Ｓ７を強制的にＬに固定するもので、入力信号を十分Ｌにできる電流能力のある素子を使用する。そのトランジスタ５６のドレイン、ソースはそれぞれ入力端子５３、アースに接続される。 The ON control circuit 42 is a transistor 8, the source and drain of which are connected to the boosting terminal 9 and the gate of the output transistor 3, and the drain of the transistor 8 is also connected to the clipper 49. In this embodiment, the clipper 49 is formed by the Zener diode 55 and the diode. The first OFF control circuit 43 of the output transistor 3 includes a resistor 50 and a transistor 51. The resistor 50 is connected to the gate of the output transistor 3 and the drain of the transistor 51. The source and gate of the transistor 51 are grounded and input terminals, respectively. 52. Therefore, when the input signal S8 is applied to the input terminal 52, the transistor 51 operates. In the pre-drive circuit 48, it corresponds to the input terminal 59 and the input signal S10. Since the drain, source and gate of the transistor 60 which is the second OFF control circuit 44 of the output transistor 3 are connected to the gate, ground and input terminal 53 of the output transistor 3, respectively, the input signal S7 is applied to the input terminal 53. As a result, the transistor 60 operates. In the pre-drive circuit 48, it corresponds to the input terminal 58 and the input signal S9. 54 in the overcurrent monitoring circuit 46 is a monitoring transistor, the source and gate of which are connected to the cathode and anode of the Zener diode 55 in the clipper 49, and the drain of the transistor 54 is connected to the gate of the transistor 56. . The transistor 56 forcibly fixes the input signal S7 to L, and an element having a current capability capable of sufficiently setting the input signal to L is used. The drain and source of the transistor 56 are connected to the input terminal 53 and ground, respectively.

以上のように構成された本実施形態のスイッチング制御装置について、以下その動作を図３及び図４にて説明する。
図２の駆動電流がａ方向に流れている場合について入力信号Ｓ１〜４、Ｓ７〜１０によって出力トランジスタ４がＯＮ・ＯＦＦする１周期のＰＷＭ動作を示す。尚、従来例で貫通電流が発生したノード２４の電圧の下降スピードが早い場合を例に挙げて説明する。 The operation of the switching control device of the present embodiment configured as described above will be described below with reference to FIGS.
2 shows a one-cycle PWM operation in which the output transistor 4 is turned ON / OFF by the input signals S1 to S4 and S7 to S10 when the drive current flows in the direction a. In the conventional example, the case where the voltage drop speed of the node 24 where the through current is generated is fast will be described as an example.

Ｓ１がＨにより出力トランジスタ８はＯＦＦとなり、またＳ７及びＳ８は同極性入力信号のＨにより出力トランジスタ６０及び５１はＯＮとなり、出力トランジスタ３はＯＦＦとなる。またクリッパー４９によりノード２３の電圧はノード２４の電圧よりクリッパー４９の電圧分だけ低くなる。入力信号Ｓ３及びＳ９及びＳ１０はＬにより、出力トランジスタ５はＯＮとなり、入力信号Ｓ４がＬにより出力トランジスタ６はＯＦＦとなる。ｔ０において入力信号Ｓ２はＬである為、従来例と同じく出力トランジスタ４はＯＦＦしており駆動電流は出力トランジスタ５、駆動コイル１４、ダイオード３Ｄの経路ｄで回生している。ここで従来例では、ノード２３はＶＣＣより０．７ボルト大きかったが、本回路においてはノード２３の方がＶＣＣより低くなっている。ｔ１において入力信号Ｓ２がＬ→Ｈに切り替わると、出力トランジスタ４のゲート電圧であるノード２５の電圧が上昇しＶｔに到達すると出力トランジスタ４はＯＮしノード２４の電圧は下降する。図４は図３の拡大波形であり、ｔ９において前述の通り既にノード２３はＶＣＣ以下となっており、寄生容量１６のインピーダンスは従来例と異なり最大状態となっている。従ってｔ９〜ｔ１０の間、ノード２３の電圧下降分は、ノード２４の電圧下降による下降分Δｖとに同等となり、出力トランジスタ３のゲート・ソース間に出力トランジスタ３をＯＮできるＶｔ以上の電位差が生じさせない。当然出力トランジスタ３がＯＦＦを維持するので貫通電流は流れない。 When S1 is H, the output transistor 8 is turned OFF. In S7 and S8, the output transistors 60 and 51 are turned ON and the output transistor 3 is turned OFF because of the same polarity input signal H. Further, the voltage of the node 23 is lowered by the voltage of the clipper 49 than the voltage of the node 24 by the clipper 49. The input signals S3, S9, and S10 are L, the output transistor 5 is turned on, and the input signal S4 is L, and the output transistor 6 is turned off. Since the input signal S2 is L at t0, the output transistor 4 is OFF as in the conventional example, and the drive current is regenerated through the path d of the output transistor 5, the drive coil 14, and the diode 3D. Here, in the conventional example, the node 23 is 0.7 volts larger than VCC, but in this circuit, the node 23 is lower than VCC. When the input signal S2 is switched from L to H at t1, the voltage at the node 25, which is the gate voltage of the output transistor 4, rises, and when it reaches Vt, the output transistor 4 is turned on and the voltage at the node 24 falls. FIG. 4 is an enlarged waveform of FIG. 3. As described above, at t9, the node 23 is already equal to or lower than VCC, and the impedance of the parasitic capacitor 16 is in a maximum state unlike the conventional example. Therefore, during t9 to t10, the voltage drop at the node 23 is equivalent to the voltage drop Δv due to the voltage drop at the node 24, and a potential difference equal to or greater than Vt that can turn on the output transistor 3 occurs between the gate and source of the output transistor 3. I won't let you. Naturally, since the output transistor 3 is kept OFF, no through current flows.

また、図３のｔ１１においてＳ２がＨ→Ｌに切り替わると、出力トランジスタ４のゲート電圧のノード２５の電圧が下降し、ｔ１２からノード２４の電圧は上昇する。ここで従来例と異なりノード２３とノード２４との差電圧がクリッパー４９以下の電圧であればクリッパー４９は導通しない為、前記過電流監視トランジスタ５４のゲート・ソースに電位差はなくＯＦＦし、トランジスタ５６はＯＦＦであり、Ｓ７はＨであるのでトランジスタ６０はＯＮしている。その為、従来例ではノード２３とノード２４は電位差ゼロを維持したまま双方上昇するが、本発明においてはｔ１２〜ｔ１３の間、ノード２４の電圧が上昇しても前述のトランジスタ５６がＯＮの為、ノード２３は０ボルトを維持する。ノード２４がクリッパー電圧以上まで上昇すると、クリッパー４９を電流が流れ、トランジスタ５４のゲート・ソース間に電圧が発生しトランジスタ５４がＯＮし、トランジスタ５６のゲートを充電しトランジスタ５６がＯＮし、入力信号Ｓ７はＨであるが入力端子５３電圧は強制的にＬとなり、トランジスタ６０はＯＦＦとする事で、ノード２４の電圧上昇に伴うクリッパー４９、トランジスタ６０、アースの過電流が流れ得る経路を遮断する。つまりクリッパー４９を電流が流れることで発生する電圧を、トランジスタ５４で監視している事になり、クリッパー電圧以上になった時は、トランジスタ６０をＯＦＦさせ、過電流を流さない様にしている。但し、出力トランジスタ３のゲート電圧であるノード２３は第１のＯＦＦ制御回路４３により、駆動コイル端電圧−クリッパ電圧に維持される。またこの抵抗５０は高抵抗を用いる事により電流を抑制している。ｔ１４においてノード２４が（ＶＣＣ＋０．７ボルト）まで到達し一定となると、ノード２３もノード２４の電圧（ＶＣＣ＋０．７ボルト）−クリッパ電圧で一定となる。この状態で、次のＰＷＭ動作における出力トランジスタ４がＯＮのタイミングまで待機する事となる。前述のＰＷＭ動作における次の出力トランジスタ４のＯＮによって駆動コイル端電圧が下降開始時に、ノード２３は既にＶＣＣ以下である為、寄生容量１６のインピーダンスは最大値であり従来例と異なり、貫通電流は発生しない事を意味している。また、出力トランジスタ３のＯＦＦ時においてインピーダンスの低い第２のＯＦＦ制御回路４４（トランジスタ６０）とインピーダンスの高い第１のＯＦＦ制御回路４３（抵抗５０及びトランジスタ５１）を同時に動作させ、過電流が流れそうになった場合はインピーダンスの低い第２のＯＦＦ制御回路４４をＯＦＦさせ、且前述の通りノード２３の電圧はインピーダンスの高い第１のＯＦＦ制御回路４３によって維持される為、低消費電力で貫通防止が実現できる。 When S2 is switched from H to L at t11 in FIG. 3, the voltage at the node 25 of the gate voltage of the output transistor 4 decreases, and the voltage at the node 24 increases from t12. Here, unlike the conventional example, if the voltage difference between the node 23 and the node 24 is equal to or lower than the clipper 49, the clipper 49 does not conduct. Therefore, there is no potential difference between the gate and the source of the overcurrent monitoring transistor 54, and the transistor 56 Is OFF and S7 is H, so the transistor 60 is ON. Therefore, in the conventional example, both the node 23 and the node 24 rise while maintaining a potential difference of zero, but in the present invention, the transistor 56 is turned on even if the voltage of the node 24 rises between t12 and t13. , Node 23 maintains 0 volts. When the node 24 rises above the clipper voltage, a current flows through the clipper 49, a voltage is generated between the gate and source of the transistor 54, the transistor 54 is turned on, the gate of the transistor 56 is charged, the transistor 56 is turned on, and the input signal Although S7 is H, the voltage at the input terminal 53 is forcibly set to L, and the transistor 60 is turned OFF, thereby cutting off the path through which the clipper 49, transistor 60, and ground overcurrent can flow as the voltage of the node 24 rises. . In other words, the voltage generated by the current flowing through the clipper 49 is monitored by the transistor 54. When the voltage exceeds the clipper voltage, the transistor 60 is turned off so that no overcurrent flows. However, the node 23 which is the gate voltage of the output transistor 3 is maintained at the drive coil end voltage−the clipper voltage by the first OFF control circuit 43. The resistor 50 suppresses current by using a high resistance. When the node 24 reaches (VCC + 0.7 volts) and becomes constant at t14, the node 23 also becomes constant at the voltage of the node 24 (VCC + 0.7 volts) -clipper voltage. In this state, the output transistor 4 in the next PWM operation is on standby until the ON timing. When the drive coil end voltage starts to drop due to the ON of the next output transistor 4 in the PWM operation described above, since the node 23 is already equal to or lower than VCC, the impedance of the parasitic capacitance 16 is the maximum value, and unlike the conventional example, the through current is It means that it does not occur. Further, when the output transistor 3 is OFF, the second OFF control circuit 44 (transistor 60) having a low impedance and the first OFF control circuit 43 (resistor 50 and transistor 51) having a high impedance are simultaneously operated, and an overcurrent flows. In this case, the second OFF control circuit 44 having a low impedance is turned OFF, and the voltage at the node 23 is maintained by the first OFF control circuit 43 having a high impedance as described above. Prevention can be realized.

ＰＷＭ制御によって駆動されるスイッチング回路を介して負荷への通電を制御する制御回路などに使用できる。 It can be used for a control circuit for controlling energization to a load through a switching circuit driven by PWM control.

本発明の実施例におけるスイッチング制御装置のブロック図The block diagram of the switching control apparatus in the Example of this invention 本発明の実施例におけるスイッチング制御装置の具体例の回路図The circuit diagram of the specific example of the switching control apparatus in the Example of this invention 図２に示すスイッチング制御装置の時間に対する挙動を示すタイムチャートThe time chart which shows the behavior with respect to time of the switching control apparatus shown in FIG. 図３のスイッチング挙動を拡大したタイムチャートFig. 3 is an expanded time chart of the switching behavior. 第１の従来例におけるスイッチング制御装置の回路図Circuit diagram of switching control device in first conventional example 第２の従来例におけるスイッチング制御装置の回路図Circuit diagram of switching control device in second conventional example 同従来例における時間に対する挙動を示すタイムチャートTime chart showing behavior with respect to time in the conventional example 図７のスイッチング挙動を拡大したタイムチャートThe time chart which expanded the switching behavior of FIG. （特許文献１）で提案されるスイッチング制御装置の回路図Circuit diagram of switching control device proposed in (Patent Document 1) （特許文献１）で提案されるスイッチング制御装置の時間に対する挙動を示すタイムチャートTime chart showing behavior with respect to time of switching control device proposed in (Patent Document 1) 図１０のスイッチング挙動を拡大したタイムチャートThe time chart which expanded the switching behavior of FIG. （特許文献１）で提案されるスイッチング制御装置の時間に対する挙動を示すタイムチャートTime chart showing behavior with respect to time of switching control device proposed in (Patent Document 1) 図１２のスイッチング挙動を拡大したタイムチャートThe time chart which expanded the switching behavior of FIG. 出力トランジスタの寄生容量についての模式図Schematic diagram of output transistor parasitic capacitance 図１４の寄生容量のゲート・ドレイン電圧依存性を示す特性図14 is a characteristic diagram showing the gate-drain voltage dependence of the parasitic capacitance of FIG.

Explanation of symbols

１，２プリドライブ回路
３〜６出力トランジスタ（スイッチング素子）
３Ｄ〜６Ｄダイオード
７第１の電源（ＶＣＣ）
８ＯＮ制御トランジスタ
９昇圧電圧端子（ＶＰＵＭＰ）
１０，１３〜１５入力端子
１１放電抵抗
１２ＯＮ・ＯＦＦ制御回路
１６出力トランジスタのゲート・ドレイン寄生容量
１７出力トランジスタのゲート・ソース寄生容量
１８，１９プリドライブ回路
２０放電トランジスタ
２１，２２入力端子
２３ノード（出力トランジスタ３のゲート電圧）
２４ノード（駆動コイル端電圧）
２５ノード（出力トランジスタ４のゲート電圧）
２６貫通電流
２７出力トランジスタ
２８出力トランジスタのゲート
２９出力トランジスタのドレイン
３０出力トランジスタソース
３１出力トランジスタのゲート・ドレイン寄生容量
３２出力トランジスタのゲート・ソース寄生容量
３３，３４プリドライブ回路
３５ＯＦＦ制御トランジスタ
３６クリッパー
３７，３８スイッチング素子
３９第１の電源
４０第２の電源
４１，４８プリドライブ回路
４２ＯＮ制御回路
４３第１のＯＦＦ制御回路
４４第２のＯＦＦ制御回路
４５ＯＮ・ＯＦＦ制御回路
４６過電流監視回路
４７誘導負荷
４９クリッパー
５０ＯＦＦ制御抵抗
５１ＯＦＦ制御トランジスタ
５２，５３，５８，５９入力端子
５４監視トランジスタ
５５ツェナーダイオード
５６入力キャンセルトランジスタ 1, 2 Pre-drive circuit 3-6 Output transistor (switching element)
3D-6D diode 7 first power supply (VCC)
8 ON control transistor 9 Boost voltage terminal (VPUMP)
10, 13 to 15 Input terminal 11 Discharge resistor 12 ON / OFF control circuit 16 Gate / drain parasitic capacitance of output transistor 17 Gate / source parasitic capacitance of output transistor 18, 19 Pre-drive circuit 20 Discharge transistor 21, 22 Input terminal 23 Node (Gate voltage of output transistor 3)
24 nodes (drive coil end voltage)
25 nodes (gate voltage of output transistor 4)
26 Through-current 27 Output transistor 28 Output transistor gate 29 Output transistor drain 30 Output transistor source 31 Output transistor gate / drain parasitic capacitance 32 Output transistor gate / source parasitic capacitance 33, 34 Pre-drive circuit 35 OFF control transistor 36 Clipper 37, 38 Switching element 39 First power supply 40 Second power supply 41, 48 Pre-drive circuit 42 ON control circuit 43 First OFF control circuit 44 Second OFF control circuit 45 ON / OFF control circuit 46 Overcurrent monitoring circuit 47 Inductive load 49 Clipper 50 OFF control resistor 51 OFF control transistor 52, 53, 58, 59 Input terminal 54 Monitoring transistor 55 Zener diode 56 Input cancellation transistor

Claims

First and second switching elements connected in series between a first power supply and a second power supply, and ON connected to a control terminal of the first switching element for turning on the first switching element A control circuit, a first OFF control circuit having a high output impedance connected to a control terminal of the first switching element for turning off the first switching element, a second OFF control circuit having a low impedance, and a second The ON / OFF control circuit connected to the control terminal of the second switching element for turning ON / OFF the switching element and the overcurrent monitoring circuit for preventing the overcurrent from flowing through the second OFF control circuit are driven. Provided for each inductive load end, and by connecting the connection point of the first and second switching elements to each inductive load end, the drive through the inductive load A switching control device for controlling the current, the output of the first and second OFF control circuit, during OFF of the first switching element, a control terminal of the first switching element, the second switching The first switching element is turned on when the second switching element is turned on by setting the voltage lower than the inductive load terminal voltage that is the connection point of the first and second switching elements before the element is turned on. Through current flowing in the input terminal and output terminal paths of the first and second switching elements due to the parasitic capacitance between the control terminal and the input terminal of the second switching element is prevented, and the second switching element is turned off when the second switching element is OFF. When an overcurrent can flow through the OFF control circuit, the overcurrent monitoring circuit shuts off the second OFF control circuit to prevent the through current with low power consumption. Switching control apparatus characterized in that can be achieved.

The overcurrent monitoring circuit protects a reverse bias exceeding a withstand voltage from being applied between a control terminal and an output terminal of the first switching element during operation of the first and second OFF control circuits, and the first control terminal and a zener loaders diode and a diode as a voltage detection unit between the output terminals, 請 Motomeko which is a switch for interrupting the second OFF control circuit by the output of the voltage detecting portion of the switching element 1. The switching control device according to 1.

First and second switching elements connected in series between the first power supply and the second power supply are provided for each inductive load terminal to be driven, and a connection point of the first and second switching elements is provided. in the switching control unit for controlling a driving current flowing through the inductive load by connecting to the respective inductive load end, when the first switching element OFF, the control terminal of the first switching element, the first and A voltage lower than the inductive load terminal voltage, which is a connection point of the second switching element, is maintained, the parasitic capacitance value between the control terminal and the input terminal of the first switching element is lowered, and the second switching element is turned on. by to wait in a state of increasing the impedance of the parasitic capacitance before, when the second switching element is turned oN, by the inductive load end output voltage change Input and output terminals of said first of said first and second switching element and the due to the parasitic capacitance between the control terminal and the input terminal a first switching element by is forced to OFF of the switching element switching control method characterized by current flowing through the path of the possible prevention.